JP2021002581A - 半導体装置 - Google Patents

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Shingo Yanagihara
真悟 柳原
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Murata Manufacturing Co Ltd
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Abstract

【課題】エミッタまたはソースの寄生インダクタンスの低減を図ることが可能な半導体装置を提供する。【解決手段】基板、少なくとも１つのトランジスタが設けられている。このトランジスタは、エミッタ、ベース、及びコレクタを含むバイポーラトランジスタ、またはソース、ゲート、及びドレインを含む電界効果トランジスタである。基板に、エミッタまたはソースに接続された少なくとも１つの第１バンプが設けられている。さらに、コレクタまたはドレインに接続された少なくとも３個の第２バンプが設けられている。平面視において、第２バンプの各々の幾何中心を頂点とする多角形の内側に、少なくとも１つの第１バンプの幾何中心が配置されている。【選択図】図２

Description

本発明は、半導体装置に関する。
電力増幅器の増幅段に、エミッタ接地のバイポーラトランジスタ（特に、ヘテロ接合バイポーラトランジスタ）またはソース接地の電界効果トランジスタ（ＦＥＴ）が用いられる。フェイスダウン実装される半導体チップでは、バイポーラトランジスタのエミッタまたはＦＥＴのソースに接続される接地バンプ、及びバイポーラトランジスタのコレクタまたはＦＥＴのドレインに接続される出力バンプが基板上に設けられる。（例えば、下記の特許文献１）。
一般的に、エミッタまたはソースの寄生インダクタンスは電力増幅器のゲインや帯域特性を劣化させるため、寄生インダクタンスを低減させることが望まれる。
特開２００５−３２７８０５号公報
エミッタまたはソースの寄生インダクタンスを低減させるために、接地バンプをトランジスタの近傍に配置することにより、エミッタ電流またはソース電流が流れる電流経路の自己インダクタンスを低減させている。トランジスタの動作周波数が高くなるに従って、エミッタまたはソースの寄生インダクタンスのさらなる低減か望まれている。
本発明の目的は、エミッタまたはソースの寄生インダクタンスの低減を図ることが可能な半導体装置を提供することである。
本発明の一観点によると、
基板に設けられた少なくとも１つのトランジスタを有し、前記トランジスタは、エミッタ、ベース、及びコレクタを含むバイポーラトランジスタ、またはソース、ゲート、及びドレインを含む電界効果トランジスタであり、
さらに、
前記基板に設けられて前記エミッタまたは前記ソースに接続された少なくとも１つの第１バンプと、
前記基板に設けられて前記コレクタまたは前記ドレインに接続された少なくとも３個の第２バンプと
を有し、
平面視において、前記第２バンプの各々の幾何中心を頂点とする多角形の内側に、少なくとも１つの前記第１バンプの幾何中心が配置されている半導体装置が提供される。
上述のように第２バンプ及び第１バンプを配置することにより、エミッタまたはソースの寄生インダクタンスの低減を図ることが可能である。
図１は、第１実施例による半導体装置の等価回路図である。 図２は、第１実施例による半導体装置の各構成要素の平面的なレイアウトを示す図である。 図３Ａは、４個の接地バンプ及び４個の出力バンプの位置関係を示す平面図であり、図３Ｂは、図３Ａの一点鎖線３Ｂ−３Ｂにおける半導体装置及びモジュール基板の断面図である。 図４は、比較例によるシミュレーション対象の半導体装置の各構成要素の平面的なレイアウトを示す図である。 図５は、実施例及び比較例による半導体装置の出力とゲインとの関係のシミュレーション結果を示すグラフである。 図６Ａ及び図６Ｂは、平面視における接地バンプと出力バンプとの位置関係を示す模式図である。 図７Ａ、図７Ｂ及び図７Ｃは、平面視における接地バンプと出力バンプとの位置関係を示す模式図である。 図８は、平面視における接地バンプと出力バンプとの位置関係を示す模式図である。 図９は、第２実施例による半導体装置の接地バンプ、出力バンプ等の平面視における位置関係を示す模式図である。 図１０は、第３実施例による半導体装置の接地バンプ、出力バンプ等の平面視における位置関係を示す模式図である。
［第１実施例］
図１から図５までの図面を参照して、第１実施例による半導体装置について説明する。
図１は、第１実施例による半導体装置の等価回路図である。第１実施例による半導体装置は、半導体基板２０に設けられた複数のセル２１を含む。複数のセル２１の各々は、トランジスタＱ、入力容量素子Ｃ、及びバラスト抵抗素子Ｒを含み、これらのセル２１が相互に並列に接続されている。トランジスタＱとして、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が用いられる。
複数のトランジスタＱの各々のベースが入力容量素子Ｃを介して共通の入力信号配線２７に接続されている。入力信号配線２７に入力ポート２３が接続されている。入力ポート２３に、半導体基板２０内に設けられた前段の増幅回路から高周波信号が入力される。複数のトランジスタＱの各々のベースがバラスト抵抗素子Ｒを介して共通のバイアスポート２２に接続されている。半導体基板２０に設けられたバイアス回路からバイアスポート２２及びバラスト抵抗素子Ｒを介して各トランジスタＱにバイアス電流が供給される。
複数のトランジスタＱの各々のコレクタが、共通のコレクタ配線２４に接続されている。コレクタ配線２４に、４個の出力バンプ（第２バンプ）３１が接続されている。４個の出力バンプ３１は、それぞれモジュール基板の対応する出力用ランド４１にハンダ等によって接続される。出力バンプ３１及びハンダ等からなる電流経路が、コレクタ寄生インダクタンスＬｏを持つ。
モジュール基板の出力用ランド４１は、高周波信号出力端子４２に接続されるとともに、モジュール基板に実装されているインダクタ４４を介して電源配線４３に接続される。複数のトランジスタＱの各々のコレクタに、インダクタ４４及びコレクタ寄生インダクタンスＬｏを介して電源電圧Ｖｃｃが印加される。
複数のセル２１が４個のグループに分けられており、各グループは６個のセル２１で構成されている。グループごとに、複数のトランジスタＱのエミッタが共通のエミッタ配線２５に接続されている。４本のエミッタ配線２５に、それぞれ接地バンプ（第１バンプ）３０が接続されている。接地バンプ３０は、それぞれモジュール基板の対応する接地用ランド４０にハンダ等によって接続される。接地用ランド４０は、モジュール基板のグランドプレーン４５に接続されている。接地バンプ３０及びハンダ等からなる電流経路が、エミッタ寄生インダクタンスＬｇを持つ。このように、複数のトランジスタＱの各々のエミッタは、エミッタ寄生インダクタンスＬｇを介してモジュール基板のグランドプレーン４５に接続される。
図２は、第１実施例による半導体装置の各構成要素の平面的なレイアウトを示す図である。１つのグループに属する複数のトランジスタＱが一列に並んでトランジスタ列２６を構成している。複数のトランジスタＱが並ぶ方向をｙ方向とするｘｙ直交座標系を定義する。４つのトランジスタ列２６が、ｘ方向を行方向とし、ｙ方向を列方向とする２行２列の行列状に配置されている。
トランジスタ列２６ごとにエミッタ配線２５及び接地バンプ３０が設けられている。図２においてエミッタ配線２５にハッチングを付し、接地バンプ３０を相対的に太い実線で表している。平面視においてエミッタ配線２５及び接地バンプ３０は対応するトランジスタ列２６の複数のトランジスタＱのコレクタ層、ベース層、及びエミッタ層を包含している。接地バンプ３０はエミッタ配線２５を介して、対応するトランジスタ列２６を構成する複数のトランジスタＱの各々のエミッタ層に接続されている。
平面視において複数のトランジスタ列２６の片側にそれぞれコレクタ支線２４Ａが配置されている。より具体的には、ｘ方向に並ぶ２つのトランジスタ列２６の外側に、それぞれコレクタ支線２４Ａが配置されている。コレクタ支線２４Ａは、対応するトランジスタ列２６を構成する複数のトランジスタＱの各々のコレクタ層に電気的に接続されている。４本のコレクタ支線２４Ａがコレクタ共通配線２４Ｂに接続されている。４本のコレクタ支線２４Ａ及びコレクタ共通配線２４Ｂが、図１に示したコレクタ配線２４に相当する。図２において、コレクタ支線２４Ａ及びコレクタ共通配線２４Ｂにハッチングを付している。
コレクタ共通配線２４Ｂは、平面視においてｘ方向の一方の側（図２において左側）に向かって開いたＵ字状の形状を有し、ｘ方向に延びる２本の部分と、ｙ方向に延びる１本の部分とで構成される。平面視において４個の接地バンプ３０が配置された領域が、コレクタ共通配線２４Ｂのｘ方向に延びる２本の部分の間に配置されている。コレクタ支線２４Ａは、コレクタ共通配線２４Ｂのｘ方向に延びる部分に接続されている。
平面視において、ｘ方向に並ぶ２つの接地バンプ３０の間に、ｙ方向に延びる入力信号配線２７が配置されている。図２において、入力信号配線２７にハッチングを付している。入力信号配線２７は、ｙ方向に並ぶ２つの接地バンプ３０の間を通ってｘ方向の一方の側（図２において左側）に延び、入力ポート２３に達する。複数のトランジスタＱの各々のベースから、入力信号配線２７の一部に重なる領域までベース引出配線（図示せず）がｘ方向に引き出されている。ベース引出配線と入力信号配線２７とが重なる部分が、入力容量素子Ｃ（図１）として機能する。
４個の接地バンプ３０が配置された領域から見て、Ｕ字状のコレクタ共通配線２４Ｂが開いている側にバイアスポート２２が配置されている。バイアスポート２２は、図１に示したように、バラスト抵抗素子Ｒ（図１）を介してトランジスタＱのベースに接続されている。
平面視においてコレクタ共通配線２４Ｂと部分的に重なるように、４つの出力バンプ３１が配置されている。図２において、出力バンプ３１を相対的に太い実線で示している。例えば、４本のコレクタ支線２４Ａとコレクタ共通配線２４Ｂとの４個の接続箇所に、それぞれ出力バンプ３１が配置されている。
図３Ａは、４個の接地バンプ３０及び４個の出力バンプ３１の位置関係を示す平面図である。平面視において、出力バンプ３１の各々の幾何中心３３を頂点とする多角形３５の内側に、接地バンプ３０の各々の幾何中心３２が配置されている。第１実施例では、多角形３５が長方形である。
図３Ｂは、図３Ａの一点鎖線３Ｂ−３Ｂにおける半導体装置及びモジュール基板の断面図である。半導体基板２０の、モジュール基板５０に対向する面に、接地バンプ３０及び出力バンプ３１が設けられている。モジュール基板５０の実装面に接地用ランド４０及び出力用ランド４１が設けられている。接地バンプ３０及び出力バンプ３１が、それぞれハンダ５５によって接地用ランド４０及び出力用ランド４１に接続されている。
接地バンプ３０、ハンダ５５、及び接地用ランド４０を含む電流経路５１を流れる高周波信号の向きと、出力バンプ３１、ハンダ５５、及び出力用ランド４１を含む電流経路５２を流れる高周波電流の向きは、相互に反対である。
次に、第１実施例の優れた効果について説明する。
第１実施例では、図３Ａに示したように、複数の接地バンプ３０が、複数の出力バンプ３１の幾何中心３３を頂点とする多角形３５の内側に配置されている。出力バンプ３１が１個または２個の場合に比べて、接地バンプ３０の各々の近くに、複数の出力バンプ３１のいずれか１つが配置されることになる。
２本の伝送線路を相互に平行に配置し、この２本の伝送線路に反対方向の電流が流れる伝送線路が持つインダクタンスは、線路の間隔が狭くなるに従って小さくなることが知られている。本明細書において、便宜上この２本の伝送線路を「平行線路」ということとする。第１実施例においては、接地バンプ３０と出力バンプ３１とが、２本の線路に反対方向の電流が流れる平行線路を構成している。第１実施例では、複数の接地バンプ３０の各々が複数の出力バンプ３１のいずれか１つに近づけて配置されているため、モジュール基板５０の出力用ランド４１から半導体装置を経由して接地用ランド４０に至る電流経路のインダクタンスが低減される。すなわち、トランジスタＱのエミッタ寄生インダクタンスＬｇ（図１）及びコレクタ寄生インダクタンスＬｏ（図１）が低減される。言い換えると、コレクタに接続する出力バンプ３１に流れる電流の向きと、エミッタに接続する接地バンプ３０に流れる電流の向きとが互いに磁束を打ち消す方向になるため、接地バンプ３０が保有する寄生インダクタンスと出力バンプ３１が保有する寄生インダクタンスとを低減させることができる。
一般的に、エミッタ接地の電力増幅器のエミッタ寄生インダクタンスＬｇは、ゲインや帯域特性を劣化させる要因になる。第１実施例では、エミッタ寄生インダクタンスＬｇが低減されるため、ゲインや帯域特性の劣化を抑制することができる。
次に、図４及び図５を参照して、第１実施例の優れた効果を確認するために行ったシミュレーション結果について説明する。
図４は、比較例によるシミュレーション対象の半導体装置の各構成要素の平面的なレイアウトを示す図である。第１実施例では、４個の出力バンプ３１（図２）が設けられているが、比較例では、出力バンプ３１が１個のみ設けられている。１個の出力バンプ３１は、複数の接地バンプ３０が配置されている領域から見て入力ポート２３とは反対側に配置されている。出力バンプ３１の配置以外の構成は、実施例による半導体装置（図２）と比較例による半導体装置とで同一である。
図２に示した第１実施例による半導体装置と、図４に示した比較例による半導体装置について、出力とゲインとの関係を求めた。平面視において、出力バンプ３１は一辺の長さが６０μｍの正方形であり、接地バンプ３０は、長辺及び短辺の長さがそれぞれ１８０μｍ及び６０μｍの長方形である。なお、実際の半導体装置においては、加工プロセス上の制約により、平面視において出力バンプ３１及び接地バンプ３０が、それぞれ角丸正方形または角丸長方形になる。入力ポート２３に入力する高周波信号の周波数は５ＧＨｚとした。
図５は、実施例及び比較例による半導体装置の出力とゲインとの関係のシミュレーション結果を示すグラフである。横軸は出力Ｐｏｕｔを単位「ｄＢｍ」で表し、縦軸はゲインを単位「ｄＢ」で表す。図５のグラフにおいて実線及び破線は、それぞれ実施例及び比較例による半導体装置のゲインを示す。出力が１０ｄＢｍ以上３０ｄＢｍ以下のほぼ全域において、実施例による半導体装置のゲインが比較例による半導体装置のゲインより高いことがわかる。このシミュレーションにより、出力バンプ３１を１個のみ配置した比較例に比べて、第１実施例の優れた効果が確認された。
次に、図６Ａから図８までの図面を参照して、接地バンプ３０と出力バンプ３１との配置の好ましい例について説明する。
図６Ａから図８までの各図は、平面視における複数の接地バンプ３０と複数の出力バンプ３１との位置関係を示す模式図である。図６Ａに示した例では、４個の出力バンプ３１の幾何中心３３が、長方形（正方形を含む）の４つの頂点に相当する位置に配置されている。出力バンプ３１の幾何中心３３を頂点とする多角形３５の内部に、複数の接地バンプ３０が配置されている。すなわち、平面視においてすべての接地バンプ３０が多角形３５に包含されている。このため、複数の接地バンプ３０の各々の幾何中心３２も、多角形３５の内部に配置されている。この位置関係は、第１実施例による半導体装置（図２）における位置関係と同様である。
図６Ｂに示した例では、複数の接地バンプ３０の各々の一部分が、平面視において多角形３５の外側まではみ出している。ただし、接地バンプ３０の幾何中心３２は、多角形３５の内部に配置されている。このように、接地バンプ３０の各々の一部分が多角形３５の外側まではみ出していても、接地バンプ３０の幾何中心３２が多角形３５の内部に配置されていれば、第１実施例の場合と同等の優れた効果が得られる。
図７Ａに示した例では、出力バンプ３１の個数が６個である。６個の出力バンプ３１の幾何中心３３を頂点とする多角形３５が六角形になる。このように、出力バンプ３１の幾何中心３３を頂点とする多角形３５が四角形以外の多角形であってもよい。この場合にも、複数の接地バンプ３０の幾何中心３２が多角形３５の内部に配置されるようにするとよい。
図７Ｂに示した例では、６個の出力バンプ３１のうち２個の出力バンプ３１の幾何中心３３が、他の４個の出力バンプ３１の幾何中心３３を頂点とする多角形３５の辺上に配置されている。このため、出力バンプ３１の個数は６個であるが、６個の出力バンプ３１の幾何中心３３を頂点とする多角形３５は四角形になる。このように、出力バンプ３１の個数が５個以上である場合でも、５個以上の出力バンプ３１の幾何中心３３を頂点とする多角形３５が長方形等の四角形になる場合もある。
図７Ｃに示した例では、６個の出力バンプ３１のうち４個の出力バンプ３１の幾何中心３３が長方形の頂点に対応する位置に配置されている。残りの２個の出力バンプ３１の幾何中心３３は、この長方形の内部に配置されている。６個の出力バンプ３１の幾何中心３３を頂点とする多角形３６は、少なくとも１つの内角が１８０度より大きい凹多角形となる。このような場合には、多角形３６の頂点のうち内角が１８０度より大きくなる頂点に対応する出力バンプ３１を除外して、残りの出力バンプ３１の幾何中心３３を頂点とする多角形３５の内部に、接地バンプ３０の幾何中心３２が配置されるようにするとよい。このような多角形３５は、複数の出力バンプ３１の幾何中心３３を頂点とする面積最大の凸多角形に相当する。この場合、接地バンプ３０の幾何中心３２は、多角形３６の外側に配置されていてもよい。
図８に示した例では、出力バンプ３１の個数が３個である。３個の出力バンプ３１の幾何中心３３を頂点とする多角形３５は三角形である。このように、多角形３５は三角形であってもよい。この場合にも、接地バンプ３０の幾何中心３２が多角形３５の内部に配置されるようにするとよい。
次に、第１実施例の変形例について説明する。
第１実施例では、平面視において、複数の出力バンプ３１の幾何中心３３を頂点とする面積最大の凸多角形３５の内部に、すべての接地バンプ３０の幾何中心３２が配置されているが、少なくとも１つの接地バンプ３０の幾何中心３２が配置される構成としてもよい。この構成においても、エミッタ寄生インダクタンスＬｇ（図１）を低減させる効果が得られる。
第１実施例では、セル２１（図１）を構成するトランジスタＱとしてＨＢＴを用いたが、トランジスタＱとして電界効果トランジスタを用いてもよい。トランジスタＱとして電界効果トランジスタを用いる場合には、ソースを接地バンプ３０に接続し、ドレインを出力バンプ３１に接続すればよい。さらに、ゲートを、入力容量素子Ｃを介して入力ポート２３に接続するとともに、バラスト抵抗素子Ｒを介してバイアスポート２２にバイアスポート２２に接続すればよい。
［第２実施例］
次に、図９を参照して第２実施例による半導体装置について説明する。以下、第１実施例による半導体装置と共通の構成については説明を省略する。
図９は、第２実施例による半導体装置の接地バンプ３０、出力バンプ３１等の平面視における位置関係を示す模式図である。第１実施例では、４個の出力バンプ３１（図２）が配置されているが、第２実施例では６個の出力バンプ３１が配置されている。４個の接地バンプ３０が、第１実施例と同様に、２行２列の行列状に配置されている。行方向をｘ方向とし、列方向をｙ方向とするｘｙ直交座標系を定義する。
１行目の２個の接地バンプ３０は、２行目の２個の接地バンプ３０を向く方向以外の三方が、Ｕ字状のコレクタ配線２４で囲まれている。２行目の２個の接地バンプ３０は、１行目の２個の接地バンプ３０を向く方向以外の三方が、Ｕ字状の他のコレクタ配線２４で囲まれている。
６個の出力バンプ３１のうち４個が、それぞれコレクタ配線２４の４個の折れ曲がり箇所に配置されている。残りの２個の出力バンプ３１は、それぞれ２本のコレクタ配線２４の各々のｙ方向に延びる部分の先端に配置されている。この２個の出力バンプ３１によって、２本のコレクタ配線２４が相互に接続されている。
ｘ方向を左右方向とし、ｙ方向を上下方向としたとき、左側に配置されている２個の接地バンプ３０に接続された複数のトランジスタＱの各々のコレクタから左側にコレクタ引出配線６１が引き出されている。右側に配置されている２個の接地バンプ３０に接続された複数のトランジスタＱの各々のコレクタから右側にコレクタ引出配線６１が引き出されている。複数のコレクタ引出配線６１は、コレクタ配線２４のｘ方向に延びる部分に接続されている。
左側に配置されている接地バンプ３０に接続された複数のトランジスタＱの各々のベースから右側にベース引出配線６２が引き出されている。右側に配置されている接地バンプ３０に接続された複数のトランジスタＱの各々のベースから左側にベース引出配線６２が引き出されている。入力信号配線２７が、ｘ方向に関して接地バンプ３０の間に配置されてｙ方向に延びる部分と、ｙ方向に延びる部分の中点からｘ方向の左側に向かって延びる部分とを有する。複数のベース引出配線６２は、入力信号配線２７のｙ方向に延びる部分に、入力容量素子Ｃ（図１）を介して接続されている。入力信号配線２７のｙ方向に延びる部分が入力ポート２３まで達する。
次に、第２実施例の優れた効果について説明する。
第２実施例では、第１実施例（図２）のコレクタ配線２４の４個の出力バンプ３１に対応する箇所以外に、コレクタ配線２４のｘ方向に延びる部分の先端に対応する箇所にも出力バンプ３１が配置されている。第２実施例では、１行目の２個の接地バンプ３０の下端及び２行目の２個の接地バンプ３０の上端の近傍に、コレクタ配線２４のｘ方向に延びる部分の先端に対応する箇所に配置された出力バンプ３１が配置されている。このため、接地バンプ３０と出力バンプ３１との実質的な間隔が、第１実施例の場合より狭くなる。その結果、エミッタ寄生インダクタンスＬｇ（図１）をより低減させることができる。言い換えると、コレクタに接続する出力バンプ３１に流れる電流の向きと、エミッタに接続する接地バンプ３０に流れる電流の向きとが互いに磁束を打ち消す方向になるため、接地バンプ３０が保有する寄生インダクタンスと出力バンプ３１が保有する寄生インダクタンスとを低減させることができる。
［第３実施例］
次に、図１０を参照して第３実施例による半導体装置について説明する。以下、第２実施例による半導体装置（図９）と共通の構成については説明を省略する。
図１０は、第３実施例による半導体装置の接地バンプ３０、出力バンプ３１等の平面視における位置関係を示す模式図である。第２実施例の場合と同様に、トランジスタ列２６を構成する複数のトランジスタＱが並ぶ方向をｙ方向と定義する。第２実施例では、４個の接地バンプ３０が２行２列の行列状に配置されているが、第３実施例では、４個の接地バンプ３０がｘ方向に１列に（４行１列の行列状に）並んでいる。
１行目及び２行目の２つの接地バンプ３０は、左方向以外の三方がＵ字状のコレクタ配線２４によって囲まれている。同様に、３行目及び４行目の２つの接地バンプ３０も、左方向以外の三方がＵ字状の他のコレクタ配線２４によって囲まれている。６複数の出力バンプ３１が、コレクタ配線２４の折れ曲がり箇所、及びｙ方向に延びる部分の先端に配置されている。２行目と３行目との接地バンプ３０の間に配置される出力バンプ３１は、上下の２本のコレクタ配線２４で共用されている。このため、出力バンプ３１の個数は６個になる。
トランジスタ列２６と、コレクタ引出配線６１及びベース引出配線６２との位置関係は、第２実施例による半導体装置の場合と同様である。入力信号配線２７は、１行目の接地バンプ３０と２行目の接地バンプ３０との間、及び３行目の接地バンプ３０と４行目の接地バンプ３０との間に、それぞれ配置されている。これらの入力信号配線２７は、ｙ方向に延び、１本にまとめられた後に入力ポート２３に達する。
次に、第３実施例の優れた効果について説明する。
第３実施例においても６個の出力バンプ３１が配置されているため、第２実施例の場合と同様に、接地バンプ３０と出力バンプ３１との実質的な間隔が狭くなる。その結果、エミッタ寄生インダクタンスＬｇ（図１）をより低減させることができる。言い換えると、コレクタに接続する出力バンプ３１に流れる電流の向きと、エミッタに接続する接地バンプ３０に流れる電流の向きとが互いに磁束を打ち消す方向になるため、接地バンプ３０が保有する寄生インダクタンスと出力バンプ３１が保有する寄生インダクタンスとを低減させることができる。
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０ 半導体基板
２１ セル
２２ バイアスポート
２３ 入力ポート
２４ コレクタ配線
２４Ａ コレクタ支線
２４Ｂ コレクタ共通配線
２５ エミッタ配線
２６ トランジスタ列
２７ 入力信号配線
３０ 接地バンプ（第１バンプ）
３１ 出力バンプ（第２バンプ）
３２ 接地バンプの平面視における幾何中心
３３ 出力バンプの平面視における幾何中心
３５、３６ 多角形
４０ 接地用ランド
４１ 出力用ランド
４２ 高周波信号出力端子
４３ 電源配線
４４ インダクタ
４５ グランドプレーン
５０ モジュール基板
５１、５２ 電流経路
５５ ハンダ
６１ コレクタ引出配線
６２ ベース引出配線
Ｃ 入力容量素子
Ｌｏ コレクタ寄生インダクタンス
Ｌｇ エミッタ寄生インダクタンス
Ｑ トランジスタ
Ｒ バラスト抵抗素子
ｘ方向を左右方向とし、ｙ方向を上下方向としたとき、左側に配置されている２個の接地バンプ３０に接続された複数のトランジスタＱの各々のコレクタから左側にコレクタ引出配線６１が引き出されている。右側に配置されている２個の接地バンプ３０に接続された複数のトランジスタＱの各々のコレクタから右側にコレクタ引出配線６１が引き出されている。複数のコレクタ引出配線６１は、コレクタ配線２４のｙ方向に延びる部分に接続されている。
左側に配置されている接地バンプ３０に接続された複数のトランジスタＱの各々のベースから右側にベース引出配線６２が引き出されている。右側に配置されている接地バンプ３０に接続された複数のトランジスタＱの各々のベースから左側にベース引出配線６２が引き出されている。入力信号配線２７が、ｘ方向に関して接地バンプ３０の間に配置されてｙ方向に延びる部分と、ｙ方向に延びる部分の中点からｘ方向の左側に向かって延びる部分とを有する。複数のベース引出配線６２は、入力信号配線２７のｙ方向に延びる部分に、入力容量素子Ｃ（図１）を介して接続されている。入力信号配線２７のｘ方向に延びる部分が入力ポート２３まで達する。
次に、第２実施例の優れた効果について説明する。
第２実施例では、第１実施例（図２）のコレクタ配線２４の４個の出力バンプ３１に対応する箇所以外に、コレクタ配線２４のｙ方向に延びる部分の先端に対応する箇所にも出力バンプ３１が配置されている。第２実施例では、１行目の２個の接地バンプ３０の下端及び２行目の２個の接地バンプ３０の上端の近傍に、コレクタ配線２４のｙ方向に延びる部分の先端に対応する箇所に配置された出力バンプ３１が配置されている。このため、接地バンプ３０と出力バンプ３１との実質的な間隔が、第１実施例の場合より狭くなる。その結果、エミッタ寄生インダクタンスＬｇ（図１）をより低減させることができる。言い換えると、コレクタに接続する出力バンプ３１に流れる電流の向きと、エミッタに接続する接地バンプ３０に流れる電流の向きとが互いに磁束を打ち消す方向になるため、接地バンプ３０が保有する寄生インダクタンスと出力バンプ３１が保有する寄生インダクタンスとを低減させることができる。

１行目及び２行目の２つの接地バンプ３０は、左方向以外の三方がＵ字状のコレクタ配線２４によって囲まれている。同様に、３行目及び４行目の２つの接地バンプ３０も、左方向以外の三方がＵ字状の他のコレクタ配線２４によって囲まれている。複数の出力バンプ３１が、コレクタ配線２４の折れ曲がり箇所、及びｙ方向に延びる部分の先端に配置されている。２行目と３行目との接地バンプ３０の間に配置される出力バンプ３１は、上下の２本のコレクタ配線２４で共用されている。このため、出力バンプ３１の個数は６個になる。

Claims (3)

  1. 基板に設けられた少なくとも１つのトランジスタを有し、前記トランジスタは、エミッタ、ベース、及びコレクタを含むバイポーラトランジスタ、またはソース、ゲート、及びドレインを含む電界効果トランジスタであり、
    さらに、
    前記基板に設けられて前記エミッタまたは前記ソースに接続された少なくとも１つの第１バンプと、
    前記基板に設けられて前記コレクタまたは前記ドレインに接続された少なくとも３個の第２バンプと
    を有し、
    平面視において、前記第２バンプの各々の幾何中心を頂点とする多角形の内側に、少なくとも１つの前記第１バンプの幾何中心が配置されている半導体装置。
  2. 平面視において、複数の前記第２バンプの各々の幾何中心を頂点とする面積最大の凸多角形に、前記第１バンプが包含されている請求項１に記載の半導体装置。
  3. 前記トランジスタが前記基板に複数個設けられており、前記第１バンプは、複数の前記トランジスタの前記エミッタまたは前記ソースに接続されており、前記第２バンプは、複数の前記トランジスタの前記コレクタまたは前記ドレインに接続されている請求項１または２に記載の半導体装置。
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