CN1653602A - 用于mos栅器件的表面几何结构 - Google Patents

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Abstract

提供了用于MOS栅器件的表面几何结构，它允许通过预定增量使器件的尺寸在x轴和y轴发生改变。实际器件尺寸通过金属和焊盘掩模或接触金属和焊盘掩模来设置或“编程”。这种方法既节省时间又节约费用。示出了一个7×9阵列(11)的相同贴片(13)。

Description

用于MOS栅器件的表面几何结构
技术领域
本发明主要涉及MOS栅器件及其制造方法。
背景技术
用于制造MOS栅器件的表面几何结构得到广泛的发展。这些表面几何结构或“布局”包括交叉梳状结构及重复或“蜂窝”结构，包括以HEXFET功率MOSFET为例的公知六边形几何结构。这些各种各样的表面几何结构已得到发展，以优化诸如导通电阻和强度等器件特性。对于给定的几何结构和电压，器件的导通电阻与有效器件面积成反比。为了采用现有的表面几何结构设计出具有所需导通电阻的新器件，只需计算出现有器件的导通电阻与它的有效面积的乘积。基于这个信息，确定出新器件的有效面积，再加上焊盘和终端的开销，就可制造出具有所需导通电阻的器件。
但是，为每一不同的导通电阻值或每一不同的MOS栅器件尺寸都制造一套新掩模，这种传统的方法是很不理想的，因为这会导致产生大量掩模组，用于那些主要在导通电阻和有效面积方面不同的器件。而且，每一器件在出厂前都必须分别进行合格证明。传统器件也不提供一种简易方法，即采用这种方法可移动栅和源焊盘以适应特殊的最终用途。
因此，本领域需要一种制造MOS栅器件的方法，仅需一套掩模就能生产出器件，而且可以采用同一套掩模制造出可变尺寸和具有不同导通电阻的MOS栅器件。本领域也需一种制造MOS栅器件的方法，这样一族此类器件都可证明是合格的，而不必证明该族中每一个特定器件是合格的。最后，本领域需要一种用于MOS栅器件的表面设计，它允许在器件内部很容易来回移动栅和源焊盘，以便适应特定的最终用途，而不需要大量重复设计工作。这些需要可以通过在此公开的方法和器件得到满足。
发明内容
在此公开了用于MOS栅器件的模面(modular surface)几何结构以及用这些表面几何结构制造MOS栅器件的方法。通过预定增量，这些模面几何结构允许器件尺寸沿着x轴和y轴发生改变。
在此公开的器件和方法的一些实施例中，实际器件尺寸经设定或通过接点、金属和焊盘掩模“编程”，而在其它实施例中，器件尺寸仅通过金属和焊盘掩模来编程的。这种方法既节省时间又节约费用，因为对于每一个新器件仅需要新的接点、金属和焊盘掩模，或新的金属和焊盘掩模。此外，可预制用于这些器件的晶圆(wafer)在接点或金属掩模之前将它存储在存货场所，因此，在获悉器件的具体细节之前就允许进行大部分制造过程。反过来，这极大减少了制造新器件所需的时间。
用这种方法可以证明所制造的一族器件合格，而不必证明每一个特定器件合格。此外，可轻易移动源和栅键合焊盘的位置，用于集成到新的封装中或用于新应用。因此，这种方法提供了一种方便的可选方案，生成一整套用于每一个所需新器件的新掩模。
在一个方面中，在此公开用于制造MOS栅器件的方法。根据这种方法，提供了多个不连续贴片(tile)，其中每一贴片都包含至少一个源区和至少一个体区。每一贴片典型包含多个排列在其上的栅接触区。多个贴片组合成阵列，以致形成MOS栅器件。优选的，贴片的尺寸基本上是相同的。同样，贴片的形状优选为矩形或正方形。栅金属化层，它可以是例如一系列不连续金属迹线(trace)，位于至少部分所述的阵列之上，以致它与阵列内的栅接触区电接触。源和体金属化层位于至少部分所述的阵列上，以致它与贴片的源和体区电接触。终端金属化层也可以位于形成器件外部周边的贴片上，而且典型位于这些贴片上，以致它与外部周边贴片的栅接触区及源和体接触区都电接触。
在另一个方面中，此处公开的MOS栅器件包含一个不连续贴片阵列，其中，所述阵列中的每一贴片都包含源区、体区和栅接触区。提供了源和体金属化层，它与所述阵列中的至少两个贴片的源和体区电接触，以及提供了栅金属化层，它与所述阵列中的至少两个贴片的栅极接点电接触。优选的，阵列中的每一贴片包含四个栅接触区，对于位于阵列内部的贴片来说，其中至少两个栅接触区与栅金属化层接触。贴片在阵列中典型排列成使相邻贴片间存在间隙，且源和体金属化层优选延伸穿过这个间隙。典型的，栅金属化层及源和体金属化层通过在它们间保留物理间隙或间隔而彼此电绝缘。阵列中的贴片可包含沟道或平面结构。
在又一方面中，此处提供的MOS栅器件包含一个不连续贴片阵列。所述阵列包括：第一多个贴片，沿着阵列外部排列；第二多个贴片，排列于阵列内部。第一和第二多个贴片中的每一贴片都包含源和体区及栅接触区。器件还包括：源和体金属化层，它与第一和二多个贴片的源区和体区电接触；以及终端金属化层，它与所述第一多个贴片的每一贴片上的至少一个源和体区及至少一个栅接触区电接触。
接下来对此处公开的方法和器件的这些和其它方面作进一步详细描述。
附图说明
图1是示出了用7×9阵列的相同贴片形成的MOS栅垂直DMOS器件的示意图。
图2是示出了沿x轴和y轴方向相同的源和体布局的贴片的示意图。这种布局既可用于平面MOSFET也可用于沟道MOSFET。沟道MOSFET在沟道内包含栅多晶硅，多晶硅区仅在晶圆表面上的每一角落内。
图3是示出了沿x轴和y轴方向不同的源和体布局的贴片的示意图。这种布局既可用于平面MOSFET也可用于沟道MOSFET。沟道MOSFET在沟道内包含栅多晶硅，多晶硅区仅在晶圆表面上的每一角落内。
图4-6是示出了贴片阵列或芯片的内部金属化层的示意图。
图7-9是示出了贴片阵列或芯片外部角落处金属化层的示意图。
图10是示出了MOS栅垂直DMOS或沟道DMOS器件布局的详细示意图。
图11是沿图2的线11-11截取的剖面图。
图12是沿图3的线12-12截取的剖面图。
图13是示出了6×8贴片子阵列中的3×3排列的示意图，其中每一贴片都配有一个焊盘贴片。
图14是示出了划线附近配有栅焊盘贴片的1×2阵列贴片的示意图。
图15是示出了包含用于栅极接点的栅焊盘贴片的3×2阵列贴片的示意图。
图16是示出了栅极下面有氧化层厚度均匀且无周边掺杂的栅场的示意图。
图17是示出了在栅极外边缘的氧化层较厚且无周边掺杂的栅场的示意图。
图18是示出了栅多晶硅(poly)外部无有源结的扩散终端的示意图。
图19是示出了部分或所有周边都包含一个无源结的扩散结终端的示意图。
图20是示出了周边沟道用作终端的沟道终端结构的示意图。
图21是示出了周边沟道的多晶硅用作场板(field plate)的沟道终端结构的示意图。
图22是示出了周边沟道外部的无源结维持反向电压的沟道终端结构的示意图。
图23是示出了周边沟道外部的有源结维持反向电压的沟道终端结构的示意图。
具体实施方式
此处公开了用于MOS栅器件的模布局几何结构，它允许采用预定增量方式使器件的尺寸沿着x轴和y轴改变，且此处公开了将这些布局几何结构用于制造仅用一套掩模就可改变尺寸和导通电阻的MOS栅器件的方法(即，这些方法仅需为每一个新器件制造新接点、金属和焊盘掩模，或新金属和焊盘掩模)。根据此处公开的方法，可以并行使用多个基本相同的贴片，以获得具有所需尺寸和导通电阻的器件阵列。
在以下参考附图的讨论中，同样的参考数字可解释成表示同样的元件。
图1中描述了根据在此处公开的原理所设计的器件总体布局。示出了相同贴片13的7×9阵列11。实际器件由6×8阵列贴片构成，因为在成品器件内，外部周边贴片15被沿划线17切割了(看图10的元件74，另一个7×9阵列中的线图例)。因此，完成的器件内的每一外部周边贴片实际包括半个贴片。选择基本贴片的尺寸，以便贴片的外部周边形成器件的终端，并延伸穿过划线，以形成在水平和垂直方向相邻的四个晶片(die)(未示出)和在角落处相邻的另外四个晶片的边缘终端。每一贴片优选为正方形或矩形，且任两个贴片优选具有相同尺寸。此外优选的是，每一贴片的长和宽相同(即贴片优选为正方形)。
图2-3示出了两个典型的贴片类型，可用于在此处公开的方法的实践。图2所示的贴片21a中，当沿着线11-11或沿着轴34的截面看时，贴片内部的源和体区31a的排列是相同的(即图2的贴片是对称的)。对于沟道MOS栅器件，该剖面图在图11中进行了描述。
作为比较，图3所示的贴片21b中的源和体区31b的排列是不对称的。具体的，在图3所示的贴片中，当在沿线12-12的截面(对于沟道MOS栅器件，该剖面图在图12中作了描述)看时，贴片内部的源和体区31b的排列与当沿图3的轴36的截面看时的贴片内部的源和体区的排列不同(后者的剖面图与沿线11-11截取的图2的贴片21a的剖面图相同)。
图2的内部源和体区的几何结构显示为正方形，但它们可为矩形、多边形(例如，包括六边形或八边形)、圆形、或可以为直线和/或曲线结合所定义的形状。类似地，图3的内部源和体区的几何结构，图中所示为矩形，也可从多种可能形状中选择。虽然图2和图3两图中的外部源和体区(分别为元件33a和33b)显示为一边开口的正方形，但是它们的形状也可从多种可能形状中选择。在一个可能的方案中，图2和图3的三个内部外凸栅区(分别为元件35a和35b)被除去，保留栅极及栅接触焊盘37a、37b间的直边。
图4-6描绘了三个具体的金属化层设计，它可用来连接在此处描述的器件中的贴片阵列43a、43b和43c内部的四个相同电有源贴片41a-d的角。当然，本领域的技术人员将意识到，大量其它内部金属化图形也是可以的。阵列中的每一贴片都配有至少一部分裸露的多晶硅，用作栅接触焊盘45(多晶硅剩下部分典型被介电层覆盖)。
在所示的具体阵列中，贴片间沿着每个轴通过间隙46或深沟互相隔开。阵列内的贴片的至少一些栅接触焊盘与阵列中的其它贴片上的一个或多个栅接触焊盘进行直接或间接的电接触。因此，在图4所述的阵列中，利用“狗骨(dog-bone)”形栅金属化层47a，致使阵列中第一41a和第二41b贴片上的栅接触焊盘彼此电接触，而第三41c和第四41d贴片上的栅接触焊盘以相同方式电接触。图5中，利用纵向延伸的栅金属化层47b，致使阵列中第一41a和第二41b贴片上的栅接触焊盘互相电接触，而第三41c和第四41d贴片上的栅接触焊盘以相同方式电接触。图6中，利用H形栅金属化层47c，致使阵列中第一41a、第二41b、第三41c及第四41d贴片上的栅接触焊盘彼此电接触。
在图4-6所述的内部金属化实施例中的每一实施例中，栅金属化层47a-c与源和体金属化层51电绝缘。优选的，这可通过在两金属化层间保留间隙或深沟53来实现，以便两金属化层基本上是共面的，因为，从制造的立场来看这种排列通常是最经济合算的。但是，其它实施例也是可以的，其中，两金属化层以层叠的布置方式分开设置为分开的层，在两金属化层间设置一介电材料，以确保它们彼此保持电绝缘。例如，在这样一种实施例中，栅接触焊盘可与第一薄金属化层接触，而源和体区可与第二稍微厚些的金属化层接触。
图7-9描绘了在晶片外部角落处穿过四个相同贴片的可能出现的金属化方案的具体例子。当然，本领域技术人员将意识到，大量其它金属化方案也是有可以的。图7所述的阵列61a中，终端金属化层70a延伸穿过外部贴片65、66及67，致使那些贴片的源和体区及栅接触焊盘电接触。源和体金属化层71a延伸穿过一部分内部贴片68。栅金属化层63a延伸穿过内部贴片68，包括栅接触焊盘69a。
图8的阵列61b类似于图7的情况，不同的是：终端金属化层70b与源和体金属化层71b靠得更近，及内部贴片68的栅接触焊盘72被电绝缘。图9的阵列61c与图8不同之处主要在于终端金属化层70c与源和体金属化层69c的形状上。再次，内部贴片68的栅接触焊盘72被电绝缘。
在设计贴片时，在制造图1-9所示类型的阵列中有用的一些关键特性和考虑事项如下：
1.贴片的尺寸优选为每一贴片边缘的长和宽正好为划线的宽加上出现在贴片的每一边上的器件边缘终端的宽所需的尺寸(另一种选择是，贴片边缘的长和宽可选择为划线加上出现在贴片每一边上的器件边缘终端乘以一个整数的尺寸)。
2.为了将源和体金属化层贡献的所有电阻减小到最少，源和体金属化层优选与所有源和体接点连续并优选具有最大的可能宽度。
3.用于每一贴片的栅导体优选包含足够栅极接点，以在金属化时为整个栅极提供可接受的低电阻。
4.周边处的贴片的栅导体及源和体区当用金属连接在一起时优选提供可接受的边缘终端。
5.源极焊盘采用称作“有源区上键合(bonding over the activearea)”技术而优选位于一个或多个贴片或贴片部分上。用这种组装技术，一个或多个引线接合点直接粘附于源和体区及栅区上的源和体金属层。有源区上键合的技术的使用增大了含有源和体区的芯片面积，增大了利用率，且在本发明中免除了使用专用的“源键合焊盘”单元的需要。
6.栅极焊盘优选形成于所有贴片或贴片的集合上，不接触那些贴片的源和体区。
图10示出了图1所述类型的垂直DMOS器件的详细布局。虽然一组任意尺寸都可用于制造垂直DMOS，但图10所示的具体阵列71为7×9阵列的贴片73。当然请注意，图10所示的7×9阵列仅包含6×8贴片的有效尺寸，因为每一边缘处的每一贴片的1/2位于相邻的器件中。在所示的具体阵列中，栅极焊盘75位于器件底部中间处，源极焊盘77位于器件中心。沿每一轴选择奇数贴片或偶数贴片，影响了源和体焊盘的位置，栅极焊盘的位置及器件的对称性。
此处描述的贴片允许使用多个源极焊盘和/或栅极焊盘，分开的键合引线可附到其上。这种特性允许在没有显著增大源和体金属化层或栅导体内的串联电阻的情况下制造出相对较大的器件。
迄今，已对具有相同长和宽的贴片作了描述。但是，此处描述的器件和方法中也可能使用不同长和宽的贴片。但是，基于优化布局有效性的因素，优选地，如果贴片的宽和长不相等，则贴片的最长尺寸为最短尺寸的整数倍。
图2和图3所示的贴片既可用平面技术也可用沟道技术来制造。如果采用沟道技术，只有在形成栅极接点37a和37b处的多晶硅区才在晶圆的表面上。
图11和12示出了具体沟道DMOS结构的图2和3所述类型的贴片的详细情况。图11示出了图2沿线11-11截取的单元的剖面图。这个剖面图与图2沿轴34截取的剖面图相同(即贴片是对称的)且与图3沿轴36截取的剖面图相同。图12示出了图3沿线12-12截取的剖面图，但与沿轴36截取的剖面图不同(即贴片是不对称的)。后一剖面图与图11所述剖面图相同。
参考图11和12，此处所述的器件包含N+衬底91和外延层93。一系列沟道95形成于外延层中。每一沟道都填充掺杂多晶硅97并包含栅氧化物层99。每一沟道都受双扩散源和体区101所限定，其中双扩散源和体区101包括：源极103，扩散较浅的P型区104及扩散较深的P+区105。源和体金属化层107出现在顶表面上，与源和体区101接触。
如表1所示，晶片尺寸由多行列贴片和用作栅极焊盘的单个贴片制成。一些晶片尺寸由于产生的深宽比，从制造观点看也许不吸引人的。例如，深宽比大于3∶1的器件也许不容易制造出来。除了表1所示的晶片尺寸，也可得到大于表1所示的晶片尺寸。独立阵列(每一阵列都包含一个用作栅极焊盘的贴片)的尺寸没有特定上限，但如果晶片尺寸增长太大，则存在制造上的问题。包含一个栅极焊盘的独立阵列的最小实际尺寸由单一栅极焊盘阵列的有效阵列数决定。如果独立阵列尺寸在2×3贴片以下，就不需要处理有效贴片。对于2×3的独立阵列尺寸，源和体贴片面积与栅焊盘贴片面积的比率为1∶1，这个比率也许太小，以致在许多场合不实用。
表1：用于不同尺寸器件的贴片的布局
内内部贴片数   内内部阵列尺寸 源和体贴片数   栅贴片数 水平方向内的贴片总数 垂直方向内的贴片总数   内部贴片和总贴片的比率
    2     1×2     1     1     2     3     2∶6
    3     1×3     2     1     2     4     3∶8
    4     2×2     3     1     3     3     4∶9
    6     2×3     5     1     3     4     6∶12
    8     2×4     7     1     3     5     8∶15
    9     3×3     8     1     4     4     9∶16
    10     2×5     9     1     3     6     10∶18
    12     3×4     11     1     4     5     12∶20
    15     3×5     14     1     4     6     15∶24
    18     3×6     17     1     4     7     18∶28
    20     4×5     19     1     5     6     20∶30
    25     5×5     24     1     6     6     25∶36
    30     5×6     29     1     6     7     30∶42
    35     5×7     34     1     6     8     35∶48
    40     5×8     39     1     6     9     40∶54
    49     7×7     48     1     8     8     49∶64
    64     8×8     63     1     9     9     64∶81
    81     9×9     80     1     10     10     81∶100
    100     10×10     99     1     11     11     100∶121
用先前公开的贴片所制造的器件需要为每一个新器件产生接点掩模、金属掩模和焊盘掩模。对每一个新器件都需要单独的接点掩模，这种需要可通过在子阵列中以适当的间隔包含专用栅焊盘贴片来消除。子阵列中专用栅焊盘贴片的位置可选择为每个晶片提供一个或多个栅极焊盘。在一些实施例中，这些专用栅焊盘贴片包含相同的多晶硅层几何结构，如有源贴片，并包含体掺杂剂，但没有源掺杂剂，体区为非电接触。
在其它实施例中，专用栅焊盘贴片包含连续的多晶硅层几何结构，仅外部周边匹配有源贴片的几何结构。体掺杂剂连续出现在多晶硅下，且可以电浮动或电连接到源和体端。可采用各种其它多晶硅几何结构和掺杂剂位置，以获得与栅极的电接触，而且没有影响贴片的电性能或显著增加器件的导通电阻。
栅焊盘贴片即可放置于水平方向也可放置于垂直方向，它们之间的有效贴片的数目既可为奇数也可为偶数。如果在沿着每一轴的栅焊盘贴片间选择奇数个，就可获得更大的对称性。每一方向上的栅焊盘贴片间的有效贴片的确切数目决定了用于相同晶片的容许的晶片尺寸。例如，在图13的器件111中，水平方向上栅焊盘贴片113a间有5个有效贴片115a，而在垂直方向有7个有效贴片。在整个子阵列117a中，计算所有行和列，包含6列和8行。
可用许多子阵列来设计器件，每一子阵列都包含一个栅焊盘贴片。在图13-15所示的例子中，对于一个5×7的子阵列，示出了可获得的三个典型的晶片尺寸以及三个可能的子阵列布局117a、117b和117c。因此，图13描述了包含3×3子阵列117a的器件。图14描绘了子阵列的1×2排列方向119，图15描绘了子阵列的2×3排列方向121。表2证明了由图15所示子阵列构成的其它可能的器件。
表2：每一个都具有专用的栅焊盘且包含6×8贴片的子阵列布局
子阵列数   子阵列排列方向 水平方向上的贴片数目 垂直方向上的贴片数目 有效贴片与总贴片的比率   深宽比
    1     1×1     6     8   34∶48     3∶4
    2     1×2     6     16   73∶96     3∶8
    2     2×1     12     8   75∶96     3∶2
    3     1×3     6     24   112∶144     1∶4
    3     3×1     18     8   116∶144     9∶4
    4     1×4     6     32   151∶192     3∶16
    4     2×2     12     16   161∶192     3∶4
    4     4×1     24     8   157∶192     3∶1
    5     1×5     6     40   190∶240     3∶20
    5     5×1     30     8   198∶240     15∶4
    6     1×6     6     48   229∶288     1∶6
    6     2×3     12     24   247∶288     1∶2
    6     3×2     18     16   249∶288     9∶8
    6     6×1     36     8   239∶288     9∶2
    7     1×7     6     56   268∶336     3∶28
    7     7×1     42     8   280∶336     21∶4
    8     1×8     6     64   307∶384     3∶32
    8     2×4     12     32   333∶384     3∶8
    8     4×2     24     16   337∶384     3∶2
    8     8×1     48     8   321∶384     6∶1
    9     1×9     6     72   346∶432     1∶12
    9     3×3     18     24   382∶432     3∶4
    9     9×1     54     8   362∶432     27∶4
如果想要得到所需的击穿电压，贴片阵列的使用对贴片设计提出一些特殊的要求，贴片阵列可在后来的制造工序中设置，以产生不同尺寸的MOS栅器件。这些要求导致如下用于贴片布局的指导方针：
1.每一贴片的源和体区应与其它所有贴片的源和体区分隔开。
2.每一贴片的栅极应与其它所有贴片的栅极分隔开。
3.当贴片和终端进行适当金属化时，单一金属化贴片应能够承受所需的击穿电压。
4.当贴片和终端进行适当金属化时，许多贴片应能够承受所需的击穿电压。
5.当电连接到那些形成划线和边缘终端的外周边的贴片上的栅区时，源扩散和体扩散的结合应能够承受所需的击穿电压。
这些指导方针适用于任何独特的贴片设计，以获得所需的击穿电压。下面描述用特定技术制造的器件。
用那些如图2-3所示的栅极结构所制造的平面MOS栅器件需要终端结构。如上述讨论，每一贴片的几何结构必须遵循5个指导方针，同时将器件导通电阻减到最小。可用具有最低阻抗的半导体材料获得最大的击穿电压，利用这种方法最小化器件导通电阻。要求优化贴片终端结构和制造工艺。
图16-19所示的终端结构131a-d可和低压、平面MOS栅器件一起使用。每一结构包含多晶硅栅极133，它被封装入介电层135内并位于源137和体139区上。在所示的特定器件中，体区由较浅的扩散区141和较深的扩散区143构成。金属化层145延伸穿过器件的表面，提供与扩散区的接触。如果周边结不是有源结，则邻近周边的栅区可以电浮动，但如果周边结为有源结，则必须与栅极电连续。
图16-19所示的例子并不是一个穷尽的举例，但它体现了可用的典型终端技术。采用包含有源结的终端结构增大了流过器件的电流，而贴片的面积少量增大。这种有源终端结构除了能够承受击穿电压，还给器件贡献电流，而无源终端结构仅能够承受击穿电压。
图11-12所示的沟道MOS栅器件也包含许多能产生所需的击穿电压的不同的贴片布局及制造工艺。生成的终端结构151a-d的例子如图20-23所示。如此处所示，每一结构包含一系列沟道153，它形成于器件的外延层155中。每一沟道填充有掺杂多晶硅157，并包含栅氧化物层159。每一沟道被双扩散源和体区161限定，它可由扩散较浅的P型区163和扩散较深的P+区165构成。N+掺杂源区167位于沟道顶部，且也可与金属化层169电接触。各种这些终端结构的变型以及其它终端结构可用于每一贴片周围，以优化特定的导通电阻。与平面终端一样，如果周边结不是有源的，则邻近周边的栅区可电浮动，但是如果周边结为有源，则该栅区必须与栅极电连续。
虽然此处描绘及描述了各种实施例，但是本领域技术人员将意识到，在没有偏离本发明的精神和预期范围的情况下，本发明的修改及变化包含于上述教导并处在所附权利要求的范围内。而且，这些例子不应被理解为限制权利要求涵盖的本发明的修改和变化，而仅仅说明了可能发生的变化。

Claims (39)

1.一种制造MOS栅器件的方法，包括以下步骤：
提供多个不连续贴片，所述多个贴片中的每一个贴片具有至少一个源区和至少一个体区；及
将贴片组装成阵列，以便形成MOS栅器件。
2.如权利要求1所述的方法，其中，多个贴片基本上相同。
3.如权利要求1所述的方法，其中，多个贴片中的每一贴片基本上为矩形。
4.如权利要求1所述的方法，其中，多个贴片中的每一贴片基本上为正方形。
5.如权利要求1所述的方法，其中，每一贴片都具有多个设于其上面的多个栅接触区。
6.如权利要求5所述的方法，其中，每一贴片基本上为矩形，而且其中，每一贴片的每一角都具有设于其上面的栅接触区。
7.如权利要求5所述的方法，其中，每一贴片基本上为正方形，而且其中，每一贴片的每一角都具有设于其上面的栅接触区。
8.如权利要求1所述的方法，其中，每一贴片包含多个源和体区，而且其中，多个源和体区排列在子阵列中。
9.如权利要求1所述的方法，其中，所述阵列还包含栅金属化层。
10.如权利要求1所述的方法，其中，所述阵列还包含源和体金属化层。
11.如权利要求1所述的方法，其中，所述阵列还包含栅金属化层及源和体金属化层，而且其中，栅金属化层及源和体金属化层彼此电绝缘。
12.如权利要求1所述的方法，其中，所述多个贴片中的至少一些贴片包含其中设有至少一个沟道的外延层，而且其中，所述至少一个沟道中设有部分掺杂多晶硅。
13.如权利要求1所述的方法，其中，所述多个贴片中的至少一个贴片包含栅极结构。
14.如权利要求13所述的方法，其中，部分删极结构为电浮动。
15.一种MOS栅器件，包括：
不连续贴片的阵列，其中，所述阵列中的每一贴片包含源区、体区及栅接触区；
源和体金属化层，它与所述阵列中的至少两个贴片的源和体区电接触；及
栅金属化层，它与所述阵列中的至少两个贴片的栅接触区电接触。
16.如权利要求15所述的器件，其中，所述阵列中的每一贴片包含四个栅接触区，而且其中，对于不与阵列周边处的贴片相邻的任何贴片，栅金属化层与至少两个栅接触区电接触。
17.如权利要求16所述的器件，其中，栅金属化层与阵列中的至少一些贴片的两个栅接触区电接触。
18.如权利要求15所述的器件，其中，阵列中的所述多个贴片的每一贴片通过一间隙彼此分隔开，而且其中，源和体金属化层延伸穿过所述间隙。
19.如权利要求15所述的器件，其中，所述栅金属化层包含多个不连续金属带。
20.如权利要求19所述的器件，其中，所述多个不连续金属带中的每一个都被所述源和体金属化层包围，但在空间上是分隔开的。
21.如权利要求15所述的器件，还包含源极焊盘。
22.如权利要求15所述的器件，还包含栅极焊盘。
23.如权利要求15所述的器件，其中，多个贴片基本上相同。
24.如权利要求15所述的器件，其中，多个贴片中的每一贴片基本上为矩形。
25.如权利要求15所述的器件，其中，多个贴片中的每一贴片基本上为正方形。
26.如权利要求15所述的器件，其中，每一贴片基本上为矩形，而且其中，每一贴片的每一角包含设于其上面的栅接触区。
27.如权利要求15所述的器件，其中，每一贴片基本上为正方形，而且其中，每一贴片的每一角包含设于其上面的栅接触区。
28.如权利要求15所述的器件，其中，所述阵列还包含：栅金属化层及源和体金属化层，而且其中，栅金属化层及源和体金属化层彼此间电绝缘。
29.如权利要求15所述的器件，其中，所述阵列中的至少一些贴片包含其中设有沟道的外延层，而且其中，所述沟道中设有部分掺杂多晶硅。
30.如权利要求15所述的器件，其中，所述阵列中的至少一个贴片包含栅极结构。
31.如权利要求15所述的器件，其中，部分栅极结构为电浮动。
32.一种MOS栅器件，包含：
不连续贴片的阵列，所述阵列包括：第一多个贴片，沿阵列的外部排列，及第二多个贴片，排列在阵列内部，其中，所述第一和第二多个贴片的每一贴片具有源区、体区和栅接触区，而且其中，所述第二多个贴片的每一贴片具有源区、体区和栅接触区；
源和体金属化层，它与第二多个贴片的源和体区电接触；及
终端金属化层，它与所述第一多个贴片的每一贴片上的至少一个源区、至少一个体区和至少一个栅接触区电接触。
33.如权利要求32所述的器件，其中，终端金属化层与所述第一多个贴片的每一贴片上的每一源区、每一体区和至少一个栅接触区电接触。
34.如权利要求32所述的器件，还包含栅金属化层，它与所述第二多个贴片的至少两个贴片的栅接触区电接触。
35.如权利要求32所述的器件，其中，所述阵列包含至少4个贴片。
36.如权利要求32所述的器件，其中，所述阵列包含至少6个贴片。
37.如权利要求32所述的器件，其中，所述阵列包含至少8个贴片。
38.如权利要求32所述的器件，其中，还包含栅极焊盘。
39.如权利要求32所述的器件，其中，还包含源和体焊盘。
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