CN220934086U - 碳化硅半导体器件的终端结构及碳化硅半导体器件 - Google Patents

Abstract

本申请实施例涉及一种碳化硅半导体器件的终端结构及碳化硅半导体器件，碳化硅半导体器件包括具有第一导电类型的衬底，以及位于衬底上的元胞区和终端区；终端结构位于终端区；在元胞区内形成有多个按一定规则排布的具有第二导电类型的柱状掺杂结构，柱状掺杂结构从衬底的表面延伸至内部，第二导电类型与第一导电类型电性相反；终端结构，包括：若干注入环，注入环在平行于衬底平面的方向上环绕元胞区，注入环用于提高器件耐压能力，注入环从衬底的表面延伸至内部，注入环的延伸深度、导电类型和掺杂浓度分别与柱状掺杂结构的延伸深度、导电类型和掺杂浓度相同；如此，通过一种新型的终端结构，提高了器件的耐压能力和工作稳定性。

Description

碳化硅半导体器件的终端结构及碳化硅半导体器件

技术领域

本申请涉及半导体技术领域，特别是涉及一种碳化硅半导体器件的终端结构及碳化硅半导体器件。

背景技术

碳化硅(SiC)材料具有优良的物理和电学特性，如宽的禁带宽度、高的热导率、大的饱和漂移速度和高的临界击穿电场等，使得碳化硅半导体器件在高温、大功率、高频和抗辐射等应用场景中具有显著优势。碳化硅半导体器件的击穿电压可达到硅器件的十倍，而导通电阻仅为硅器件的数十分之一。由于器件的击穿电压在很大程度上取决于结曲率引起的边缘强电场，因此为了缓解表面终止的结边缘处的电场集中，提高器件的实际击穿电压，需要对器件进行结终端结构的设计。

目前，为了提高器件耐压能力，传统的SiC沟槽栅型MOS器件的终端结构采用的是场限环(Field Limiting Ring，FLR)注入，场限环注入的注入结深一般较浅，且浓度较大，能够使耗尽线沿主结扩展，使主结耗尽由球面耗尽转换为柱面耗尽，耗尽半径大大增加，从而提升器件终端的反向耐压。但是，由于注入采用的是正常的浅结注入，考虑到注入结深的要求，结宽度和间距需要从较小尺寸渐变以达到耐压的目的，即靠近元胞区的结宽度和间距具有较小尺寸，沿远离元胞区的方向，尺寸逐渐变大。这就增加了对光刻胶厚度的要求，光刻胶厚度高且间距小容易造成peeling(剥离)。此外，由于结深和间距的限制，器件终端结构的耐压能力仍有待提高。因此，需要提出一种新的碳化硅半导体器件的终端结构，以克服现有技术的不足，提高器件的耐压能力和稳定性。

实用新型内容

有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种碳化硅半导体器件的终端结构及碳化硅半导体器件。

第一方面，本申请实施例提供了一种碳化硅半导体器件的终端结构，所述碳化硅半导体器件包括具有第一导电类型的衬底，以及位于所述衬底上的元胞区和终端区；

所述终端结构位于所述终端区；

在所述元胞区内形成有多个按一定规则排布的具有第二导电类型的柱状掺杂结构，所述柱状掺杂结构从所述衬底的表面延伸至内部，所述第二导电类型与所述第一导电类型电性相反；

所述终端结构，包括：若干注入环，所述注入环在平行于衬底平面的方向上环绕所述元胞区，所述注入环用于提高器件耐压能力，所述注入环从所述衬底的表面延伸至内部，所述注入环的延伸深度、导电类型和掺杂浓度分别与所述柱状掺杂结构的延伸深度、导电类型和掺杂浓度相同。

结合本申请的第一方面，在一可选实施方式中，所述注入环的离子注入表面与所述柱状掺杂结构的离子注入表面基本平齐。

结合本申请的第一方面，在一可选实施方式中，所述注入环的环宽在1μm～5μm的范围内。

结合本申请的第一方面，在一可选实施方式中，所述注入环的数量为多个，多个所述注入环沿远离所述元胞区的方向内外嵌套设置；各所述注入环的环宽相等。

结合本申请的第一方面，在一可选实施方式中，所述注入环的数量为多个，多个所述注入环沿远离所述元胞区的方向内外嵌套设置；相邻两注入环之间的间距在2μm～4μm的范围内。

结合本申请的第一方面，在一可选实施方式中，沿远离所述元胞区的方向各所述注入环之间的间距递增。

结合本申请的第一方面，在一可选实施方式中，所述注入环的延伸深度大于等于2μm。

结合本申请的第一方面，在一可选实施方式中，所述衬底包括生长衬底和位于所述生长衬底上的外延层；所述注入环的延伸深度为所述生长衬底厚度的25％～40％。

结合本申请的第一方面，在一可选实施方式中，

所述碳化硅半导体器件为平面MOS器件，所述柱状掺杂结构为超结结构中的Ppillar；或者，

所述碳化硅半导体器件为沟槽栅型MOS器件，所述柱状掺杂结构为位于栅极沟槽两侧的、起到电场屏蔽作用的P pillar。

第二方面，本申请实施例提供了一种碳化硅半导体器件，包括如第一方面中任意一项所述的碳化硅半导体器件的终端结构。

本申请实施例所提供的碳化硅半导体器件的终端结构及碳化硅半导体器件，通过一种新型的终端结构，提高了器件的耐压能力，能够对器件起到更好的保护作用，提高了器件工作的稳定性；在器件电压反偏时，根据电荷平衡原理，注入环与衬底的位于环间的部分相互耗尽，形成空间电荷区，电场结构由三角形变为矩形，BV电压大大提高；不仅如此，抗电磁干扰能力(EMI)和导通电阻(R_SP)均有所改善。

本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为对比例中包含终端结构的碳化硅半导体器件的剖面结构示意图；

图2为本申请实施例提供的包含终端结构的碳化硅半导体器件的剖面结构示意图；

图3为本申请一实施例提供的碳化硅半导体器件的剖面结构示意图，图中展示了一实施例种元胞区芯片结构的细节；

图4为本申请实施例提供的包含终端结构的碳化硅半导体器件的平面示意图；

图5为实施例与对比例的终端结构耐压仿真结果对比图；

图6为实施例的终端结构的结电场和表面电场的电场分布仿真结果对比图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。

首先，请参考图1。图1为对比例中包含终端结构的碳化硅半导体器件的剖面结构示意图，为了解决光刻胶peeling问题，对比例中SiC沟槽栅型MOS器件的终端结构采用大沟槽(trench)103，再加上低能量注入的形式，形成场限环128。具体地，先在衬底100的终端区刻蚀出一个大的沟槽103，再在沟槽103内的各个场限环的预设形成位置进行离子注入。这种终端结构由于提前在衬底100的第一表面101上刻蚀了一定深度，因此需要的光刻胶厚度可以适当减少，从而可以解决光刻胶peeling的问题。但是，对比例又引入了新的问题，一方面，需要先刻蚀出沟槽，工艺步骤增加，工艺难度大，而且刻蚀沟槽需要一次光刻工艺，场限环的离子注入又需要一次光刻工艺，增加了两次光刻工艺相应地需要多使用2张掩膜版(mask)，造成了一定的浪费；另一方面，器件的耐压能力和稳定性仍有待提高。

而本申请实施例提供了一种碳化硅半导体器件的终端结构，请参考图2和图3，所述碳化硅半导体器件包括具有第一导电类型的衬底100，以及位于所述衬底100上的元胞区(图中左侧)和终端区(图中右侧)；所述终端结构位于所述终端区；在所述元胞区内形成有多个按一定规则排布的具有第二导电类型的柱状掺杂结构122，所述柱状掺杂结构122从所述衬底100的表面(请参考图中第一表面101)延伸至内部，所述第二导电类型与所述第一导电类型电性相反。

请结合图3，所述终端结构，包括：若干注入环121，所述注入环121在平行于衬底平面的方向上环绕所述元胞区(图中标注Cell的区域)，所述注入环121用于提高器件耐压能力，所述注入环121从所述衬底100的表面延伸至内部，所述注入环121的延伸深度、导电类型和掺杂浓度分别与所述柱状掺杂结构122的延伸深度、导电类型和掺杂浓度相同。

可以理解地，本申请实施例提出了一种新型的终端结构，注入环121的延伸深度、导电类型和掺杂浓度分别与所述柱状掺杂结构122的延伸深度、导电类型和掺杂浓度相同，因而注入环121与衬底100的位于环间的部分可以形成类似于超结的结构(以下将这种结构成为“半超结结构”)。以第一导电类型为N型、第二导电类型为P型为例，注入环121为P型，从而与衬底100的位于环间的部分形成了P柱(P pillar)与N柱(N漂移柱区)交替排列的半超结结构。

半超结结构加入了横向电场，在器件电压反偏时，根据电荷平衡原理，P柱与临近的N柱相互耗尽，形成空间电荷区。具体地，根据电荷平衡原理，除了纵向电场外，横向电场的存在能使P柱与临近的N柱相互耗尽，从理论上讲只要P柱和临近N柱电荷平衡，就能形成空间电荷区，而与P柱和N柱的浓度不相关，根据这一理论，电场结构由三角形变为矩形，减小终端耗尽的曲率半径，BV电压大大提高。如此，提高了器件的耐压能力，能够对器件起到更好的保护作用，提高了器件工作的稳定性。

半超结结构和场限环不同的地方在于，场限环结深浅、浓度高，很难与衬底100的位于环间的部分(在实际器件中具体为N型外延层)形成电荷平衡，需要较低的N型外延层浓度来保障耐压，N型外延层的电阻会较半超结结构高很多。

此外，半超结结构的结深介于平面VDMOS与超结结构之间，VDMOS的抗电磁干扰能力好，但R_SP较大；超结结构R_SP小，但是抗电磁干扰能力较差；而半超结结构介于两者之间，抗电磁干扰能力会优于超结结构，R_SP小于VDMOS；从而，抗电磁干扰能力和R_SP均有所改善。

其中，衬底100为SiC衬底。衬底100包括第一表面101和第二表面102，在不考虑第一表面101和第二表面102的平整度的情况下，衬底100的第一表面101和第二表面102所在的面，或者严格意义上讲衬底100厚度方向上的中心面，即确定为衬底平面；平行于衬底平面的方向也可以称为沿衬底的平面方向。垂直于衬底平面的方向即为衬底100的厚度方向，或称器件的高度方向、各区域的深度方向；衬底100的厚度方向也为后续在衬底100上沉积各材料层的层叠方向。

衬底100具体可以包括生长衬底110和位于所述生长衬底110上的外延层120。注入环121和柱状掺杂结构122具体位于外延层120中，从外延层120的上表面延伸至其内部。

生长衬底110可以为N+型衬底，外延层120为N-型外延层；利用外延层120形成器件的漂移区。

本申请实施例没有预先在终端区刻蚀出沟槽103，所述注入环121的离子注入表面与所述柱状掺杂结构122的离子注入表面基本平齐。其中，“基本平齐”是指在考虑到工艺误差的情况下的平行。

进一步地，所述注入环121与所述柱状掺杂结构122在同一道工序中通过对不同位置进行同步离子注入而形成。注入采用高能量注入，注入能量范围例如在1000KeV～4500KeV之间；与之不同地，常规工艺中场限环的注入能量最高仅150KeV。高能量注入不仅较少注入次数，而且形成的掺杂结构显然与低能量注入不同。

如此，不仅避免了光刻胶peeling的问题，而且无需在终端区挖槽，节省了光刻次数和掩膜版的使用数量，减少了工艺步骤，节约了工艺成本。

所述注入环121与所述柱状掺杂结构122在离子注入工序中可以共用一张掩膜版，仅需改变原有工艺中掩膜版的形成即可实现，工艺简单可行，减少了注入成本。

所述注入环121与所述柱状掺杂结构122的掺杂浓度的范围可以在1E15cm^-3～6E18cm^-3之间。

所述注入环121的环宽可以在1μm～5μm的范围内。进一步地，所述注入环121的环宽可以在2μm～3μm的范围内。更进一步地，所述注入环121的环宽可以在2μm～2.5μm的范围内。

可选地，所述注入环121的数量为多个，多个所述注入环121沿远离所述元胞区的方向内外嵌套设置；各所述注入环121的环宽相等。

可选地，所述注入环121的数量为多个，多个所述注入环121沿远离所述元胞区的方向内外嵌套设置；相邻两注入环121之间的间距在2μm～4μm的范围内。

进一步地，沿远离所述元胞区的方向各所述注入环121之间的间距递增。

示例性地，沿远离所述元胞区的方向各所述注入环121之间的间距分别为2μm、2.2μm、2.4μm、2.6μm……，或者分别为2μm、2.5μm、3μm、3.5μm……间距递增的幅度可以相同。

当然，本申请也不排除各所述注入环121之间的间距相等的情况。如果各所述注入环121之间的间距相等，那么在终端区总长度不变的情况下，在终端区设置的注入环121的数量将大于按照间距递增的方式设置注入环121的数量，比如，保持终端区长度一致，按照间距递增的方式设置注入环121，则能设置10根；而按照间距相同的方式设置注入环121，则能设置15根；但两种方式耐压提升效果是基本相同的，整体性能差异不大。而从版图设计时间和生产成本来讲，后者所需时间长一些，成本更高，所以优选按照间距递增的方式设置注入环121。

此外，对于设置相同环数的注入环121而言，按照间距递增的方式，注入环121分布的总长度大于按照间距相同的方式设置注入环121的总长度，因此，各所述注入环121之间的间距递增可以获得更高的耐压，芯片可靠性也更好。

具体地，多个所述注入环121沿远离所述元胞区的方向内外嵌套设置，并且各所述注入环121的对称中心位置相同。可参考图4加以理解，并且图1至图3可以视为沿图4中AA的剖面示意图。

所述注入环121的延伸深度可以大于等于2μm。可以理解地，所述注入环121的延伸深度也即注入环121的结深。作为一种可选的具体实施方式，所述衬底100包括生长衬底110和位于所述生长衬底110上的外延层120；所述注入环121的延伸深度为所述外延层120厚度的25％～40％。在实际器件中，对于外延层120厚度在5μm～11μm的情况，注入环121的结深在2μm～3μm之间；对于外延层120厚度增加的情况，注入环121的结深也相应地增加，以保证耐压。与本申请实施例不同，现有场限环的结深大概在0.9μm左右。

在一些实施例中，所述碳化硅半导体器件为平面MOS器件，所述柱状掺杂结构122为超结结构中的P pillar。

在另一些实施例中，所述碳化硅半导体器件为沟槽栅型MOS器件，所述柱状掺杂结构122为位于栅极沟槽两侧的、起到电场屏蔽作用的P pillar。

需要说明的是，本申请实施例既适用于平面MOS器件，又适用于沟槽栅型MOS器件。本申请实施例特别适用于电流垂直流向的器件，如沟槽栅型MOS和VDMOS等，它具有大的电流处理能力和大的电流增益。

接下来，以沟槽栅型MOS器件为例，对元胞区芯片结构的细节进行进一步说明。请参考图3，需要说明的是，为了能够清晰地示出各结构，本申请各附图中各结构的尺寸比例关系可能并不一致，并且与实际器件中的尺寸比例关系也不一致；此外，图中可能省略了一些结构细节。如图所示，在元胞区内形成有栅极沟槽，在栅极沟槽内填充有栅极结构130；栅极结构130具体包括栅极介质层131和栅极132，其中，栅极介质层131介于栅极132与栅极沟槽的侧壁和底壁之间；在外延层120的靠近上表面的一侧，且在栅极沟槽的侧壁外，形成有Pbody区124，P body区124用于形成MOS器件的沟道；在P body区124的表层，形成有源极区125，源极区125具体为N+型掺杂区；在衬底100的第一表面101的一侧形成有介质层140和金属布线层150；在衬底100的第二表面102的一侧形成有漏极200。此外，还包括：P pillar，即柱状掺杂结构122，位于栅极沟槽的两侧，用于作为电场屏蔽结构。

本申请实施例中的注入环121与P pillar同时注入形成。

在此基础上，本申请实施例还提供了一种碳化硅半导体器件，包括前述实施例中的终端结构。

接下来，请参考图5和图6。其中，图5为实施例与对比例的终端结构耐压仿真结果对比图；图6为实施例的终端结构的结电场和表面电场的电场分布仿真结果对比图。实施例具体为与图3对应的实施例，对比例具体与图1对应。

如图5所示，图中横坐标为BV(耐压)，纵坐标为Current(电流)，实施例中终端结构的耐压为1800V左右，对比例中终端结构的耐压为1600V左右，通过对比例中终端结构与实施例中终端结构的耐压对比，可以明显看出二者漏电水平相当，实施例中终端结构的耐压更高。

如图6所示，截取实施例的终端结构的电场分布，横坐标为Terminal length(终端长度)，纵坐标为ElectricField(电场强度)。应当理解，图中仅为其中一个实施例，而实际不限制终端长度，不限制电压平台，图中实线为Junction ElectricField(结电场)，虚线为Surface ElectricField(表面电场)，如图所示，结电场高于表面电场，且随着环数增加，结电场强度逐渐降低。

需要说明的是，本申请提供的碳化硅半导体器件实施例与碳化硅半导体器件的终端结构实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

应当理解，以上实施例均为示例性的，不用于包含权利要求所包含的所有可能的实施方式。在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本申请的另外的实施例。因此，上述实施例仅表达了本申请的几种实施方式，不对本申请专利的保护范围进行限制。

Claims (10)

1.一种碳化硅半导体器件的终端结构，其特征在于，所述碳化硅半导体器件包括具有第一导电类型的衬底，以及位于所述衬底上的元胞区和终端区；

所述终端结构位于所述终端区；

在所述元胞区内形成有多个按一定规则排布的具有第二导电类型的柱状掺杂结构，所述柱状掺杂结构从所述衬底的表面延伸至内部，所述第二导电类型与所述第一导电类型电性相反；

所述终端结构，包括：若干注入环，所述注入环在平行于衬底平面的方向上环绕所述元胞区，所述注入环用于提高器件耐压能力，所述注入环从所述衬底的表面延伸至内部，所述注入环的延伸深度、导电类型和掺杂浓度分别与所述柱状掺杂结构的延伸深度、导电类型和掺杂浓度相同。

2.根据权利要求1所述的碳化硅半导体器件的终端结构，其特征在于，所述注入环的离子注入表面与所述柱状掺杂结构的离子注入表面基本平齐。

3.根据权利要求1所述的碳化硅半导体器件的终端结构，其特征在于，所述注入环的环宽在1μm～5μm的范围内。

4.根据权利要求3所述的碳化硅半导体器件的终端结构，其特征在于，所述注入环的数量为多个，多个所述注入环沿远离所述元胞区的方向内外嵌套设置；各所述注入环的环宽相等。

5.根据权利要求1所述的碳化硅半导体器件的终端结构，其特征在于，所述注入环的数量为多个，多个所述注入环沿远离所述元胞区的方向内外嵌套设置；相邻两注入环之间的间距在2μm～4μm的范围内。

6.根据权利要求5所述的碳化硅半导体器件的终端结构，其特征在于，沿远离所述元胞区的方向各所述注入环之间的间距递增。

7.根据权利要求1所述的碳化硅半导体器件的终端结构，其特征在于，所述注入环的延伸深度在2μm以上。

8.根据权利要求7所述的碳化硅半导体器件的终端结构，其特征在于，所述衬底包括生长衬底和位于所述生长衬底上的外延层；所述注入环的延伸深度为所述外延层厚度的25％～40％。

9.根据权利要求1所述的碳化硅半导体器件的终端结构，其特征在于，

所述碳化硅半导体器件为平面MOS器件，所述柱状掺杂结构为超结结构中的P pillar；或者，

所述碳化硅半导体器件为沟槽栅型MOS器件，所述柱状掺杂结构为位于栅极沟槽两侧的、起到电场屏蔽作用的P pillar。

10.一种碳化硅半导体器件，其特征在于，包括如权利要求1至9中任意一项所述的碳化硅半导体器件的终端结构。