JP3597762B2 - 半導体集積回路及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に基本セルをアレイ状に配列した基本セル領域をチップ内に有する半導体集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体集積回路は、最大ドレイン電流定格など所望の特性を得るために、ｎチャネル又はｐチャネルＭＯＳ ＦＥＴ基本セルのサイズを変更していた。複数のＭＯＳ ＦＥＴ基本セルを一つの半導体回路のなかに納めた物もあるが、複数個あるＭＯＳ ＦＥＴ基本セルの特性は全て同一であった。また、所定の機能を持つ基本セルの接続に関連する従来技術としては例えば、特開平１１−８３７１号公報、特開平６−１６３８６０号公報等がある。
【０００３】
【発明が解決しようとする課題】
上記従来技術は、例えばある回路装置においてＭＯＳ ＦＥＴ ＩＣの特性の一つである最大ドレイン電流定格に対し、所望する最大ドレイン電流の値が複数あるような場合、それぞれの要求にあった最大ドレイン電流定格をもつＭＯＳ ＦＥＴ ＩＣを個別に必要数準備するか、所望する最大ドレイン電流定格の内、最も大きい定格にあわせて多チャンネルを一つのパッケージに納めたＭＯＳ ＦＥＴ ＩＣを選定するか、もしくは、所望する最大ドレイン電流にあったＭＯＳ ＦＥＴ ＩＣを専用に再設計する必要があった。前者の場合、部品の実装占有面積が大きくなるという問題があり、次者の場合、所望する定格に対し過剰な定格となりコスト過多になるという問題があり、後者の場合、専用設計となるため、開発及び製作期間が長くなりコストも増大するという問題があった。
【０００４】
本発明は、ユーザーが使用するアプリケーションにおいて、複数個のＭＯＳ ＦＥＴが必要であり、かつ各々のＭＯＳ ＦＥＴに要求される特性（例えば、最大ドレイン電流定格）が異なる場合、一つのパッケージ内に複数個のＭＯＳ ＦＥＴを有し、かつ複数個ある ＭＯＳ ＦＥＴの特性（例えば、最大ドレイン電流）をそれぞれ異なる仕様に容易にカスタマイズできる半導体集積回路を提供することを目的とし、さらに部品点数の削減による部品占有面積の低減、所望する定格の最適化によるコストの低減、かつ完全な専用設計に対し、開発及び製作期間を短縮し得る半導体集積回路及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体集積回路は、半導体チップ上に配列された素子単位群にｎチャネル又はｐチャネルＭＯＳ ＦＥＴ基本セルを各々完全に絶縁した状態で配置し、前記ＭＯＳ ＦＥＴ基本セルにはそれぞれソース、ゲート、ドレインに相当する電極に金属配線可能なコンタクトを設け、それぞれのコンタクトを金属配線で並列接続し得る構造とすることで、例えば、ＭＯＳＦＥＴ基本セルの最大ドレイン電流のｎ倍の最大ドレイン電流を得ようとする場合、ｎ個のＭＯＳ ＦＥＴ基本セルのソース、ゲート、ドレインのコンタクトをそれぞれ金属配線で並列接続することで、容易にＭＯＳ ＦＥＴ基本セルのｎ倍の最大ドレイン電流の素子（デバイス）を得ることができる。また、例えば、一つのパッケージの中に、２個、３個、４個…ｎ個のようにＭＯＳ ＦＥＴ基本セルの並列接続数を変えたＭＯＳ ＦＥＴ基本セル群（デバイス）を複数個設置することで、それぞれのＭＯＳ ＦＥＴ基本セル群（デバイス）の最大ドレイン電流定格をそれぞれ２倍、３倍、４倍、…、ｎ倍のようにＭＯＳ ＦＥＴ基本セル単体の最大ドレイン電流のｎ倍の定格を自由に得ることができる。
【０００６】
前記手段を用いることにより、ユーザーが使用するアプリケーションにおいて、複数個のＭＯＳ ＦＥＴが必要であり、かつ各々のＭＯＳ ＦＥＴに要求される特性（例えば、最大ドレイン電流定格）が異なる場合においても、一つもしくは最適なパッケージ数でユーザーが要求する複数個のＭＯＳ ＦＥＴ群（デバイス）を確保することができ、かつ複数個あるＭＯＳ ＦＥＴ群（デバイス）の各々の特性（例えば、最大ドレイン電流）をそれぞれ最適な仕様に容易にカスタマイズ可能となり、さらに部品点数の削減による部品占有面積の低減、所望する定格の最適化によるコストの低減が可能な半導体集積回路を提供できる。
【０００７】
すなわち、本発明による半導体集積回路は、ＭＯＳ ＦＥＴ基本セルを複数個並列接続して構成されたデバイスを備え、ＭＯＳ ＦＥＴ基本セルの並列接続数に比例する異なる電流定格を有する複数のデバイスが１チップ上に設けられていることを特徴とする。
【０００８】
具体的には、ＭＯＳ ＦＥＴ基本セル群は互いに絶縁されている構成であり、ＭＯＳ ＦＥＴ基本セルは、ソース、ゲート、ドレインに相当する端子に金属配線が可能なコンタクトを有し、ＭＯＳ ＦＥＴ基本セル群に設けられたソース群、ゲート群、ドレイン群を各々ｎ個並列接続するようにそれぞれのコンタクト間を金属配線することで、エンドユーザーが要求する特性（例えば、ドレイン電流）をＭＯＳ ＦＥＴ基本セルの特性のｎ倍の形で得ることが可能になっている。
【０００９】
前記半導体集積回路の、ＭＯＳ ＦＥＴ基本セルを複数個並列接続して構成されたデバイスは、並列に接続されたＭＯＳ ＦＥＴ基本セルのうちの１個のみが所定の保護機能（例えば、過電流保護、過電圧保護、過熱保護）を有するように構成することができる。
【００１０】
また、前記半導体集積回路の、ＭＯＳ ＦＥＴ基本セルを複数個並列接続して構成された前記デバイスは、並列に接続されたＭＯＳ ＦＥＴ基本セルのうちの１個のみが所定の診断機能（例えば、過電流検出、負荷オープン検出、負荷ショート検出、負荷レアショート検出）を有するように構成することができる。
【００１１】
前記半導体集積回路は、複数個のＭＯＳ ＦＥＴ基本セルが配置された素子単位群層と、ＭＯＳ ＦＥＴ基本セルのソース、ゲート、ドレインに各々設けられたコンタクト間を配線するための前記素子単位群層と絶縁された配線層とを含み、
前記配線層は上部にコンタクトと（例えば大電流経路のような）前記コンタクトに配線可能な主要な電流経路とを有し、素子単位群層に設けられたソース、ゲート、ドレインのコンタクトの一部が配線層の上部に設けられたコンタクトと（例えば接続孔等の電気的に導通可能な接続手法により）該配線層を貫通して接続されているように構成することができる。
【００１２】
本発明による半導体装置は、複数個のＭＯＳ ＦＥＴ基本セルが配置され、各ＭＯＳ ＦＥＴ基本セルのソース、ゲート、ドレインに各々電気的に接続可能なコンタクトが設けられた半導体集積回路と、半導体集積回路を実装する配線基板とを含み、配線基板は半導体集積回路のコンタクトと該配線基板上に設けられた外部と接続可能なコンタクトとの間を電気的に接続することを特徴とする。
【００１３】
本発明による、同じ最大ドレイン電流定格を有するＭＯＳ ＦＥＴ基本セルが複数個配列されたチップ上に電流定格の異なる複数の電流ドライバを構成する方法は、ＭＯＳ ＦＥＴ基本セルをｎ個並列接続することにより１個のＭＯＳ ＦＥＴ基本セルの最大ドレイン電流定格のｎ倍の電流定格を有する電流ドライバを構成することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。以下の図において、理解を容易にするため、同じ要素部分には同一の符号を付して説明する。
図１は、本発明による半導体集積回路の一例を示す説明図である。
半導体集積回路１１は、半導体単結晶の基板から成る半導体チップ１２と、半導体集積回路１１の内部と外部とを接続する端子１３ａ，１３ｂ，１３ｃ，…から構成されている。半導体チップ１２上には、ｎチャネル又はｐチャネルＭＯＳＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…が複数個配列されている。なお、本実施の形態においては、ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…はｎチャネルであるとして以下説明する。半導体チップ１２上に複数個配列されたＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…は、互いに半導体チップ１２のアイソレーション領域によって電気的に分離絶縁されている。また、ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…は、ソース、ゲート、ドレインに相当する端子にそれぞれ電気的に導通である金属配線１５ａ，１５ｂ，１５ｃ，…が接続可能な接点であるドレイン用コンタクト１６ａ〜１６ｈ、ゲート用コンタクト１７ａ〜１７ｈ、ソース用コンタクト１８ａ〜１８ｈが設けられた構成となっている。金属配線１５ａ，１５ｂ，１５ｃ，…は、ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…に各々設けられたドレイン用コンタクト１６ａ〜１６ｈ、ゲート用コンタクト１７ａ〜１７ｈ、ソース用コンタクト１８ａ〜１８ｈ、及び端子１３ａ，１３ｂ，１３ｃ，…間を配線し、電気的に接続することが可能な構成となっている。
【００１５】
次に、図１に示した半導体集積回路１１の使用例について説明する。予め定められた条件により所定の演算処理を行い、所定の制御信号２４，２５，２６を各々独立したタイミング、周期で出力できるＣＰＵ２３、及びＭＯＳ ＦＥＴのドレイン電流で動作するインダクタンス成分とインピーダンス成分を持つコイル負荷２０，２１，２２を半導体集積回路１１に接続する。制御信号２４，２５，２６は半導体制御回路装置１１の端子１３ａ，１３ｂ，１３ｃを介し、ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…のゲートへ供給される。なお、コイル負荷２０，２１，２２は各々特性が異なるものとし、本実施の形態においてはインピーダンス成分がコイル負荷２０が最も小さく、コイル負荷２２が最も大きく、コイル負荷２１はその中間程度と仮定する。電源１９は、コイル負荷２０，２１，２２に電力を供給する電源である。
【００１６】
ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…の特性の一つに最大ドレイン電流がある。一般にＭＯＳ ＦＥＴを用いてある所定のインピーダンス成分を持つ負荷に電流を流す場合、オームの法則より、負荷に流れる最大電流は“電源電圧÷負荷のインピーダンス”と求められる。負荷に流れる最大電流＝ＭＯＳＦＥＴに求められる最大ドレイン電流となり、負荷に流れる最大電流の値から、それ以上の電流が流せるＭＯＳ ＦＥＴを選定する必要がある。いま、ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…の最大ドレイン電流をＩＤ２７とし、コイル負荷２０，２１，２２に流れる最大電流をそれぞれ、コイル負荷２０はドレイン電流ＩＤ２７の３倍以下、コイル負荷２１はドレイン電流ＩＤの２倍以下、コイル負荷２２はドレイン電流ＩＤ２７の１倍以下とすると、以下の方法で解決することができる。
【００１７】
本実施の形態では、一つの半導体集積回路１１の中に８個のＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈが配列されている。まず、負荷２０を駆動し得る回路を考える。負荷２０はＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈのドレイン電流ＩＤに対し、最大で３倍のドレイン電流が流れる。そこで、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのそれぞれのドレイン用コンタクト１６ａ〜１６ｃまでを金属配線１５ａで並列に接続し、かつ、端子１３ｄへ接続する。端子１３ｄはコイル負荷２０の一方に接続され、もう一方は電源１９に接続される。同様にＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのそれぞれのソース用コンタクト１８ａ〜１８ｃまでを金属配線１５ｇで並列に接続し、かつ、端子１３ｇへ接続する。前記端子１３ｇはＧＮＤに接続する。また、同様に前記ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのそれぞれのゲート用コンタクト１７ａ〜１７ｃまでを金属配線１５ｄで並列に接続し、かつ、端子１３ａへ接続する。端子１３ａはＣＰＵ２３と接続する。
【００１８】
ＣＰＵ２３からある任意の周期の制御信号２４が送られると、端子１３ａ、金属配線１５ｄを介し、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのゲート１７ａ〜１７ｃに印加される。その結果、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのゲート１７ａ〜１７ｃがＯＮし、各ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃにドレイン電流ＩＤ２７ａ，２７ｂ，２７ｃが流れる。その結果、コイル負荷２０には、ドレイン電流ＩＤの３倍のドレイン電流２８が流れる。そのＩＤの３倍のドレイン電流２８は金属配線１５ｇ、端子１３ｇを介し、ＧＮＤへ流れる。
【００１９】
同様に、負荷２１を駆動し得る回路を考える。負荷２１には、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈのドレイン電流ＩＤ２７ａ〜２７ｈに対し、最大で２倍のドレイン電流が流れる。そこで、本実施の形態では、ＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのそれぞれのドレイン用コンタクト１６ｄ，１６ｅを金属配線１５ｂで並列に接続し、かつ、端子１３ｅへ接続する。端子１３ｅはコイル負荷２１の一方に接続され、もう一方は電源１９に接続される。同様にＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのそれぞれのソース用コンタクト１８ｄ，１８ｅを金属配線１５ｇで並列に接続し、かつ、端子１３ｇへ接続する。端子１３ｇはＧＮＤに接続する。また、同様にＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのそれぞれのゲート用コンタクト１７ｄ，１７ｅを金属配線１５ｅで並列に接続し、かつ、端子１３ｂへ接続する。端子１３ｂはＣＰＵ２３と接続する。
【００２０】
ＣＰＵ２３からある任意の周期の制御信号２５が送られると、端子１３ｂ、金属配線１５ｅを介し、ＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのゲート１７ｄ，１７ｅに印加される。その結果、ＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのゲート１７ｄ，１７ｅがＯＮし、おのおのＭＯＳ ＦＥＴ基本セル１４ｄから１４ｅにドレイン電流２７ｄ，２７ｅが流れる。その結果、コイル負荷２１には、ドレイン電流ＩＤの２倍のドレイン電流２９が流れる。このＩＤの２倍のドレイン電流２９は金属配線１５ｇ、端子１３ｇを介し、ＧＮＤへ流れる。
【００２１】
また、同様に、負荷２２を駆動し得る回路を考える。負荷２２はＭＯＳ ＦＥＴ基本セル１４ｆのドレイン電流ＩＤ２７ｆに対し、最大で１倍のドレイン電流が流れる。そこで、本実施の形態では、ＭＯＳ ＦＥＴ基本セル１４ｆのドレイン用コンタクト１６ｆを金属配線１５ｃで接続し、かつ、端子１３ｆへ接続する。端子１３ｆはコイル負荷２２の一方に接続され、もう一方は電源１９に接続される。同様にＭＯＳ ＦＥＴ基本セル１４ｆのソース用コンタクト１８ｆを金属配線１５ｇで接続し、端子１３ｇへ接続する。端子１３ｇはＧＮＤに接続する。また、同様にＭＯＳ ＦＥＴ基本セル１４ｆのゲート用コンタクト１７ｆを金属配線１５ｆで接続し、端子１３ｃへ接続する。端子１３ｃはＣＰＵ２３と接続する。
【００２２】
ＣＰＵ２３からある任意の周期の制御信号２６が送られると、端子１３ｃ、金属配線１５ｆを介し、ＭＯＳ ＦＥＴ基本セル１４ｆのゲート１７ｆに印加される。その結果、ＭＯＳ ＦＥＴ基本セル１４ｆのゲート１７ｆがＯＮし、ＭＯＳ ＦＥＴ基本セル１４ｆにドレイン電流２７ｆが流れる。その結果、コイル負荷２１には、ドレイン電流ＩＤの１倍のドレイン電流２７ｆが流れる。ドレイン電流２７ｆは金属配線１５ｇ、端子１３ｇを介し、ＧＮＤへ流れる。
【００２３】
以上の方法により、一つの半導体集積回路１１で、異なる定格の複数の負荷２０，２１，２２をそれぞれ最適な定格のＭＯＳ ＦＥＴで駆動することができる。また、予めＭＯＳ ＦＥＴ基本のセルの配列までの基本マスクを準備しておき、金属配線のマスクのみ要求の仕様のものを作成することで、コストの低減、製作期間の短縮が可能になる効果がある。
【００２４】
本実施の形態では、半導体集積回路１１の中に８個のＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈを設け、６個のみ使用したため、２個あまっている。実際に本半導体集積回路を使用する場合、ＭＯＳ ＦＥＴ基本セルの配列数が異なるパターンの半導体集積回路を数種類準備しておき、ユーザーが使用するうえで最適な物を選択可能にしておくことで、無駄を最小とした半導体集積回路を提供できることはいうまでもない。また、本実施の形態においては、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈをｎチャネルとし、負荷２０，２１，２２の下流を制御する形態で説明したが、ＭＯＳ ＦＥＴ基本セルをｐチャネルとし、負荷の上流を制御する形態においても適用できるのは明白である。
【００２５】
本発明の第２の実施の形態を図２により説明する。本実施の形態における半導体集積回路３１は、第１の実施の形態の半導体集積回路１１に対し、所定のドレイン電流が流れたとき出力を制限もしくは止める過電流保護、ＭＯＳ ＦＥＴのジャンクション温度が所定の温度以上になったとき出力を制限もしくは止める過熱保護機能などの保護機能を有する保護機能付きＭＯＳ ＦＥＴ基本セル３０ａ，３０ｂ，３０ｃを複数個有する構成である。
【００２６】
第１の実施の形態では、なんらかの理由により、コイル負荷２０，２１，２２のいずれかがショートし過電流が流れたり、ＭＯＳ ＦＥＴ基本セルのジャンクション温度が異常に上昇したり、電源１９が逆接されたり、といった不測の事態が生じたとき、前記半導体集積回路１１や負荷２０，２１，２２に耐え得る以上の負荷が印加され最悪の場合には破損する恐れがある。以上のような事態を回避するため、従来のＭＯＳ ＦＥＴ ＩＣでは過電流保護、過電圧保護、過熱保護などの保護機能を設けることが一般的に知られている。
【００２７】
本発明では、ＭＯＳ ＦＥＴ基本セルをｎ個並列接続し、一つのＭＯＳ ＦＥＴ基本セル群とみなしている。したがって、半導体集積回路３１上に配列される全てのＭＯＳ ＦＥＴ基本セルに保護機能を設ける必要はなく、ｎ個並列接続されたＭＯＳ ＦＥＴ基本セルの内、１個のＭＯＳ ＦＥＴ基本セルにのみ前述の過電流保護、過電圧保護、過熱保護機能を持たせることで十分に保護機能が動作するので、チップサイズの小型化やコストの低減の効果がある。図示の例では、例えば３個のＭＯＳ ＦＥＴ基本セル３０ａ，１４ｂ，１４ｃを並列接続したデバイスでは、その内の１個のＭＯＳ ＦＥＴ基本セル３０ａにのみ保護機能を持たせている。また、２個のＭＯＳ ＦＥＴ基本セル３０ｂ，１４ｅを並列接続したデバイスでは、その内の１個のＭＯＳ ＦＥＴ基本セル３０ｂにのみ保護機能を持たせている。
【００２８】
なお、本実施の形態においては、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈをｎチャネルとし、負荷２０，２１，２２の下流を制御する形態で説明したが、ＭＯＳ ＦＥＴ基本セルをｐチャネルとし、負荷の上流を制御する形態においても適用できるのは明白である。
【００２９】
本発明の第３の実施の形態を図３により説明する。本実施の形態における半導体集積回路３４は、第１の実施の形態の半導体集積回路１１に対し、所定以上のドレイン電流が流れたときに過電流を検出し信号を出力する、ＭＯＳ ＦＥＴのジャンクション温度が所定以上の温度になったときに過熱を検出し信号を出力する、負荷がオープンになったときにオープンを検出し信号を出力するなどの診断出力信号３３ａ，３３ｂ，３３ｃを出力する診断機能を有する診断機能付きＭＯＳ ＦＥＴ基本セル３２ａ，３２ｂ，３２ｃを複数個有する構成である。
【００３０】
第２の実施の形態では、なんらかの理由により、負荷２０，２１，２２のいずれかがショートし過電流が流れたり、ＭＯＳ ＦＥＴ基本セルのジャンクション温度が異常に上昇したり、負荷がオープンになったりといった不測の事態が生じたとき、ＣＰＵ２３になんら情報が伝達されず適切な処理が行われないため、ユーザーの使用システムにおいて予想しえない現象が生じ、悪影響を及ぼす恐れがある。以上のような事態を回避するため、従来のＭＯＳ ＦＥＴ ＩＣでは過電流検出、過熱検出、負荷オープン検出などの診断機能を設けることが一般的に知られている。本発明では、ＭＯＳ ＦＥＴ基本セルをｎ個並列接続し、一つのＭＯＳ ＦＥＴ基本セル群とみなしている。したがって、半導体集積回路１２上に配列される全てのＭＯＳ ＦＥＴ基本セルに診断機能を設ける必要はなく、ｎ個並列接続されたＭＯＳ ＦＥＴ基本セルの内、１個のＭＯＳ ＦＥＴ基本セルにのみ前述の過電流検出、過熱検出、負荷オープン検出などの診断機能を持たせることで、十分診断できるので、チップサイズの小型化やコストの低減の効果がある。図示の例では、例えば３個のＭＯＳ ＦＥＴ基本セル３２ａ，１４ｂ，１４ｃを並列接続したデバイスでは、その内の１個のＭＯＳ ＦＥＴ基本セル３２ａにのみ保護機能を持たせている。また、２個のＭＯＳ ＦＥＴ基本セル３２ｂ，１４ｅを並列接続したデバイスでは、その内の１個のＭＯＳ ＦＥＴ基本セル３２ｂにのみ保護機能を持たせている。
【００３１】
なお、本実施の形態においては、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈをｎチャネルとし、負荷２０，２１，２２の下流を制御する形態で説明したが、ＭＯＳ ＦＥＴ基本セルをＰ−ＣＨとし、負荷の上流を制御する形態においても適用できるのは明白である。
【００３２】
本発明の第４の実施の形態を図４により説明する。ソース用コンタクト４２、ドレイン用コンタクト４３、ゲート用コンタクト４４が設けられたＭＯＳ ＦＥＴ基本セル４１が複数個配列されている素子単位群層４７と、大電流を流すため太めのライン幅で構成されている大電流用金属配線４６ａ，４６ｂ、制御信号用電流を流すための制御信号用金属配線４６ｃで構成されている配線層４８がある。
【００３３】
配線層４８は素子単位群層４７の上方に位置し、素子単位群層４７に配列されているＭＯＳ ＦＥＴ基本セル４１のソース、ドレイン、ゲートの各々のコンタクト４２，４３，４４は接続孔４５を介し、配線層４８上に配列されている配線層ソース用コンタクト４７ａ、配線層ドレイン用コンタクト４７ｂ、配線層ゲート用コンタクト４７ｃで構成されている配線層４８と電気的に接続される。配線層ソース用コンタクト４７ａ、配線層ドレイン用コンタクト４７ｂ、配線層ゲート用コンタクト４７ｃは金属配線４９で大電流用金属配線４６ａ，４６ｂに電気的に接続できる。
【００３４】
前述の実施の形態１，２，３において、ＭＯＳ ＦＥＴ基本セルをｎ個並列接続し、ｎ倍のドレイン電流を流す場合、電源に接続されたソース側の金属配線と、負荷に接続されたドレイン側の金属配線に大電流が流れる。通常、大電流を流すためには、金属配線を太いパターンにして導体のインピーダンスを下げる必要がある。このような処置を実施しないと、金属配線に異常発熱が生じ、最悪断線する恐れがある。本実施の形態においては、金属配線層４８にあらかじめ、大電流を流し得る太い金属配線のパターンを持つ大電流用金属配線４６ａ，４６ｂを設けておき、配線層４８上に露出している配線層ソース用コンタクト４７ａ、配線層ドレイン用コンタクト４７ｂをそれぞれ必要に応じて前記大電流用金属配線４６ａ，４６ｂに簡単に金属配線４９で接続できる構造としておくことで、配線層４８が作りやすくなり、製作期間の短縮、コストの低減の効果がある。
【００３５】
本発明の第５の実施の形態を図５により説明する。ＭＯＳ ＦＥＴ基本セル５１が複数個配列された半導体集積回路５２は、各々のＭＯＳ ＦＥＴ基本セルのソース、ドレイン、ゲート端子から外部と接続可能な各々のソース用外部接続コンタクト５３、ドレイン用外部接続コンタクト５４、ゲート用外部接続コンタクト５５が設けられたベアチップの構造となっている。中間配線基板５６は半導体集積回路５２を実装し電気的な接続が可能であり、かつ中間配線基板５６自体にも外部と接続可能なコンタクト５７を有する構造となっている。中間配線板５６にて所望の仕様に配線し、半導体集積回路５２を実装後、例えば、金線ボンディング５８等の電気的な接続をすることで容易に求める仕様を得ることができる。通常、前記半導体集積回路５２部、及び金線ボンディング５８等の電気的接続部は保護のために、樹脂材等非導通材５９でコーティングする。
【００３６】
本実施の形態によれば、ユーザーは中間配線基板５６を設計製作し、半導体集積回路製造メーカーから半導体集積回路５２を購入後、中間配線基板５６に実装するだけで、容易に求める仕様を得ることができ、かつユーザーサイドの変更が容易になる。本実施の形態では、半導体集積回路５２と中間配線基板５６の電気的な接続方法の一例として金線ボンディング５８を用いたが、ボールバンプ等のＣＣＢの接合技術を用いても実施可能であることは言うまでもない。
【００３７】
次に、複数のコイル負荷をパワーＭＯＳ ＦＥＴで駆動制御するシステムを従来技術で実現する場合と、本発明によって実現する場合とを比較して説明する。ここで想定するのは、駆動電流が１Ａ必要なコイル負荷６４とコイル負荷６５、駆動電流が２Ａ必要なコイル負荷６６、駆動電流が３Ａ必要なコイル負荷６７を駆動する駆動制御システムである。図６は、従来の技術を用いた場合の構成図であり、図７は本発明による構成図である。
【００３８】
従来技術によると、この駆動制御システムは図６に図示するように、コイル負荷６４及びコイル負荷６５を駆動するドレイン電流定格が１ＡのパワーＭＯＳ ＦＥＴが２ｃｈ入っているＩＣ６１、コイル負荷６６を駆動するドレイン電流定格が２ＡのパワーＭＯＳ ＦＥＴ６２、コイル負荷６７を駆動するドレイン電流定格が３ＡのパワーＭＯＳ ＦＥＴ６３、上記パワーＭＯＳ ＦＥＴのＯＮ／ＯＦＦを御御する制御信号６８ａ〜６８ｄを出力するＣＰＵ２３によって構成される。
【００３９】
パワーＭＯＳ ＦＥＴに異なる複数のドレイン電流定格が要求された場合、各コイル負荷を駆動するのに最適なドレイン電流定格をもつパワーＭＯＳ ＦＥＴを選定し適用する必要がある。しかし、従来技術では一般に、異なるドレイン電流定格のパワーＭＯＳ ＦＥＴが一つのパッケージで構成されることはないので、各々のコイル負荷に最適なドレイン電流定格を持つパワーＭＯＳ ＦＥＴを各々のコイル負荷に割り当てる必要があり、複数個のパワーＭＯＳ ＦＥＴが必要になる。その結果、実装効率の低下、素子数の増加によるコストアップ等の問題が生じる。もちろん、要求される複数の異なるドレイン電流定格の中で、最も高いドレイン電流定格に合わせて１種類のパワーＭＯＳ ＦＥＴで構成する方法も考えられるが、この場合、本来必要なドレイン電流定格に対し、過剰なスペックとなる箇所が発生し、コストアップ要因となる。
【００４０】
図７は、複数のコイル負荷をパワーＭＯＳ ＦＥＴで駆動制御するシステムに本発明を適用した場合の構成の一例を示す図である。この駆動制御システムは、ドレイン電流定格が１ＡであるＭＯＳ ＦＥＴ基本セル７１ａ〜７１ｈを８ケ内蔵した半導体集積回路ｌｌ、上記ＭＯＳ ＦＥＴ基本セル７１ａ〜７１ｈのＯＮ／ＯＦＦを制御する制御信号６８ａ〜６８ｄを出力するＣＰＵ２３によって構成される。
【００４１】
この例では、駆動電流が１Ａ必要なコイル負荷６４及びコイル負荷６５を駆動するため、ドレイン電流定格が１ＡであるＭＯＳ ＦＥＴ基本セル７１ａ及びＭＯＳ ＦＥＴ基本セル７１ｂを使用している。同様に、駆動電流が２Ａ必要なコイル負荷６６を駆動するため、ＭＯＳ ＦＥＴ基本セル７１ｄと７１ｅを２ヶ並列接続し、ドレイン電流定格を２Ａとして適用している。さらに、駆動電流が３Ａ必要なコイル負荷６７を駆動するため、ＭＯＳ ＦＥＴ基本セル７１ｆ〜７１ｈを３ヶ並列接続し、ドレイン電流定格を３Ａとして適用している。この結果、一つの半導体集積回路１１のみで複数の異なる駆動電流をもつコイル負荷を駆動可能となり、図６のような従来技術を用いた方法に対し、実装効率の向上、素子数削減によるコスト低減の効果を得られることが明らかである。
【００４２】
【発明の効果】
本発明によれば、特にＭＯＳ ＦＥＴを用いた半導体集積回路において、一つのパッケージで異なる仕様をもつ複数のＭＯＳ ＦＥＴを低コストでかつ短い期間で製造できる。
【図面の簡単な説明】
【図１】本発明による半導体集積回路の一例を示す構成図。
【図２】本発明による半導体集積回路の他の例を示す構成図。
【図３】本発明による半導体集積回路の他の例を示す構成図。
【図４】本発明による半導体集積回路の製造方法の一例を示す図。
【図５】本発明による半導体集積回路の製造方法の他の例を示す図。
【図６】従来技術による複数負荷駆動制御システムの構成図。
【図７】本発明による複数負荷駆動制御システムの一例の構成図。
【符号の説明】
１１…半導体集積回路、１２…半導体チップ、１３ａ〜１３ｇ…端子、１４ａ〜１４ｈ…ＭＯＳ ＦＥＴ基本セル、１５ａ〜１５ｇ…金属配線、１６ａ〜１６ｈ…ドレイン用コンタクト、１７ａ〜１７ｈ…ゲート用コンタクト、１８ａ〜１８ｈ…ソース用コンタクト、１９…電源、２０〜２２…コイル負荷、２３…ＣＰＵ、２４〜２６…制御信号、２７ａ〜２７ｆ…ドレイン電流ＩＤ、２８…ドレイン電流３ＩＤ、２９…ドレイン電流２ＩＤ、３０ａ〜３０ｃ…保護機能付きＭＯＳ ＦＥＴ基本セル、３１…半導体集積回路、３２ａ〜３２ｃ…診断機能付きＭＯＳ ＦＥＴ基本セル、３３ａ〜３３ｃ…診断出力信号、３４…半導体集積回路、４１…ＭＯＳ ＦＥＴ基本セル、４２…ソース用コンタクト、４３…ドレイン用コンタクト、４４…ゲート用コンタクト、４５…接続孔、４６ａ，４６ｂ…大電流用金属配線、４６ｃ…制御信号用金属配線、４７…素子単位群層、４７ａ…配線層ソース用コンタクト、４７ｂ…配線層ドレイン用コンタクト、４７ｃ…配線層ゲート用コンタクト、４８…配線層、４９…金属配線、５１…ＭＯＳ ＦＥＴ基本セル、５２…半導体集積回路、５３…ソース用外部接続コンタクト、５４…ドレイン用外部接続コンタクト、５５…ゲート用外部接続コンタクト、５６…中間配線基板、５７…コンタクト、５８…金線ボンディング、５９…非導通材、６１…ＩＣ、６２，６３…パワーＭＯＳ ＦＥＴ、６４〜６７…コイル負荷、６８ａ〜６８ｄ…制御信号、７１ａ〜７１ｈ…ＭＯＳ ＦＥＴ基本セル
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に基本セルをアレイ状に配列した基本セル領域をチップ内に有する半導体集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体集積回路は、最大ドレイン電流定格など所望の特性を得るために、ｎチャネル又はｐチャネルＭＯＳ ＦＥＴ基本セルのサイズを変更していた。複数のＭＯＳ ＦＥＴ基本セルを一つの半導体回路のなかに納めた物もあるが、複数個あるＭＯＳ ＦＥＴ基本セルの特性は全て同一であった。また、所定の機能を持つ基本セルの接続に関連する従来技術としては例えば、特開平１１−８３７１号公報、特開平６−１６３８６０号公報等がある。
【０００３】
【発明が解決しようとする課題】
上記従来技術は、例えばある回路装置においてＭＯＳ ＦＥＴ ＩＣの特性の一つである最大ドレイン電流定格に対し、所望する最大ドレイン電流の値が複数あるような場合、それぞれの要求にあった最大ドレイン電流定格をもつＭＯＳ ＦＥＴ ＩＣを個別に必要数準備するか、所望する最大ドレイン電流定格の内、最も大きい定格にあわせて多チャンネルを一つのパッケージに納めたＭＯＳ ＦＥＴ ＩＣを選定するか、もしくは、所望する最大ドレイン電流にあったＭＯＳ ＦＥＴ ＩＣを専用に再設計する必要があった。前者の場合、部品の実装占有面積が大きくなるという問題があり、次者の場合、所望する定格に対し過剰な定格となりコスト過多になるという問題があり、後者の場合、専用設計となるため、開発及び製作期間が長くなりコストも増大するという問題があった。
【０００４】
本発明は、ユーザーが使用するアプリケーションにおいて、複数個のＭＯＳ ＦＥＴが必要であり、かつ各々のＭＯＳ ＦＥＴに要求される特性（例えば、最大ドレイン電流定格）が異なる場合、一つのパッケージ内に複数個のＭＯＳ ＦＥＴを有し、かつ複数個ある ＭＯＳ ＦＥＴの特性（例えば、最大ドレイン電流）をそれぞれ異なる仕様に容易にカスタマイズできる半導体集積回路を提供することを目的とし、さらに部品点数の削減による部品占有面積の低減、所望する定格の最適化によるコストの低減、かつ完全な専用設計に対し、開発及び製作期間を短縮し得る半導体集積回路及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体集積回路は、半導体チップ上に配列された素子単位群にｎチャネル又はｐチャネルＭＯＳ ＦＥＴ基本セルを各々完全に絶縁した状態で配置し、前記ＭＯＳ ＦＥＴ基本セルにはそれぞれソース、ゲート、ドレインに相当する電極に金属配線可能なコンタクトを設け、それぞれのコンタクトを金属配線で並列接続し得る構造とすることで、例えば、ＭＯＳＦＥＴ基本セルの最大ドレイン電流のｎ倍の最大ドレイン電流を得ようとする場合、ｎ個のＭＯＳ ＦＥＴ基本セルのソース、ゲート、ドレインのコンタクトをそれぞれ金属配線で並列接続することで、容易にＭＯＳ ＦＥＴ基本セルのｎ倍の最大ドレイン電流の素子（デバイス）を得ることができる。また、例えば、一つのパッケージの中に、２個、３個、４個…ｎ個のようにＭＯＳ ＦＥＴ基本セルの並列接続数を変えたＭＯＳ ＦＥＴ基本セル群（デバイス）を複数個設置することで、それぞれのＭＯＳ ＦＥＴ基本セル群（デバイス）の最大ドレイン電流定格をそれぞれ２倍、３倍、４倍、…、ｎ倍のようにＭＯＳ ＦＥＴ基本セル単体の最大ドレイン電流のｎ倍の定格を自由に得ることができる。
【０００６】
前記手段を用いることにより、ユーザーが使用するアプリケーションにおいて、複数個のＭＯＳ ＦＥＴが必要であり、かつ各々のＭＯＳ ＦＥＴに要求される特性（例えば、最大ドレイン電流定格）が異なる場合においても、一つもしくは最適なパッケージ数でユーザーが要求する複数個のＭＯＳ ＦＥＴ群（デバイス）を確保することができ、かつ複数個あるＭＯＳ ＦＥＴ群（デバイス）の各々の特性（例えば、最大ドレイン電流）をそれぞれ最適な仕様に容易にカスタマイズ可能となり、さらに部品点数の削減による部品占有面積の低減、所望する定格の最適化によるコストの低減が可能な半導体集積回路を提供できる。
【０００７】
すなわち、本発明による半導体集積回路は、ＭＯＳ ＦＥＴ基本セルを複数個並列接続して構成されたデバイスを備え、ＭＯＳ ＦＥＴ基本セルの並列接続数に比例する異なる電流定格を有する複数のデバイスが１チップ上に設けられていることを特徴とする。
【０００８】
具体的には、ＭＯＳ ＦＥＴ基本セル群は互いに絶縁されている構成であり、ＭＯＳ ＦＥＴ基本セルは、ソース、ゲート、ドレインに相当する端子に金属配線が可能なコンタクトを有し、ＭＯＳ ＦＥＴ基本セル群に設けられたソース群、ゲート群、ドレイン群を各々ｎ個並列接続するようにそれぞれのコンタクト間を金属配線することで、エンドユーザーが要求する特性（例えば、ドレイン電流）をＭＯＳ ＦＥＴ基本セルの特性のｎ倍の形で得ることが可能になっている。
【０００９】
前記半導体集積回路の、ＭＯＳ ＦＥＴ基本セルを複数個並列接続して構成されたデバイスは、並列に接続されたＭＯＳ ＦＥＴ基本セルのうちの１個のみが所定の保護機能（例えば、過電流保護、過電圧保護、過熱保護）を有するように構成することができる。
【００１０】
また、前記半導体集積回路の、ＭＯＳ ＦＥＴ基本セルを複数個並列接続して構成された前記デバイスは、並列に接続されたＭＯＳ ＦＥＴ基本セルのうちの１個のみが所定の診断機能（例えば、過電流検出、負荷オープン検出、負荷ショート検出、負荷レアショート検出）を有するように構成することができる。
【００１１】
前記半導体集積回路は、複数個のＭＯＳ ＦＥＴ基本セルが配置された素子単位群層と、ＭＯＳ ＦＥＴ基本セルのソース、ゲート、ドレインに各々設けられたコンタクト間を配線するための前記素子単位群層と絶縁された配線層とを含み、
前記配線層は上部にコンタクトと（例えば大電流経路のような）前記コンタクトに配線可能な主要な電流経路とを有し、素子単位群層に設けられたソース、ゲート、ドレインのコンタクトの一部が配線層の上部に設けられたコンタクトと（例えば接続孔等の電気的に導通可能な接続手法により）該配線層を貫通して接続されているように構成することができる。
【００１２】
本発明による半導体装置は、複数個のＭＯＳ ＦＥＴ基本セルが配置され、各ＭＯＳ ＦＥＴ基本セルのソース、ゲート、ドレインに各々電気的に接続可能なコンタクトが設けられた半導体集積回路と、半導体集積回路を実装する配線基板とを含み、配線基板は半導体集積回路のコンタクトと該配線基板上に設けられた外部と接続可能なコンタクトとの間を電気的に接続することを特徴とする。
【００１３】
本発明による、同じ最大ドレイン電流定格を有するＭＯＳ ＦＥＴ基本セルが複数個配列されたチップ上に電流定格の異なる複数の電流ドライバを構成する方法は、ＭＯＳ ＦＥＴ基本セルをｎ個並列接続することにより１個のＭＯＳ ＦＥＴ基本セルの最大ドレイン電流定格のｎ倍の電流定格を有する電流ドライバを構成することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。以下の図において、理解を容易にするため、同じ要素部分には同一の符号を付して説明する。
図１は、本発明による半導体集積回路の一例を示す説明図である。
半導体集積回路１１は、半導体単結晶の基板から成る半導体チップ１２と、半導体集積回路１１の内部と外部とを接続する端子１３ａ，１３ｂ，１３ｃ，…から構成されている。半導体チップ１２上には、ｎチャネル又はｐチャネルＭＯＳＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…が複数個配列されている。なお、本実施の形態においては、ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…はｎチャネルであるとして以下説明する。半導体チップ１２上に複数個配列されたＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…は、互いに半導体チップ１２のアイソレーション領域によって電気的に分離絶縁されている。また、ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…は、ソース、ゲート、ドレインに相当する端子にそれぞれ電気的に導通である金属配線１５ａ，１５ｂ，１５ｃ，…が接続可能な接点であるドレイン用コンタクト１６ａ〜１６ｈ、ゲート用コンタクト１７ａ〜１７ｈ、ソース用コンタクト１８ａ〜１８ｈが設けられた構成となっている。金属配線１５ａ，１５ｂ，１５ｃ，…は、ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…に各々設けられたドレイン用コンタクト１６ａ〜１６ｈ、ゲート用コンタクト１７ａ〜１７ｈ、ソース用コンタクト１８ａ〜１８ｈ、及び端子１３ａ，１３ｂ，１３ｃ，…間を配線し、電気的に接続することが可能な構成となっている。
【００１５】
次に、図１に示した半導体集積回路１１の使用例について説明する。予め定められた条件により所定の演算処理を行い、所定の制御信号２４，２５，２６を各々独立したタイミング、周期で出力できるＣＰＵ２３、及びＭＯＳ ＦＥＴのドレイン電流で動作するインダクタンス成分とインピーダンス成分を持つコイル負荷２０，２１，２２を半導体集積回路１１に接続する。制御信号２４，２５，２６は半導体制御回路装置１１の端子１３ａ，１３ｂ，１３ｃを介し、ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…のゲートへ供給される。なお、コイル負荷２０，２１，２２は各々特性が異なるものとし、本実施の形態においてはインピーダンス成分がコイル負荷２０が最も小さく、コイル負荷２２が最も大きく、コイル負荷２１はその中間程度と仮定する。電源１９は、コイル負荷２０，２１，２２に電力を供給する電源である。
【００１６】
ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…の特性の一つに最大ドレイン電流がある。一般にＭＯＳ ＦＥＴを用いてある所定のインピーダンス成分を持つ負荷に電流を流す場合、オームの法則より、負荷に流れる最大電流は“電源電圧÷負荷のインピーダンス”と求められる。負荷に流れる最大電流＝ＭＯＳＦＥＴに求められる最大ドレイン電流となり、負荷に流れる最大電流の値から、それ以上の電流が流せるＭＯＳ ＦＥＴを選定する必要がある。いま、ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…の最大ドレイン電流をＩＤ２７とし、コイル負荷２０，２１，２２に流れる最大電流をそれぞれ、コイル負荷２０はドレイン電流ＩＤ２７の３倍以下、コイル負荷２１はドレイン電流ＩＤの２倍以下、コイル負荷２２はドレイン電流ＩＤ２７の１倍以下とすると、以下の方法で解決することができる。
【００１７】
本実施の形態では、一つの半導体集積回路１１の中に８個のＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈが配列されている。まず、負荷２０を駆動し得る回路を考える。負荷２０はＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈのドレイン電流ＩＤに対し、最大で３倍のドレイン電流が流れる。そこで、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのそれぞれのドレイン用コンタクト１６ａ〜１６ｃまでを金属配線１５ａで並列に接続し、かつ、端子１３ｄへ接続する。端子１３ｄはコイル負荷２０の一方に接続され、もう一方は電源１９に接続される。同様にＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのそれぞれのソース用コンタクト１８ａ〜１８ｃまでを金属配線１５ｇで並列に接続し、かつ、端子１３ｇへ接続する。前記端子１３ｇはＧＮＤに接続する。また、同様に前記ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのそれぞれのゲート用コンタクト１７ａ〜１７ｃまでを金属配線１５ｄで並列に接続し、かつ、端子１３ａへ接続する。端子１３ａはＣＰＵ２３と接続する。
【００１８】
ＣＰＵ２３からある任意の周期の制御信号２４が送られると、端子１３ａ、金属配線１５ｄを介し、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのゲート１７ａ〜１７ｃに印加される。その結果、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのゲート１７ａ〜１７ｃがＯＮし、各ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃにドレイン電流ＩＤ２７ａ，２７ｂ，２７ｃが流れる。その結果、コイル負荷２０には、ドレイン電流ＩＤの３倍のドレイン電流２８が流れる。そのＩＤの３倍のドレイン電流２８は金属配線１５ｇ、端子１３ｇを介し、ＧＮＤへ流れる。
【００１９】
同様に、負荷２１を駆動し得る回路を考える。負荷２１には、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈのドレイン電流ＩＤ２７ａ〜２７ｈに対し、最大で２倍のドレイン電流が流れる。そこで、本実施の形態では、ＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのそれぞれのドレイン用コンタクト１６ｄ，１６ｅを金属配線１５ｂで並列に接続し、かつ、端子１３ｅへ接続する。端子１３ｅはコイル負荷２１の一方に接続され、もう一方は電源１９に接続される。同様にＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのそれぞれのソース用コンタクト１８ｄ，１８ｅを金属配線１５ｇで並列に接続し、かつ、端子１３ｇへ接続する。端子１３ｇはＧＮＤに接続する。また、同様にＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのそれぞれのゲート用コンタクト１７ｄ，１７ｅを金属配線１５ｅで並列に接続し、かつ、端子１３ｂへ接続する。端子１３ｂはＣＰＵ２３と接続する。
【００２０】
ＣＰＵ２３からある任意の周期の制御信号２５が送られると、端子１３ｂ、金属配線１５ｅを介し、ＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのゲート１７ｄ，１７ｅに印加される。その結果、ＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのゲート１７ｄ，１７ｅがＯＮし、おのおのＭＯＳ ＦＥＴ基本セル１４ｄから１４ｅにドレイン電流２７ｄ，２７ｅが流れる。その結果、コイル負荷２１には、ドレイン電流ＩＤの２倍のドレイン電流２９が流れる。このＩＤの２倍のドレイン電流２９は金属配線１５ｇ、端子１３ｇを介し、ＧＮＤへ流れる。
【００２１】
また、同様に、負荷２２を駆動し得る回路を考える。負荷２２はＭＯＳ ＦＥＴ基本セル１４ｆのドレイン電流ＩＤ２７ｆに対し、最大で１倍のドレイン電流が流れる。そこで、本実施の形態では、ＭＯＳ ＦＥＴ基本セル１４ｆのドレイン用コンタクト１６ｆを金属配線１５ｃで接続し、かつ、端子１３ｆへ接続する。端子１３ｆはコイル負荷２２の一方に接続され、もう一方は電源１９に接続される。同様にＭＯＳ ＦＥＴ基本セル１４ｆのソース用コンタクト１８ｆを金属配線１５ｇで接続し、端子１３ｇへ接続する。端子１３ｇはＧＮＤに接続する。また、同様にＭＯＳ ＦＥＴ基本セル１４ｆのゲート用コンタクト１７ｆを金属配線１５ｆで接続し、端子１３ｃへ接続する。端子１３ｃはＣＰＵ２３と接続する。
【００２２】
ＣＰＵ２３からある任意の周期の制御信号２６が送られると、端子１３ｃ、金属配線１５ｆを介し、ＭＯＳ ＦＥＴ基本セル１４ｆのゲート１７ｆに印加される。その結果、ＭＯＳ ＦＥＴ基本セル１４ｆのゲート１７ｆがＯＮし、ＭＯＳ ＦＥＴ基本セル１４ｆにドレイン電流２７ｆが流れる。その結果、コイル負荷２１には、ドレイン電流ＩＤの１倍のドレイン電流２７ｆが流れる。ドレイン電流２７ｆは金属配線１５ｇ、端子１３ｇを介し、ＧＮＤへ流れる。
【００２３】
以上の方法により、一つの半導体集積回路１１で、異なる定格の複数の負荷２０，２１，２２をそれぞれ最適な定格のＭＯＳ ＦＥＴで駆動することができる。また、予めＭＯＳ ＦＥＴ基本のセルの配列までの基本マスクを準備しておき、金属配線のマスクのみ要求の仕様のものを作成することで、コストの低減、製作期間の短縮が可能になる効果がある。
【００２４】
本実施の形態では、半導体集積回路１１の中に８個のＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈを設け、６個のみ使用したため、２個あまっている。実際に本半導体集積回路を使用する場合、ＭＯＳ ＦＥＴ基本セルの配列数が異なるパターンの半導体集積回路を数種類準備しておき、ユーザーが使用するうえで最適な物を選択可能にしておくことで、無駄を最小とした半導体集積回路を提供できることはいうまでもない。また、本実施の形態においては、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈをｎチャネルとし、負荷２０，２１，２２の下流を制御する形態で説明したが、ＭＯＳ ＦＥＴ基本セルをｐチャネルとし、負荷の上流を制御する形態においても適用できるのは明白である。
【００２５】
本発明の第２の実施の形態を図２により説明する。本実施の形態における半導体集積回路３１は、第１の実施の形態の半導体集積回路１１に対し、所定のドレイン電流が流れたとき出力を制限もしくは止める過電流保護、ＭＯＳ ＦＥＴのジャンクション温度が所定の温度以上になったとき出力を制限もしくは止める過熱保護機能などの保護機能を有する保護機能付きＭＯＳ ＦＥＴ基本セル３０ａ，３０ｂ，３０ｃを複数個有する構成である。
【００２６】
第１の実施の形態では、なんらかの理由により、コイル負荷２０，２１，２２のいずれかがショートし過電流が流れたり、ＭＯＳ ＦＥＴ基本セルのジャンクション温度が異常に上昇したり、電源１９が逆接されたり、といった不測の事態が生じたとき、前記半導体集積回路１１や負荷２０，２１，２２に耐え得る以上の負荷が印加され最悪の場合には破損する恐れがある。以上のような事態を回避するため、従来のＭＯＳ ＦＥＴ ＩＣでは過電流保護、過電圧保護、過熱保護などの保護機能を設けることが一般的に知られている。
【００２７】
本発明では、ＭＯＳ ＦＥＴ基本セルをｎ個並列接続し、一つのＭＯＳ ＦＥＴ基本セル群とみなしている。したがって、半導体集積回路３１上に配列される全てのＭＯＳ ＦＥＴ基本セルに保護機能を設ける必要はなく、ｎ個並列接続されたＭＯＳ ＦＥＴ基本セルの内、１個のＭＯＳ ＦＥＴ基本セルにのみ前述の過電流保護、過電圧保護、過熱保護機能を持たせることで十分に保護機能が動作するので、チップサイズの小型化やコストの低減の効果がある。図示の例では、例えば３個のＭＯＳ ＦＥＴ基本セル３０ａ，１４ｂ，１４ｃを並列接続したデバイスでは、その内の１個のＭＯＳ ＦＥＴ基本セル３０ａにのみ保護機能を持たせている。また、２個のＭＯＳ ＦＥＴ基本セル３０ｂ，１４ｅを並列接続したデバイスでは、その内の１個のＭＯＳ ＦＥＴ基本セル３０ｂにのみ保護機能を持たせている。
【００２８】
なお、本実施の形態においては、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈをｎチャネルとし、負荷２０，２１，２２の下流を制御する形態で説明したが、ＭＯＳ ＦＥＴ基本セルをｐチャネルとし、負荷の上流を制御する形態においても適用できるのは明白である。
【００２９】
本発明の第３の実施の形態を図３により説明する。本実施の形態における半導体集積回路３４は、第１の実施の形態の半導体集積回路１１に対し、所定以上のドレイン電流が流れたときに過電流を検出し信号を出力する、ＭＯＳ ＦＥＴのジャンクション温度が所定以上の温度になったときに過熱を検出し信号を出力する、負荷がオープンになったときにオープンを検出し信号を出力するなどの診断出力信号３３ａ，３３ｂ，３３ｃを出力する診断機能を有する診断機能付きＭＯＳ ＦＥＴ基本セル３２ａ，３２ｂ，３２ｃを複数個有する構成である。
【００３０】
第２の実施の形態では、なんらかの理由により、負荷２０，２１，２２のいずれかがショートし過電流が流れたり、ＭＯＳ ＦＥＴ基本セルのジャンクション温度が異常に上昇したり、負荷がオープンになったりといった不測の事態が生じたとき、ＣＰＵ２３になんら情報が伝達されず適切な処理が行われないため、ユーザーの使用システムにおいて予想しえない現象が生じ、悪影響を及ぼす恐れがある。以上のような事態を回避するため、従来のＭＯＳ ＦＥＴ ＩＣでは過電流検出、過熱検出、負荷オープン検出などの診断機能を設けることが一般的に知られている。本発明では、ＭＯＳ ＦＥＴ基本セルをｎ個並列接続し、一つのＭＯＳ ＦＥＴ基本セル群とみなしている。したがって、半導体集積回路１２上に配列される全てのＭＯＳ ＦＥＴ基本セルに診断機能を設ける必要はなく、ｎ個並列接続されたＭＯＳ ＦＥＴ基本セルの内、１個のＭＯＳ ＦＥＴ基本セルにのみ前述の過電流検出、過熱検出、負荷オープン検出などの診断機能を持たせることで、十分診断できるので、チップサイズの小型化やコストの低減の効果がある。図示の例では、例えば３個のＭＯＳ ＦＥＴ基本セル３２ａ，１４ｂ，１４ｃを並列接続したデバイスでは、その内の１個のＭＯＳ ＦＥＴ基本セル３２ａにのみ保護機能を持たせている。また、２個のＭＯＳ ＦＥＴ基本セル３２ｂ，１４ｅを並列接続したデバイスでは、その内の１個のＭＯＳ ＦＥＴ基本セル３２ｂにのみ保護機能を持たせている。
【００３１】
なお、本実施の形態においては、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈをｎチャネルとし、負荷２０，２１，２２の下流を制御する形態で説明したが、ＭＯＳ ＦＥＴ基本セルをＰ−ＣＨとし、負荷の上流を制御する形態においても適用できるのは明白である。
【００３２】
本発明の第４の実施の形態を図４により説明する。ソース用コンタクト４２、ドレイン用コンタクト４３、ゲート用コンタクト４４が設けられたＭＯＳ ＦＥＴ基本セル４１が複数個配列されている素子単位群層４７と、大電流を流すため太めのライン幅で構成されている大電流用金属配線４６ａ，４６ｂ、制御信号用電流を流すための制御信号用金属配線４６ｃで構成されている配線層４８がある。
【００３３】
配線層４８は素子単位群層４７の上方に位置し、素子単位群層４７に配列されているＭＯＳ ＦＥＴ基本セル４１のソース、ドレイン、ゲートの各々のコンタクト４２，４３，４４は接続孔４５を介し、配線層４８上に配列されている配線層ソース用コンタクト４７ａ、配線層ドレイン用コンタクト４７ｂ、配線層ゲート用コンタクト４７ｃで構成されている配線層４８と電気的に接続される。配線層ソース用コンタクト４７ａ、配線層ドレイン用コンタクト４７ｂ、配線層ゲート用コンタクト４７ｃは金属配線４９で大電流用金属配線４６ａ，４６ｂに電気的に接続できる。
【００３４】
前述の実施の形態１，２，３において、ＭＯＳ ＦＥＴ基本セルをｎ個並列接続し、ｎ倍のドレイン電流を流す場合、電源に接続されたソース側の金属配線と、負荷に接続されたドレイン側の金属配線に大電流が流れる。通常、大電流を流すためには、金属配線を太いパターンにして導体のインピーダンスを下げる必要がある。このような処置を実施しないと、金属配線に異常発熱が生じ、最悪断線する恐れがある。本実施の形態においては、金属配線層４８にあらかじめ、大電流を流し得る太い金属配線のパターンを持つ大電流用金属配線４６ａ，４６ｂを設けておき、配線層４８上に露出している配線層ソース用コンタクト４７ａ、配線層ドレイン用コンタクト４７ｂをそれぞれ必要に応じて前記大電流用金属配線４６ａ，４６ｂに簡単に金属配線４９で接続できる構造としておくことで、配線層４８が作りやすくなり、製作期間の短縮、コストの低減の効果がある。
【００３５】
本発明の第５の実施の形態を図５により説明する。ＭＯＳ ＦＥＴ基本セル５１が複数個配列された半導体集積回路５２は、各々のＭＯＳ ＦＥＴ基本セルのソース、ドレイン、ゲート端子から外部と接続可能な各々のソース用外部接続コンタクト５３、ドレイン用外部接続コンタクト５４、ゲート用外部接続コンタクト５５が設けられたベアチップの構造となっている。中間配線基板５６は半導体集積回路５２を実装し電気的な接続が可能であり、かつ中間配線基板５６自体にも外部と接続可能なコンタクト５７を有する構造となっている。中間配線板５６にて所望の仕様に配線し、半導体集積回路５２を実装後、例えば、金線ボンディング５８等の電気的な接続をすることで容易に求める仕様を得ることができる。通常、前記半導体集積回路５２部、及び金線ボンディング５８等の電気的接続部は保護のために、樹脂材等非導通材５９でコーティングする。
【００３６】
本実施の形態によれば、ユーザーは中間配線基板５６を設計製作し、半導体集積回路製造メーカーから半導体集積回路５２を購入後、中間配線基板５６に実装するだけで、容易に求める仕様を得ることができ、かつユーザーサイドの変更が容易になる。本実施の形態では、半導体集積回路５２と中間配線基板５６の電気的な接続方法の一例として金線ボンディング５８を用いたが、ボールバンプ等のＣＣＢの接合技術を用いても実施可能であることは言うまでもない。
【００３７】
次に、複数のコイル負荷をパワーＭＯＳ ＦＥＴで駆動制御するシステムを従来技術で実現する場合と、本発明によって実現する場合とを比較して説明する。ここで想定するのは、駆動電流が１Ａ必要なコイル負荷６４とコイル負荷６５、駆動電流が２Ａ必要なコイル負荷６６、駆動電流が３Ａ必要なコイル負荷６７を駆動する駆動制御システムである。図６は、従来の技術を用いた場合の構成図であり、図７は本発明による構成図である。
【００３８】
従来技術によると、この駆動制御システムは図６に図示するように、コイル負荷６４及びコイル負荷６５を駆動するドレイン電流定格が１ＡのパワーＭＯＳ ＦＥＴが２ｃｈ入っているＩＣ６１、コイル負荷６６を駆動するドレイン電流定格が２ＡのパワーＭＯＳ ＦＥＴ６２、コイル負荷６７を駆動するドレイン電流定格が３ＡのパワーＭＯＳ ＦＥＴ６３、上記パワーＭＯＳ ＦＥＴのＯＮ／ＯＦＦを御御する制御信号６８ａ〜６８ｄを出力するＣＰＵ２３によって構成される。
【００３９】
パワーＭＯＳ ＦＥＴに異なる複数のドレイン電流定格が要求された場合、各コイル負荷を駆動するのに最適なドレイン電流定格をもつパワーＭＯＳ ＦＥＴを選定し適用する必要がある。しかし、従来技術では一般に、異なるドレイン電流定格のパワーＭＯＳ ＦＥＴが一つのパッケージで構成されることはないので、各々のコイル負荷に最適なドレイン電流定格を持つパワーＭＯＳ ＦＥＴを各々のコイル負荷に割り当てる必要があり、複数個のパワーＭＯＳ ＦＥＴが必要になる。その結果、実装効率の低下、素子数の増加によるコストアップ等の問題が生じる。もちろん、要求される複数の異なるドレイン電流定格の中で、最も高いドレイン電流定格に合わせて１種類のパワーＭＯＳ ＦＥＴで構成する方法も考えられるが、この場合、本来必要なドレイン電流定格に対し、過剰なスペックとなる箇所が発生し、コストアップ要因となる。
【００４０】
図７は、複数のコイル負荷をパワーＭＯＳ ＦＥＴで駆動制御するシステムに本発明を適用した場合の構成の一例を示す図である。この駆動制御システムは、ドレイン電流定格が１ＡであるＭＯＳ ＦＥＴ基本セル７１ａ〜７１ｈを８ケ内蔵した半導体集積回路ｌｌ、上記ＭＯＳ ＦＥＴ基本セル７１ａ〜７１ｈのＯＮ／ＯＦＦを制御する制御信号６８ａ〜６８ｄを出力するＣＰＵ２３によって構成される。
【００４１】
この例では、駆動電流が１Ａ必要なコイル負荷６４及びコイル負荷６５を駆動するため、ドレイン電流定格が１ＡであるＭＯＳ ＦＥＴ基本セル７１ａ及びＭＯＳ ＦＥＴ基本セル７１ｂを使用している。同様に、駆動電流が２Ａ必要なコイル負荷６６を駆動するため、ＭＯＳ ＦＥＴ基本セル７１ｄと７１ｅを２ヶ並列接続し、ドレイン電流定格を２Ａとして適用している。さらに、駆動電流が３Ａ必要なコイル負荷６７を駆動するため、ＭＯＳ ＦＥＴ基本セル７１ｆ〜７１ｈを３ヶ並列接続し、ドレイン電流定格を３Ａとして適用している。この結果、一つの半導体集積回路１１のみで複数の異なる駆動電流をもつコイル負荷を駆動可能となり、図６のような従来技術を用いた方法に対し、実装効率の向上、素子数削減によるコスト低減の効果を得られることが明らかである。
【００４２】
【発明の効果】
本発明によれば、特にＭＯＳ ＦＥＴを用いた半導体集積回路において、一つのパッケージで異なる仕様をもつ複数のＭＯＳ ＦＥＴを低コストでかつ短い期間で製造できる。
【図面の簡単な説明】
【図１】本発明による半導体集積回路の一例を示す構成図。
【図２】本発明による半導体集積回路の他の例を示す構成図。
【図３】本発明による半導体集積回路の他の例を示す構成図。
【図４】本発明による半導体集積回路の製造方法の一例を示す図。
【図５】本発明による半導体集積回路の製造方法の他の例を示す図。
【図６】従来技術による複数負荷駆動制御システムの構成図。
【図７】本発明による複数負荷駆動制御システムの一例の構成図。
【符号の説明】
１１…半導体集積回路、１２…半導体チップ、１３ａ〜１３ｇ…端子、１４ａ〜１４ｈ…ＭＯＳ ＦＥＴ基本セル、１５ａ〜１５ｇ…金属配線、１６ａ〜１６ｈ…ドレイン用コンタクト、１７ａ〜１７ｈ…ゲート用コンタクト、１８ａ〜１８ｈ…ソース用コンタクト、１９…電源、２０〜２２…コイル負荷、２３…ＣＰＵ、２４〜２６…制御信号、２７ａ〜２７ｆ…ドレイン電流ＩＤ、２８…ドレイン電流３ＩＤ、２９…ドレイン電流２ＩＤ、３０ａ〜３０ｃ…保護機能付きＭＯＳ ＦＥＴ基本セル、３１…半導体集積回路、３２ａ〜３２ｃ…診断機能付きＭＯＳ ＦＥＴ基本セル、３３ａ〜３３ｃ…診断出力信号、３４…半導体集積回路、４１…ＭＯＳ ＦＥＴ基本セル、４２…ソース用コンタクト、４３…ドレイン用コンタクト、４４…ゲート用コンタクト、４５…接続孔、４６ａ，４６ｂ…大電流用金属配線、４６ｃ…制御信号用金属配線、４７…素子単位群層、４７ａ…配線層ソース用コンタクト、４７ｂ…配線層ドレイン用コンタクト、４７ｃ…配線層ゲート用コンタクト、４８…配線層、４９…金属配線、５１…ＭＯＳ ＦＥＴ基本セル、５２…半導体集積回路、５３…ソース用外部接続コンタクト、５４…ドレイン用外部接続コンタクト、５５…ゲート用外部接続コンタクト、５６…中間配線基板、５７…コンタクト、５８…金線ボンディング、５９…非導通材、６１…ＩＣ、６２，６３…パワーＭＯＳ ＦＥＴ、６４〜６７…コイル負荷、６８ａ〜６８ｄ…制御信号、７１ａ〜７１ｈ…ＭＯＳ ＦＥＴ基本セル
Claims (6)
- 並列接続された複数のＭＯＳ ＦＥＴ基本セルを含むデバイスを複数個含み、前記複数のデバイスの各々は前記ＭＯＳ ＦＥＴ基本セルの並列接続数に比例する電流定格を有し、且つ、１チップ上に設けられ、
前記複数のデバイスの各々を個別に外部に接続するための端子が設けられ、
前記複数のデバイスの各々は、前記並列接続された複数のＭＯＳ ＦＥＴ基本セルのうちの１個のみが所定の保護機能を有することを特徴とする半導体集積回路。 - 並列接続された複数のＭＯＳ ＦＥＴ基本セルを含むデバイスを複数個含み、前記複数のデバイスの各々は前記ＭＯＳ ＦＥＴ基本セルの並列接続数に比例する電流定格を有し、且つ、１チップ上に設けられ、
前記複数のデバイスの各々を個別に外部に接続するための端子が設けられ、
前記複数のデバイスの各々は、前記並列接続された複数のＭＯＳ ＦＥＴ基本セルのうちの１個のみが所定の診断機能を有することを特徴とする半導体集積回路。 - 請求項１又は２記載の半導体集積回路において、前記複数個のＭＯＳ ＦＥＴ基本セルが配置された素子単位群層と、前記ＭＯＳ ＦＥＴ基本セルのソース、ゲート、ドレインに各々設けられたコンタクト間を配線するための前記素子単位群層と絶縁された配線層とを含み、前記配線層は上部にコンタクトと前記コンタクトに配線可能な主要な電流経路とを有し、前記素子単位群層に設けられたソース、ゲート、ドレインのコンタクトの一部が前記配線層の上部に設けられたコンタクトと該配線層を貫通して接続されていることを特徴とする半導体集積回路。
- 並列接続された複数のＭＯＳ ＦＥＴ基本セルを含むデバイスを複数個含み、前記複数のデバイスの各々は前記ＭＯＳ ＦＥＴ基本セルの並列接続数に比例する電流定格を有し、且つ、１チップ上に設けられ、
前記複数のデバイスの各々を個別に外部に接続するための端子が設けられ、
前記複数個のＭＯＳ ＦＥＴ基本セルが配置された素子単位群層と、前記ＭＯＳ ＦＥＴ基本セルのソース、ゲート、ドレインに各々設けられたコンタクト間を配線するための前記素子単位群層と絶縁された配線層とを含み、前記配線層は上部にコンタクトと前記コンタクトに配線可能な主要な電流経路とを有し、前記素子単位群層に設けられたソース、ゲート、ドレインのコンタクトの一部が前記配線層の上部に設けられたコンタクトと該配線層を貫通して接続されていることを特徴とする半導体集積回路。 - 並列接続された複数のＭＯＳ ＦＥＴ基本セルを含むデバイスを複数個含み、前記複数のデバイスの各々は前記ＭＯＳ ＦＥＴ基本セルの並列接続数に比例する電流定格を有し、且つ、１チップ上に設けられ、各ＭＯＳ ＦＥＴ基本セルのソース、ゲート、ドレインに各々電気的に接続可能なコンタクトが設けられた半導体集積回路と、
前記半導体集積回路を実装する配線基板とを含み、前記配線基板は前記半導体集積回路のコンタクトと該配線基板上に設けられた外部と接続可能なコンタクトとの間を電気的に接続し、前記複数のデバイスの各々を個別に外部に接続することを特徴とする半導体装置。 - 同一の最大ドレイン電流定格を有するＭＯＳ ＦＥＴ基本セルが複数個配列されたチップ上に電流定格の異なる複数の電流ドライバを構成する方法であって、前記複数のＭＯＳ ＦＥＴ基本セルを並列接続して構成した電流デバイスを複数個形成し、前記複数のデバイスの各々は前記ＭＯＳ ＦＥＴ基本セルの並列接続数に比例する電流定格を有し、前記ＭＯＳ ＦＥＴ基本セルをｎ個並列接続した前記電流デバイスを個別に外部へ接続することにより、１個のＭＯＳ ＦＥＴ基本セルの最大ドレイン電流定格のｎ倍の電流定格を有する電流ドライバを構成することを特徴とする方法。
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