JP2000187987A - 半導体集積回路装置および電子装置ならびにその電子装置の製造方法 - Google Patents
半導体集積回路装置および電子装置ならびにその電子装置の製造方法Info
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- JP2000187987A JP2000187987A JP10362036A JP36203698A JP2000187987A JP 2000187987 A JP2000187987 A JP 2000187987A JP 10362036 A JP10362036 A JP 10362036A JP 36203698 A JP36203698 A JP 36203698A JP 2000187987 A JP2000187987 A JP 2000187987A
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Abstract
(57)【要約】
【課題】 ドライバＩＣとメモリＩＣ間での良好な信号
の受け渡しを行う。 【解決手段】 実装基板と、前記実装基板に搭載されか
つ出力段ドライバ素子と出力端子との間に出力インピー
ダンスを調整するために複数の抵抗および複数のスイッ
チ回路が設けられ、前記抵抗とスイッチ回路の組合せに
よって前記出力段ドライバ素子と前記出力端子との間に
相互に抵抗値が異なる複数の電流経路を有する抵抗値切
り替え回路が構成され、前記各スイッチ回路に接続され
かつスイッチ回路を制御する信号が入力される抵抗値切
り替え用コントロール端子が設けられてなる第１の半導
体集積回路装置と、前記第１の半導体集積回路装置に前
記実装基板の配線を介して電気的に接続される第２の半
導体集積回路装置とを有し、前記抵抗値切り替え用コン
トロール端子は前記実装基板の電源配線またはグランド
配線のうちのいずれかに接続されてなるメモリモジュー
ル。
の受け渡しを行う。 【解決手段】 実装基板と、前記実装基板に搭載されか
つ出力段ドライバ素子と出力端子との間に出力インピー
ダンスを調整するために複数の抵抗および複数のスイッ
チ回路が設けられ、前記抵抗とスイッチ回路の組合せに
よって前記出力段ドライバ素子と前記出力端子との間に
相互に抵抗値が異なる複数の電流経路を有する抵抗値切
り替え回路が構成され、前記各スイッチ回路に接続され
かつスイッチ回路を制御する信号が入力される抵抗値切
り替え用コントロール端子が設けられてなる第１の半導
体集積回路装置と、前記第１の半導体集積回路装置に前
記実装基板の配線を介して電気的に接続される第２の半
導体集積回路装置とを有し、前記抵抗値切り替え用コン
トロール端子は前記実装基板の電源配線またはグランド
配線のうちのいずれかに接続されてなるメモリモジュー
ル。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
（半導体装置）および電子装置ならびにその電子装置の
製造方法に係わり、特にドライバＩＣ等の半導体集積回
路装置の出力インピーダンスと、前記半導体集積回路装
置に接続されるメモリＩＣ等からなる他の半導体集積回
路装置の入力インピーダンスとの整合や、前記半導体集
積回路装置に接続される配線インピーダンスとの整合を
図り、安定した信号の受け渡しを図る技術に適用して有
効な技術に関する。
（半導体装置）および電子装置ならびにその電子装置の
製造方法に係わり、特にドライバＩＣ等の半導体集積回
路装置の出力インピーダンスと、前記半導体集積回路装
置に接続されるメモリＩＣ等からなる他の半導体集積回
路装置の入力インピーダンスとの整合や、前記半導体集
積回路装置に接続される配線インピーダンスとの整合を
図り、安定した信号の受け渡しを図る技術に適用して有
効な技術に関する。
【０００２】
【従来の技術】半導体集積回路装置（半導体装置）とし
てのＤＲＡＭ（Dynamic Random Access Memory），ＳＲ
ＡＭ（Static Random Access Memory)等は、集積度の向
上につれてますます大容量化の傾向にある。
てのＤＲＡＭ（Dynamic Random Access Memory），ＳＲ
ＡＭ（Static Random Access Memory)等は、集積度の向
上につれてますます大容量化の傾向にある。
【０００３】また、パーソナルコンピュータ（パソコ
ン）のメモリ増設には、前記ＤＲＡＭ等のメモリ半導体
装置（メモリＩＣ）を複数組み込んだメモリモジュール
が使用されている。メモリモジュールは、一枚のモジュ
ール基板に複数のメモリＩＣを実装するとともに、これ
らのメモリＩＣをドライバＩＣ（半導体集積回路装置）
で制御する構成になっている。
ン）のメモリ増設には、前記ＤＲＡＭ等のメモリ半導体
装置（メモリＩＣ）を複数組み込んだメモリモジュール
が使用されている。メモリモジュールは、一枚のモジュ
ール基板に複数のメモリＩＣを実装するとともに、これ
らのメモリＩＣをドライバＩＣ（半導体集積回路装置）
で制御する構成になっている。
【０００４】メモリモジュールについては、たとえば特
開平10-134563号公報に記載されている。この文献に
は、様々なメモリモジュールを実装する回路において、
回路内で送受信される信号の波形を良質にかつ安定した
波形にする技術（メモリ駆動回路）が開示されている。
すなわち、このメモリ駆動回路は、メモリモジュールと
メモリコントローラの間にメモリコントローラからの駆
動信号を受信し、受信した駆動信号を前記メモリモジュ
ールへ送信するバッファを備え、前記メモリモジュール
で発生する信号の反射ノイズを前記バッファで吸収する
ような構成になっている。
開平10-134563号公報に記載されている。この文献に
は、様々なメモリモジュールを実装する回路において、
回路内で送受信される信号の波形を良質にかつ安定した
波形にする技術（メモリ駆動回路）が開示されている。
すなわち、このメモリ駆動回路は、メモリモジュールと
メモリコントローラの間にメモリコントローラからの駆
動信号を受信し、受信した駆動信号を前記メモリモジュ
ールへ送信するバッファを備え、前記メモリモジュール
で発生する信号の反射ノイズを前記バッファで吸収する
ような構成になっている。
【０００５】一方、ドライバＩＣの出力段回路のインピ
ーダンスを、前記出力段回路に接続される配線のインピ
ーダンスや他の半導体集積回路装置のインピーダンスに
合わせる（整合）ため、出力段回路に抵抗を設け、出力
段のドライバＩＣの能力と抵抗値によりインピーダンス
の合わせ込みを行っている。出力段回路に直列抵抗をつ
ける技術については、たとえば、ＣＱ出版社発行「Desi
gn Wave Magazin」No.12,pp103に記載されている。
ーダンスを、前記出力段回路に接続される配線のインピ
ーダンスや他の半導体集積回路装置のインピーダンスに
合わせる（整合）ため、出力段回路に抵抗を設け、出力
段のドライバＩＣの能力と抵抗値によりインピーダンス
の合わせ込みを行っている。出力段回路に直列抵抗をつ
ける技術については、たとえば、ＣＱ出版社発行「Desi
gn Wave Magazin」No.12,pp103に記載されている。
【０００６】
【発明が解決しようとする課題】メモリモジュール１
は、たとえば、図７に示すように、実装基板（ボード：
メモリモジュール基板）２に複数のメモリＩＣ３やドラ
イバＩＣ４が搭載されている。ボード２には配線５が設
けられているとともに、ボード２の一辺には端子６が並
んで設けられている。メモリＩＣ３やドライバＩＣ４の
外部端子は、それぞれ所定の配線５に接続されている。
は、たとえば、図７に示すように、実装基板（ボード：
メモリモジュール基板）２に複数のメモリＩＣ３やドラ
イバＩＣ４が搭載されている。ボード２には配線５が設
けられているとともに、ボード２の一辺には端子６が並
んで設けられている。メモリＩＣ３やドライバＩＣ４の
外部端子は、それぞれ所定の配線５に接続されている。
【０００７】前記端子６は、特に図示はしないが、第１
基準電位端子（電源端子：Ｖcc），第２基準電位端子
（グランド：ＧＮＤ），クロック端子（ＣＬＫ），入力
端子，出力端子，各種の制御端子で構成されている。
基準電位端子（電源端子：Ｖcc），第２基準電位端子
（グランド：ＧＮＤ），クロック端子（ＣＬＫ），入力
端子，出力端子，各種の制御端子で構成されている。
【０００８】図８は従来のドライバＩＣ４の出力段回路
の一例を示すものであり、出力段回路の出力段ドライバ
素子１０の出力ノード１４と出力端子１７を電気的に接
続する配線１８に抵抗１９を設けた例である。前記出力
段ドライバ素子１０は、ＮチャネルＭＯＳＦＥＴ１１と
ＰチャネルＭＯＳＦＥＴ１２で構成されるＣＭＯＳイン
バータ回路である。
の一例を示すものであり、出力段回路の出力段ドライバ
素子１０の出力ノード１４と出力端子１７を電気的に接
続する配線１８に抵抗１９を設けた例である。前記出力
段ドライバ素子１０は、ＮチャネルＭＯＳＦＥＴ１１と
ＰチャネルＭＯＳＦＥＴ１２で構成されるＣＭＯＳイン
バータ回路である。
【０００９】このような出力段回路の出力端子１７がメ
モリモジュール基板２の配線５を介してメモリＩＣ３の
所定の端子に接続されるが、配線５のインピーダンスや
メモリＩＣ３のインピーダンスとが一致していない場合
は、図９の波形図で示すように波形に乱れが発生する。
図９は横軸Ａを時間軸（Ｔ）とし、縦軸Ｂを電圧（Ｖ）
とした場合の、インピーダンス整合により反射が発生し
ない期待すべき波形２０と、インピーダンス不整合によ
って歪みが発生した波形２１を示すものである。
モリモジュール基板２の配線５を介してメモリＩＣ３の
所定の端子に接続されるが、配線５のインピーダンスや
メモリＩＣ３のインピーダンスとが一致していない場合
は、図９の波形図で示すように波形に乱れが発生する。
図９は横軸Ａを時間軸（Ｔ）とし、縦軸Ｂを電圧（Ｖ）
とした場合の、インピーダンス整合により反射が発生し
ない期待すべき波形２０と、インピーダンス不整合によ
って歪みが発生した波形２１を示すものである。
【００１０】従来のようにドライバＩＣの出力段ドライ
バ素子と抵抗によるインピーダンスの合わせ込み（整
合）は、搭載されるボードの配線インピーダンスと接続
するメモリＩＣの入力インピーダンスが常に同一である
場合により有効である。したがって、搭載されるボード
の材質や配線長が異なる場合や、入力インピーダンスの
異なるメモリＩＣを駆動する場合はインピーダンスの不
一致（不整合）となり、ドライバＩＣの出力波形に歪み
が生じ、接続されたメモリＩＣが誤動作する。
バ素子と抵抗によるインピーダンスの合わせ込み（整
合）は、搭載されるボードの配線インピーダンスと接続
するメモリＩＣの入力インピーダンスが常に同一である
場合により有効である。したがって、搭載されるボード
の材質や配線長が異なる場合や、入力インピーダンスの
異なるメモリＩＣを駆動する場合はインピーダンスの不
一致（不整合）となり、ドライバＩＣの出力波形に歪み
が生じ、接続されたメモリＩＣが誤動作する。
【００１１】この誤動作は、出力段回路の抵抗値を調整
し、出力段のインピーダンスを合わせ込むことにより解
決できるが、合わせ込みのためには、ドライバＩＣを製
作する過程での前工程で使用されるホトマスクの変更が
必要となり、また、半導体メーカやボードメーカのデメ
リットが多い。
し、出力段のインピーダンスを合わせ込むことにより解
決できるが、合わせ込みのためには、ドライバＩＣを製
作する過程での前工程で使用されるホトマスクの変更が
必要となり、また、半導体メーカやボードメーカのデメ
リットが多い。
【００１２】本発明の目的は、出力インピーダンスの選
択調整使用が可能な半導体集積回路装置（ドライバＩ
Ｃ）を提供することにある。
択調整使用が可能な半導体集積回路装置（ドライバＩ
Ｃ）を提供することにある。
【００１３】本発明の他の目的は、出力段回路を有する
半導体集積回路装置と、この半導体集積回路装置に接続
される他の半導体集積回路装置を有する電子装置におい
て、前記出力段回路の出力波形に歪みを発生させること
なく良好な信号の受け渡しが達成できる電子装置および
その製造方法を提供することにある。
半導体集積回路装置と、この半導体集積回路装置に接続
される他の半導体集積回路装置を有する電子装置におい
て、前記出力段回路の出力波形に歪みを発生させること
なく良好な信号の受け渡しが達成できる電子装置および
その製造方法を提供することにある。
【００１４】本発明の他の目的は、出力波形に歪みを発
生させることなく良好な信号の受け渡し行えるメモリモ
ジュールを提供することにある。
生させることなく良好な信号の受け渡し行えるメモリモ
ジュールを提供することにある。
【００１５】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。 （１）出力段ドライバ素子と出力端子または第１基準電
位端子（電源端子）もしくは第２基準電位端子（グラン
ド端子）との間に出力インピーダンスを調整するために
複数の抵抗および複数のスイッチ回路が設けられ、前記
抵抗とスイッチ回路の組合せによって前記出力段ドライ
バ素子と前記出力端子または前記第１基準電位端子もし
くは前記第２基準電位端子との間に相互に抵抗値が異な
る複数の電流経路を有する抵抗値切り替え回路が構成さ
れ、前記各スイッチ回路に接続されスイッチ回路を制御
する信号が入力される抵抗値切り替え用コントロール端
子が設けられてなる半導体集積回路装置。前記抵抗値切
り替え用コントロール端子は第１基準電位（電源電位）
または第２基準電位（グランド電位）が印加される端子
である。前記半導体集積回路装置はドライバＩＣを構成
している。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。 （１）出力段ドライバ素子と出力端子または第１基準電
位端子（電源端子）もしくは第２基準電位端子（グラン
ド端子）との間に出力インピーダンスを調整するために
複数の抵抗および複数のスイッチ回路が設けられ、前記
抵抗とスイッチ回路の組合せによって前記出力段ドライ
バ素子と前記出力端子または前記第１基準電位端子もし
くは前記第２基準電位端子との間に相互に抵抗値が異な
る複数の電流経路を有する抵抗値切り替え回路が構成さ
れ、前記各スイッチ回路に接続されスイッチ回路を制御
する信号が入力される抵抗値切り替え用コントロール端
子が設けられてなる半導体集積回路装置。前記抵抗値切
り替え用コントロール端子は第１基準電位（電源電位）
または第２基準電位（グランド電位）が印加される端子
である。前記半導体集積回路装置はドライバＩＣを構成
している。
【００１７】（２）実装基板と、前記実装基板に搭載さ
れかつ出力段ドライバ素子と出力端子または第１基準電
位端子（電源端子）もしくは第２基準電位端子（グラン
ド端子）との間に出力インピーダンスを調整するために
複数の抵抗および複数のスイッチ回路が設けられ、前記
抵抗とスイッチ回路の組合せによって前記出力段ドライ
バ素子と前記出力端子または前記第１基準電位端子もし
くは前記第２基準電位端子との間に相互に抵抗値が異な
る複数の電流経路を有する抵抗値切り替え回路が構成さ
れ、前記各スイッチ回路に接続されかつスイッチ回路を
制御する信号が入力される抵抗値切り替え用コントロー
ル端子が設けられてなる第１の半導体集積回路装置と、
前記第１の半導体集積回路装置に前記実装基板の配線を
介して電気的に接続される第２の半導体集積回路装置と
を有し、前記抵抗値切り替え用コントロール端子は前記
実装基板の第１基準電位配線（電源配線）または第２基
準電位配線（グランド配線）のうちのいずれかに接続さ
れてなる電子装置。前記第１の半導体集積回路装置はド
ライバＩＣを構成している。前記第１の半導体集積回路
装置はドライバＩＣであり、前記第２の半導体集積回路
装置はメモリＩＣであり、全体でメモリモジュールを構
成している。
れかつ出力段ドライバ素子と出力端子または第１基準電
位端子（電源端子）もしくは第２基準電位端子（グラン
ド端子）との間に出力インピーダンスを調整するために
複数の抵抗および複数のスイッチ回路が設けられ、前記
抵抗とスイッチ回路の組合せによって前記出力段ドライ
バ素子と前記出力端子または前記第１基準電位端子もし
くは前記第２基準電位端子との間に相互に抵抗値が異な
る複数の電流経路を有する抵抗値切り替え回路が構成さ
れ、前記各スイッチ回路に接続されかつスイッチ回路を
制御する信号が入力される抵抗値切り替え用コントロー
ル端子が設けられてなる第１の半導体集積回路装置と、
前記第１の半導体集積回路装置に前記実装基板の配線を
介して電気的に接続される第２の半導体集積回路装置と
を有し、前記抵抗値切り替え用コントロール端子は前記
実装基板の第１基準電位配線（電源配線）または第２基
準電位配線（グランド配線）のうちのいずれかに接続さ
れてなる電子装置。前記第１の半導体集積回路装置はド
ライバＩＣを構成している。前記第１の半導体集積回路
装置はドライバＩＣであり、前記第２の半導体集積回路
装置はメモリＩＣであり、全体でメモリモジュールを構
成している。
【００１８】このような電子装置は以下の製造方法によ
って製造される。実装基板と、出力段ドライバ素子と出
力端子または第１基準電位端子（電源端子）もしくは第
２基準電位端子（グランド端子）との間に出力インピー
ダンスを調整するために複数の抵抗および複数のスイッ
チ回路が設けられ、前記抵抗とスイッチ回路の組合せに
よって前記出力段ドライバ素子と前記出力端子または前
記第１基準電位端子もしくは前記第２基準電位端子との
間に相互に抵抗値が異なる複数の電流経路を有する抵抗
値切り替え回路が構成され、前記各スイッチ回路に接続
されかつスイッチ回路を制御する信号が入力される抵抗
値切り替え用コントロール端子が設けられてなる第１の
半導体集積回路装置と、前記第１の半導体集積回路装置
に前記実装基板の配線を介して電気的に接続される複数
の第２の半導体集積回路装置を用意する工程と、前記実
装基板に前記第１の半導体集積回路装置および第２の半
導体集積回路装置を搭載する工程と、前記実装基板や第
２の半導体集積回路装置の特性を基に判断して前記第１
の半導体集積回路装置の抵抗値切り替え用コントロール
端子を前記実装基板の第１基準電位配線（電源配線）ま
たは第２基準電位配線（グランド配線）に電気的接続手
段によって接続する工程とを有する。前記抵抗値切り替
え用コントロール端子との電気的接続を行うための分岐
配線を前記実装基板の第１基準電位配線（電源配線）ま
たは第２基準電位配線（グランド配線）に設けておき、
前記抵抗値切り替え用コントロール端子はいずれかの前
記分岐配線に電気的に接続される。前記第１の半導体集
積回路装置はドライバＩＣであり、前記第２の半導体集
積回路装置はメモリＩＣであり、全体でメモリモジュー
ルが構成されている。
って製造される。実装基板と、出力段ドライバ素子と出
力端子または第１基準電位端子（電源端子）もしくは第
２基準電位端子（グランド端子）との間に出力インピー
ダンスを調整するために複数の抵抗および複数のスイッ
チ回路が設けられ、前記抵抗とスイッチ回路の組合せに
よって前記出力段ドライバ素子と前記出力端子または前
記第１基準電位端子もしくは前記第２基準電位端子との
間に相互に抵抗値が異なる複数の電流経路を有する抵抗
値切り替え回路が構成され、前記各スイッチ回路に接続
されかつスイッチ回路を制御する信号が入力される抵抗
値切り替え用コントロール端子が設けられてなる第１の
半導体集積回路装置と、前記第１の半導体集積回路装置
に前記実装基板の配線を介して電気的に接続される複数
の第２の半導体集積回路装置を用意する工程と、前記実
装基板に前記第１の半導体集積回路装置および第２の半
導体集積回路装置を搭載する工程と、前記実装基板や第
２の半導体集積回路装置の特性を基に判断して前記第１
の半導体集積回路装置の抵抗値切り替え用コントロール
端子を前記実装基板の第１基準電位配線（電源配線）ま
たは第２基準電位配線（グランド配線）に電気的接続手
段によって接続する工程とを有する。前記抵抗値切り替
え用コントロール端子との電気的接続を行うための分岐
配線を前記実装基板の第１基準電位配線（電源配線）ま
たは第２基準電位配線（グランド配線）に設けておき、
前記抵抗値切り替え用コントロール端子はいずれかの前
記分岐配線に電気的に接続される。前記第１の半導体集
積回路装置はドライバＩＣであり、前記第２の半導体集
積回路装置はメモリＩＣであり、全体でメモリモジュー
ルが構成されている。
【００１９】前記（１）によれば、ドライバＩＣには複
数の抵抗値切り替え用コントロール端子が設けられてい
て、これらの抵抗値切り替え用コントロール端子に印加
する信号によって内部に設けられた抵抗値切り替え回路
が選択できることから出力インピーダンスの選択が可能
になっている。
数の抵抗値切り替え用コントロール端子が設けられてい
て、これらの抵抗値切り替え用コントロール端子に印加
する信号によって内部に設けられた抵抗値切り替え回路
が選択できることから出力インピーダンスの選択が可能
になっている。
【００２０】前記（２）によれば、（ａ）実装基板にド
ライバＩＣを実装する際、ドライバＩＣに設けられた複
数の抵抗値切り替え用コントロール端子と実装基板の基
準電位端子（電源端子やグランド端子）を、配線インピ
ーダンスや前記ドライバＩＣに電気的に接続する他の半
導体集積回路装置（メモリＩＣ）の入力インピーダンス
との整合が合うように電気的に接続することができる。
この結果、ドライバＩＣとメモリＩＣとの間においてイ
ンピーダンス不整合が発生しなくなり、ドライバＩＣの
波形の歪みも起きなくなり、接続されたメモリＩＣが誤
動作することもなくなる。したがって、信号の受渡しが
良好に行えるメモリモジュールを提供することができ
る。
ライバＩＣを実装する際、ドライバＩＣに設けられた複
数の抵抗値切り替え用コントロール端子と実装基板の基
準電位端子（電源端子やグランド端子）を、配線インピ
ーダンスや前記ドライバＩＣに電気的に接続する他の半
導体集積回路装置（メモリＩＣ）の入力インピーダンス
との整合が合うように電気的に接続することができる。
この結果、ドライバＩＣとメモリＩＣとの間においてイ
ンピーダンス不整合が発生しなくなり、ドライバＩＣの
波形の歪みも起きなくなり、接続されたメモリＩＣが誤
動作することもなくなる。したがって、信号の受渡しが
良好に行えるメモリモジュールを提供することができ
る。
【００２１】（ｂ）インピーダンス整合は、ドライバＩ
Ｃの実装時の抵抗値切り替え用コントロール端子の結線
操作ですみ、予め抵抗値切り替え用コントロール端子を
設ける構造としておくことにより、従来のようにドライ
バＩＣの製造における、途中での配線パターンの変更、
すなわちホトマスクの変更等を伴わず、ドライバＩＣの
製造コストの低減が達成できる。
Ｃの実装時の抵抗値切り替え用コントロール端子の結線
操作ですみ、予め抵抗値切り替え用コントロール端子を
設ける構造としておくことにより、従来のようにドライ
バＩＣの製造における、途中での配線パターンの変更、
すなわちホトマスクの変更等を伴わず、ドライバＩＣの
製造コストの低減が達成できる。
【００２２】（ｃ）ボードメーカにおいては、抵抗値切
り替え用コントロール端子との結線操作が行える配線パ
ターンを有する実装基板を製造すればよく、ドライバＩ
Ｃとの間のインピーダンス整合が容易に行えるボード
（実装基板）をユーザに対して安価に提供することがで
きる。
り替え用コントロール端子との結線操作が行える配線パ
ターンを有する実装基板を製造すればよく、ドライバＩ
Ｃとの間のインピーダンス整合が容易に行えるボード
（実装基板）をユーザに対して安価に提供することがで
きる。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２４】（実施形態１）図１は本発明の一実施形態
（実施形態１）である半導体集積回路装置（ドライバＩ
Ｃ）の一部を示す回路図、図２はドライバＩＣを示す平
面図である。
（実施形態１）である半導体集積回路装置（ドライバＩ
Ｃ）の一部を示す回路図、図２はドライバＩＣを示す平
面図である。
【００２５】ドライバＩＣ４は、図２に示すように、細
長矩形体からなるパッケージ７の両側面からそれぞれ複
数のリード８を突出させている。これらリード８は、本
実施形態１ではパッケージ７の両側からそれぞれ７本突
出させている。パッケージ７の表面に附した番号はリー
ド端子番号であり、１は第２基準電位端子（グランド：
ＧＮＤ）、２は抵抗値切り替え用コントロール端子（コ
ントロール）ｂ、３は抵抗値切り替え用コントロール端
子（コントロール）ａ、４乃至７は入力ａ〜入力ｄ、８
乃至１１は出力ｄ〜出力ａ、１２はクロック出力（ＣＬ
Ｋ出力）、１３はクロック入力（ＣＬＫ）、１４は第１
基準電位端子（電源端子：Ｖcc）である。
長矩形体からなるパッケージ７の両側面からそれぞれ複
数のリード８を突出させている。これらリード８は、本
実施形態１ではパッケージ７の両側からそれぞれ７本突
出させている。パッケージ７の表面に附した番号はリー
ド端子番号であり、１は第２基準電位端子（グランド：
ＧＮＤ）、２は抵抗値切り替え用コントロール端子（コ
ントロール）ｂ、３は抵抗値切り替え用コントロール端
子（コントロール）ａ、４乃至７は入力ａ〜入力ｄ、８
乃至１１は出力ｄ〜出力ａ、１２はクロック出力（ＣＬ
Ｋ出力）、１３はクロック入力（ＣＬＫ）、１４は第１
基準電位端子（電源端子：Ｖcc）である。
【００２６】前記ドライバＩＣ４の出力段回路において
は、図１に示すような抵抗値切り替え回路が設けられて
いる。この抵抗値切り替え回路は、複数の抵抗と複数の
スイッチ回路によって構成されている。本実施形態１で
は、抵抗はＲａ，Ｒｂ，Ｒｃと３個設けられ、スイッチ
回路は３０ａ，３０ｂと２個設けられている。
は、図１に示すような抵抗値切り替え回路が設けられて
いる。この抵抗値切り替え回路は、複数の抵抗と複数の
スイッチ回路によって構成されている。本実施形態１で
は、抵抗はＲａ，Ｒｂ，Ｒｃと３個設けられ、スイッチ
回路は３０ａ，３０ｂと２個設けられている。
【００２７】すなわち、ＮチャネルＭＯＳＦＥＴ１１と
ＰチャネルＭＯＳＦＥＴ１２によって構成される出力段
ドライバ素子１０の出力端子１７との間の配線１８中
に、ドライバＩＣ４の出力インピーダンスを調整するた
めに抵抗Ｒａ，Ｒｂ，Ｒｃを直列に配置した構成になっ
ている。
ＰチャネルＭＯＳＦＥＴ１２によって構成される出力段
ドライバ素子１０の出力端子１７との間の配線１８中
に、ドライバＩＣ４の出力インピーダンスを調整するた
めに抵抗Ｒａ，Ｒｂ，Ｒｃを直列に配置した構成になっ
ている。
【００２８】スイッチ回路３０ａ，３０ｂは、それぞれ
同一の構成になり、インバータ３１ａ，３１ｂと、Ｎチ
ャネルＭＯＳＦＥＴ３２ａ，３２ｂと、ＰチャネルＭＯ
ＳＦＥＴ３３ａ，３３ｂとで構成されている。Ｎチャネ
ルＭＯＳＦＥＴ３２ａ，３２ｂとＰチャネルＭＯＳＦＥ
Ｔ３３ａ，３３ｂはそのドレイン電極同士およびソース
電極同士はそれぞれ接続され、そのノード３４ａ，３４
ｂおよびノード３５ａ，３５ｂは、各抵抗Ｒａ，Ｒｂ，
Ｒｃの入力側のノード３６ａ，３６ｂ，３６ｃに配線３
７ａ，３７ｂ，３７ｃを介して接続されている。
同一の構成になり、インバータ３１ａ，３１ｂと、Ｎチ
ャネルＭＯＳＦＥＴ３２ａ，３２ｂと、ＰチャネルＭＯ
ＳＦＥＴ３３ａ，３３ｂとで構成されている。Ｎチャネ
ルＭＯＳＦＥＴ３２ａ，３２ｂとＰチャネルＭＯＳＦＥ
Ｔ３３ａ，３３ｂはそのドレイン電極同士およびソース
電極同士はそれぞれ接続され、そのノード３４ａ，３４
ｂおよびノード３５ａ，３５ｂは、各抵抗Ｒａ，Ｒｂ，
Ｒｃの入力側のノード３６ａ，３６ｂ，３６ｃに配線３
７ａ，３７ｂ，３７ｃを介して接続されている。
【００２９】リード８の抵抗値切り替え用コントロール
端子（コントロール）ａは、配線３８ａを介してＰチャ
ネルＭＯＳＦＥＴ３３ａのゲート電極に接続されるとと
もに、インバータ３１ａを介してＮチャネルＭＯＳＦＥ
Ｔ３２ａのゲート電極に接続されている。同様にリード
８の抵抗値切り替え用コントロール端子（コントロー
ル）ｂは、配線３８ｂを介してＰチャネルＭＯＳＦＥＴ
３３ｂのゲート電極に接続されるとともに、インバータ
３１ｂを介してＮチャネルＭＯＳＦＥＴ３２ｂのゲート
電極に接続されている。
端子（コントロール）ａは、配線３８ａを介してＰチャ
ネルＭＯＳＦＥＴ３３ａのゲート電極に接続されるとと
もに、インバータ３１ａを介してＮチャネルＭＯＳＦＥ
Ｔ３２ａのゲート電極に接続されている。同様にリード
８の抵抗値切り替え用コントロール端子（コントロー
ル）ｂは、配線３８ｂを介してＰチャネルＭＯＳＦＥＴ
３３ｂのゲート電極に接続されるとともに、インバータ
３１ｂを介してＮチャネルＭＯＳＦＥＴ３２ｂのゲート
電極に接続されている。
【００３０】これにより、抵抗値切り替え用コントロー
ル端子ａ，ｂに“LOW”信号が入った場合の出力部分の
抵抗値は抵抗Ｒａ，Ｒｂ，Ｒｃの抵抗値の合計になる。
また、抵抗値切り替え用コントロール端子（コントロー
ル）ａに“HIGH”信号，抵抗値切り替え用コントロール
端子（コントロール）ｂに“LOW”信号が入った場合の
抵抗値は抵抗Ｒｂ，Ｒｃの抵抗値の和になる。また、抵
抗値切り替え用コントロール端子（コントロール）ｂに
“HIGH”信号が入った場合の抵抗値は抵抗Ｒｃのみにな
る。
ル端子ａ，ｂに“LOW”信号が入った場合の出力部分の
抵抗値は抵抗Ｒａ，Ｒｂ，Ｒｃの抵抗値の合計になる。
また、抵抗値切り替え用コントロール端子（コントロー
ル）ａに“HIGH”信号，抵抗値切り替え用コントロール
端子（コントロール）ｂに“LOW”信号が入った場合の
抵抗値は抵抗Ｒｂ，Ｒｃの抵抗値の和になる。また、抵
抗値切り替え用コントロール端子（コントロール）ｂに
“HIGH”信号が入った場合の抵抗値は抵抗Ｒｃのみにな
る。
【００３１】このように、抵抗値切り替え用コントロー
ル端子（コントロール）ａ，ｂに印加される電圧によっ
てスイッチ回路３０ａ，３０ｂが動作し、出力段ドライ
バ素子１０の出力ノード１４と出力端子１７との間に
は、それぞれ異なった電流経路が形成されてドライバＩ
Ｃ４の出力インピーダンスの選択調整がなされることに
なる。抵抗値は、出力ノード１４と出力端子１７との間
に設ける抵抗の数やその抵抗値の選択によって自由に設
定でき、インピーダンスを細かく設定できる。
ル端子（コントロール）ａ，ｂに印加される電圧によっ
てスイッチ回路３０ａ，３０ｂが動作し、出力段ドライ
バ素子１０の出力ノード１４と出力端子１７との間に
は、それぞれ異なった電流経路が形成されてドライバＩ
Ｃ４の出力インピーダンスの選択調整がなされることに
なる。抵抗値は、出力ノード１４と出力端子１７との間
に設ける抵抗の数やその抵抗値の選択によって自由に設
定でき、インピーダンスを細かく設定できる。
【００３２】図３は本実施形態１のドライバＩＣ４と、
二つのメモリＩＣ（半導体集積回路装置）３を実装基板
（ボード：メモリモジュール基板）２に組み込んだメモ
リモジュール（電子装置）１を示す図である。ボード２
の表面には所定のパターンの配線５が設けられている。
また、ボード２の一辺には端子６が設けられている。左
から右に向けて、クロック端子（ＣＬＫ），第１基準電
位端子（電源端子：Ｖcc），第２基準電位端子（グラン
ド：ＧＮＤ），Ｖcc，入力ａ〜入力ｄが順次ならび、そ
の後は多数のメモリ部入出力端子が並んでいる。第１基
準電位配線（電源端子：Ｖcc）および第２基準電位配線
（グランド：ＧＮＤ）には分岐配線４０ａ，４０ｂが設
けられ、前記抵抗値切り替え用コントロール端子（コン
トロール）ａ，ｂとの電気的接続を行うようになってい
る。電気的接続は、本実施形態１では導電性のワイヤ４
１ａ，４１ｂで接続してある。このようなメモリモジュ
ール１は、その製造において、最初にボード２，メモリ
ＩＣ３，ドライバＩＣ４を用意する。
二つのメモリＩＣ（半導体集積回路装置）３を実装基板
（ボード：メモリモジュール基板）２に組み込んだメモ
リモジュール（電子装置）１を示す図である。ボード２
の表面には所定のパターンの配線５が設けられている。
また、ボード２の一辺には端子６が設けられている。左
から右に向けて、クロック端子（ＣＬＫ），第１基準電
位端子（電源端子：Ｖcc），第２基準電位端子（グラン
ド：ＧＮＤ），Ｖcc，入力ａ〜入力ｄが順次ならび、そ
の後は多数のメモリ部入出力端子が並んでいる。第１基
準電位配線（電源端子：Ｖcc）および第２基準電位配線
（グランド：ＧＮＤ）には分岐配線４０ａ，４０ｂが設
けられ、前記抵抗値切り替え用コントロール端子（コン
トロール）ａ，ｂとの電気的接続を行うようになってい
る。電気的接続は、本実施形態１では導電性のワイヤ４
１ａ，４１ｂで接続してある。このようなメモリモジュ
ール１は、その製造において、最初にボード２，メモリ
ＩＣ３，ドライバＩＣ４を用意する。
【００３３】つぎに、図４に示すように、ボード２にド
ライバＩＣ４を搭載する。ドライバＩＣ４のリード８は
配線５に半田等によって電気的に接続される。メモリＩ
Ｃ３も同様に搭載される。
ライバＩＣ４を搭載する。ドライバＩＣ４のリード８は
配線５に半田等によって電気的に接続される。メモリＩ
Ｃ３も同様に搭載される。
【００３４】つぎに、図５に示すように、ドライバＩＣ
４の抵抗値切り替え用コントロール端子ａ，ｂをワイヤ
４１ａ，４１ｂによって第１基準電位端子（電源端子：
Ｖcc）または第２基準電位端子（グランド：ＧＮＤ）に
接続する。この接続は、ボード２の材質や配線長によっ
て選択され、図１に示す抵抗Ｒａ，Ｒｂ，Ｒｃのうちか
ら、所定の抵抗を選び、所定の抵抗値とする。この例で
は、抵抗値切り替え用コントロール端子ａは配線５にお
けるグランド配線の分岐配線４０ｂに接続され、抵抗値
切り替え用コントロール端子ｂは配線５における電源配
線の分岐配線４０ａに接続される。この結果、ドライバ
ＩＣ４の出力端子１７の抵抗値はＲｃになる。
４の抵抗値切り替え用コントロール端子ａ，ｂをワイヤ
４１ａ，４１ｂによって第１基準電位端子（電源端子：
Ｖcc）または第２基準電位端子（グランド：ＧＮＤ）に
接続する。この接続は、ボード２の材質や配線長によっ
て選択され、図１に示す抵抗Ｒａ，Ｒｂ，Ｒｃのうちか
ら、所定の抵抗を選び、所定の抵抗値とする。この例で
は、抵抗値切り替え用コントロール端子ａは配線５にお
けるグランド配線の分岐配線４０ｂに接続され、抵抗値
切り替え用コントロール端子ｂは配線５における電源配
線の分岐配線４０ａに接続される。この結果、ドライバ
ＩＣ４の出力端子１７の抵抗値はＲｃになる。
【００３５】本実施形態１によれば以下の効果を有す
る。 （１）ドライバＩＣ４においては、複数の抵抗値切り替
え用コントロール端子ａ，ｂが設けられていて、これら
の抵抗値切り替え用コントロール端子ａ，ｂに印加する
信号によって内部に設けられた抵抗値切り替え回路が選
択できることから出力インピーダンスの選択が可能にな
る。
る。 （１）ドライバＩＣ４においては、複数の抵抗値切り替
え用コントロール端子ａ，ｂが設けられていて、これら
の抵抗値切り替え用コントロール端子ａ，ｂに印加する
信号によって内部に設けられた抵抗値切り替え回路が選
択できることから出力インピーダンスの選択が可能にな
る。
【００３６】（２）ボード２にメモリＩＣ３およびドラ
イバＩＣ４を搭載したメモリモジュール１においては、
ボード２にメモリＩＣ３およびドライバＩＣ４を実装し
た後、ボード２の材質や配線長を確認し、ドライバＩＣ
４の出力インピーダンスの選択調整ができる。すなわ
ち、ドライバＩＣ４の抵抗値切り替え用コントロール端
子ａ，ｂを、前記ボード２の材質や配線長に合わせて配
線５における電源配線やグランド配線の分岐配線４０
ａ，４０ｂにワイヤ４１ａ，４１ｂを介して接続するこ
とによって、ドライバＩＣ４とメモリＩＣ３との間のイ
ンピーダンスの整合を図る。これにより、ドライバＩＣ
４とメモリＩＣ３との間においてインピーダンス不整合
が発生しなくなり、ドライバＩＣ４の波形の歪みも起き
なくなり、接続されたメモリＩＣ３が誤動作することも
なくなる。したがって、信号の受渡しが良好に行えるメ
モリモジュール１を提供することができる。
イバＩＣ４を搭載したメモリモジュール１においては、
ボード２にメモリＩＣ３およびドライバＩＣ４を実装し
た後、ボード２の材質や配線長を確認し、ドライバＩＣ
４の出力インピーダンスの選択調整ができる。すなわ
ち、ドライバＩＣ４の抵抗値切り替え用コントロール端
子ａ，ｂを、前記ボード２の材質や配線長に合わせて配
線５における電源配線やグランド配線の分岐配線４０
ａ，４０ｂにワイヤ４１ａ，４１ｂを介して接続するこ
とによって、ドライバＩＣ４とメモリＩＣ３との間のイ
ンピーダンスの整合を図る。これにより、ドライバＩＣ
４とメモリＩＣ３との間においてインピーダンス不整合
が発生しなくなり、ドライバＩＣ４の波形の歪みも起き
なくなり、接続されたメモリＩＣ３が誤動作することも
なくなる。したがって、信号の受渡しが良好に行えるメ
モリモジュール１を提供することができる。
【００３７】（３）インピーダンス整合は、ドライバＩ
Ｃ４の実装時の抵抗値切り替え用コントロール端子の結
線操作ですみ、予め抵抗値切り替え用コントロール端子
を設ける構造としておくことにより、従来のようにドラ
イバＩＣの製造における、途中での配線パターンの変
更、すなわちホトマスクの変更等を伴わず、ドライバＩ
Ｃの製造コストの低減が達成できる。
Ｃ４の実装時の抵抗値切り替え用コントロール端子の結
線操作ですみ、予め抵抗値切り替え用コントロール端子
を設ける構造としておくことにより、従来のようにドラ
イバＩＣの製造における、途中での配線パターンの変
更、すなわちホトマスクの変更等を伴わず、ドライバＩ
Ｃの製造コストの低減が達成できる。
【００３８】（５）ボードメーカにおいては、抵抗値切
り替え用コントロール端子との結線操作が行える配線パ
ターンを有するボード（実装基板）２を製造すればよ
く、ドライバＩＣとの間のインピーダンス整合が容易に
行えるボードをユーザに対して安価に提供することがで
きる。
り替え用コントロール端子との結線操作が行える配線パ
ターンを有するボード（実装基板）２を製造すればよ
く、ドライバＩＣとの間のインピーダンス整合が容易に
行えるボードをユーザに対して安価に提供することがで
きる。
【００３９】（実施形態２）図６は本発明の他の実施形
態（実施形態２）であるメモリモジュール基板の一部を
示す平面図である。本実施形態２では、ドライバＩＣ４
の二つの抵抗値切り替え用コントロール端子ａ，ｂは、
いずれも配線５におけるグランド配線の分岐配線４０ｂ
にワイヤ４１ａ，４１ｂを介して接続されていて、図１
に示すように、ドライバＩＣ４の出力端子１７における
抵抗値は抵抗Ｒａ，Ｒｂ，Ｒｃの合計の値になる。
態（実施形態２）であるメモリモジュール基板の一部を
示す平面図である。本実施形態２では、ドライバＩＣ４
の二つの抵抗値切り替え用コントロール端子ａ，ｂは、
いずれも配線５におけるグランド配線の分岐配線４０ｂ
にワイヤ４１ａ，４１ｂを介して接続されていて、図１
に示すように、ドライバＩＣ４の出力端子１７における
抵抗値は抵抗Ｒａ，Ｒｂ，Ｒｃの合計の値になる。
【００４０】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、前記実施形態１では、抵抗値切り替え回路は出力段
ドライバ素子と出力端子間に設けたが、出力段ドライバ
素子と第１基準電位端子（電源端子）または第２基準電
位端子（グランド端子）との間に設けても前記実施例同
様にドライバＩＣの出力インピーダンスの選択調整が達
成できる。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、前記実施形態１では、抵抗値切り替え回路は出力段
ドライバ素子と出力端子間に設けたが、出力段ドライバ
素子と第１基準電位端子（電源端子）または第２基準電
位端子（グランド端子）との間に設けても前記実施例同
様にドライバＩＣの出力インピーダンスの選択調整が達
成できる。
【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
モジュールの製造技術に適用した場合について説明した
が、それに限定されるものではなく、他の電子装置の製
造技術などに適用できる。
なされた発明をその背景となった利用分野であるメモリ
モジュールの製造技術に適用した場合について説明した
が、それに限定されるものではなく、他の電子装置の製
造技術などに適用できる。
【００４２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）ドライバＩＣの出力インピーダンスの選択調整が
達成できる。 （２）メモリモジュールにおいて、ドライバＩＣは出力
インピーダンスの選択調整が行えることから、メモリＩ
Ｃの入力インピーダンスや配線インピーダンスとの整合
が行える。この結果、ドライバＩＣの出力波形の歪みが
発生しなくなり、ドライバＩＣとメモリＩＣとの間での
信号の受渡しが良好に行える。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）ドライバＩＣの出力インピーダンスの選択調整が
達成できる。 （２）メモリモジュールにおいて、ドライバＩＣは出力
インピーダンスの選択調整が行えることから、メモリＩ
Ｃの入力インピーダンスや配線インピーダンスとの整合
が行える。この結果、ドライバＩＣの出力波形の歪みが
発生しなくなり、ドライバＩＣとメモリＩＣとの間での
信号の受渡しが良好に行える。
【図１】本発明の一実施形態（実施形態１）である半導
体集積回路装置の一部を示す回路図である。
体集積回路装置の一部を示す回路図である。
【図２】本実施形態１の半導体集積回路装置を示す平面
図である。
図である。
【図３】本実施形態１の半導体集積回路装置を搭載した
メモリモジュール（電子装置）を示す平面図である。
メモリモジュール（電子装置）を示す平面図である。
【図４】前記メモリモジュールの製造においてメモリモ
ジュール基板に本実施形態１の半導体集積回路装置を搭
載した状態を示す一部の平面図である。
ジュール基板に本実施形態１の半導体集積回路装置を搭
載した状態を示す一部の平面図である。
【図５】前記メモリモジュールの製造において半導体集
積回路装置の出力段回路のインピーダンス調整がなされ
たメモリモジュール基板の一部を示す平面図である。
積回路装置の出力段回路のインピーダンス調整がなされ
たメモリモジュール基板の一部を示す平面図である。
【図６】本発明の他の実施形態（実施形態２）であるメ
モリモジュール基板の一部を示す平面図である。
モリモジュール基板の一部を示す平面図である。
【図７】従来のメモリモジュールを示す模式図である。
【図８】半導体集積回路装置の出力段回路に直列抵抗を
設けた従来技術による回路図である。
設けた従来技術による回路図である。
【図９】半導体集積回路装置とこれに接続される配線や
他の半導体装置のインピーダンスの不整合によって発生
した波形歪みの一例を示す波形図である。
他の半導体装置のインピーダンスの不整合によって発生
した波形歪みの一例を示す波形図である。
１…メモリモジュール、２…実装基板（ボード１、メモ
リモジュール基板）、３…メモリＩＣ、４…ドライバＩ
Ｃ、５…配線、６…端子、７…パッケージ、８…リー
ド、１０…出力段ドライバ素子、１１…ＮチャネルＭＯ
ＳＦＥＴ、１２…ＰチャネルＭＯＳＦＥＴ、１３…入力
ノード、１４…出力ノード、１５…電源端子、１６…Ｇ
ＮＤ端子、１７…出力端子、１８…配線、１９…抵抗、
２０…期待すべき波形、２１…歪みが発生した波形、３
０ａ，３０ｂ…スイッチ回路、３１ａ，３１ｂ…インバ
ータ、３２ａ，３２ｂ…ＮチャネルＭＯＳＦＥＴ、３３
ａ，３３ｂ…ＰチャネルＭＯＳＦＥＴ、３４ａ，３４
ｂ，３５ａ，３５ｂ，３６ａ，３６ｂ，３６ｃ…ノー
ド、３７ａ，３７ｂ，３７ｃ，３８ａ，３８ｂ…配線、
４０ａ，４０ｂ…分岐配線、４１ａ，４１ｂ…ワイヤ。
リモジュール基板）、３…メモリＩＣ、４…ドライバＩ
Ｃ、５…配線、６…端子、７…パッケージ、８…リー
ド、１０…出力段ドライバ素子、１１…ＮチャネルＭＯ
ＳＦＥＴ、１２…ＰチャネルＭＯＳＦＥＴ、１３…入力
ノード、１４…出力ノード、１５…電源端子、１６…Ｇ
ＮＤ端子、１７…出力端子、１８…配線、１９…抵抗、
２０…期待すべき波形、２１…歪みが発生した波形、３
０ａ，３０ｂ…スイッチ回路、３１ａ，３１ｂ…インバ
ータ、３２ａ，３２ｂ…ＮチャネルＭＯＳＦＥＴ、３３
ａ，３３ｂ…ＰチャネルＭＯＳＦＥＴ、３４ａ，３４
ｂ，３５ａ，３５ｂ，３６ａ，３６ｂ，３６ｃ…ノー
ド、３７ａ，３７ｂ，３７ｃ，３８ａ，３８ｂ…配線、
４０ａ，４０ｂ…分岐配線、４１ａ，４１ｂ…ワイヤ。
フロントページの続き Ｆターム(参考） 5B015 HH01 JJ00 KB36 PP02 QQ10 5B024 AA15 BA29 CA21 CA27 5E313 AA11 FG09
Claims (9)
- 【請求項１】 出力段ドライバ素子と出力端子または第
１基準電位端子（電源端子）もしくは第２基準電位端子
（グランド端子）との間に出力インピーダンスを調整す
るために複数の抵抗および複数のスイッチ回路が設けら
れ、前記抵抗とスイッチ回路の組合せによって前記出力
段ドライバ素子と前記出力端子または前記第１基準電位
端子もしくは前記第２基準電位端子との間に相互に抵抗
値が異なる複数の電流経路を有する抵抗値切り替え回路
が構成され、前記各スイッチ回路に接続されスイッチ回
路を制御する信号が入力される抵抗値切り替え用コント
ロール端子が設けられていることを特徴とする半導体集
積回路装置。 - 【請求項２】 前記抵抗値切り替え用コントロール端子
は第１基準電位（電源電位）または第２基準電位（グラ
ンド電位）が印加される端子であることを特徴とする請
求項１に記載の半導体集積回路装置。 - 【請求項３】 前記半導体集積回路装置はドライバＩＣ
を構成していることを特徴とする請求項１または請求項
２に記載の半導体集積回路装置。 - 【請求項４】 実装基板と、前記実装基板に搭載されか
つ出力段ドライバ素子と出力端子または第１基準電位端
子（電源端子）もしくは第２基準電位端子（グランド端
子）との間に出力インピーダンスを調整するために複数
の抵抗および複数のスイッチ回路が設けられ、前記抵抗
とスイッチ回路の組合せによって前記出力段ドライバ素
子と前記出力端子または前記第１基準電位端子もしくは
前記第２基準電位端子との間に相互に抵抗値が異なる複
数の電流経路を有する抵抗値切り替え回路が構成され、
前記各スイッチ回路に接続されかつスイッチ回路を制御
する信号が入力される抵抗値切り替え用コントロール端
子が設けられてなる第１の半導体集積回路装置と、前記
第１の半導体集積回路装置に前記実装基板の配線を介し
て電気的に接続される第２の半導体集積回路装置とを有
し、前記抵抗値切り替え用コントロール端子は前記実装
基板の第１基準電位配線（電源配線）または第２基準電
位配線（グランド配線）のうちのいずれかに接続されて
いることを特徴とする電子装置。 - 【請求項５】 前記第１の半導体集積回路装置はドライ
バＩＣを構成していることを特徴とする請求項４に記載
の電子装置。 - 【請求項６】 前記第１の半導体集積回路装置はドライ
バＩＣであり、前記第２の半導体集積回路装置はメモリ
ＩＣであり、全体でメモリモジュールを構成しているこ
とを特徴とする請求項４または請求項５に記載の電子装
置。 - 【請求項７】 実装基板と、出力段ドライバ素子と出力
端子または第１基準電位端子（電源端子）もしくは第２
基準電位端子（グランド端子）との間に出力インピーダ
ンスを調整するために複数の抵抗および複数のスイッチ
回路が設けられ、前記抵抗とスイッチ回路の組合せによ
って前記出力段ドライバ素子と前記出力端子または前記
第１基準電位端子もしくは前記第２基準電位端子との間
に相互に抵抗値が異なる複数の電流経路を有する抵抗値
切り替え回路が構成され、前記各スイッチ回路に接続さ
れかつスイッチ回路を制御する信号が入力される抵抗値
切り替え用コントロール端子が設けられてなる第１の半
導体集積回路装置と、前記第１の半導体集積回路装置に
前記実装基板の配線を介して電気的に接続される複数の
第２の半導体集積回路装置を用意する工程と、前記実装
基板に前記第１の半導体集積回路装置および第２の半導
体集積回路装置を搭載する工程と、前記実装基板や第２
の半導体集積回路装置の特性を基に判断して前記第１の
半導体集積回路装置の抵抗値切り替え用コントロール端
子を前記実装基板の第１基準電位配線（電源配線）また
は第２基準電位配線（グランド配線）に電気的接続手段
によって接続する工程とを有することを特徴とする電子
装置の製造方法。 - 【請求項８】 前記抵抗値切り替え用コントロール端子
との電気的接続を行うための分岐配線を前記実装基板の
第１基準電位配線（電源配線）または第２基準電位配線
（グランド配線）に設けておき、前記抵抗値切り替え用
コントロール端子はいずれかの前記分岐配線に電気的に
接続されることを特徴とする請求項７に記載の電子装置
の製造方法。 - 【請求項９】 前記第１の半導体集積回路装置はドライ
バＩＣであり、前記第２の半導体集積回路装置はメモリ
ＩＣであり、全体でメモリモジュールが構成されている
ことを特徴とする請求項７または請求項８に記載の電子
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10362036A JP2000187987A (ja) | 1998-12-21 | 1998-12-21 | 半導体集積回路装置および電子装置ならびにその電子装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10362036A JP2000187987A (ja) | 1998-12-21 | 1998-12-21 | 半導体集積回路装置および電子装置ならびにその電子装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000187987A true JP2000187987A (ja) | 2000-07-04 |
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ID=18475699
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|---|---|---|---|
| JP10362036A Withdrawn JP2000187987A (ja) | 1998-12-21 | 1998-12-21 | 半導体集積回路装置および電子装置ならびにその電子装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000187987A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977494B2 (en) * | 2002-09-12 | 2005-12-20 | Landis+Gyr, Inc. | Switchable impedance circuit for current sensing an electricity meter |
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1998
- 1998-12-21 JP JP10362036A patent/JP2000187987A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977494B2 (en) * | 2002-09-12 | 2005-12-20 | Landis+Gyr, Inc. | Switchable impedance circuit for current sensing an electricity meter |
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