JP2002057282A - 半導体装置およびそれを用いたインバータ回路 - Google Patents

半導体装置およびそれを用いたインバータ回路

Info

Publication number
JP2002057282A
JP2002057282A JP2000244803A JP2000244803A JP2002057282A JP 2002057282 A JP2002057282 A JP 2002057282A JP 2000244803 A JP2000244803 A JP 2000244803A JP 2000244803 A JP2000244803 A JP 2000244803A JP 2002057282 A JP2002057282 A JP 2002057282A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor device
elements
control
power switching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000244803A
Other languages
English (en)
Other versions
JP3812878B2 (ja
Inventor
Hideaki Nagura
英明 名倉
Ryutaro Arakawa
竜太郎 荒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000244803A priority Critical patent/JP3812878B2/ja
Publication of JP2002057282A publication Critical patent/JP2002057282A/ja
Application granted granted Critical
Publication of JP3812878B2 publication Critical patent/JP3812878B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01037—Rubidium [Rb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01088—Radium [Ra]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 電力スイッチング素子と制御素子を１つの樹
脂パッケージに内蔵し、小型、軽量、低価格化を可能に
するとともに、ノイズによる誤動作を低減した半導体装
置を提供する。 【解決手段】 リードフレームが、樹脂パッケージ９の
両端に形成され外部との電気的な接続を行う第１および
第２接続リード部４１、４１と、第１接続リード部の側
に複数の電力スイッチング素子６−１〜６−６を搭載す
る複数の第１素子搭載部１１−１〜１１−６と、第２接
続リード部の側に複数の制御素子７−１〜７−３を搭載
する複数の第２素子搭載部１２−１〜１２−３と、複数
の第１素子搭載部の間に設けられた第１素子間配線部３
１と、複数の第２素子搭載部の間に設けられた第２素子
間配線部３２とを備えて一体成型される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、樹脂封止型半導体
装置に係り、特に、モータ等の駆動用に用いられる出力
用半導体素子（スイッチング素子）及びその制御用の半
導体素子を同一パッケージ内に内蔵した樹脂封止型半導
体装置に関する。
【０００２】
【従来の技術】モータ等の駆動用に用いられる出力用半
導体素子及びその制御用半導体素子はそれぞれ、図１１
及び図１２のような樹脂封止パッケージに搭載されて、
モータ駆動用や照明用等のインバータ回路に使用されて
いる。
【０００３】図１１（ａ）は出力用半導体素子の外観平
面図であり、４は外部装置との接続リード部、９は封止
樹脂を示す。封止樹脂９が付設される前の状態を、図１
１（ｂ）に示す。図１１（ｂ）において、６は出力用半
導体素子としての電力スイッチング素子であり、金属細
線１０により接続リード部４と接続されている。電力ス
イッチング素子６としては、ＩＧＢＴ（絶縁ゲート型バ
イポーラトランジスタ）やパワーＭＯＳＦＥＴ（金属酸
化膜型電界効果トランジスタ）等が用いられる。
【０００４】図１２（ａ）は制御用半導体素子（ＩＣ）
の外観平面図であり、４は外部装置との接続リード部、
９は封止樹脂を示す。封止樹脂９が付設される前の状態
を、図１２（ｂ）に示す。７は制御素子であり、金属細
線１０により接続リード部４と接続されている。
【０００５】また、図１３には、図１１に示す出力用半
導体素子及び図１２に示す制御用半導体素子を用いた従
来の３相モータ駆動用インバータ回路を示す。図１３に
示すように、３相モータ駆動用インバータ回路は３つの
制御用ＩＣ１１０−１、１１０−２、１１０−３を備
え、それらのＶｃｃ端子には、各制御用ＩＣに共通な制
御用電源電圧が供給される。各制御用ＩＣのＧｎｄ端子
には、Ｖｃｃ端子の制御用電源電圧に対する制御用基準
電圧が供給される。
【０００６】１Ｈｉｎと１Ｌｉｎ、２Ｈｉｎと２Ｌｉ
ｎ、３Ｈｉｎと３Ｌｉｎは、それぞれ、制御用ＩＣ１１
０−１、１１０−２、１１０−３の制御信号入力端子で
あり、外部のマイコン等より供給されるＰＷＭ信号等の
制御信号により、出力用半導体素子１１１−１と１１１
−２、１１１−３と１１１−４、１１１−５と１１１−
６がそれぞれオン／オフ制御され、モータの出力トルク
や回転数が制御される。
【０００７】各制御用ＩＣのＬｏ端子は、それぞれ、ロ
ーサイドの出力用半導体素子１１１−２、１１１−４、
１１１−６のゲート電極に接続され、そのＶｓ端子は、
ハイサイドの出力用半導体素子１１１−１、１１１−
３、１１１−５のソース電極に接続される。
【０００８】各制御用ＩＣのＶｏ端子は、ハイサイドの
出力用半導体素子１１１−１、１１１−３、１１１−５
のゲート電極に接続される。ＶＢ端子は、Ｖｏ端子から
信号出力を行うためのバイアス電源端子である。
【０００９】また、トーテムポール接続された３組の出
力用半導体素子のソース端子とドレイン端子が接続され
た中間点は負荷である３相モータ１１２と接続される。
【００１０】ＶｐおよびＶｎは、それぞれ、３相モータ
１１２を駆動するために、高電圧が供給される駆動用電
源電圧端子および低電圧が供給される駆動用基準電圧端
子である。
【００１１】次に、以上のように構成された従来の半導
体装置を用いた３相モータ駆動用インバータ回路の動作
について説明する。
【００１２】まず、制御用ＩＣ１１０−１、１１０−
２、１１０−３のＶｃｃ端子、従ってＶＢ端子に制御用
電源電圧を印加した後、Ｖｐ端子とＶｎ端子の間にモー
タ駆動用主電源電圧を印加する。次に、マイコン等よ
り、各制御用ＩＣの制御信号入力端子１Ｈｉｎ、２Ｈｉ
ｎ、３Ｈｉｎ、１Ｌｉｎ、２Ｌｉｎ、３ＬｉｎにＰＷＭ
制御信号を入力すると、トーテムポール接続の中間電位
がＰＷＭ制御信号に従って変化して３相モータ１１２が
回転する。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の樹脂封止型パッケージの半導体素子をモー
タ駆動回路や照明用回路等に使用する場合には、以下の
ような問題点がある。 （１）出力用半導体素子１１１−１〜１１１−６および
制御用ＩＣ１１０−１〜１１０−３を樹脂封止型パッケ
ージに個別に実装しているため、モータ駆動用半導体装
置の小型、軽量化が困難であった。 （２）出力用半導体素子１１１−１〜１１１−６および
制御用ＩＣ１１０−１〜１１０−３を樹脂封止型パッケ
ージに個別に実装しているため、パッケージの材料費が
高くなり、モータ駆動用や照明用のインバータ回路とし
て構成した場合、製造プロセス費が高くなる。 （３）モータ駆動用半導体装置としてプリント基板に出
力用半導体素子１１１−１〜１１１−６および制御用Ｉ
Ｃ１１０−１〜１１０−３を半田等で接着して構成する
と、各素子のパッケージ内の金属細線長、接続リード
長、プリント基板上の金属配線パターン長を含めたゲー
ト電極、ソース電極につながる配線ループ、すなわちゲ
ートループ長さが数ｍｍ以上になるため、配線のインダ
クタンスＬ値が大きくなる。このため、出力用半導体素
子（パワーＭＯＳトランジスタやＩＧＢＴ）のゲートに
電荷を充放電する電流値の時間変化をｄｉ／ｄｔとする
と、誘起電圧として大きさがＬ×（ｄｉ／ｄｔ）のノイ
ズ電圧が発生して出力用半導体素子が誤動作するおそれ
がある。さらに、外部素子からのスイッチングノイズ
も、配線ループのＬ値が大きい程大きなノイズとなっ
て、出力用半導体素子の誤動作の要因となる。
【００１４】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、出力用半導体素子と制御用半
導体素子を１つの樹脂パッケージに内蔵し、小型、軽
量、低価格化を可能にするとともに、ノイズによる誤動
作を低減した半導体装置およびそれを用いたインバータ
回路を提供することにある。
【００１５】また、本発明の他の目的は、出力用半導体
素子と制御用半導体素子を１つの樹脂パッケージに内蔵
した際に生じる、高電力を扱う出力用半導体素子による
発熱の影響を軽減することにある。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置は、リードフレームに搭載
された複数の半導体素子が樹脂パッケージ内に封止され
た半導体装置であって、前記リードフレームは、前記樹
脂パッケージの一端に形成された第１接続リード部、お
よび前記一端に対向する他端に形成された第２接続リー
ド部からなり、外部との電気的な接続を行うための複数
の接続リード部と、前記第１接続リード部が形成された
側に複数の第１半導体素子を搭載するための複数の第１
素子搭載部、および前記第２接続リード部が形成された
側に、前記第１半導体素子よりも小さな電力で動作する
複数の第２半導体素子を搭載するための複数の第２素子
搭載部からなり、前記第１半導体素子と前記第２半導体
素子を前記リードフレームの同一面に搭載する複数の素
子搭載部と、前記第１半導体素子の少なくとも２つを電
気的に接続するために、少なくとも前記複数の第１素子
搭載部の間に形成された第１素子間配線部、および前記
第２半導体素子の少なくとも２つを電気的に接続するた
めに、少なくとも前記複数の第２素子搭載部の間に形成
された第２素子間配線部からなる複数の素子間配線部と
を備えたことを特徴とする。
【００１７】この半導体装置において、前記第１素子間
配線部は、金属細線を介して前記第１半導体素子の少な
くとも２つを電気的に接続するために、前記第１素子搭
載部と前記第２素子搭載部との間に形成された第１引出
し配線部を有し、前記第２素子間配線部は、金属細線を
介して前記第２半導体素子の少なくとも２つを電気的に
接続するために、前記第１素子搭載部と前記第２素子搭
載部との間に形成された第２引出し配線部を有すること
が好ましい。
【００１８】また、前記半導体装置において、例えば、
前記第１半導体素子は電力スイッチング素子であり、前
記第２半導体素子は前記電力スイッチング素子の駆動を
制御するための制御素子である。
【００１９】上記の構成によれば、複数個の半導体素子
と接続リード部とを金属細線等により容易に配線するこ
とのできるリードフレームを提供することが可能とな
る。
【００２０】また、複数の半導体素子を一体型パッケー
ジに搭載することで、パッケージの材料費や製造プロセ
スが安価になる。
【００２１】また、電力スイッチング素子と制御素子を
接続するための金属細線の接続距離を最小限にすること
で、電力スイッチング素子と制御素子のゲートループ長
が最小になるため、インダクタンスＬ値が最小になり、
ノイズの影響を削減することができ、素子の誤動作が防
止できる。
【００２２】さらに、金属細線の距離を最小限にするこ
とで、金属細線の変形も小さくすることが可能であり、
完成品の環境試験、特に、熱衝撃テスト等の信頼性レベ
ルの向上も図ることができる。
【００２３】また、前記半導体装置において、前記樹脂
パッケージは、前記第１および第２半導体素子が搭載さ
れる前記リードフレームの表面側およびその裏面側の両
方に形成され、４０×１０-4ｃａｌ／ｓｅｃ・ｃｍ・℃
以上の熱伝導率を有し、前記裏面側の全面における樹脂
パッケージの厚み、または前記第１半導体素子が搭載さ
れる表面側の領域に対応する裏面側の領域における樹脂
パッケージの厚みが５０μｍから６００μｍであること
が好ましい。
【００２４】または、前記リードフレームの前記第１素
子搭載部は、前記第２素子搭載部よりも大きな厚みを有
することが好ましい。
【００２５】あるいは、前記半導体装置は、外部装置に
取り付けるための貫通孔を２つ以上有し、前記貫通孔は
前記第１半導体素子を搭載する領域側に形成されている
ことが好ましい。
【００２６】これらの構成によれば、容易に、電力スイ
ッチング素子と制御素子を一体型樹脂封止パッケージに
搭載して半導体装置を小型、軽量化したとしても良好な
放熱特性を得ることができる。
【００２７】前記の目的を達成するため、本発明に係る
インバータ回路は、半導体装置を用いたインバータ回路
であって、前記第１半導体素子は、負荷に対して電力を
供給するために、トーテムポール接続構造を有する２つ
の電力スイッチング素子の少なくとも１つの組からなる
ことを特徴とする。
【００２８】この構成によれば、高出力の半導体装置
（出力が１Ｗ以上）を用いる必要がある、エアコン等を
駆動制御するための最適なインバータ回路を提供するこ
とができる。
【００２９】
【発明の実施の形態】（第１実施形態）図１は、本発明
の第１実施形態による、封止樹脂が形成される前の半導
体装置１の構成を示す外観平面図である。
【００３０】図１において、１１−１、１１−２、１１
−３、１１−４、１１−５および１１−６は、それぞ
れ、電力スイッチング素子（第１半導体素子）６−１、
６−２、６−３、６−４、６−５および６−６が搭載さ
れる電力スイッチング素子搭載部（第１素子搭載部）で
ある。また、１２−１、１２−２および１２−３は、そ
れぞれ、電力スイッチング素子６−１と６−２、電力ス
イッチング素子６−３と６−４、および電力スイッチン
グ素子６−５と６−６を駆動制御するための制御素子
（第２半導体素子）７−１、７−２および７−３が搭載
される制御素子搭載部（第２素子搭載部）である。ここ
で、電力スイッチング素子６−１〜６−６として、パワ
ーＭＯＳＦＥＴやＩＧＢＴ等が用いられる。
【００３１】３１は、電力スイッチング素子搭載部１１
−１、１１−３および１１−５の間に設けられ、そこに
搭載される電力スイッチング素子６−１、６−３および
６−５のドレイン間を接続して駆動用電源電圧Ｖｐが供
給される電力スイッチング素子間配線部（第１素子間配
線部）である。また、３２は、制御素子搭載部１２−
１、１２−２および１２−３の間に設けられ、制御素子
搭載部１２−３に搭載される制御素子７−３のＧｎｄ端
子に金属細線１０を介して接続され、一体に設けられた
制御用基準電圧端子３Ｇｎｄを介して制御用基準電圧Ｇ
ｎｄに落とされる制御素子間配線部（第２素子間配線
部）である。
【００３２】４１は、外部負荷を駆動するための３個の
出力端子１Ｖｏ、２Ｖｏ、３Ｖｏ、１個の駆動用電源電
圧端子Ｖｐ、３個の駆動用基準電圧端子１Ｖｎ、２Ｖ
ｎ、３Ｖｎ、および３個の制御素子用のバイアス電圧端
子１ＶＢ、２ＶＢ、３ＶＢからなる電力スイッチング素
子搭載側の接続リード部（第１接続リード部）である。
また、４２は、各制御素子に対する６個の制御信号入力
端子１Ｈｉｎと１Ｌｉｎ、２Ｈｉｎと２Ｌｉｎ、３Ｈｉ
ｎと３Ｌｉｎ、３個の制御用電源電圧端子１Ｖｃｃ、２
Ｖｃｃ、３Ｖｃｃ、３個の制御用基準電圧端子１Ｇｎ
ｄ、２Ｇｎｄ、３Ｇｎｄからなる制御素子搭載側の接続
リード部（第２接続リード部）である。
【００３３】９はエポキシ樹脂等の樹脂により電力スイ
ッチング素子６−１〜６−６と制御素子７−１〜７−３
を封止するための樹脂パッケージが形成される部分を示
す。
【００３４】１０は、接続リード部４１と電力スイッチ
ング素子６−１〜６−６（一部、接続リード部４１と制
御素子７−１〜７−３）、電力スイッチング素子６−１
〜６−６と対応する制御素子７−１〜７−３、接続リー
ド部４２と制御素子７−１〜７−３を接続するためのＡ
ｕ等の金属細線である。
【００３５】図２は、本実施形態による半導体装置１の
各製造工程を示す平面図である。
【００３６】まず、図２（ａ）に示すようなリードフレ
ーム４を準備する。このリードフレーム４は、図１を参
照して説明したように、電力スイッチング素子搭載部１
１−１〜１１−６、制御素子搭載部１２−１〜１２−
３、接続リード部４１と４２、電力スイッチング素子間
配線部３１、および制御素子間配線部３２からなる。
【００３７】なお、リードフレーム４の電力スイッチン
グ素子搭載部１１−１〜１１−６は、制御素子搭載部１
２−１〜１２−３よりも大きな厚さを有する。これによ
り、電力スイッチング素子６−１〜６−６を搭載して動
作させた際に発生する熱を良好に放熱させることができ
る。
【００３８】次に、図２（ｂ）に示すように、リードフ
レーム４の６つの電力スイッチング素子搭載部１１−１
〜１１−６にそれぞれ電力スイッチング素子６−１〜６
−６を、３つの制御素子搭載部１２−１〜１２−３にそ
れぞれ制御素子７−１〜７−３を半田により接着する。
その後、接続リード部４１と電力スイッチング素子６−
１〜６−６（一部、接続リード部４１と制御素子７−１
〜７−３）、電力スイッチング素子６−１〜６−６と対
応する制御素子７−１〜７−３、接続リード部４２と制
御素子７−１〜７−３とを金属細線１０により配線す
る。
【００３９】ここで、制御素子搭載部１２−１〜１２−
３および制御素子間配線部３２は、金属細線１０によ
り、制御素子７−３のＧｎｄ端子と接続リード部４２の
制御用基準電圧端子３Ｇｎｄとが接続されて接地電位に
落とされる。
【００４０】また、電力スイッチング素子６−１、６−
３および６−５は、その接着面側がドレイン電極になっ
ており、半田により接着されることで、その各ドレイン
電極には、接続リード部４１の駆動用電源電圧端子（Ｖ
ｐ）と電力スイッチング素子間配線部３１を介して、駆
動用電源電圧Ｖｐが供給される。
【００４１】また、電力スイッチング素子６−１、６−
３、６−５のソース電極は、それぞれ、電力スイッチン
グ素子搭載部１１−２、１１−４、１１−６にそれぞれ
接着された電力スイッチング素子６−２、６−４、６−
６のドレイン電極に金属細線１０を介して接続され、電
力スイッチング素子搭載部１１−２、１１−４、１１−
６と共通に形成された接続リード部４１の出力端子１Ｖ
ｏ、２Ｖｏ、３Ｖｏに接続される。
【００４２】さらに、電力スイッチング素子６−２、６
−４、６−６のソース電極は、それぞれ、接続リード部
４１の駆動用基準電圧端子１Ｖｎ、２Ｖｎ、３Ｖｎに接
続され、外部において駆動用基準電圧Ｖｎに共通に接続
される。
【００４３】上記のような接続により、電力スイッチン
グ素子６−１と６−２、６−３と６−４、および６−５
と６−６は、図３のモータ駆動用インバータ回路に示す
ように、トーテムポール接続構造を有する。
【００４４】最後に、図２（ｃ）に示すように、エポキ
シ樹脂を用いた樹脂パッケージ９により、電力スイッチ
ング素子６−１〜６−６および制御素子７−１〜７−３
を封止して、しかるのち、接続リード部４１、４２を接
続している不要な銅板を加工することで、半導体装置が
完成する。
【００４５】ここで、樹脂パッケージ９は、電力スイッ
チング素子６−１〜６−６および制御素子７−１〜７−
３が搭載されるリードフレーム４の表面側およびその裏
面側の両方に形成され、例えば、エポキシ樹脂に結晶シ
リカ等を混合することで４０×１０-4ｃａｌ／ｓｅｃ・
ｃｍ・℃以上の高い熱伝導率を有し、裏面側の全面にお
ける樹脂パッケージ９の厚み、または電力スイッチング
素子６−１〜６−６が搭載される表面側の領域に対応す
る裏面側の領域における樹脂パッケージの厚みが５０μ
ｍから６００μｍに設定される。
【００４６】これにより、電力スイッチング素子６−１
〜６−６を動作させた際に発生する熱を良好に放熱させ
ることができる。
【００４７】次に、このように構成された半導体装置の
動作について、図３を用いて説明する。
【００４８】図３は、本実施形態による半導体装置をモ
ータ駆動用インバータ回路に用いた場合の等価回路図で
ある。図３において、３相モータ１１２のＵ相、Ｖ相、
Ｗ相端子は半導体装置の１Ｖｏ、２Ｖｏ、３Ｖｏ端子に
接続されている。
【００４９】まず、半導体装置のＶｃｃ端子とＧｎｄ端
子間に制御用電源電圧を印加した後、１ＶＢ、２ＶＢ、
３ＶＢ端子と１Ｖｏ、２Ｖｏ、３Ｖｏ端子間にも制御用
電源電圧を印加する。
【００５０】次に、Ｖｐ端子とＶｎ端子間に３相モータ
１１２を駆動するための駆動用主電源電圧を印加する。
【００５１】次に、外部のマイクロコンピュータ（不図
示）等より、制御素子７−１、７−２、７−３のそれぞ
れの１Ｈｉｎと１Ｌｉｎ端子、２Ｈｉｎと２Ｌｉｎ端
子、３Ｈｉｎと３Ｌｉｎ端子にＰＷＭ制御信号を送信す
ることで、ＰＷＭ制御信号に従って１Ｖｏ、２Ｖｏ、３
Ｖｏ端子の電位が変化して、三相モータ１１２のＵ相、
Ｖ相、Ｗ相に流れる電流が制御され、三相モータ１１２
を所定通りに駆動制御することができる。
【００５２】ここで、上記したように、樹脂パッケージ
９に４０×１０-4ｃａｌ／ｓｅｃ・ｃｍ・℃以上の熱伝
導率が必要である理由について述べる。
【００５３】図３に示すインバータ回路により、例えば
３００Ｗの３相モータ１１２を効率９０％で駆動した場
合、３０Ｗの損失（Ｐｒｏｓｓ）が発生する。また、シ
ステムの周囲温度の最大値（Ｔａｍａｘ）を６０℃とし
た場合、半導体素子の接合温度の動作上限値（Ｔｊｍａ
ｘ）は通常１５０℃であるため、半導体素子が動作しう
る最大昇温値（ΔＴｍａｘ）は９０ｄｅｇとなる。よっ
て、樹脂パッケージ９に必要とされる熱抵抗の上限値
は、ΔＴｍａｘ／Ｐｒｏｓｓ＝３．０℃／Ｗとなり、こ
の熱抵抗の上限値３．０℃／Ｗに相当する熱伝導率が、
図９に示す熱抵抗−熱伝導率のグラフから、４０×１０
-4ｃａｌ／ｓｅｃ・ｃｍ・℃となる。
【００５４】図９に示すように、樹脂パッケージ９の熱
伝導率が４０×１０-4ｃａｌ／ｓｅｃ・ｃｍ・℃より小
さい場合、熱抵抗は３．０℃／Ｗより大きくなり（図９
の領域Ｒａ）、半導体素子の接合温度が上限値を超えて
素子破壊につながる。一方、樹脂パッケージ９の熱伝導
率が４０×１０-4ｃａｌ／ｓｅｃ・ｃｍ・℃以上であれ
ば、熱抵抗は３．０℃／Ｗ以下となり（図９の領域Ｒ
ｂ）、良好な放熱特性が得られることになる。
【００５５】また、上記したように、リードフレーム４
の裏面側の全面における樹脂パッケージ９の厚み、また
は電力スイッチング素子６−１〜６−６が搭載される表
面側の領域に対応する裏面側の領域における樹脂パッケ
ージ９の厚みが５０μｍから６００μｍに設定される理
由について述べる。
【００５６】樹脂パッケージ９の厚みが５０μｍより小
さい場合は、図１０に示す熱抵抗−樹脂厚みのグラフか
ら、熱抵抗は十分に小さく放熱効果はある（図１０の領
域Ｒ 1）が、樹脂形成性が悪くなり、絶縁不良が発生す
る可能性がある。一方、樹脂パッケージ９の厚みが６０
０μｍより大きい場合は、熱抵抗が３．０℃／Ｗを超え
る（図１０の領域Ｒ3）ため、放熱特性が悪くなり、半
導体素子の接合温度が上限値を超えて素子破壊につなが
ることになる。よって、樹脂パッケージ９の厚みとして
５０μｍから６００μｍの範囲（図１０の領域Ｒ２）
が、絶縁不良の防止と放熱特性の両面から好適となる。
【００５７】（第２実施形態）図４は、本発明の第２実
施形態による、封止樹脂が形成される前の半導体装置
１’の構成を示す外観平面図である。
【００５８】図４において、１１’−１、１１’−２、
１１’−３、１１’−４、１１’−５および１１’−６
は、それぞれ、電力スイッチング素子（第１半導体素
子）６−１、６−２、６−３、６−４、６−５および６
−６が搭載される電力スイッチング素子搭載部（第１素
子搭載部）である。また、１２’−１、１２’−２およ
び１２’−３は、それぞれ、電力スイッチング素子６−
１と６−２、電力スイッチング素子６−３と６−４、お
よび電力スイッチング素子６−５と６−６を駆動制御す
るための制御素子（第２半導体素子）７’−１、７’−
２および７’−３が搭載される制御素子搭載部（第２素
子搭載部）である。なお、本実施形態における制御素子
７’−１〜７’−３と第１実施形態における制御素子７
−１〜７−３とでは、そのピン配置が異なっている。
【００５９】３１’は、電力スイッチング素子搭載部１
１’−１、１１’−３および１１’−５の間に設けら
れ、そこに搭載される電力スイッチング素子６−１、６
−３および６−５のドレイン間を接続して駆動用電源電
圧Ｖｐが供給される電力スイッチング素子間配線部（第
１素子間配線部）である。また、３２’は、制御素子搭
載部１２’−１、１２’−２および１２’−３の間に設
けられ、そこに搭載される制御素子７’−１、７’−２
および７’−３のＧｎｄ端子間を接続して制御用基準電
圧Ｇｎｄに落とされる制御素子間配線部（第２素子間配
線部）である。
【００６０】ここで、制御素子７’−３のＧｎｄ端子
は、金属細線１０によりリードフレームの制御用基準電
圧端子Ｇｎｄに接続されているが、制御素子７’−１お
よび７’−２のＧｎｄ端子は、それぞれ、図１に示すよ
うな制御用基準電圧端子１Ｇｎｄおよび２Ｇｎｄではな
く、制御用素子間配線部３２’の所定位置に金属細線１
０により接続されている。
【００６１】４１’は、外部負荷を駆動するための３個
の出力端子１Ｖｏ、２Ｖｏ、３Ｖｏ、１個の駆動用電源
電圧端子Ｖｐ、１個の駆動用基準電圧端子Ｖｎ、および
３個の制御素子用のバイアス電圧端子１ＶＢ、２ＶＢ、
３ＶＢからなる電力スイッチング素子搭載側の接続リー
ド部（第１接続リード部）である。また、４２’は、各
制御素子に対する６個の制御信号入力端子１Ｈｉｎと１
Ｌｉｎ、２Ｈｉｎと２Ｌｉｎ、３Ｈｉｎと３Ｌｉｎ、１
個の制御用電源電圧端子Ｖｃｃ、１個の制御用基準電圧
端子Ｇｎｄからなる制御素子搭載側の接続リード部（第
２接続リード部）である。
【００６２】５１は、金属細線１０を介して電力スイッ
チング素子６−２、６−４および６−６のソース電極を
共通接続するために、接続リード部４１’の駆動用基準
電圧端子Ｖｎと一体に設けられた電力スイッチング素子
用引出し配線部（第１引出し配線部）である。また、５
２は、金属細線１０を介して制御素子７’−１〜７’−
３のＶｃｃ端子を共通接続するために、接続リード部４
２’の制御用電源電圧端子Ｖｃｃと一体に設けられた制
御素子用引出し配線部（第２引出し配線部）である。
【００６３】ここで、第１実施形態の場合、図１に示す
ように電力スイッチング素子搭載側の接続リード部４１
の端子数が１０ピン、制御素子搭載側の接続リード部４
２の端子数が１２ピンの合計２２ピンであったのに対し
て、本実施形態では、電力スイッチング素子用引出し配
線部５１と制御素子用引出し配線部５２を設けることに
より、電力スイッチング素子搭載側の接続リード部４
１’の端子数が８ピン、制御素子搭載側の接続リード部
４２’の端子数が８ピンの合計１６ピンと端子数を削減
することができる。これにより、半導体装置の簡素化を
実現することができ、半導体部品として外部装置に組み
込む際の工数削減が容易に可能となる。
【００６４】また、電力スイッチング素子用引出し配線
部５１と制御素子用引出し配線部５２を設けることによ
り、金属細線１０の接続距離を最小限にすることがで
き、電力スイッチング素子と制御素子のゲートループ長
が最小になるため、インダクタンスＬ値が最小になり、
ノイズの影響を削減することができ、素子の誤動作が防
止できる。
【００６５】さらに、金属細線１０の距離を最小限にす
ることで、金属細線１０の変形も小さくすることが可能
であり、完成品の環境試験、特に、熱衝撃テスト等の信
頼性レベルの向上も図ることができる。
【００６６】図５は、本実施形態による半導体装置の各
製造工程を示す平面図である。なお、本実施形態による
半導体装置の製造工程については、リードフレームに電
力スイッチング素子用引出し配線部５１と制御素子用引
出し配線部５２を一体成型し（図５（ａ））、その適所
に金属細線１０を接続する（図５（ｂ））こと以外は、
図２に示す第１実施形態による半導体装置の製造工程と
同様であり、詳細については説明を省略する。
【００６７】図６は、図４に示す半導体装置をＡ−Ａ’
線に沿って切断した状態を示す断面図である。図６に示
すように、電力スイッチング素子６−５および制御素子
７’−３等が素子搭載部１１’−５および１２’−５等
に搭載される表面側だけでなく裏面側も、例えば、エポ
キシ樹脂に結晶シリカ等を混合することで４０×１０ -4
ｃａｌ／ｓｅｃ・ｃｍ・℃以上の高い熱伝導率を有する
樹脂パッケージ９で封止され、その裏面側の樹脂パッケ
ージ９の厚みＷＲは５０μｍから６００μｍに設定され
る。これにより、電力スイッチング素子６−１〜６−６
を動作させた際に発生する熱を良好に放熱させることが
できる。
【００６８】また、図６の構成に加えて、図７に同様の
断面図で示すように、電力スイッチング素子６−５等が
搭載される電力スイッチング素子搭載部１１’−５等の
厚みＷＬｐを、制御素子７’−３等が搭載される制御素
子搭載部１２’−３等の厚みＷＬｃよりも大きくするこ
とにより、より良好な放熱特性が得られる。
【００６９】また、図６および図７の構成に加えて、図
８の半導体装置の完成品外観図で示すように、電力スイ
ッチング素子６−１〜６−６を搭載する領域側に貫通孔
８１、８２を設け、これらの貫通孔８１、８２を介して
半導体装置を外部装置に密着させて取り付けることによ
り、更なる放熱効果が得られる。
【００７０】なお、本実施形態では、リードフレームの
リードピンを両側に備えたデュアルインラインタイプの
半導体装置について説明したが、リードピンを片側のみ
に備えたシングルインラインタイプの半導体装置にも本
発明を適用可能であることはいうまでもない。
【００７１】
【発明の効果】以上説明したように、本発明によれば、
出力用半導体素子と制御用半導体素子を１つの樹脂パッ
ケージに内蔵し、小型、軽量、低価格化を可能にすると
ともに、ノイズによる誤動作を低減した半導体装置を実
現することが可能になる。
【００７２】また、出力用半導体素子と制御用半導体素
子を１つの樹脂パッケージに内蔵した際に生じる、高電
力を扱う出力用半導体素子による発熱を効率良く放散さ
せることが可能になる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による、封止樹脂が形
成される前の半導体装置の構成を示す外観平面図
【図２】 本発明の第１実施形態による半導体装置の各
製造工程を示す平面図
【図３】 本発明の第１実施形態による半導体装置をモ
ータ駆動用インバータ回路に用いた場合の等価回路図
【図４】 本発明の第２実施形態による、封止樹脂が形
成される前の半導体装置の構成を示す外観平面図
【図５】 本発明の第２実施形態による半導体装置の各
製造工程を示す平面図
【図６】 図４に示す半導体装置をＡ−Ａ’線に沿って
切断した状態の一例を示す断面図
【図７】 図４に示す半導体装置をＡ−Ａ’線に沿って
切断した状態の他の例を示す断面図
【図８】 本発明による貫通孔を設けた半導体装置の完
成品を示す外観平面図
【図９】 樹脂パッケージ９の熱抵抗−熱伝導率特性を
示すグラフ
【図１０】 樹脂パッケージ９の熱抵抗−樹脂厚み特性
を示すグラフ
【図１１】 樹脂封止後（ａ）および樹脂封止前（ｂ）
における従来の出力用半導体素子の外観平面図
【図１２】 樹脂封止後（ａ）および樹脂封止前（ｂ）
における従来の制御用半導体素子の外観平面図
【図１３】 従来の出力用半導体素子および制御用半導
体素子をモータ駆動用インバータ回路に用いた場合の等
価回路図
【符号の説明】
１、１’ 半導体装置 ６−１〜６−６ 電力スイッチング素子（第１半導体素
子） ７−１〜７−３、７−１’〜７’−３ 制御素子（第２
半導体素子） ９ 樹脂パッケージ １０ 金属細線 １１−１〜１１−６、１１’−１〜１１’−６ 電力ス
イッチング素子搭載部（第１素子搭載部） １２−１〜１２−３、１２’−１〜１２’−３ 制御素
子搭載部（第２素子搭載部） ３１、３１’ 電力スイッチング素子間配線部（第１素
子間配線部） ３２、３２’ 制御素子間配線部（第２素子間配線部） ４１、４１’ 電力スイッチング素子搭載側の接続リー
ド部（第１接続リード部） ４２、４２’ 制御素子搭載側の接続リード部（第２接
続リード部） ５１ 電力スイッチング素子用引出し配線部（第１引出
し配線部） ５２ 制御素子用引出し配線部（第２引出し配線部） ８１、８２ 貫通孔
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/50

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 リードフレームに搭載された複数の半導
    体素子が樹脂パッケージ内に封止された半導体装置であ
    って、 前記リードフレームは、 前記樹脂パッケージの一端に形成された第１接続リード
    部、および前記一端に対向する他端に形成された第２接
    続リード部からなり、外部との電気的な接続を行うため
    の複数の接続リード部と、 前記第１接続リード部が形成された側に複数の第１半導
    体素子を搭載するための複数の第１素子搭載部、および
    前記第２接続リード部が形成された側に、前記第１半導
    体素子よりも小さな電力で動作する複数の第２半導体素
    子を搭載するための複数の第２素子搭載部からなり、前
    記第１半導体素子と前記第２半導体素子を前記リードフ
    レームの同一面に搭載する複数の素子搭載部と、 前記第１半導体素子の少なくとも２つを電気的に接続す
    るために、少なくとも前記複数の第１素子搭載部の間に
    形成された第１素子間配線部、および前記第２半導体素
    子の少なくとも２つを電気的に接続するために、少なく
    とも前記複数の第２素子搭載部の間に形成された第２素
    子間配線部からなる複数の素子間配線部とを備えたこと
    を特徴とする半導体装置。
  2. 【請求項２】 前記第１素子間配線部は、金属細線を介
    して前記第１半導体素子の少なくとも２つを電気的に接
    続するために、前記第１素子搭載部と前記第２素子搭載
    部との間に形成された第１引出し配線部を有し、前記第
    ２素子間配線部は、金属細線を介して前記第２半導体素
    子の少なくとも２つを電気的に接続するために、前記第
    １素子搭載部と前記第２素子搭載部との間に形成された
    第２引出し配線部を有することを特徴とする請求項１記
    載の半導体装置。
  3. 【請求項３】 前記第１半導体素子は電力スイッチング
    素子であり、前記第２半導体素子は前記電力スイッチン
    グ素子の駆動を制御するための制御素子であることを特
    徴とする請求項１または２記載の半導体装置。
  4. 【請求項４】 前記樹脂パッケージは、前記第１および
    第２半導体素子が搭載される前記リードフレームの表面
    側およびその裏面側の両方に形成され、４０×１０-4ｃ
    ａｌ／ｓｅｃ・ｃｍ・℃以上の熱伝導率を有し、前記裏
    面側の全面における樹脂パッケージの厚み、または前記
    第１半導体素子が搭載される表面側の領域に対応する裏
    面側の領域における樹脂パッケージの厚みが５０μｍか
    ら６００μｍであることを特徴とする請求項１から３の
    いずれか一項記載の半導体装置。
  5. 【請求項５】 前記リードフレームの前記第１素子搭載
    部は、前記第２素子搭載部よりも大きな厚みを有するこ
    とを特徴とする請求項１から３のいずれか一項記載の半
    導体装置。
  6. 【請求項６】 前記半導体装置は、外部装置に取り付け
    るための貫通孔を２つ以上有し、前記貫通孔は前記第１
    半導体素子を搭載する領域側に形成されていることを特
    徴とする請求項１から５のいずれか一項記載の半導体装
    置。
  7. 【請求項７】 請求項１から６のいずれか一項記載の半
    導体装置を用いたインバータ回路であって、前記第１半
    導体素子は、負荷に対して電力を供給するために、トー
    テムポール接続構造を有する２つの電力スイッチング素
    子の少なくとも１つの組からなることを特徴とするイン
    バータ回路。
JP2000244803A 2000-08-11 2000-08-11 半導体装置およびそれを用いたインバータ回路 Expired - Fee Related JP3812878B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000244803A JP3812878B2 (ja) 2000-08-11 2000-08-11 半導体装置およびそれを用いたインバータ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000244803A JP3812878B2 (ja) 2000-08-11 2000-08-11 半導体装置およびそれを用いたインバータ回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006125380A Division JP4634962B2 (ja) 2006-04-28 2006-04-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2002057282A true JP2002057282A (ja) 2002-02-22
JP3812878B2 JP3812878B2 (ja) 2006-08-23

Family

ID=18735437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000244803A Expired - Fee Related JP3812878B2 (ja) 2000-08-11 2000-08-11 半導体装置およびそれを用いたインバータ回路

Country Status (1)

Country Link
JP (1) JP3812878B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294464A (ja) * 2004-03-31 2005-10-20 Renesas Technology Corp 半導体装置
JP2005310907A (ja) * 2004-04-19 2005-11-04 Renesas Technology Corp 半導体装置
JP2007012857A (ja) * 2005-06-30 2007-01-18 Renesas Technology Corp 半導体装置
JP2008053748A (ja) * 2007-11-05 2008-03-06 Renesas Technology Corp 半導体装置
JP2009027090A (ja) * 2007-07-23 2009-02-05 Fuji Electric Device Technology Co Ltd 半導体装置
JP2013051376A (ja) * 2011-08-31 2013-03-14 Denso Corp 電子装置の製造方法
JP2016111088A (ja) * 2014-12-03 2016-06-20 ルネサスエレクトロニクス株式会社 半導体装置
CN106468757A (zh) * 2015-08-21 2017-03-01 三垦电气株式会社 半导体模块的测试方法以及半导体模块
JP2017045747A (ja) * 2015-08-24 2017-03-02 三菱電機株式会社 半導体装置
JP2017220627A (ja) * 2016-06-10 2017-12-14 三菱電機株式会社 半導体装置
CN108257936A (zh) * 2018-01-03 2018-07-06 四川明泰电子科技有限公司 一种dip16多芯片封装异形引线框架及其封装方法
WO2023223802A1 (ja) * 2022-05-19 2023-11-23 ローム株式会社 半導体装置

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8159054B2 (en) 2004-03-31 2012-04-17 Renesas Electronics Corporation Semiconductor device
US8575733B2 (en) 2004-03-31 2013-11-05 Renesas Electronics Corporation Semiconductor device
JP2005294464A (ja) * 2004-03-31 2005-10-20 Renesas Technology Corp 半導体装置
US8796827B2 (en) 2004-03-31 2014-08-05 Renesas Electronics Corporation Semiconductor device including a DC-DC converter
US9412701B2 (en) 2004-03-31 2016-08-09 Renesas Electronics Corporation Semiconductor device including a DC-DC converter
JP4489485B2 (ja) * 2004-03-31 2010-06-23 株式会社ルネサステクノロジ 半導体装置
KR101116195B1 (ko) 2004-03-31 2012-03-07 르네사스 일렉트로닉스 가부시키가이샤 반도체장치
US8350372B2 (en) 2004-03-31 2013-01-08 Renesas Electronics Corporation Semiconductor device including a DC-DC converter
KR101116202B1 (ko) * 2004-03-31 2012-03-07 르네사스 일렉트로닉스 가부시키가이샤 반도체장치
JP4565879B2 (ja) * 2004-04-19 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2005310907A (ja) * 2004-04-19 2005-11-04 Renesas Technology Corp 半導体装置
JP2007012857A (ja) * 2005-06-30 2007-01-18 Renesas Technology Corp 半導体装置
JP2009027090A (ja) * 2007-07-23 2009-02-05 Fuji Electric Device Technology Co Ltd 半導体装置
JP4705945B2 (ja) * 2007-11-05 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2008053748A (ja) * 2007-11-05 2008-03-06 Renesas Technology Corp 半導体装置
JP2013051376A (ja) * 2011-08-31 2013-03-14 Denso Corp 電子装置の製造方法
US8839509B2 (en) 2011-08-31 2014-09-23 Denso Corporation Method for manufacturing electronic apparatus
JP2016111088A (ja) * 2014-12-03 2016-06-20 ルネサスエレクトロニクス株式会社 半導体装置
CN106468757A (zh) * 2015-08-21 2017-03-01 三垦电气株式会社 半导体模块的测试方法以及半导体模块
JP2017045747A (ja) * 2015-08-24 2017-03-02 三菱電機株式会社 半導体装置
JP2017220627A (ja) * 2016-06-10 2017-12-14 三菱電機株式会社 半導体装置
CN108257936A (zh) * 2018-01-03 2018-07-06 四川明泰电子科技有限公司 一种dip16多芯片封装异形引线框架及其封装方法
WO2023223802A1 (ja) * 2022-05-19 2023-11-23 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JP3812878B2 (ja) 2006-08-23

Similar Documents

Publication Publication Date Title
US6166464A (en) Power module
US6593622B2 (en) Power mosfet with integrated drivers in a common package
USRE43663E1 (en) Semiconductor device
US9159720B2 (en) Semiconductor module with a semiconductor chip and a passive component and method for producing the same
US7095099B2 (en) Low profile package having multiple die
US7732929B2 (en) Power semiconductor component with semiconductor chip stack in a bridge circuit and method for producing the same
US8115294B2 (en) Multichip module with improved system carrier
US7149088B2 (en) Half-bridge power module with insert molded heatsinks
US7002249B2 (en) Microelectronic component with reduced parasitic inductance and method of fabricating
US7592688B2 (en) Semiconductor package
US10319671B2 (en) Semiconductor package with leadframe
US6529062B2 (en) Power module
JP2003197862A (ja) 電力モジュール及びその組立て方法
JP2005510878A (ja) マルチチップ・モジュール半導体装置
JP2002083927A (ja) 半導体装置
JP3812878B2 (ja) 半導体装置およびそれを用いたインバータ回路
JP4634962B2 (ja) 半導体装置
US5159515A (en) Protection circuit for power FETs in a half-bridge circuit
JP2001320009A (ja) 半導体装置
CN109841598B (zh) 多相半桥驱动器封装以及制造方法
JP3590106B2 (ja) 半導体装置
JP2009141150A (ja) 半導体装置
JP2001036001A (ja) 電力半導体モジュール
JP3525823B2 (ja) 相補型ｉｇｂｔの実装構造
JP3046017B1 (ja) コパッケ―ジｍｏｓ―ゲ―トデバイスおよび制御ｉｃ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060525

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060526

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100609

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100609

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110609

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120609

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees