JP2005294464A - 半導体装置 - Google Patents

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Nobuyoshi Matsuura
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Abstract

【課題】 非絶縁型ＤＣ−ＤＣコンバータの小型化及び電圧変換効率を向上させる。
【解決手段】 ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチ用のパワートランジスタとローサイドスイッチ用のパワートランジスタと、これらを駆動するドライバ回路とを夫々異なる半導体チップ５ａ、５ｂ、５ｃで構成し、前記３つの半導体チップ５ａ、５ｂ、５ｃを一つのパッケージ６ａに収納し、かつ、前記ハイサイドスイッチ用のパワートランジスタを含む半導体チップ５ａと前記ドライバ回路を含む半導体チップ５ｃとを近接して配置する。
【選択図】 図８

Description

本発明は、半導体装置技術に関し、特に電源回路を有する半導体装置に適用して有効な技術に関するものである。
近年、電源回路などの小型化および高速応答対応を達成するため、電源に使用されるパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高周波数化が進んでいる。
特に、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等の電源回路として使用される非絶縁型ＤＣ−ＤＣコンバータは、制御するＣＰＵ（Central Processing Unit）およびＤＳＰなどの大電流化および高周波化の傾向にある。
電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳ・ＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。
このようなＤＣ−ＤＣコンバータについては、例えば特開２００２−２１７４１６号公報に記載があり、ハイサイド用のパワーＭＯＳ・ＦＥＴとローサイド用のパワーＭＯＳ・ＦＥＴとを同一のパッケージで構成し、ハイサイド用のパワーＭＯＳ・ＦＥＴとローサイド用のパワーＭＯＳ・ＦＥＴ間の電圧変換効率を向上させる技術が開示されている（特許文献1参照）。
また、例えば特開２００１−２５２３９号公報には、制御回路とドライバ回路とパワーＭＯＳ・ＦＥＴとを１チップ化した、ＤＣ−ＤＣコンバータにおいて問題となるノイズを抵抗およびコンデンサにより低減する技術が開示されている（特許文献２参照）。
特開２００２−２１７４１６号公報 特開２００１−２５２３９号公報
上記ＤＣ−ＤＣコンバータの更なる小型化、高速化及び高効率化について検討した結果、次のような課題があることが本発明者により見出された。
特許文献1は、スイッチ用のハイサイド側パワーＭＯＳ・ＦＥＴ用半導体チップと、ローサイド側パワーＭＯＳ・ＦＥＴ用半導体チップの２つの導体チップを同一の樹脂封止型パッケージ内に取り込む技術を開示している。しかしながら、前記スイッチのオン／オフ動作を制御するための制御回路、言い換えれば、上記パワーＭＯＳ・ＦＥＴのゲートを駆動するドライバ回路については、詳細な言及は無い。上記ドライバ回路を異なる半導体チップを含む異なるパッケージで構成する場合、ＤＣ−ＤＣコンバータを構成するための部品点数が多くなり、実装面積が大きくなる。従って、ＤＣ−ＤＣコンバータの小型化を十分に達成できない懸念がある。更に、前記２つの異なるパッケージを接続するため、実装基板上での配線の引き回しが必要になるため、前記引き回し用配線に寄生するインダクタンスにより損失が生じ、電圧変換効率の低下が懸念される。前記損失の割合は、高周波化が進んだ場合には、特に顕著である。
また、特許文献1は、前記ドライバ回路を制御するための制御回路について特に言及していない。
また、特許文献２のように、前記ドライバ回路を制御するための制御回路、ドライバ回路とパワーＭＯＳ・ＦＥＴとを1チップ化すると、ＤＣ−ＤＣコンバータを構成するための半導体装置の小型化は実現できるが、チップの製造プロセスが複雑になり、それぞれの半導体素子や回路特性が充分に引き出されない懸念がある。このため、ＤＣ−ＤＣコンバータの高速化及び高効率化を十分に達成できない懸念がある。また、チップ製造に時間がかかる上、製品コストも増加する懸念がある。
上記懸念を低減または解消するためには、如何にして大電流、高周波化に対応し、かつ、小型化で電圧変換効率の高いＤＣ−ＤＣコンバータを得るかが重要な課題となっている。
本発明の一つの目的は、半導体装置の電圧変換効率を向上させることのできる技術を提供することにある。
本発明の他の目的は、半導体装置のパッケージの小型化を図ることのできる技術を提供することにある。
本発明の他の目的は、半導体装置の製造コストを低減することのできる技術を提供することにある。
本発明の他の目的は、半導体装置の信頼度の向上を図ることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、ハイサイドスイッチ用のパワートランジスタとローサイドスイッチ用のパワートランジスタと、これらを駆動するドライバ回路とを夫々異なる半導体チップで構成し、前記３つの半導体チップを一つのパッケージに収納し、かつ、前記ハイサイドスイッチ用のパワートランジスタを含む半導体チップと前記ドライバ回路を含む半導体チップとを近接して配置することにある。より具体的には、本発明の半導体装置は、それぞれが所定の間隔を持って配置された第１チップ搭載部、第２チップ搭載部及び第３チップ搭載部と、
前記第１、第２及び第３チップ搭載部の周囲に配置された複数の外部端子と、
前記第１チップ搭載部上に配置され、第１電界効果トランジスタを有する第１半導体チップと、
前記第２チップ搭載部上に配置され、第２電界効果トランジスタを有する第２半導体チップと、
前記第３チップ搭載部上に配置され、前記第１及び第２電界効果トランジスタの動作を制御する制御回路を含む第３半導体チップと、
前記第１、第２及び第３半導体チップと、前記第１、第２及び第３チップ搭載部と、前記複数の外部端子の一部を封止する樹脂体とを有し、
前記複数の外部端子は、入力用電源電位を供給する第１電源端子と、前記入力用電源電位よりも低い電位を供給する第２電源端子と、前記第３半導体チップの制御回路を制御する信号端子と、出力用電源電位を外部に出力する出力端子とを有し、
前記第１電界効果トランジスタは、そのソース・ドレイン経路が前記第１電源端子と前記出力端子との間に直列接続され、
前記第２電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第２電源端子との間に直列接続され、
前記第３半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第１及び第２電界効果トランジスタのそれぞれのゲートを制御し、
前記第３半導体チップは、前記第３半導体チップと前記第１半導体チップの距離が前記第３半導体チップと前記第２半導体チップの距離より近くなるように配置するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、本発明は、ハイサイドスイッチ用のパワートランジスタ（第１電界効果トランジスタ）とローサイドスイッチ用のパワートランジスタ（第２電界効果トランジスタ）と、これらを駆動するドライバ回路（制御回路）とを夫々異なる第１〜第３半導体チップで構成し、更に前記３つの半導体チップを一つのパッケージ（樹脂体）に収納し、更に、ハイサイドスイッチ用のパワートランジスタ（第１電界効果トランジスタ）を含む第１半導体チップとドライバ回路（制御回路）を含む第３半導体チップとを近接して配置したことにより、必要な回路ブロックを構成するために、最適の半導体素子形成技術を適用でき、更に、部品点数を低減でき、更に、高周波特性に大きく影響を及ぼすパッケージ内外の配線の寄生インダクタンス成分を低減することができる。従って、半導体装置の高速化、小型化及び高効率化を達成することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等の電源回路に用いられる非絶縁型ＤＣ−ＤＣコンバータである。図１は、その非絶縁型ＤＣ−ＤＣコンバータ１の一例の回路図を示している。非絶縁型ＤＣ−ＤＣコンバータ１は、制御回路２、ドライバ回路３ａ、３ｂ、電界効果トランジスタ（パワーＭＯＳ・ＦＥＴ）Ｑ１、Ｑ２、コイルＬ１、コンデンサＣ１等のような素子を有している。これら素子は、配線基板に実装され、配線基板の配線を通じて電気的に接続されている。なお、図１の符号４は、上記デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のＣＰＵ（Central Processing Unit）またはＤＳＰ(Digital Signal Processor)等のような負荷回路を示している。符号のＥＴ１、ＥＴ２及びＥＴ３は端子を示している。このような非絶縁型ＤＣ−ＤＣコンバータ１は、図５４に示すように、一つのＣＰＵに対して複数個並列接続するように配置されている。
制御回路２は、電界効果トランジスタＱ１（第１電界効果トランジスタ）、Ｑ２（第２電界効果トランジスタ）の電圧スイッチオンの幅（オン時間）を制御する信号を供給する回路である。この制御回路２は、第1電界効果トランジスタＱ１、第２電界効果トランジスタＱ２及びドライバ回路３ａ、３ｂとは別にパッケージングされている。この制御回路２の出力は、ドライバ回路３ａ（以下、第１制御回路とも言う）、３ｂ（以下、第２制御回路とも言う）の入力に電気的に接続され、第１制御回路３ａ、第２制御回路３ｂは、制御回路２から供給された制御信号によって、第１及び第２電界効果トランジスタＱ１、Ｑ２のゲートを制御する回路である。第１及び第２制御回路３ａ、３ｂは、例えばＣＭＯＳインバータ回路によって形成されている。第１制御回路３ａの回路図の一例を図２に示す。第１制御回路３ａは、ｐチャネル型の電界効果トランジスタＱ３とｎチャネル型の電界効果トランジスタＱ４とが直列に相補接続された回路構成を有している。なお、図２の符号のＤはドレイン、Ｇはゲート、Ｓはソースを示している。前記制御回路３ａは、制御信号ＩＮ１に基づいて制御され、電界効果トランジスタＱ１を介して、出力ＯＵＴ１のレベルを制御している。
図５に示すように、第１及び第２制御回路３ａ、３ｂの入力（ＩＮ１）は、制御回路２から制御信号が供給される端子（信号端子）と電気的に接続されている。第１及び第２制御回路３ａ、３ｂの出力は、それぞれ第１及び第２電界効果トランジスタＱ１、Ｑ２のゲートに電気的に接続されている。第１及び第２電界効果トランジスタＱ１、Ｑ２は、入力用電源電位Ｖｉｎが供給される端子ＥＴ１（第１電源端子）と、基準電位ＧＮＤが供給される端子ＥＴ４（第２電源端子）との間に直列接続されている。入力用電源電位Ｖｉｎは、例えば５〜１２Ｖ程度である。また基準電位ＧＮＤは、例えば入力用電源電位よりも低い電源電位であり、例えば接地電位で０（零）Ｖである。また非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数（第１及び第２電界効果トランジスタＱ１、Ｑ２をオン、オフするときの周期）は、例えば１ＭＨｚ程度である。
第１電界効果トランジスタＱ１は、ハイサイドスイッチ（高電位側：第１動作電圧）用であり、非絶縁型ＤＣ−ＤＣコンバータ１の出力Ｖout（負荷回路４の入力）に電力を供給するコイルＬ１にエネルギーを蓄えるためのスイッチ機能を有している。この第１電界効果トランジスタＱ１は、チャネルがチップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。本発明者の検討によれば、ハイサイドスイッチ用の電界効果トランジスタＱ１では、それに付加される寄生容量により、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数が高くなるにつれスイッチング損失（ターンオン損失及びターンオフ損失）が大きく見えてくるようになる。従って、通常であれば、スイッチング損失を考慮してハイサイドスイッチ用の電界効果トランジスタとして、チャネルがチップの表面（チップの厚さ方向に対して垂直方向）に形成される横型の電界効果トランジスタを適用することが望ましい。この理由は、横型の電界効果トランジスタは、ゲート電極とドレイン領域のオーバーラップ面積が、縦型の電界効果トランジスタに比べて小さいため、ゲートとドレイン間に付加される寄生容量（ゲート寄生容量）を低減できるからである。
しかし、横型の電界効果トランジスタの動作時において生じる抵抗（オン抵抗）を縦型の電界効果トランジスタと同程度の値を得ようとすると、横型の電界効果トランジスタのセル面積は縦型の電界効果トランジスタのセル面積の約２．５倍以上と大きくなるため、素子の小型化に不利である。縦型の電界効果トランジスタの場合、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができる。すなわち、ハイサイドスイッチ用の第１電界効果トランジスタＱ１を縦型の電界効果トランジスタで形成することにより、素子の小型化を実現することができ、パッケージングを小型化することができる。
一方、第２電界効果トランジスタＱ２は、ローサイドスイッチ（低電位側：第２動作電圧）用の電界効果トランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ１の整流用のトランジスタであって、制御回路２からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。この第２電界効果トランジスタＱ２は、第１電界効果トランジスタＱ１と同様にチャネルがチップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。図３に示すように、ローサイドスイッチ用の電界効果トランジスタでは、その電圧をかけている間の時間（オン時間）が、ハイサイドスイッチ用の電界効果トランジスタのオン時間に比べて長くなるので、スイッチング損失よりもオン抵抗による損失が大きく見えてくるので、縦型の電界効果トランジスタを適用することが有利である。すなわち、ローサイドスイッチ用の第２電界効果トランジスタＱ２を縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ１に流れる電流が増大しても電圧変換効率を向上させることができる。
これら第１電界効果トランジスタＱ１のソースと、第２電界効果トランジスタＱ２のドレインとを結ぶ配線間には、出力用電源電位を外部に供給する出力端子ＥＴ５が設けられ、この出力端子には出力配線が電気的に接続されている。また、この出力配線には、上記コイルＬ１が電気的に接続されている。また、コイルＬ１の後段において出力配線と基準電位ＧＮＤの供給用の端子との間には上記コンデンサＣ１が電気的に接続されている。
このような回路では、第１及び第２電界効果トランジスタＱ１、Ｑ２で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイドスイッチ用の第１電界効果トランジスタＱ１がオンの時、第１電界効果トランジスタＱ１のドレインに電気的に接続された第１電源端子から第1電界効果トランジスタＱ１を通じて出力端子に電流（第１電流）Ｉ１が流れ、ハイサイドスイッチ用の第１電界効果トランジスタＱ１がオフの時、コイルＬ１の逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にローサイドスイッチ用の第２電界効果トランジスタＱ２をオンすることで、電圧降下を少なくすることができる。上記図３は、この非絶縁型ＤＣ−ＤＣコンバータ１のタイミングチャートの一例を示している。上記のようにローサイド用の第２電界効果トランジスタＱ２のオン時間は、ハイサイドスイッチ用の第１電界効果トランジスタＱ１のオン時間よりも長い。Ｔｏｎはハイサイドスイッチ用の第１電界効果トランジスタＱ１のオン時のパルス幅、Ｔはパルス周期を示している。上記電流Ｉ１は、例えば２０Ａ程度の大きな電流である。
ところで、近年は、負荷回路４の駆動電流の増大に伴い、必要とされる非絶縁型ＤＣ−ＤＣコンバータ１の駆動電流も増大している。また、非絶縁型ＤＣ−ＤＣコンバータ１の小型化が要求されている。更に、低電圧を安定的に供給するため、必要とされる非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数も高くなってきている。非絶縁型ＤＣ−ＤＣコンバータ１の小型化が要求されている理由は、半導体装置の全体的な小型化要求の他、小型化することは非絶縁型ＤＣ−ＤＣコンバータ１と負荷回路４との距離を短縮でき、負荷回路４に短時間で大電流を供給する上で好ましいからである。また、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数を高くする他の理由は、コイルＬ１やコンデンサＣ１の単位素子を減らすことができ、コイルＬ１やコンデンサＣ１を小型化できるからである。
ところが、上記のような大電流化や高周波化が進むと、図４に示す、非絶縁型ＤＣ−ＤＣコンバータ５０において、ハイサイドスイッチ用の第１電界効果トランジスタＱ１のソース側に寄生するインダクタンスＬｓＨとゲート側に寄生するインダクタンスＬｇＨ、ローサイドスイッチ用の第２電界効果トランジスタＱ２のソース側に寄生するインダクタンスＬｓＬの影響により、非絶縁型ＤＣ−ＤＣコンバータ５０の電圧変換効率が低下するという問題があることを本発明者は見出した。図４は非絶縁型ＤＣ−ＤＣコンバータ５０に寄生するインダクタンス成分を示した等価回路図である。符号ＬｄＨ、Ｌｇｈ、ＬｓＨ、ＬｄＬ、ＬｇＬ、ＬｓＬは、第１及び第２電界効果トランジスタＱ１、Ｑ２のパッケージ及びプリント配線基板の配線等に寄生するインダクタンスを示している。またＶｇＨは第１電界効果トランジスタＱ１をオンにするためのゲート電圧、符号のＶｇＬは第２電界効果トランジスタＱ２をオンにするためのゲート電圧を示している。
寄生のインダクタンスＬｓＨが増加すると、ハイサイドスイッチ用の第１電界効果トランジスタＱ１のターンオン損失およびターンオフ損失（特にターンオン損失）が著しく大きくなり、非絶縁型ＤＣ−ＤＣコンバータ５０の電圧変換効率が低下する。ターンオン損失及びターンオフ損失は、周波数及び出力電流に比例するので、上記のように非絶縁型ＤＣ−ＤＣコンバータ５０の大電流化及び高周波化が進むにつれ、損失成分が大きくなる。
次に、寄生のインダクタンスＬｓＨが増加すると、ターンオン及びターンオフが遅くなり、ターンオン損失及びターンオフ損失が増加する原因について説明する。図５は、非絶縁型ＤＣ−ＤＣコンバータ５０の回路動作の説明図、図６は図５の回路動作時のデバイス断面の説明図である。
ハイサイドスイッチ用の第１電界効果トランジスタＱ１のゲート電圧がしきい値電圧を超え、第１電界効果トランジスタＱ１のドレイン領域ＤＲ１からソース領域ＳＲ１に向かって電流（第１電流）Ｉ１が流れ始めると、寄生のインダクタンスＬｓＨにより、逆起電力（ＬｓＨ×ｄｉ／ｄｔ）が発生し、図４、図５及び図６のＡ点に比べ、ハイサイドスイッチ用の第１電界効果トランジスタＱ１のソース電位が高くなる。第１電界効果トランジスタＱ１のゲート電圧は、ドライバ回路３ａにより、点Ａを基準に与えられるので、ハイサイドスイッチ用の第１電界効果トランジスタＱ１のゲート領域Ｇ１とソース領域ＳＲ１間に印加される電圧は、ゲート電圧ＶｇＨよりも低くなる。このため、ハイサイドスイッチ用の第１電界効果トランジスタＱ１のチャネル抵抗Ｒ１が充分に下がらないので、電流Ｉ１の損失が発生する。すなわち、ターンオン時間が長くなる。上記のように大電力化及び高周波化によりターンオン損失及びターンオフ損失が増加するのは、大電力化及び高周波化により逆起電力（ＬｓＨ×ｄｉ／ｄｔ）が増加するからである。
またハイサイドスイッチ用の第１電界効果トランジスタＱ１は、非絶縁型ＤＣ−ＤＣコンバータ１の出力（負荷回路４の入力）に電力を供給するコイルＬ１にエネルギーを蓄えるためのスイッチ機能を有しているため、高周波化においてスイッチング動作の高速化を要求される。しかし、第１制御回路３ａと第１電界効果トランジスタＱ１との間には、寄生のインダクタンスＬｇＨが生じるため、スイッチング動作は遅くなる。すなわち、スイッチング損失となり、電圧変換効率は低下する。
一方、ローサイドスイッチ用の第２電界効果トランジスタＱ２では、上記のようなスイッチング損失が生じないような構成になっている。すなわち、ハイサイドスイッチ用の第１電界効果トランジスタＱ１をオフすると、ローサイドスイッチ用の第２電界効果トランジスタＱ２に並列に接続されている寄生ダイオードＤ２を通じて基準電位ＧＮＤから第２電界効果トランジスタＱ２のドレイン領域ＤＲ２に向かって電流（第２電流）Ｉ２１が流れる。この状態で、ローサイドスイッチ用の第２電界効果トランジスタＱ２のゲート領域Ｇ２にゲート電圧ＶｇＬを印加しオンすると、第２電界効果トランジスタＱ２のソース領域ＳＲ２から第２電界効果トランジスタＱ２のチャネル領域を通じてドレイン領域ＤＲ２に向かって電流（第３電流）Ｉ２２が流れるが、その前に既に上記電流Ｉ２１が流れており、電流Ｉ２２が流れる時の単位時間当たりの電流変化量が小さいので、寄生のインダクタンスＬｓＬによる逆起電力は無視できるほど小さく実質的な損失につながらないからである。
ローサイドスイッチ用の第２電界効果トランジスタＱ２に並列に接続されている寄生ダイオードＤ２に電流（第２電流）Ｉ２１が先に流れているため、ローサイドスイッチ用の第２電界効果トランジスタＱ２では、スイッチング損失がほとんど無視できる。これに対しハイサイドスイッチ用の第１電界効果トランジスタＱ１においても、同様に寄生ダイオードＤ１が存在する。しかし、寄生ダイオードＤ１、Ｄ２は、それぞれ第１及び第２電界効果トランジスタＱ１、Ｑ２のソースＳＲ１、ＳＲ２側にアノード、それぞれ第１及び第２電界効果トランジスタＱ１、Ｑ２のドレイン領域ＤＲ１、ＤＲ２側にカソードが形成される。このため、ハイサイドスイッチ用の第１電界効果トランジスタＱ１では、第１電界効果トランジスタＱ１のドレイン領域ＤＲ１からソース領域ＳＲ１に向かって流れる電流（第１電流）と同じ向き（順方向）に形成されないため、ゲート電圧ＶｇＨを印加し、オンする前に第１電界効果トランジスタＱ１に電流が流れていないため、単位時間当たりの電流変化量が小さくならないことから、スイッチング損失が生じる。
また、第２電界効果トランジスタＱ２は、非絶縁型ＤＣ−ＤＣコンバータ１の整流用のトランジスタであって、制御回路２からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このため、第２電界効果トランジスタＱ２のオン時間は、第１電界効果トランジスタＱ１よりも長いため、スイッチング損失よりもオン抵抗による損失が顕著となり、オン抵抗の低抵抗化が要求される。しかし、第２電界効果トランジスタＱ２と基準電位ＧＮＤが供給される端子（第２電源端子）との間には、寄生のインダクタンスＬｓＬが生じるため、オン抵抗は増加し、電流変換効率は低下する。
本実施の形態１では、上記のようなハイサイドスイッチ用の第１電界効果トランジスタＱ１のソース側に寄生するインダクタンスＬｇＨ、ＬｓＨ、ＬｓＬの影響により非絶縁型ＤＣ−ＤＣコンバータの電圧変換効率が低下する問題を回避することを主目的として、図７に示すように、ローサイドスイッチ用の第２電界効果トランジスタＱ２は、ハイサイドスイッチ用の第１電界効果トランジスタＱ１が形成された半導体チップ（第１半導体チップ）５ａとは別体の半導体チップ（第２半導体チップ）５ｂに形成した。また、ドライバ回路（第１及び第２制御回路）３ａ、３ｂは互いに同期して交互に動作するものなので、全体的な回路動作の安定性の観点からは、第１及び第２制御回路３ａ、３ｂを同一の半導体チップ（第３半導体チップ）５ｃに形成した。
また、それら半導体チップ５ａ、５ｂ、５ｃを同一のパッケージ６ａ内に樹脂封止した。これにより、配線インダクタンスを低減できる。また、非絶縁型ＤＣ−ＤＣコンバータ１を小さくすることができる。ここで、配線インダクタンスのみに着目すれば、ハイサイドスイッチ用の第１電界効果トランジスタＱ１とローサイドスイッチ用の第２電界効果トランジスタＱ２も上記半導体チップ５ｃに形成した方が好ましい。しかし、一つの半導体チップで形成すると、製造プロセスが複雑になりそれぞれの素子特性が充分に引き出されない。このため製造に時間がかかる上、コストが増大する問題もある。また、ローサイドスイッチ用の第２電界効果トランジスタＱ２は、上記のようにハイサイドスイッチ用の第１電界効果トランジスタＱ１に比べてオン時間が長いため発熱し易い。したがって、ローサイドスイッチ用の第２電界効果トランジスタＱ２を、ハイサイドスイッチ用の第１電界効果トランジスタＱ１と同一の半導体チップに形成してしまうと、ローサイドスイッチ用の第２電界効果トランジスタＱ２の動作時に発生した熱が半導体基板を通じてハイサイドスイッチ用の第１電界効果トランジスタＱ１に悪影響を及ぼすことも懸念される。このような観点からも本実施の形態１では、ハイサイドスイッチ用の第１電界効果トランジスタＱ１が形成された半導体チップ５ａと、ローサイドスイッチ用の第２電界効果トランジスタＱ２が形成された半導体チップ５ｂと、第１及び第２制御回路３ａ、３ｂが形成された半導体チップ５ｃとを、それぞれ別体の半導体チップに分けて形成している。これにより、ハイサイドスイッチ用の第１電界効果トランジスタＱ１とローサイドスイッチ用の第２電界効果トランジスタＱ２と第１及び第２電界効果トランジスタ３ａ、３ｂとを同一の半導体チップに形成する場合に比べて、非絶縁型ＤＣ−ＤＣコンバータ１の製造プロセスを容易にすることができるので、素子特性を充分に引き出すことができる。このため、非絶縁型ＤＣ−ＤＣコンバータ１の製造時間を短縮でき、また、コストを低減できる。またハイサイドスイッチ用の第１電界効果トランジスタＱ１と第１及び第２制御回路３ａ、３ｂとが、ローサイドスイッチ用の第２電界効果トランジスタＱ２の動作時に発生した熱による悪影響を受けないようにすることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。
しかし、電圧変換効率を向上するためには、３つの半導体チップ５ａ、５ｂ、５ｃを単にダイパッド７ａ１、７ａ２、７ａ３に配置し、同一のパッケージ６ａで樹脂封止するだけでは、寄生のインダクタンスが充分に低減することができないことを本発明者は見出した。次に、図７に示した本実施の形態１の非絶縁型ＤＣ−ＤＣコンバータ１の具体的な構成例を図８〜図２０により説明する。
図８は非絶縁型ＤＣ−ＤＣコンバータ１の一部の回路を含むパッケージ６ａの構成例の平面図、図９は図８のＹ１−Ｙ１線の断面図、図１０は図８の半導体装置の製造方法を示す組み立てフロー図、図１１はリードフレームの単位領域の平面図、図１２は図１１のリードフレームの裏面を示す平面図、図１３は図１０に示す組み立てフローのダイボンディング工程に対応した組み立て状態の一例を示すリードフレームの単位領域の平面図、図１４は図１０に示す組み立てフローのワイヤボンディング工程に対応した組み立て状態の一例を示すリードフレームの単位領域の平面図である。図１５は図８の半導体チップ５ａの拡大平面図、図１６は図１５のＢ−Ｂ線の断面図、図１７は図８の半導体チップ５ｂの要部拡大断面図、図１８は図１５のＣ−Ｃ線の断面図、図１９は半導体チップ５ｂの拡大平面図、図２０は図８の半導体チップ５ｃの出力段回路構成図、図２１は図８の半導体チップ５ｃの要部断面図である。なお、図８では、図面を見易くするため、半導体チップ５ａ、５ｂ、５ｃ、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂ上の封止樹脂体８を取り除いて示すとともに、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂにハッチングを付した。
本実施の形態１の上記パッケージ６ａは、例えばＱＦＮ（Quad Flat Non-leaded package）構成とされている。ただし、ＱＦＮに限定されるものではなく種々変更可能であり、例えば、ＱＦＰ（Quad Flat Package）やＳＯＰ(Small Out line Package)等のようなフラットパッケージ構成としても良い。パッケージ６ａは、３つのダイパッド（チップ搭載部材）７ａ１、７ａ２、７ａ３と、複数のリード（外部端子、インナーリード）７ｂ１、７ｂ２、７ｂ３、７ｂ４と、ボンディングワイヤ（以下、単にワイヤという）ＷＲと、封止部材（樹脂封止体）８とを有している。ダイパッド（第１タブ、第１チップ搭載部）７ａ１、ダイパッド（第２タブ、第２チップ搭載部）７ａ２、ダイパッド（第３タブ、第３チップ搭載部）７ａ３及び複数のリード７ｂ（７ｂ１、７ｂ２、７ｂ３、７ｂ４）は、例えばアロイ等のような金属からなる。ワイヤＷＲは、例えば金（Ａｕ）等からなる。封止部材８は、例えばエポキシ系樹脂からなる。
図８に示すように、ダイパッド７ａ１、７ａ２、７ａ３は、方形状であり、それぞれが所定の間隔を持って配置され、前記複数のリード７ｂとともに、リードフレームを構成する。図８の左上のダイパッド７ａ１上には、半導体チップ５ａがその主面を上に向けた状態でダイパッド７ａ２の一辺と隣り合うダイパッド７ａ１の一辺に寄せて配置（搭載）されている。半導体チップ５ａの主面には、上記のようにハイサイドスイッチ用の第１電界効果トランジスタＱ１が形成されている。また、半導体チップ５ａの主面には、各種回路の電極を引き出す外部端子として複数のボンディングパッド（以下、単にパッドという）ＢＰが配置されている。このように、半導体チップ５ａをダイパッド７ａ２に寄せて配置することで、第１電界効果トランジスタＱ１のソースと第２電界効果トランジスタＱ２のドレインとの間に生じる寄生のインピーダンスＬｓＨを低減することができる。また、図８の下側の相対的に最も大きなダイパッド７ａ２上には、半導体チップ５ｂがその主面を上に向けた状態で出力端子よりも第２電源端子（端子ＥＴ４、Ｌ字ラインに沿って配置された複数のリード７ｂ２）に近いダイパッド７ａ２の角部に寄せて配置されている。半導体チップ５ｂの主面には、上記のようにローサイドスイッチ用の第２電界効果トランジスタＱ２が形成されている。また、半導体チップ５ｂの主面には、各種回路の電極を引き出す外部端子として複数の電極用のパッドＢＰが配置されている。このように、半導体チップ５ｂを第２電源端子の角部に寄せて配置することで、第２電界効果トランジスタＱ２のソースと第２電源端子との間に形成するワイヤＷＲの配線長さを短くできる。これにより、ワイヤＷＲの配線抵抗を低減でき、かつ、基準電位ＧＮＤをさらに強化することができる。さらに、図８の右上のダイパッド７ａ３上には、半導体チップ５ｃがその主面を上に向けた状態で半導体チップ５ｃと半導体チップ５ａとの距離が半導体チップ５ｃと半導体チップ５ｂとの距離よりも近くなるように配置されている。半導体チップ５ｃの主面には、上記のように第１及び第２制御回路３ａ、３ｂが形成されている。また、半導体チップ５ｃの主面には、各種回路の電極を引き出す外部端子として複数の電極用のパッドＢＰが配置されている。このように、半導体チップ５ｃは半導体チップ５ｃと半導体チップ５ａとの距離が半導体チップ５ｃと半導体チップ５ｂとの距離よりも近くなるように配置することで、第１電界効果トランジスタＱ１のゲートと半導体チップ５ｃとの間に生じる寄生のインダクタンスＬｇＨを低減でき、スイッチング損失を改善することができる。これら半導体チップ５ａ、５ｂ、５ｃを、それぞれダイパッド７ａ１、７ａ２、７ａ３における所定の位置に配置することで、単にダイパッド７ａ１、７ａ２、７ａ３に半導体チップ５ａ、５ｂ、５ｃを配置するよりも電圧変換効率を向上することができる。なお、半導体チップ５ａ、５ｂ、５ｃは、各々の特性の違いから外形サイズ（面積）は異なり、半導体チップ５ａの外形サイズは半導体チップ５ｃの外形サイズよりも大きく形成され、半導体チップ５ｂの外形サイズは半導体チップ５ａの外形サイズよりも大きく形成されている。また、複数の電極用のパッドＢＰは、例えばアルミニウム等のようなメタルからなる。半導体チップ５ｃは第１及び第２制御回路３ａ、３ｂを有し、第１及び第２制御回路３ａ、３ｂはそれぞれ第１及び第２電界効果トランジスタＱ１、Ｑ２のゲートを制御する制御回路であるため、パッケージ全体のサイズを考慮して、できるだけ素子の外形サイズを小さくしたい。これに対し、第１及び第２電界効果トランジスタＱ１、Ｑ２には、電流Ｉ１、Ｉ２が流れるため、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位セル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップ５ａ、５ｂの外形サイズは、半導体チップ５ｃの外形サイズよりも大きく形成している。さらに、図３に示したように、ローサイドスイッチ用の第２電界効果トランジスタＱ２は、ハイサイドスイッチ用の第１電界効果トランジスタＱ１よりもオン時間が長い。このため、ローサイドスイッチ用の第２電界効果トランジスタＱ２のオン抵抗は、ハイサイドスイッチ用の第１電界効果トランジスタＱ１のオン抵抗よりもさらに低減する必要がある。これにより、半導体チップ５ｂの外形サイズは、半導体チップ５ａの外形サイズよりも大きく形成している。
半導体チップ５ａ、５ｂ、５ｃの電極用のパッドＢＰは、上記ワイヤＷＲを通じて各部と電気的に接続されている。例えば電極用のパッドＢＰのうち、半導体チップ５ａの第１電界効果トランジスタＱ１のソースに接続されたソース電極用のパッドＢＰ１は、複数のワイヤＷＲを通じて、ダイパッド７ａ１と電気的に接続されている他、半導体チップ５ｃの複数の電極用のパッドＢＰの中で、第１電界効果トランジスタＱ１のソースと電気的に接続される電極用のパッドＢＰ２と電気的に接続されている。また、半導体チップ５ａの第１電界効果トランジスタＱ１のゲートに接続されたゲート電極用のパッドＢＰ３は、複数のワイヤＷＲを通じて、半導体チップ５ｃの複数の電極用のパッドＢＰの中で、第１電界効果トランジスタＱ１のゲートと電気的に接続される電極用のパッドＢＰ４と電気的に接続されている。また、半導体チップ５ｂの第２電界効果トランジスタＱ２のソースに接続されたソース電極用のパッドＢＰ５は、複数のワイヤＷＲを通じて、複数のリード（第２電源端子）７ｂ２と電気的に接続されている他、半導体チップ５ｃの複数の電極用のパッドＢＰの中で、第２電界効果トランジスタＱ２のソースと電気的に接続される電極用のパッドＢＰ６と電気的に接続される。また、半導体チップ５ｂの第２電界効果トランジスタＱ２のゲートに接続されたゲート電極用のパッドＢＰ７は、複数のワイヤＷＲを通じて、半導体チップ５ｃの複数の電極用のパッドＢＰの中で、第２電界効果トランジスタＱ２のゲートと電気的に接続される電極用のパッドＢＰ８と電気的に接続される。複数のリード７ｂ２には、端子ＥＴ４を通じて基準電位ＧＮＤが供給される。また、半導体チップ５ａ、５ｂの裏面の各々は、第１及び第２電界効果トランジスタのドレインと接続したドレイン電極とされており、ダイパッド７ａ１、７ａ２と電気的に接続されている。ダイパッド７ａ１は、それと一体的に形成されたリード７ｂ１と電気的に接続されている。リード７ｂ１は、入力用電源電位Ｖｉｎが供給される端子ＥＴ１と電気的に接続される。また、ダイパッド７ａ２は、それと一体的に形成されたリード７ｂ３と電気的に接続されている。リード７ｂ３は、出力用電源電位を外部に供給する出力端子ＥＴ５と電気的に接続されている。端子ＥＴ５には、上記コイルＬ１が電気的に接続される。なお、上記ワイヤＷＲのワイヤボンディングには、例えば超音波熱圧着ボンディングが用いられる。このため、ダイパッド７ａ１、７ａ２、７ａ３におけるボンディング部に超音波が旨く伝わらないとボンディング不良となる虞があるため、図９に示すように、ハーフエッチ領域を避けてワイヤボンディングしている。これにより、ボンディング不良を抑制することができる。
半導体チップ５ａ、５ｂ、５ｃ及びワイヤＷＲは樹脂封止体８により封止されているが、ダイパッド７ａ１、７ａ２、７ａ３の裏面（チップ搭載部の反対側の面）と複数のリード７ｂの一部は外部に露出されている。半導体チップ５ａ、５ｂ、５ｃの動作時に発生した熱は、半導体チップ５ａ、５ｂ、５ｃの裏面からダイパッド７ａ１、７ａ２、７ａ３を通じてその裏面側から外部に放熱されるようになっている。また、各々のダイパッド７ａ１、７ａ２、７ａ３は、半導体チップ５ａ、５ｂ、５ｃの面積よりも大きく形成されている。これにより非絶縁型ＤＣ−ＤＣコンバータ１の放熱性を向上させることができる。なお、この構造ではダイパッド７ａ１、７ａ２、７ａ３の裏面（半導体チップ５ａ、５ｂ、５ｃが搭載された面の反対側の面）も、リード７ｂの裏面（ワイヤＷＲが接続された面の反対側の面であって、配線基板の端子と接合される接合面）も、パッケージ６ａの搭載面（パッケージ６ａを配線基板に搭載するときに配線基板に対向する面）に存在する。
次に、図１０に示す組み立てフロー図を用いて本実施の形態１の半導体装置の製造方法について説明する。
まず、半導体ウェハの裏面にダイシングテープを貼り付け、ダイシングブレードにより個片化を行い、個々の半導体チップ５ａ、５ｂ、５ｃに分割する。
一方、図１１及び図１２に示すような半導体チップ５ａ、５ｂ、５ｃを搭載可能なダイパッド７ａ１、７ａ２、７ａ３と、その周囲に配置された複数のリード７ｂとを有し、かつダイパッド７ａ１、７ａ２、７ａ３のそれぞれの裏面の周辺部がハーフエッチング加工などによって薄く形成されているリードフレーム１０を準備する。
次に、ダイボンディング工程を行う。上記リードフレームのダイパッド７ａ１、７ａ２、７ａ３の表面側にダイボンド材を介して半導体チップ５ａ、５ｂ、５ｃを固着する。
一方、その太さが、例えば５０μｍであり、半導体チップ５ａ、５ｂの電極とそれに対応する各部（リード、チップ搭載部）とを電気的に接続するワイヤＷＲ１、ＷＲ２と、その太さが、例えば３０μｍであり、半導体チップ５ｃとそれに対応する各部（リード、チップの電極）とを電気的に接続するワイヤＷＲ３とを準備する。
次に、ワイヤボンディング工程を行う。半導体チップ５ａ、５ｂ、５ｃとそれぞれに対応する各部とを金線などのワイヤ（金属細線）ＷＲで、超音波により接続（圧着）する。
その後、樹脂封止（モールド）工程を行う。その際、まず、図１０に示すように、樹脂成形金型の下型の金型面上に封止用テープを配置する。さらに、封止用テープ上にリードフレーム１０を配置した後、複数のリード７ｂの一部とダイパッド７ａ１、７ａ２、７ａ３が封止用テープに密着するように樹脂成形金型の型締め（クランプ）を行う。なお、封止用テープの粘着強度は、例えば０．５Ｎ以上と高い粘性ものを使用する。
続いて、上金型（キャビティ）内に封止用樹脂を注入し、ダイパッド７ａ１、７ａ２、７ａ３の一部と、複数のリード７ｂの一部とが樹脂封止体８（封止部材）から露出するように半導体チップ５ａ、５ｂ、５ｃおよび複数のワイヤＷＲを樹脂封止して樹脂封止体８を形成する（モールド工程）。
最後に、注入した封止用樹脂を硬化し（レジンキュア工程）、マーク工程を行った後に、リードフレーム１０から製品部分を分割する。
本実施の形態１では、上記図１０に示す組み立てフローにおいて、樹脂封止工程の前にリードフレーム１０の裏面に封止用テープを貼り付けておく。これは、本実施の形態１のように１つのパッケージ６ａ内に複数のダイパッド７ａ１、７ａ２、７ａ３を持つような構成のものの樹脂封止工程では、図１１に示す３つのダイパッド７ａ１、７ａ２、７ａ３の境界を形成するスリットの交点部分Ｚにおいて樹脂漏れが生じ易く、その交点部分Ｚを通じてダイパッド７ａ１、７ａ２、７ａ３の裏面（パッケージ６ａを配線基板に実装するときの実装面）側に入り込んだ樹脂（樹脂バリ）がパッケージ６ａの実装を邪魔して実装不良を招くのを防止するためである。そこで、本実施の形態１では、上記のような樹脂漏れが生じないように、封止工程に先立って３つのダイパッドの裏面側（３つのダイパッドの境界を形成するスリットを含む）に封止用テープをしっかりと貼り付け上記交点部分Ｚ等から封止用樹脂がダイパッド７ａ１、７ａ２、７ａ３の裏面に漏れないようにしている。これにより、樹脂バリによるパッケージ６ａの実装不良を防止できる。上記のように封止用テープは封止工程時にダイパッド７ａ１、７ａ２、７ａ３等にしっかりと接着されていることが好ましいので、そのうような観点から封止用テープの粘着強度は、例えば０．５Ｎ以上と高い粘性強度が得られるものが好ましい。一方、近年は、例えばニッケル（Ｎｉ）／パラジウム（Ｐｄ）／金（Ａｕ）フラッシュめっきの施されたリードフレーム１０が使用されている。これは、Ｐｄ（パラジウム）めっき製のリードフレーム１０の場合、パッケージ６ａを配線基板に実装する際に鉛フリー半田の使用を実現でき環境に良いといった効果の他、一般的なリードフレームではワイヤボンディングのためにリードフレームのワイヤボンディング部に予め銀（Ａｇ）ぺーストを塗布しておくことが必要なのに対してそのようなＡｇペースト材が塗布されていなくてもワイヤを接続できる等の効果を有しているからである。ところで、Ｐｄめっき製のリードフレーム１０の場合でも上記のような樹脂バリによる実装不良の問題が生じるので、樹脂バリが形成された場合は、樹脂バリを洗浄処理等により除去することが行われるが、Ｐｄめっき製のリードフレーム１０の場合、製造工程を削減するために、樹脂封止工程の前にリードフレーム１０にめっき処理を施しているため、洗浄処理等によりこの樹脂バリを剥がそうとすると、予めめっきしたＰｄめっき膜も剥離してしまうため問題である。すなわち、Ｐｄめっき製のリードフレーム１０を使用できない可能性がある。これに対して、本実施の形態１では、上記のように樹脂バリの形成を防止でき、封止工程後に強い洗浄処理を行わないで済むので、上記のような良好な効果を持つＰｄめっき製のリードフレーム１０を使用できる。
次に、本実施の形態１では、図１１及び図１２に示すような単位領域を持つリードフレーム１０を使用する。図１１に示すように、ダイパッド７ａ１、７ａ２、７ａ３は方形状であり、それぞれが所定の間隔を持って配置されている。また、ダイパッド７ａ１は、それと一体的に形成されたリード７ｂ１と電気的に接続されている。リード７ｂ１は、入力用電源電位Ｖｉｎが供給される端子ＥＴ１（第１電源端子、第１電源電位）と電気的に接続される。また、ダイパッド７ａ２は、それと一体的に形成されたリード７ｂ３と電気的に接続されている。リード７ｂ３は、出力用電源電位を外部に供給する出力端子ＥＴ５（第２電源端子、第２電源電位）と電気的に接続される。また、複数のリード（第２電源端子）７ｂ２は、樹脂封止体８の周辺に沿ってＬ字型に繋がって形成されている。このように、リード７ｂ２をＬ字型に形成することで、複数のリード７ｂに分割されているよりも体積が増加するため、基準電位ＧＮＤを強化できる。さらに、図１２に示すようにダイパッド７ａ１、７ａ２、７ａ３の裏面の周辺部にハーフエッチ領域１１を形成している。このように、ハーフエッチ領域１１（斜めのハッチングを付した領域）を形成することでリードフレーム１０と樹脂封止体８との密着力を強くできる。すなわち、リード抜けを抑制または防止できる。特に半導体装置の軽薄軽量化の要求に伴いリードフレームの厚さも薄くなってきていることに加え、リード７ｂは他の部分に比べて細く、しかもその先端が他の部分と接続されずに浮いているような状態なので、何ら手段を施さずに樹脂封止するとリード部分が変形または剥離してしまう場合がある。そこで、リード７ｂの先端側の裏面外周部分もハーフエッチし、リード７ｂの先端側の裏面外周に段差を形成する。これにより、封止工程時に封止用樹脂がそのハーフエッチ部分に流れ込み、ハーフエッチ部分を覆い、リード７ｂの先端側外周部を押さえ込むようになるので、リード７ｂが変形したり剥離したりするのを抑制または防止することができるようになっている。
上記リードフレーム１０を使用し、図１０に示すダイボンディング工程を図１３にて説明する。まずＳ１−１工程に示すように、半導体チップ５ｃをダイパッド７ａ３にダイボンドする。次にＳ１−２工程に示すように、半導体チップ５ａをダイパッド７ａ１に配置する。最後にＳ１−３工程に示すように、半導体チップ５ｂをダイパッド７ａ３に配置する。このように、外形サイズの小さい半導体チップ５ｃ、５ａ、５ｂから順にダイパッド７ａ３、７ａ１、７ａ２に搭載することで、生産性を向上することができる。なお、それぞれ半導体チップ５ａ、５ｂ、５ｃをダイパッド７ａ１、７ａ２、７ａ３に配置するには、例えば半田ペースト材を使用するが、図面を見易くするため、省略する。
次に、図１０に示すワイヤボンディング工程を図１４にて説明する。まずＳ２−１工程に示すように、半導体チップ５ａとダイパッド７ａ２とを複数のワイヤＷＲ１（第１ワイヤ）で電気的に接続する。次にＳ２−２工程に示すように、半導体チップ５ｂとリード７ｂ２（第２電源端子）とを複数のワイヤＷＲ２（第２ワイヤ）で電気的に接続する。最後に、Ｓ２−３工程に示すように、半導体チップ５ｃとそれに対応する各部とを複数のワイヤＷＲ３（第３ワイヤ）で電気的に接続する。ワイヤＷＲ１、ＷＲ２、ＷＲ３は、例えば金（Ａｕ）等からなる。また、ワイヤＷＲ１、ＷＲ２の太さは、例えば５０μｍである。また、ワイヤＷＲ３の太さは、例えば３０μｍである。
本実施の形態１では、電圧変換効率の向上を主目的とし、そのためには半導体チップ５ａと出力端子との間に生じる寄生のインダクタンスＬｓＨの低減と、また、半導体チップ５ｂとリード７ｂ２（第２電源端子）との間に生じる寄生のインピーダンスＬｓＬの低減を図る。これにより、半導体チップ５ａとダイパッド７ａ２とをワイヤＷＲ３よりも太い複数のワイヤＷＲ１を並べて電気的に接続している。また、半導体チップ５ｂとリード７ｂ２（第２電源端子）とをワイヤＷＲ３よりも太い複数のワイヤＷＲ２を並べて電気的に接続している。このように太いワイヤＷＲ１、ＷＲ２を複数並べて接続することで、それぞれの配線経路に生じる寄生のインピーダンスＬｓＨ、ＬｓＬを低減でき、さらに、基準電位ＧＮＤの強化もできる。しかし、太いワイヤＷＲを超音波によりボンディングすると、細いワイヤＷＲ３よりも大きい荷重を必要とする。細いワイヤＷＲ３を先に接続した後に太いワイヤＷＲ１、ＷＲ２を接続すると、大きい荷重により先に接続した細いワイヤＷＲ３が断線する虞がある。本実施の形態１のように、ダイパッド（チップ搭載部）７a１、７ａ２、７ａ３が分離している場合では、特にこの断線の問題が顕著に生じる。このため、本実施の形態１では、図１４に示すように太いワイヤＷＲ１を接続した後ワイヤＷＲ２を接続し、さらにワイヤＷＲ２を接続した後に細いワイヤＷＲ３を接続している。これにより、複数のワイヤＷＲ１、ＷＲ２、ＷＲ３の断線を抑制することができる。なお、ワイヤＷＲ１とワイヤＷＲ２とは同じ太さであるため、ワイヤＷＲ２を先に接続した後にワイヤＷＲ１を接続してもよい。
次に、図１５は上記半導体チップ５ａの拡大平面図、図１６は図１５のＢ−Ｂ線の断面図、図１７は図１５のＣ−Ｃ線の断面図、図１７は半導体チップ５ａの要部拡大断面図、図１８は図１５のＣ−Ｃ線の断面図を示している。
半導体チップ５ａは、その厚さ方向と交差する平面形状が方形状になっており、本実施の形態１では、例えば長方形になっている。半導体チップ５ａは、これに限定されないが、例えば半導体基板１５、この半導体基板１５の主面５ａｘ（図９等参照）に形成された複数のトランジスタ素子、前記半導体基板１５の主面上において絶縁層１２、配線層１３の夫々を複数段積み重ねた多層配線層、この配線層１３を覆うようにして形成された表面保護膜（最終保護膜）１４等を有する構成となっている。配線層１３は、例えばアルミニウム（Ａｌ）のような金属材料からなる。表面保護膜１４は、例えばポリイミド膜（ＰｉＱ）のような有機膜からなる。
半導体チップ５ａは、互いに反対側に位置する主面（回路形成面）５ａｘ及び裏面５ａｙ（図９等参照）を有し、半導体チップ５ａの主面５ａｘ側には集積回路が構成されている。集積回路は、主に、半導体基板１５の主面５ａｘに形成されたトランジスタ素子及び多層配線層に形成された配線によって構成されている。
半導体チップ５ａの主面５ａｘには、複数の電極用のパッド（電極）ＢＰが形成されている。複数の電極用のパッドＢＰは、第１電界効果トランジスタＱ１のソース及びゲートに接続されたソース電極用のパッドＢＰ１及びゲート電極用のパッドＢＰ３を有し、半導体チップ５ａの多層配線層のうちの最上層の配線層１３に形成され、各々の電極用のパッドＢＰに対応して半導体チップ５ａの表面保護膜１４に形成されたボンディング開口１４ａを通じて露出されている。ソース電極用のパッドＢＰ１は、図１７に示すように、半導体チップ５ａの一対の長辺（Ｘ方向）に沿って形成され、本実施の形態１では、例えば２つのソース電極が向かい合うように延在している。ゲート電極用のパッドＢＰ３は、半導体チップ５ａの一対の短辺において、中心に近い位置に形成されている。さらに説明すると、図８に示すように、ゲート電極用のパッドＢＰ３は半導体チップ５ｃにおける第１制御回路３ａの出力段に、最も近い辺における、中心に近い位置に形成する。本実施の形態１では、ゲート電極用のパッドＢＰ３の形状が正方形であり、例えば２８０μｍである。また、半導体チップ５ａは、ゲート電極用のパッドＢＰ３と電気的に接続されるゲート電極パターンを有する。ゲート電極パターンは、半導体チップ５ａの一対の短辺の一方（ゲート電極用のパッドＢＰ３と接続している辺）から他方に向かってＸ方向に延在し、かつ、２つのソース電極用のパッドＢＰ１の間に形成される部分（第１配線、第１部分）ＢＰ３ａと、半導体チップ５ａの主面における周辺に沿って形成される部分（第２配線、第２部分）ＢＰ３ｂとから成る。また、ゲート電極パターンの第１配線ＢＰ３ａにおいて、一対の短辺の一端部（ゲート電極用のパッドＢＰ３と接続している辺）と反対側の端部は、第２配線ＢＰ３ｂの一部と繋がらないように形成する。ゲート電極パターンの幅は、例えば２５μｍである。ゲート電極パターンは、例えばアルミニウム（Ａｌ）のような金属からなる。この半導体チップ５ａとダイパッド７ａ２とを複数のワイヤＷＲ１で電気的に接続する際、図８に示すように、Ｙ方向に向かって、かつ第１配線を挟んで千鳥配置している。
このように、半導体チップ５ａはＸ方向に伸びる長方形で形成することで、上記のように半導体チップ５ａをダイパッド７ａ２に寄せて配置する（半導体チップ５ａの長辺がダイパッド７ａ２の長辺に沿うような状態で配置する）観点に付け加えて、さらにソース電極用のパッドＢＰ１もダイパッド７ａ２に寄せて、かつ、一対の長辺に沿って配置することができる。これにより、ソース電極ＢＰ１とダイパッド７ａ２とを電気的に接続するワイヤＷＲ１は、その個々のワイヤＷＲ１の長さを短く形成できる上、より多くのワイヤＷＲ１を並べて配置することができるため、寄生のインダクタンスＬｓＨを低減できる。また、ゲート電極パターンの第１配線ＢＰ３ａにおいて、一対の短辺の一端部（ゲート電極ＢＰ３と接続している辺）と反対側の端部は、第２配線ＢＰ３ｂの一部と繋がらないように形成することで、第１電界効果トランジスタＱ１のソース領域ＳＲ１を分離しないで形成できる。すなわち、ソース領域ＳＲ１を分離しないで形成することで、オン抵抗を低減することができる。
また、半導体チップ５ａのソース電極用のパッドＢＰ１には、２種類のワイヤＷＲが電気的に接続されている。１種類目は、ダイパッド７ａ２と電気的に接続されるワイヤＷＲ１である。２種類目は、半導体チップ５ｃの複数の電極用のパッドＢＰの中で第１電界効果トランジスタＱ１のソースと電気的に接続されるパッドＢＰ２（ＢＰ）とを結ぶワイヤＷＲ３ａ（ＷＲ３）である。すなわち、半導体チップ５ａのソース電極用のパッドＢＰ１と電気的に接続されるワイヤＷＲは、ダイパッド７ａ２側と第１制御回路３a側とに分離している。
これにより、第１電界効果トランジスタＱ１のソースからダイパッド７ａ２を通じて出力端子に流れる電流Ｉ１１（Ｉ１）と、第１制御回路３ａに向かって流れる電流Ｉ１２（Ｉ１ｂ）の経路を分散できるため、それぞれのワイヤＷＲに生じる電流負荷を低減できる。このため、第１電界効果トランジスタＱ１と第１制御回路３ａとの間に生じる寄生のインダクタンスを低減できることから、スイッチング損失をさらに改善できる。
次に、図１６は上記半導体チップ５ａのＢ−Ｂ線の断面図である。半導体チップ５ａの半導体基板１５は、例えばｎ+型のシリコン（Ｓｉ）単結晶からなり、その裏面には第１電界効果トランジスタＱ１のドレイン領域ＤＲ１に接続されたドレイン電極（外部端子）が形成されている。ドレイン電極は、例えば金（Ａｕ）等の金属が蒸着されて形成されており、上記のようにダイパッド７ａ２と接続される。一方、半導体基板１５の主面には、例えばｎ型のシリコン単結晶からなるエピタキシャル層１６ｅｐが形成されている。このエピタキシャル層１６ｅｐには、ｎ-型の半導体領域１７ｎ１と、その上のｐ型の半導体領域１７ｐと、その上のｎ+型の半導体領域１７ｎ２とが形成されている。そして、このような半導体基板１５およびエピタキシャル層１６ｅｐには、例えばトレンチゲート構造のｎチャネル型の縦型の第１電界効果トランジスタＱ１が形成されている。さらにその上にソース領域ＳＲ１の配線層１３ｂ及びゲート領域Ｇ１の配線層１３ａが形成され、それら最上層の配線層１３ａ、１３ｂを保護するための表面保護膜１４が形成される。さらに表面保護膜１４にボンディング開口部１４ａを形成し、そのボンディング開口部１４ａから露出したソース領域ＳＲ１と接続するソース電極用のパッド（外部端子）ＢＰ１を形成する。ゲート領域Ｇ１は、例えばポリシリコン（poly-Si）で形成される。またソース電極用のパッドＢＰ１は、例えば金（Ａｕ）等の金属が蒸着されて形成されており、上記のようにダイパッド７ａ２と電気的に接続するためのワイヤＷＲ１が接続される。
第１電界効果トランジスタＱ１は、図１７に示すように、ソース領域ＳＲ１としての機能を持つ上記ｎ+型の半導体領域１７ｎ２と、ドレイン領域ＤＲ１としての機能を持つ上記ｎ-型の半導体領域１７ｎ１と、チャネル形成領域ＣＨ１としての機能を持つ上記ｐ型の半導体領域１７ｐと、エピタキシャル層１６ｅｐの厚さ方向に掘られた溝１８の内壁面に形成されたゲート絶縁膜１９と、溝１８内にゲート絶縁膜１９を介して埋め込まれたゲート領域Ｇ１とを有している。ゲート領域Ｇ１は、上記ゲート電極用のパッドＢＰ３と電気的に接続されている。このようなトレンチゲート構造とすることにより、第１電界効果トランジスタＱ１の単位領域の微細化及び高集積化が可能となっている。ゲート領域Ｇ１上にはキャップ絶縁膜２０が形成されており、ソース電極用のパッドＢＰ１とゲート領域Ｇ１との絶縁が図られている。電極用のパッドＢＰ１は、ソース用のｎ+型の半導体領域１７ｎ２の他、チャネル形成用のｐ型の半導体領域１７ｐとも電気的に接続されている。第１電界効果トランジスタＱ１の動作時の上記電流Ｉ１は、ソース領域ＳＲ１とドレイン領域ＤＲ１との間を溝１８の深さ方向に沿って（ドリフト層の厚さ方向に流れる）、かつゲート絶縁膜１９の側面に沿って流れる。このような縦型の第１電界効果トランジスタＱ１は、チャネルが水平方向に形成される横型の電界効果トランジスタより、単位セル面積あたりのゲート面積が大きく、またゲート領域Ｇ１とドレインのドリフト層との接合面積が大きいため、ゲート−ドレイン間の寄生容量が大きくなる反面、単位セル面積あたりのチャネル幅を大きくすることができ、オン抵抗を小さくすることができる。
半導体チップ５ａは、図１６に示すように、図１７で説明したような電界効果トランジスタが複数個並べて形成されている。
次に、図１８は上記半導体チップ５ａのＣ−Ｃ線（図１５参照）の断面図である。第１電界効果トランジスタＱ１の半導体基板１５は、例えばｎ+型のシリコン単結晶からなる。半導体基板１５の主面には、例えばｎ型のシリコン単結晶からならエピタキシャル層１６ｅｐが形成されている。構成は、上記エピタキシャル層とほぼ同じであるため説明を省略する。さらにエピタキシャル層１６ｅｐ上にｐ-型のウエル領域ＰＷＬが形成されている。そのｐ-型のウエル領域ＰＷＬの上に、フィールド酸化膜ＦＬＤを介してゲート領域（G-poly）Ｇ１が形成されている。ゲート領域Ｇ１の表面には絶縁酸化膜（ＳｉＯ2）２１が形成され、この絶縁酸化膜２１に開口部２１ａを形成し、前記開口部を介してゲート領域Ｇ１と接続される配線層１３ａを形成する。前記配線層１３ａは、ゲート電極用のパッドＢＰ２である。さらに、ゲート電極用のパッドＢＰ２に接続されたゲート電極（外部端子）が形成されている。一方、ｐ-型のウエル領域ＰＷＬの側面にチャネル領域ＣＨ１が形成され、前記チャネル領域ＣＨ１上にソース領域ＳＲ１の配線層１３ｂが形成される。前記配線層１３ｂは、ソース電極用のパッドＢＰ１である。さらに、ソース電極用のパッドＢＰ１に接続されたソース電極（外部端子）ＥＴ５が形成されている。ゲート領域Ｇ１の配線層１３ａとソース領域ＳＲ１の配線層１３ｂは、最上層の配線層である。なお、配線層１３ａ、１３ｂは、例えばアルミニウム（Ａｌ）のような金属で形成される。
次に、図１９は上記半導体チップ５ｂの拡大平面図を示している。なお、半導体チップ５ｂの素子構成は、半導体チップ５ａとほぼ同じであるため、既に図１５において説明したので省略する。また半導体チップ５ｂのデバイスの断面構成は、図１６〜図１８とほぼ同じなので、図１６〜図１８において既に説明したので省略する。
半導体チップ５ｂは、その厚さ方向と交差する平面形状が方形状になっており、本実施の形態１では、例えば長方形になっている。また一対の長辺と一対の短辺はそれぞれ、Ｌ字型に繋がって形成された複数のリード７ｂ２（第２電源端子）の２辺とＸＹ比がほぼ同じ大きさである（図８参照）。半導体チップ５ｂは、互いに反対側に位置する主面（回路形成面）５ｂｘ及び裏面５ｂｙを有し、半導体チップ５ｂの主面５ｂｘ側には集積回路が構成されている。集積回路は、主に、半導体基板の主面５ｂｘに形成されたトランジスタ素子及び多層配線層に形成された配線によって構成されている。
半導体チップ５ｂの主面５ｂｘには、図１９に示すように、複数のパッド（電極）ＢＰが形成されている。複数の電極用のパッドＢＰは、ローサイドスイッチ用の第２電界効果トランジスタＱ２のソースに接続されたソース電極用のパッドＢＰ５と、ローサイドスイッチ用の第２電界効果トランジスタＱ２のゲートに接続されたゲート電極用のパッドＢＰ７とを有し、半導体チップ５ｂの多層配線層のうちの最上層の配線層に形成され、各々の電極用のパッドＢＰに対応して半導体チップ５ｂの表面保護膜２２に形成されたボンディング開口２２ａによって露出されている。半導体チップ５ｂの複数の電極用のパッドＢＰの中で第２電界効果トランジスタＱ２のゲートと電気的に接続されるゲート電極用のパッドＢＰ７は、半導体チップ５ｂに主面において、半導体チップ５ｃに最も隣接する角部に近い位置に配置されている。さらに半導体チップ５ｂは、ゲート電極用のパッドＢＰ７と電気的に接続されるゲート電極パターンを有する。ゲート電極パターンは、半導体チップ５ｂの一対の長辺の一方（第１電源端子ＥＴ１側）から他方（第２電源端子ＥＴ４側）に向かってＹ方向に延在している。ソース電極用のパッドＢＰ５は、前記複数のゲート電極パターンの間に配置され、かつ半導体チップ５ｂの一対の長辺の他方から一方に向かってＹ方向に延在されている。さらに説明すると、ゲート電極パターンは、ソース電極用のパッドＢＰ５の間に形成される部分（第３配線、第３部分）ＢＰ７ａと、半導体チップ５ｂの主面における周辺に沿って形成される部分（第４配線、第４部分）ＢＰ７ｂとからなる。また、ゲート電極パターンの第３配線ＢＰ７ａにおいて、一対の長辺の一方と反対側の他方（第２電源端子ＥＴ４側）の端部は、第４配線ＢＰ７ｂの一部と繋がらないように形成する。ゲート電極パターンの幅は、例えば２５μｍである。ゲート電極パターンは、例えばアルミニウム（Ａｌ）のような金属からなる。また、ソース電極用のパッドＢＰ５と複数のリード（第２電源端子）７ｂ２とを複数のワイヤＷＲ２で電気的に接続している。
第２制御回路３ｂから供給される電流は、第２電界効果トランジスタＱ２のゲートを通じて第２電源端子に流れる。このため、ゲート電極パターンが一対の短辺の一方から他方に向かってＸ方向に形成されていると、長辺に沿って配置された複数のリード７ｂ２に向かって流れる電流経路を遮断することになる。これに対して、本実施の形態１では、ゲート電極パターンを一対の長辺の一方から他方に向かって延在形成するため、その電流経路を確保できる。このため、電圧変換効率の低下を抑制することができる。また、ソース電極用のパッドＢＰ５は、図１９に示すように、半導体チップ５ｂ上に広く形成することで、基準電位ＧＮＤを供給する複数のリード７ｂ２と電気的に接続するワイヤＷＲ２の数を多数接続することが可能になる。すなわち、多数のワイヤＷＲ２を接続することで、配線経路に生じる寄生のインピーダンスＬｓＬをさらに低減できる。また、半導体チップ５ｂの外形サイズは、Ｌ字型に形成された複数のリード７ｂ２とほぼ同じにすることで、接続する複数のワイヤＷＲ２の長さを短くできる。すなわち、各々がほぼ同じ長さの複数のワイヤＷＲ２で接続できるため、それぞれのワイヤＷＲ２に生じる寄生のインピーダンスＬｓＬのばらつきが抑制できる。このため、それぞれのワイヤＷＲ２に流れる電流の大きさにもばらつきが生じ難くなるため、電圧変換効率を向上することができる。
また、ハイサイドスイッチ用の第１電界効果トランジスタＱ１からローサイドスイッチ用の第２電界効果トランジスタＱ２にスイッチを切り替えるときに、電流（貫通電流）が第１電源端子ＥＴ１から第２電源端子に向かって流れてしまう現象（セルフ・ターンオン）が生じる。このため、本実施の形態１では、ローサイドスイッチ用の第２電界効果トランジスタＱ２のしきい値電圧ＶｔｈＨはハイサイドスイッチ用の第１電界効果トランジスタＱ１のしきい値電圧ＶｔｈＬよりも高い値で制御することで、貫通電流の経路を遮断することができる。すなわち、上記セルフ・ターンオンを抑制することができる。
次に、図２０は本実施の形態１の半導体装置の制御回路の回路構成図、図２１は図２０の半導体装置の制御回路の断面図である。
半導体チップ５ｃは、第１及び第２制御回路３ａ、３ｂを有している。第１制御回路３ａは、ハイサイドスイッチ用の第１電界効果トランジスタＱ１のゲートを制御する回路であり、複数の電界効果トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４で構成されている。複数の電界効果トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のうち、ハイサイドスイッチ用の第１電界効果トランジスタＱ１のゲートを制御する部分は、出力段にあたる電界効果トランジスタＭ１、Ｍ２であり、前記電界効果トランジスタＭ１、Ｍ２の出力信号によりハイサイドスイッチ用の電界効果トランジスタＱ１のゲートは制御される。出力段の電界効果トランジスタＭ１のドレインに電気的に接続されたハイサイドスイッチ用の第１電界効果トランジスタＱ１のゲート制御電圧を入力する端子（ＶＣＩＮ）ＥＴ２から電位が供給され、制御信号を出力している。また、電界効果トランジスタＭ１のドレインには、ハイサイドスイッチ用の第１電界効果トランジスタＱ１のゲートを制御するための、ブートストラップ回路用の端子ＥＴ６が接続されている。ハイサイドスイッチ用の第１電界効果トランジスタＱ１のソースの電位が基準電位ＧＮＤに対して高い値（浮いている）なので、その電圧に対して端子ＥＴ６から電圧を供給している。なお、本実施の形態１では、４つの電界効果トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４で説明したが、これに限定されるものではなく、さらに複数個の電界効果トランジスタを有してもよい。
また、第２制御回路３ｂは、ローサイドスイッチ用の第２電界効果トランジスタＱ２のゲートを制御する回路であり、複数の電界効果トランジスタＭ５、Ｍ６で構成されている。電界効果トランジスタＭ５のドレインは、ローサイドスイッチ用の第２電界効果トランジスタＱ２のゲート制御電圧を入力する端子（ＶＬＤＲＶ）ＥＴ３から電位が供給され、制御信号を出力している。また回路動作は、上記第１制御回路３ａとほぼ同じであり、説明を省略する。
次に、図２１は図２０で説明した制御回路の素子構造を示している。なお、図２１の第２制御回路３ｂのデバイス構成は、第１制御回路３ａとほぼ同じなので、第１制御回路３ａを説明することで第２制御回路３ｂの説明は省略する。
第１電界効果トランジスタＱ１には、例えばＣＭＯＳ（Complementary MOS）インバータ回路により形成された第１制御回路３ａが形成されている。第１制御回路３ａは、ｎウエルＮＷＬに形成されたｐチャネル型の横型（チャネルが水平方向（半導体基板の主面に対して水平方向）に形成）の第３電界効果トランジスタＱ３と、ｐウエルＰＷＬに形成されたｎチャネル型の横型の第４電界効果トランジスタＱ４とにより形成されている。第３電界効果トランジスタＱ３は、ソース領域ＳＲ３と、ドレイン領域ＤＲ３と、ゲート絶縁膜２３ｐと、ゲート領域Ｇ３とを有している。ソース領域ＳＲ３およびドレイン領域ＤＲ３は、ｐ-型の半導体領域２４ａと、ｐ+型の半導体領域２４ｂとを有している。第４電界効果トランジスタＱ４は、ソース領域ＳＲ４と、ドレイン領域ＤＲ４と、ゲート絶縁膜２３ｎと、ゲート領域Ｇ４とを有している。ソース領域ＳＲ４およびドレイン領域ＤＲ４は、ｎ-型の半導体領域２５ａと、ｎ+型の半導体領域２５ｂとを有している。またドレイン領域ＤＲ３、ＤＲ４は、出力端子ＥＴ７に接続され、出力端子ＥＴ７を介してハイサイドスイッチ用の第１電界効果トランジスタのゲートと電気的に接続される。またソース領域ＳＲ４は、出力端子ＥＴ８に接続され、出力端子ＥＴ８を介してハイサイドスイッチ用の第１電界効果トランジスタのソースと電気的に接続される。
また、半導体チップ５ｃは、四角形状の主面と、前記四角形状の主面の辺に沿って配置された複数のパッド（電極）ＢＰを有し、半導体チップ５ｃの複数の電極用のパッドＢＰの中で第１及び第２電界効果トランジスタＱ１、Ｑ２のソース及びゲートとそれぞれ電気的に接続される電極用のパッドＢＰ２、ＢＰ４、ＢＰ６、ＢＰ８は、半導体チップ５ａ、５ｂの夫々と最も隣接する前記主面の角部を規定する２辺に沿って配置している。
これにより、ワイヤＷＲ３ａ、ＷＲ３ｂ、ＷＲ３ｃ、ＷＲ３ｄの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスＬｇＨ、ＬｓＨ、ＬｇＬ、ＬｓＬをさらに低減することができる。半導体チップ５は、オン抵抗よりもスイッチング損失を低減したいことから、半導体チップ５ｃと半導体チップ５ａとの距離が半導体チップ５ｃと半導体チップ５ｂとの距離よりも近くなるように配置している。この観点に付け加えて、上記ワイヤＷＲ３ａ、３ｂ、３ｃ、３ｄについても、第１電界効果トランジスタＱ１のソース及びゲートとそれぞれ電気的に接続されるワイヤＷＲ３ａ、３ｂは、第２電界効果トランジスタＱ２のソース及びゲートとそれぞれ電気的に接続されるワイヤＷＲ３ｃ、３ｄよりも短く形成されている。
また、第２制御回路３ｂは、ローサイドスイッチ用の第２電界効果トランジスタＱ２のゲートを制御する回路である。さらに、第２制御回路３ｂの出力段は複数の電界効果トランジスタＭ５、Ｍ６（第５及び第６電界効果トランジスタ）で構成されている。第５電界効果トランジスタＭ５は、半導体チップ５ｃの4辺の中で半導体チップ５ｂに最も近接する１辺側に配置されている。半導体チップ５ｃの複数の電極用のパッドＢＰの中で第５電界効果トランジスタＭ５のソースに接続されるソース電極用のパッドＢＰ９（ＢＰ）は、他の電極用のパッドＢＰよりも半導体チップ５ｃの内側に配置されている。
ワイヤＷＲ３の配線抵抗はチップ内に形成される配線よりも低いため、半導体チップ５ｃ上に第５電界効果トランジスタＭ５のソースに接続されるソース電極用のパッドＢＰ９（ＢＰ）を形成し、前記ワイヤＷＲ３を第５電界効果トランジスタＭ５のソースの近傍まで引いて接続することで、配線経路に生じる寄生インダクタンスをさらに低減できる。
次に、図２２は上記パッケージ６ａの実装状態の一例の平面図、図２３は図２２の側面図をそれぞれ示している。
配線基板２７は、例えばプリント配線基板からなり、その主面には、パッケージ６ａ、２８、２９およびチップ部品３０、３１が搭載されている。パッケージ２８には、上記制御回路２が形成され、パッケージ２９には、上記負荷回路４が形成されている。チップ部品３０には、上記コイルＬ１が形成され、チップ部品３１には、上記コンデンサＣ１が形成されている。パッケージ２８のリード２８ａは、配線基板２７の配線２７ａを通じてパッケージ６ａのリード７ｂ（７ｂ４）と電気的に接続されている。パッケージ６ａのリード７ｂ１は、配線基板２７の配線２７ｂと電気的に接続されている。パッケージ６ａの出力のリード（出力端子）７ｂ３は、配線基板２７の配線（出力配線）２７ｃを通じてチップ部品３０のコイルＬ１の一端に電気的に接続されている。コイルＬ１の他端は、配線基板２７の配線（出力配線）２７ｄを通じて負荷回路４と電気的に接続されている。パッケージ６ａの基準電位ＧＮＤ用のリード７ｂ２は、配線基板２７の配線２７ｅを通じて複数のチップ部品３１のコンデンサＣ１の一端と電気的に接続されている。コンデンサＣ１の他端は、配線基板２７の配線２７ｄを通じて負荷回路４と電気的に接続されている。
次に、図２４は本発明の一実施の形態である半導体装置の全体表面の平面図、図２５は図２４の半導体装置の側面図、図２６は図２４の半導体装置の裏面の平面図、図２７は本発明の一実施の形態である半導体装置の外観の全体斜視図を示している。
樹脂封止体８は、図２４に示すように、厚さ方向と交差する平面形状が方形状になっており、本実施形態1では例えばリードフレーム１０と同一形状の正方形になっている。樹脂封止体８は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたビフェニール系の熱硬化性樹脂で形成されている。樹脂封止体の形成方法としては、大量生産に好適なトランスファ・モールディング法を用いている。トランスファ・モールディング法とは、ポット、ランナー、樹脂注入ゲート及びキャビティ等を備えた成形金型（モールド金型）を使用し、ポットからランナー及び樹脂注入ゲートを通してキャビティの内部に熱硬化性樹脂を注入して樹脂封止体８を形成する方法である。
ＱＦＮ型半導体装置の製造においては、複数の製品形成領域（デバイス形成領域、製品取得領域）を有する多数個取り配線基板を使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファ・モールディング法や、複数の製品形成領域を有する多数個取り配線基板を使用し、各製品形成領域に搭載された半導体チップを一括して樹脂封止する一括方式のトランスファ・モールディング法が採用されている。本実施形態１では、例えば個別方式のトランスファ・モールディング法を採用している。
複数のリード７ｂの一部は、図２５及び図２６に示すように、樹脂封止体８の側面８ｃ及び裏面８ｂから露出している。また、ダイパッド７ａ１、７ａ２、７ａ３の裏面７ａ１ｙ、７ａ２ｙ、７ａ３ｙは、樹脂封止体８の裏面８ｂから露出している。さらにダイパッド７ａ１、７ａ２、７ａ３の外形は方形状であり、それぞれが所定の間隔を持って配置されているリードフレームであるため、各々のダイパッド７ａ１、７ａ２、７ａ３の間にも樹脂封止体８が成形されている。さらに、ダイパッド７ａ３において、１つの角部には位置決め用のテーパＲ１（インデックスマーク）が形成されている。ダイパッド７ａ１、７ａ２に位置決め用のテーパＲ１を形成しようとする場合、第１及び第２電源端子から電流Ｉ１及びＩ２が供給されているため、ダイパッド７ａ１、７ａ２の外形が小さくなると、電流特性に影響を及ぼす虞がある。これに対し、ダイパッド７ａ３にはダイナミックな電流が流れず、電位は固定されているため、電流特性を気にする必要がない。これにより、位置決め用のテーパＲ１はダイパッド７ａ３の一部に形成することが好ましい。なお、テーパＲ１は、例えばパッケージ６ａを出荷するときの向き合わせやパッケージ６ａに商標等を印す時にパッケージ６ａの主裏面の区別をする時に使用されるもので、例えばエッチングにより形成する。
（実施の形態２）
図２８は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図２８に記載の半導体装置は、図８に記載の半導体装置とほぼ同様の構成であるが、半導体チップ５ａにおけるゲート電極用のパッドＢＰ３の形状、半導体チップ５ｂにおける、ゲート電極用のパッドＢＰ７、およびソース電極用パッド５ｂの形状と、半導体チップ５ａ、５ｂにおける、表面保護膜１４、２２によって覆われる部分、ソースセル領域の形状などが主に異なるものである。なお、図２８でも図面を見易くするため、半導体チップ５ａ、５ｂ、５ｃ、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂ上の封止樹脂体８を取り除いて示すとともに、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂにハッチングを付した。
本実施の形態２では、ローサイドスイッチ用の第２電界効果トランジスタＱ２のソースに接続されたソース電極用のパッドＢＰ５（ＢＰ５ａ）は、図２８に示すように、複数のリード（第２電源端子）７ｂ２と隣り合う辺に沿って、例えばその形状をＬ字型に形成している。すなわち、ソース電極用のパッドＢＰ５ａは、複数のリード（第２電端子）７ｂ２と電気的に接続されるワイヤＷＲ２のボンディング部にのみ形成している。また、半導体チップ５ｃの第２制御回路３ｂとワイヤＷＲ３で電気的に接続される半導体チップ５ａのソース電極用のパッドＢＰ５ｂは、半導体チップ５ｂにおける一対の長辺のうち、複数のリード（第２電端子）７ｂ２と隣り合う辺とは反対側の辺の側に形成している。さらに、その外形サイズは、半導体チップ５ｃの複数の電極用のパッドＢＰの中で第２電界効果トランジスタＱ２のソースと電気的に接続される電極用のパッドＢＰ６の外形サイズと同じ大きさで形成している。
このように本実施の形態２においては、半導体チップ５ａのソースセル領域における、ソース電極用のパッドＢＰ５ａ、ＢＰ５ｂの占める面積の割合を小さくしたことで、ソースセル領域の大部分、少なくともその半分以上を表面保護膜２２によって覆われる領域として形成することができる。
例えばアルミニウム（Ａｌ）のような金属により形成されるソース電極用のパッドＢＰ５と樹脂封止体８との密着力は、表面保護膜２２と樹脂封止体８との密着力よりも低いため、樹脂封止体８を成形した後に剥離する可能性がある。しかし、このように本実施の形態２によれば、表面保護膜２２を大きく形成し、ソース電極用のパッドＢＰ５ａ、ＢＰ５ｂの表面保護膜２２から露出する面積を前記実施の形態１よりも小さくすることで、ソース電極用のパッドＢＰ５と樹脂封止体８との接触面積を小さくできる。このため、樹脂封止体８の剥離を抑制することができる。
また、第１及び第２電界効果トランジスタＱ１、Ｑ２のゲートと電気的に接続されるゲート電極用のパッドＢＰ３、ＢＰ７は、図２８に示すように、半導体チップ５ｃの複数の電極用のパッドＢＰの中で第１及び第２電界効果トランジスタＱ１、Ｑ２のゲートとワイヤＷＲ３を介して電気的に接続される電極用のパッドＢＰ４、ＢＰ８の外形サイズと同じ大きさで形成している。なお、ゲート電極用のパッドＢＰ３、ＢＰ７については、例えばアルミニウム（Ａｌ）のような金属により形成される。
このように、ゲート電極用のパッドＢＰ３、ＢＰ７の外形サイズを、半導体チップ５ｃの複数の電極用のパッドＢＰの中で第１及び第２電界効果トランジスタＱ１、Ｑ２のゲートと電気的に接続される電極用のパッドＢＰ４、ＢＰ８の外形サイズと同じ大きさ、あるいはより小さい大きさにすることで、第１及び第２電界効果トランジスタＱ１、Ｑ２のソース領域ＳＲ１、ＳＲ２のセル面積を増大できる。このためさらにオン抵抗を低減することができる。すわなち、電圧変換効率を向上できる。
（実施の形態３）
図２９は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図２９に記載の半導体装置は、図８に記載の半導体装置とほぼ同様の構成であるが、半導体チップ５ａにおけるゲート電極パターンが主に異なるものである。なお、図２９でも図面を見易くするため、半導体チップ５ａ、５ｂ、５ｃ、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂ上の封止樹脂体８を取り除いて示すとともに、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂにハッチングを付した。
本実施の形態３では、ハイサイドスイッチ用の第１電界効果トランジスタＱ１のゲート電極用のパッドＢＰ３と電気的に接続されるゲート電極パターンにおいて、２つのソース電極用のパッドＢＰ１の間に形成される部分（第１配線、第１部分）ＢＰ３ａの幅が、半導体チップ５ａの主面における周辺に沿って形成される部分（第２配線、第２部分）ＢＰ３ｂの幅よりも太く形成されている。なお、ゲート電極パターンの第１配線ＢＰ３ａの幅は、例えば５０μｍである。ゲート電極パターンの第２配線ＢＰ３ｂの幅は、例えば２５μｍである。
前記２つのソース電極用のパッドＢＰ１の間に形成されるゲート電極パターンの第１配線ＢＰ３ａは、第１電界効果トランジスタＱ１における、ゲート電極用のパッドＢＰ３から、トレンチゲートＧ１のチャネル形成領域までのゲート電流経路のうち、最も短いゲート電流経路を構成する配線である。
このように、ゲート電極パターンにおいて、第１配線ＢＰ３ａの幅を第２配線ＢＰ３ｂの幅よりも太く形成することで、ゲート抵抗を低減することができる。ゲート抵抗を低減する観点のみに着目すれば、ゲート電極パターンの第２配線ＢＰ３ｂの幅も広げればよい。しかし、ゲート電極パターンの幅を増加すると、ソースセル領域が低減してしまう。ソースセル領域の低減により第1電界効果トランジスタＱ１のオン抵抗は増加してしまうため、電圧変換効率が低下してしまう。そこで、本実施の形態３においては、第１電界効果トランジスタＱ１における、ゲート電極用のパッドＢＰ３から、トレンチゲートＧ１のチャネル形成領域までのゲート電流経路のうち、最短ゲート電流経路を構成する、第１配線ＢＰ３の幅を、その他のゲート電流経路を構成する第２配線ＢＰ３ｂより大きくすることで、前記最短ゲート電流経路の抵抗を低減することができるものである。このようにゲート電極用のパッドＢＰ３からの最短ゲート電流経路の抵抗を低減することにより、第１電界効果トランジスタＱ１のターンオン動作時における高速応答性を向上し、電圧変換効率を向上することができる。
（実施の形態４）
図３０は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図３０に記載の半導体装置は、図８に記載の半導体装置とほぼ同様の構成であるが、半導体チップ５ｂにおけるゲート電極パターンが主に異なるものである。なお、図３０でも図面を見易くするため、半導体チップ５ａ、５ｂ、５ｃ、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂ上の封止樹脂体８を取り除いて示すとともに、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂにハッチングを付した。
本実施の形態４では、図３０に示すように、ゲート電極パターンの複数の第３配線ＢＰ７ａにおいて、ゲート電極用のパッドＢＰ７から遠い位置における第３配線ＢＰ７ａの間隔を、ゲート電極用のパッドＢＰ７から近い位置における第３配線ＢＰ７ａの間隔よりも広げているという特徴がある。さらに説明すると、ゲート電極パターンの間に形成されるソース電極用のパッドＢＰ５において、ゲート電極用のパッドＢＰ７から遠く、かつ第２電源端子ＥＴ４（Ｌ字状のラインに沿って配置された複数のリード７ｂ２）に隣り合う位置に形成されたソース電極用のパッドＢＰ５の幅は、ゲート電極用のパッドＢＰ７の近くに形成されたソース電極用のパッドＢＰ５幅よりも広く形成されている。
これにより、半導体チップ５ｂにおける一対の短辺と隣り合う第２電源端子ＥＴ４に向かって流れる電流経路を広げることができるため、オン抵抗を低減することができる。すなわち、電圧変換効率を向上することができる。
（実施の形態５）
図３１は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図３１に記載の半導体装置は、図８に記載の半導体装置とほぼ同様の構成であるが、半導体チップ５ａのソースと接続するワイヤＷＲの配置や本数が主に異なる。なお、図３１でも図面を見易くするため、半導体チップ５ａ、５ｂ、５ｃ、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂ上の封止樹脂体８を取り除いて示すとともに、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂにハッチングを付した。
本実施の形態５では、図３１に示すように、半導体チップ５ｃの複数の電極用のパッドＢＰの中で半導体チップ５ａのソースと電気的に接続されるパッドＢＰ２は、半導体チップ５ａのゲートと電気的に接続される電極用のパッドＢＰ４と隣り合う両側に配置している。
これにより、半導体チップ５ａのソース電極用のパッドＢＰ１と半導体チップ５ｃの複数の電極用のパッドＢＰの中で第１電界効果トランジスタＱ１のソースと電気的に接続される電極用のパッドＢＰ２とを結ぶ複数のワイヤＷＲ３ａの数を、さらに増加できるため、第１電界効果トランジスタＱ１のソースと第１制御回路３ａとの配線経路に生じる寄生のインダクタンスＬｓＨをさらに低減することができる。また、半導体チップ５ａのソース電極用のパッドＢＰ１と半導体チップ５ｃの電極用のパッドＢＰ２とを結ぶ複数のワイヤＷＲ３ａは、半導体チップ５ａのゲート電極用のパッドＢＰ４と半導体チップ５ｃの電極用のパッドＢＰ４とを結ぶ複数のワイヤＷＲ３ｂとほぼ平行に並べて形成している。このため、第１電界効果トランジスタＱ１と第１制御回路３ａとの電流帰還率を増加できることから、第１電界効果トランジスタＱ１のソースと第１制御回路３ａとの配線経路に生じる寄生のインダクタンスＬｓＨを低減することができ、第１電界効果トランジスタＱ１の高速応答性を向上することで、電圧変換効率を向上させることができる。
また、半導体チップ５ｂのソース電極用のパッドＢＰ５ｂ（ＢＰ５）とゲート電極用のパッドＢＰ７を隣り合うように配置している。すなわち、半導体チップ５ｂのソース電極用のパッドＢＰ５ｂ（ＢＰ５）と半導体チップ５ｃの電極用のパッドＢＰ６とを結ぶ複数のワイヤＷＲ３ｃは、半導体チップ５ｂのゲート電極用のパッドＢＰ７と半導体チップ５ｃの電極用のパッドＢＰ８とを結ぶ複数のワイヤＷＲ３ｄとほぼ平行に並べて形成している。
これにより、第２電界効果トランジスタＱ２と第２制御回路との電流帰還率を増加することができるため、上記セルフ・ターンオン現象を抑制することができる。すなわち、電圧変換効率を向上することができる。
（実施の形態６）
図３２は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図、図３３は図３２のＤ−Ｄ線の断面図、図３４は本実施の形態６における半導体装置の製造方法を示す組み立てフロー図である。図３２に記載の半導体装置は、図８に記載の半導体装置とほぼ同様の構成であるが、リードフレーム４０の表面に、部分的に銀ペーストによる表面処理が施されている点が主に異なる。なお、図３２でも図面を見易くするため、半導体チップ５ａ、５ｂ、５ｃ、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂ上の封止樹脂体８を取り除いて示すとともに、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂにハッチングを付した。
本実施の形態６では、その材質が、例えば銅（Ｃｕ）からなるリードフレーム４０において、ワイヤボンディングする部分にのみ、例えば銀（Ａｇ）からなるペースト材４１を塗布している。ワイヤＷＲは、例えば金（Ａｕ）からなる。
これにより、リードフレーム４０に例えば（Ａｇ）のようなペースト材４１を塗布することで、例えば金（Ａｕ）よりなるワイヤＷＲのワイヤボンディングが可能となる。また、銀ペーストが塗布された領域は、リードフレーム４０の母材となる銅などと比較して、封止樹脂８との接着力が弱い場合があるが、ワイヤボンディング部にのみペースト材４１を塗布することから、リードフレーム４０と樹脂封止体８との接触面積を充分に確保できるため、リードフレーム４０を構成する銅と樹脂封止体８との密着力を向上できる。
また、本実施の形態６のようなリードフレーム４０を使用する場合、図３４に示すように、樹脂封止体８を成形した後に、ダイパッド７ａ１、７ａ２、７ａ３の裏面７ａ１ｙ、７ａ２ｙ、７ａ３ｙに形成された樹脂バリを除去する工程を行う。
次に、半導体基板を実装するための半田めっきを、樹脂封止体８から露出する複数のリード７ｂ、ダイパッド７ａ１、７ａ２、７ａ３の裏面７ａ１ｙ、７ａ２ｙ、７ａ３ｙに施すめっき工程を行う。
このように、銅（Ｃｕ）フレームからなるリードフレーム４０を使用する場合、樹脂封止体８を成形したあとにめっきを行うため、樹脂バリによる半導体装置の基板実装不良を抑制することができる。すなわち、半導体装置の信頼性を向上できる。
（実施の形態７）
非ＤＣ−ＤＣコンバータの大電流化および高周波化に起因する他の問題として樹脂封止体８の形成後における、半導体装置の信頼性の問題がある。特に、前記実施の形態１〜５での説明では、例えばＮｉ／Ｐｄ／Ａｕフラッシュめっきのような鉛フリーめっきを施した複数のダイパッド７ａ１、７ａ２、７ａ３を１つのパッケージ６ａに収容する構成なので、高い密着力が必要となる。本実施の形態６では、その密着力を考慮し、リード抜けの防止対策を考慮した構成について説明する。
図３５は本発明の他の実施の形態である半導体装置のリードフレーム４２の単位領域の表面側の一例の平面図、図３６は図３５のリードフレームの裏面側の平面図である。なお、図３６でも図面を見易くするため、ハーフエッチしている領域にハッチングを付した。
本実施の形態７では、半導体チップ５ａ、５ｂ、５ｃを配置するダイパッド７ａ１、７ａ２、７ａ３の裏面の周辺部に沿ってハーフエッチングを施し、さらにダイパッド７ａ２のハーフエッチ領域の一部、３つのダイパッド７ａ１、７ａ２、７ａ３の境界を形成するスリットに面する部分に、切り欠き部（凹凸、窪み）４３を形成している。これは、３つのダイパッド７ａ１、７ａ２、７ａ３の境界を形成するスリット部分では、樹脂封止体８とリードフレームとの密着性が特に必要とされからであり、そのスリット部分に複数の平面凹凸状の部分が形成されるように切り欠き部４３を形成することにより、樹脂封止体８との密着力の増強を図るためである。切り欠き部は、例えばエッチングにより形成する。
このように本実施の形態７によれば、ダイパッド７ａ１、７ａ２、７ａ３の周辺部をハーフエッチし、さらにダイパット７ａ２のハーフエッチ領域の一部に切り欠き部４３を形成することで、ダイパッド７ａ３と樹脂封止体８との密着力は強くなり、半導体装置の信頼性を実施の形態１よりもさらに向上させることができる。すなわち、リード抜けの防止対策となる。なお、切り欠き部４３はダイパッド７ａ３のハーフエッチ領域の一部に限定されるものではなく、ダイパッド７ａ２、７ａ３のハーフエッチ領域の一部に形成しても良い。
また、本実施の形態７では、ダイパッド７ａ１の表面側の１つの角部にテーパＲ２を形成している。テーパＲ２は、例えばエッチングにより形成する。
これにより、第１電源端子（リード７ｂ１）から供給される入力用電源電位Ｖｉｎの経路が広がるため、第１電源端子とハイサイドスイッチ用の第１電界効果トランジスタＱ１のドレインとの間に生じる寄生のインピーダンスＬｄＨを低減できる。すなわち、電圧変換効率を向上できる。
(実施の形８)
本実施の形態８では、前記リード抜け防止対策の構成の変形例について説明する。
図３７は本発明の他の実施の形態である半導体装置のリードフレーム４４の単位領域の表面側の一例の平面図、図３８は図３７のリードフレーム４４の単位領域の裏面側の平面図である。なお、図３８でも図面を見易くするため、ハーフエッチしている領域にハッチングを付した。
本実施の形態８では、半導体チップ５ａ、５ｂ、５ｃを配置するダイパッド７ａ１、７ａ２、７ａ３の裏面の周辺部に沿ってハーフエッチングを施し、さらにダイパッド７ａ３のハーフエッチ領域の一部に切り欠き部（凹凸、窪み）４３を形成し、さらにダイパッド７ａ１、７ａ２、７ａ３の一部に貫通孔（スリット）４５を形成している。切り欠き部４３は、例えばエッチングにより形成する。また、ダイパッド７ａ２の表面の一部に溝４６を形成している。この溝４６の形成は、例えばエッチング、またはパンチングにより形成する。
このように本実施の形態８によれば、ダイパッド７ａ１、７ａ２、７ａ３の一部に貫通孔４５を形成することで、ダイパッド７ａ１、７ａ２、７ａ３と樹脂封止体８との密着力はさらに強くなり、半導体装置の信頼性を実施の形態７よりもさらに向上できる。また、ハイサイドスイッチ用の第１電界効果トランジスタＱ１からローサイドスイッチ用の第２電界効果トランジスタＱ２にスイッチを切り替えるときに、電流（貫通電流）が第１電源端子ＥＴ１から第２電源端子に向かって流れてしまう現象（セルフ・ターンオン）が生じる。このため、貫通孔４５は半導体チップ５ａからダイパッド７ａ２にワイヤボンディングする部分と半導体チップ５ｂとの間に形成することで、貫通電流の経路を遮断することができるため、セルフターンオンを抑制することができる。さらには、ハイサイドスイッチ用の第１電界効果トランジスタＱ１がオンの時に流れる電流（第１電流）Ｉ１が、出力端子に向かって流れ易くなる。また貫通孔４５の形成は、その数が多いほどダイパッド７ａ１、７ａ２、７ａ３の強度が低下するため、本実施の形態８のように、セルフ・ターンオンを抑制する位置のみに形成することが好ましい。
一方、ダイパッド７ａ２において、出力用電源電位を外部に供給する出力端子ＥＴ５の側に溝４６を形成することで、外部に供給される電流（第1電流）Ｉ１の経路を遮断することなく、ダイパッド７ａ２と樹脂封止体８との密着力も向上できるため、半導体装置の信頼性を前記実施の形態７よりもさらに向上できる。これは、貫通孔４５を形成すると、密着力は向上には効果的であるが、外部に供給される電流（第1電流）Ｉ１の経路が狭くなるため、抵抗が増加する。これにより、電圧変換効率は低下するため、出力用電源電位を外部に供給する出力端子ＥＴ５の側に貫通孔４５を形成することは好ましくない。
ダイパッド７ａ２の面積が半導体チップ５ｂの面積よりも大きいため、ダイパッド７ａ２と樹脂封止体８との接触面積が大きくなる。ダイパッド７ａ２と樹脂封止体８との密着力は、半導体チップ５ｂと樹脂封止体８との密着力よりも低いため、これら貫通孔４５及び溝４６の形成は、ダイパッド７ａ２が半導体チップ５ｂよりも大きい時に有効である。なお、溝４６はダイパッド７ａ２の表面の一部に限定されるものではなく、ダイパッド７ａ１、７ａ３それぞれの表面側の一部に形成しても良い。また貫通孔４５や溝４６の形状は、図３７に示すような形状に限定されることはない。
（実施の形態９）
本実施の形態９では、前記リード抜け防止対策の構成の変形例について説明する。
図３９は本発明の他の実施の形態である半導体装置のリードフレーム４７の単位領域の表面側の一例の平面図、図４０は図３９のリードフレーム４７の単位領域の裏面側の平面図である。なお、図４０でも図面を見易くするため、ハーフエッチしている領域にハッチングを付した。
本実施の形態９では、ダイパッド７ａ１、７ａ２、７ａ３の裏面側の周辺部に沿ってハーフエッチングを施し、さらにこのハーフエッチ領域の一部に切り欠き部を形成している。また、Ｌ字型に形成され、ハーフエッチが施されている第２電源端子の一部にも切り欠き部を形成している。また複数のリード７ｂの一部において、その先端の側面部１１ａのみをハーフエッチしている。切り欠き部は、例えばエッチングにより形成する。
このように本実施の形態９によれば、ダイパッド７ａ１、７ａ２、７ａ３と樹脂封止体８との密着力を強くできるだけでなく、複数のリード７ｂと樹脂封止体８との密着力もさらに強くできる。これはダイパッド７ａ１、７ａ２、７ａ３と複数のリード７ｂのハーフエッチ領域に切り欠き部を形成することで、樹脂封止体８との噛み付きが向上する。
また複数のリード７ｂの先端部もハーフエッチしていると、ワイヤボンディングのとき、ハーフエッチ領域には超音波が旨く伝わらないため、ボンディング不良の虞がある。このため、複数のリード７ｂの先端はハーフエッチをせず、先端の側面１１ａのみハーフエッチをすることで、樹脂封止体８との密着力を強くでき、さらにボンディング不良を抑制することができる。
（実施の形態１０）
図４１は本発明の他の実施の形態である非絶縁型ＤＣ−ＤＣコンバータ１の一部の回路を含むパッケージ６ａの構成例の平面図、図４２は図４１のＥ−Ｅ線の断面図である。なお、図４１でも図面を見易くするため、一部の樹脂封止体８を取り除いて示すとともに、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂにハッチングを付した。
本実施の形態１０では、電極用のパッドＢＰと各部とを電気的に接続する配線の一部が上記ワイヤＷＲに代えて金属板配線４８とされている。すなわち、半導体チップ５ａの第１電界効果トランジスタＱ１のソース電極用のパッドＢＰ１は、１つの金属板配線４８ａを通じて、ダイパッド７ａ２と電気的に接続されている。また、半導体チップ５ｂの第２電界効果トランジスタＱ２のソース電極用のパッドＢＰ５は、１つの金属板配線４８ｂを通じて、リード７ｂ２（７ｂ）と電気的に接続されている。この金属板配線４８は、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような金属からなり、バンプ電極４９を介して電極用のパッドＢＰやリード７ｂと電気的に接続されている。バンプ電極４９は、例えば半田または金（Ａｕ）等のような金属からなる。バンプ電極４９に代えて導電性樹脂を用いても良い。金属板配線４８もその全体が樹脂封止体８に覆われている。
このように本実施の形態１０によれば、ワイヤＷＲに代えて金属板配線４８を用いたことにより、配線経路に寄生するインダクタンスをさらに低減できるので、スイッチング損失をさらに低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を実施の形態１よりもさらに向上させることができる。
また、配線経路に寄生するインダクタンスのみ着目した場合、第１及び第２制御回路３ａ、３ｂの複数の電極用のパッドＢＰと各部とを電気的に接続するワイヤＷＲ３（ＷＲ）も、金属板配線４８ｃ（４８）で形成した方が好ましい。しかし、第１及び第２制御回路３ａ、３ｂの複数の電極用のパッドＢＰは開口部が、例えば９０μｍと狭く、ワイヤＷＲの代わりに金属板配線４８で接続しても、金属板配線４８の幅も狭いものを使用するため、ワイヤＷＲの場合と比べても寄生するインダクタンスの低減には至らない。さらには、例えば１００μｍ以下の金属板配線４８を製造するのは困難であり、ワイヤＷＲと比べ接続するのが困難でもあるため、製品のコストは増加し、製品の歩留まりは低下する。このため第１及び第２制御回路３ａ、３ｂの複数の電極用のパッドＢＰと各部とを金属板配線４８で電気的に接続するのは好ましくない。
ただし、図８に示すようにそれぞれ第１及び第２電界効果トランジスタＱ１、Ｑ２と第１及び第２制御回路３ａ、３ｂ間の配線経路に寄生するインダクタンスを低減したいため、複数本のワイヤＷＲを並べて接続している。この場合、複数本のワイヤＷＲをまとめて一つの金属板配線４８にすることで、金属板配線４８の幅も、例えば２００μｍと広げられ、電気的に接続することも可能となる。このようにそれぞれ第１及び第２電界効果トランジスタＱ１、Ｑ２と第１及び第２制御回路３ａ、３ｂ間に関しては、金属板配線４８で電気的に接続することで、寄生するインダクタンスが低減するため、スイッチング損失を改善できる。
（実施の形態１１）
図４３は本発明の他の実施の形態１０である半導体装置の製造方法を示す組み立てフロー図である。
本実施の形態１１では、複数の製品形成領域を有する多数個取りリードフレームを使用し、各製品形成領域に搭載された半導体チップ５ａ、５ｂ、５ｃを一括して樹脂封止する一括方式のトランスファ・モールディング法を採用している。
一括方式のトランスファ・モールディング法の場合、樹脂封止体８を形成した後、多数個取りリードフレーム及び樹脂封止体８は、例えばダイシングによって複数の個片に分割される。従って、本実施の形態１１の樹脂封止体８とリードフレームは、外形サイズがほぼ同一になっている。
このように本実施の形態１１によれば、一回の樹脂封止により複数個の半導体装置を取得できるため、製品の歩留まりを向上でき、製品のコストを実施の形態１よりも安くすることができる。
（実施の形態１２）
図４４は本発明の他の実施の形態１１である半導体装置の製造方法を示す組み立てフロー図である。
本実施の形態１２では、少なくともワイヤボンディング工程の前に、封止用テープ上にリードフレーム１０を配置しておく。前記それぞれの実施の形態のように、複数個に分割されたダイパッドを有するリードフレーム１０を使用する場合、ワイヤボンディングの際、ダイパッドが不安定となり、ボンディング不良が発生する虞がある。さらに、前記実施の形態１のように太いワイヤＷＲをワイヤボンディングする場合、より高い荷重をかけて超音波により接続するため、ボンディング不良はより発生し易くなる。また、ダイボンディング工程においても、やはりダイパッドが不安定となり、実装不良を引き起こす虞がある。
そこで、本実施の形態１２によれば、ダイボンディング工程の前に、封止用テープ上にリードフレーム１０を配置して、それぞれのダイパッドを安定させておくことで、実装不良やワイヤボンディング不良を抑制することができる。
（実施の形態１３）
非絶縁型ＤＣ−ＤＣコンバータ１の大電流化および高周波化に起因する問題として動作時の熱の問題がある。特に、前記実施の形態１〜１０での説明では、３つの半導体チップ５ａ、５ｂ、５ｃを１つのパッケージ６ａに収容する構成なので、高い放熱性が必要となる。本実施の形態１２では、その放熱性を考慮した構成について説明する。
図４５は、本発明の他の実施の形態である非絶縁型ＤＣ−ＤＣコンバータ１の一部の回路を含むパッケージ６ａの構成例の平面図、図４６は図４５のＦ−Ｆ線の断面図、図４７は本実施の形態１３における半導体装置の表面側の全体平面図をそれぞれ示している。なお、図４５でも図面を見易くするため、一部の樹脂封止体８を取り除いて示すとともに、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂにハッチングを付した。
本実施の形態１３では、半導体チップ５ｂの主面に、金属体６０が接合され、その金属体の一部が樹脂封止体８から露出されている。金属体６０は、例えば銅またはアルミニウム等のような熱伝導性の高い金属からなり、半田または導電性樹脂等からなる接着剤６１を介して半導体チップ５ｂのソース電極用のパッドＢＰ５と接合されている。半導体チップ５ｂは図３に示したように半導体チップ５ａよりもオン時間が長いため、特に発熱しやすい。このため、金属体６０は、半導体チップ５ｂの熱発生源である第２電界効果トランジスタＱ２の形成領域を覆うように配置されている。この構造では、半導体チップ５ｂで発生した熱が、半導体チップ５ｂの裏面からダイパッド７ａ２を通じて配線基板側に放散される他、図４６及び図４７に示すように、半導体チップ５ｂの主面からも金属体６０を通じて外部に放散される構成となっている。これにより、高い放熱性を得ることができる。パッケージ６ａの上面に放熱フィンを載せ金属体６０の露出面に接合することにより、放熱性をさらに向上させることもできる。
（実施の形態１４）
本実施の形態１４では、前記放熱構成の変形例について説明する。
図４８は本発明の他の実施の形態である非絶縁型ＤＣ−ＤＣコンバータ１の一部の回路を含むパッケージ６ａの構成例の平面図、図４９は図４８のＧ−Ｇ線の断面図、図５０は本実施の形態１４における半導体装置の表面側の全体平面図をそれぞれ示している。なお、図４８でも図面を見易くするため、一部の樹脂封止体８を取り除いて示すとともに、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂにハッチングを付した。
本実施の形態１４では、前記実施の形態１０と同様に電極用のパッドＢＰと各部とを接続する配線の一部が上記ワイヤＷＲに代えて金属板配線４８とされているとともに、その金属板配線４８の一部が樹脂封止体８から露出されている。金属板配線４８は、特に半導体チップ５ａ、５ｂの熱発生源である第１及び第２電界効果トランジスタＱ１、Ｑ２の形成領域を覆うように配置されている。図４８〜図５０では、半導体チップ５ａ、５ｂの両側の金属板配線４８ａ、４８ｂがパッケージ６ａの上面から露出しているが、発熱量が相対的に高いローサイドスイッチ用の第２電界効果トランジスタＱ２が形成された半導体チップ５ｂ側の金属板配線４８ｂのみを露出させるような構成としても良い。また、本実施の形態１３においても、パッケージ６ａの上面に放熱フィンを載せ金属板配線４８の露出面に接合することにより、放熱性をさらに向上させることもできる。
本実施の形態１４によれば、前記実施の形態１０、１３で得られた効果の他に、金属板配線４８に放熱機能を持たせていることにより、放熱用の他の部品を追加する必要がないので、前記実施の形態１３の場合よりもパッケージ６ａの組み立て工程を低減でき、パッケージ６ａの組み立て時間を短縮できる。また、部品点数を減らせるので、半導体装置のコストを低減できる。
（実施の形態１５）
本実施の形態１５では、前記放熱構成の変形例について説明する。
図５１は本発明の他の実施の形態である非絶縁型ＤＣ−ＤＣコンバータ１の一部の回路を含むパッケージ６ａの構成例の平面図、図５２は図５１のＨ−Ｈ線の断面図、図５３は本実施の形態１５における半導体装置の表面側の全体平面図をそれぞれ示している。なお、図５１でも図面を見易くするため、一部の樹脂封止体８を取り除いて示すとともに、ダイパッド７ａ１、７ａ２、７ａ３及びリード７ｂにハッチングを付した。
本実施の形態１５では、前記実施の形態１４と同様に電極用のパッドＢＰと各部とを接続する配線の一部が上記ワイヤＷＲに代えて金属板配線４８とされているとともに、その金属板配線４８の一部が樹脂封止体８から露出されている。金属板配線４８は、特に半導体チップ５ａ、５ｂの熱発生源である第１及び第２電界効果トランジスタＱ１、Ｑ２の形成領域を覆うように配置されている。さらに、ダイパッド７ａ１、７ａ２の表面に金属体６２が接合され、図５１〜図５３に示すように、その金属体６２の一部が樹脂封止体８から露出されている。この構造では、半導体チップ５ａ、５ｂで発生した熱が、半導体チップ５ａ、５ｂの裏面からダイパッド７ａ１、７ａ２を通じて配線基板側に放散される他、半導体チップ５ｂの主面からも金属配線４８を通じて外部に放散される構成となっている。さらには、半導体チップ５ａ、５ｂの裏面からダイパッド７ａ１、７ａ２を通じ、金属体６２を通じて樹脂封止体８の外部に放散される構成となっている。これにより、前記実施の形態１２、１３よりも高い放熱性を得ることができる。パッケージ６ａの上面に放熱フィンを載せ金属体６２の露出面に接合することにより、放熱性をさらに向上させることもできる。
本実施の形態１５によれば、前記実施の形態１０、１３、１４で得られた効果の他に、金属板配線６２にリード抜け防止機能を持たせている。本実施の形態では、ダイパッド７ａ１、７ａ２、７ａ３の面積が半導体チップ５ａ、５ｂ、５ｃよりも大きく形成され、半導体チップ５ａ、５ｂ、５ｃはダイパッド７ａ１、７ａ２、７ａ３の一辺に寄せて配置している。このため、特にダイパッド７ａ１、７ａ２には何も搭載していない大きな平面領域が存在するため、樹脂封止体８との密着力が弱い。そこで、金属体６２をダイパッド７ａ１、７ａ２上に配置することで、放熱効果を向上させるだけでなく、ダイパッド７ａ１、７ａ２と樹脂封止体８との密着力を高くできるため、半導体装置の信頼性をさらに向上できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、パッケージ構造としてフラットパッケージ構造を例示したが、これに限定されるものではなく、例えばＢＧＡ（Ball Grid Array）パッケージ構造を採用しても良い。
また例えば前記実施の形態では、電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、パワーＭＯＳ・ＦＥＴを例示したが、これに限定されるものではなく、例えば酸化膜の代わりに絶縁膜を介在したパワーＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造を採用しても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＰＵやＤＳＰの制御用の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の制御用の電源回路にも適用できる。
本発明は、半導体の製造業に適用できる。
本発明の一実施の形態である半導体装置の一例の回路図である。 図１の半導体装置の制御回路の一例の回路図である。 図1の半導体装置のタイミングチャートの一例の説明図である。 本発明者が検討した半導体装置に寄生するインダクタンス成分を示した等価回路図である。 本発明者が検討した回路動作の説明図である。 図５の回路動作時のデバイス断面の説明図である。 図１の半導体装置の構成の一例の説明図である。 図１の半導体装置のパッケージ構成の一例の平面図である。 図８のＹ１−Ｙ１線の断面図である。 本発明の一実施の形態である半導体装置の製造方法を示す組み立てフロー図である。 本発明の一実施の形態である半導体装置のリードフレームの単位領域の一例の平面図である。 図１１のリードフレームの単位領域の裏面の平面図である。 図１０に示す組み立てフローのステップに対応した組み立て状態の一例を示すリードフレームの単位領域の平面図である。 図１０に示す組み立てフローのステップに対応した組み立て状態の一例を示すリードフレームの単位領域の平面図である。 本発明の一実施の形態のハイサイド側のパワーＭＯＳ・ＦＥＴが形成された半導体チップの拡大平面図である。 図１５のＢ−Ｂ線の断面図である。 図１６の半導体装置の半導体チップの要部拡大断面図である。 図１５のＣ−Ｃ線の断面図である。 本発明の一実施の形態のローサイド側のパワーＭＯＳ・ＦＥＴが形成された半導体チップの拡大平面図である。 図１の半導体装置の制御回路の回路構成図である。 図１の半導体装置の制御回路の断面の説明図である。 本発明の一実施の形態の半導体装置の実装状態の一例の平面図である。 図２１の半導体装置の側面図である。 本発明の一実施の形態である半導体装置の表面側の全体平面図である。 図２４の半導体装置の側面図である。 図２４の半導体装置の裏面側の全体平面図である。 本発明の一実施の形態である半導体装置の外観の全体斜視図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 図３２のＤ−Ｄ線の断面図である。 本発明の他の実施の形態である半導体装置の製造方法を示す組み立てフロー図である。 本発明の他の実施の形態である半導体装置のリードフレームの単位領域の表面側の一例の平面図である。 図３５のリードフレームの単位領域の裏面側の一例の平面図である。 本発明の他の実施の形態である半導体装置のリードフレームの単位領域の表面側の一例の平面図である。 図３７のリードフレームの単位領域の裏面側の平面図である。 本発明の他の実施の形態である半導体装置のリードフレームの単位領域の表面側の一例の平面図である。 図３９のリードフレームの単位領域の裏面側の平面図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 図４１のＥ−Ｅ線の断面図である。 本発明の他の実施の形態である半導体装置の製造方法を示す組み立てフロー図である。 本発明の他の実施の形態である半導体装置の製造方法を示す組み立てフロー図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 図４５のＦ−Ｆ線の断面図である。 図４５の半導体装置の表側の全体平面図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 図４８のＧ−Ｇ線の断面図である。 図４８の半導体装置の表面側の全体平面図である。 本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。 図５１のＨ−Ｈ線の断面図である。 図５１の半導体装置の表面側の全体平面図である。 本発明の半導体装置の回路構成の一例の説明図である。
符号の説明
１ 非絶縁型ＤＣ−ＤＣコンバータ
２ 制御回路
３ａ ドライバ回路、第１制御回路
３ｂ ドライバ回路、第２制御回路
４ 負荷回路
５ａ、５ｂ、５ｃ 半導体チップ
５ａｘ、５ｂｘ 主面
５ａｙ、５ｂｙ 裏面
６ａ パッケージ
７ａ１、７ａ２、７ａ３ ダイパッド（チップ搭載部）
７ｂ、７ｂ１、７ｂ２、７ｂ３、７ｂ４ リード
８ 樹脂封止体
１０ リードフレーム
１１、１１ａ ハーフエッチ領域
１２ 絶縁層
１３ 配線層
１３ａ、１３ｂ 層配線層
１４、２２ 表面保護膜
１４ａ、２２ａ ボンディング開口
１５、２６ 半導体基板
１６ｅｐ エピタキシャル層
１７ｎ１、１７ｎ２ ｎ型半導体領域
１７ｐ ｐ型半導体領域
１８ 溝
１９、２３ｐ、２３ｎ ゲート絶縁膜
２０ キャップ絶縁膜
２１ 絶縁酸化膜
２１ａ 開口部
２２ 表面保護膜
２４ａ ｐ-型の半導体領域
２４ｂ ｐ+型の半導体領域
２５ａ ｎ-型の半導体領域
２５ｂ ｎ+型の半導体領域
２７ 配線基板
２７ａ、２７ｂ、２７ｃ、２７ｄ 配線
２８、２９ パッケージ
３０、３１ チップ部品
４０、４２、４４、４７ リードフレーム
４１ ペースト材
４３ 切り欠き部
４５ スリット
４６ 溝
４８、４８ａ、４８ｂ、４８ｃ 金属板配線
４９ バンプ電極
５０ 非絶縁型ＤＣ−ＤＣコンバータ
６０、６２ 金属体
６１ 接着剤
ＢＰ、ＢＰ１、ＢＰ２、ＢＰ３ ボンディングパッド
ＢＰ４、ＢＰ５、ＢＰ６、ＢＰ７、ＢＰ８ ボンディングパッド
Ｄ１、Ｄ２ 寄生ダイオード
ＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４ ドレイン領域
ＦＬＤ フィールド酸化膜
Ｇ１ ゲート領域
Ｇ２、Ｇ３、Ｇ４ ゲート領域
Ｉ１１、Ｉ１２、Ｉ２１、Ｉ２２ 電流
ＬｇＨ、ＬｓＨ、ＬｇＬ、ＬｓＬ 寄生インダクタンス
ＬｄＨ、ＬｓＨ、ＬｄＬ、ＬｓＬ 寄生インピーダンス
ＮＷＬ ｎ型のウエル領域
ＰＷＬ ｐ-型のウエル領域
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６ 電界効果トランジスタ
ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４ ソース領域
ＷＲ、ＷＲ１、ＷＲ２、ＷＲ３ ボンディングワイヤ

Claims (29)

  1. それぞれが所定の間隔を持って配置された第１チップ搭載部、第２チップ搭載部及び第３チップ搭載部と、
    前記第１、第２及び第３チップ搭載部の周囲に配置された複数の外部端子と、
    前記第１チップ搭載部上に配置され、第１電界効果トランジスタを有する第１半導体チップと、
    前記第２チップ搭載部上に配置され、第２電界効果トランジスタを有する第２半導体チップと、
    前記第３チップ搭載部上に配置され、前記第１及び第２電界効果トランジスタの動作を制御する制御回路を含む第３半導体チップと、
    前記第１、第２及び第３半導体チップと、前記第１、第２及び第３チップ搭載部と、前記複数の外部端子の一部を封止する樹脂体とを有し、
    前記複数の外部端子は、入力用電源電位を供給する第１電源端子と、前記入力用電源電位よりも低い電位を供給する第２電源端子と、前記第３半導体チップの制御回路を制御する信号端子と、出力用電源電位を外部に出力する出力端子とを有し、
    前記第１電界効果トランジスタは、そのソース・ドレイン経路が前記第１電源端子と前記出力端子との間に直列接続され、
    前記第２電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第２電源端子との間に直列接続され、
    前記第３半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第１及び第２電界効果トランジスタのそれぞれのゲートを制御し、
    前記第３半導体チップは、前記第３半導体チップと前記第１半導体チップの距離が前記第３半導体チップと前記第２半導体チップの距離より近くなるように配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、更に前記第１、第２及び第３半導体チップの各々は、四角形状の主面と、前記四角形状の主面の辺に沿って配置された複数の電極を有し、前記第３半導体チップの前記複数の電極中で、前記第１及び第２電界効果トランジスタの夫々のソース及びゲートに電気的に接続される電極は、前記第１及び第２半導体チップの夫々と最も隣接する前記主面の角部を規定する２辺に沿って配置されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第３半導体チップの制御回路は前記第１電界効果トランジスタのゲートを制御する第１制御回路と、前記第２電界効果トランジスタのゲートを制御する第２制御回路を有することを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、更に前記第１電界効果トランジスタのゲートと前記第１制御回路とを電気的に接続する第１ワイヤと、前記第２電界効果トランジスタのゲートと前記第２制御回路とを電気的に接続する第２ワイヤを有し、前記第１ワイヤの長さは前記第２ワイヤの長さよりも短いことを特徴とする半導体装置。
  5. 請求項３記載の半導体装置において、更に前記第３半導体チップは、四角形状の主面と、その主面に形成された複数の電極と、前記第２制御回路の出力段を構成する第３電界効果トランジスタとを有し、
    前記第３電界効果トランジスタは、前記第３半導体チップの４辺の内で、前記第２半導体チップに最も近接する１辺側に配置され、
    前記複数の電極中で、前記第３電界効果トランジスタのソースに接続されるソース用電極は、他の電極よりもチップの内側に配置されていることを特徴とする半導体装置。
  6. それぞれが所定の間隔を持って配置された第１チップ搭載部、第２チップ搭載部及び第３チップ搭載部と、
    前記第１、第２及び第３チップ搭載部の周囲に配置された複数の外部端子と、
    前記第１チップ搭載部上に配置され、第１電界効果トランジスタを有する第１半導体チップと、
    前記第２チップ搭載部上に配置され、第２電界効果トランジスタを有する第２半導体チップと、
    前記第３チップ搭載部上に配置され、前記第１及び第２電界効果トランジスタの動作を制御する制御回路を含む第３半導体チップと、
    前記第１、第２及び第３半導体チップと、前記第１、第２及び第３チップ搭載部と、前記複数の外部端子の一部を封止する樹脂体とを有し、
    前記複数の外部端子は、入力用電源電位を供給する第１電源端子と、前記入力用電源電位よりも低い電位を供給する第２電源端子と、前記第３半導体チップの制御回路を制御する信号端子と、出力電源電位を外部に出力する出力端子とを有し、
    前記第１電界効果トランジスタは、そのソース・ドレイン経路が前記第１電源端子と前記出力端子との間に直列接続され、
    前記第２電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第２電源端子との間に直列接続され、
    前記第３半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第１及び第２電界効果トランジスタのそれぞれのゲートを制御し、
    前記第２半導体チップは、前記出力端子よりも前記第２電源端子に近い位置に配置されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、更に前記第２半導体チップは、長方形状の主面と、その主面上に形成され、各々が最上層の金属配線により形成され、かつ、前記第２電界効果トランジスタのゲート及びソースに接続されたゲート電極及びソース電極を有し、
    前記ゲート電極は、前記第２半導体チップの一対の長辺の一方から他方に向かって延びる複数のゲート電極パターンを有し、
    前記ソース電極は、前記複数のゲート電極パターン間に配置され、かつ、前記第２半導体チップの一対の長辺の他方から一方に向かって延びる複数のソース電極パターンを有することを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、前記複数のゲート電極パターンの一端部は、前記長辺の他方に到達していないことを特徴とする半導体装置。
  9. 請求項６記載の半導体装置において、更に前記第３半導体チップはその主面に形成された複数のワイヤボンディング用端子を有し、前記第２電界効果トランジスタのゲートに接続されるワイヤボンディング用端子の外形サイズは前記第３半導体チップの複数のワイヤボンディング用端子の外形サイズと同じ大きさで形成されていることを特徴とする半導体装置。
  10. 請求項６記載の半導体装置において、前記第２半導体チップは、四角形状を有し、
    前記第２電界効果トランジスタのゲートに接続されるワイヤボンディング用端子は、前記第２半導体チップの４つの角部のうち、前記第３半導体チップに最も近い角部に配置されていることを特徴とする半導体装置。
  11. 請求項６記載の半導体装置において、更に前記第３半導体チップは前記第２電界効果トランジスタのゲートを制御する制御回路と、
    前記第２電界効果トランジスタのソース及びゲートと前記制御回路とを夫々電気的に接続する第１及び第２ワイヤとを有し、
    前記第１及び第２ワイヤは並べて形成することを特徴とする半導体装置。
  12. 請求項６記載の半導体装置において、更に前記第３半導体チップは前記第２電界効果トランジスタのゲートを制御する制御回路と、
    前記第２電界効果トランジスタのソースと前記第２電源端子とを電気的に接続する複数の第１ワイヤと、前記第２電界効果トランジスタのゲートと前記制御回路とを電気的に接続する第２ワイヤを有し、
    前記複数の第１ワイヤの太さは前記第２ワイヤよりも太いことを特徴とする半導体装置。
  13. 請求項６記載の半導体装置において、更に前記第２電界効果トランジスタのソースと前記第２電源端子とを電気的に接続する金属体を有することを特徴とする半導体装置。
  14. それぞれが所定の間隔を持って配置された第１チップ搭載部、第２チップ搭載部及び第３チップ搭載部と、
    前記第１、第２及び第３チップ搭載部の周囲に配置された複数の外部端子と、
    前記第１チップ搭載部上に配置され、第１電界効果トランジスタを有する第１半導体チップと、
    前記第２チップ搭載部上に配置され、第２電界効果トランジスタを有する第２半導体チップと、
    前記第３チップ搭載部上に配置され、前記第１及び第２電界効果トランジスタの動作を制御する制御回路を含む第３半導体チップと、
    前記第１、第２及び第３半導体チップと、前記第１、第２及び第３チップ搭載部と、前記複数の外部端子の一部を封止する樹脂体とを有し、
    前記複数の外部端子は、入力用電源電位を供給する第１電源端子と、前記入力用電源電位よりも低い電位を供給する第２電源端子と、前記第３半導体チップの制御回路を制御する信号端子と、出力用電源電位を外部に出力する出力用端子とを有し、
    前記第１電界効果トランジスタは、そのソース・ドレイン経路が前記第１電源端子と前記出力端子との間に直列接続され、
    前記第２電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第２電源端子との間に直列接続され、
    前記第３半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第１及び第２電界効果トランジスタのそれぞれのゲートを制御し、
    前記第１の半導体チップは、前記第２チップ搭載部の一辺と隣り合う前記第１チップ搭載部の一辺に寄せて配置されていることを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、更に前記第１半導体チップは、長方形状の主面と、その主面上に形成され、各々が最上層の金属配線により形成され、かつ、前記第１電界効果トランジスタのゲート及びソースに接続されたゲート電極及びソース電極を有し、
    前記ソース電極は、前記第２チップ搭載部の一辺と隣り合う前記第１チップ搭載部の一辺の近くに配置することを特徴とする半導体装置。
  16. 請求項１４記載の半導体装置において、更に前記第１半導体チップの厚さ方向と交差する平面形状は長方形状に形成され、長手方向に形成される一辺は、前記第２チップ搭載部の一辺と隣り合う前記第1チップ搭載部の一辺の近くに配置され、
    前記第１電界効果トランジスタのソースと前記第２チップ搭載部とを電気的に接続する複数のワイヤを有し、
    前記複数のワイヤは並べて形成していることを特徴とする半導体装置。
  17. 請求項１４記載の半導体装置において、更に前記第１半導体チップは、長方形状の主面と、その主面上に形成され、各々が最上層の金属配線により形成され、かつ、前記第２電界効果トランジスタのゲート及びソースに接続されたゲート電極及びソース電極を有し、
    前記ゲート電極は、前記第1半導体チップの一対の短辺の一方から他方に向かって延びる複数のゲート電極パターンを有し、
    前記ソース電極は、前記複数のゲート電極パターン間に配置され、かつ、前記第1半導体チップの一対の短辺の他方から一方に向かって延びる複数のソース電極パターンを有することを特徴とする半導体装置。
  18. 請求項１７記載の半導体装置において、更に前記ゲート電極パターンは前記ソース電極の間に形成される第1部分と、前記第1半導体チップの主面の周辺に配置される第２部分とを有し、
    前記第１部分の幅は前記第２部分の幅よりも太く形成することを特徴とする半導体装置。
  19. 請求項１７記載の半導体装置において、前記第１電界効果トランジスタのソースと前記第２チップ搭載部とを電気的に接続する複数のワイヤを有し、
    前記複数のワイヤは前記第１部分を挟んで千鳥配置することを特徴とする半導体装置。
  20. 請求項１４記載の半導体装置において、更に前記第３半導体チップは複数の端子を有し、前記第１電界効果トランジスタのゲートの外形サイズは前記第３半導体チップの複数の端子の外形サイズと同じ大きさで形成されていることを特徴とする半導体装置。
  21. 請求項１４記載の半導体装置において、更に前記第１半導体チップは、長方形状の主面と、その主面上に形成され、各々が最上層の金属配線により形成され、かつ、前記第２電界効果トランジスタのゲート及びソースに接続されたゲート電極及びソース電極を有し、
    前記ゲート電極は前記第３チップ搭載部の一辺と隣り合う辺の真ん中に近い位置に配置することを特徴とする半導体装置。
  22. 請求項１４記載の半導体装置において、更に前記第1電界効果トランジスタのソースと前記第２チップ搭載部とを電気的に接続する金属体を有することを特徴とする半導体装置。
  23. それぞれが所定の間隔を持って配置された第１チップ搭載部、第２チップ搭載部及び第３チップ搭載部と、
    前記第１、第２及び第３チップ搭載部の周囲に配置された複数の外部端子と、
    前記第１チップ搭載部上に配置され、第１電界効果トランジスタを有する第１半導体チップと、
    前記第２チップ搭載部上に配置され、第２電界効果トランジスタを有する第２半導体チップと、
    前記第３チップ搭載部上に配置され、前記第１及び第２電界効果トランジスタの動作を制御する制御回路を含む第３半導体チップと、
    前記第１、第２及び第３半導体チップと、前記第１、第２及び第３チップ搭載部と、前記複数の外部端子の一部を封止する樹脂体とを有し、
    前記複数の外部端子は、入力用電源電位を供給する第１電源端子と、前記入力用電源電位よりも低い電位を供給する第２電源端子と、前記第３半導体チップの制御回路を制御する信号端子と、出力用電源電位を外部に出力する出力用端子とを有し、
    前記第１電界効果トランジスタは、そのソース・ドレイン経路が前記第１電源端子と前記出力端子との間に直列接続され、
    前記第２電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第２電源端子との間に直列接続され、
    前記第３半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第１及び第２電界効果トランジスタのそれぞれのゲートを制御し、
    前記第１半導体チップは前記第１電界効果トランジスタのソースと前記第２チップ搭載部とを電気的に接続する複数の第1ワイヤと、前記第1電界効果トランジスタのソースと前記制御回路とを電気的に接続する複数の第２ワイヤとを有することを特徴とする半導体装置。
  24. 請求項２３記載の半導体装置において、前記複数の第１ワイヤの太さは前記複数の第２ワイヤの太さよりも太く形成されていることを特徴とする半導体装置。
  25. 請求項２３記載の半導体装置において、更に前記第1電界効果トランジスタのゲートと前記制御回路とを電気的に接続する複数の第３ワイヤとを有し、
    前記複数の第2ワイヤと前記複数の第３ワイヤは隣り合うように並べて接続されていることを特徴とする半導体装置。
  26. それぞれが所定の間隔を持って配置された第１チップ搭載部、第２チップ搭載部及び第３チップ搭載部と、
    前記第１、第２及び第３チップ搭載部の周囲に配置された複数の外部端子と、
    前記第１チップ搭載部上に配置され、第１電界効果トランジスタを有する第１半導体チップと、
    前記第２チップ搭載部上に配置され、第２電界効果トランジスタを有する第２半導体チップと、
    前記第３チップ搭載部上に配置され、前記第１及び第２電界効果トランジスタの動作を制御する制御回路を含む第３半導体チップと、
    前記第１、第２及び第３半導体チップと、前記第１、第２及び第３チップ搭載部と、前記複数の外部端子の一部を封止する樹脂体とを有し、
    前記複数の外部端子は、入力用電源電位を供給する第１電源端子と、前記入力用電源電位よりも低い電位を供給する第２電源端子と、前記第３半導体チップの制御回路を制御する信号端子と、出力用電源電位を外部に出力する出力用端子とを有し、
    前記第１電界効果トランジスタは、そのソース・ドレイン経路が前記第１電源端子と前記出力端子との間に直列接続され、
    前記第２電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第２電源端子との間に直列接続され、
    前記第３半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第１及び第２電界効果トランジスタのそれぞれのゲートを制御し、
    前記第１及び第２電界効果トランジスタは、第１主面と前記第１主面に対向する第２主面とを有する半導体基板と、前記半導体基板の第１主面から第２主面に向かって形成された溝と、前記溝の内壁面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１主面に形成され、かつ、前記ゲート電極と隣接して形成されたソース用の半導体領域と、前記第２主面に形成されたドレイン用の半導体領域により形成されていることを特徴とする半導体装置。
  27. 請求項２６記載の半導体装置において、前記第１及び第２電界効果トランジスタのゲート電極の側面に形成され、かつ、前記半導体基板の厚さ方向に形成され、かつ、前記ソース及びドレイン用の半導体領域間にチャネル形成用の半導体領域が形成されていることを特徴とする半導体装置。
  28. 請求項２６記載の半導体装置において、前記第１半導体チップの外形サイズは前記第３半導体チップの外形サイズよりも大きく形成され、前記第２半導体チップの外形サイズは前記第１半導体チップの外形サイズよりも大きく形成されていることを特徴とする半導体装置。
  29. 請求項２６記載の半導体装置において、前記第１電界効果トランジスタの閾値電圧は前記第２電界効果トランジスタよりも低い閾値電圧で制御されていることを特徴とする半導体装置。
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