TWI364098B - Semiconductor device - Google Patents

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TWI364098B
TWI364098B TW94103094A TW94103094A TWI364098B TW I364098 B TWI364098 B TW I364098B TW 94103094 A TW94103094 A TW 94103094A TW 94103094 A TW94103094 A TW 94103094A TW I364098 B TWI364098 B TW I364098B
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semiconductor
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TW94103094A
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Inventor
Masaki Shiraishi
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Renesas Electronics Corp
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    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1588—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load comprising at least one synchronous rectifier element
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Description

1364058 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置技術，特別是關於適用於 具有電源電路之半導體裝置之有效技術。 【先前技術】 近年來’為了達成電源電路等之小型化及高速回應對 策，而發展到使用於電源之功率MOS · FET(金屬氧半導體 場效電晶體）之高頻化。 特別是用作桌上型及筆記型個人電腦、伺服器或遊戲機 等之電源電路之非絕緣型DC-DC轉換器，控制之CPU(中央 處理單元）及DSP等有大電流化及高頻化之趨勢。 一種電源電路而廣泛使用之DC-DC轉換器具有串聯高侧 開關用之功率MOS · FET與低側開關用之功率MOS · FET之 構造。高側開關用之功率MOS · FET具有控制DC-DC轉換 器用之開關功能，低側開關用之功率MOS · FET具有同步 整流用之開關功能，此等兩個功率MOS · FET取得同步， 並且藉由交互接通/斷開來進行電源電壓之轉換。 此種DC-DC轉換器如揭示於特開2002-217416號公報，且 揭示有：以同一個封裝體構成高側開關用之功率MOS · FET 與低侧開關用之功率MOS · FET，來提高高側開關用之功 率MOS · FET與低側開關用之功率MOS · FET間之電壓轉換 效率之技術（參照專利文獻1)。 此外，如特開2001-25239號公報中揭示有：藉由電阻及 電容器降低將控制電路、驅動電路與功率MOS . FET予以1 99090.doc 1364098 個晶片化時DC-DC轉換器中產生問題之雜訊之技術（參照 專利文獻2)。 專利文獻1 :特開2002-217416號公報 專利文獻2 :特開2001-25239號公報 【發明内容】 就上述DC-DC轉換器進一步小型化、高速化及高效率化 之檢討結果，本發明人發現如下之問題。 專利文獻1揭示：將開關用之高側功率M〇s · FET用半導 體晶片與低側功率MOS · FET用半導體晶片之兩個半導體 晶片放入同一個樹脂密封型封裝體内之技術。但是，並未 詳細提到控制前述開關之接通/斷開動作用之控制電路，換 5之，並未提到驅動上述功率M〇s · FET之閘極之驅動電 路以包含上述驅動電路不同之半導體晶片之不同封裝體 構成時，構成DC-DC轉換器用之零件數量多，安裝面積變 大。因此，可能無法充分達成DC_DC轉換器之小型化。再 者’由於連接前述兩個不同之封裝體，在安裝基板上需要 繞線，會因寄生於前述繞線之電感而產生損失，可能造成 電^轉換效率降低。前述損失之比率於發展到高頻化情況 下特別顯著。 此外，專利文獻1特別是未提到控制前述驅動電路用之控 制電路。 卜如專利文獻2，將控制前述驅動電路用之控制電 路、驅動電路與功率M〇s· FET予以!個晶月化時，雖可實 見構成DC DC轉換器用之半導體裝置之小型化，不過.晶片 99090.doc 1364058 的製程複雜，可能無法充分發揮各個半導體元件及電路特 因而，可旎無法充分達成DC_Dc轉換器之高速化及高 效率化。此外，可能晶片製造費時，製造成本亦增加。门 為了降低或消除上述顧慮，如何對應於大電流及高頻 化，且可以小型化而獲得電壓轉換效率高之DC-DC轉換器 即成為重要課題。 本發明之一個目的在提供可提高半導體裝置之電壓轉換 效率之技術。 、 本發明之其他目的在提供可謀求半導體裝置之封裝體小 型化之技術。 本發明之其他目的在提供可降低半導體裝置之製造成本 之技術。 ▲本發明之其他目的在提供可謀求半導體裝置之可靠度提 高之技術。 本發明之前述及其他目的與新型特徵，從本說明書之内 容及附圖即可明瞭。 本專利所揭示之主要發明之概要簡單說明如下。 亦即’本發明係纟：高側開關用之功率電晶體，低側開 關用之功率電晶體及驅動此等之驅動電路各不相同之半導 體晶片構成，將前述3個半導體晶片收納於丨個封裝體内， 且接近配置.包含前述高側開關用之功率電晶體之半導體 晶片，及包含前述驅動電路之半導體晶片。更具體而言， 本發明之半導體裝置具有' : 第-晶片搭載部、第二晶片搭載部及第三晶片搭載部， 99090.doc 13640,98 其係分別以特定間隔而配置； 數個外部端子，其係配置於前述第— 搭载部之周圍，· 、第一半導體晶片，其係配置於前述第 並具有第一場效電晶體； 、第一半導體晶片，其係配置於前述第 並具有第二場效電晶體； 第三半導體晶片，其係配置於前述第三 並包含批岳丨兄、+、铉 日日片搭載部上， 路；及 双哥日日體之動作之控制電 樹脂體，其係密封前述第一、 前诚笛一咕 第—及第三半導體晶片， 、第一及第三晶片搭載部與 一部分； 兴引述數個外部端子之 前述數個外部端子具有：第一電源端子 用電源電位，·第二電源端子，〃係供給輪入# 4料子，其純給比前料 電位低之電位；訊號端子，直 電源 /、你控制刖述第三半 之控制電路：及輸出端子，苴# 導體日日片 外部； -係將輸出用電源電位輪出至 前述第一場效電晶體之源極 電源端子與前述輸出端子之間 刖述第二場效電晶體之源極 端子與前述第二電源端子之間 前述第三半導體晶片之控制電路藉由輸入於 子之控制訊號，控制前述第一及第 ：逮端 又电a日體之各個閘 第 第 a 日日 片 晶片搭載部上 晶片搭載部上 汲極路徑串聯於前述第— 沒極路㈣聯”述輸出 99〇9〇d〇c 1364098 極， 前述第三半導體晶月係以前述 _ .. 月』返弟二丰導體晶片與前述第 半導體晶片之距離比前述第二车道 導u —+導體晶片與前述第二半 導體日日片之距離近之方式配置。 藉由本專利所揭示之主要發 文货β所獍仵之效果簡單說明如 下0 亦即，本發明係由：高側開關用之功率電晶體（第一場效 電晶體），低側開關用之功率電晶體（第二場效電晶體）及驅 動此等之驅動電路（控制電路）各不相同之第一〜第三半導 體晶片構成’進-步將前述3個半導體晶片收納於ι個封裝 體（樹脂體）内，進-步藉由接近配置：包含高側開關用之功 率電晶體(第一場效電晶體)之第一半導體晶片，及包含驅動 電路（控制電路）之第二半導體晶片，構成必要之電路區塊， 因此可適用最佳之半導體元件形成技術，再者，可減少零 件數量，並可減少重大影響高頻特性之封裝體内外之配線 之寄生電感成分。因此可達成半導體裝置之高速化、小型 化及高效率化。 【實施方式】 以下之實施形態中，權宜上有必要時，係分割成數個部 分或實施形態來說明’不過，除特別明示時，此等並非彼 此無關係，而係處於一方為另一方之—部分或全部之變形 例、詳細、補充說明等之關係。此外’以下之實施形態中， 提到要素之數量等（個數、數值、量、範圍等）時，除特別明 示時及原理上顯然限定於特定數量時等，並不限定於其特 99090.doc 丄364098 疋數里’亦可為特定數量以上或以下。再者，以下之實施 形態中，其構成要素（亦包含要素步驟等），除特別明示時及 ， 考慮原理上顯然為必須時等，當然並非為必須者。同樣地， • u下之實施形態中’提到構成要素等之形狀、位置關係等 時，除特別明示時及考慮原理上顯然並非如此時等，包含 實質上近似或類似於其形狀等。其就上述數值及範Z 同。此外，說明本實施形態用之全部圖式中，具有相同功 φ 能者註記相同符號：並省略其重複說明。以下，依據圖式 詳細說明本發明之實施形態。 (第一種實施形態） 第一種實施形態之半導體裝置係用於如桌上型之個人電 腦、筆記型之個人電腦、伺服器或遊戲機等之電源電路之 非絕緣型DC-DC轉換器。圖1顯示一種非絕緣型DC_DC轉換 器1之電路圖。非絕緣型DC_DC轉換器1具有：控制電路2、 驅動電路3a，3b、場效電晶體（功率m〇S · FET)Q1，Q2、線 • 圈1^及電容器C1等元件。此等元件安裝於配線基板上，並 通過配線基板之配線而電性連接。另外，圖丨之符號4表示 上述桌上型之個人電腦 '筆記型之個人電腦、伺服器或遊 戲機等之CPU(中央處理單元）或DSP(數位訊號處理器）等之 負載電路。符號之ET1、ET2及ET3表示端子。如圖54所示， 此種非絕緣型DC-DC轉換器1係以對於一個CPU並聯數個 之方式配置。 控制電路2係供給控制場效電晶體卩丨（第一場效電晶體） 及Q2(第二場效電晶體）之電壓接通幅度（接通時間）之訊號 99090.doc 10 1364098 之電路。該控制電路2與第一場效電晶體Q1、第二場效電晶 體Q2及驅動電路3a，3b分開封裝體。該控制電路2之輸出電 ， 性連接於驅動電路3a(以下亦稱為第一控制電路）、％(以下 • 亦稱為第二控制電路）之輸入，第一控制電路3a及第二控制 電路3b係藉由自控制電路2供給之控制訊號’控制第一及第 二場效電晶體Ql，Q2之閘極之電路。第一及第二控制電路 3a，3b如藉由CM0S反向電路而形成。圖2顯示第一控制電路 φ 3a之一種電路圖。第一控制電路3a具有串聯互補連接p通道 型之場效電晶體Q3與n通道型之場效電晶體〇4之電路構 造。另外，圖2之符❹表示沒極，G表示閉極，s表示源極。 前述控制電路3a依據控制訊號ΙΝι來控制’並經由場效電晶 體Q1控制輸出ουτι之位準。 如圖5所示，第一及第二控制電路3\31)之輸入（IN ”與自 控制電路2供給控制訊號之端子（訊號端子）電性連接。第一 及第二控制電路3a，3b之輸出分別電性連接於第一及第二 • 場效電晶體Q1，Q2之閘極。第一及第二場效電晶體Ql, q2 串聯於供給輸入用電源電位Vin之端子ET1(第—電源端子） 與供給基準電位GND之端子ΕΤ4(第二電源端子）之間。輸入 用電源電位Vin如約為5〜12V。此外，基準電位gnd如為比 輸入用電源電位低之電源電位，如接地電位而為〇(零）v。 此外，非絕緣型DC-DC轉換器i之動作頻率（接通、斷開第 一及第二場效電晶體Q1，Q2時之周期）如約為1 MHz。 第一場效電晶體Q1係高側開關（高電位側：第一動作電壓） 用’且具有儲存電能至線圈L1而供給電力至非絕緣2 99090.doc 1364058 DC-DC轉換器1之輸出Vout(負載電路4之輸入）用之開關功 忐。該第一場效電晶體Q 1藉由通道形成於晶片之厚度方向 ，之縱型場效電晶體而形成。經由本發明人之檢討，高側開 關用之場效電晶體Q 1隨著因附加於其之寄生電容，非絕緣 型DC-DC轉換器1之動作頻率提高，而發現大的切換損失 (接通損失及斷開損失）。因此，通常考慮到切換損失，高側 開關用之場效電晶體須應用通道形成於晶片表面（對晶片 φ 之厚度方向垂直之方向）之橫型場效電晶體。此因，橫型場 效電晶體之閘極電極與汲極區域之重疊面積比縱型場效電 晶體小，因此可降低附加於閘極與汲極間之寄生電容（閘極 寄生電容）。 但疋，>6人使;be型場效電晶體動作時產生之電阻（接通電阻） 獲得與縱型場效電晶體相同程度之值時，橫型場效電晶體 之胞面積比縱型場效電晶體之胞面積約大2 5倍，而不利於 元件之小型化。採用縱型場效電晶體時，比橫型場效電晶 • 體可增加每單位面積之通道寬，且可降低接通電阻。亦即， 藉由以縱型場效電晶體形成高側開關用之第一場效電晶體 Q1，可實現元件之小型化，且可將封裝體予以小型化。 另外，第二場效電晶體Q2係低側開關（低電位側：第二動 作電壓）用之場效電晶體，且係非絕緣型DC_DC轉換器i整 流用之電晶體，並具有與來自控制電路2之頻率同步降低電 晶體之電阻，來進行整流之功能。該第二場效電晶體卩2與 第一場效電晶體Q1同樣地係藉由通道形成於晶片之厚度方 向之縱型場效電晶體而形成。如圖3所示，低側開關用之場 99090.doc 1364098 效電晶體，由於施加其電壓間之時間（接通時間）比高側開關 用之場效電晶體之接通時間長，因此可看出接通電阻之損 失比切換損失大，因此宜應用縱型場效電晶體。亦即，藉 由以縱型場效電晶體形成低側開關用之第二場效電晶體卩2 可降低接通電阻，因此即使流入非絕緣型DC_DC轉換器j之 電流增加，仍可提高電壓轉換效率。 在連結此等第一場效電晶體Q 1之源極與第二場效電晶體 Q2之汲極之配線間，設置供給輸出用電源電位至外部之輸 出端子ET5，在該輸出端子上電性連接有輸出配線。此外， 該輸出配線上電性連接有上述線圈L1。此外，在線圈L1之 後#又’於輸出配線與基準電位gnd之供給用端子之間電性 連接有上述電容器C1 » 此種電路藉由第一及第二場效電晶體卩丨，q2取同步且交 互接通/斷開，來進行電源電壓之轉換。亦即，高側開關用 之第一場效電晶體Q1接通時，電流（第一電流）n自電性連 接於第一場效電晶體(^之汲極之第一電源端子，通過第一 場效電晶體Q 1而流入輸出端子，高側開關用之第一場效電 晶體Q1斷開時’電流12藉由線圈L1之反電壓而流動。該電 流12流動時’藉由接通低側開關用之第二場效電晶體Q2， 可減少電壓下降。上述圖3顯示該非絕緣型DC-DC轉換器j 之一種時間圖。如上述，低側用之第二場效電晶體q2之接 通時間比高側開關用之第一場效電晶體Q1之接通時間長。 Ton表不高侧開關用之第一場效電晶體Q1接通時之脈寬，τ 表不脈衝周期。上述電流II如係約20A大小之電流。 99090.doc 13 1364098 再者，近年來，隨著負載電路4之驅動電流增加，所雨之 非絕緣型DC-DC轉換器！之驅動電流亦增加。並 型I3C-DC轉換器^之小型化。 ，.緣 β. 土 丹者為了穩定地供給低電 壓，所需之非絕、緣型DC.DC轉換器！之動作頻率亦提高。要 求非絕緣型DC-DC轉換器i小型化之理由，除半導體裝置全
體之小型化要求之外’係因小型化可縮短非絕緣型DC_DC 轉換器1與負載電路4之距離，可以短時間供給大電流至負 载電路4 °此外，提高非絕緣型DC-DC轉換器上之動作頻率 之其他理由，係因可減少線圈L1及電容器（：丨之單位元件， 並可使線圈L1及電容器ci小型化。 然而，促進上述之大電流化及高頻化時，本發明人發現 在圖4所示之非絕緣型1)^1)(：轉換器5〇中，由於寄生於高側 開關用之第一場效電晶體Q12源極側之電感LsH與寄生於 閘極側之電感LgH，以及寄生於低側開關用之第二場效電 晶體Q2之源極側之電感LsL之影響，而存在降低非絕緣型 DC-DC轉換器50之電壓轉換效率之問題。圖4係顯示寄生於 非絕緣型DC-DC轉換器50之電感成分之等價電路圖。符號 LdH’ LgH’ LsH，LdL，LgL，LsL表示寄生於第一及第二場效 電體Ql，Q2之封裝體及印刷電路板之配線等之電感。此 外，VgH表示接通第一場效電晶體q丨用之閘極電壓，符號 VgL表示接通第二場效電晶體Q〗用之閘極電壓。 寄生之電感LsH増加時’高側開關用之第一場效電晶體 Q1之接通損失及斷開損失（特別是接通損失）顯著變大，導 致非絕緣型DC-DC轉換器50之電壓轉換效率降低。由於接 99090.doc 14 13640.98 通損失及斷開損失與頻率及輸出電流成正比，因此如上 述，隨著非絕緣型DC-DC轉換器5〇之大電流化及高頻化， 損失成分變大。 > • 其:欠，說明寄生之電感LsH增加時，接通及斷開遲緩，導 致接通損失及斷開損失增加之原目。圖5係非絕緣型DC· 轉換器50之電路動作說明冑，圖6係圖5之電路動作時之裝 置剖面說明圖。 鲁高側開關用之第-場效電晶體(^之閘極電壓超過臨限值 電壓，電流（第-電流）11自第一場效電晶體Q1之沒極區域 DR1向源極區域SR1開始流動時，因寄生之電感LsH而產生 反電動勢（LsHxdi/dt)，與圖4、圖5及圖6之八點比較，高側 開關用之第一場效電晶體Q!之源極電位提高。由於第一場 效電晶體Q1之閘極電壓藉由驅動電路3a，以點A為基準供 給，因此施加於高側開關用之第一場效電晶體卩丨之閘極區 域G1與源極區域SR1間之電壓比閘極電壓VgH低。因而，高 _ 側開關用之第一場效電晶體Q1之通道電阻ri並未充分下 降，而產生電流II之損失。亦即，接通時間變長。如上述， 因大電力化及高頻化導致接通損失及斷開損失增加，係因 大電力化及高頻化導致反電動勢（LsHxdi/dt)增加。 此外，由於尚側開關用之第一場效電晶體Q丨具有儲存電 能至線圈L1而供給電力至非絕緣型轉換器J之輸出 (負載電路4之輸入）用之開關功能’因此在高頻化中要求切 換動作之咼速化。但是，由於在第一控制電路3 a與第一場 效電晶體Q1之間產生寄生之電感LgH，因此切換動作遲 99090.doc 15 1364098 緩。亦即’成為切換損失而導致電壓轉換效率降低。 -另外，低側開關用之第二場效電晶體Q2係構成不致產生 上述之切換損失。亦即，斷開高側開關用之第一場效電晶 秦 體Q1時，電流（第二電流）121通過並聯於低側開關用之第二 場效電晶體Q2之寄生二極體D2,而自基準電位GND向第二 場效電晶體Q2之汲極區域DR2流動。在該狀態下，於低側 開關用之苐二場效電晶體Q2之閘極區域G2中施加閘極電 ^ 壓VgL時，電流（第三電流）122自第二場效電晶體q2之源極 區域SR2通過第二場效電晶體q2之通道區域而向汲極區域 DR2流動，不過，由於之前已經有上述電流121流動，電流 122流動時之每單位時間之電流變化量小，因此寄生之電感
LsL引起之反電動勢小達可忽略之程度’而與實質之損失不 一致0 由於電流（第二電流）121先流入並聯於低側開關用之第二 場效電晶體Q2之寄生二極體〇2，因此低側開關用之第二場 φ 效電晶體Q2之切換損失幾乎可忽略。反之，高側開關用之 第一場效電晶體Q1中亦同樣地存在寄生二極體D 1。但是， 寄生二極體Dl，D2分別在第一及第二場效電晶體Qi，q2之 源極SRI，SR2側形成陽極’分別在第一及第二場效電晶體 Q 1，Q2之汲極區域DR 1，DR2側形成陰極。因而高側開關用 之第一場效電晶體Q1不形成於與自第一場效電晶體(^之 汲極區域DR 1向源極區域SR1流動之電流（第一電流）之相同 方向（正方向）’於施加閘極電壓VgH而接通前，電流不流入 第一場效電晶體Q1 ’因此每單位時間之電流變化量並未變 99090.doc 1364098 小，而產生切換損失。 此外’第二場效電晶體Q2係非絕緣型DC-DC轉換器1之整 流用之電晶體，並具有與來自控制電路2之頻率同步，降低 電晶體之電阻來進行整流之功能。因而，第二場效電晶體 Q2之接通時間比第一場效電晶體Q1長，切換損失比接通電 阻造成之損失顯著，而要求接通電阻之低電阻化。但是， 由於在第二場效電晶體Q2與供給基準電位gnd之端子（第 二電源端子）之間產生寄生之電感LsL，因此接通電阻增 加，電流轉換效率降低。 第一種實施形態以避免因寄生於上述高側開關用之第— 場效電晶體Q1之源極側之電感LgH，LsHLsL之影響，而導 致非絕緣型DC-DC轉換器之電壓轉換效率降低之 問題為主 要目的，而如圖7所示，低側開關用之第二場效電晶體Q2 係形成於與形成有高側開關用之第一場效電晶體Q1之半導 體晶片（第一半導體晶片）5a不同之半導體晶片（第二半導體 晶片）5b。此外，由於驅動電路（第一及第二控制電路）3a，3b 係彼此同步交互地動作，因此，從全體電路動作穩定性之 觀點，係將第一及第二控制電路3a，3b形成於同一個半導體 晶片（第三半導體晶片）5c。 此外將此專半導體晶片5a, 5b, 5c樹脂密封於同一個封 裝體6a内。藉此’可降低配線電感。並可縮小非絕緣型 DC-DC轉換器1。此時僅著眼於配線電感時，高側開關用之 第場效電晶體Q1與低側開關用之第二場效電晶體q2亦 且形成於上述半導體晶片化上。但是，以一個半導體晶片 99090.doc 1364(198 形成時’製程複雜’而無法充分發禮夂〃 知輝各個TL件特性。因而 亦有製造費時且成本增加之問題。此々k ^ 此外，如上述，由於低側晶_之接通時間比高側開關用之 第一場效電晶體Q1長，而容易發熱，因此 之第二場效電晶體Q2形成於與高側開關用 體Q1相同之半導體晶片上時，低側開關用 體Q2動作時產生之熱可能通過半導體基板 ’將低側開關用 之第一場效電晶 之第二場效電晶 而對高侧開關用
之第一場效電晶體Q1造成不良影響 從此種觀點而言 第
:種實施形態亦係區分成各個不同之半導體晶片來形成型 成有高側開關用之第一場效電晶體Q1之半導體晶片紅，形 成有低側開關用之第二場效電晶體Q2之半導體晶片分及形 成有第一及第二控制電路3a，3b之半導體晶片5c。藉此，比 將高側開關用之第-場效電晶體Q1、低側 效電晶_及第-及第二控制電路3〇形成於 導體晶片時，可簡化非絕緣型DC_DC轉換器丨之製程，因此 可充分發揮元件特性。因而可縮短非絕緣型dc_dc轉換器i '之製造時間，並可降低成本。此外，由於高側開關用之第 —場效電晶體Q1與第一及第二控制電路“，3b可避免受到 低側開關用之第二場效電晶體以動作時產生之熱的不良影 響，因此可提高非絕緣型DC_DC轉換器丨之動作穩定性。 但是，本發明人發現為了提高電壓轉換效率，僅將3個半 導體晶片5a，5b，5c配置於晶片焊墊7al，7a2,乃3，僅以同一 個封裝體6a樹脂密封時，無法充分降低寄生之電感。其次， 稭由圖8〜圖20說明圓7所示之第—種實施形態之非絕緣型 99090.doc -18- 1364058 DC-DC轉換器1之具體構造例。 圖8係包含非絕緣型DC-DC轉換器i之一部分電路之封裝 體6a之構造例之平面圖，圖9係圖8之¥1_¥1線之剖面圖，圖 10係顯示圖8之半導體裝置製造方法之組合流程圖圖u 係引導框架之單位區域之平面圖，圖12係顯示圖丨丨之引導 框架背面之平面圖，圖13係顯示對應於顯示於圖1〇之組合 流程之晶片焊接步驟之一種組合狀態之引導框架之單位區 域平面圖，圖14係顯示對應於顯示於圖1〇之組合流程之連 線焊接步驟之一種組合狀態之引導框架之單位區域平面 圖。圖15係圖8之半導體晶片5a之放大平面圖，圖16係圖 之B-B線之剖面圖，圖17係圖8之半導體晶片5b之重要部分 放大剖面圖，圖18係圖15之C-C線之剖面圖，圖19係半導體 晶片5b之放大平面圖，圖20係圖8之半導體晶片兄之輸出段 電路構造圖，圖21係圖8之半導體晶片兄之重要部分剖面 圖。另外，圖8中為了便於觀察圖式，刪除半導體晶片5a，5b， 5c、晶片焊墊7al，7a2, 7a3及引線几上之密封樹脂體8來顯 不’並且在晶片焊墊7al，7a2, 7a3及引線7b上劃陰影。 第一種實施形態之上述封裝體6a如構成QFN(Quad plat Non-leaded package)。不過並不限定於QFN，可作各種變 更，如亦可構成QFP(四側面角端表面安裝型封裝體）及 SOP(Small Out line Package)等平面封裝體（Flat Package)。 封裝體6a具有：3個晶片烊墊（晶片搭載構件）7al，7a2, 7a3、 數條引線（外部端子’内部引線）7bl，7b2, 7b3, 7b4、焊接線 (以下簡稱為線）WR及密封構件（樹脂密封體）8。晶片焊墊 99090.doc I364Q98 (第一薄片（tab)，第一晶片搭載部）7al、晶片焊墊（第二薄 -片，第二晶片搭載部）7a2、晶片焊墊（第三薄片，第三晶片 ，· 搭載部）7a3、及數條引線7b(7bl，7b2, 7b3, 7b4)如包含合金 等金屬。線WR如包含金（Au)e密封構件8如包含環氧樹脂。 • 如圖8所示，晶片焊墊7al，7a2, 7a3為方形，分別以特定 間隔配置，並與前述數條引線7b構成引導框架。在圖8左上 方之曰曰片焊墊7a 1上’半導體晶片53在將其主面朝上之狀態 ^ 下插入配置（搭載）於與晶片焊塾7a2之一邊相鄰之晶片焊 墊7al之邊。在半導體晶片5a之主面上，如上述形成有高 側開關用之第一場效電晶體Q1。此外，在半導體晶片“之 主面上，配置有數個接合墊（以下簡稱為焊墊）Bp，作為引 出各種電路之電極之外部端子。如此，藉由將半導體晶片 5a插入晶片焊墊7a2來配置，可降低第一場效電晶體…之源 極與第一場效電晶體Q2之沒極間產生之寄生阻抗lsh。此 外，在圖8下側之相對最大之晶片焊墊7a2上，半導體晶片 φ 5b在將其主面朝上狀態下，插入配置於比輸出端子靠近第 二電源端子（端子ET4，沿著L形之線配置之數條引線几2) 之晶片焊墊7a2之角部。在半導體晶片讣之主面上如上述 形成有低側開關用之第二場效電晶體Q2。此外，在半導體 晶片5b之主面上配置有數個電極用之焊墊Bp作為引出各種 電路之電極之外部端子。如此，藉由將半導體晶片5b插入 配置於第二電源端子之角部，可縮短形成於第二場效電晶 體Q2之源極與第二電源端子間之線界尺之配線長度。藉此， 可降低線WR之配線電阻，且可進一步強化基準電位GND。 99090.doc -20· I364Q98 再者，於圖8右上方之晶片焊墊7a3上，半導體晶片5c在將 其主面朝上之狀態下，以半導體晶片5c與半導體晶片5&之 距離比半導體晶片5c與半導體晶片5b之距離近之方式配 置。在半導體晶片5c之主面上，如上述形成有第一及第二 控制電路3a，3b。此外，在半導體晶片5c之主面上配置有數 個電極用之焊墊BP作為引出各種電路之電極之外部端子。 如此，半導體晶片5c藉由以半導體晶片5c與半導體晶片5a 之距離比半導體晶片Sc與半導體晶片5b之距離近之方式配 置，可降低第一場效電晶體Q!之閘極與半導體晶片咒間產 生之寄生電感LgH，可改善切換損失。藉由將此等半導體 s曰片5a，5b，5c配置於各個晶片焊墊7al，7a2，7a3之特定位 置，比僅於晶片焊墊7al，7a2, 7a3上配置半導體晶片5a, 5b， 5c ’可提兩電壓轉換效率。另外，半導體晶片5a，5b，父由 於各個特性不同因此外形尺寸（面積）不同，半導體晶片& 之外形尺寸形成比半導體晶片5c之外形尺寸大，半導體晶 片5b之外形尺寸形成比半導體晶片&之外形尺寸大。此 外，數個電極用焊墊BP如包含鋁等金屬。半導體晶片兄具 有第一及第二控制電路3a，3b，由於第一及第二控制電路h， b係刀別控制第一及第二場效電晶體卩1, 之閘極之控制 電路’因此考慮封裝體全體之尺寸，宜儘可能縮小元件之 外形尺寸。反之，由於第一及第二場效電晶體队Q2中流 入電流II，12 ’因此宜儘可能降低電晶體内產生之接通電 阻。為了降低接通電阻’可藉由擴大每單位胞面積之通道 寬來實現。因而’半導體晶片5a，5|?之外形尺寸形成比半導 99090.doc -21 - 1364058 體晶片5c之外形尺寸大。再者，如圖3所*，低側開關用之 .第二場效電晶體Q2之接通時間比高側開關用之第一場效電 . 晶體Q1長。因而，低側開關用之第二場效電晶體Q2之接通 電阻須比高側開關用之第一場效電晶體…之接通電阻進一 步降低。藉此，半導體晶片5b之外形尺寸形成比半導體晶 片5a之外形尺寸大。 半導體晶片5a，5b，5c之電極用焊塾Bp通過上述線歡而 _ 肖各部電性連接。如電極用焊塾BP中，半導體晶“之連 接於第一場效電晶體Q1之源極之源極電極用之焊墊Βρι， 通過數條線WR而與晶片焊墊7al電性連接，並在半導體晶 片5c之數個電極用焊墊Bp中，與電性連接第—場效電晶體 Q1之源極之電極用焊墊奶電性連接H半導體晶片 5a之連接於第一場效電晶體Q1之閘極之閘極電極用焊墊 BP3 ’通過數條線WR，在半導體晶片化之數個電極用焊塾 BP中’與電性連接第—場效電晶師之閘極之電極用焊塾 Φ 電眭連接。此外，半導體晶片51)之連接於第二場效電晶 體Q2之源極之源極電極用焊墊BP5通過數條線WR而與數 條引線（第二電源端子）7b2電性連接，並在半導體晶片5c之 數個電極用㈣抑中，與第二場效電晶體Q2之源極電性連 接之電則焊塾B P 6電性連接。此外，半導體晶片5 b之連接 :第铴效電晶體Q2之閘極之閘極電極用焊墊BP7通過數 條線WR，在半導體晶片5(；之數個電極用㈣Bp中，與電性 連接第—場效電晶體Q2之閘極之電極用焊墊阶8電性連 接數條引線7b2中，通過端子ET4而供給基準電位gnd。 99090.doc -22- 1364098 此外’半導體晶片5a，5b之背面分別形成與第一及第二場效 電晶體线極連接线極電極，並與晶片焊塾Μ，％電性 連接。晶片焊墊7al與一體形成之引線7Μ電性連接。引線 7bi與供給輪入用電源電位Vin之端？咖電性連接。此外， 晶片焊整W與-體形成之引線加電性連接。引線加盘供 給輸出用電源電位至外部之輸出端子咖電性連接。端^ ET5上電性連接上述線圈L1。另外，上述線WR之連線焊接 時，如使用超音波熱難焊接。因而，超音波未有效傳送 至晶片焊墊从732,7以谭接部上時，可能造成焊接不 良’因而如圖9心’係避開半_區域進行連線焊接。藉 此可抑制焊接不良。 曰 半導體晶片5a，5b，5c及線職係藉由樹脂密封體$密封， 不過晶片料7al，7a2,7a3之背面（晶片搭載部相反側之面） 與數條引線7b之一部分露出於外部。半導體晶片&讣父 動作時產生之熱’自半導體晶片53,5仏之背面通過晶片 焊塾机7a2, 7a3，而自其背面側散熱至外部。此外，各個 晶'焊墊…a2, 7a3形成比半導體晶片％ ' 5c之面積 大。籍此，可提高非絕緣型DC_DC轉換器1之散熱性。另外， :構造不論晶片焊墊7al，7a2, 7a3之背面(與搭載有半導體 晶片5a’ 5b，5c之面相反側之面）或引線几之背面（與連接有 線WR之面相反側之面，且與配線基板之端子接合之接合面） 均存在於封裝體63之搭載面（將封裝體以搭載於配線基板 上時與配線基板相對之面）。 其次’使用圓H)所示之組合流程圖，說明第一種實施形 99090.doc •23- 1364098 態之半導體裝置之製造方法。 首先，在半導體晶圓之背面貼合切割谬帶，肖由切割刀 片進行單片化，而分割成各個半導體晶片5a，5b，5c。 另外，準備引導框架10，其係具有··可搭载圖u及圓l2 所示之半導體晶片5a，5b，5e之晶片焊墊7al，7a2, 7a3 ;及配 置於其周圍之數條引線几，且藉由半蝕刻加工等將晶片 知塾7al，7a2，7a3之各個背面之周邊部變薄。
其次’進行晶片焊接步驟。在上述引導框架之晶片焊墊 7al，7a2,7a3之表面側，經由晶片焊接材料固定半導體晶片 5a，5b，5c。 另外，準備：線wR1，WR2，其粗度如為5〇_，且電性 連接半導體晶片5a，似㈣於其之各部（引線、晶片搭載 部)；及線資3’其粗度如為3〇 _，且電性連接半導體晶 片5c及對應於其之各部（引線、晶片之電極）。 其次，進行連線焊好驟。时線㈣（金屬細線）歡， 藉由超音波連接⑽接）半導體晶片5a，化&及分別對應之 各部。 〜 吻俊，進订樹脂密封（成形）步驟。此時，首先如圖_ 不，在樹脂成型碡模之下模之禱模面上配置密封用膠帶。 進二步在密封用膠帶上配置引導框架1〇後，以數條引㈣ ^-部分與晶片焊塾731，7a2, 7a3密合於密封用膠帶之方 式，進灯樹脂成型鑄模之合模(固定)。另外，密封 之 黏合強度使用如0.5N以上之高黏性者。 夕 繼續，在上鑄模（空腔）内注入密封用樹脂，以晶片桿塾 99090.doc -24- 1364098 7al，7a2，7a3之一部分與數條引線7b之一部分自樹脂密封 ， 體8(密封構件）露出之方式，樹脂密封半導體晶片53,5、氕 、及數條線WR，而形成樹脂密封體8(成形步驟）。 最後，使注入之密封用樹脂硬化（resin cure步驟），於進 行加標記步驟後，自引導框架丨〇分割製品部分。 第種實施形態在上述圖10所示之組合流程中，於樹脂 密封步驟之前，預先於引導框架1〇之背面貼合密封用膠 • 帶此係為了防止如第一種實施形態所示，在1個封裝體6a 内具有數個晶片焊墊7al，7a2, 7a3構造之樹脂密封步驟，於 形成圖11所示之3個晶片焊墊7al，7a2, 7a3邊界之細縫交點 邛为z中，谷易發生樹脂洩漏，通過其交點部分z而進入晶 片焊墊7al，7a2, 7a3背面（將封裝體6a安裝於配線基板上時 之安裝面）侧之樹脂（樹脂溢料）影響封裝體6a之安裝，而導 致安裝T良。gJJt，第—種實施形態》了避免發生上述之 樹脂洩漏，而於密封步驟之前，將密封用膠帶緊密貼合於3 • 個晶片焊墊之背面侧（包含形成3個晶片焊墊邊界之細縫）， 避免密封用樹脂自上述交點部分z等洩漏於晶片焊墊7^， 7a2,7a3之背面。藉此，可防止因樹脂溢料造成封裝體心之 安裝不良。如上述，密封用膠帶宜於密封步驟時緊密接合 於曰曰片焊墊7a】，7a2, 7a3等，因此，從此種觀點而言，密封 用膠帶之黏合強度宜為可獲得如讀以上之高黏性強度 者。另外，近年來使用有如實施鎳（Ni)/鈀（pd)/金幻薄鍍 之引導框架10。此因，採用Pd(把）鑛製之引導框架1〇時， 於將封裝體6a安裝於配線基板上時，可使用無錯焊錫，除 99090.doc -25- 13640.98
八有不破壞该境之效果外，無須如一般之引導框架為了進 订連線焊接’需要在引導框架之連線谭接部上預先塗敷銀 (Ag)膏，而具有即使不塗敷此種銀膏材料，仍可連接線等 之效果。再者，即使為鈀鍍製之引導框架10時，仍會產生 上述因樹脂溢料造成安裝不良之問題，因此於形成有樹脂 溢料時，雖藉由洗淨處理等除去樹脂溢料，為鈀鍍製之引 導框架10時，為了減少製程，而發生在樹脂密封步驟前， 於引導框架10上實施電鐘處理，並#由洗淨處理等剝離該 樹脂溢料時，預先鍍上之鈀鍍膜亦剝離之問題。亦即，可 能無法使用绝鑛製之引導框架10。反之，第一種實施形態 如上所述可防止樹脂溢料之形成，於密封 強洗淨處理即可完成，因此可使用具有上述良好 鑛製之引導框架10。 其次，第一種實施形態使用具有圖丨丨及圖12所示之單位 區域之引導框架1G。如圖丨丨所示’晶片焊塾从μ 為方形，且分別以特定間隔配置。㈣，晶片焊塾^與一 體形成之引線7bl電性連接。引線7Μ與供給輸入用電源電 位Vin之端子ET1(第一電源端子，第一電源電位）電性連 接。此外’晶片焊墊7a2與一體形成之引線加電性連接。 引線7b3與供給輸出用電源電位至外部之輸出端子m(第 二電源端子’第二電源電位）電性連接。此外，數條引線（第 二電源端子）7b2係沿著樹脂密封體8周邊連接成[字形而形 成。如此’藉由將引線7b2形成L字形，體積比分割成數條 引線7b增加’因此可強化基準電位咖。再者，如圖^ 99090.doc -26. 1364098 示，於晶片焊墊7al，7a2, 7a3之背面周邊部形成有半蝕刻區 域1 1。如此，藉由形成半蝕刻區域i丨（附斜陰影線之區域）， 可強化引導框架10與樹脂密封體8之密合力。亦即，可抑制 或防止引線脫落。特別是除了隨著半導體裝置之輕薄輕量 化之要求，引導框架之厚度亦變薄之夕卜引線加其他部 分細，且由於為其末端不與其他部分連接而浮動之狀態， 因此不採取-些手段而進行樹脂密封時，引線部分可=變 形或剝離。因此，引線7b之末端側之背面外周部分亦半姓 刻，而在引線7b末端側之背面外周形成階差。藉此，於密 封步驟時，密封用樹脂流入其半蚀刻部分，覆蓋半韻刻部 分，而屋入引線7b之末端側外周部，因此可抑制或防止引 線7b變形或剝離。 使用上述引導框架10，以圖13來說明圖iQ所示之晶片焊 接步驟。首先如SM步驟所示，將半導體晶片〜曰曰片焊接 於日日片焊塾7a3。其次如si-2牛明<6匕_ 八人★ M 2步驟所不，將半導體晶片5a配 置於晶片焊墊7a 1。最後如s 1 _3 +脾κ _ 3步驟所不，將半導體晶片5b 配置於晶片焊跡如此，藉由依序自外形尺寸小之半導 體晶片5c, 5a，5b搭載於晶片焊塾7 ,,s aL 圩蛩/a3, 7al，h2,可提高生產 性。另外’將各個半導體晶片 Ί Ί n 日日月5a，5b，5U&置於晶片焊墊7al， 上時’如使用谭錫膏材料，不過為了容易觀察圖式 牛以圖14說明圖1G所示之連線焊接步驟。首先如⑴ ν驟所示，以數條線WR1(第一 盥曰Η 批 保線）電性連接半導體晶片5a ”曰日片知墊7a2。其次如S2_2步驟 哪所不，以數條線WR2(第二 99090.doc -27· 1364098 條線）電性連接半導體晶片5b與引線7b2(第二電源端子）。最 後^2-3步驟所示，以數條線则（第三條線）電性連接半導 體晶片化與對應於其之各部。線㈣，WR2, WR3如包含金 ㈣等。此外，線WR1，WR2之粗度如為5〇叫。此外，線 WR3之粗度如為3〇 μιη。 第種貫鉍形態以提高電壓轉換效率為主要目的，因而 謀求降低半導體晶片5a與輪出端子間產生之寄生電感
LsH，及降低半導體晶片％與引線几2(第二電源端子）間產 生之寄生阻抗LsL。#此，並歹j比線WR3粗之數條線刪 來電性連接半導體晶片5a與晶片焊墊7a2。此外，並列比線 WR3粗之數條線WR2來電性連接半導體晶片讣與引線 7b2(第二電源端子）。如此，藉由並列連接數條粗線WR1， WR2，可降低各條配線路徑上產生之寄生阻抗LsH，LsL， 進一步亦可強化基準電位GND。但是，藉由超音波接合粗 線WR時，需要比細線WR3大的負荷。先連接細線wr3之 後，再連接粗線WR1，WR2時，藉由大負荷而先連接之細線 WR3可能斷線。如第一種實施形態所示，分離晶片焊墊（晶 片搭載部）7al，7a2，7a3時’發生該斷線問題特別顯著。因 而’第一種實施形態如圖14所示，於連接粗線WR 1後再連 接線WR2’進一步於連接線WR2後再連接細線WR3。藉此， 可抑制數條線WR1，WR2, WR3之斷線。另外，由於線WR1 與線WR2為相同粗度’因此亦可於先連接線WR2後再連接 線 WR1。 其次’圖15顯示上述半導體晶片5a之放大平面圖，圖16 99090.doc -28· 13640.98 顯示圖15之B-B線之剖面圖，圖17顯示圖15iC_c線之剖面 圖，圖17顯示半導體晶片5a之重要部分放大剖面圖，圖18 顯示圖15之C-C線之剖面圖。 半導體晶片5a之與其厚度方向交叉之平面形狀形成方 形，第一種實施形態如形成長方形。半導體晶片5a並不限 定於此，其構造如具有：半導體基板15，形成於該半導體 基板15之主面5ax(參照圖9等）之數個電晶體元件，在前述半 導體基板1 5之主面上，數段重疊各個絕緣層丨2及配線層丄3 之夕層配線層’及以覆蓋該配線層13之方式而形成之表面 保護膜（最後保護膜）14等。配線層13如包含鋁（A〗）之金屬材 料。表面保護膜14如包含聚醯亞胺膜（piQ)之有機膜。 半導體晶片5 a具有彼此位於相反側之主面（電路形成 面）5ax及背面5ay(參照圖9等），半導體晶片5a之主面5ax側 構成積體電路。積體電路主要係藉由形成於半導體基板15 之主面5ax之電晶體元件及形成於多層配線層之配線而構 成。 在半導體晶片5a之主面5ax上形成有數個電極用焊墊（電 極）BP。數個電極用焊墊BP具有連接於第一場效電晶體Q1 之源極及閘極之源極電極用焊墊Βρι及閘極電極用焊墊 BP3，並形成於半導體晶片5a之多層配線層中最上層之配線 層13上’並通過對應於各個電極用焊墊Bp，而形成於半導 體晶片5a之表面保護膜14之接合開口 14a而露出。如圖17所 不，源極電極用焊墊BPI係沿著半導體晶片5a之一對長邊（X 方向）而形成，第一種實施形態如以兩個源極電極相對之方 99090.doc • 29- I364Q98 式延伸。閉極電極用焊塾BP3在半導體晶片對短邊 上，形成於靠近中心之位置。進-步說明時，如圖8所示， 閉極電極用焊塾BP3在半導體晶片化之第—控制電路Μ 輸出段上，形成於最靠近邊之靠近中心之位置。第一種實 施形態之閉極電極用烊塾BP3之形狀為正方形，如為28〇 μηι。此外，半導體晶片化具有與閘極電極用谭塾则電性 連接之閘極電極圖案。閉極電極圖案自半導體晶片^之一 對短邊之-方（與閘極電極用焊塾肥連接之邊）向另一 在X方向上延伸’且包含：形成於兩個源極電極用焊墊 BP1間之部分（第_配線，第—部分卿a，及沿著半導體晶 t 5a主面之周邊而形成之部分（第二配線，第二部 分）BP3b。此外，在閘極電極圖案之第一配線Bp3a中，與一 對短邊之-端部（與間極電極用焊塾肥連接之邊）相反側 之鳊。卩，係以與第二配線BP3b之一部分不連接之方式形 成。閘極電極圖案之寬度如為25μιη。閘極電極圖案如包含 紹⑽之金屬。以數條線w R i電性連接該半導體晶片5 a與晶 片焊墊7a2時’如圖8所示’係朝向γ方向，且夹著第一配線 交錯配置。 如此，半導體晶片5a以在X方向延伸之長方形而形成，附 加於如上述罪近晶片焊墊7a2來配置半導體晶片在半導 體晶片5a之長邊沿著晶片焊墊7a2之長邊之狀態配幻之觀 點，進一步源極電極用焊墊BP1亦可靠近晶片焊墊7a2，且 沿著一對長邊而配置。藉此，電性連接源極電極Βρι與晶片 焊墊7a2之線WR1不但可縮短各條線WR1之長度來形成，且 99090.doc •30· 13640.98 可並列配置更多條線WR1，因此可降低寄生之電感Lsh，此 , 外，在閘極電極圖案之第一配線BP3a上與—對短邊之一 ,.· 端部（與閘極電極BP3連接之邊）相反側之端部，以不與第二 • 配線BP3bl部分連接之方式形成，可不分離第—場效; •曰曰^則1之源極區域SR1而形成。亦即，藉由不分離源極區 域SR1而形成’可降低接通電阻。 此外，在半導體晶片5a之源極電極用焊墊Βρι上電性連接 有兩種線WR。第一種係與晶片焊墊7a2電性連接之線 WR1第一種係在半導體晶片5c之數個電極用焊墊Bp中， 連結第一場效電晶體Q1之源極與電性連接之焊墊Bp2(Bp) 之線WR3a(WR3卜亦即，財導體晶片化之源極電極用焊 塾BP1電性連接之線職分離成晶片焊塾％側與第一控制 電路3a側。 藉此，由於可分散自第一場效電晶體^之源極通過晶片 焊塾7a2而流入輸出端子之電流n 1(n)與流向第一控制電 • 路^之電流112(111))之路徑，因此可降低各條線WR上產生 之電流負載。因而，由於可降低第一場效電晶體^與第一 控制電路3a之間產生之寄生電感，因此可進一步改善切換 損失。 其-人圖16係上述半導體晶片5a之B-B線之剖面圖。半導 體晶片5a之半導體基板15如包含n+型之矽(Si)單結晶，其背 面形成有連接於第一場效電晶體Q1之汲極區域DR1之汲極 電極（外部端子）。沒極電極係蒸鍍如金（Au)等金屬而形成， 並如上述與晶片焊塾7a2連接。另外，在半導體基板U之主 99090.doc •31 13640.98 面上形成有如包含η型之矽單結晶之磊晶層16epe該磊晶層 , 16邛上形成有：型之半導體區域17111、其上之卩型之半導 \ 體區域17ρ及其上之0+型之半導體區域17π2。而後，在此種 半導體基板15及磊晶層16ep上形成有如溝渠閘極構造之η 通道型之縱型第一場效電晶體(^。再者，於其上形成有源 極區域SR1之配線層13b及閘極區域⑴之配線層，並形 成保護此等最上層之配線層13a，13bffi之表面保護膜14。再 ^ 者於表面保護膜14上形成接合開口部14a，並形成與自其 接合開口部14a露出之源極區域SR1連接之源極電極用焊墊 (外。Ρ ί而子）BP1。閘極區域⑴如以多晶矽（p〇ly Si)形成。此 外源極電極用焊墊BP1係蒸鍍如金（Au)等金屬而形成，並 如上述，連接與晶片焊墊7a2電性連接用之線WR1。 2圖17所示’第一場效電晶體⑴具有：具有源極區域如 力月b之上述n型之半導體區域口以，具有汲極區域DR〗功 能之上述η·型之半導體區域17〇1，具有通道型成區域chi • 功能之上述0型之半導體區域HP’形成於在磊晶層16邛之 ^度方向挖掘之溝18内壁面之閘極絕緣膜19，及經由閘極 絕緣膜19而埋入溝18内之閘極區域⑴。閉極區域⑴與上述 2極電極用焊塾BP3電性連接。藉由形成此種溝渠閉極構 &可進行第-場效電晶體…之單位區域之微細化及高積 體=。在閘極區域G1上形成有罩絕緣膜2〇，謀求源極電極 用焊塾BP1與閘極區域G1之絕緣。源極電極用焊塾则除源 極用之型之半導體區域㈤之外，亦與通道形成用之p 型之半導體區域17p電性連接。第一場效電晶體⑴動作時之 99090.doc •32· 丄爾Q98 上述電流ii沿著溝18之深度方向（流向漂移層之厚度方 向)’且沿著閘極絕緣膜19之側面流入源極區域如與：極 區域DR1之間。此種縱型之第—場效電晶帥每單位胞面 積之閘極面積比通道形成於水平方向之橫型之場效電晶體 大’此外’閘極區域01與汲極之漂移層之接合面積大，因 此閘極-没極間之寄生電容變大，另外可擴大每單位胞面積 之通道寬，而可減少接通電阻。 如圖16所示，半導體晶片5a並列數個圖17中說明之場效 電晶體而形成。 其次，圖18係上述半導體晶片5aiC_c線（參照圖15)之剖 面圖。第一場效電晶體Q1之半導體基板15如包含n+型之矽 單結晶。在半導體基板15之主面上形成有如包含11型之矽單 結晶之磊晶層16ep。其構造與上述磊晶層大致相同因此省 略說明。再者，於磊晶層16ep上形成有p-型之井區域pwi^ 在其p-型之井區域PWL上，經由場氧化膜fld而形成有閘極 區域（G-P〇ly)Gl。在閘極區域G1之表面形成絕緣氧化膜 (Si〇2)21 ’在該絕緣氧化膜21上形成開口部21 3，並形成經 由前述開口部而與閘極區域G1連接之配線層i3a。前述配線 層13a係閘極電極用焊墊BP2〇再者，形成有連接於閘極電 極用焊墊BP2之閘極電極（外部端子）。另外，在ρ·型之井區 域PWL之側面形成通道區域CH1，在前述通道區域CH1上形 成源極區域SR1之配線層1 3b。前述配線層1 3b係源極電極用 烊墊BP1。再者，形成有連接於源極電極用焊墊bp〗之源極 電極（外部端子）ET5。閘極區域G1之配線層13 a與源極區域 99090.doc •33· 1364098 SR1之配線層13b係最上層之配線層。另外，配線層丨3a，i 3b 如以鋁（A1)之金屬形成。 其次，圖19顯示上述半導體晶片5b之放大平面圖。另外， 半導體晶片5b之元件構造與半導體晶片5&大致相同’且已 在圖15中說明過，因此省略。此外，半導體晶片5b之裝置 之剖面構造與圖16〜圖18大致相同，且在圖16〜圖18中已經 說明過因此省略。 半導體晶片5b之與其厚度方向交又之平面形狀形成方 形’第一種實施形態如形成長方形。此外，一對長邊與一 對短邊之分別連接成L字形所形成之數條引線7b2(第二電 源端子）之兩邊與XY比大致相同大小（參照圖8)。半導體晶 片5b具有彼此位於相反側之主面（電路形成面）5bx及背面 5by ’在半導體晶片5b之主面5bx側構成積體電路。積體電 路主要藉由形成於半導體基板之主面5bx之電晶體元件及 形成於多層配線層之配線而構成。 如圖19所示’在半導體晶片5b之主面^以上形成有數個焊 墊（電極）BP。數個電極用焊,BP具有：連接於低側開關用 之第二場效電晶體Q2之源極之源極電極用焊墊BP5，及連 接於低側開關用之第二場效電晶體Q2之閘極之閘極電極用 焊墊BP7’並形成於半導體晶片5b之多層配線層中最上層之 配線層，藉由對應於各個電極用焊墊Bp而形成於半導體晶 片5b之表面保護膜22之接合開口 22a而露出。在半導體晶片 5b之數個電極用焊墊Bp中，與第二場效電晶體卩2之閘極電 性連接之閘極電極用焊墊BP7在泮導體晶片5b之主面上，配 99090.doc •34- 工 3640.98 置於靠近最鄰接於半導體晶片化之角部之位置。再者，半 導體晶片5b具有與閘極電極用焊墊BP7電性連接之閘極電 極圖案。閘極電極圖案自半導體晶片5b之一對長邊之一方
(第電源端子ET1側）向另一方（第二電源端子ET4側）延伸 於Y方向。源極電極用焊墊BP5配置於前述數個閘極電極圖 案之間，且自半導體晶片讣之一對長邊之另一方向一方延 伸於Y方向。進—步說明時，閘極電極圖案包含：形成於源 電極用知墊BP5間之部分（第三配線，第三部分），及 沿者半導體晶》5b之主面周邊而形成之部分（第四配線，負 P刀）BP7b »此外’在閘極電極圖案之第三配線3?7&上 /、對長邊之一方相反側之另一方（第二電源端子ET4側 之端部係以不與第四配線BP7b之一部分連接之方式形成。 閘極電極圖案之寬度如為25 μιη。閘極電極圖案如包含盈 )金屬此外，係以數條線WR2電性連接源極電極用詞 墊ΒΡ5與數條引線（第二電源端子）7b2 * 自第二控制電路3b供給之電流通過第二場效電晶體卩2之 閘極而流人第二電源端子。因而閘極電極圖案係自一對招 邊之方向另一方形成於X方向時，會遮斷向沿著長邊配置 之數條引線7b2而流入之電流路徑。反之，第一種實施形態 由於係自-對長邊之―方向另_方延伸而形成閘極電極圖 案因此可確保其電流路徑。因而可抑制電壓轉換效率之 下降。此外，如圖19所示’源極電極用浮塾Bp5藉由擴大形 成於半導體晶片5b上，可多數連接與供給基準電位㈣之 數條引線7b2電性連接之線WR2之數量。亦即，藉由連接多 99090.doc 35- 1364098 數之線WR2，可進一步降低配線路徑上產生之寄生阻抗 LsL。此外’半導體晶片5b之外形尺寸與形成l字形之數條 引線7b2大致相同’因此可縮短連接之數條線WR2之長度。 亦即’由於可以各個大致相同長度之數條線WR2連接，因 此可抑制各條線WR2生成之寄生阻抗LsL之偏差。因而，流 入各條線WR2之電流大小亦不易產生偏差，因而可提高電 壓轉換效率。 此外，自向側開關用之弟一％效電晶體Q 1切換開關至低 側開關用之第二場效電晶體Q2時，會產生電流（貫穿電流） 自第一電源端子E T1向第二電源端子流入之現象（自行接 通）。因而，第一種實施形態藉由控制低側開關用之第二場 效電晶體Q2之臨限值電壓VthH為比高侧開關用之第一場 效電晶體Q1之臨限值電壓VthL高之值，即可遮斷貫穿電流 之路徑。亦即，可抑制上述自行接通。 其次，圖20係第一種實施形態之半導體裝置之控制電路 之電路構造圖，圖21係圖20之半導體裝置之控制電路之剖 面圖。 半導體晶片5c具有第一及第二控制電路3a，3b<>第一控制 電路3a係控制高側開關用之第一場效電晶體Qi之閘極之電 路，且由數個場效電晶體厘1，M2, M3, M4構成。數個場效 電晶體Ml，M2, M3, M4中，控制高側開關用之第—場效電 晶體Q1之閘極之部分係位於輸出段之場效電晶體Μ、 M2，藉由前述場效電晶體M1，M2之輸出訊號來控制高側開 關用之第-場效電晶師之閉極。並自輸入電性連接於 99090.doc -36· 13640.98 輪出段之場效電晶體M1之汲極之高側開關用之第一場效 電晶體Q1之閘極控制電壓之端子（VCIN)ET2供給電位，輸 出控制訊號》此外，在場效電晶體M1之汲極上連接有控制 高側開關用之第一場效電晶體Q1之閘極用之自舉 (bootstrap)電路用之端子ET6。由於高側開關用之第一場效 電晶體Q1之源極電位對於基準電位GND為高之值（漂浮）， 因此對其電壓，係自端子ET6供給電壓。另外，第一種實施 形態係以4個場效電晶體]νπ，m2, M3, M4作說明，不過並不 限定於此’亦可具有更多數個場效電晶體。 此外’第二控制電路3b係控制低側開關用之第二場效電 晶體Q2之閘極之電路’並由數個場效電晶體M5，M6構成。 場效電晶體M5之汲極自輸入低側開關用之第二場效電晶 體Q2之閘極控制電壓之端子（VLdrV)ET3供給電位，而輸 出控制訊號。此外，電路動作與上述第一控制電路3a大致 相同，而省略說明。 其次’圖21顯示圖20中說明之控制電路之元件構造。另 外’由於圖21之第二控制電路3b之裝置構造與第一控制電 路3a大致相同’因此藉由說明第一控制電路3a而省略第二 控制電路3b之說明》 第一場效電晶體Q1中形成有如藉由CMOS(輔助M0S)反 向電路所形成之第一控制電路3a。第一控制電路3a係藉 由：形成於π井NWL之p通道型之橫型（通道形成於水平方向 (對於半導體基板之主面水平方向））之第三場效電晶體 Q3 ’及形成於p井PWL之η通道型之橫型之第四場效電晶體 99090.doc •37- 13640.98 Q4而形成。第三場效電晶體Q3具有··源極區域SR3、汲極 區域DR3、閘極絕緣膜23p及閘極區域G3。源極區域SR3及 汲極區域DR3具有·· p-型之半導體區域24a及p+型之半導體 區域24b。第四場效電晶體Q4具有：源極區域SR4、汲極區 ’域DR4、閘極絕緣膜23η及閘極區域G4。源極區域SR4及汲 極區域DR4具有：ιΓ型之半導體區域25a及η+型之半導體區 域25b。此外，汲極區域DR3, DR4連接於輸出端子ΕΤ7，並 經由輸出端子ET7而與高侧開關用之第一場效電晶體之閘 極電性連接。此外’源極區域SR4連接於輸出端子ET8，並 經由輸出端子ET8而與高側開關用之第一場效電晶體之源 極電性連接。 此外’半導體晶片5c具有：四方形狀之主面，及沿著前 述四方形狀之主面之邊而配置之數個焊塑i(電極）Bp，半導 體晶片5c之數個電極用焊墊Bp中，分別與第一及第二場效 電晶體Ql，Q2之源極及閘極電性連接之電極用焊墊Bp2, φ BP4, BP6, BP8係沿著定義與半導體晶片5a, 5b之各個最鄰 接之前述主面之角部之兩邊而配置。 藉此，由於可進一步縮短線WR3a，WR3b，WR3c，WR3d 之長度，因此可進一步降低配線路徑上產生之寄生電感 LgH，LsH，LgL，LsL。由於半導體晶片5希望比接通電阻進 一步降低切換損失，因此係以半導體晶片5e與半導體晶片 5a之距離比半導體晶片5c與半導體晶片讣之距離近之方式 配置。附加於該觀點，就上述線WR3a，3b，3c，3d，亦為與 第一場效電晶體Q1之源極及閘極分別電性連接之線WR3a 99090.doc -38- 1364098 3b比與第二場效電晶體Q2之源極及閘極分別電性連接之線 WR3c，3d短而形成。 此外，第二控制電路3b係控制低側開關用之第二場效電 晶體Q2之閘極之電路。再者，第二控制電路3b之輸出段由 數個場效電晶體M5，M6(第五及第六場效電晶體）構成。第 五場效電晶體M5配置於半導體晶片5c之4邊中最接近於半 導體晶片5b之一邊側。半導體晶片5c之數個電極用焊墊BP 中連接於第五場效電晶體M5之源極之源極電極用焊塾 BP9(BP)比其他電極用焊墊BP配置於半導體晶片九之内側。 由於線WR3之配線電阻比形成於晶片内之配線低，因 此’藉由在半導體晶片5c上形成連接於第五場效電晶體M5 之源極之源極電極用焊墊BP9(BP)，並將前述線WR3拉出連 接至第五％效電晶體M5之源極近旁，可進一步降低配線路 徑上產生之寄生電感。 其次’圖22顯示上述封裝體6a之一種安裝狀態之平面 圖，圖23顯示圖22之側面圖》 配線基板27如包含印刷電路板，在其主面上搭載有：封 裝體6a，28, .29及晶片零件3〇，3 1。封裝體28中形成有上述 控制電路2，在封裝體29中形成有上述負載電路4。晶片零 件30中形成有上述線圈L1，晶片零件3〗中形成有上述電容 益C1。封裝體28之引線28a通過配線基板27之配線27a而與 封裝體6a之引線7b(7b4)電性連接。封裝體&之引線几1與配 線基板27之配線27b電性連接。封裝體以之輸出之引線（輸 出端子）7b3通過配線基板27之配線（輸出配線）27c，而電性 99090.doc •39· 13640.98 連接於晶片零件30之線圈L1之一端。線圈L1之另一端通過 • 配線基板27之配線（輸出配線）27d而與負載電路4電性連 接。封裝體6a之基準電位GND用之引線7b2通過配線基板 之配線27e，而與數個晶片零件3丨之電容器c丨之一端電性連 接。電容器ci之另一端通過配線基板27之配線27d，而與負 載電路4電性連接。 其次，圖24顯示本發明一種實施形態之半導體裝置全體 纟面之平面圖，圖25顯示圖24之半導體裝置之側面圖，圖 26顯不圖24之半導體裝置背面之平面圖，圖27顯示本發明 一種貫施形態之半導體裝置外觀之全體立體圖。 如圖24所示，樹脂密封體8之與厚度方向交又之平面形狀 形成方形，第一種貫施形態如形成與引導框架丨〇相同形狀 之正方形。相·知岔封體8基於謀求低應力化之目的，如以添 加有苯紛系硬化劑、石夕膠及填料等聯苯系之熱硬化性樹脂 而形成。樹脂密封體之形成方法係使用適於大量生產之轉 φ 移模塑法。所謂轉移模塑法，係使用具備：坩堝、流道、 樹月曰/主入閘及空腔等之成形鑄模（m〇ld鑄模），自坩堝通過 流道及樹脂注入閘而注入熱硬化性樹脂至空腔内部而形成 樹脂密封體8之方法。 QFN型半導體裝置之製造中，採用使用具有數個製品形 成區域（裝置形成區域，製品取得區域）之取得多數個配線基 板，而將搭載於各製品形成區域之半導體晶片樹脂密封於 各製品形成區域之個別方式之轉移模塑法；及使用具有數 個製品形成區域之取得多數個配線基板，而將搭載於各穿 99090.doc •40- 13640.98 品形成區域之半導體晶片全部肖脂密封之全部彳式之轉移 • ㈣H種實施形態域用個別方式之轉移模塑法。 ,· 如圖25及圊26所示，數條引線7b之一部分自樹脂密封體8 之側面8c及背面8b露出。此外，晶片焊墊7al，7a2,7a3之背 • 面7aly，7a2y，7a3y自樹脂密封體8之背面8b露出。再者，晶 片焊墊7al，7a2,7a3之外形為方形，且為分別以特定之心 配置之引導框架’因此各個晶片焊塾731，782,733之間亦: 成有樹脂密封體8。再者，於晶片焊墊7a3中，於丨個角部形 成有定位用之錐形R1(所引用符號）。欲形成定位於晶片谭 塾7al，7a2用之錐細時’由於自第―及第二電源端子供給 有電流II及12’因此晶片焊m，7a2之外形變小時，可能 影響電流特性。反之，由於晶片焊塾7a3中無動態之電流流 入’電位固定’因此無須顧慮電流特性。藉此，定位用之 雜細宜形成於晶片焊塾7a3之一部分。另外，由於錐形W 係用於如封裝體6a出貨時之對齊及在封裝體“上印上商標 封裝體6a之主背面區別，因此如藉由姓刻來形成： (第一種實施形態） 圖28係本發明其他實施形態之半導體裝置之一種封裝體 構造之平面圖。揭示於圖28中之半導體裝置具有與揭^於 圖8之半導體裝置大致相同之構造’不過主要不同者為：半 導體晶片5a之問極電極用焊墊肥之形狀，半導體晶片^ 之閑極電㈣焊墊BP7及源極電極用焊㈣之形狀，以及半 導體晶片5a，5b之藉由表面保護膜14, 22覆蓋之部分及源極 胞區域之形狀等。另外，圖28中亦為了容易觀察圖式，除 99090.doc 1^64098 去半導體晶片5a，5b，5c、晶片焊墊7al，7a2, 7a3及引線7b 上之密封樹脂體8來顯示，並且在晶片焊墊7al, 7a2, 733及 . 引線7b上劃陰影線。 ^ 第二種實施形態之連接於低側開關用之第二場效電晶體 Q2之源極之源極電極用焊墊BP5(Bp5a)如圖28所示，沿著與 數條引線（第二電源端子）7b2相鄰之邊，如將其形狀形成l 予形。亦即，源極電極用焊墊BP5a僅形成於與數條引線（第 φ 二電源端子）7b2電性連接之線WR2之接合部。此外，以半 導體晶片5c之第二控制電路3b與線WR3電性連接之半導體 晶片5a之源極電極用焊墊BP5b形成於半導體晶片讣之一對 長邊中，與數條引線（第二電源端子）7b2相鄰之邊相反侧之 邊之側。再者，其外形尺寸係以與半導體晶片化之數個電 極用焊墊BP中，與第二場效電晶體q2之源極電性連接之電 極用焊墊BP6之外形尺寸相同大小而形成。 如此，第二種實施形態中，藉由縮小半導體晶片5a之源 • 極胞區域之源極電極用焊墊BP5a，BP5b所佔面積之比率， 可形成源極胞區域之大部分，至少其一半以上，作為藉由 表面保護膜22覆蓋之區域。 如藉由鋁（AI)之金屬形成之源極電極用焊墊Bp5與樹脂 密封體8之密合力比表面保護膜22與樹脂密封體8之密合力 低’因此於形成樹脂密封體8後可能發生剝離。但是，採用 第二種實施形態時，藉由形成較大之表面保護膜22，使自 源極電極用焊墊BP5a，BP5b之表面保護膜22露出之面積比 前述第一種實施形態小，可縮小源極電極用焊墊B p 5與樹脂 99090.doc -42- 1364098 密封體8之接觸面積。因而可抑制樹脂密封體8之剝離。 此外，如圖28所示’與第一及第二場效電晶體q 1，Q2之 閘極電性連接之閘極電極用焊墊BP3，BP7，係以與半導體 晶片5c之數個電極用焊墊BP中，經由第一及第二場效電晶 體Ql，Q2之閘極與線WR3電性連接之電極用焊塾bp4, BP8 之外形尺寸相同大小而形成。另外，閘極電極用焊塾Bp]， BP7如藉由鋁（A1)之金屬形成。
如此，藉由使閘極電極用焊墊ΒΡ3, ΒΡ7<外形尺寸形成 與半導體晶片5c之數個電極用焊墊]gp中與第一及第二場效 電晶體Ql，Q2之閘極電性連接之電極用焊墊Bp4，之外 形尺寸相同大小，或比其小之尺寸，可增大第一及第二場 效電晶體Ql，Q2之源極區域SR1，SR2之胞面積。因而可進 一步降低接通電阻。亦即可提高電壓轉換效率。 (第三種實施形態） 圖29係本發明其他實施形態之半導體装置之一種封裝體
構造之平面圖。圖㈣_之半導體裝置之構造與圖8中揭 示之半導體裝置大致相同，不過 +迅主要不同者為半導體晶片 5 a之閘極圖案。另外，圖 T才為了谷易觀察圖式，而除 去半導體晶片5a，5b，1 L 士 月斤塾7al，7a2，7a3及引線7b 上之饮封樹脂體8來顯示，並 „ 业1在日日片焊墊7al，7a2, 7a3及 引線7b上劃陰影線。 第三種實施形態之與离鈿 間極雪搞_ ^側開關用之第-場效電晶體Q i之 個泝極雷i… 4接之閘極電極圖案中，形成於兩 個源極電極料塾納間之 (弟配線’第一部分）BP3a 99090.doc •43- 13640.98 之寬度，形成比沿著半導體晶片5a之主面周邊而形成之部 • 分（第二配線’第二部分）BP3b之寬度大。另外，閉極電極 .圖案之第一配線BP3a之寬度如為50 μηι。閘極電極圖案之第 一配線BP3b之寬度如為25 μηι。 形成於前述兩個源極電極用焊墊ΒΡ1間之閘極電極圖案 之第一配線BP3a’係第一場效電晶體Q1之自閘極電極用焊 墊BP3至溝渠閘極G1之通道形成區域之閘極電流路徑中構 成最短閘極電流路徑之配線。 鲁 如此，於閘極電極圖案中，藉由形成第一配線BP3a之寬 度比第二配線BP3b之寬度大，可降低閘極電阻。僅著眼於 降低閘極電阻之觀點時，只須閘極電極圖案之第二配線 BP3b之寬度亦寬即可。但是，增加閘極電極圖案之寬度時， 造成源極胞區域減少。而因源極胞區域減少造成第一場效 電晶體Q1之接通電阻增加，因而造成電壓轉換效率下降。 因此，第二種實施形態係藉由使第一場效電晶體Q丨之自閘 • 極電極用焊墊BP3至溝渠閘極G1之通道形成區域之閘極電 流路徑中，構成最短閘極電流路徑之第一配線Bp3之寬度比 構成其他閘極電流路徑之第二配線81>儿大，可降低前述最 短閘極電流路控之電阻者。如此，藉由降低來自閉極電極 用焊墊BP3之最短閘極電流路徑之電阻，可提高第一場效電 日日體Q1之接通動作時之高速回應性，並提高電壓轉換效率。 (第四種實施形態） 圖30係本發明其他實施形態之半導體裝置之一種封裝體 構&之平面圖。圖3〇中揭示之半導體裝置之構造與圖8中揭 99090.doc -44 - 1364098 示之半導體裝置大致相同，不過主要不同者為半導體晶片 5b之閘極電極圖案。另外，圖3〇中亦為了容易觀察圖式， 而除去半導體晶片5a，5b，5e、晶片料7al，叫7a3及引線 7b上之密封樹脂體8來顯示’並且在晶片焊墊％ w，w 及引線7b上劃陰影線。 如圖30所示，第四種實施形態之特徵為：在閘極電極圖 ，之數條第三配線BP7at，使位於距閉極電極用浮塾Bp? 逑之第三配線BP7a之間隔比位於距閘極電極用焊墊Bp7近 之第三配線BP7a之間隔寬。進一步說明時，係在形成於間 極電極圖案間之源極電極用焊塾BP5中，距閉極電極用㈣ BP7遠，且形成於與第二電源端子ET4(沿著l字形之線而配 置之數條引線7b2)相鄰位置之源極電極用焊墊Bp5之寬度 形成比形成於間極電極用焊墊BP7附近之源極電極用焊墊 BP5之寬度寬。 藉此，由於可擴大朝向與半導體晶片讣之一對短邊相鄰 之第二電源端子ET4而流動之電流路徑，因此可降低接通電 阻。亦即’可提高電壓轉換效率。 (第五種實施形態） 圖31係本發明其他實施形態之半導體裝置之一種封裝體 構造之平面圖。圖31中揭示之半導體裝置之構造與圖8中揭 示之半導體裝置大致相同，不過主要不同者為與半導體晶 片5a之源極連接之線…尺之配置及數量。另外，圖31中亦為 了容易觀察圖式，而除去半導體晶片5a，5b, 5c、晶片焊墊 7al，7a2, 7a3及引線7b上之密封樹脂體8來顯示，並且在晶 99090.doc .. 1364098 片焊墊7al，7a2，7a3及引線7b上劃陰影線。 如圖31所示’第五種實施形態，其半導體晶片5c之數個 電極用焊墊BP中與半導體晶片5a之源極電性連接之焊墊 BP2 ’配置於與半導體晶片5a之閘極電性連接之電極用焊墊 BP4相鄰之兩側。 藉此，由於可進一步增加連結半導體晶片5a之源極電極 用烊墊BP1 ’及半導體晶片5c之數個電極用焊墊BP中，與 弟一場效電晶體Q1之源極電性連接之電極用焊塾BP2之數 條線WR3a數量’因此可進一步降低第一場效電晶體q】之源 極與第一控制電路3a之配線路徑上產生之寄生電感LsH。此 外’連結半導體晶片5a之源極電極用焊墊BP 1與半導體晶片 5c之電極用焊墊BP2之數條線WR3a係與連結半導體晶片5a 之閘極電極用焊墊BP4與半導體晶片5c之電極用焊墊BP4 之數條線WR3b大致平行地並列而形成。因而可增加第一場 效電晶體Q1與第一控制電路3 a之電流反饋比，因此，可降 低第一場效電晶體Q1之源極與第一控制電路3 a之配線路.徑 上產生之寄生電感LsH，藉由提高第一場效電晶體Q1之高 速回應性，而可提高電壓轉換效率。 此外’係以鄰接半導體晶片5b之源極電極用焊墊 BP5b(BP5)與閘極電極用焊墊BP7之方式配置。亦即，連結 半導體晶片5b之源極電極用焊墊BP5b(BP5)與半導體晶片 5 c之電極用焊墊BP6之數條線WR3c，係與連結半導體晶片 5b之閘極電極用焊墊BP7及半導體晶片5c之電極用焊塾 BP8之數條線WR3d大致平行地並列而形成。 99090.doc -46· 1364098 藉此，由於可增加第二場效電晶體(^2與第二控制電路之 電流反饋比，因此可抑制上述自行接通現象。亦即可提高 電壓轉換效率》 (第六種實施形態） 圖32係本發明其他實施形態之半導體裝置之一種封裝體 構造之平面圖圖33係圖32之D-D線之剖面圖，圖34係顯示 第六種實施形態之半導體裝置之製造方法之組合流程圖。 圖32中揭示之半導體裝置之構造與圖8中揭示之半導體裝 置大致相同，不過主要不同者為在引導框架4〇之表面局部 藉由銀膏實施表面處理。另外，圖32令亦為了容易觀察圖 式，而除去半導體晶片5a，5b，5c、晶片焊墊7al，7a2，7a3 及引線7b上之密封樹脂體8來顯示，並且在晶片焊墊^, 7a2, 7a3及引線7b上劃陰影線。 第六種實施形態之材質，如在包含銅（Cu)之引導框架4〇 中，僅連線焊接部分塗敷如包含銀（Ag)之膏材料41。線wr 如包含金（Au)。 藉此，藉由在引導框架40上塗敷如銀（Ag)之膏材料41， 可進行如包含金（Au)之線WR之連線焊接。此外，塗敷有銀 膏之區域與成為引導框架4〇母材之鋼等比較，可能與密封 树月曰8之黏著力弱，不過，由於僅在連線焊接部上塗敷膏材 料41，因此可充分確保引導框架4〇與樹脂密封體8之接觸面 積’因而可提高構成引導框架4〇之銅與樹脂密封體8之密合 力。 此外使用第，、種貫施形態之引導框架4〇時，如圖34所 99090.doc -47 1364098 不’於形成樹脂密封體8後，進行除去形成於晶片焊墊7al， 7a2, 7a3之背面7aly，7a2y，7a3y之樹脂溢料之步驟。 其次’進行將安裝半導體基板用之鍍焊實施於自樹脂密 封體8露出之數條引線7b及晶片焊墊7al，7a2，7a3之背面 7aly，7a2y，7a3y之電鍍步驟。 如此’使用包含銅（Cu)框之引導框架4〇時，由於係在樹 脂密封體8成形後進行電鍍，因此可抑制因樹脂溢料造成半 導體裝置之基板安裝不良。亦即可提高半導體裝置之可靠 性。 (第七種實施形態） 因非DC-DC轉換器之大電流化及高頻化引起之其他問 題’為樹脂密封體8形成後之半導體裝置可靠性之問題。特 別疋在前述第一〜五種實施形態中之說明，係採用將實施如 鎳/鈀/金薄鍍之無鉛電鍍之數個晶片焊墊7al，7a2, 7a3收納 於1個封裝體6a之構造，因此需要高度密合力。第六種實施 # 形態中說明考慮其密合力並考慮防止引線脫落之對策之構 造。 圖35係本發明其他實施形態之半導體裝置之引導框架42 之單位區域之表面側之一例之平面圖，圖3 6係圖3 5之引導 框杀月面側之平面圖。另外，圖36中亦為了容易觀察圖式， 而在半蝕刻之區域劃陰影線。 第七種實施形態沿著配置半導體晶片5a，5b，化之晶片焊 墊7a 1，7a2, 7a3背面之周邊部實施半蝕刻，進一步在晶片焊 墊7a2之半蝕刻區域之一部分，面對形成3個晶片焊墊^， 99090.doc -48- 13640.98 7a2, 7a3邊界之細縫之部分形成缺口部（凹凸，窪部 因形成3個晶片焊墊7al 7 2 此 ，遠界之細縫部分特別雲i 講求樹脂密封體8與引導框架之密合性， 丨 稭由在其細縫部合 形成數個平面凹凸狀之部分之方式 刀义万式形成缺口部43，而 增強與樹脂密封體8之密合力。缺口部如藉由钱刻而形成。 如此採用第七種實施形態，半钱刻晶片焊% 之周邊部，進—步在晶片料W之料龍域之—部分 成缺口部43,晶片料7a3與樹脂密封體仏密合力增強， 可比第一種實施形態進-步提高半導體裝置之可靠十:。亦 即，成為防止引線脫落之對策。另外，缺口部43並不限定、 於晶片焊墊7a3之半蝕刻區域之一部 丨刀亦可形成於晶片焊 墊7a2, 7a3之半蝕刻區域之一部分。 此外，第七種實施形態係在晶片焊塾7ai表面側之一個角 部形成錐形R2。錐形R2如藉由蝕刻而形成。 藉此，由於自第-電源端子（引線7bl)供給之輸入用電源 電位Vm之路徑變寬，因此可降低第-電源端子與高側開關 用之第-場效電晶體(^线極間產生之寄生阻抗邊。亦 即可提高電壓轉換效率。 (第八種實施形態） 第八種實施形態說明前述防引線脫落對策構造之變形 例〇 圖37係本發明其他實施形態之半導體裝置之引導框架44 之單位區域之表面侧之-例之平面圖，圖38係圖37之引導 框架44之單位區域背面側之平面圖。另外，圖财亦為了 99090.doc -49- 1364098 容易觀察圖式，而在半㈣之區域劃陰影線。 執第八種實施形態沿著配置半導體晶片5a，5b，5e之晶片焊 广，一3背面之周邊部實施半钱刻進一步在晶片焊 墊7a3之半蝕刻區域之一部分 〜攻缺口部（凹凸，窪部）43，
進一步在晶片焊墊7al，7a2, 夕 A 3之一部分形成貫穿孔（細 縫）45。缺口部43如藉由蝕刻 j句形成。此外，在晶片焊墊7a2 之表面一部分形成溝46。該溝 之形成’如藉由钱刻或沖 孔而形成。
如此’採用第人種實施形態，藉由在晶片焊墊从^ 之一部分形成貫穿孔45,進一步增強晶片焊墊 W與樹脂密封體8之密合力，可比第七種實施形態進一步 提高半導體裝置之可靠性。此外，自高側開關用之第一場 效電晶體Q1切換開關至低側開關用之第二場效電晶體的 時，會發生電流（貫穿電流）自第—電源端子Ετι向第二電源 端子流動之現象（自行接通）。因而，藉由貫穿祕自半導體 晶片5a至晶片焊墊7a2而形成於連線焊搔部分與半導體晶 片5b之間，可遮斷貫穿電流之路徑，因此可抑制自行接通。 再者，高側開關用之第一場效電晶體Q1接通時流動之電流 (第一電流）11容易向輸出端子流動。此外，貫穿孔翎之形 成，其數量愈多，晶片焊墊7al，7a2,7a3之強度愈低，因此 如第八種實施形態所示，宜僅形成於抑制自行接通之位置。 另外，晶片焊墊7a2中，藉由在供給輸出用電源電位至外 部之輸出端子ET5之側形成溝46,不遮斷供給至外部之電流 (第一電流）11之路徑，亦可提高晶片焊墊7a2與樹脂密封體8 99090.doc •50- 1364098 之密合力’因此比前述第七種實施形態可進一步提高半導 體裝置之可靠性。此因形成貫穿孔45時，雖有助於提高密 合力’但疋供給至外部之電流（第一電流）ι丨之路徑變窄，導 致電阻增加。藉此，電壓轉換效率下降，因而宜在供給輸 出用電源電位至外部之輸出端子eT5之側形成貫穿孔45。 由於晶片焊塾7a2之面積比半導體晶片5b之面積大，因此 晶片焊墊7a2與樹脂密封體8之接觸面積變大。由於晶片焊 塾7a2與樹脂密封體8之密合力比半導體晶片讣與樹脂密封 體8之密合力低，因此，此等貫穿孔45及溝46之形成，於晶 片焊墊7a2比半導體晶片外大時有效。另外，溝46並不限定 於晶片焊墊7a2表面之一部分，亦可形成於晶片焊墊7al， 7a3之各個表面側之一部分。此外，貫穿孔45及溝46之形狀 並不限定於圊37所示之形狀。 (第九種實施形態） 第九種貫施形態說明前述防引線脫落對策構造之變形 例。 圖39係本發明其他實施形態之半導體裝置之引導框架47 之單位區域之表面側之一例之平面圖，圖4〇係圖39之引導 框架47之單位區域背面側之平面圖。另外，圖4〇中亦為了 容易觀察圖弍，而在半蝕刻之區域劃陰影線。 第九種實施形態沿著晶片焊墊〜丨，7a2, 7a3背面之周邊 部實施半㈣，進-步在該半蚀刻區域之—部分形成缺口 部。此夕卜，亦在形成L字形，並實施半㈣之第二電源端子 之-部分形成缺口部。此外，於數條引線几之一部分中， 99090.doc 51 1364098 僅半蝕刻其末端之側面部1 la。切口部如藉由蝕刻而形成。 * 如此採用第九種實施形態，除可增強晶片焊墊^ 7&2 ▲ 與樹脂密封體8之密合力之外，亦可進一步增強數條引 線7b與樹脂密封體8之密合力。此因藉由在晶片焊墊Μ!， 7a2，7a3與數條引線7b之半#刻區域形成缺口部，而與樹脂 密封體8之嵌合性提高。 此外，亦半蝕刻數條引線7b之末端部時，於連線焊接時， _ 由於超音波未有效傳送至半蝕刻區域，因此可能導致接合 不良。因而藉由數條引線7b之末端不實施半蝕刻，僅末端 之側面11 a進行半蝕刻，可增強與樹脂密封體8之密合力， 進一步可抑制接合不良。 (第十種實施形態） 圖41係包含本發明其他實施形態之非絕緣型Dc_dc轉換 器1之一部分電路之封裝體6a構造例之平面圖，圖42係圖*工 之E-E線之剖面圖。另外，圖41中亦為了容易觀察圖式而 φ 除去一部分樹脂密封體8來顯示’並且在晶片焊墊7al，7a2, 7a3及引線7b上劃陰影線。 ’ 第十種貫施形態之電性連接電極用焊墊Bp與各部之配線 一部分形成金屬板配線48來取代上述線WR。亦即，半導體 晶片5a之第一場效電晶體qi之源極電極用焊墊通過1 條金屬板配線48a而與晶片焊墊732電性連接。此外，半導 體晶片5b之第二場效電晶體Q2之源極電極用焊墊Bp5通過 1條金屬板配線48b而與引線7b2(7b)電性連接。該金屬板配 線48包含如銅（Cu)或鋁（A1)等之金屬，並經由凸塊電極49 99090.doc -52- 1364098 而與電極用焊墊BP及引線7b電性連接。凸塊電極μ包含如 知錫或金（Au)等金屬。亦可使用導電性樹脂來取代凸塊電 極49。金屬板配線48全體亦被樹脂密封體8覆蓋。 如此採用第十種實施形態，藉由使用金屬板配線48來取 代線WR，可進一步降低寄生於配線路徑上之電感，因此可 進一步降低切換損失，比第一種實施形態可進一步提高非 絕緣型DC-DC轉換器1之電壓轉換效率。 此外，僅著眼於寄生於配線路徑之電感時，電性連接第 一及第二控制電路3 a，3b之數個電極用焊墊BP與各部之線 WR3(WR)亦宜以金屬板配線48c(48)形成。但是，第一及第 二控制電路3a，3b之數個電極用焊墊BP，若開口部狹窄而為 90 μιη，即使以金屬板配線48取代線WR來連接，仍可使用 金屬板配線48之寬度亦窄者，因此即使與採用線WR比較， 寄生之電感不致降低。再者，製造如1〇〇 μηι以下之金屬板 配線48困難，與線WR比較連接亦有困難，因此製品成本增 加，製品之良率下降。因而，不宜以金屬板配線48電性連 接第一及第一控制電路3a，3b之數個電極用焊墊Bp與各部。 不過，如圖8所不，為了降低寄生於各個第一及第二場效 電晶體Ql，Q2與第一及第二控制電路3&，3b間之配線路徑 上之電感’而並列連接數條線·。此時，藉由集中數條線 WR形成1條金屬板配線48，金屬板配線料之寬度亦擴大為 如200 μπι，亦可電性連接。如此，關於各個第一及第二場 效電晶體Ql，Q2與第一及第二控制電路3&，3b之間，藉由以 金屬板配線48電性連接’寄生之電感降低，因此可改善切 99090.doc -53- 1364098 換損失。 (第十一種實施形態） 圖43係顯示本發明其他第十種竇 劍、& +、 棲實施形態之半導體裝置之 氣1^•方法之組合流程圖。 實施形態係採用全部方式之轉移模塑法，其係 =具有數個製品形成區域之取得多數個引導框架，而將 疮m於各製品形成區域半導 等體日日片5a，5b，5c全部樹脂密 封0
、用全部方式之轉移模塑法時，於形成樹脂密封體8後， 取付多數個引導框架及樹脂密封體8如藉由切割而分割成 數個單片。因此，第十一種實施形態之樹 框架之外形尺寸大致相同。 〃丨導 如此採用第十-種實施形態，由於藉由—次樹脂密封即 可取得數個半導體裝置，因此可提高製品良率，比第―種 實施形態可降低製品成本。 (第十二種實施形態） 圖44係顯示本發明其他第十一種實施形態之半導體裝置 之製造方法之組合流程圖。 第十一種實施形態至少於連線焊接步驟之前，預先在密 封用膠帶上配置引導框架1〇。此因如前述各種實施形態所 7使用八有为割成數個之晶片焊塾之引導框架1 0時，於 進行連線焊接時，晶片焊墊不穩定，而可能發生接合不良。 再者如則述第一種實施形態所示，連線焊接粗線WR時， 因施加更高負荷並藉由超音波連接，因此更容易發生接合 99090.doc •54- 不良此外’在晶接步财’仍可能晶片料不穩定 • 而引起安裝不良。 ' •因此&用第十二種實施形態，於晶片谭接步驟之前， • L在&封用膠帶上配置引導框架1G，使各個晶片焊塾穩 疋，即可抑制安裝不良及連線焊接不良。 (卓十二種實施形態） 因非、，邑緣型DC-DC轉換器1之大電流化及高頻化而引起 φ 之問題，還有動作時產生熱之問題。特別是前述第一〜十種 實施形態中之說明，係形成將3個半導體晶片5a，5b,5c收納 於1個封裝體6a之構造，因此需要高度散熱性。第十二種實 施形態說明考慮其散熱性之構造。 圖45顯示包含本發明其他實施形態之非絕緣型轉 換器1之一部分電路之封裝體^構造例之平面圖，圖牝顯示 圖45之F-F線之剖面圖，圖47顯示第十三種實施形態之半導 體裝置表面側之全體平面圖。另外，圖45中亦為了容易觀 • 察圖式’而除去一部分樹脂密封體8來顯示，並且在晶片焊 墊7al，7a2, 7a3及引線7b上劃陰影線。 第十三種實施形態在半導體晶片5b之主面上接合金屬體 6〇，其金屬體之一部分自樹脂密封體8露出。金屬體6〇包含 如銅或鋁等之熱傳導性高之金屬，並經由焊錫或包含導電 性樹脂等之黏著劑61而與半導體晶片5b之源極電極用焊整 BP5接合。如圖3所示，由於半導體晶片5b之接通時間比半 導體晶片5a長’特別容易發熱。因而金屬體60係以覆蓋半 導體晶片5b之熱產生源之第二場效電晶體Q2之形成區域之 99090.doc •55· 1364098 方式來配置。該構造形成除半導體晶片5b上產生之熱自半 .導體晶片5b之背面通過晶片焊塾7a2而散熱至配線基板側 之外，並如圖46及圖47所示，亦自半導體晶片5b之主面通 過金屬體60而散熱至外部。藉此，可獲得高度散熱性。藉 由在封裝體6a之上面設置散熱片並接合於金屬體6〇之露出 面，亦可進一步提高散熱性。 (第十四種實施形態） 第十四種實施形態說明前述散熱構造之變形例。 ® 圖48顯示包含本發明其他實施形態之非絕緣型dC_dc轉 換器1之一部分電路之封裝體6a構造例之平面圖，圖49顯示 圖48之G-G線之剖面圖，圖50顯示第十四種實施形態之半導 體裝置表面側之全體平面圖。另外，圖48中亦為了容易觀 察圖式，而除去一部分樹脂密封體8來顯示，並且在晶片焊 墊7al, 7a2, 7a3及引線7b上劃陰影線。 第十四種實施形態與前述第十種實施形態同樣地連接電 φ 極用焊墊BP與各部之配線之一部分為金屬板配線48來取代 上述線WR，並且其金屬板配線48之一部分自樹脂密封體8 露出。金屬板配線48特別是以覆蓋半導體晶片5a，讣之熱產 生源之第一及第二場效電晶體Q1, Q2形成區域之方式配 置。圖48〜圖50中，半導體晶片5a, 5b兩側之金屬板配線48a， 48b係自封裝體6a之上面露出，不過亦可構成僅露出形成有 發熱量相對較高之低側開關用之第二場效電晶體Q2之半導 體曰曰片5b側之金屬板配線48b。此外，第十三種實施形態亦 藉由在封裝體6a之上面設置散熱片，並接合於金屬板配線 99090.doc -56- 1364098 48之露出面，可進一步提高散熱性。 採用第十四種實施形態，除前述第十、十三種實施形態 所獲得之效果外，藉由使金屬板配線48具備散熱功能，無 須增設散熱用之其他零件 因此比前述第十三種實施形態 可減少封裝體6a之組合步驟，可縮短封裝體以之組合時 間。此外，由於減少零件數量，因此可降低半導體裝置之 成本。
(第十五種實施形態） 第十五種貫施幵）態說明前述散熱構造之變形例。 圖5 I顯示包含本發明其他實施形態之非絕緣型轉 換器1之一部分電路乏封裝體以構造例之平面圖，圖52顯示 圖51之Η·Η線之剖面圖，圖53顯示第十五種實施形態之半導 體裝置表面側之全體平面圖。另外’圖51中亦為了容易觀 察圖式，而除去一部分樹脂密封體8來顯示，並且在晶片焊 墊7al，7a2, 7a3及引線7b上劃陰影線。
第十五種實施形態與前述第十四種實施形態同樣地連接 電極用焊塾BP與各部之配線之—部分為金屬板配線Μ來取 代上述線WR，並且其金屬板配線“之—部分自樹脂密封體 8露出。金屬板配線48特別是以覆蓋半導體晶月5a，5b之熱 產生源之第-及第二場效電晶體…，Q2形成區域之方式配 置。並在晶片焊墊7al，7a2之表面接合金屬體62，如圖51〜 圖53所7F ’其金屬體62之一部分自樹脂密封體8露出。該構 造除形成半導體晶片5a，5b產生之熱自半導體晶片5a，汕之 者面L過片焊墊7a 1，7a2散熱至配線基板側之外，亦自半 99090.doc •57· 1364098 導體晶片5b之主面通過金屬板配線48而散熱至外部。再 者，亦可形成自半導體晶片5a，5b背面通過晶片焊墊7al， 7a2，並通過金屬體62而散熱至樹脂密封體8外部之構造。 藉此可獲得比前述第十二、十三種實施形態高之散熱性。 藉由在封裝體6a之上面設置散熱片，並接合於金屬體62之 露出面’可進一步提高散熱性。 採用第十五種實施形態’除前述第十、十三、十四種實 細形態所獲得之效果外，還使金屬板配線62具備防引線脫 落功能。本實施形態之晶片焊墊7al，7a2,7a3之面積形成比 半導體晶片5a，5b，5c大，半導體晶片5a，5b，5c靠近晶片焊 墊7al，7a2,7a3之一邊而配置。因而，特別是由於晶片焊墊 7al，7a2中存在未搭載任何元件之大的平面區域，因此與樹 月曰岔封體8之密合力弱。因此藉由將金屬體62配置於晶片焊 墊7al，7a2上，除提高散熱效果之外，亦可提高晶片焊墊7ai， 7a2與樹脂密封體8之密合力，因此可進一步提高半導體裝 置之可靠性。 以上，係依據實施形態具體說明本發明人之發明，不過 本發明並不限定於前述實施形態，在不脫離其要旨範圍内 當然可作各種變更。 如前述實施形態之封裝體構造係以平面封裝體構造為 例，不過並不限定於此，如亦可採用BGA(球狀柵極陣列） 封裝體構造。 此外，如刖述實施形態之一種電源電路而廣泛使用之 DC-DC轉換器’係以功率M〇s ·而為例，不過並不限定 99090.doc -58 - 1364098 於此，如亦可採用經由絕緣膜來取代氧化膜之功率MIS · FET(金屬絕緣體半導體場效電晶體）構造。 以上之說明，主要係說明應用於本發明人之發明為背景 之利用領域之CPU及DSP之控制用電源電路時，不過並不限 定於此，可作各種運用，如亦可適用於其他電路之控制用 之電源電路。 本發明可適用於半導體之製造業。 【圖式簡單說明】 圖1係本發明一種實施形態之一 ·種半導體裝置之電路圖。 圖2係圖1之半導體裝置一種控制電路之電路圖。 圖3係圖1之半導體裝置一種時間圖之說明圖。. 圖4係顯示寄生於本發明人檢討之半導體裝置之電感成 分之等價電路圖。 圖5係本發明人檢討之電路動作之說明圖。 圖6係圖5之電路動作時之裝置剖面之說明圖。 圖7係圖1之半導體裝置一種構造之說明圖。 圖8係圖1之半導體裝置一種封裝體構造之平面圖。 圖9係圖8之Y1-Y1線之剖面圖。 圖10係顯示本發明一種實施形態之半導體裝置之製造方 法之組合流程圖。 圖11係本發明一種實施形態之半導體裝置之引導框架之 單位區域之一例之平面圖。 圖12係圖11之引導框架之單位區域背面之平面圖。 圖13係顯示對應於圖10所示之組合流程之步驟之一種組 99090.doc -59- 1364098 合狀態之引導框架之單位區域之平面圖。 圖14係顯示對應於圖10所示之組合湳 ，Q /;IL紅之步驟之一種組 合狀態之引導框架之單位區域之平面圖。 圖15係形成有本發明一種實施形態之高側之功率M〇s · FET之半導體晶片之放大平面圖。 圖16係圖15之B-B線之剖面圖。 圖17係圖16之半導體裝置之半導許曰 干争體晶片之重要部分放大 剖面圖。 圖18係圖15之C-C線之剖面圖。 圖19係本發明—種實施形態之形成有低側之功率刪· FET之半導體晶片之放大平面圖。 圖20係圖1之半導體裝置之控制雷效4 1 丁可姐衣夏心孜制電路之電路構造圖。 圖21係圖1之半導體裝置之控舍丨Φ々 τ τ组衣H徑制電路剖面之說明圖。 圖22係本發明一種實施形態之丰邋 々〜I牛導體裝置一種安裝狀態 之平面圖。 圖23係圖21之半導體裝置之側面圖。 圖24係本發明一種實施形態半 丁守媸裝置之表面側之全 體平面圖。 圖25係圖24之半導體裝置之側面圖。 圖26係圖24之半導體裝置之背面側之全體平面圖。 圖27係本發明一種實施形態之半導體裝置外觀 體圖。 圖28係本發明其他實施形態之半導體裝置之—種封裝體 構造之平面圖。 99090.doc 1364098 圖29係本發明其他實施形態之半導體裝置之_種封裝體 構造之平面圖。 圖3〇係本發明其他實施形態之半導體裝置之-種封裝體 構造之平面圖。 圖31係本發明其他實施形態之半導體裝置之-種封裝體 構造之平面圖。 圖3 2係本發明其他實施形態之半導體裝置之—種封裝體 構造之平面圖。 圖33係圖32之D-D線之剖面圖。 圖34係顯示本發明其他實施形態之半導體裝置之製造方 法之組合流程圖。 圖35係本發明其他實施形態之半導體裝置之引導框架之 單位區域表面側之一例之平面圖。 圖36係圖35之引導框架之單位區域背面側之一例之平面 圖。 圊37係本發明其他實施形態之半導體裝置之引導框架之 單位區域表面側之一例之平面圖。 圖38係圖37之引導框架之單位區域背面側之平面圓。 圖39係本發明其他實施形態之半導體裝置之引導框架之 早位區域表面側之一例之平面圖。 圖40係圖39之引導框架之單位區域背面側之平面圖。 圖41係本發明其他實施形態之半導體裝置一種封裝體構 造之平面圖。 圖42係圖41之E-E線之剖面圖。 99090.doc -61 - j 3640.98 圖43係顯示本發明其他實施形態之半導體裝置之製造方 法之組合流程圖。 圖44係顯示本發明其他實施形態之半導體裝置之製造方 法之組合流程圖。. 圖45係本發明其他實施形態之半導體裝置一種封裝體構 造之平面圖。 圖46係圖45之F-F線之剖面圖》 圖47係圖45之半導體裝置表面側之全體平面圖。 圖48係本發明其他實施形態之半導體裝置一種封褒體構 造之平面圖。 圖49係圖48之G-G線之剖面圖。 圖50係圖48之半導體裝置表面側之全體平面圖。 圖5 1係本發明其他實施形態之半導體裝置一種封裝體構 造之平面圖。 圖52係圖51之H-H線之剖面圖。 圖53係圖51之半導體裝置表面側之全體平面圖。 圖54係本發明之半導體裝置一種電路構造之說明圖。 【主要元件符號說明】 1 非絕緣型DC-DC轉換器 2 控制電路 3a 驅動電路’第一控制電路 3b 驅動電路，第二控制電路 4 負載電路 5a, 5b, 5c 半導體晶片 99090-doc -62- 1364098 5ax, 5bx 主面 5ay, 5by 背面 6a 封裝體 7al, 7a2, 7a3 晶片焊墊（晶片搭載部） 7b, 7bl, 7b2, 7b3, 7b4 引線 8 樹脂密封體 10 引導框架 11， 11a 半触刻區域 12 絕緣層 13 配線層 13a, 13b 層配線層 14, 22 表面保護膜 14a, 22a 接合開口 15;f26 半導體基板 16ep 蟲晶層 17nl, 17n2 η型半導體區域 17p ρ型半導體區域 18 溝 19, 23p, 23n 閘極絕緣膜 20 罩絕緣膜 21 絕緣氧化膜 21a 開口部 22 表面保護膜 99090.doc -63- 24a j/型之半導體區域 24b p+型之半導體區域 25a n_型之半導體區域 25b n+型之半導體區域 27 配線基板 27a, 27b, 27c, 27d 配線 28, 29 封裝體 30, 31 晶片零件 40, 42, 44, 47 引導框架 41 膏材料 43 缺口部 45 細縫 46 溝 48, 48a, 48b, 48c 金屬板配線 49 凸塊電極 50 非絕緣型DC-DC轉換器 60, 62 金屬體 61 黏著劑， BP, BP1, BP2, BP3 接合焊墊 BP4, BP5, BP6, BP7, BP8 接合焊墊 Dl, D2 寄生二極體 1364098 DRl，DR2, DR3, DR4 汲極區域 FLD 場氧化膜 99090.doc -64- 1364098
G1
G2, G3, G4 111, 112, 121, 122 LgH, LsH, LgL, LsL LdH, LsH, LdL, LsL NWL PWL
Ql, Q2, Q3, Q4, Q5, Q6 SRI, SR2, SR3, SR4 WR, WR1, WR2,WR3 閘極區域 閘極區域 電流 寄生電感 寄生阻抗 π型井區域 p_型井區域 場效電晶體 源極區域 接合線
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Claims (1)

  1. 十、申請專利範園： .-種半導體裝置’其特徵為具有·· 二 片搭裁4、第二晶片搭載部及第X晶片搭載 ’其係分别以特定間隔而配置； 數個外而子’其係配置於前述第-、第二及第三晶 片搭載部之周圍； 第、半導體晶片，其係配置於前述第-晶片搭载部 ，並具有第一場效電晶體； 第二半導體晶[其係配置於前述S二晶片搭載部 並具有第二場效電晶體； 笫：半導雜晶片’其係配置於前述第三晶片搭載部 制電：包及含控制前述第-及第二場效電晶趙之動作之控 樹月旨體’其係密封前述第一 前述第-…二 第三半導體晶片， 之一部分―帛二晶片搭載部與前述數個外部端子 入：外部端子具有：第一電源端子，其係供給輸 電源電：低位’第二電源端子，其係供給比前述輪入用 低之電位；訊號端子，其係控制前述第三半導 曰日片之控制電路；及輸出端子，苴 位輸出至外部； -係將輪出用電源電 月J述第一場效電晶體之源極•汲極 1源端子與前述輸出端子之間， ^於前述第 前述第二場效電晶體之源極•没極路徑串聯於前述輪 99090.doc 出端子與前述第二電源端子之間， 號 個閘極， 前述第三半導體晶片之控制電路藉由輸入於前述訊 蠕子之控制訊號，控制前述第一及第二場效電晶 I Am hr ^ ^ ★則述第二_導體晶片倍、以前述第三半導體晶片與前述 第-半導體晶片之距離比前述第三半導體晶片與前述第 二半導體晶片之距離近之方式配置。 =請求項1之半導體裝置，其中前述第-、第二及第三半 體日曰片之各個進一步具有：方形 w乃小狀之主面，及沿著 :四方形狀之主面之邊而配置之數個電極，前述第三 體晶片之前述數個電極巾，f性連接於前述第一及 -~效電晶體之各個源極及閘極 前述第-及第-车道胁曰u 电桠係化者疋義與 角部之二 各個最鄰接之前述主面之 月。丨之兩邊而配置。 月戈項1之半導體裝置，其中 制電路且右·笛^ 乐—牛導體晶片之控 晶體之閘極；及第二控制電路…：：述第-場效電 電晶體之閉極。跑其係控制前述第二場效 如Μ求項3之半導體裝置，其中進一步 其係電性連杻針 八有.第一條線， 連接别4第一場效電晶體 制電路，·及第閘極與前述第一控 體之閘極盥前 別迷第二場效電晶 前述第二條線之長度短。 帛條線之長廑比 长員3之半導體裝置，其中前述第三 亍导體晶月進一 =:四方形狀之主面’形成於其主面之數個電極， =二控制電路之輪出段之第三場效電晶趙， —%效電晶體在前述第三半導體晶片之四邊 内，配置於最接近前述第二半導體晶片之一邊側， 前述數個電極中，遠拄 m田命 連接於則述第三場效電晶體之源極 "、。’極’比其他電極配置於晶片之内側。 一種半導體裝置，其特徵為具有： 第一晶片搭載部、第-a 部，盆 第一日日片搭载部及第三晶片搭载 P其係分別以特定間隔而配置； 數個外部端子，其係配置於前一 片搭裁部之周圍； 第-及第二晶 上第晶片，其係配置於前述第-晶片搭载部 並八有第一場效電晶體； 第：半導體晶片’其係配置於前述第二晶片搭载部 並具有第二場效電晶體； 弟二半導體晶片，其係配置於前述第 ;電：包含控制前述第-及第二場效電晶體之動作L 制電路；及 4 體’其係密封前述第-、第二及第三半導體晶片， "、第-及第三晶片搭載部與前述數個外部端子 < 一部分； 入=數個外部端子具有··第-電源端子，其係供給輸 二電:原電位；第二電源端子，其係供給比前述輪入用 原電位低之電位；訊號端子’其係控制前述第三半導 1364098 其係將輸出電源電位 體日曰片之控制電路，·及輸出端子 輪出至外部； 汲極路徑串聯於前述第 j 汲極路徑串聯於前述輸 月’j述第一場效電晶體之源極· 電源端子與前述輸出端子之間 月’j述第二場效電晶體之源極· 出端子與前述第二電源端子之間
    七述第二半導體晶片之控制電路藉 端子之控制訊號，控制前述第一及第 個閘極， 由輸入於 二場效電 則述訊號 晶體之各 前述第二半導體晶片配置於比前述輸出端子靠近 前述 第二電源端子之位置_ 7. ^請求項6之半導體裝置，其中前述第二半導體晶片進— …：長方形之主面；及閉極電極及源極電極，其係 形成於該主面上，分別藉由最 取上層之金屬配線而形成， 且連接於前述第二場效電晶體之閉極及源極； 前述間極電極具有自前述第二半導體晶片之—對長邊 之一方向另一方延伸之數個閘極電極圖案， 前述源極電極具有配置於前述數個閉極電極圖案間， 且自前述第二半導體晶片之一對長邊之另一方向一方延 伸之數個源極電極圖案。 8·如請求項7之半導體裂置，其中前述數個閑極電極圖案之 一端部未到達前述長邊之另—方。 前述第三半導體晶片進一 步具有形成於其主面之數個連線焊接用端子，連接於韵 99090.doc 述第二場效電晶體之閘極之連線焊接用端子之外形尺 寸’係以與前述第三半導體晶片之數個連線焊接用端子 之外形尺寸相同大小而形成。 10·如請求項6之半導體裝置，其中前述第二半導體晶片具有 四方形狀， 連接於.如述第一場效電晶體之閘極之連線焊接用端 子，配置於則述第二半導體晶片之4個角部中最靠近前述 第二半導體晶片之角部。 U·如請求項6之半導體裝置，其中前述第三半導體晶片進一 步具有： 控制電路，其係控制前述第二場效電晶體之閉極；及 第-及第二條線，其係分別電性連接前述第二場效電 晶體之源極及閘極與前述控制電路； 前述第一及第二條線係並列形成。 12·如請求項6之半導體裝置，直中前 ”甲則述第二半導體晶片進一 步具有： 控制電路，其係控制前述第二場效電晶體之閘極； 其係電性連接前述第二場效電晶體之源極 _ —條線，其係電性連接前述 第二場效電晶體之閘極與前述控制電路； :述數條第-條線之粗度比前述第二條線粗。 1 3 ·如凊求項6之半導體裝置，直 第二場效電晶體之源極盘前;步具㈣性連接前述 1/f . 别述第二電源端子之金屬體。 .一種半導體裝置，其特徵為具有： 99090.doc 第一晶片搭載部、第二晶片祝 部，复俜分別以& 。載。p及第二晶片搭載 八背'刀別以特定間隔而配置； 數個外部端子，其係配置於前述第 货n货 片搭载部之周圍； 4第-、第二及第三晶 第一半導體晶片，其係配置於 上，並具有第-場效電晶體；j述第一晶片搭载部 第一半導體晶片，其係配置 上，並呈有第罝於別迷第二晶片搭載部 〃、百第一場效電晶體； 第一乎導體晶片，其係配置 上，拍勺人4 1於刖述第三晶片搭載部 並匕a控制前述第一及第二場 制電路；及 每政電日日體之動作之控 樹脂體，其係密封前述第一 前述第-、^ .乐第―及第三半導體晶片， 之一部分. 丨則述數個外部端子 二=部Γ具有:第一電源端子，其係供給輪 電源雷位柄 八係供給比前述輸入用 '、電位低之電位；訊號端子，盆 體B H + k /、係控制則述第三半導 日日片之控制電路；及輸出端子，复 位輪出至外部； -係將輸出用電源電 前述第-場效電晶體之源極· —電泝诚；俞& 蚀峪k串聯於前述第 电原、力而子與前述輸出端子之間， 則述第二場效電晶體之源極•汲極 出端子與前计@ ^ 峪仏串聯於前述輸 丁興别述第二電源端子之間， 月』述第二半導體晶片之控制電 铷入於前述訊號 99090.doc -6 - I364Uy« 控制前述第一及第二場效電晶體之各 前述第一半導體曰 a 日曰片罪近與前述第二晶片搭載 一 邊相鄰之前述第一 B κa 戰。丨； 日曰片搭载部之一邊而配置。 15.如請求項14之半導鲈继 裝置，其中前述第一半導體晶片進 一步具有·長方开彡夕+ # 主面；及閘極電極及源極電極，其 係形成於該主面上’分別藉由最上層之金屬配線而形
    成义且連接於前述第_場效電晶體之間極及源極； 則述源極電極配置於與前述第二晶片搭载部之一邊相 鄰之前述第—晶片搭載部之一邊附近。 曰月长員14之半導體裝置’其中進一步前述第一半導體 曰曰片之與厚度方向交又之平面形狀形成長方形，形成於 長度方向《邊配置於與前述第二晶片搭載部之一邊相 鄰之前述第-晶片搭載部之一邊附近，
    端子之控制訊號 個閘極， 並具有數條線，其係電性連接前述第一場效電晶體之 源極與前述第二晶片搭載部， 月’J述數條線係並列形成。 ^求項14之半導體裝置，其中前述第一半導體晶片進 :步具有：長方形之主面；及閘極電極及源極電極，其 係形成於該主面上’分別藉由最上層之金屬配線而形 成且連接於前述第二場效電晶體之閘極及源極； 前述閘極電極具有自前述第一半導體晶片之一對短邊 之—方向另一方延伸之數個閘極電極圖案， 前述源極電極配置於前述數個閘極電極圖案之間，且 99〇90.d〇l 13640.98 具有自前述第一半導體晶片之一對短邊 力*向一'方 延伸之數個源極電極圖案。 18.如請求項17之半導體裝置，其中前述間極電極圖案進― 步具有：形成於前述源極電極間之第一 ' 0丨刀，與西p巷衫^ 前述第-半導體晶片之主面周邊之第二部分， 、 前述第-部分之寬度形成比前述第二部 K如請求項17之半導體裝置，其中具有數條線，且:二性 =接前述第一場效電晶體之源極與前述第二晶片搭載 前述數條線夹著前述第一部分而交錯配置。 2〇.如請求項14之半導體裝置，其中前述 -步具有數個端子，㈣第 體阳片進 尺寸以與前述第：半導體曰電日曰體之閉極之外形 4乐—牛導體晶片之數個 同大小而形成。 丁及外形尺寸相 21.如請求項14之半導體裝置， 其中則4第—半導體晶片進 乂具有.長方形之主面；及運 係形成於該主面上， &源極電極，其 成，且連接於前边第：上層之金屬配線而形 今、"“一 曰曰體之閘極及源極； 月IJ述閘極電極配置於靠近與 j：a m 'A ^ 迷苐二晶片搭載部之一 遺相鄰之邊之正中央之位置。 κ丨之 22·如請求項14之半導體裝置， 係電性連接前述第一場效電晶=步2有金屬體，其 搭載部。 /原極與前述第二晶片 A -種半導體裝置，其特徵為具有： 99090.doc XJO4098 第一晶片搭載部、第二晶片搭栽部 部’其係分別以特定間隔而配置； 數個外部端子，其係配置於前述第一 片搭載部之周圍； 第-半導體晶片’其係配置於前述第—晶片搭載旬 上’並具有第一場效電晶體；
    第二半導體晶片，其係配置於前述第二晶片搭載旬 上’並具有第二場效電晶體； 第三半導體晶片，其係配置於前述第三晶片搭載苟 ^，並包含控制前述第-及第二場效電晶體之 制電路；及 ’其係密封前述第一'第二及第三半導體晶片， 、第二及第三晶片搭載部與前述數個外部端子 鲁 及第三晶片搭載 、第二及第三晶 樹脂體 前述第一 之一部分 則述數個外部端子具有：第-電源端子，其係供給輸 入用電源電位；第二電源端子，其係供給比前述輸入用 電源電位低之電位·’訊號端子，其係控制前述第三半導 —片之控制電路，及輸出端子，其係將輸出用電源電 位輸出至外部； 、 j述第 ％效電晶體之源極•沒極路徑串聯於前述第 ''電源端子與前述輸出端子之間， u述第—场效電晶體之源極•沒極路徑串聯於前述輸 出*而子與前述第二電源端子之間， J述第—半導體晶片之控制電路藉由輸入於前述訊號 99090.doc -9- 控制前述第 端子之控制訊號 個閘極* 及弟一場效電晶體之各 月，J 連接前述第—場效f晶 録，、係電性 源極與前述第二晶片搭載 部，及數條第二條線，其 戰 驴夕馮搞俶电性連接前述第一場效電晶 體之源極與則述控制電路。 24. 25. 26. 一條線之粗 其中進一步具有數條第三條 場效電晶體之閘極與前述控 如請求項23之半導體裝置， 線’其係電性連接前述第一 制電路， 、月·』述數條第二條線與前述數條第三條線係以相鄰之方 式並列連接。 一種半導體裝置，其特徵為具有： 第阳片搭載部、第二晶片搭載部及第三晶片搭載 部’其係分別以特定間隔而配置； 數個外„卩％子，其係配置於前述第一、第二及第三晶 片搭載部之周圍； 第—半導體晶片，其係配置於前述第一晶片搭載部 上’並具有第一場效電晶體； 第二半導體晶片，其係配置於前述第二晶片搭载部 上’並具有第二場效電晶體； 第三半導體晶片，其係配置於前述第三晶片搭載部 h，並包含控制前述第一及第二場效電晶體之動作之控 99090.doc -10· 1364098 制電路；及 ▲樹月曰體’其係密封前述第一 '第二及第三半導體晶片， 月j述第-、第二及第三晶片搭載部與前述數個外部端子 之一部分； 前述數個外部端子具有：第一電源端子，其係供給輸 入用電源電位；第二電源端子，其係供給比前述輸入用 電源電位低之電位；訊號端子，其係控制前述第三半導 體晶片之控制電路；及輸出用端子，其係將輸出用電源 電位輸出至外部； 前述第-場效電晶體之源極•沒極路徑串聯於前述第 —電源端子與前述輸出端子之間， 月_j述第一場效電晶體之源極•沒極路徑串聯於前述輸 出端子與前述第二電源端子之間， 削述第三半導體晶片之控制電路藉由輸入於前述訊號 端子之控制訊號，控制前述第一及第二場效電晶體之各 個閘極， 前述第一及第二場效電晶體係藉由以下部分而形成： 半導體基板，其係具有：第一主面，及與前述第一主面 相對之第二主面；溝，其係自前述半導體基板之第一主 面向第二主面而形成；開極、絕緣膜’其係形成於前述溝 之内壁面；$極電極，其係形成於i述閘極絕緣膜上； 源極用之半導體區域，其係形成於前述第一主面上，且 與前述閘極電極鄰接而形成；及汲極用之半導體區域， 其係形成於前述第二主面上。 99090.doc -11 - 1364098 27.如請求項26之半導體裝置，其中形成有通道形成用之半 導體區域，其係形成於前述第一及第二場效電晶體之閘 極電極之侧面’且形成於前述半導體基板之厚度方向， 且形成於前述源極及汲極用之半導體區域間。 28·如請求項26之半導體裝置，其中前述第一半導體晶片之 外形尺寸形成比前述第三半導體晶片之外形尺寸大，前 述第二半導體晶片之外形尺寸形成比前述第一半導體晶 片之外形尺寸大。 29.如請求項26之半導體裝置，其中控制前述第一場效電晶 體之臨限值電壓比前述第二場效電晶體低。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI659506B (zh) * 2017-04-04 2019-05-11 日商三菱電機股份有限公司 半導體裝置及其製造方法

Families Citing this family (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7951117B2 (en) 2008-06-25 2011-05-31 Tyco Healthcare Group Lp Multi-lumen access port
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
JP2007012857A (ja) * 2005-06-30 2007-01-18 Renesas Technology Corp 半導体装置
JP2007116012A (ja) * 2005-10-24 2007-05-10 Renesas Technology Corp 半導体装置及びそれを用いた電源装置
DE102005051417A1 (de) * 2005-10-27 2007-05-03 X-Fab Semiconductor Foundries Ag Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren mit variierbarer Kanalweite und variierbarer Gate-Drain-Kapazität
WO2007054883A2 (en) * 2005-11-08 2007-05-18 Nxp B.V. Leadframe-based ic-package with supply-reference comb
JP4687430B2 (ja) * 2005-12-06 2011-05-25 株式会社デンソー 電子装置およびその製造方法
JP4662474B2 (ja) 2006-02-10 2011-03-30 ルネサスエレクトロニクス株式会社 データ処理デバイス
US7868432B2 (en) 2006-02-13 2011-01-11 Fairchild Semiconductor Corporation Multi-chip module for battery power control
JP5291864B2 (ja) * 2006-02-21 2013-09-18 ルネサスエレクトロニクス株式会社 Ｄｃ／ｄｃコンバータ用半導体装置の製造方法およびｄｃ／ｄｃコンバータ用半導体装置
JP4875380B2 (ja) * 2006-02-24 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置
JP4916745B2 (ja) * 2006-03-28 2012-04-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5191689B2 (ja) * 2006-05-30 2013-05-08 ルネサスエレクトロニクス株式会社 半導体装置
US7687885B2 (en) * 2006-05-30 2010-03-30 Renesas Technology Corp. Semiconductor device with reduced parasitic inductance
JP4895104B2 (ja) * 2006-07-06 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
US7960819B2 (en) * 2006-07-13 2011-06-14 Cree, Inc. Leadframe-based packages for solid state emitting devices
US8044418B2 (en) * 2006-07-13 2011-10-25 Cree, Inc. Leadframe-based packages for solid state light emitting devices
JP5390064B2 (ja) 2006-08-30 2014-01-15 ルネサスエレクトロニクス株式会社 半導体装置
JP2008071774A (ja) * 2006-09-12 2008-03-27 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP4957183B2 (ja) * 2006-10-30 2012-06-20 三菱電機株式会社 裏面高耐圧集積回路を用いた半導体装置
US7750451B2 (en) * 2007-02-07 2010-07-06 Stats Chippac Ltd. Multi-chip package system with multiple substrates
US20090251119A1 (en) * 2007-08-13 2009-10-08 Goran Stojcic Three chip package
JP2009170747A (ja) 2008-01-18 2009-07-30 Toshiba Corp 半導体装置及びその製造方法
US8063472B2 (en) * 2008-01-28 2011-11-22 Fairchild Semiconductor Corporation Semiconductor package with stacked dice for a buck converter
JP2009182022A (ja) 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置
JP5097639B2 (ja) * 2008-08-01 2012-12-12 ルネサスエレクトロニクス株式会社 リードフレーム及び半導体装置
US7776658B2 (en) * 2008-08-07 2010-08-17 Alpha And Omega Semiconductor, Inc. Compact co-packaged semiconductor dies with elevation-adaptive interconnection plates
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
US8023279B2 (en) * 2009-03-12 2011-09-20 Fairchild Semiconductor Corporation FLMP buck converter with a molded capacitor and a method of the same
US8334584B2 (en) * 2009-09-18 2012-12-18 Stats Chippac Ltd. Integrated circuit packaging system with quad flat no-lead package and method of manufacture thereof
JP5448727B2 (ja) * 2009-11-05 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN101847622B (zh) * 2009-12-23 2012-01-25 浙江工业大学 具有叠层封装预成型垂直结构的功率芯片及其制造方法
GB2491506B (en) 2010-03-16 2015-01-07 Murata Manufacturing Co Power supply apparatus driving circuit, power supply apparatus driving integrated circuit, and power supply apparatus
JP5553652B2 (ja) 2010-03-18 2014-07-16 ルネサスエレクトロニクス株式会社 半導体基板および半導体装置
US8154108B2 (en) * 2010-03-29 2012-04-10 Alpha And Omega Semiconductor Incorporated Dual-leadframe multi-chip package and method of manufacture
JP5253455B2 (ja) 2010-06-01 2013-07-31 三菱電機株式会社 パワー半導体装置
MY163694A (en) 2010-06-02 2017-10-13 Semiconductor Components Ind Llc Semiconductor component and method of manufacture
US8519525B2 (en) * 2010-07-29 2013-08-27 Alpha & Omega Semiconductor, Inc. Semiconductor encapsulation and method thereof
JP5858914B2 (ja) * 2010-08-04 2016-02-10 ローム株式会社 パワーモジュールおよび出力回路
JP5498896B2 (ja) * 2010-08-26 2014-05-21 ルネサスエレクトロニクス株式会社 半導体チップ
CN103222178A (zh) * 2010-10-29 2013-07-24 松下电器产业株式会社 逆变器
US8587101B2 (en) 2010-12-13 2013-11-19 International Rectifier Corporation Multi-chip module (MCM) power quad flat no-lead (PQFN) semiconductor package utilizing a leadframe for electrical interconnections
US9620954B2 (en) 2010-12-13 2017-04-11 Infineon Technologies Americas Corp. Semiconductor package having an over-temperature protection circuit utilizing multiple temperature threshold values
US9659845B2 (en) 2010-12-13 2017-05-23 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) package in a single shunt inverter circuit
US9711437B2 (en) 2010-12-13 2017-07-18 Infineon Technologies Americas Corp. Semiconductor package having multi-phase power inverter with internal temperature sensor
US8497573B2 (en) * 2011-01-03 2013-07-30 International Rectifier Corporation High power semiconductor package with conductive clip on multiple transistors
US20120200281A1 (en) * 2011-02-07 2012-08-09 Texas Instruments Incorporated Three-Dimensional Power Supply Module Having Reduced Switch Node Ringing
JP5813963B2 (ja) 2011-02-28 2015-11-17 ローム株式会社 半導体装置、および、半導体装置の実装構造
JP5431406B2 (ja) * 2011-04-22 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置
US9402319B2 (en) * 2011-05-11 2016-07-26 Vlt, Inc. Panel-molded electronic assemblies
US8966747B2 (en) 2011-05-11 2015-03-03 Vlt, Inc. Method of forming an electrical contact
JP5868043B2 (ja) * 2011-07-04 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2013017360A (ja) * 2011-07-06 2013-01-24 Toshiba Corp 半導体装置、ｄｃ−ｄｃコンバータ及び受像器
EP2765601B1 (en) * 2011-09-30 2020-05-06 Fuji Electric Co., Ltd. Semiconductor device and method of manufacture thereof
JP6076675B2 (ja) 2011-10-31 2017-02-08 ローム株式会社 半導体装置
US9171784B2 (en) 2012-03-28 2015-10-27 International Rectifier Corporation Dual power converter package using external driver IC
JP5412559B2 (ja) * 2012-06-15 2014-02-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9076805B2 (en) * 2012-07-14 2015-07-07 Infineon Technologies Ag Current sense transistor with embedding of sense transistor cells
CN102931182B (zh) * 2012-11-12 2015-09-23 杭州士兰微电子股份有限公司 紧凑型单相集成驱动电路的封装装置及单相集成驱动电路
KR102071078B1 (ko) * 2012-12-06 2020-01-30 매그나칩 반도체 유한회사 멀티 칩 패키지
JP5937503B2 (ja) * 2012-12-26 2016-06-22 ルネサスエレクトロニクス株式会社 半導体集積回路およびその動作方法
JP6107136B2 (ja) 2012-12-29 2017-04-05 日亜化学工業株式会社 発光装置用パッケージ及びそれを備える発光装置、並びにその発光装置を備える照明装置
KR101296255B1 (ko) * 2013-02-25 2013-08-14 주식회사 신텍 함수율 높은 토사 선별용 이중 디스크 선별기 및 이를 이용한 토사 선별 장치
EP2775518A3 (en) * 2013-03-07 2017-11-08 International Rectifier Corporation Power Quad Flat No-Lead (PQFN) package in a single shunt inverter circuit
KR102104060B1 (ko) 2013-04-29 2020-04-23 삼성전자 주식회사 Pop 구조의 반도체 패키지
JP2014220439A (ja) * 2013-05-10 2014-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6129659B2 (ja) * 2013-06-25 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6484396B2 (ja) 2013-06-28 2019-03-13 日亜化学工業株式会社 発光装置用パッケージ及びそれを用いた発光装置
JP2015065339A (ja) * 2013-09-25 2015-04-09 三菱電機株式会社 半導体装置
WO2015060441A1 (ja) * 2013-10-24 2015-04-30 ローム株式会社 半導体装置および半導体パッケージ
EP2933646B1 (en) * 2014-04-17 2019-04-17 Siemens Aktiengesellschaft Precision measurement of voltage drop across a semiconductor switching element
CN105094194B (zh) * 2014-05-13 2017-04-12 万国半导体(开曼)股份有限公司 电压控制方法
KR101555301B1 (ko) * 2014-05-13 2015-09-23 페어차일드코리아반도체 주식회사 반도체 패키지
DE102015011718A1 (de) 2014-09-10 2016-03-10 Infineon Technologies Ag Gleichrichtervorrichtung und Anordnung von Gleichrichtern
JP6396730B2 (ja) 2014-09-19 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
KR102370920B1 (ko) 2014-11-17 2022-03-07 주식회사 솔루엠 반도체 패키지
CN105743361B (zh) * 2014-12-12 2018-10-09 台达电子工业股份有限公司 功率转换器的排布版图
US9936580B1 (en) 2015-01-14 2018-04-03 Vlt, Inc. Method of forming an electrical connection to an electronic module
WO2016117072A1 (ja) * 2015-01-22 2016-07-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2016174021A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP6522402B2 (ja) 2015-04-16 2019-05-29 ローム株式会社 半導体装置
JP6509621B2 (ja) 2015-04-22 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
US10264664B1 (en) 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
JP6534312B2 (ja) * 2015-07-31 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置
WO2017038791A1 (ja) * 2015-09-02 2017-03-09 株式会社村田製作所 樹脂回路基板、部品搭載樹脂回路基板
JP6162764B2 (ja) * 2015-09-17 2017-07-12 ローム株式会社 半導体装置、および、半導体装置の実装構造
US10777475B2 (en) * 2015-12-04 2020-09-15 Renesas Electronics Corporation Semiconductor chip, semiconductor device, and electronic device
DE102016113152B4 (de) * 2016-07-18 2019-12-19 Semikron Elektronik Gmbh & Co. Kg Leistungselektronische Schalteinrichtung und Leistungshalbleitermodul hiermit
JP6689708B2 (ja) 2016-08-10 2020-04-28 ルネサスエレクトロニクス株式会社 電子装置
JP2018046685A (ja) * 2016-09-15 2018-03-22 ルネサスエレクトロニクス株式会社 半導体装置および電力制御装置
CN108282092B (zh) * 2017-01-05 2020-08-14 罗姆股份有限公司 整流ic以及使用该整流ic的绝缘型开关电源
TWI622137B (zh) 2017-03-08 2018-04-21 瑞昱半導體股份有限公司 半導體封裝結構
CN108573957B (zh) * 2017-03-14 2020-05-05 瑞昱半导体股份有限公司 半导体封装结构
JPWO2018235484A1 (ja) * 2017-06-21 2020-04-23 住友電気工業株式会社 電子回路装置
JP2019057576A (ja) * 2017-09-20 2019-04-11 ルネサスエレクトロニクス株式会社 半導体装置
CN112400229B (zh) 2018-07-12 2023-12-19 罗姆股份有限公司 半导体器件
CN111384036B (zh) * 2018-12-28 2021-07-13 台达电子企业管理（上海）有限公司 功率模块
EP4075498A3 (en) 2018-07-18 2023-03-01 Delta Electronics (Shanghai) Co., Ltd. Power module structure
US11342241B2 (en) 2018-07-18 2022-05-24 Delta Electronics (Shanghai) Co., Ltd Power module
JP7046026B2 (ja) * 2019-03-01 2022-04-01 三菱電機株式会社 ＳｉＣエピタキシャルウエハ、半導体装置、電力変換装置
JP7313197B2 (ja) * 2019-06-11 2023-07-24 ローム株式会社 半導体装置
JP7159119B2 (ja) 2019-06-27 2022-10-24 ルネサスエレクトロニクス株式会社 電子装置
JP2023539108A (ja) * 2020-08-19 2023-09-13 華為技術有限公司 ＤｒＭＯＳ、集積回路、電子機器、及び製造方法
CN112636578B (zh) * 2020-12-03 2022-06-21 佛山市顺德区美的电子科技有限公司 Pfc电路及降噪电路
TWI791200B (zh) * 2021-03-12 2023-02-01 華東科技股份有限公司 薄型系統級封裝
WO2023219031A1 (ja) * 2022-05-09 2023-11-16 ローム株式会社 ゲート駆動回路、パワーグッド回路、過電流検出回路、発振防止回路、スイッチング制御回路、および、スイッチング電源装置

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4766479A (en) * 1986-10-14 1988-08-23 Hughes Aircraft Company Low resistance electrical interconnection for synchronous rectifiers
JPH03212965A (ja) * 1990-01-18 1991-09-18 Seiko Epson Corp リードフレーム
US6184585B1 (en) * 1997-11-13 2001-02-06 International Rectifier Corp. Co-packaged MOS-gated device and control integrated circuit
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
US6040626A (en) * 1998-09-25 2000-03-21 International Rectifier Corp. Semiconductor package
US6831352B1 (en) * 1998-10-22 2004-12-14 Azimuth Industrial Company, Inc. Semiconductor package for high frequency performance
JP3843185B2 (ja) 1998-10-30 2006-11-08 三菱電機株式会社 半導体装置
JP3575339B2 (ja) 1999-07-08 2004-10-13 富士電機デバイステクノロジー株式会社 Ｄｃ−ｄｃコンバータ
WO2001072092A1 (en) * 2000-03-22 2001-09-27 International Rectifier Corporation Gate driver multi-chip module
TW521416B (en) 2000-05-24 2003-02-21 Int Rectifier Corp Three commonly housed diverse semiconductor dice
JP3812878B2 (ja) * 2000-08-11 2006-08-23 松下電器産業株式会社 半導体装置およびそれを用いたインバータ回路
CN1265451C (zh) * 2000-09-06 2006-07-19 三洋电机株式会社 半导体装置及其制造方法
JP2002083927A (ja) * 2000-09-07 2002-03-22 Matsushita Electric Ind Co Ltd 半導体装置
US7132744B2 (en) * 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
JP2002217416A (ja) 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
US6717260B2 (en) * 2001-01-22 2004-04-06 International Rectifier Corporation Clip-type lead frame for source mounted die
GB0128351D0 (en) * 2001-11-27 2002-01-16 Koninkl Philips Electronics Nv Multi-chip module semiconductor devices
US6775164B2 (en) * 2002-03-14 2004-08-10 Tyco Electronics Corporation Three-terminal, low voltage pulse width modulation controller IC
US7183616B2 (en) * 2002-03-31 2007-02-27 Alpha & Omega Semiconductor, Ltd. High speed switching MOSFETS using multi-parallel die packages with/without special leadframes
JP2004039689A (ja) * 2002-06-28 2004-02-05 Sony Corp 電子回路装置
US6841852B2 (en) * 2002-07-02 2005-01-11 Leeshawn Luo Integrated circuit package for semiconductor devices with improved electric resistance and inductance
US6946740B2 (en) * 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
JP2004055756A (ja) 2002-07-18 2004-02-19 Sanyo Electric Co Ltd 混成集積回路装置
KR100563584B1 (ko) * 2002-07-29 2006-03-22 야마하 가부시키가이샤 자기 센서의 제조 방법과 그 리드 프레임, 자기 센서, 및센서 장치
JP2004111656A (ja) * 2002-09-18 2004-04-08 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US7026664B2 (en) * 2003-04-24 2006-04-11 Power-One, Inc. DC-DC converter implemented in a land grid array package
US6940724B2 (en) * 2003-04-24 2005-09-06 Power-One Limited DC-DC converter implemented in a land grid array package
US20040217488A1 (en) * 2003-05-02 2004-11-04 Luechinger Christoph B. Ribbon bonding
JP4115882B2 (ja) * 2003-05-14 2008-07-09 株式会社ルネサステクノロジ 半導体装置
JP4246040B2 (ja) * 2003-11-20 2009-04-02 三菱電機株式会社 半導体装置の実装体
US7633140B2 (en) * 2003-12-09 2009-12-15 Alpha And Omega Semiconductor Incorporated Inverted J-lead for power devices
JP4565879B2 (ja) * 2004-04-19 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
US8067825B2 (en) * 2007-09-28 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with multiple die
US8581376B2 (en) * 2010-03-18 2013-11-12 Alpha & Omega Semiconductor Incorporated Stacked dual chip package and method of fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI659506B (zh) * 2017-04-04 2019-05-11 日商三菱電機股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
US20130203217A1 (en) 2013-08-08
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US7554181B2 (en) 2009-06-30
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US7928589B2 (en) 2011-04-19
CN100524735C (zh) 2009-08-05
KR101116202B1 (ko) 2012-03-07
US20110273154A1 (en) 2011-11-10
JP2005294464A (ja) 2005-10-20
US7554209B2 (en) 2009-06-30
US9412701B2 (en) 2016-08-09
CN101582415A (zh) 2009-11-18
US8575733B2 (en) 2013-11-05
US8350372B2 (en) 2013-01-08
TW200536241A (en) 2005-11-01
US8796827B2 (en) 2014-08-05

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