KR20110121599A - 반도체장치 - Google Patents

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KR20110121599A
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effect transistor
lead
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유키히로 사토우
토모아키 우노
노부요시 마츠우라
마사키 시라이시
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르네사스 일렉트로닉스 가부시키가이샤
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    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
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Abstract

본 발명은 반도체장치에 관한 것으로서 하이 사이드 스위치용의 파워 M0S·FET와 로우 사이드 스위치용의 파워 MOS·FET가 직렬로 접속된 회로를 가지는 비절연형DC-DC컨버터에 있어서 하이 사이드 스위치용의 파워트랜지스터와 로우 사이드 스위치용의 파워트랜지스터와 이들을 구동하는 드라이버 회로를 각각 다른 반도체 칩(5a;5b;5c)으로 구성하고 상기 3개의 반도체 칩(5a;5b;5c)을 하나의 패키지(6a)에 수납하고 또한 상기 하이 사이드 스위치용의 파워-트랜지스터를 포함한 반도체 칩(5a)과 상기 드라이버 회로를 포함한 반도체 칩(5c)을 근접하여 배치한다. 비절연형 DC-DC컨버터의 소형화 및 전압변환 효율을 향상시킨다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 기술에 관계되어 특히 전원 회로를 가지는 반도체장치에 적용해 유효한 기술에 관한 것이다.
근년 전원 회로등의 소형화고속 응답 대응을 달성하기 위해 전원에 사용되는 파워 MOS·FET(Metal Oxide Semiconductor Field Effect Transistor)의 고주파 수화가 진행되고 있다.
특히 데스크탑형이나 노트형의 퍼스널 컴퓨터 서버 또는 게임기 등의 전원 회로로서 사용되는 비절연형 DC-DC컨버터는 제어하는 CPU(Centralprocessing UNit) 및 DSP 등의 대전류화 및 고주파화의 경향에 있다.
전원 회로의 일례로서 넓게 사용되고 있는 DC-DC컨버터는 하이 사이드 스위치용의 파워 MOS·FET와 로우 사이드 스위치용의 파워 MOS·FET가 직렬로 접속된 구성을 가지고 있다. 하이 사이드 스위치용의 파워 MOS·FET는 DC-DC컨버터의 컨트롤용의 스위치 기능을 갖고 로우 사이드 스위치용의 파워 MOS·FET는 동기 정류용의 스위치 기능을 가지고 있고 이들 2개의 파워 MOS ·FET가 동기를 취하면서 교대로 온/오프 함으로써 전원 전압의 변환을 실시하고 있다.
이러한 DC-DC컨버터에 대해서는 예를 들면 일본국 특개2002-217416호 공보에 기재가 있고 하이 사이드용의 파워 MOS·FET와 로우 사이드용의 파워 MOS ·FET를 동일한 패키지로 구성하여 하이 사이드용의 파워 MOS·FET와 로우 사이드용의 파워 MOS·FET간의 전압 변환 효율을 향상시키는 기술이 개시되고 있다(특허 문헌 1 참조).
또 예를 들면 일본국 특개2001-25239호 공보에는 제어 회로와 드라이버 회로와 파워 MOS·FET를 1 칩화한 DC-DC컨버터에 있어서 문제가 되는 노이즈를 저항 및 콘덴서에 의해 저감 하는 기술이 개시되고 있다(특허 문헌 2 참조).
[특허 문헌 1] 일본국 특개2002-217416호 공보
[특허 문헌 2] 일본국 특개2001-25239호 공보
상기 DC-DC컨버터의 새로운 소형화 고속화 및 고효율화에 대해서 검토한 결과 다음과 같은 과제가 있는 것이 본 발명자에 의해 발견되었다.
특허 문헌 1은 스위치용의 하이 사이드측 파워 MOS·FET용 반도체 칩과 로우 사이드측 파워 MOS·FET용 반도체 칩의 2개의 반도체 칩을 동일한 수지 봉합형 패키지내에 수중에 넣는 기술을 개시하고 있다. 그렇지만 상기 스위치의 온/오프 동작을 제어하기 위한 제어 회로 바꾸어 말하면 상기 파워 MOS·FET의 게이트를 구동하는 드라이버 회로에 대해서는 상세한 언급은 없다. 상기 드라이버 회로를 다른 반도체 칩을 포함한 다른 패키지로 구성하는 경우 DC-DC컨버터를 구성하기 위한 부품 개수가 많아져 실장 면적이 커진다. 따라서 DC-DC컨버터의 소형화를 충분히 달성할 수 없는 우려가 있다. 또한 상기 2개의 다른 패키지를 접속하기 위해 실장 기판상에서의 배선의 선회가 필요하기 때문에 상기 선회용 배선에 기생하는 인덕턴스에 의해 손실이 생겨 전압 변환 효율의 저하가 염려된다. 상기 손실의 비율은 고주파화가 진행되었을 경우에는 특히 현저하다.
또 특허 문헌 1은 상기 드라이버 회로를 제어하기 위한 제어 회로에 대해서 특별히 언급하고 있지 않다.
또 특허 문헌 2와 같이 상기 드라이버 회로를 제어하기 위한 제어 회로 드라이버 회로와 파워 MOS·FET를 1 칩화하면 DC-DC컨버터를 구성하기 위한 반도체장치의 소형화는 실현될 수 있지만 칩의 제조 프로세스가 복잡하게 되어 각각의 반도체소자나 회로 특성이 충분히 나타나지 않을 우려가 있다. 이 때문에 DC-DC컨버터의 고속화 및 고효율화를 충분히 달성할 수 없는 우려가 있다. 또 칩 제조에 시간이 걸리데다가 제품 코스트도 증가하는 우려가 있다.
상기 우려를 저감 또는 해소하기 위해서는 여하튼 대전류 고주파화에 대응하는 한편 소형화로 전압 변환 효율의 높은 DC-DC컨버터를 얻을것인지가 중요한 과제가 되고 있다.
본 발명의 하나의 목적은 반도체장치의 전압 변환 효율을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은 반도체장치의 패키지의 소형화를 도모할 수 있는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은 반도체장치의 제조 코스트를 저감 할 수 있는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은 반도체장치의 신뢰도의 향상을 도모 할 수 있는 기술을 제공하는 것에 있다.
본 발명은 하이 사이드 스위치용의 파워트랜지스터와 로우 사이드 스위치용의 파워트랜지스터와 이들을 구동하는 드라이버 회로를 각각 다른 반도체 칩으로 구성하고 상기 3개의 반도체 칩을 하나의 패키지에 수납하고 또한 상기 하이 사이드 스위치용의 파워트랜지스터를 포함한 반도체 칩과 상기 드라이버 회로를 포함한 반도체 칩을 근접하게 배치하는 것에 있다. 보다 구체적으로는 본 발명의 반도체장치는 각각이 소정의 간격을 갖고 배치된 제 1 칩 탑재부 제 2 칩 탑재부 및 제 3 칩 탑재부와,
상기 제 1 제 2 및 제 3 칩 탑재부의 주위에 배치된 복수의 외부 단자와 상기 제 1 칩 탑재부상에 배치되고 제 1 전계 효과 트랜지스터를 가지는 제 1 반도체 칩과,
상기 제 2 칩 탑재부상에 배치되고 제 2 전계 효과 트랜지스터를 가지는 제 2 반도체 칩과,
상기 제 3 칩 탑재부상에 배치되고 상기 제 1 및 제 2 전계 효과 트랜지스터의 동작을 제어하는 제어 회로를 포함한 제 3 반도체 칩과 상기 제 1 제 2 및 제 3 반도체 칩과 상기 제 1 제 2 및 제 3 칩 탑재부와 상기 복수의 외부 단자의 일부를 봉합하는 수지체를 갖고,
상기 복수의 외부 단자는 입력용 전원 전위를 공급하는 제 1 전원 단자와 상기 입력용 전원 전위보다 낮은 전위를 공급하는 제 2 전원 단자와 상기 제 3 반도체 칩의 제어 회로를 제어하는 신호 단자와 출력용 전원 전위를 외부에 출력 하는 출력 단자를 갖고,
상기 제 1 전계 효과 트랜지스터는 그 소스·드레인 경로가 상기 제 1 전원 단자와 상기 출력 단자의 사이에 직렬 접속되고,
상기 제 2 전계 효과 트랜지스터는 그 소스·드레인 경로가 상기 출력 단자와 상기 제 2 전원 단자의 사이에 직렬 접속되고,
상기 제 3 반도체 칩의 제어 회로는 상기 신호 단자에 입력된 제어 신호에 의해 상기 제 1 및 제 2 전계 효과 트랜지스터의 각각의 게이트를 제어하고,
상기 제 3 반도체 칩은 상기 제 3 반도체 칩과 상기 제 1 반도체 칩의 거리가 상기 제 3 반도체 칩과 상기 제 2 반도체 칩의 거리보다 가깝도록 배치하는 것이다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 이하대로이다.
즉 본 발명은 하이 사이드 스위치용의 파워트랜지스터(제 1 전계 효과 트랜지스터)와 로우 사이드 스위치용의 파워트랜지스터(제 2 전계 효과 트랜지스터)와 이들을 구동하는 드라이버 회로(제어 회로)를 각각 다른 제 1~ 제 3 반도체 칩으로 구성하고 또한 상기 3개의 반도체 칩을 하나의 패키지(수지체)에 수납하고 또 하이 사이드 스위치용의 파워트랜지스터(제 1 전계 효과 트랜지스터)를 포함한 제 1 반도체 칩과 드라이버 회로(제어 회로)를 포함한 제 3 반도체 칩을 근접하게 배치한 것에 의해 필요한 회로 블록을 구성하기 때문에 최적의 반도체소자 형성 기술을 적용할 수 있고 또한 부품 점수를 저감 할 수 있고 또 고주파 특성에 크게 영향을 미치는 패키지 내외의 배선의 기생 인덕턴스 성분을 저감 할 수가 있다. 따라서 반도체장치의 고속화 소형화 및 고효율화를 달성할 수가 있다.
도 1은 본 발명의 일실시의 형태인 반도체장치의 일례의 회로도이다.
도 2는 도 1의 반도체장치의 제어 회로의 일례의 회로도이다.
도 3은 도 1의 반도체장치의 타이밍 차트의 일례의 설명도이다.
도 4는 본 발명자가 검토한 반도체장치에 기생하는 인덕턴스 성분을 나타낸 등가 회로도이다.
도 5는 본 발명자가 검토한 회로 동작의 설명도이다.
도 6은 도 5의 회로 동작시의 디바이스 단면의 설명도이다.
도 7은 도 1의 반도체장치의 구성의 일례의 설명도이다.
도 8은 도 1의 반도체장치의 패키지 구성의 일례의 평면도이다.
도 9는 도 8의 Y1-Y1선의 단면도이다.
도 10은 본 발명의 일실시의 형태인 반도체장치의 제조 방법을 나타내는 조립 플로우 챠트이다.
도 11은 본 발명의 일실시의 형태인 반도체장치의 리드 프레임의 단위 영역의 일례의 평면도이다.
도 12는 도 11의 리드 프레임의 단위 영역의 이면의 평면도이다.
도 13 도 10에 나타내는 조립 플로우의 스텝에 대응한 조립 상태의 일례를 나타내는 리드 프레임의 단위 영역의 평면도이다.
도 14는 도 10에 나타내는 조립 플로우의 스텝에 대응한 조립 상태의 일례를 나타내는 리드 프레임의 단위 영역의 평면도이다.
도 15 본 발명의 일실시의 형태의 하이 사이드측의 파워 MOS·FET가 형성된 반도체 칩의 확대 평면도이다.
도 16은 도 15의B-B선의 단면도이다.
도 17은 도 16의 반도체장치의 반도체 칩의 주요부 확대 단면도이다.
도 18은 도 15의 C-C선의 단면도이다.
도 19는 본 발명의 일실시의 형태의 로우 사이드측의 파워 MOS·FET가 형성된 반도체 칩의 확대 평면도이다.
도 20은 도 1의 반도체장치의 제어 회로의 회로 구성도이다.
도 21은 도 1의 반도체장치의 제어 회로의 단면의 설명도이다.
도 22는 본 발명의 일실시의 형태의 반도체장치의 실장 상태의 일례의 평면도이다.
도 23은 도 21의 반도체장치의 측면도이다.
도 24는 본 발명의 일실시의 형태인 반도체장치의 표면측의 전체 평면도이다.
도 25는 도 24의 반도체장치의 측면도이다.
도 26은 도 24의 반도체장치의 이면측의 전체 평면도이다.
도 27은 본 발명의 일실시의 형태인 반도체장치의 외관의 전체 사시도이다.
도 28은 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다.
도 29는 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다.
도 30은 본 발명의 다른 실시의 형태인 반도체장치 패키지 구성의 일례의 평면도이다.
도 31은 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다.
도 32는 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다.
도 33은 도 32의 D-D선의 단면도이다.
도 34는 본 발명의 다른 실시의 형태인 반도체장치의 제조 방법을 나타내는 조립 플로우챠트이다.
도 35는 본 발명의 다른 실시의 형태인 반도체장치의 리드 프레임의 단위 영역의 표면측의 일례의 평면도이다.
도 36은 도 35의 리드 프레임의 단위 영역의 이면측의 일례의 평면도이다.
도 37은 본 발명의 다른 실시의 형태인 반도체장치의 리드 프레임의 단위 영역의 표면측의 일례의 평면도이다.
도 38은 도 37의 리드 프레임의 단위 영역의 이면측의 평면도이다.
도 39는 본 발명의 다른 실시의 형태인 반도체장치의 리드 프레임의 단위 영역의 표면측의 일례의 평면도이다.
도 40은 도 39의 리드 프레임의 단위 영역의 이면측의 평면도이다.
도 41은 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다.
도 42는 도 41의 E-E선의 단면도이다.
도 43은 본 발명의 다른 실시의 형태인 반도체장치의 제조 방법을 나타내는 조립 플로우 챠트이다.
도 44는 본 발명의 다른 실시의 형태인 반도체장치의 제조 방법을 나타내는 조립 플로우 챠트이다.
도 45는 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다.
도 46은 도 45의 F-F선의 단면도이다.
도 47은 도 45의 반도체장치의 표면측의 전체 평면도이다.
도 48은 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다.
도 49는 도 48의 G-G선의 단면도이다.
도 50은 도 48의 반도체장치의 표면측의 전체 평면도이다.
도 51은 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다.
도 52는 도 51의 H-H선의 단면도이다.
도 53은 도 51의 반도체장치의 표면측의 전체 평면도이다.
도 54는 본 발명의 반도체장치의 회로 구성의 일례의 설명도이다.
이하의 실시의 형태에 있어서는 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시의 형태로 분할해 설명하지만 특별히 명시했을 경우를 제외하고 그들은 서로 무관계한 것이 아닌 한쪽 일부 또는 전부의 변형예 상세 보충 설명등의 관계에 있다. 또 이하의 실시의 형태에 있어서 요소의 수등(개수 수치 양 범위등을 포함한다)에 언급하는 경우 특히 명시했을 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우등을 제외하고 그 특정의 수로 한정되는 것은 아니고 특정의 수이상도 이하도 좋다. 게다가 이하의 실시의 형태에 있어서 그 원가요소(요소 스텝등도 포함한다)는 특히 명시했을 경우 및 원리적으로 분명하게 필수라고 생각되는 경우등을 제외하고 반드시 필수의 것은 아닌 것은 말할 필요도 없다. 동일하게 이하의 실시의 형태에 있어서 원가요소등의 형상 위치 관계등에 언급할 때는 특히 명시했을 경우 및 원리적으로 그렇지 않다고 생각되는 경우등을 제외하고 실질적으로 그 형상등에 근사 또는 유사하는 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 같다. 또 본 실시의 형태를 설명하기 위한 전도에 있어서 동일 기능을 가지는 것은 동일한 부호를 교부하고 그 반복의 설명은 생략 한다. 이하 본 발명의 실시의 형태를 도면에 근거해 상세하게 설명한다.
(실시의 형태 1)
본 실시의 형태 1의 반도체장치는 예를 들면 데스크탑형의 퍼스널 컴퓨터노트형의 퍼스널 컴퓨터 서버 또는 게임기 등의 전원 회로에 이용되는 비절연형 DC-DC컨버터이다. 도 1은 그 비절연형 DC-DC컨버터(1)의 일례의 회로도를 나타내고 있다. 비절연형 DC-DC컨버터(1)는 제어 회로(2) 드라이버 회로(3a; 3b) 전계 효과 트랜지스터(파워 MOS·FET,Q1; Q2) 코일(L1) 콘덴서(C1)등과 같은 소자를 가지고 있다. 이들 소자는 배선 기판에 실장되어 배선 기판의 배선을 통해서 전기적으로 접속되고 있다. 또한 도 1의 부호 4는 상기 데스크탑형의 퍼스널 컴퓨터 노트형의 퍼스널 컴퓨터 서버 또는 게임기등의 CPU(CentralProcessingUNit) 또는 DSP(DigitalSignalProcessor) 등과 같은 부하 회로를 나타내고 있다. 부호의 ET1 ET2 및 ET3는 단자를 나타내고 있다. 이러한 비절연형 DC-DC컨버터(1)는 도 54에 나타나는 바와 같이 하나의 CPU에 대해서 복수개 병렬 접속하도록 배치되고 있다.
제어 회로(2)는 전계 효과 트랜지스터(Ql, 제 1 전계 효과 트랜지스터;Q2, 제 2 전계 효과 트랜지스터)의 전압 스위치 온의 폭(온 시간)을 제어하는 신호를 공급하는 회로이다. 이 제어 회로(2)는 제 1 전계 효과 트랜지스터(Q1) 제 2 전계 효과 트랜지스터(Q2) 및 드라이버 회로(3a; 3b)와는 별도로 패키징되어 있다. 이 제어 회로(2)의 출력은 드라이버 회로(3a, 이하 제 1 제어 회로라고 말한다; 3b,이하 제 2 제어 회로라고도 말한다)의 입력에 전기적으로 접속되고 제 1 제어 회로(3a) 제 2 제어 회로(3b)는 제어 회로(2)로부터 공급된 제어 신호에 의해 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 게이트를 제어하는 회로이다. 제 1 및 제 2 제어 회로(3a; 3b)는 예를 들면 CMOS 인버터 회로에 의해 형성되고 있다. 제 1 제어 회로(3a)의 회로도의 일례를 도 2에 나타낸다. 제 1 제어 회로(3a)는 p채널형의 전계 효과 트랜지스터(Q3)와 n채널형의 전계 효과 트랜지스터(Q4)가 직렬로 상보 접속된 회로 구성을 가지고 있다. 또한 도 2의 부호 D는 드레인 ; G는 게이트; S는 소스를 나타내고 있다. 상기 제어 회로(3a)는 제어 신호(IN1)에 근거하여 제어되어 전계 효과 트랜지스터(Q1)를 개재하여 출력(OUT1)의 레벨을 제어하고 있다.
도 5에 나타나는 바와 같이 제 1 및 제 2 제어 회로(3a; 3b)의 입력(INl)은 제어 회로(2)로부터 제어 신호가 공급되는 단자(신호 단자)와 전기적으로 접속되고 있다. 제 1 및 제 2 제어 회로(3a; 3b)의 출력은 각각 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 게이트에 전기적으로 접속되고 있다. 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)는 입력용 전원 전위(Vin)가 공급되는 단자(ET1, 제 1 전원 )와 기준 전위(GND)가 공급되는 단자(ET4, 제 2 전원 단자)의 사이에 직렬 접속되고 있다. 입력용 전원 전위(Vin)는 예를 들면 5~12 V정도이다. 또 기준 전위(GND)는 예를 들면 입력용 전원 전위보다 낮은 전원 전위이고 예를 들면 접지 전위로 0(영) V이다. 또 비절연형 DC-DC컨버터(1)의 동작 주파수(제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)를 온 오프 할 때의 주기)는 예를 들면 1 MHz 정도이다.
제 1 전계 효과 트랜지스터(Q1)는 하이 사이드 스위치(고전위측:제 1 동작 전압) 용이고 비절연형 DC-DC컨버터(1)의 출력(Vout, 부하 회로(4)의 입력)에 전력을 공급하는 코일(L1)에 에너지를 비축하기 위한 스위치 기능을 가지고 있다. 이 제 1 전계효과트랜지스터(Q1)는 채널이 칩의 두께 방향으로 형성되는 종형의 전계 효과 트랜지스터에 의해 형성되고 있다. 본 발명자의 검토에 의하면 하이 사이드 스위치용의 전계 효과 트랜지스터(Q1)에서는 거기에 부가되는 기생 용량에 의해 비절연형 DC-DC컨버터(1)의 동작 주파수가 높아짐에 따라 스위칭 손실(턴온 손실 및 턴 오프 손실)이 크게 보이게 된다. 따라서 통상이라면 스위칭 손실을 고려해 하이 사이드 스위치용의 전계 효과 트랜지스터로서 채널이 칩의 표면(칩의 두께 방향에 대해서 수직 방향)에 형성되는 횡형의 전계 효과 트랜지스터를 적용하는 것이 바람직하다. 이 이유는 횡형의 전계 효과 트랜지스터는 게이트 전극과 드레인 영역의 오버랩 면적이 종형의 전계 효과 트랜지스터에 비해 작기 때문에 게이트와 드레인간에 부가되는 기생 용량(게이트 기생 용량)을 저감 할 수 있기 때문이다.
그러나 횡형의 전계 효과 트랜지스터의 동작시에 있어서 생기는 저항(온 저항)을 종형의 전계 효과 트랜지스터와 동일한 정도의 값을 얻으려고 하면 횡형의 전계 효과 트랜지스터의 셀 면적은 종형의 전계 효과 트랜지스터의 셀 면적의 약 2. 5배 이상 커지기 때문에 소자의 소형화에 불리하다. 종형의 전계 효과 트랜지스터의 경우 횡형의 전계 효과 트랜지스터에 비해 단위면적근처의 채널폭을 증가할 수 있어 온 저항을 저감 할 수가 있다. 즉 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)를 종형의 전계 효과 트랜지스터로 형성함으로써 소자의 소형화를 실현할 수가 있어 패키징을 소형화할 수가 있다.
한편 제 2 전계 효과 트랜지스터(Q2)는 로우 사이드 스위치(저전위측:제 2 동작 전압) 용의 전계 효과 트랜지스터이고 비절연형 DC-DC컨버터(1)의 정류용의 트랜지스터로서 제어 회로(2)로부터의 주파수에 동기하여 트랜지스터의 저항을 낮게 하는 정류를 실시하는 기능을 가지고 있다. 이 제 2 전계 효과 트랜지스터(Q2)는 제 1 전계 효과 트랜지스터(Q1)와 동일하게 채널이 칩의 두께 방향으로 형성되는 종형의 전계 효과 트랜지스터에 의해 형성되고 있다. 도 3에 나타나는 바와 같이 로우 사이드 스위치용의 전계 효과 트랜지스터에서는 그 전압을 걸고 있는 동안의 시간(온 시간)이 하이 사이드 스위치용의 전계 효과 트랜지스터의 온 시간에 비해 길어지므로 스위칭 손실보다 온 저항에 의한 손실이 크게 보여지므로 종형의 전계 효과 트랜지스터를 적용하는 것이 유리하다. 즉 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)를 종형의 전계 효과 트랜지스터로 형성함으로써 온 저항을 작게 할 수 있으므로 비절연형 DC-DC컨버터(1)에 흐르는 전류가 증대해도 전압 변환 효율을 향상시킬 수가 있다.
이들 제 1 전계 효과 트랜지스터(Q1)의 소스와 제 2 전계 효과 트랜지스터(Q2)의 드레인을 연결하는 배선간에는 출력용 전원 전위를 외부에 공급하는 출력 단자(ET5)가 설치되고 이 출력 단자에는 출력 배선이 전기적으로 접속되고 있다. 또 이 출력 배선에는 상기 코일(L1)이 전기적으로 접속되고 있다. 또 코일(L1)의 후단에 있어서 출력 배선과 기준 전위(GND)의 공급용의 단자의 사이에는 상기 콘덴서(C1)가 전기적으로 접속되고 있다.
이러한 회로에서는 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)로 동기를 취하면서 교대로 온/오프 함으로써 전원 전압의 변환을 실시하고 있다. 즉 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)가 온때 제 1 전계 효과 트랜지스터(Q1)의 드레인에 전기적으로 접속된 제 1 전원 단자로부터 제 1 전계 효과 트랜지스터(Q1)를 통해서 출력 단자에 전류(제 1 전류,I1)가 흘러 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)가 오프때 코일(L1)의 역기(逆起)전압에 의해 전류(I2)가 흐른다. 이 전류(I2)가 흐르고 있을 때에 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)를 온 하는 것으로 전압강하를 줄일 수가 있다. 상기 도 3은 이 비절연형 DC-DC컨버터(1)의 타이밍챠트의 일례를 나타내고 있다. 상기와 같이 로우 사이드용의 제 2 전계 효과 트랜지스터(Q2)의 온 시간은 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 온 시간보다 길다. Ton은 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 온시의 펄스폭 ; T는 펄스 주기를 나타내고 있다. 상기 전류(I1)는 예를 들면 20a정도의 큰 전류이다.
그런데 최근은 부하 회로(4)의 구동 전류의 증대에 수반하여 필요하게 되는 비절연형 DC-DC컨버터(1)의 구동 전류도 증대하고 있다. 또 비절연형 DC-DC컨버터(1)의 소형화가 요구되고 있다. 더욱 저전압을 안정적으로 공급하기 위해 필요하게 되는 비절연형 DC-DC컨버터(1)의 동작 주파수도 높아지고 있다. 비절연형 DC-DC컨버터(1)의 소형화가 요구되고 있는 이유는 반도체장치의 전체적인 소형화 요구외 소형화하는 것은 비절연형 DC-DC컨버터(1)와 부하 회로(4)의 거리를 단축할 수 있어 부하 회로(4)에 단시간에 대전류를 공급하는데 있어서 바람직하기 때문이다. 또 비절연형 DC-DC컨버터(1)의 동작 주파수를 높게 하는 다른 이유는 코일(L1)나 콘덴서(C1)의 단위 소자를 줄일 수가 있어 코일(L1)나 콘덴서(C1)를 소형화할 수 있기 때문이다.
그런데 상기와 같은 대전류화나 고주파화가 진행되면 도 4에 나타내는 비절연형 DC-DC컨버터(50)에 있어서 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 소스 측에 기생하는 인덕턴스(LsH)와 게이트 측에 기생하는 인덕턴스(LgH) 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 소스 측에 기생하는 인덕턴스(LsL)의 영향에 의해 비절연형 DC-DC컨버터(50)의 전압 변환 효율이 저하한다는 문제가 있는 것을 본 발명자는 발견했다. 도 4는 비절연형 DC-DC컨버터(50)에 기생하는 인덕턴스 성분을 나타낸 등가 회로도이다. 부호 LdH Lgh LsH LdL LgL LsL는 제 1및 제 2 전계 효과 트랜지스터(Q1; Q2)의 패키지 및 프린트 배선 기판의 배선등에 기생하는 인덕턴스를 나타내고 있다. 또 VgH는 제 1 전계 효과 트랜지스터(Q1)를 온으로 하기 위한 게이트 전압; 부호의 VgL은 제 2 전계 효과 트랜지스터(Q2)를 온으로 하기 위한 게이트 전압을 나타내고 있다.
기생 인덕턴스(LsH)가 증가하면 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 턴온 손실 및 턴 오프 손실(특히 턴온 손실)이 현저하게 커지고 비절연형 DC-DC컨버터(50)의 전압 변환 효율이 저하한다. 턴온 손실 및 턴 오프 손실은 주파수 및 출력 전류에 비례하므로 상기와 같이 비절연형 DC-DC컨버터(50)의 대전류화 및 고주파화가 진행됨에 따라 손실 성분이 커진다.
다음에 기생 인덕턴스(LsH)가 증가하면 턴온 및 턴 오프가 늦어지고 턴온 손실 및 턴 오프 손실이 증가하는 원인에 대해서 설명한다. 도 5는 비절연형 DC-DC컨버터(50)의 회로 동작의 설명도 도 6은 도 5의 회로 동작시의 디바이스 단면의 설명도이다.
하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 게이트 전압이 한계치 전압을 넘어 제 1 전계 효과 트랜지스터(Q1)의 드레인 영역(DR1)으로부터 소스 영역(SR1)을 향해 전류(제 1 전류,I1)가 흐르기 시작하면 기생 인덕턴스(LsH)에 의해 역기 전력(LsH×di/dt)이 발생하고 도 4 도 5 및 도 6의 A점에 비해 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 소스 전위가 높아진다. 제 1 전계 효과 트랜지스터(Q1)의 게이트 전압은 드라이버 회로(3a)에 의해 점 A를 기준으로 전해지므로 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 게이트 영역(G1)과 소스 영역(SR1)간에 인가되는 전압은 게이트 전압(VgH) 보다 낮아진다. 이 때문에 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 채널 저항(R1)이 충분히 내려가지 않으므로 전류(I1)의 손실이 발생한다. 즉 턴온 시간이 길어진다. 상기와 같이 대전력화 및 고주파화에 의해 턴온 손실 및 턴 오프 손실이 증가하는 것은 대전력화 및 고주파화에 의해 역기 전력(LsH×di/dt)이 증가하기 때문이다.
또 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)는 비절연형 DC-DC컨버터(1)의 출력(부하 회로(4)의 입력)에 전력을 공급하는 코일(L1)에 에너지를 비축하기 위한 스위치 기능을 가지고 있기 때문에 고주파화에 있어서 스위칭 동작의 고속화를 요구한다. 그러나 제 1 제어 회로(3a)와 제 1 전계 효과 트랜지스터(Q1)의 사이에는 기생 인덕턴스(LgH)가 생기기 때문에 스위칭 동작은 늦어진다. 즉 스위칭 손실이 되어 전압 변환 효율은 저하한다.
한편 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)에서는 상기와 같은 스위칭 손실이 발생하지 않도록 구성이 되어 있다. 즉 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)를 오프 하면 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)에 병렬에 접속되고 있는 기생 다이오드(D2)를 통해서 기준 전위(GND)로부터 제 2 전계 효과 트랜지스터(Q2)의 드레인 영역(DR2)으로 향하여 전류(제 2 전류, I21)가 흐른다. 이 상태로 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 게이트 영역(G2)에 게이트 전압(VgL)를 인가하고 온 하면 제 2 전계 효과 트랜지스터(Q2)의 소스 영역(SR2)으로부터 제 2 전계 효과 트랜지스터(Q2)의 채널 영역을 통해서 드레인 영역(DR2)을 향하여 전류(제 3 전류, I22)가 흐르지만 그 전에 이미 상기 전류(I21)가 흐르고 있고 전류(I22)가 흐를 때의 단위시간 당의 전류 변화량이 작기 때문에 기생 인덕턴스(LsL)에 의한 역기 전력은 무시할 수 있는 만큼 작게 실질적인 손실에 연결되지 않기 때문이다.
로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)에 병렬에 접속되고 있는 기생 다이오드(D2)에 전류(제 2 전류,I21)가 먼저 흐르고 있기 때문에 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)에서는 스위칭 손실을 거의 무시할 수 있다. 이것에 대해 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1) 에 있어서도 동일하게 기생 다이오드(D1)가 존재한다. 그러나 기생 다이오드(D1; D2)는 각각 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 소스(SR1; SR2) 측에 양극 ; 각각 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 드레인 영역(DR1; DR2) 측에 음극이 형성된다. 이 때문에 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)에서는 제 1 전계 효과 트랜지스터(Q1)의 드레인 영역(DR1)로부터 소스 영역(SR1)으로 향하여 흐르는 전류(제 1 전류)와 동일한 방향(차례방향)으로 형성되지 않기 때문에 게이트 전압(VgH)을 인가하고 온 하기 전에 제 1 전계 효과 트랜지스터(Q1)에 전류가 흐르고 있지 않기 때문에 단위시간 당의 전류 변화량이 작게 되지 않기 때문에 스위칭 손실이 생긴다.
또 제 2 전계 효과 트랜지스터(Q2)는 비절연형 DC-DC컨버터(1)의 정류용의 트랜지스터로서 제어 회로(2)로부터의 주파수에 동기 해 트랜지스터의 저항을 낮게 해 정류를 실시하는 기능을 가지고 있다. 이 때문에 제 2 전계 효과 트랜지스터(Q2)의 온 시간은 제 1 전계 효과 트랜지스터(Q1)보다 길기 때문에 스위칭 손실보다 온 저항에 의한 손실이 현저가 되어 온 저항의 저저항화가 요구된다. 그러나 제 2 전계 효과 트랜지스터(Q2)와 기준 전위(GND)가 공급되는 단자(제 2 전원 단자)의 사이에는 기생 인덕턴스(LsL)가 생기기 때문에 온 저항은 증가하고 전류 변환 효율은 저하한다.
본 실시의 형태 1에서는 상기와 같은 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 소스 측에 기생하는 인덕턴스(LgH;LsH;LsL)의 영향에 의해 비절연형 DC-DC컨버터의 전압 변환 효율이 저하하는 문제를 회피하는 것을 주목적으로 하여 도 7에 나타나는 바와 같이 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)는 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)가 형성된 반도체 칩(제 1 반도체 칩,5a)과는 별체의 반도체 칩(제 2 반도체 칩,5b)으로 형성했다. 또 드라이버 회로(제 1 및 제 2 제어 회로, 3a 3b)는 서로 동기 해 교대로 동작하는 것이므로 전체적인 회로 동작의 안정성의 관점으로부터는 제 1 및 제 2 제어 회로(3a; 3b)를 동일한 반도체 칩(제 3 반도체 칩, 5c)에 형성했다.
또 그들 반도체 칩(5a;5b;5c)을 동일한 패키지(6a)내에 수지 봉합했다. 이것에 의해 배선 인덕턴스를 저감 할 수 있다. 또 비절연형 DC-DC컨버터(1)을 작게 할 수가 있다. 여기서 배선 인덕턴스에만 주목하면 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)와 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)도 상기 반도체 칩(5c)에 형성하는 것이 바람직하다. 그러나 1개의 반도체 칩으로 형성하면 제조 프로세스가 복잡하게 되어 각각의 소자 특성이 충분히 나타나지 않는다. 이 때문에 제조 시간이 걸리는 위에 코스트가 증대하는 문제도 있다. 또 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)는 상기와 같이 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)에 비해 온 시간이 길기 때문에 발열하기 쉽다. 따라서 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)를 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)와 동일한 반도체 칩에 형성해 버리면 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 동작시에 발생한 열이 반도체 기판을 통해서 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)에 악영향을 미치는 것도 우려된다. 이러한 관점으로부터 본 실시의 형태 1에서는 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)가 형성된 반도체 칩 (5a)과 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)가 형성된 반도체 칩(5b)과 제 1및 제 2 제어 회로(3a; 3b)가 형성된 반도체 칩(5c)을 각각 별체의 반도체 칩으로 나누어 형성하고 있다. 이것에 의해 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)와 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)와 제 1 및 제 2 전계 효과 트랜지스터(3a; 3b)를 동일한 반도체 칩에 형성하는 경우에 비해 비절연형 DC-DC컨버터(1)의 제조 프로세스를 용이하게 할 수가 있으므로 소자 특성을 충분히 인출할 수가 있다. 이 때문에 비절연형 DC-DC컨버터(1)의 제조 시간을 단축할 수 있고 또 코스트를 저감 할 수 있다. 또 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)와 제 1 및 제 2 제어 회로(3a; 3b)가 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 동작시에 발생한 열에 의한 악영향을 받지 않게 할 수가 있으므로 비절연형 DC-DC컨버터(1)의 동작 안정성을 향상시킬 수가 있다.
그러나 전압 변환 효율을 향상하기 위해서는 3개의 반도체 칩(5a;5b;5c)을 단지 다이 패드(7a1;7a2;7a3)에 배치하고 동일한 패키지(6a)로 수지 봉합하는 것만으로는 기생 인덕턴스가 충분히 저감 하지 못하는 것을 본 발명자는 발견했다. 다음에 도 7에 나타낸 본 실시의 형태 1의 비절연형 DC-DC컨버터(1)의 구체적인 구성예를 도 8~도 20에 의해 설명한다.
도 8은 비절연형 DC-DC컨버터(1)의 일부의 회로를 포함한 패키지(6a)의 구성 예의 평면도; 도 9는 도8의 Y1-Y1선의 단면;도 도 10은 도 8의 반도체장치의 제조 방법을 나타내는 조립 플로우 챠트; 도 11은 리드 프레임의 단위 영역의 평면도; 도 12는 도 11의 리드 프레임의 이면을 나타내는 평면도; 도 13은 도 10에 나타내는 조립 플로우의 다이본딩공정에 대응한 조립 상태의 일례를 나타내는 리드 프레임의 단위 영역의 평면도; 도 14는 도 10에 나타내는 조립 플로우의 와이어본딩공정에 대응한 조립 상태의 일례를 나타내는 리드 프레임의 단위 영역의 평면도이다. 도 15는 도 8의 반도체 칩(5a)의 확대 평면도; 도 16은 도 15의 B-B선의 단면도; 도 17은 도 8의 반도체 칩(5b)의 주요부 확대 단면도; 도 18은 도 15의 C-C선의 단면도; 도 19는 반도체 칩(5b)의 확대 평면도; 도 20은 도 8의 반도체 칩(5c)의 출력단 회로 구성도 도 21은 도 8의 반도체 칩(5c)의 주요부 단면도이다. 또한 도 8에서는 도면을 보기 쉽게 하기 위해 반도체 칩(5a;5b;5c) 다이 패드(7a1;7a2;7a3) 및 리드(7b) 상의 봉합 수지체(8)를 제거하여 나타냄과 동시에 다이 패드(7a1;7a2 7a3) 및 리드(7b) 에 해칭을 주었다.
본 실시의 형태 1의 상기 패키지(6a)는 예를 들면 QFN(Quad Flatnon-leadedpackAge) 구성으로 되어 있다. 다만 QFN로 한정되는 것은 아니고 여러 가지 변경 가능하고 예를 들면 QFP(QuadFlatPackAge)나 S0P(Smal10utlinePackAge) 등과 같은 플랫 패키지 구성도 좋다. 패키지(6a)는 3개의 다이 패드(칩 탑재 부, 7a1 7a2 7a3)와 복수의 리드(외부 단자; 이너 리드,7b1 7b2 7b3 7b4_와 본딩와이어(이하 단지 와이어라고 한다,WR)와 봉합부재(수지봉합체, 8)를 가지고 있다. 다이 패드(제 1 탭; 제 1 칩 탑재부, 7a1) 다이 패드(제 2 탭, 제 2 칩 탑재부,7a2) 다이 패드(제 3 탭, 제 3 칩 탑재부,7a3) 및 복수의 리드(7b 7b1 7b2 7b3 7b4)는 예를 들면 아로이등과 같은 금속으로 이루어진다. 와이어(WR)는 예를 들면 금(Au) 등 으로 이루어진다. 봉합부재(8)는 예를 들면 에폭시계 수지로 이루어진다.
도 8에 나타나는 바와 같이 다이 패드(7a1; 7a2; 7a3)는 방형 형상이고 각각이 소정의 간격을 갖고 배치되어 상기 복수의 리드(7b) 와 함께 리드 프레임을 구성한다. 도 8의 좌상의 다이 패드(7a1)상에는 반도체 칩(5a)이 그 주면을 위로 향한 상태로 다이 패드(7a2)의 한 변과 서로 이웃이 되는 다이 패드(7a1)의 한 변에 가까이 붙여서 배치(탑재)되고 있다. 반도체 칩(5a)의 주면에는 상기와 같이 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)가 형성되고 있다. 또 반도체 칩(5a)의 주면에는 각종 회로의 전극을 인출하는 외부 단자로서 복수의 본딩패드(이하 단지 패드라고 한다,BP)가 배치되고 있다. 이와 같이 반도체 칩(5a)을 다이 패드(7a2)에 가깝게 배치하는 것으로 제 1 전계 효과 트랜지스터(Q1)의 소스와 제 2 전계 효과 트랜지스터(Q2)의 드레인의 사이에 생기는 기생 인피던스(LsH)를 저감 할 수가 있다. 또 도 8의 하측이 상대적으로 가장 큰 다이 패드(7a2) 상에는 반도체 칩(5b)이 그 주면을 위로 향한 상태로 출력 단자보다 제 2 전원 단자(단자(ET4); L자 라인을 따라 배치된 복수의 리드(7b2))에 가까운 다이 패드(7a2)의 각부에 붙여서 배치되고 있다. 반도체 칩(5b)의 주면에는 상기와 같이 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)가 형성되고 있다. 또 반도체 칩(5b)의 주면에는 각종 회로의 전극을 인출하는 외부 단자로서 복수의 전극용의 패드(BP)가 배치되고 있다. 이와 같이 반도체 칩(5b)을 제 2 전원 단자의 각부에 대어 배치하는 것으로 제 2 전계 효과 트랜지스터(Q2)의 소스와 제 2 전원 단자의 사이에 형성하는 와이어(WR)의 배선 길이를 짧게 할 수 있다. 이것에 의해 와이어(WR)의 배선 저항을 저감 할 수 있고 또한 기준 전위(GND)를 한층 더 강화할 수가 있다. 또한 도 8의 우상의 다이 패드(7a3) 상에는 반도체 칩(5c)이 그 주면을 위로 향한 상태로 반도체 칩(5c)과 반도체 칩(5a)의 거리가 반도체 칩(5c)과 반도체 칩(5b)의 거리보다 가깝도록 배치되고 있다. 반도체 칩(5c)의 주면에는 상기와 같이 제 1 및 제 2 제어 회로(3a; 3b)가 형성되고 있다. 또 반도체 칩(5c)의 주면에는 각종 회로의 전극을 인출하는 외부 단자로서 복수의 전극용의 패드(BP)가 배치되고 있다. 이와 같이 반도체 칩(5c)은 반도체 칩(5c)과 반도체 칩(5a)의 거리가 반도체 칩(5c)과 반도체 칩(5b)의 거리보다 가깝도록 배치하는 것으로 제 1 전계 효과 트랜지스터(Q1)의 게이트와 반도체 칩(5c)의 사이에 생기는 기생 인덕턴스(LgH)를 저감 할 수 있고 스위칭 손실을 개선할 수가 있다. 이들 반도체 칩(5a;5b;5c)을 각각 다이 패드(7a1; 7a2; 7a3)에 있어서의 소정의 위치에 배치하는 것으로 단지 다이 패드(7a1; 7a2; 7a3)에 반도체 칩(5a;5b;5c)을 배치하는 것보다도 전압 변환 효율을 향상할 수가 있다. 덧붙여 반도체 칩(5a;5b;5c)은 각각의 특성의 차이로부터 외형 사이즈(면적)는 다르고 반도체 칩(5a)의 외형 사이즈는 반도체 칩(5c)의 외형 사이즈보다 크게 형성되고 반도체 칩(5b)의 외형 사이즈는 반도체 칩(5a)의 외형 사이즈보다 크게 형성되고 있다. 또 복수의 전극용의 패드(BP)는 예를 들면 알루미늄등과 같은 메탈로 이루어진다. 반도체 칩(5c)은 제 1 및 제 2 제어 회로(3a; 3b)를 갖고 제 1 및 제 2 제어 회로(3a; 3b)는 각각 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 게이트를 제어하는 제어 회로이기 때문에 패키지 전체의 사이즈를 고려해 가능한 한 소자의 외형 사이즈를 작게 하고 싶다. 이것에 대해 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)에는 전류(I1; I2)가 흐르기 때문에 트랜지스터내에 생기는 온 저항을 가능한 한 저감 하고 싶다. 온 저항을 저감 하기 위해서는 단위 셀 면적근처의 채널폭을 넓히는 것으로 실현될 수 있다. 이 때문에 반도체 칩(5a; 5b)의 외형 사이즈는 반도체 칩(5c)의 외형 사이즈보다 크게 형성 하고 있다. 또한 도 3에 나타난 바와 같이 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)는 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)보다 온 시간이 길다. 이 때문에 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 온 저항은 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 온 저항보다 한층 더 저감 할 필요가 있다. 이것에 의해 반도체 칩(5b)의 외형 사이즈는 반도체 칩(5a)의 외형 사이즈보다 크게 형성하고 있다.
반도체 칩(5a;5b;5c)의 전극용의 패드(BP)는 상기 와이어(WR)를 통해서 각부와 전기적으로 접속되고 있다. 예를 들면 전극용의 패드(BP) 가운데 반도체 칩(5a)의 제 1 전계 효과 트랜지스터(Q1)의 소스에 접속된 소스 전극용의 패드(BP1)는 복수의 와이어(WR)를 통해서 다이 패드(7a1)와 전기적으로 접속되는 외에 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 제 1 전계 효과 트랜지스터(Q1)의 소스와 전기적으로 접속되는 전극용의 패드(BP2)와 전기적으로 접속되고 있다. 또 반도체 칩(5a)의 제 1 전계 효과 트랜지스터(Q1)의 게이트에 접속된 게이트 전극용의 패드(BP3)는 복수의 와이어(WR)를 통해서 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 제 1 전계 효과 트랜지스터(Q1)의 게이트와 전기적으로 접속되는 전극용의 패드(BP4)와 전기적으로 접속되고 있다. 또 반도체 칩(5b)의 제 2 전계 효과 트랜지스터(Q2)의 소스에 접속된 소스 전극용의 패드(BP5)는 복수의 와이어(WR)를 통해서 복수의 리드(제 2 전원 단자,7b2)와 전기적으로 접속되고 있는 외에 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 제 2 전계 효과 트랜지스터(Q2)의 소스와 전기적으로 접속되는 전극용의 패드(BP6)와 전기적으로 접속된다. 또 반도체 칩(5b)의 제 2 전계 효과 트랜지스터(Q2)의 게이트에 접속된 게이트 전극용의 패드(BP7)는 복수의 와이어(WR)를 통해서 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 제 2 전계 효과 트랜지스터(Q2)의 게이트와 전기적으로 접속되는 전극용의 패드(BP8)와 전기적으로 접속된다. 복수의 리드(7b2)에는 단자(ET4)를 통해서 기준 전위(GND)가 공급된다. 또 반도체 칩(5a; 5b)의 이면의 각각은 제 1 및 제 2 전계 효과 트랜지스터의 드레인과 접속한 드레인 전극으로 되어 있고 다이 패드(7a1,7a2)와 전기적으로 접속되고 있다. 다이 패드(7a11)는 그것과 일체적으로 형성되거나 리드(7b1)와 전기적으로 접속되고 있다. 리드(7b1)는 입력용 전원 전위(Vin)가 공급되는 단자(ET1)와 전기적으로 접속된다. 또 다이 패드(7a21)는 그것과 일체적으로 형성되거나 리드(7b3)와 전기적으로 접속되고 있다. 리드(7b3)는 출력용 전원 전위를 외부에 공급하는 출력 단자(ET5)와 전기적으로 접속되고 있다. 단자(ET5)에는 상기 코일(L1)이 전기적으로 접속된다. 덧붙여 상기 와이어(WR)의 와이어본딩에는 예를 들면 초음파 열압착 본딩이 이용된다. 이 때문에 다이 패드(7a1; 7a2; 7a3)에 있어서의 본딩부에 초음파가 주의있게 전해지지 않으면 본딩 불량이 되는 우려가 있기때문에 도 9에 나타나는 바와 같이 하프 엣지 영역을 피해 와이어본딩 하고 있다. 이것에 의해 본딩 불량을 억제할 수가 있다.
반도체 칩(5a;5b;5c) 및 와이어(WR)는 수지봉합체(8)에 의해 봉합되고 있지만 다이 패드(7a1; 7a2; 7a3)의 이면(칩 탑재부의 반대측의 면)과 복수의 리드(7b) 의 일부는 외부에 노출되고 있다. 반도체 칩(5a;5b;5c)의 동작시에 발생한 열은 반도체 칩(5a;5b;5c)의 이면에서 다이 패드(7a1; 7a2; 7a3)를 통해서 그 이면측으로부터 외부로 방열되게 되어 있다. 또 각각의 다이 패드(7a1 7a2 7a31) 반도체 칩(5a;5b;5c)의 면적보다 크게 형성되고 있다. 이것에 의해 비절연형 DC-DC컨버터(1)의 방열성을 향상시킬 수가 있다. 덧붙여 이 구조에서는 다이 패드(7a1; 7a2; 7a3)의 이면(반도체 칩(5a;5b;5c)이 탑재된 면의 반대측의 면)도 리드(7b)의 이면(와이어(WR)가 접속된 면의 반대측의 면으로서 배선 기판의 단자와 접합되는 접합면)도 패키지(6a)의 탑재면(패키지(6a)를 배선 기판에 탑재 할 경우에 배선 기판에 대향하는 면)에 존재한다.
다음에 도 10에 나타내는 조립 플로우 챠트를 이용해 본 실시의 형태 1의 반도체장치의 제조 방법에 대해서 설명한다.
우선 반도체 웨이퍼의 이면에 다이싱테이프를 붙여 다이싱브레이드에 의해 개편화를 실시해 개개의 반도체 칩(5a;5b;5c)으로 분할한다.
한편 도 11 및 도 12에 나타나는 바와 같은 반도체 칩(5a;5b;5c)을 탑재 가능한 다이 패드(7a1; 7a2; 7a3)와 그 주위에 배치된 복수의 리드(7b)를 갖고 또한 다이 패드(7a1; 7a2; 7a3)의 각각의 이면의 주변부가 하프 에칭 가공등에 의해 얇게 형성되고 있는 리드 프레임(10)을 준비한다.
다음에 다이본딩공정을 실시한다. 상기 리드 프레임의 다이 패드(7a1; 7a2; 7a3)의 표면 측에 다이 본드재를 개재하여 반도체 칩(5a;5b;5c)을 고착한다.
한편 그 굵기가 예를 들면 50 ㎛이고 반도체 칩(5a; 5b)의 전극과 거기에 대응하는 각부(리드 칩 탑재부)를 전기적으로 접속하는 와이어(WR1;WR2)와 그 굵기가 예를 들면 30 ㎛이고 반도체 칩(5c)과 거기에 대응하는 각부(리드 칩의 전극)를 전기적으로 접속하는 와이어(WR3)를 준비한다.
다음에 와이어본딩공정을 실시한다. 반도체 칩(5a;5b;5c)과 각각 대응하는 각부를 금선등의 와이어(금속 세선,WR)로 초음파에 의해 접속(압착)한다.
그 후 수지 봉합(몰드) 공정을 실시한다. 그 때 우선 도 10에 나타나는 바와 같이 수지 성형 금형 하형의 금형 면상에 봉합용 테이프를 배치한다. 또한 봉합용 테이프상에 리드 프레임(10)을 배치한 후 복수의 리드(7b)의 일부와 다이 패드(7a1; 7a2; 7a3)가 봉합용 테이프에 밀착하도록 수지 성형 금형의 형태 조임(클램프)을 실시한다. 또한 봉합용 테이프의 점착 강도는 예를 들면 0.5 n이상으로 높은 점성의 것을 사용한다.
이어서 상 금형(캐버티) 내에 봉합용 수지를 주입해 다이 패드(7a1; 7a2; 7a3)의 일부와 복수의 리드(7b)의 일부가 수지봉합체(8, 봉합부재)로부터 노출하도록 반도체 칩(5a;5b;5c) 및 복수의 와이어(WR)를 수지 봉합해 수지봉합체(8)를 형성한다(몰드공정).
마지막으로 주입한 봉합용 수지를 경화하고(레진큐어공정) 마크공정을 실시한 후에 리드 프레임(10)으로부터 제품 부분을 분할한다.
본 실시의 형태 1에서는 상기 도 10에 나타내는 조립 플로우에 있어서 수지 봉합 공정 전에 리드 프레임(10)의 이면에 봉합용 테이프를 붙여 둔다. 이것은 본 실시의 형태 1과 같이 1개의 패키지(6a)내에 복수의 다이 패드(7a1; 7a2; 7a3)를 갖는 구성의 수지 봉합 공정에서는 도 11에 나타내는 3개의 다이 패드(7a1; 7a2; 7a3)의 경계를 형성하는 슬릿의 교점 부분(Z)에 있어서 수지 누락가 생기기 쉽고 그 교점 부분(Z)을 통해서 다이 패드(7a1; 7a2; 7a3)의 이면(패키지(6a)를 배선 기판에 실장할 때의 실장면) 측에 들어간 수지(수지 돌출면)가 패키지(6a)의 실장을 방해하여 실장 불량을 초래하는 것을 방지하기 위함이다. 거기에서 본 실시의 형태 1에서는 상기와 같은 수지 누락이 생기지 않도록 봉합 공정에 앞서 3개의 다이 패드의 이면측(3개의 다이 패드의 경계를 형성하는 슬릿을 포함한다)에 봉합용 테이프를 확실히 부착하여 상기 교점 부분(Z) 등으로부터 봉합용 수지가 다이 패드(7a1; 7a2; 7a3)의 이면에 새지 않게 하고 있다. 이것에 의해 수지 돌출면에 의한 패키지(6a)의 실장 불량을 방지할 수 있다. 상기와 같이 봉합용 테이프는 봉합 공정시에 다이 패드(7a1; 7a2; 7a3) 등으로 접착되고 있는 것이 바람직하기 때문에 그와 같은 관점에서 봉합용 테이프의 점착 강도는 예를 들면 O. 5 n이상으로 높은 점성 강도를 얻을 수 있는 것이 바람직하다. 한편 최근은 예를 들면 니켈(Ni) /패러듐(Pd) /금(Au) 플래시 도금이 실시되거나 리드프레임(10)이 사용되고 있다. 이것은 Pd(패러듐) 도금제의 리드 프레임(10)의 경우 패키지(6a)를 배선 기판에 실장할 때에 납프리 납땜의 사용을 실현할 수 있는 환경에 좋은 효과외에 일반적인 리드 프레임에서는 와이어본딩을 위해서 리드 프레임의 와이어 본딩부에 미리 은(Ag) 페이스트를 도포해 두는 것이 필요한 것에 대해서 그러한 Ag페이스트재가 도포되어 있지 않아도 와이어를 접속할 수 있는 등의 효과를 가지고 있기 때문이다. 그런데 Pd도금제의 리드 프레임(10)의 경우에서도 상기와 같은 수지 돌출면에 의한 실장 불량의 문제가 생기므로 수지 돌출면이 형성되었을 경우 수지 돌출면을 세정 처리등에 의해 제거하는 것이 행해지지만 Pd도금제의 리드 프레임(10)의 경우 제조 공정을 삭감하기 위해서 수지 봉합 공정 전에 리드 프레임(10)에 도금 처리를 가하고 있기 문에 세정 처리등에 의해 이 수지 돌출면을 벗기려고 하면 미리 도금한 Pd도금막도 박리 해 버리기 때문에 문제이다. 즉 Pd도금제의 리드 프레임(10)을 사용할 수 없을 가능성이 있다. 이것에 대해서 본 실시의 형태 1에서는 상기와 같이 수지 돌출면의 형성을 방지할 수 있어 봉합 공정 후에 강한 세정 처리를 실시하지 않고 끝나므로 상기와 같은 양호한 효과를 가지는 Pd도금제의 리드 프레임(10)을 사용할 수 있다.
다음에 본 실시의 형태 1에서는 도 11 및 도 12에 나타나는 바와 같은 단위 영역을 가지는 리드 프레임(10)을 사용한다. 도 11에 나타나는 바와 같이 다이 패드(7a1; 7a2; 7a3)는 방형 형상이고 각각이 소정의 간격을 갖고 배치되고 있다. 또 다이 패드(7a1)는 그것과 일체적으로 형성되거나 리드(7b1)와 전기적으로 접속되고 있다. 리드(7b1)는 입력용 전원 전위(Vin)가 공급되는 단자(ET1, 제 1 전원 단자 ; 제 1 전원 전위)와 전기적으로 접속된다. 또 다이 패드(7a2)는 그것과 일체적으로 형성된 리드(7b3)와 전기적으로 접속되고 있다. 리드(7b3)는 출력용 전원 전위를 외부에 공급하는 출력 단자(ET5, 제 2 전원 단자 ; 제 2 전원 전위)와 전기적으로 접속된다. 또 복수의 리드(제 2 전원 단자,7b2)는 수지봉합체(8)의 주변을 따라 L자형에 연결되어 형성되고 있다. 이와 같이 리드(7b2)를 L자형으로 형성하는 것으로 복수의 리드(7b)로 분할되어 있는 것보다도 체적이 증가하기 때문에 기준 전위(GND)를 강화할 수 있다. 게다가 도 12에 나타나는 바와 같이 다이 패드(7a1; 7a2; 7a3)의 이면의 주변부에 하프 엣지 영역(11)을 형성하고 있다. 이와 같이 하프 엣지 영역(11, 기울기의 해칭을 부여한 영역)을 형성하는 것으로 리드 프레임(10)과 수지봉합체(8)의 밀착력을 강하게 할 수 있다. 즉 리드 누락을 억제 또는 방지할 수 있다. 특히 반도체장치의 경박 경량화의 요구에 수반하여 리드 프레임의 두께도 얇아지고 있는 것에 가세해 리드(7b)는 다른 부분에 비해 가늘고 또한 그 첨단이 다른 부분과 접속되지 않고 떠 있는 것 같은 상태이므로 어떤 수단을 실시하지 않고 수지 봉합하면 리드 부분이 변형 또는 박리 해 버리는 경우가 있다. 거기서 리드(7b) 첨단측의 이면 외주 부분도 하프 엣지하고 리드(7b) 의 첨단측의 이면 외주에 단차를 형성한다. 이것에 의해 봉합 공정시에 봉합용 수지가 그 하프 엣지 부분에 흘러들어 하프 엣지 부분을 덮어 리드(7b)의 첨단측 외주부를 압입할 수 있도록 되므로 리드(7b)가 변형하거나 박리 하거나 하는 것을 억제 또는 방지할 수가 있게 되어 있다.
상기 리드 프레임(10)을 사용해 도 10에 나타내는 다이본딩공정을 도 13에서 설명한다. 우선 S1-1 공정에 나타나는 바와 같이 반도체 칩(5c)을 다이 패드(7a3) 에 다이 본드 한다. 다음에 S1-2 공정에 나타나는 바와 같이 반도체 칩(5a)을 다이 패드(7a1)에 배치한다. 마지막에 S1-3 공정에 나타나는 바와 같이 반도체 칩(5b)을 다이 패드(7a3)에 배치한다. 이와 같이 외형 사이즈가 작은 반도체 칩(5c; 5a; 5b)으로부터 순서로 다이 패드(7a3; 7a1; 7a2)에 탑재하는 것으로 생산성을 향상할 수가 있다. 덧붙여 각각 반도체 칩(5a;5b;5c)을 다이 패드(7a1; 7a2; 7a3)에 배치하기에는 예를 들면 납땜 페이스트재를 사용하지만 도면을 보기 쉽게하기 위해 생략 한다.
다음에 도 10에 나타내는 와이어본딩공정을 도 14에서 설명한다. 우선 S2-1 공정에 나타나는 바와 같이 반도체 칩(5a)과 다이 패드(7a2)를 복수의 와이어(WR1,제 1 와이어)로 전기적으로 접속한다. 다음에 S2-2 공정에 나타나는 바와 같이 반도체 칩(5b)과 리드(7b2, 제 2 전원 단자)를 복수의 와이어(WR2, 제 2 와이어)로 전기적으로 접속한다. 마지막에 S2-3 공정에 나타나는 바와 같이 반도체 칩(5c)과 거기에 대응하는 각부를 복수의 와이어(WR3, 제 3 와이어)로 전기적으로 접속한다. 와이어(WR1;WR2;WR3)는 예를 들면 금(Au) 등으로 이루어진다. 또 와이어(WR1;WR2)의 굵기는 예를 들면 50 ㎛이다. 또 와이어(WR3)의 굵기는 예를 들면 30 ㎛이다.
본 실시의 형태 1에서는 전압 변환 효율의 향상을 주목적으로 하고 그를 위해 반도체 칩(5a)과 출력 단자의 사이에 생기는 기생 인덕턴스(LsH)의 저감과 또 반도체 칩(5b)과 리드(7b2,제 2 전원 단자)의 사이에 생기는 기생 인피던스(LsL)의 저감을 도모한다. 이것에 의해 반도체 칩(5a)과 다이 패드(7a2)를 와이어(WR3)보다 굵은 복수의 와이어(WR1)를 나열하여 전기적으로 접속하고 있다. 또 반도체 칩(5b)과 새드(7b2, 제 2 전원 단자)를 와이어(WR3)보다 굵은 복수의 와이어(WR2)를 나열하여 전기적으로 접속하고 있다. 이와 같이 굵은 와이어(WR1;WR2)를 복수 나열하여 접속하는 것으로 각각의 배선 경로에 생기는 기생 인피던스(LsH, LsL)를 저감 할 수 있고 또 기준 전위(GND)의 강화도 가능하다. 그러나 굵은 와이어(WR)를 초음파에 의해 본딩 하면 가는 와이어(WR3)보다 큰 하중을 필요로 한다. 가는 와이어(WR3)를 먼저 접속한 후에 굵은 와이어(WR1;WR2)를 접속하면 큰 하중에 의해 먼저 접속한 가는 와이어(WR3)가 단선하는 우려가 있다. 본 실시의 형태 1과 같이 다이 패드(칩 탑재부,7a1; 7a2; 7a3)가 분리하고 있는 경우에서는 특히 이 단선의 문제가 현저하게 생긴다. 이 때문에 본 실시의 형태 1에서는 도 14에 나타나는 바와 같이 굵은 와이어(WR1)를 접속한 후 와이어(WR2)를 접속하고 또 와이어(WR2)를 접속한 후에 가는 와이어(WR3)를 접속하고 있다. 이것에 의해 복수 와이어(WR1;WR2; WR3)의 단선을 억제할 수가 있다. 또한 와이어(WR1 과 WR2)는 같은 굵기이기 때문에 와이어(WR2)를 먼저 접속한 후에 와이어(WR1)를 접속해도 괜찮다.
다음에 도 15는 상기 반도체 칩(5a)의 확대 평면도; 도 16은 도 15의 B-B선의 단면도; 도 17은 도 15의 C-C선의 단면도; 도 17은 반도체 칩(5a)의 주요부 확대 단면도; 도 18은 도 15의 C-C선의 단면도를 나타내고 있다.
반도체 칩(5a)은 그 두께 방향과 교차하는 평면 형상이 방형 형상으로 되어 있고 본 실시의 형태 1에서는 예를 들면 직사각형으로 되어 있다. 반도체 칩(5a)은 이것으로 한정되지 않지만 예를 들면 반도체 기판(15)이 반도체 기판(15)의 주면 (5ax,도 9등 참조)에 형성된 복수의 트랜지스터 소자 상기 반도체 기판(15)의 주면상에 있어서 절연층(12) 배선층(13)의 각각을 복수 단쌓기 겹친 다층 배선층이 배선층(13)을 가리도록 하여 형성된 표면 보호막(최종 보호막, 14)등을 가지는 구성으로 되어 있다. 배선층(13)은 예를 들면 알루미늄(Al)과 같은 금속재료로 이루어진다. 표면 보호막(14)은 예를 들면 폴리이미드막(PiQ)과 같은 유기막으로 이루어진다.
반도체 칩(5a)은 서로 반대 측에 위치 하는 주면(회로 형성면,5ax) 및 이면 (5ay, 도 9등 참조)을 갖고 반도체 칩(5a)의 주면(5ax)측에는 집적회로가 구성되고 있다. 집적회로는 주로 반도체 기판(15)의 주면(5ax)에 형성된 트랜지스터 소자 및 다층 배선층에 형성된 배선에 의해 구성되고 있다.
반도체 칩(5a)의 주면(5ax)에는 복수의 전극용의 패드(전극,BP)가 형성되고 있다. 복수의 전극용의 패드(BP)는 제 1 전계 효과 트랜지스터(Q1)의 소스 및 게이트에 접속된 소스 전극용의 패드(BP1) 및 게이트 전극용의 패드(BP3)를 갖고 반도체 칩(5a)의 다층 배선층 가운데 최상층의 배선층(13)에 형성되고 각각의 전극용 패드(BP)에 대응하여 반도체 칩(5a)의 표면 보호막(14)에 형성된 본딩 개구(14a)를 통해서 노출되고 있다. 소스 전극용의 패드(BP1)는 도 17에 나타나는 바와 같이 반도체 칩(5a)의 한 쌍의 장변(X방향)을 따라 형성되고 본 실시의 형태 1에서는 예를 들면 2개의 소스 전극이 서로 마주 보도록 연재 하고 있다. 게이트 전극용의 패드(BP3)는 반도체 칩(5a)의 한 쌍의 단변에 있어서 중심에 가까운 위치에 형성되고 있다. 더 설명하면 도 8에 나타나는 바와 같이 게이트 전극용의 패드(BP3)는 반도체 칩(5c)에 있어서의 제 1 제어 회로(3a)의 출력단에 가장 가까운 변에 있어서 중심으로 가까운 위치에 형성한다. 본 실시의 형태 1에서는 게이트 전극용의 패드(BP3)의 형상이 정방형이고 예를 들면 280 ㎛이다. 또 반도체 칩(5a)은 게이트 전극용의 패드(BP3)와 전기적으로 접속되는 게이트 전극 패턴을 가진다. 게이트 전극 패턴은 반도체 칩(5a)의 한 쌍의 단변(短邊)의 한쪽(게이트 전극용의 패드(BP3)와 접속하고 있는 변)으로부터 다른쪽을 향해 X방향으로 연재 하고 또한 2개의 소스 전극용의 패드(BP1)의 사이에 형성되는 부분(제 1 배선; 제 1 부분,BP3a)과 반도체 칩(5a)의 주면에 있어서의 주변을 따라 형성되는 부분(제 2 배선; 제 2 부분,BP3b)으로 완성된다. 또 게이트 전극 패턴의 제 1 배선(BP3a)에 있어서 한쌍의 단변 일단부(게이트 전극용의 패드(BP3)와 접속하고 있는 변)와 반대측의 단부는 제 2 배선(BP3b)의 일부와 연결되지 않도록 형성한다. 게이트 전극 패턴의 폭은 예를 들면 25 ㎛이다. 게이트 전극 패턴은 예를 들면 알루미늄(Al)과 같은 금속으로 이루어진다. 이 반도체 칩(5a)과 다이 패드(7a2)를 복수의 와이어(WR1)로 전기적인 접속할 때 도 8에 나타나는 바와 같이 Y방향을 향하여 또한 제 1 배선을 사이에 날개형상으로 배치하고 있다.
이와 같이 반도체 칩(5a)은 X방향으로 늘어나는 직사각형으로 형성함으로써 상기와 같이 반도체 칩(5a)을 다이 패드(7a2)에 붙여서 배치하는(반도체 칩(5a)의 장변이 다이 패드(7a2)의 장변을 따르는 것 같은 상태로 배치한다) 관점에 부가하여 한층 더 소스 전극용의 패드(BP1)도 다이 패드(7a2)에 붙이고 또한 한쌍의 장변을 따라 배치할 수가 있다. 이것에 의해 소스 전극(BP1)과 다이 패드(7a2)를 전기적으로 접속하는 와이어(WR1)는 그 개개의 와이어(WR1)의 길이를 짧게 형성할 수 있는데다가 더 많은 와이어(WR1)를 나열하여 배치할 수가 있기 때문에 기생 인덕턴스(LsH)를 저감 할 수 있다. 또 게이트 전극 패턴의 제 1 배선(BP3a)에 있어서 한쌍의 단변의 일단부(게이트 전극(BP3)와 접속하고 있는 변)와 반대측의 단부는 제 2 배선(BP3b)의 일부와 연결되지 않게 형성하는 것으로 제 1 전계 효과 트랜지스터(Q1)의 소스 영역(SR1)을 분리하지 않고 형성할 수 있다. 즉 소스 영역(SR1)을 분리하지 않고 형성하는 것으로 온 저항을 저감 할 수가 있다.
또 반도체 칩(5a)의 소스 전극용의 패드(BP1)에는 2 종류의 와이어(WR)가 전기적으로 접속되고 있다. 1 종류번째는 다이 패드(7a2)와 전기적으로 접속되는 와이어(WR1)이다. 2 종류번째는 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 제 1 전계 효과 트랜지스터(Q1)의 소스와 전기적으로 접속되는 패드(BP2, BP)를 연결하는 와이어(WR3a(WR3))이다. 즉 반도체 칩(5a)의 소스 전극용의 패드(BP1)와 전기적으로 접속되는 와이어(WR)는 다이 패드(7a2)측과 제 1 제어 회로(3a)측으로 분리하고 있다.
이것에 의해 제 1 전계 효과 트랜지스터(Q1)의 소스로부터 다이 패드(7a2)를 통해서 출력 단자에 흐르는 전류(I1)1(I1)와 제 1 제어 회로(3a)를 향해 흐르는 전류(I1)2(I1b)의 경로를 분산할 수 있기 때문에 각각의 와이어(WR)에 생기는 전류 부하를 저감 할 수 있다. 이 때문에 제 1 전계 효과 트랜지스터(Q1)와 제 1 제어 회로(3a)의 사이에 생기는 기생 인덕턴스를 저감 할 수 있기 때문에 스위칭 손실을 한층 더 개선할 수 있다.
다음에 도 16은 상기 반도체 칩(5a)의 B-B선의 단면도이다. 반도체 칩(5a)의 반도체 기판(15)은 예를 들면 n+형의 실리콘(Si) 단결정으로 이루어지고 그 이면에는 제 1 전계 효과 트랜지스터(Q1)의 드레인 영역(DR1)에 접속된 드레인 전극(외부단자)이 형성되고 있다. 드레인 전극은 예를 들면 금(Au) 등의 금속이 증착되어 형성되고 있어 상기와 같이 다이 패드(7a2)와 접속된다. 한편 반도체 기판(15)의 주면에는 예를 들면 n형의 실리콘 단결정으로 이루어지는 에피택셜층(16ep)이 형성되고 있다. 이 에피택셜층(16ep)에는 n-형태의 반도체 영역(17n1)과 그 위의 p형의 반도체 영역(17p)과 그 위 n+형의 반도체 영역(17n2)이 형성되고 있다. 그리고 이러한 반도체 기판(15) 및 에피택셜층(16ep)에는 예를 들면 트랜치 게이트 구조의 n채널형의 종형의 제 1 전계 효과 트랜지스터(Q1)가 형성되고 있다. 또 그 위에 소스 영역(SR1)의 배선층(13b) 및 게이트 영역(G1)의 배선층(13a)이 형성되어 그들 최상층의 배선층(13a; 13b)을 보호하기 위한 표면 보호막(14)이 형성된다. 또한 표면 보호막(14)에 본딩 개구부(14a)를 형성하고 그 본딩 개구부(14a)로부터 노출한 소스 영역(SR1)과 접속하는 소스 전극용의 패드(외부 단자,BP1)를 형성한다. 게이트 영역(G1)은 예를 들면 폴리 실리콘(poly-Si)으로 형성된다. 또 소스 전극용의 패드(BP1)는 예를 들면 금(Au) 등의 금속이 증착되어 형성되고 있어 상기와 같이 다이 패드(7a2)와 전기적으로 접속하기 위한 와이어(WR1)가 접속된다.
제 1 전계 효과 트랜지스터(Q1)는 도 17에 나타나는 바와 같이 소스 영역(SR1)으로서의 기능을 가지는 상기 n+형의 반도체 영역(17n2)과 드레인 영역(DR1)으로서의 기능을 가지는 상기 n-형태의 반도체 영역(17n1)과 채널 형성 영역(CH1)으로서의 기능을 가지는 상기 p형의 반도체 영역(17p)과 에피택셜층(16ep)의 두께 방향으로 파여진 홈(18)의 내벽면에 형성된 게이트 절연막(19)과 홈(18)내에 게이트 절연막(19)을 개재하여 파묻힌 게이트 영역(G1)을 가지고 있다. 게이트 영역(G1)은 상기 게이트 전극용의 패드(BP3)와 전기적으로 접속되고 있다. 이러한 트랜치 게이트 구조로 함으로써 제 1 전계 효과 트랜지스터(Q1)의 단위 영역의 미세화 및 고집적화가 가능해지고 있다. 게이트 영역(G1) 상에는 갭 절연막(20)이 형성되고 있고 소스 전극용의 패드(BP1)와 게이트 영역(G1)의 절연이 도모되고 있다. 전극용의 패드(BP1)는 소스용의 n+형의 반도체 영역(17n2) 외에 채널 형성용의 p형의 반도체 영역(17p)과도 전기적으로 접속되고 있다. 제 1 전계 효과 트랜지스터(Q1)의 동작시의 상기 전류(I1)는 소스 영역(SR1)과 드레인 영역(DR1)의 사이를 홈(18) 깊이 방향을 따라(드리프트층의 두께 방향으로 흐른다) 인가 게이트 절연막(19)의 측면을 따라 흐른다. 이러한 종형의 제 1 전계 효과 트랜지스터(Q1)는 채널이 수평 방향으로 형성되는 횡형의 전계 효과 트랜지스터보다 단위 셀 면적부근의 게이트 면적이 크고 또 게이트 영역(G1)과 드레인의 드리프트층의 접합 면적이 크기 때문에 게이트-드레인간의 기생 용량이 커지는 반면 단위 셀 면적부근의 채널폭을 크게 할 수가 있어 온 저항을 작게 할 수가 있다.
반도체 칩(5a)은 도 16에 나타나는 바와 같이 도 17에서 설명한 바와 같은 전계 효과 트랜지스터가 복수개 나열하여 형성되고 있다.
다음에 도 18은 상기 반도체 칩(5a)의 C-C선(도 15 참조)의 단면도이다. 제 1 전계 효과 트랜지스터(Q1)의 반도체 기판(15)은 예를 들면 n+형의 실리콘 단결정으로 이루어진다. 반도체 기판(15)의 주면에는 예를 들면 n형의 실리콘 단결정으로부터 에피택셜층(16ep)이 형성되고 있다. 구성은 상기 에피택셜층과 거의 같기 때문에 설명을 생략 한다. 또한 에피택셜층(16ep) 상에 p-형태의 웰 영역(PWL)이 형성되고 있다. 그 p-형태의 웰 영역(PWL) 위에 필드 산화막(FLD)을 개재하여 게이트 영역(G-poly, G1)이 형성되고 있다. 게이트 영역(G1)의 표면에는 절연 산화막(SiO2, 21)이 형성되어 이 절연 산화막(21)에 개구부(21a)를 형성해 상기 개구부를 개재하여 게이트 영역(G1)과 접속되는 배선층(13a)을 형성한다. 상기 배선층(13a)은 게이트 전극용의 패드(BP2)이다. 또한 게이트 전극용의 패드(BP2)에 접속된 게이트 전극(외부 단자)이 형성되고 있다. 한편 p-형태의 웰 영역(PWL)의 측면으로 채널 영역(CH1)이 형성되고 상기 채널 영역(CH1) 상에 소스 영역(SR1)의 배선층(13b)이 형성된다. 상기 배선층(13b)은 소스 전극용의 패드(BP1)이다. 또한 소스 전극용의 패드(BP1)에 접속된 소스 전극(외부 단자,ET5)이 형성되고 있다. 게이트 영역(G1)의 배선층(13a)과 소스 영역(SR1)의 배선층(13b)은 최상층의 배선층이다. 또 배선층(13a; 13b1)은 예를 들면 알루미늄(Al)과 같은 금속으로 형성된다.
다음에 도 19는 상기 반도체 칩(5b)의 확대 평면도를 나타내고 있다. 또한 반도체 칩(5b)의 소자 구성은 반도체 칩(5a)과 거의 같기 때문에 이미 도 15에 있어서 설명했으므로 생략 한다. 또 반도체 칩(5b)의 디바이스의 단면 구성은 도 16~도 18과 거의 같아서 도 16~도 18에 있어서 이미 설명했으므로 생략 한다.
반도체 칩(5b)은 그 두께 방향과 교차하는 평면 형상이 사방형 형상으로 되어 있고 본 실시의 형태 1에서는 예를 들면 직사각형이 되어 있다. 또 한 쌍의 장변과 한 쌍의 단변은 각각 L자형에 연결되어 형성된 복수의 리드(7b2, 제 2 전원 단자)의 2변과 XY비가 거의 같은 크기이다(도 8 참조). 반도체 칩(5b)은 서로 반대 측에 위치 하는 주면(회로 형성면,5bx 및 이면 5by)을 갖고 반도체 칩(5b)의 주면 (5bx)측에는 집적회로가 구성되고 있다. 집적회로는 주로 반도체 기판의 주면(5bx)에 형성된 트랜지스터 소자 및 다층 배선층에 형성된 배선에 의해 구성되고 있다.
반도체 칩(5b)의 주면(5bx)에는 도 19에 나타나는 바와 같이 복수의 패드(전극,BP)이 형성되고 있다. 복수의 전극용 패드(BP)는 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 소스에 접속된 소스 전극용의 패드(BP5)와 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 게이트에 접속된 게이트 전극용의 패드(BP7)를 갖고 반도체 칩(5b)의 다층 배선층 가운데 최상층의 배선층에 형성되어 각각의 전극용의 패드(BP)에 대응해 반도체 칩(5b)의 표면 보호막(22)에 형성된 본딩 개구(22a)에 의해 노출되고 있다. 반도체 칩(5b)의 복수의 전극용의 패드(BP) 중에서 제 2 전계 효과 트랜지스터(Q2)의 게이트와 전기적으로 접속되는 게이트 전극용의 패드(BP7)는 반도체 칩(5b)에 주면에 있어서 반도체 칩(5c)에 가장 인접하는 각부에 가까운 위치에 배치되고 있다. 또한 반도체 칩(5b)은 게이트 전극용의 패드(BP7)와 전기적으로 접속되는 게이트 전극 패턴을 가진다. 게이트 전극 패턴은 반도체 칩(5b)의 한 쌍의 장변의 한쪽(제 1 전원 단자(ET1)측)으로부터 다른쪽(제 2 전원 단자(ET4)측)으로 향하여 Y방향으로 연재 하고 있다. 소스 전극용의 패드(BP5)는 상기 복수의 게이트 전극 패턴의 사이에 배치되고 또한 반도체 칩(5b)의 한 쌍의 장변의 한쪽으로부터 다른쪽으로 향하여 Y방향으로 연재되고 있다. 더 설명하면 게이트 전극 패턴은 소스 전극용의 패드(BP5)의 사이에 형성되는 부분(제 3 배선; 제 3 부분, BP7a)과 반도체 칩(5b)의 주면에 있어서의 주변을 따라 형성되는 부분(제 4 배선 ; 제 4 부분, BP7b)으로 이루어진다. 또 게이트 전극 패턴의 제 3 배선(BP7a) 에 있어서 한쌍의 장변의 한쪽과 반대측의 다른쪽(제 2 전원 단자(ET4)측)의 단부는 제 4 배선(BP7b)의 일부와 연결되지 않도록 형성한다. 게이트 전극 패턴의 폭은 예를 들면 25 ㎛이다. 게이트 전극 패턴은 예를 들면 알루미늄(Al)과 같은 금속으로 이루어진다. 또 소스 전극용의 패드(BP5)와 복수의 리드(제 2 전원 단자, 7b2)를 복수의 와이어(WR2)로 전기적으로 접속하고 있다.
제 2 제어 회로(3b)로부터 공급되는 전류는 제 2 전계 효과 트랜지스터(Q2)의 게이트를 통해서 제 2 전원 단자에 흐른다. 이 때문에 게이트 전극 패턴이 한 쌍의 단변의 한쪽으로부터 다른쪽으로 향하여 X방향으로 형성되고 있으면 장변을 따라 배치된 복수의 리드(7b2)로 향하여 흐르는 전류 경로를 차단하게 된다. 이것에 대해서 본 실시의 형태 1에서는 게이트 전극 패턴을 한 쌍의 장변의 한쪽으로부터 다른쪽으로 향해 연재 형성하기 위해 그 전류 경로를 확보할 수 있다. 이 때문에 전압 변환 효율의 저하를 억제할 수가 있다. 또 소스 전극용의 패드(BP5)는 도 19에 나타나는 바와 같이 반도체 칩(5b) 상에 넓게 형성하는 것으로 기준 전위(GND)를 공급하는 복수의 리드(7b2)와 전기적으로 접속하는 와이어(WR2)의 수를 다수 접속하는 것이 가능하게 된다. 즉 다수의 와이어(WR2)를 접속하는 것으로 배선 경로에 생기는 기생 인피던스(LsL)를 한층 더 저감 할 수 있다. 또 반도체 칩(5b)의 외형 사이즈는 L자형에 형성된 복수의 리드(7b2)와 거의 동일하게 하는 것으로 접속하는 복수의 와이어(WR2)의 길이를 짧게 할 수 있다. 즉 각각이 거의 동일 길이의 복수의 와이어(WR2)로 접속할 수 있기 때문에 각각의 와이어(WR2)에 생기는 기생 인피던스(LsL)의 격차를 억제할 수 있다. 이 때문에 각각의 와이어(WR2)에 흐르는 전류의 크기에도 격차가 생기기 어려워지기 때문에 전압 변환 효율을 향상할 수가 있다.
또 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)로부터 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)로 스위치를 절환할때 전류(관통 전류)가 제 1 전원 단자(ET1)로부터 제 2 전원 단자로 향하여 흘러 버리는 현상(셀프·턴온)이 생긴다. 이 때문에 본 실시의 형태 1에서는 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 한계치 전압(VthH)은 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 한계치 전압(VthL)보다 높은 값으로 제어함으로써 관통 전류의 경로를 차단할 수가 있다. 즉 상기 셀프·턴온을 억제할 수가 있다.
다음에 도 20은 본 실시의 형태 1의 반도체장치의 제어 회로의 회로 구성도 ; 도 21은 도 20의 반도체장치의 제어 회로의 단면도이다.
반도체 칩(5c)은 제 1 및 제 2 제어 회로(3a; 3b)를 가지고 있다. 제 1 제어 회로(3a)는 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 게이트를 제어하는 회로이고 복수의 전계 효과 트랜지스터(M1; M2; M3; M4)로 구성되고 있다. 복수의 전계 효과 트랜지스터(M1; M2; M3; M4) 가운데 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 게이트를 제어하는 부분은 출력단에 전계 효과 트랜지스터(M1;M2)이고 상기 전계 효과 트랜지스터(M1;M2)의 출력 신호에 의해 하이 사이드 스위치용의 전계 효과 트랜지스터(Q1)의 게이트는 제어된다. 출력단의 전계 효과 트랜지스터(M1)의 드레인에 전기적으로 접속된 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 게이트 제어 전압을 입력하는 단자(VCIN,ET2)로부터 전위가 공급되어 제어 신호를 출력 하고 있다. 또 전계 효과 트랜지스터(M1)의 드레인에는 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 게이트를 제어하기 위한 부트스트랩(bootstrap) 회로용의 단자(ET6)가 접속되고 있다. 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 소스의 전위가 기준 전위(GND)에 대해서 높은 값(떠 있다)이므로 그 전압에 대해서 단자(ET6)로부터 전압을 공급하고 있다. 또한 본 실시의 형태 1에서는 4개의 전계 효과 트랜지스터(M1; M2; M3; M4)로 설명했지만 이것으로 한정되는 것은 아니고 복수개의 전계 효과 트랜지스터를 더 갖져도 괜찮다.
또 제 2 제어 회로(3b)는 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 게이트를 제어하는 회로이고 복수의 전계 효과 트랜지스터(M5;M6)로 구성되고 있다. 전계 효과 트랜지스터(M5)의 드레인은 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 게이트 제어 전압을 입력하는 단자(VLDRV, ET3)로부터 전위가 공급되어 제어 신호를 출력 하고 있다. 또 회로 동작은 상기 제 1 제어 회로(3a)와 거의 동일하고 설명을 생략 한다.
다음에 도 21은 도 20에서 설명한 제어 회로의 소자 구조를 나타내고 있다. 또한 도 21의 제 2 제어 회로(3b)의 디바이스 구성은 제 1 제어 회로(3a)와 거의 동일하므로 제 1 제어 회로(3a)를 설명하는 것으로 제 2 제어 회로(3b)의 설명은 생략 한다.
제 1 전계 효과 트랜지스터(Q1)에는 예를 들면 CMOS(ComplementaryM0S) 인버터 회로에 의해 형성된 제 1 제어 회로(3a)가 형성되고 있다. 제 1 제어 회로(3a)는 n웰(NWL)에 형성된 p채널형의 횡형(채널이 수평 방향(반도체 기판의 주면에 대해서 수평 방향)으로 형성)의 제 3 전계 효과 트랜지스터(Q3)와 p웰(PWL)에 형성된n채널형의 횡형의 제 4 전계 효과 트랜지스터(Q4)에 의해 형성되고 있다. 제 3 전계 효과 트랜지스터(Q3)는 소스 영역(SR3)과 드레인 영역(DR3)과 게이트 절연막 (23p)과 게이트 영역(G3)을 가지고 있다. 소스 영역(SR3) 및 드레인 영역(DR3)은 p-형태의 반도체 영역(24a)과 p+형의 반도체 영역(24b)을 가지고 있다. 제 4 전계 효과 트랜지스터(Q4)는 소스 영역(SR4)과 드레인 영역(DR4)과 게이트 절연막(23n)과 게이트 영역(G4)을 가지고 있다. 소스 영역(SR4) 및 드레인 영역(DR4)은 n-형태의 반도체 영역(25a)과 n+형의 반도체 영역(25b)을 가지고 있다. 또 드레인 영역(DR3 ; DR4)은 출력 단자(ET7)에 접속되어 출력 단자(ET7)를 개재하여 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터의 게이트와 전기적으로 접속된다. 또 소스 영역(SR4)은 출력 단자(ET8)에 접속되어 출력 단자(ET8)를 개재하여 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터의 소스와 전기적으로 접속된다.
또 반도체 칩(5c)은 4각형 형상의 주면과 상기 4각형 형상의 주면의 변을 따라 배치된 복수의 패드(전극,BP)를 갖고 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 소스 및 게이트와 각각 전기적으로 접속되는 전극용의 패드(BP2;BP4;BP6;BP8)는 반도체 칩(5a; 5b)의 각각과 가장 인접하는 상기 주면의 각부를 규정하는 2변을 따라 배치하고 있다.
이것에 의해 와이어(WR3a; WR3b; WR3c; WR3d)의 길이를 한층 더 짧게 할 수가 있으므로 배선 경로에 생기는 기생 인덕턴스(LgH; LsH; LgL; LsL)를 한층 더 저감 할 수가 있다. 반도체 칩(5)은 온 저항보다 스위칭 손실을 저감 하고 싶은 것부터 반도체 칩(5c)과 반도체 칩(5a)의 거리가 반도체 칩(5c)과 반도체 칩(5b)의 거리보다 가깝도록 배치하고 있다. 이 관점에 부가하여 상기 와이어(WR3a; 3b; 3c; 3 d)에 대해서도 제 1 전계 효과 트랜지스터(Q1)의 소스 및 게이트와 각각 전기적으로 접속되는 와이어(WR3a; 3b)는 제 2 전계 효과 트랜지스터(Q2)의 소스 및 게이트와 각각 전기적으로 접속되는 와이어(WR3c; 3d) 보다 짧게 형성되고 있다.
또 제 2 제어 회로(3b)는 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 게이트를 제어하는 회로이다. 또한 제 2 제어 회로(3b)의 출력단은 복수의 전계 효과 트랜지스터(M5; M6, 제 5 및 제6 전계 효과 트랜지스터)로 구성되고 있다. 제 5 전계 효과 트랜지스터(M5)는 반도체 칩(5c)의 4변 중에서 반도체 칩(5b)에 가장 근접하는 1변 측에 배치되고 있다. 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 제 5 전계 효과 트랜지스터(M5)의 소스에 접속되는 소스 전극용의 패드(BP9)는 다른 전극용의 패드(BP)보다 반도체 칩(5c)의 안쪽에 배치되고 있다.
와이어(WR3)의 배선 저항은 칩내에 형성되는 배선보다 낮기 때문에 반도체 칩(5c)상에 제 5 전계 효과 트랜지스터(M5)의 소스에 접속되는 소스 전극용의 패드(BP9(BP))를 형성해 상기 와이어(WR3)를 제 5 전계 효과 트랜지스터(M5)의 소스의 근방까지 당겨 접속하는 것으로 배선 경로에 생기는 기생 인덕턴스를 한층 더 저감 할 수 있다.
다음에 도 22는 상기 패키지(6a)의 실장 상태의 일례의 평면도; 도 23은 도 22의 측면도를 각각 나타내고 있다.
배선 기판(27)은 예를 들면 프린트 배선 기판으로 이루어지고 그 주면에는 패키지(6a; 28; 29) 및 칩 부품(30 ; 31)이 탑재되고 있다. 패키지(28)에는 상기 제어 회로(2)가 형성되고 패키지(29)에는 상기 부하 회로(4)가 형성되고 있다. 칩 부품(30)에는 상기 코일(L1)이 형성되고 칩 부품(31)에는 상기 콘덴서(C1)가 형성되고 있다. 패키지(28)의 리드(28a)는 배선 기판(27)의 배선(27a)을 통해서 패키지(6a)의 리드(7b; 7b4)와 전기적으로 접속되고 있다. 패키지(6a)의 리드(7b1)는 배선 기판(27)의 배선(27b)과 전기적으로 접속되고 있다. 패키지(6a)의 출력 리드(출력 단자,7b3)는 배선 기판(27)의 배선(출력 배선,27c)을 통해서 칩 부품(30)의 코일(L1)의 일단에 전기적으로 접속되고 있다. 코일(L1)의 타단은 배선 기판(27)의 배선(출력 배선, 27d)을 통해서 부하 회로(4)와 전기적으로 접속되고 있다. 패키지(6a)의 기준 전위(GND)용의 리드(7b2)는 배선 기판(27)의 배선(27e)을 통해서 복수의 칩 부품(31)의 콘덴서(C1)의 일단과 전기적으로 접속되고 있다. 콘덴서(C1)의 타단은 배선 기판(27)의 배선(27d)을 통해서 부하 회로(4)와 전기적으로 접속되고 있다.
다음에 도 24는 본 발명의 일실시의 형태인 반도체장치의 전체 표면의 평면도; 도 25는 도 24의 반도체장치의 측면도; 도 26은 도 24의 반도체장치의 이면의 평면도; 도 27은 본 발명의 일실시의 형태인 반도체장치의 외관의 전체 사시도를 나타내고 있다.
수지봉합체(8)는 도 24에 나타나는 바와 같이 두께 방향과 교차하는 평면 형상이 사방형 형상으로 되어 있고 본 실시 형태 1에서는 예를 들면 리드 프레임(10)과 동일 형상의 정방형으로 되어 있다. 수지봉합체(8)는 저응력화를 도모하는 목적으로 하여 예를 들면 페놀계 경화제 실리콘 고무 및 필러 등이 첨가된 비페닐계의 열강화성 수지로 형성되고 있다. 수지봉합체의 형성 방법으로서는 대량생산에 매우 적합한 트랜스퍼·몰딩법을 이용하고 있다. 트랜스퍼·몰딩법이라는 것은 포트; 런너; 수지 주입 ; 게이트 및 캐버티등을 갖춘 성형 금형(몰드 금형)을 사용해 포트로부터 런너 및 수지 주입 게이트를 통해 캐버티의 내부에 열강화성 수지를 주입해 수지봉합체(8)를 형성하는 방법이다.
QFN형 반도체장치의 제조에 있어서는 복수의 제품 형성 영역(디바이스 형성 영역 제품 취득 영역)을 가지는 다수개 취합 배선 기판을 사용해 각 제품 형성 영역에 탑재된 반도체 칩을 각 제품 형성 영역마다 수지 봉합하는 개별 방식의 트랜스퍼·몰딩법이나 복수의 제품 형성 영역을 가지는 다수개 취합 배선 기판을 사용해 각 제품 형성 영역에 탑재된 반도체 칩을 일괄하여 수지 봉합하는 일괄 방식의 트랜스퍼·몰딩법이 채용되고 있다. 본 실시 형태 1에서는 예를 들면 개별 방식의 트랜스퍼·몰딩법을 채용하고 있다.
복수의 리드(7b)의 일부는 도 25 및 도 26에 나타나는 바와 같이 수지봉합체(8)의 측면(8c) 및 이면(8b)으로부터 노출하고 있다. 또 다이 패드(7a1; 7a2; 7a3)의 이면 (7aly; 7a2y; 7a3y1) 수지봉합체(8)의 이면(8b)으로부터 노출하고 있다. 또한 다이 패드(7a1; 7a2; 7a3)의 외형은 사방형 형상이고 각각이 소정의 간격을 갖고 배치되어 있는 리드프레임이기 때문에 각각의 다이 패드(7a1; 7a2; 7a3)의 사이에도 수지봉합체(8)가 성형되고 있다. 또한 다이 패드(7a3)에 있어서 1개의 각부에는 위치 결정용의 테이퍼(Rl,인덱스 마크)가 형성되고 있다. 다이 패드(7a1; 7a2)에 위치 결정용의 테이퍼(R1)를 형성 하려고 하는 경우 제 1 및 제 2 전원 단자로부터 전류(I1) 및 I2가 공급되고 있기 때문에 다이 패드(7a1; 7a2)의 외형이 작아지면 전류 특성에 영향을 미칠 우려가 있다. 이것에 대해 다이 패드(7a3)에는 다이나믹한 전류가 흐르지 않고 전위는 고정되고 있기 때문에 전류 특성을 신경쓸 필요가 없다. 이것에 의해 위치 결정용의 테이퍼(R1)는 다이 패드(7a3)의 일부에 형성하는 것이 바람직하다. 또한 테이퍼(R1)는 예를 들면 패키지(6a)를 출하할 때 마주보게 하거나 패키지(6a)에 상표 등을 표시할 때에 패키지(6a)의 주이면 구별을 할 때에 사용되는 것으로 예를 들면 에칭에 의해 형성한다.
(실시의 형태 2)
도 28은 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다. 도 28에 기재의 반도체장치는 도 8에 기재의 반도체장치와 거의 동일한 구성이지만 반도체 칩(5a)에 있어서의 게이트 전극용의 패드(BP3)의 형상과 반도체 칩(5b)에 있어서의 게이트 전극용의 패드(BP7) 및 소스 셀 전극용 패드(5b)의 형상과 반도체 칩(5a; 5b)에 있어서의 표면 보호막(14; 22)에 의해 덮이는 부분 소스 셀 영역의 형상 등이 주로 다른 것이다. 또한 도 28에서도 도면을 보기 쉽게하기 위해 반도체 칩(5a;5b;5c) 다이 패드(7a1; 7a2; 7a3) 및 리드(7b) 상의 봉합 수지체(8)를 제거함과 동시에 다이 패드(7a1; 7a2; 7a3) 및 리드(7b)에 해칭을 부여하였다.
본 실시의 형태 2에서는 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)의 소스에 접속된 소스 전극용의 패드(BP5,BP5a)는 도 28에 나타나는 바와 같이 복수의 리드(제 2 전원 단자, 7b2)와 서로 이웃이 되는 변을 따라 예를 들면 그 형상을 L자형으로 형성하고 있다. 즉 소스 전극용의 패드(BP5a)는 복수의 리드(제 2전단자,7b2)와 전기적으로 접속되는 와이어(WR2)의 본딩부에만 형성하고 있다. 또 반도체 칩(5c)의 제 2 제어 회로(3b)와 와이어(WR3)로 전기적으로 접속되는 반도체 칩(5a)의 소스 전극용의 패드(BP5b)는 반도체 칩(5b)에 있어서의 한 쌍의 장변 가운데 복수의 리드(제 2전단자, 7b2)와 서로 이웃이 되는 변과는 반대측의 변의 측에 형성하고 있다. 또한 그 외형 사이즈는 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 제 2 전계 효과 트랜지스터(Q2)의 소스와 전기적으로 접속되는 전극용의 패드(BP6)의 외형 사이즈와 같은 크기로 형성하고 있다.
이와 같이 본 실시의 형태 2에 있어서는 반도체 칩(5a)의 소스 셀 영역에 있어서의 소스 전극용의 패드(BP5a;BP5b)가 차지하는 면적의 비율을 작게 함으로써 소스 셀 영역의 대부분 적어도 그 반이상을 표면 보호막(22)에 의해 덮이는 영역으로서 형성할 수가 있다.
예를 들면 알루미늄(Al)과 같은 금속에 의해 형성되는 소스 전극용의 패드(BP5)와 수지봉합체(8)의 밀착력은 표면 보호막(22)과 수지봉합체(8)의 밀착력보다 낮기 때문에 수지봉합체(8)를 성형한 후에 박리 할 가능성이 있다. 그러나 이와 같이 본 실시의 형태 2에 의하면 표면 보호막(22)을 크게 형성해 소스 전극용의 패드(BP5a;BP5b)의 표면 보호막(22)으로부터 노출하는 면적을 상기 실시의 형태 1보다 작게 함으로써 소스 전극용의 패드(BP5)와 수지봉합체(8)의 접촉 면적을 작게 할 수 있다. 이 때문에 수지봉합체(8)의 박리를 억제할 수가 있다.
또 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 게이트와 전기적으로 접속되는 게이트 전극용의 패드(BP3;BP7)는 도 28에 나타나는 바와 같이 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 게이트와 와이어(WR3)를 개재하여 전기적으로 접속되는 전극용의 패드(BP4;BP8)의 외형 사이즈와 같은 크기로 형성하고 있다. 또 게이트 전극용의 패드(BP3;BP7)에 대해서는 예를 들면 알루미늄(Al)과 같은 금속에 의해 형성된다.
이와 같이 게이트 전극용의 패드(BP3;BP7)의 외형 사이즈를 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 게이트와 전기적으로 접속되는 전극용의 패드(BP4;BP8)의 외형 사이즈와 같은 크기 혹은 보다 작은 크기로 하는 것으로 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 소스 영역(SR1; SR2)의 셀 면적을 증대할 수 있다. 이 때문에 더욱 온 저항을 저감 할 수가 있다. 즉 전압 변환 효율을 향상할 수 있다.
(실시의 형태 3)
도 29는 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다. 도 29에 기재의 반도체장치는 도 8에 기재의 반도체장치와 거의 같은 구성이지만 반도체 칩(5a)에 있어서의 게이트 전극 패턴이 주로 다른 것이다. 또한 도 29에서도 도면을 보기 쉽게 하기 위해 반도체 칩(5a;5b;5c) 다이 패드(7a1; 7a2; 7a3) 및 리드(7b) 상의 봉합 수지체(8)를 제거함여 나타냄과 동시에 다이 패드 (7a1; 7a2; 7a3) 및 리드(7b) 에 해칭을 부여하였다.
본 실시의 형태 3에서는 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 게이트 전극용의 패드(BP3)와 전기적으로 접속되는 게이트 전극 패턴에 있어서 2개의 소스 전극용의 패드(BP1)의 사이에 형성되는 부분(제 1 배선; 제 1 부분,BP3a)의 폭이 반도체 칩(5a)의 주면에 있어서의 주변을 따라 형성되는 부분(제 2 배선; 제 2 부분,BP3b)의 폭보다 굵게 형성되고 있다. 또한 게이트 전극 패턴의 제 1 배선(BP3a)의 폭은 예를 들면 50 ㎛이다. 게이트 전극 패턴의 제 2 배선(BP3b)의 폭은 예를 들면 25 ㎛이다.
상기 2개의 소스 전극용의 패드(BP1)의 사이에 형성되는 게이트 전극 패턴의 제 1 배선(BP3a)은 제 1 전계 효과 트랜지스터(Q1)에 있어서의 게이트 전극용의 패드(BP3)로부터 트랜치 게이트(G1)의 채널 형성 영역까지의 게이트 전류 경로 가운데 가장 짧은 게이트 전류 경로를 구성하는 배선이다.
이와 같이 게이트 전극 패턴에 있어서 제 1 배선(BP3a)의 폭을 제 2 배선(BP3b)의 폭보다 굵게 형성하는 것으로 게이트 저항을 저감 할 수가 있다. 게이트 저항을 저감 하는 관점에만 주목하면 게이트 전극 패턴의 제 2 배선(BP3b)의 폭도 넓히면 좋다. 그러나 게이트 전극 패턴의 폭을 증가하면 소스 셀 영역이 저감 해 버린다. 소스 셀 영역의 저감에 의해 제 1 전계 효과 트랜지스터(Q1)의 온 저항은 증가해 버리기 때문에 전압 변환 효율이 저하해 버린다. 거기에서 본 실시의 형태 3에 있어서는 제 1 전계 효과 트랜지스터(Q1)에 있어서의 게이트 전극용의 패드(BP3)로부터 트랜치 게이트(G1)의 채널 형성 영역까지의 게이트 전류 경로 가운데 최단 게이트 전류 경로를 구성하는 제 1 배선(BP3)의 폭을 그 외의 게이트 전류 경로를 구성하는 제 2 배선(BP3b)보다 크게 함으로써 상기 최단 게이트 전류 경로의 저항을 저감 할 수가 있는 것이다. 이와 같이 게이트 전극용의 패드(BP3)로부터의 최단 게이트 전류 경로의 저항을 저감 함으로써 제 1 전계 효과 트랜지스터(Q1)의 턴온 동작시에 있어서의 고속 응답성을 향상해 전압 변환 효율을 향상할 수가 있다.
(실시의 형태 4)
도 30은 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다. 도 30에 기재의 반도체장치는 도 8에 기재의 반도체장치와 거의 같은 구성이지만 반도체 칩(5b)에 있어서의 게이트 전극 패턴이 주로 다른 것이다. 덧붙여 도 30에서도 도면을 보기 쉽게하기 위해 반도체 칩(5a;5b;5c) 다이 패드(7a1; 7a2; 7a3) 및 리드(7b) 상의 봉합 수지체(8)를 제어가여 나타냄과 동시에 다이 패드(7a1; 7a2; 7a3) 및 리드(7b) 에 해칭을 부여하였다.
본 실시의 형태 4에서는 도 30에 나타나는 바와 같이 게이트 전극 패턴의 복수의 제 3 배선(BP7a) 에 있어서 게이트 전극용의 패드(BP7)로부터 먼 위치에 있어서의 제 3 배선(BP7a)의 간격을 게이트 전극용의 패드(BP7)로부터 가까운 위치에 있어서의 제 3 배선(BP7a)의 간격보다 넓히는 특징이 있다. 더 설명하면 게이트 전극 패턴의 사이에 형성되는 소스 전극용의 패드(BP5)에 있어서 게이트 전극용의 패드(BP7)로부터 멀고 또한 제 2 전원 단자(ET4, L자 형상의 라인을 따라 배치된 복수의 리드(7b2))에 서로 이웃이 되는 위치에 형성된 소스 전극용의 패드(BP5)의 폭은 게이트 전극용의 패드(BP7)의 근처에 형성된 소스 전극용의 패드(BP5)폭 보다 넓게 형성되고 있다.
이것에 의해 반도체 칩(5b)에 있어서의 한 쌍의 단변과 서로 이웃이 되는 제 2 전원 단자(ET4)로 향하여 흐르는 전류 경로를 넓힐 수가 있기 때문에 온 저항을 저감 할 수가 있다. 즉 전압 변환 효율을 향상할 수가 있다.
(실시의 형태 5)
도 31은 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도이다. 도 31에 기재의 반도체장치는 도 8에 기재의 반도체장치와 거의 동일한 구성이지만 반도체 칩(5a)의 소스와 접속하는 와이어(WR)의 배치나 갯수가 주로 다르다. 또한 도 31에서도 도면을 보기 쉽게하기 위해 반도체 칩(5a;5b;5c) 다이 패드(7a1; 7a2; 7a3) 및 리드(7b) 상의 봉합 수지체(8)를 제거하여 나타냄과 동시에 다이 패드(7a1; 7a2; 7a3) 및 리드(7b) 에 해칭을 부여하였다.
본 실시의 형태 5에서는 도 31에 나타나는 바와 같이 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 반도체 칩(5a)의 소스와 전기적으로 접속되는 패드(BP21) 반도체 칩(5a)의 게이트와 전기적으로 접속되는 전극용의 패드(BP4)와 서로 이웃이 되는 양측으로 배치하고 있다.
이것에 의해 반도체 칩(5a)의 소스 전극용의 패드(BP1)와 반도체 칩(5c)의 복수의 전극용의 패드(BP) 중에서 제 1 전계 효과 트랜지스터(Q1)의 소스와 전기적으로 접속되는 전극용의 패드(BP2)를 연결하는 복수의 와이어(WR3a)의 수를 한층 더 증가할 수 있기 때문에 제 1 전계 효과 트랜지스터(Q1)의 소스와 제 1 제어 회로(3a)의 배선 경로에 생기는 기생 인덕턴스(LsH)를 한층 더 저감 할 수가 있다. 또 반도체 칩(5a)의 소스 전극용의 패드(BP1)와 반도체 칩(5c)의 전극용의 패드(BP2)를 연결하는 복수의 와이어(WR3a)는 반도체 칩(5a)의 게이트 전극용의 패드(BP4)와 반도체 칩(5c)의 전극용의 패드(BP4)를 연결하는 복수의 와이어(WR3)b와 거의 평행하게 나열하여 형성하고 있다. 이 때문에 제 1 전계 효과 트랜지스터(Q1)와 제 1 제어 회로(3a)의 전류 귀환율을 증가할 수 있기 때문에 제 1 전계 효과 트랜지스터(Q1)의 소스와 제 1 제어 회로(3a)의 배선 경로에 생기는 기생 인덕턴스(LsH)를 저감 할 수가 있어 제 1 전계 효과 트랜지스터(Q1)의 고속 응답성을 향상하는 것으로 전압 변환 효율을 향상시킬 수가 있다.
또 반도체 칩(5b)의 소스 전극용의 패드(BP5b;BP5)와 게이트 전극용의 패드(BP7)를 서로 이웃이 되도록 배치하고 있다. 즉 반도체 칩(5b)의 소스 전극용의 패드(BP5b;BP5)와 반도체 칩(5c)의 전극용의 패드(BP6)를 연결하는 복수의 와이어(WR3c)는 반도체 칩(5b)의 게이트 전극용의 패드(BP7)와 반도체 칩(5c)의 전극용의 패드(BP8)를 연결하는 복수의 와이어(WR3c)와 거의 평행하게 나열하여 형성하고 있다.
이것에 의해 제 2 전계 효과 트랜지스터(Q2)와 제 2 제어 회로의 전류 귀환율을 증가할 수가 있기 때문에 상기 셀프·턴온 현상을 억제할 수가 있다. 즉 전압 변환 효율을 향상할 수가 있다.
(실시의 형태 6)
도 32는 본 발명의 다른 실시의 형태인 반도체장치의 패키지 구성의 일례의 평면도; 도 33은 도 32의 D-D선의 단면도; 도 34는 본 실시의 형태 6에 있어서의 반도체장치의 제조 방법을 나타내는 조립 플로우 챠트이다. 도 32에 기재의 반도체장치는 도 8에 기재의 반도체장치와 거의 동일한 구성이지만 리드 프레임(40)의 표면에 부분적으로 은페이스트에 의한 표면 처리가 실시되고 있는 점이 주로 다르다. 또한 도 32에서도 도면을 보기 쉽게 하기 위해 반도체 칩(5a;5b;5c) 다이 패드(7a1; 7a2; 7a3) 및 리드(7b) 상의 봉합 수지체(8)를 제거하여 나타냄과 동시에 다이 패드(7a1; 7a2; 7a3) 및 리드(7b)에 해칭을 부여하였다.
본 실시의 형태 6에서는 그 재질이 예를 들면 동(Cu)으로 이루어지는 리드 프레임(40)에 있어서 와이어본딩 하는 부분만 예를 들면 은(Ag)으로 이루어지는 페이스트재(41)를 도포하고 있다. 와이어(WR)는 예를 들면 금(Au)으로 이루어진다.
이것에 의해 리드 프레임(40)에 예를 들면 Ag과 같은 페이스트재(41)를 도포하는 것으로 예를 들면 금(Au)으로 이루어지는 와이어(WR)의 와이어 본딩이 가능해진다. 또 은페이스트가 도포된 영역은 리드 프레임(40)의 모재가 되는 동등과 비교해 봉합 수지(8)와의 접착력이 약한 경우가 있지만 와이어 본딩부만 페이스트재(41)를 도포하기 때문에 리드 프레임(40)과 수지봉합체(8)의 접촉 면적을 충분히 확보할 수 있어서 리드 프레임(40)을 구성하는 동과 수지봉합체(8)의 밀착력을 향상할 수 있다.
또 본 실시의 형태 6과 같은 리드 프레임(40)을 사용하는 경우 도 34에 나타나는 바와 같이 수지봉합체(8)를 성형한 후에 다이 패드(7a1; 7a2; 7a3)의 이면 7aly 7a2y 7a3y에 형성된 수지 돌출면을 제거하는 공정을 실시한다.
다음에 반도체 기판을 실장하기 위한 납땜 도금를 수지봉합체(8)으로부터 노출하는 복수의 리드(7b) 다이 패드(7a1; 7a2; 7a3)의 이면(7aly; 7a2y; 7a3y)에 실시하는 도금 공정을 실시한다.
이와 같이 동(Cu) 프레임으로 이루어지는 리드 프레임(40)을 사용하는 경우 수지봉합체(8)를 성형한 뒤에 도금를 실시하기 때문에 수지 돌출면에 의한 반도체장치의 기판 실장 불량을 억제할 수가 있다. 즉 반도체장치의 신뢰성을 향상할 수 있다.
(실시의 형태 7)
비DC-DC컨버터의 대전류화 고주파화에 기인하는 다른 문제로서 수지봉합체(8)의 형성 후에 있어서의 반도체장치의 신뢰성의 문제가 있다. 특히 상기 실시의 형태 1~5에서의 설명에서는 예를 들면 Ni/Pd/Au 플래시 도금와 같은 납프리 도금를 실시한 복수의 다이 패드(7a1; 7a2; 7a3)를 1개의 패키지(6a)에 수용하는 구성이므로 높은 밀착력이 필요하다. 본 실시의 형태 6에서는 그 밀착력을 고려해 리드 누락의 방지 대책을 고려한 구성에 대해서 설명한다.
도 35는 본 발명의 다른 실시의 형태인 반도체장치의 리드 프레임(42)의 단위 영역의 표면측의 일례의 평면도 ; 도 36은 도 35의 리드 프레임의 이면측의 평면도이다. 또한 도 36에서도 도면을 보기 쉽게 하기 위해 하프 엣지하고 있는 영역에 해칭을 부여하였다.
본 실시의 형태 7에서는 반도체 칩(5a;5b;5c)를 배치하는 다이 패드(7a1; 7a2; 7a3)의 이면의 주변부를 따라 하프엣지를 실시하여 한층 더 다이 패드(7a2)의 하프 엣지 영역의 일부 3개의 다이 패드(7a1; 7a2; 7a3)의 경계를 형성하는 슬릿에 접하는 부분에 노치 부분(요철;구멍,43)을 형성하고 있다. 이것은 3개의 다이 패드(7a1; 7a2; 7a3)의 경계를 형성하는 슬릿 부분에서는 수지봉합체(8)와 리드 프레임의 밀착성이 특별히 필요하게 되기 때문이고 그 슬릿 부분에 복수의 평면 요철 형상 부분이 형성되도록 노치 부분(43)을 형성함으로써 수지봉합체(8)와의 밀착력의 증강을 도모하기 때문에 있다. 노치 부분은 예를 들면 에칭에 의해 형성한다.
이와 같이 본 실시의 형태 7에 의하면 다이 패드(7a1; 7a2; 7a3)의 주변부를 하프 엣지해 한층 더 다이 패드(7a2)의 하프 엣지 영역의 일부에 노치 부분(43)을 형성하는 것으로 다이 패드(7a3)와 수지봉합체(8)의 밀착력은 강해지고 반도체장치의 신뢰성을 실시의 형태 1보다 한층 더 향상시킬 수가 있다. 즉 리드 누락의 방지 대책이 된다. 덧붙여 노치 부분(43)는 다이 패드(7a3)의 하프 엣지 영역의 일부로 한정되는 것은 아니고 다이 패드(7a2; 7a3)의 하프 엣지 영역의 일부에 형성해도 좋다.
또 본 실시의 형태 7에서는 다이 패드(7a1)의 표면측의 하나의 각부에 테이퍼(R2)를 형성하고 있다. 테이퍼(R2)는 예를 들면 에칭에 의해 형성한다.
이것에 의해 제 1 전원 단자(리드(7b1))로부터 공급되는 입력용 전원 전위(Vin)의 경로가 퍼지기 때문에 제 1 전원 단자와 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)의 드레인 사이에 생기는 기생 인피던스(LdH)를 저감 할 수 있다. 즉 전압 변환 효율을 향상할 수 있다.
(실시의 형태 8)
본 실시의 형태 8에서는 상기 리드 누락 방지 대책의 구성의 변형예에 대해서 설명한다.
도 37은 본 발명의 다른 실시의 형태인 반도체장치의 리드 프레임(44)의 단위 영역의 표면측의 일례의 평면도; 도 38은 도 37의 리드 프레임(44)의 단위 영역의 이면측의 평면도이다. 또한 도 38에서도 도면을 보기 쉽게 하기 위해 하프 엣지하고 있는 영역에 해칭을 부여하였다.
본 실시의 형태 8에서는 반도체 칩(5a;5b;5c)를 배치하는 다이 패드(7a1;7a2 7a3)의 이면의 주변부를 따라 하프 엣지를 실시하고 또한 다이 패드(7a3)의 하프 엣지 영역의 일부에 노치 부분(요철; 구멍, 43)을 형성하고 또 다이 패드(7a1; 7a2; 7a3)의 일부에 관통공(슬릿,45)을 형성하고 있다. 노치 부분(43)은 예를 들면 에칭에 의해 형성한다. 또 다이 패드(7a2)의 표면의 일부에 홈(46)을 형성하고 있다. 이 홈(46)의 형성은 예를 들면 에칭 또는 펀칭에 의해 형성한다.
이와 같이 본 실시의 형태 8에 의하면 다이 패드(7a1; 7a2; 7a3)의 일부에 관통공(45)을 형성하는 것으로 다이 패드(7a1; 7a2; 7a3)와 수지봉합체(8)의 밀착력은 한층 더 강해져 반도체장치의 신뢰성을 실시의 형태 7보다 한층 더 향상할 수 있다. 또 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)로부터 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)로 스위치를 절환할때 전류(관통 전류)가 제 1 전원 단자(ET1)로부터 제 2 전원 단자로 향하여 흘러 버리는 현상(셀프·턴온)이 생긴다. 이 때문에 관통공(45)은 반도체 칩(5a)으로부터 다이 패드(7a2)에 와이어본딩 하는 부분과 반도체 칩(5b)의 사이에 형성하는 것으로 관통 전류의 경로를 차단할 수가 있기 때문에 셀프 턴온을 억제할 수가 있다. 또 하이 사이드 스위치용의 제 1 전계 효과 트랜지스터(Q1)가 온 때 흐르는 전류(제 1 전류,I1)가 출력 단자로 향하여 흐르기 쉬워진다. 또 관통공(45)의 형성은 그 수가 많은 만큼 다이 패드(7a1; 7a2; 7a3)의 강도가 저하하기 때문에 본 실시의 형태 8과 같이 셀프·턴온을 억제하는 위치에만 형성하는 것이 바람직하다.
한편 다이 패드(7a2)에 있어서 출력용 전원 전위를 외부에 공급하는 출력 단자(ET5)의 측에 홈(46)을 형성하는 것으로 외부에 공급되는 전류(제 1 전류,I1)의 경로를 차단하는 경우 없이 다이 패드(7a2)와 수지봉합체(8)의 밀착력도 향상할 수 있기 때문에 반도체장치의 신뢰성을 상기 실시의 형태 7보다 한층 더 향상할 수 있다. 이것은 관통공(45)을 형성하면 밀착력 향상에는 효과적이지만 외부에 공급되는 전류(제 1 전류,I1)의 경로가 좁아지기 때문에 저항이 증가한다. 이것에 의해 전압 변환 효율은 저하하기 때문에 출력용 전원 전위를 외부에 공급하는 출력 단자(ET5)의 측에 관통공(45)을 형성하는 것은 바람직하지 않다.
다이 패드(7a2)의 면적이 반도체 칩(5b)의 면적보다 크기 때문에 다이 패드(7a2)와 수지봉합체(8)과의 접촉 면적이 커진다. 다이 패드(7a2)와 수지봉합체(8)의 밀착력은 반도체 칩(5b)과 수지봉합체(8)의 밀착력보다 낮기 때문에 이들 관통공(45) 및 홈(46)의 형성은 다이 패드(7a2)가 반도체 칩(5b)보다 클 때에 유효하다. 또한 홈(46)은 다이 패드(7a2)의 표면의 일부로 한정되는 것은 아니고 다이 패드(7a1; 7a3) 각각의 표면측의 일부에 형성해도 좋다. 또 관통공(45)이나 홈(46)의 형상은 도 37에 나타나는 바와 같은 형상으로 한정되는 경우는 없다.
(실시의 형태 9)
본 실시의 형태 9에서는 상기 리드 누락 방지 대책의 구성의 변형예에 대해서 설명한다.
도 39는 본 발명의 다른 실시의 형태인 반도체장치의 리드 프레임(47)의 단위 영역의 표면측의 일례의 평면도; 도 40은 도 39의 리드 프레임(47)의 단위 영역의 이면측의 평면도이다. 또한 도 40에서도 도면을 보기 쉽게 하기 위해 하프 엣지하고 있는 영역에 해칭을 부여하였다.
본 실시의 형태 9에서는 다이 패드(7a1; 7a2; 7a3)의 이면측의 주변부를 따라 하프 에칭을 실시하고 또한 이 하프 엣지 영역의 일부에 노치 부분을 형성하고 있다. 또 L자형에 형성되고 하프 엣지가 실시되고 있는 제 2 전원 단자의 일부에도 노치 부분을 형성하고 있다. 또 복수의 리드(7b)의 일부에 있어서 그 첨단의 측면부(11a)만을 하프 엣지하고 있다. 노치 부분은 예를 들면 에칭에 의해 형성한다.
이와 같이 본 실시의 형태 9에 의하면 다이 패드(7a1; 7a2; 7a3)와 수지봉합체(8)의 밀착력을 강하게 할 뿐만 아니라 복수의 리드(7b)와 수지봉합체(8)의 밀착력도 한층 더 강하게 할 수 있다. 이것은 다이 패드(7a1; 7a2; 7a3)와 복수의 리드(7b)의 하프 엣지 영역에 노치 부분을 형성하는 것으로 수지봉합체(8)와의 끼움이 향상한다.
또 복수의 리드(7b)의 첨단부도 하프 엣지하고 있으면 와이어 본딩 때 하프 엣지 영역에는 초음파가 잘 전해지지 않기 때문에 본딩 불량의 우려가 있다 이 때문에 복수의 리드(7b)의 첨단은 하프 엣지를 하지 않고 첨단의 측면(11a)만 하프 엣지를 하는 것으로 수지봉합체(8)와의 밀착력을 강하게 할 수 있어 더욱 본딩 불량을 억제할 수가 있다.
(실시의 형태 10)
도 41은 본 발명의 다른 실시의 형태인 비절연형 DC-DC컨버터(1)의 일부의 회로를 포함한 패키지(6a)의 구성 예의 평면도; 도 42는 도 41의 E-E선의 단면도이다. 또한 도 41에서도 도면을 보기 쉽게 하기 위해 일부의 수지봉합체(8)를 없애 나타내는 것과 동시에 다이 패드(7a1; 7a2; 7a3) 및 리드(7b)에 해칭을 부여하였다.
본 실시의 형태 10에서는 전극용의 패드(BP)와 각부를 전기적으로 접속하는 배선의 일부가 상기 와이어(WR)에 대신하여 금속판배선(48)으로 되어 있다. 즉 반도체 칩(5a)의 제 1 전계 효과 트랜지스터(Q1)의 소스 전극용의 패드(BP1)는 1개의 금속판배선(48a)을 통해서 다이 패드(7a2)와 전기적으로 접속되고 있다. 또 반도체 칩(5b)의 제 2 전계 효과 트랜지스터(Q2)의 소스 전극용의 패드(BP5)는 1개의 금속판배선(48b)를 통해서 리드(7b2;7b)와 전기적으로 접속되고 있다. 이 금속판배선(48)은 예를 들면 동(Cu) 또는 알루미늄(Al) 등과 같은 금속으로 이루어지고 범프 전극(49)을 개재하여 전극용의 패드(BP) 나 리드(7b) 와 전기적으로 접속되고 있다. 범프 전극(49)은 예를 들면 납땜 또는 금(Au) 등과 같은 금속으로 이루어진다. 범프 전극(49)에 대신해 도전성 수지를 이용해도 좋다. 금속판배선(48)도 그 전체가 수지봉합체(8)에 덮여 있다.
이와 같이 본 실시의 형태 10에 의하면 와이어(WR)에 대신해 금속판배선(48)을 이용한 것에 의해 배선 경로에 기생하는 인덕턴스를 한층 더 저감 할 수 있으므로 스위칭 손실을 한층 더 저감 할 수 있어 비절연형 DC-DC컨버터(1)의 전압 변환 효율을 실시의 형태 1보다 한층 더 향상시킬 수가 있다.
또 배선 경로에 기생하는 인덕턴스만 주목한 경우 제 1 및 제 2 제어 회로(3a; 3b)의 복수의 전극용의 패드(BP)와 각부를 전기적으로 접속하는 와이어(WR3, WR)도 금속판배선(48c(48)_로 형성하는 것이 바람직하다. 그러나 제 1 및 제 2 제어 회로(3a; 3b)의 복수의 전극용의 패드(BP)는 개구부가 예를 들면 90 ㎛로 좁고 와이어(WR) 대신에 금속판배선(48)으로 접속해도 금속판배선(48)의 폭도 좁은 것을 사용하기 때문에 와이어(WR)의 경우와 비교해도 기생하는 인덕턴스의 저감에는 이르지 않는다. 또 예를 들면 100 ㎛이하의 금속판배선(48)을 제조하는 것은 곤란하고 와이어(WR)와 비교해 접속하는 것이 곤란하기도 하기 때문에 제품의 코스트는 증가해 제품의 제품 비율은 저하한다. 이 때문에 제 1 및 제 2 제어 회로(3a; 3b)의 복수의 전극용의 패드(BP)와 각부를 금속판배선(48)으로 전기적으로 접속하는 것은 바람직하지 않다.
다만 도 8에 나타나는 바와 같이 각각 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)와 제 1 및 제 2 제어 회로(3a; 3b)간의 배선 경로에 기생하는 인덕턴스를 저감 해야 하기 때문에 복수 라인의 와이어(WR)를 나열하여 접속하고 있다. 이 경우 복수 라인의 와이어(WR)를 정리하여 하나의 금속판배선(48)으로 하는 것으로 금속판배선(48)의 폭도 예를 들면 200 ㎛로 넓힐 수 있어 전기적으로 접속하는 것도 가능해진다. 이와 같이 각각 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)와 제 1 및 제 2 제어 회로(3a; 3b)간에 관해서는 금속판배선(48)으로 전기적으로 접속하는 것으로 기생하는 인덕턴스가 저감 하기 때문에 스위칭 손실을 개선할 수 있다.
(실시의 형태 11)
도 43은 본 발명의 다른 실시의 형태 10인 반도체장치의 제조 방법을 나타내는 조립 플로우 챠트이다.
본 실시의 형태 11에서는 복수의 제품 형성 영역을 가지는 다수개취합 리드 프레임을 사용해 각 제품 형성 영역에 탑재된 반도체 칩(5a;5b;5c)을 일괄하여 수지 봉합하는 일괄 방식의 트랜스퍼·몰딩법을 채용하고 있다.
일괄 방식의 트랜스퍼·몰딩법의 경우 수지봉합체(8)를 형성한 후 다수개취합 리드 프레임 및 수지봉합체(8)는 예를 들면 다이싱에 의해 복수의 개편으로 분할된다. 따라서 본 실시의 형태 11의 수지봉합체(8)와 리드 프레임은 외형 사이즈가 거의 동일하게 되어 있다.
이와 같이 본 실시의 형태 11에 의하면 1회의 수지 봉합에 의해 복수개의 반도체장치를 취득할 수 있기 때문에 제품의 제품 비율을 향상할 수 있어 제품의 코스트를 실시의 형태 1보다 저렴하게 할 수가 있다.
(실시의 형태 12)
도 44는 본 발명의 다른 실시의 형태 11인 반도체장치의 제조 방법을 나타내는 조립 플로우 챠트이다.
본 실시의 형태 12에서는 적어도 와이어본딩공정 전에 봉합용 테이프상에 리드 프레임(10)을 배치해 둔다. 상기 각각의 실시의 형태와 같이 복수개로 분할된 다이 패드를 가지는 리드 프레임(10)을 사용하는 경우 와이어본딩때 다이 패드가 불안정이 되어 본딩 불량이 발생하는 우려가 있다. 게다가 상기 실시의 형태 1과 같이 굵은 와이어(WR)를 와이어본딩 하는 경우 더욱 높은 하중을 걸쳐 초음파에 의해 접속하기 때문에 본딩 불량은 보다 발생하기 쉬워진다. 또 다이본딩공정에 있어서도 역시 다이 패드가 불안정이 되어 실장 불량을 일으킬 우려가 있다.
거기에서 본 실시의 형태 12에 의하면 다이본딩공정 전에 봉합용 테이프상에 리드 프레임(10)을 배치해 각각의 다이 패드를 안정하게 하는 것으로 실장 불량이나 와이어본딩 불량을 억제할 수가 있다.
(실시의 형태 13)
비절연형 DC-DC컨버터(1)의 대전류화 및 고주파화에 기인하는 문제로서 동작시의 열의 문제가 있다. 특히 상기 실시의 형태 1~10에서의 설명에서는 3개의 반도체 칩(5a;5b;5c)을 1개의 패키지(6a)에 수용하는 구성이므로 높은 방열성이 필요하다. 본 실시의 형태 12에서는 그 방열성을 고려한 구성에 대해서 설명한다.
도 45는 본 발명의 다른 실시의 형태인 비절연형 DC-DC컨버터(1)의 일부의 회로를 포함한 패키지(6a)의 구성 예의 평면도; 도 46은 도 45의 F-F선의 단면도; 도 47은 본 실시의 형태 13에 있어서의 반도체장치의 표면측의 전체 평면도를 각각 나타내고 있다. 또한 도 45에서도 도면을 보기 쉽게 하기 위해 일부의 수지봉합체(8)를 제거하여 나타냄과 동시에 다이 패드(7a1;7a2;7a3) 및 리드(7b)에 해칭을 부여하였다.
본 실시의 형태 13에서는 반도체 칩(5b)의 주면에 금속체(60)가 접합되어 그 금속체의 일부가 수지봉합체(8)로부터 노출되고 있다. 금속체(60)는 예를 들면 동 또는 알루미늄(3) 등과 같은 열전도성이 높은 금속으로 이루어지고 납땜 또는 도전성 수지등으로 이루어지는 접착제(61)를 개재하여 반도체 칩(5b)의 소스 전극용의 패드(BP5)와 접합되고 있다. 반도체 칩(5b)은 도 3에 나타난 바와 같이 반도체 칩(5a)보다 온 시간이 길기 때문에 특히 발열하기 쉽다. 이 때문에 금속체(60)는 반도체 칩(5b)의 발열생원인 제 2 전계 효과 트랜지스터(Q2)의 형성 영역을 가리도록 배치되고 있다. 이 구조에서는 반도체 칩(5b)에서 발생한 열이 반도체 칩(5b)의 이면에서 다이 패드(7a2)를 통해서 배선 기판측에 방산되는 외에 도 46및 도 47에 나타나는 바와 같이 반도체 칩(5b)의 주면으로부터도 금속체(60)을 통해서 외부에 방산되는 구성으로 되어 있다. 이것에 의해 높은 방열성을 얻을 수 있다. 패키지(6a)의 상면에 방열팬을 얹고 금속체(60)의 노출면에 접합함으로써 방열성을 한층 더 향상시킬 수도 있다.
(실시의 형태 14)
본 실시의 형태 14에서는 상기 방열 구성의 변형예에 대해서 설명한다.
도 48은 본 발명의 다른 실시의 형태인 비절연형 DC-DC컨버터(1)의 일부의 회로를 포함한 패키지(6a)의 구성 예의 평면도; 도 49는 도 48의 G-G선의 단면도 ;도 50은 본 실시의 형태 14에 있어서의 반도체장치의 표면측의 전체 평면도를 각각 나타내고 있다. 또한 도 48에서도 도면을 보기 쉽게 하기 위해 일부의 수지봉합체(8)를 제거하여 나타냄과 동시에 다이 패드(7a1; 7a2; 7a3) 및 리드(7b) 에 해칭을 부여하였다.
본 실시의 형태 14에서는 상기 실시의 형태 10과 동일하게 전극용의 패드(BP)와 각부를 접속하는 배선의 일부가 상기 와이어(WR)에 대신하여 금속판배선(48)으로 되어 있는 것과 동시에 그 금속판배선(48)의 일부가 수지봉합체(8)로부터 노출되고 있다. 금속판배선(48)은 특히 반도체 칩(5a; 5b)의 열발생원인 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 형성 영역을 가리도록 배치되고 있다. 도 48~도 50에서는 반도체 칩(5a; 5b)의 양측의 금속판배선(48a;48b)이 패키지(6a)의 상면으로부터 노출하고 있지만 발열량이 상대적으로 높은 로우 사이드 스위치용의 제 2 전계 효과 트랜지스터(Q2)가 형성된 반도체 칩(5b)측의 금속판배선(48b)만을 노출시키는 구성이라고 해도 좋다. 또 본 실시의 형태 13에 있어서도 패키지(6a)의 상면에 방열 팬을 얹고 금속판배선(48)의 노출면에 접합함으로써 방열성을 한층 더 향상시킬 수도 있다.
본 실시의 형태 14에 의하면 상기 실시의 형태 10; 13으로 얻어진 효과외에 금속판배선(48)에 방열 기능을 갖게 하고 있는 것으로 방열용의 다른 부품을 추가할 필요가 없기 때문에 상기 실시의 형태 13의 경우보다 패키지(6a)의 조립 공정을 저감 할 수 있어 패키지(6a)의 조립 시간을 단축할 수 있다. 또 부품 점수를 줄일 수 있으므로 반도체장치의 코스트를 저감 할 수 있다.
(실시의 형태 15)
본 실시의 형태 15에서는 상기 방열 구성의 변형예에 대해서 설명한다.
도 51은 본 발명의 다른 실시의 형태인 비절연형 DC-DC컨버터(1)의 일부의 회로를 포함한 패키지(6a)의 구성 예의 평면도; 도 52는 도 51의 H-H선의 단면도 ;도 53은 본 실시의 형태 15에 있어서의 반도체장치의 표면측의 전체 평면도를 각각 나타내고 있다. 또한 도 51에서도 도면을 보기 쉽게 하기 위해 일부의 수지봉합체(8)를 제거하여 나타냄과 동시에 다이 패드(7a1; 7a2; 7a3) 및 리드(7b)에 해칭을 부여하였다.
본 실시의 형태 15에서는 상기 실시의 형태 14와 동일하게 전극용의 패드(BP)와 각부를 접속하는 배선의 일부가 상기 와이어(WR)에 대신해 금속판배선(48)으로 되어 있는 것과 동시에 그 금속판배선(48)의 일부가 수지봉합체(8)로부터 노출되고 있다. 금속판배선(48)은 특히 반도체 칩(5a; 5b)의 열발생원인 제 1 및 제 2 전계 효과 트랜지스터(Q1; Q2)의 형성 영역을 가리도록 배치되고 있다. 또한 다이 패드(7a1; 7a2)의 표면에 금속체(62)가 접합되어 도 51~도 53에 나타나는 바와 같이 그 금속체(62)의 일부가 수지봉합체(8)로부터 노출되고 있다. 이 구조에서는 반도체 칩(5a; 5b)에서 발생한 열이 반도체 칩(5a; 5b)의 이면에서 다이 패드(7a1; 7a2)를 통해서 배선 기판측에 방산되는 외에 반도체 칩(5b)의 주면으로부터도 금속 배선(48)을 통해서 외부에 방산되는 구성으로 되어 있다. 또 반도체 칩(5a; 5b)의 이면에서 다이 패드(7a1;7a2)를 통해 금속체(62)를 통해서 수지봉합체(8)의 외부에 방산되는 구성으로 되어 있다. 이것에 의해 상기 실시의 형태 12 ; 13보다 높은 방열성을 얻을 수 있다. 패키지(6a)의 상면에 방열 팬을 얹고 금속체(62)의 노출면에 접합함으로써 방열성을 한층 더 향상시킬 수도 있다.
본 실시의 형태 15에 의하면 상기 실시의 형태 10 ;13 ;14로 얻어진 효과 외에 금속판배선(62)에 리드 누락 방지 기능을 갖게하고 있다. 본 실시의 형태에서는 다이 패드(7a1; 7a2; 7a3)의 면적이 반도체 칩(5a;5b;5c)보다 크게 형성되어 반도체 칩(5a;5b;5c)은 다이 패드(7a1; 7a2; 7a3)의 한 변에 붙어서 배치하고 있다. 이 때문에 특히 다이 패드(7a1;7a2)에는 아무것도 탑재하고 있지 않는 큰 평면 영역이 존재하기 때문에 수지봉합체(8)와의 밀착력이 약하다. 그점에서 금속체(62)를 다이 패드(7a1;7a2) 상에 배치하는 것으로 방열 효과를 향상시킬 뿐만 아니라 다이 패드(7a1;7a2)와 수지봉합체(8)와의 밀착력을 높게 할 수 있기 때문에 반도체장치의 신뢰성을 한층 더 향상할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 실시의 형태에 근거해 구체적으로설명했지만 본 발명은 상기 실시의 형태로 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.
예를 들면 상기 실시의 형태에서는 패키지 구조로서 플랫 패키지 구조를 예시했지만 이것으로 한정되는 것은 아니고 예를 들면 BGA(Ball Grid array) 패키지 구조를 채용해도 좋다.
또 예를 들면 상기 실시의 형태에서는 전원 회로의 일례로서 넓게 사용되고 있는 DC-DC컨버터는 파워 MOS·FET를 예시했지만 이것으로 한정되는 것은 아니고 예를 들면 산화막 대신에 절연막을 개재한 파워 M I S · F E T(Metal Insulator Semiconductor Field Effect Transistor) 구조를 채용해도 좋다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용 분야인 CPU나 DSP의 제어용의 전원 회로에 적용했을 경우에 대해서 설명했지만 거기에 한정되는 것은 아니고 여러 가지 적용 가능하고 예를 들면 다른 회로의 제어용의 전원 회로에도 적용할 수 있다.
본 발명은 반도체의 제조업에 적용할 수 있다.
1 : 비절연형 DC-DC컨버터 2 : 제어 회로
3a : 드라이버 회로 제 1 제어 회로
3b : 드라이버 회로 제 2 제어 회로 4 : 부하 회로
5a,5b,5c : 반도체 칩 5ax,5bx : 주면
5ay,5by : 이면 6a : 패키지
7a1,7a2,7a3 : 다이 패드(칩 탑재부)
7b,7b1,7b2,7b3,7b4 : 리드 8 : 수지봉합체
10 : 리드프레임 11, 1la : 하프 엣지 영역
12 : 절연층 13 : 배선층
13a,13b : 층 배선층 14,22 : 표면 보호막
14a,22a : 본딩 개구 15,26 : 반도체 기판
16ep : 에피택셜층 17n1,17n2 : n형 반도체 영역
17p : p형 반도체 영역 18 : 홈
19,23p,23n : 게이트 절연막 20 : 캡 절연막
21 : 절연 산화막 21a : 개구부
22 : 표면 보호막 24a : p-형태의 반도체 영역
24b : p+형의 반도체 영역 25a : n-형태의 반도체 영역
25b : n+형의 반도체 영역 27 : 배선 기판
27a,27b,27c,27d : 배선 28,29 : 패키지
30,31 : 칩 부품 40,42,44,47 : 리드 프레임
41 : 페이스트재 43 : 노치 부분
45 : 슬릿 46 : 홈
48,48a,48b,48c : 금속판배선 49 : 범프 전극
50 : 비절연형 DC-DC컨버터 60,62 : 금속체
61 : 접착제 BP,BP1,BP2,BP3 : 본딩패드
BP4,BP5,BP6,BP7,BP8 : 본딩패드 D1,D2 : 기생 다이오드
DR1,DR2,DR3,DR4 : 드레인 영역 FLD : 필드 산화막
*G1,G2,G3,G4 : 게이트 영역 I11,I12,I21,I22 : 전류
LgH,LsH,LgL,LsL : 기생 인덕턴스
LdH,LsH,LdL,LsL : 기생 인피던스 NWL : n형의 웰 영역
PWL : p-형태의 웰 영역
Q1,Q2,Q3,Q4,Q5,Q6 : 전계 효과 트랜지스터
SR1,SR2,SR3,SR4 : 소스 영역 WR,WR1,WR2,WR3 : 본딩와이어

Claims (20)

  1. DC-DC 컨버터의 입력으로 사용하기 위한 제1 리드를 갖는 제1 다이패드와,
    상기 DC-DC 컨버터의 출력으로 사용하기 위한 제2 리드를 갖는 제2 다이패드와,
    제3 리드를 갖는 제3 다이패드와,
    상기 DC-DC 컨버터에 접지 전위를 공급하기 위한 제4 리드와,
    상기 DC-DC 컨버터의 하이 사이드 MOSFET을 포함하고 상기 제1 다이패드 위에 설치되는 제1 반도체칩과,
    상기 제1 반도체칩은 상면과 상기 상면의 반대측의 바닥면을 갖고,
    상기 제1 반도체칩은 상기 상면상에 제1 게이트전극 패드와 제1 소스전극 패드를 갖고, 상기 바닥면상에 제1 드레인전극을 갖고,
    상기 제1 드레인전극은 상기 제1 다이패드에 결합되어 있고,
    상기 DC-DC 컨버터의 로우 사이드 MOSFET을 포함하고, 상기 제2 다이패드 위에 설치되는 제2 반도체칩과,
    상기 제2 반도체칩은 상면과 상기 상면의 반대측의 바닥면을 갖고,
    상기 제2 반도체칩은 상기 상면상에 제2 게이트전극 패드와 제2 소스전극 패드를 갖고, 상기 바닥면상에 제2 드레인전극을 갖고,
    상기 제2 드레인전극은 상기 제2 다이패드에 결합되어 있고,
    상기 제3 다이패드 위에 설치되는 제3 반도체칩과,
    상기 제3 반도체칩은 상기 하이 사이드 MOSFET을 구동하기 위한 제1 구동회로와, 로우 사이드 MOSFET를 구동하기 위한 제2 구동회로를 갖고,
    상기 제1, 제2 및 제3 반도체칩을 덮기 위한 레진바디와,
    상기 제1, 제2, 제3 및 제4 리드의 부분과 상기 제1, 제2 및 제3 다이패드의 부분은 상기 레진바디로부터 노출되어 있고,
    상기 제1 반도체칩의 상기 제1 소스전극 패드와 상기 제2 다이패드와 결합된 제1 금속플레이트와,
    상기 제2 반도체칩의 상기 제2 소스전극 패드와 상기 제4 리드와 결합된 제2 금속플레이트와,
    상기 제3 반도체칩은 제1 패드와 제2 패드를 갖고,
    상기 제3 반도체칩의 상기 제1 패드는 상기 제1 구동회로의 출력단과 전기적으로 결합되고,
    상기 제3 반도체칩의 상기 제2 패드는 상기 제2 구동회로의 출력단과 전기적으로 결합되고,
    상기 제3 반도체칩의 상기 제1패드와 상기 제1 반도체칩의 상기 제1 게이트전극 패드는 제1 본딩와이어를 통하여 결합되고,
    상기 제3 반도체칩의 제2 패드와 제2 반도체칩의 상기 제2 게이트전극 패드는 제2 본딩와이어를 통하여 결합되고,
    상기 제1 및 제2 반도체칩은 평면에서 보아 한 쌍의 장변과 한 쌍의 단변을 갖는 장방형이고,
    상기 제1 본딩와이어는 평면에서 보아 상기 제2 반도체칩의 상기 한 쌍의 단변 중 하나와 오버랩되도록 설치되고,
    상기 제2 본딩와이어는 평면에서 보아 상기 제2 반도체칩의 상기 한 쌍의 장변 중 하나와 오버랩되도록 설치되고,
    상기 제2 금속플레이트는 평면에서 보아 상기 제2 반도체칩의 상기 한 쌍의 단변 중 하나와 상기 한 쌍의 장변 중 다른 하나에 오버랩되도록 설치된 것을 특징으로 하는 반도체장치.
  2. 청구항 1에 있어서,
    상기 제1 반도체칩의 상기 제1 게이트전극 패드는 상기 제1 금속플레이트로부터 노출되고,
    상기 제2 반도체칩의 상기 제2 게이트전극 패드는 상기 제2 금속플레이트로부터 노출되는 것을 특징으로 하는 반도체장치.
  3. 청구항 1에 있어서,
    상기 제1 및 제2 금속플레이트의 각각의 폭은 상기 제1 및 제2본딩와이어의 각각의 직경보다 큰 것을 특징으로 하는 반도체장치.
  4. 청구항 1에 있어서,
    상기 제1 반도체칩의 장변들 중 하나는 상기 제2 반도체칩의 장변들 중 하나를 향하여 면해 있는 것을 특징으로 하는 반도체장치.
  5. 청구항 1에 있어서,
    상기 제1 및 제2 금속플레이트는 동으로 되어 있는 것을 특징으로 하는 반도체장치.
  6. 청구항 1에 있어서,
    상기 레진바디는 상면과 상기 상면의 반대측의 바닥면을 갖고,
    상기 제1, 제2 및 제3 다이패드의 부분은 상기 레진바디의 상기 바닥면으로부터 노출된 것을 특징으로 하는 반도체장치.
  7. 청구항 1에 있어서,
    상기 레진바디는 한 쌍의 제1 측면과 상기 한 쌍의 제1측면을 가로지르는 한 쌍의 제2 측면과, 상기 제4 리드는 상기 레진바디의 상기 한 쌍의 제1 측면 중의 하나 및 상기 한 쌍의 제2 측면 중의 하나를 따라 설치된 것을 특징으로 하는 반도체장치.
  8. DC-DC 컨버터의 입력으로 사용하기 위한 제1 리드를 갖는 제1 다이패드와,
    상기 DC-DC 컨버터의 출력으로 사용하기 위한 제2 리드를 갖는 제2 다이패드와,
    제3 리드를 갖는 제3 다이패드와,
    상기 DC-DC 컨버터에 접지 전위를 공급하기 위한 제4 리드와,
    상기 DC-DC 컨버터의 하이 사이드 MOSFET을 포함하고 상기 제1 다이패드 위에 설치되는 제1 반도체칩과,
    상기 제1 반도체칩은 상면과 상기 상면의 반대측의 바닥면을 갖고,
    상기 제1 반도체칩은 상기 상면상에 제1 게이트전극 패드와 제1 소스전극 패드를 갖고, 상기 바닥면상에 제1 드레인전극을 갖고,
    상기 제1 드레인전극은 상기 제1 다이패드에 결합되어 있고,
    상기 DC-DC 컨버터의 로우 사이드 MOSFET을 포함하고, 상기 제2 다이패드 위에 설치되는 제2 반도체칩과,
    상기 제2 반도체칩은 상면과 상기 상면의 반대측의 바닥면을 갖고,
    상기 제2 반도체칩은 상기 상면상에 제2 게이트전극 패드와 제2 소스전극 패드를 갖고, 상기 바닥면상에 제2 드레인전극을 갖고,
    상기 제2 드레인전극은 상기 제2 다이패드에 결합되어 있고,
    상기 제3 다이패드 위에 설치되는 제3 반도체칩과,
    상기 제3 반도체칩은 상기 하이 사이드 MOSFET을 구동하기 위한 제1 구동회로와, 로우 사이드 MOSFET를 구동하기 위한 제2 구동회로를 갖고,
    상기 제1, 제2 및 제3 반도체칩을 덮기 위한 레진바디와,
    상기 제1, 제2, 제3 및 제4 리드의 부분과 상기 제1, 제2 및 제3 다이패드의 부분은 상기 레진바디로부터 노출되어 있고,
    상기 제1 반도체칩의 상기 제1 소스전극 패드와 상기 제2 다이패드와 결합된 제1 금속플레이트와,
    상기 제2 반도체칩의 상기 제2 소스전극 패드와 상기 제4 리드와 결합된 제2 금속플레이트와,
    상기 제2 반도체칩은 제1 측부와 상기 제1 측부를 가로지르는 제2 측부를 갖고,
    상기 제2 금속플레이트는 평면에서 보아 상기 제2 반도체칩의 제1 및 제2 측부에 오버랩되도록 설치된 것을 특징으로 하는 반도체장치.
  9. 청구항 8에 있어서,
    상기 제3 반도체칩은 제1 패드와 제2 패드를 갖고,
    상기 제3 반도체칩의 상기 제1 패드는 상기 제1 구동회로의 출력단과 전기적으로 결합되고,
    상기 제3 반도체칩의 상기 제2 패드는 상기 제2 구동회로의 출력단과 전기적으로 결합되고,
    상기 제3 반도체칩의 상기 제1 패드와 상기 제1 반도체칩의 상기 제1 게이트전극 패드는 제1 본딩와이어를 통하여 결합되고,
    상기 제3 반도체칩의 제2 패드와 제2 반도체칩의 상기 제2 게이트전극 패드는 제2 본딩와이어를 통하여 결합된 것을 특징으로 하는 반도체장치.
  10. 청구항 9에 있어서,
    상기 제1 반도체칩은 제1 측부와 상기 제1 측부를 가로지르는 제2 측부를 갖고,
    상기 제1 본딩와이어는 평면에서 보아 상기 제1 반도체칩의 상기 제2 측부와 오버랩되도록 설치된 것을 특징으로 하는 반도체장치.
  11. 청구항 10에 있어서,
    상기 제1 반도체칩의 상기 제1 측부는 상기 제1 반도체칩의 제2 측부보다 긴 것을 특징으로 하는 반도체장치.
  12. 청구항 9에 있어서,
    상기 제2 반도체칩은 상기 제1 측부와 마주보고 있는 제3 측부를 갖고, 상기 제2 본딩와이어는 평면에서 보아 상기 제2 반도체칩의 상기 제3 측부와 오보랩되도록 설치된 것을 특징으로 하는 반도체장치.
  13. 청구항 12에 있어서,
    상기 제1 반도체칩은 제1, 제2 및 제3 측부를 갖고, 상기 제2 측부는 상기 제1 및 제3 측부를 가로지르고, 상기 제1 및 제2 측부는 각각 상기 제2 반도체칩의 상기 제2 측부보다 긴 것을 특징으로 하는 반도체장치.
  14. 청구항 13에 있어서,
    상기 제2 반도체칩은 평면에서 보아 장방형이고, 상기 제1 측부 및 제3 측부 각각은 상기 장방형의 긴변이고, 상기 제2 측부는 상기 장방형의 단변인 것을 특징으로 하는 반도체장치.
  15. 청구항 8에 있어서,
    상기 제1 반도체칩의 상기 제1 게이트전극 패드는 상기 제1 금속플레이트로부터 노출되고,
    상기 제2 반도체칩의 상기 제2 게이트전극 패드는 상기 제2 금속플레이트로부터 노출되는 것을 특징으로 하는 반도체장치.
  16. 청구항 9에 있어서,
    상기 제1 및 제2 금속플레이트의 각각의 폭은 상기 제1 및 제2 본딩와이어 각각의 직경보다 큰 것을 특징으로 하는 반도체장치.
  17. 청구항 8에 있어서,
    상기 제1 및 제2 금속플레이트는 동으로 된 것을 특징으로 하는 반도체장치.
  18. 청구항 8에 있어서,
    상기 레진바디는 상면과 상기 상면의 반대측의 바닥면을 갖고, 상기 제1, 제2 및 제3 다이패드의 부분은 상기 레진바디의 바닥면으로부터 노출된 것을 특징으로 하는 반도체장치.
  19. 청구항 8에 있어서,
    상기 레진바디는 한 쌍의 제1 측면과 상기 한 쌍의 제1 측면을 가로지르는 한 쌍의 제2 측면을 갖고,
    상기 제4 리드는 상기 레진바디의 한 쌍의 제1 측면 중 하나 및 상기 한 쌍의 제2 측면 중의 하나를 따라 설치된 것을 특징으로 하는 반도체장치.
  20. 청구항 8에 있어서,
    상기 제4 리드는 상기 제2 반도체칩의 제1 측부와 마주보는 제1 부분과 상기 제2 반도체칩의 상기 제2 측부와 마주보는 제2 부분을 갖고, 상기 제2 다이패드의 주위에 설치되고,
    상기 제2 금속플레이트는 상기 제4 리드의 상기 제1 및 제2 부분과 결합된 것을 특징으로 하는 반도체장치.

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