TWI622137B - 半導體封裝結構 - Google Patents

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Abstract

一種半導體封裝結構。此半導體封裝結構包含多個層狀結構、多條導線以及第一環狀結構。多條導線將該些層狀結構相連接。第一環狀結構耦接於該些層狀結構中之至少一者，並位於該些導線之間。

Description

半導體封裝結構
本案是有關於一種半導體封裝結構，且特別是有關於以環狀結構降低耦合效應的半導體封裝結構。
隨著技術的進步及消費者對於電子裝置輕薄短小的需求，電子元件的體積因而日漸縮小，然而半導體封裝結構中具有複雜的導線布局，導線之間越來越接近，常會有耦合效應，而影響電子元件的效能。諸多方法被提出以降低導線之間的耦合效應，例如增加接地接合導線。但此種方法需要額外的晶片空間或引腳。
因此，如何在不增加額外的晶片空間或引腳的情況之下降低導線之間的耦合效應，為本領域待改進的問題之一。
本案之一態樣是在提供一種半導體封裝結構。此半導體封裝結構包含多個層狀結構、多條導線以及第一環狀結構。多條導線將該些層狀結構相連接。第一環狀結構耦 接於該些層狀結構中之至少一者，並位於該些導線之間。
本案之另一態樣是在提供一種半導體封裝結構。此半導體封裝結構包含晶片、至少一引腳、接地層、多條第一導線、多條第二導線以及第三導線。接地層位於晶片與至少一引腳之間。第一導線耦接於晶片與該至少一引腳。第二導線耦接於晶片與接地層。第三導線包含兩端點，兩端點分別耦接於接地層以及晶片中之至少一者，以形成第一環狀結構。第三導線位於該些第一導線與該些第二導線之間。
因此，根據本案之技術態樣，本案之實施例藉由提供一種半導體封裝結構，且特別是有關於以環狀結構降低耦合效應的半導體封裝結構，藉以在不增加額外的晶片空間或引腳的情況之下降低導線之間的耦合效應。
100A、100B、100C、100D‧‧‧半導體封裝結構
200A、200B‧‧‧半導體封裝結構
110、210‧‧‧晶片
120‧‧‧引腳
130、230‧‧‧接地層
140、240‧‧‧第一導線
142、242‧‧‧接墊
150、252‧‧‧第二導線
160A、160B、160C、160D、260A、260B‧‧‧第三導線
260C‧‧‧第四導線
162A、162B、162C、162D‧‧‧第一端
262A、262B、262C‧‧‧第一端
164A、164B、164C、164D‧‧‧第二端
264A、264B、264C‧‧‧第二端
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1A圖係根據本案之一些實施例所繪示之一種半導體封裝結構的示意圖。
第1B圖係根據本案之一些實施例所繪示之一種半導體封裝結構的示意圖。
第1C圖係根據本案之一些實施例所繪示之一種半導體封裝結構的示意圖。
第1D圖係根據本案之一些實施例所繪示之一種半導體封裝結構的示意圖。
第2A圖係根據本案之一些實施例所繪示之一種半導體封裝結構的側視圖。
第2B圖係根據本案之一些實施例所繪示之另一種半導體封裝結構的側視圖。
第3圖係根據本案之一些實施例所繪示之一種半導體封裝結構的實驗數據圖。
以下揭示提供許多不同實施例或例證用以實施本發明的不同特徵。特殊例證中的元件及配置在以下討論中被用來簡化本案。所討論的任何例證只用來作解說的用途，並不會以任何方式限制本發明或其例證之範圍和意義。此外，本案在不同例證中可能重複引用數字符號且/或字母，這些重複皆為了簡化及闡述，其本身並未指定以下討論中不同實施例且/或配置之間的關係。
在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，而『耦接』或『連接』還可指二或多個元件相互操作或動作。
在本文中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本發明的本意。如本文所用，詞彙『與/或』包含了列出的關聯項目中的一個或多個的任何組合。本案文件中提到的「及/或」是指表列元件的任一者、全部或至少一者的任意組合。
第1A圖係根據本案之一些實施例所繪示之一種半導體封裝結構100A的示意圖。如第1A圖所繪式，半導體封裝結構100A包含多個層狀結構、多條導線以及第一環狀結構。第1A圖所繪示之半導體封裝結構100A僅作為例示，但本案並不以此為限。
請參閱第1A圖。層狀結構之間以導線相連接。舉例來說，層狀結構包含晶片110、引腳120以及接地層130。接地層130位於晶片110以及引腳120之間。第一導線140將晶片110與引腳120相連接，而第二導線150將晶片110與接地層130相連接。在一實施例中，上述第一導線140與第二導線150是分別透過接墊142以與晶片110相連接。於半導體元件運作時，第一導線140與第二導線150之間會產生耦合效應。當第一導線140與第二導線150平行時，耦合效應最大。
如第1A圖所繪式，第一環狀結構耦接於層狀結構中之至少一者，並位於導線之間。舉例來說，第一環狀結構包含第三導線160A以及接地層130。於連接關係上，第三導線160A的第一端162A與第二端164A分別耦接於接地層130。所謂環狀結構係由第三導線160A的第一端162A起，經過第三導線160A至其第二端164A，再由第二端164A起，經過接地層130後，回到第一端162A而構成。如第1A圖所繪示，第三導線160A位於第一導線140之間或之上。
第1B圖係根據本案之一些實施例所繪示之一種半導體封裝結構100B的示意圖。第1B圖與第1A圖相似，差異僅為第三導線160B的置放位子不同，在第1A圖中，第三導線160A是位於第一導線140之間，而在第1B圖中，第三導線160B是位於第一導線140與第二導線150之間。如第1B圖所繪示，第三導線160B的第一端162B與第二端164B分別耦接於接地層130，且第三導線160B位於第一導線140與第二導線150之間或之上。
第1C圖係根據本案之一些實施例所繪示之一種半導體封裝結構100C的示意圖。第1C圖與第1A圖相似，差異僅為第三導線160C的數量不同，在第1A圖中，第三導線160A有1條，而在第1C圖中，第三導線160C有3條，然本案並不以此為限，第1A圖與第1C圖僅用以例示性地說明本案的部分實現方式。如第1C圖所繪示，3條第三導線160C分別與接地層130形成環狀結構，於連接關係上，3條第三導線160C的第一端162C與第二端164C分別耦接於接 地層130，且第三導線160C分別位於第一導線140之間或第一導線140與第二導線150之間及/或之上。在本案的一些實施例中，第三導線160C互相平行。
第1D圖係根據本案之一些實施例所繪示之一種半導體封裝結構100D的示意圖。第1D圖與第1C圖相似，差異僅為第三導線160D的數量不同，在第1C圖中，第三導線160C有3條，而在第1D圖中，第三導線160D有5條，然本案並不以此為限，第1C圖與第1D圖僅用以例示性地說明本案的部分實現方式。如第1D圖所繪示，5條第三導線160D分別與接地層130形成環狀結構，於連接關係上，5條第三導線160D的第一端162D與第二端164D分別耦接於接地層130，且第三導線160D分別位於第一導線140之間或第一導線140與第二導線150之間及/或之上。在本案的一些實施例中，第三導線160D互相平行。
在本案的一些實施例中，第三導線160A~160D與第一導線140及/或第二導線150平行。
第2A圖係根據本案之一些實施例所繪示之一種半導體封裝結構200A的側視圖。如第2A圖所繪式，半導體封裝結構200A包含多個層狀結構、多條導線以及第一環狀結構。第2A圖所繪示之半導體封裝結構200A僅作為例示，但本案並不以此為限。
請參閱第2A圖。層狀結構包含晶片210、引腳(未繪示)以及接地層230。接地層230位於晶片210以及引腳之間。第一導線240將晶片210與引腳相連接，而第二導線 250將晶片210與接地層230相連接。在一實施例中，上述第一導線240與第二導線250是分別透過接墊242以與晶片210相連接。於半導體元件運作時，第一導線240與第二導線250之間會產生耦合效應。當第一導線240與第二導線250平行時，耦合效應最大。
如第2A圖所繪式，第一環狀結構耦接於層狀結構中之至少一者，並位於導線之間。舉例來說，第一環狀結構包含第三導線260A以及接地層230。於連接結構上，第三導線260A的第一端262A與第二端264A分別耦接於接地層230。於第2A圖中，第三導線260A位在但不限於第一導線240與第二導線250之間。
第2B圖係根據本案之一些實施例所繪示之另一種半導體封裝結構200B的側視圖。第2B圖與第2A圖相似，差異僅為第一環狀結構之配置方式不同，且第2B圖之半導體封裝結構200B更包含由第四導線260C、接地層230以及晶片210所組成的第二環狀結構。上述第一環狀結構之配置方式不同在於，在第2A圖中，第一環狀結構包含第三導線260A以及接地層230，而在第2B圖中，第一環狀結構包含第三導線260B、接地層230以及晶片210。於連接結構上，第三導線260B的第一端262B與第二端264B分別耦接於接地層230與晶片210，而第四導線260C的第一端262C與第二端264C亦分別耦接於接地層230與晶片210。在本案之一些實施例中，第三導線260B、第四導線260C、接地層230以及晶片210形成第三環狀結構。所謂第三環狀結構， 係由第三導線260B的第一端262B起，經過第三導線260B至其第二端264B，接著第三導線260B的第二端264B透過晶片210與第四導線260C的第二端264C相耦接，再由第四導線260C的第二端264C起，經過第四導線260C至其第一端262C，接著第四導線260C的第一端262C透過接地層230與第三導線260B的第一端262B相耦接，回到第三導線260B的第一端262B而構成第三環狀結構。在一實施例中，上述第三導線260B與第四導線260C均透過接墊242以與晶片210耦接。
第3圖係根據本案之一些實施例所繪示之一種半導體封裝結構的實驗數據圖。此實驗數據圖在於說明於不同頻率下，第一導線140與第二導線150之間的耦合效應(S21)之分貝(dB)大小。C1為沒有環狀結構之半導體封裝結構的曲線圖，C2為本案中包含有環狀結構之半導體封裝結構的曲線圖。如第3圖所示，本案之半導體封裝結構可有效降低耦合效應，因此，得以證明本案實施例之半導體封裝結構確實可在不增加額外的晶片空間或引腳的情況之下降低導線之間的耦合效應。
由上述本案之實施方式可知，本案之實施例藉由提供一種半導體封裝結構，且特別是有關於以環狀結構降低耦合效應的半導體封裝結構，藉以在不增加額外的晶片空間或引腳的情況之下降低導線之間的耦合效應。
雖然本案已以實施方式揭示如上，然其並非用以限定本案，任何熟習此技藝者，在不脫離本案之精神和範 圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (6)

  1. 一種半導體封裝結構，包含：複數個層狀結構；複數條導線，將該些層狀結構相連接；一第一環狀結構，耦接於該些層狀結構中之至少一者，並位於該些導線之間；以及一第二環狀結構，耦接於該些層狀結構中之至少一者，並位於該些導線之間，且該第二環狀結構與該第一環狀結構互相平行；其中該第二環狀結構位於該第一環狀結構之下，且該第一環狀結構與該第二環狀結構透過該些層中之至少一者形成一第三環狀結構，該第二環狀結構的一第一端透過該些層狀結構中之一者耦接於該第一環狀結構的一第一端，該第二環狀結構的一第二端透過該些層狀結構中之另一者耦接於該第一環狀結構的一第二端。
  2. 如請求項第1項所述之半導體封裝結構，其中該第一環狀結構包含一第一導線以及該些層狀結構中之一者。
  3. 如請求項第2項所述之半導體封裝結構，其中該第一導線之一第一端與該第一導線之一第二端分別耦接於該些層狀結構中之一者，或該第一導線之一第一端耦接於該些層狀結構中之一者且該第一導線之一第二端耦接於 該些層狀結構中之另一者。
  4. 如請求項第3項所述之半導體封裝結構，其中該些層狀結構中之一者為接地層，該些層狀結構中之另一者為晶片。
  5. 一種半導體封裝結構，包含：一晶片；至少一引腳；一接地層，位於該晶片與該至少一引腳之間；複數條第一導線，耦接於該晶片與該至少一引腳；複數條第二導線，耦接於該晶片與該接地層；一第三導線，包含兩端點，該兩端點分別耦接於該接地層以及該晶片中之至少一者，以形成一第一環狀結構，其中該第三導線位於該些第一導線與該些第二導線之間；以及一第四導線，包含兩端點，該兩端點分別耦接於該接地層以及該晶片中之至少一者，以形成一第二環狀結構，其中該第四導線位於該些第一導線與該些第二導線之間，且該第二環狀結構與該第一環狀結構互相平行；其中該第二環狀結構位於該第一環狀結構之下，該第一環狀結構與該該第二環狀結構透過該接地層以及該晶片中之至少一者形成一第三環狀結構，且該第二環狀結構的一第一端與該第一環狀結構的一第一端相連。
  6. 如請求項第5項所述之半導體封裝結構，其中該第三導線的一第一端與該第三導線的一第二端分別耦接於該接地層，或該第三導線的一第一端耦接於該接地層且而該第三導線的一第二端耦接於該晶片。
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