JPH03212965A - リードフレーム - Google Patents

リードフレーム

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Publication number
JPH03212965A
JPH03212965A JP2008727A JP872790A JPH03212965A JP H03212965 A JPH03212965 A JP H03212965A JP 2008727 A JP2008727 A JP 2008727A JP 872790 A JP872790 A JP 872790A JP H03212965 A JPH03212965 A JP H03212965A
Authority
JP
Japan
Prior art keywords
lead frame
cross
die pad
chamfered
sectional shape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008727A
Other languages
English (en)
Inventor
Yukihiro Okuhara
奥原　幸弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2008727A priority Critical patent/JPH03212965A/ja
Publication of JPH03212965A publication Critical patent/JPH03212965A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、リートフレームダイパット部断面形状に関す
る。
［従来の技術］ 従来のリードフレームダイパッド部断面形状を第２図及
び第３図に示す。第２図は、エツチング方法にてパター
ン成形した場合で、１はリードフレームダイパッド部を
示すリードフレーム表と裏からエツチングされる為、断
面中央部３がとがった形となっている。第３図は、プレ
スによってパターン成形された場合で、上から下へ、打
ち抜かれる為、下にかえりがでている。
［発明が解決しようとする課題］ しかし、前述の従来技術では、封止剤で、封止された後
、封止剤の内部応力が、特にダイパッド周囲及び、半導
体素子コーナ一部に集中し、断面の９０°及び鋭角部が
クラックの発生場所となる場合が多い。この例を第４図
に示す。４はリードフレーム、１はリードフレームダイ
パッド部、５は半導体素子、６は接着剤、７は封止剤で
、ダイパットコーナー部９よりクラック８が生じている
そこで、本発明は従来のこのような問題点を解決する為
、グイバットコーナ一部を面取りをして応力集中するの
をさけ、クラック発生を抑える事を目的とする。
［課題を解決するための手段］ 上記課題を解決する為に、本発明のリードフレームは、
半導体素子を固着するリードフレームのグイバット部断
面形状に於いて、グイバットコーナ一部が面取りされて
いる事を特徴とする。
［実施例］ 以下に本発明の実施例を図面にもとづいて説明する。第
１図（α）の１はリードフレームダイパッド部で、第１
図（ｈ）はエツチングによって加工されたリードフレー
ムダイパッド部１を液体ホーニングによってグイバット
コーナ一部２と、断面中央部６が面取りされた例である
。第１図（Ｃ）はプレスによって加工されたリードフレ
ームダイパッド部１を液体ホーニングによって加工した
断面図である。
第１図Ｃｄ）はエツチングによって加工されたリードフ
レームダイパッド部１のグイバットコーナ一部２と断面
中央部３を研削加工によって面取りをした場合で、第１
図（−）はプレスによって加工されたリードフレームダ
イパッド部１のグイバットコーナ一部２を研削加工した
例である。
このように、リードフレームダイパッド部１の断面形状
の９０°そして鋭角のダイパットコーナー部２そして断
面中央部６を面取りし、円弧状または、鈍角にする事に
よって封止剤の応力集中を緩和する事ができる。
また、リードフレームダイパッド断面形状のみならず、
半導体素子の断面形状も同様に、面取りする事もクラッ
ク対策として有効である。
［発明の効果コ 本発明のリードフレームは、以上述べたようにリードフ
レームダイパッド部断面形状に於いて、９０°そして鋭
角部を面取りし、円弧状または鈍角にする事によって、
封止剤の応力集中を緩和しクラック発生を抑える効果が
ある。
【図面の簡単な説明】
第１図（α）〜（１）は、本発明のリードフレームのグ
イバットを示す平面概略図（α）と主要断面図Ｃｂ）、
Ｃｃ）ｔ（ｄ）＊Ｃａ）。第２図、第３図は、従来のリ
ードフレームのグイバットを示す主要断面図。第４図は
、従来のリードフレームで組み立てられた半導体パッケ
ージの主要断面図。 １・・・・・・・・・リードフレームダイパッド部２・
・・・・・・・・グイバットコーナ一部３・・・・・・
・・・断面中央部 ４°゛°゛°°パ°リードフレーム ５・・・・・・・・・半導体素子 ６・・・・・・・・・接着剤 ７・・・・・・・・・封止剤 ８・・・・・・・・・クラック 以上

Claims (1)

    【特許請求の範囲】
  1. 半導体素子を固着するリードフレームのダイパット部断
    面形状に於いて、ダイパットコーナー部が面取りされて
    いる事を特徴とするリードフレーム。
JP2008727A 1990-01-18 1990-01-18 リードフレーム Pending JPH03212965A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008727A JPH03212965A (ja) 1990-01-18 1990-01-18 リードフレーム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008727A JPH03212965A (ja) 1990-01-18 1990-01-18 リードフレーム

Publications (1)

Publication Number Publication Date
JPH03212965A true JPH03212965A (ja) 1991-09-18

Family

ID=11700983

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008727A Pending JPH03212965A (ja) 1990-01-18 1990-01-18 リードフレーム

Country Status (1)

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JP (1) JPH03212965A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6424047B1 (en) * 1999-02-23 2002-07-23 Institute Of Microelectronics Plastic ball grid array package for passing JEDEC Level 1 Moisture Sensitivity Test
US8796827B2 (en) * 2004-03-31 2014-08-05 Renesas Electronics Corporation Semiconductor device including a DC-DC converter
JP2016105506A (ja) * 2016-02-24 2016-06-09 シャープ株式会社 発光装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6424047B1 (en) * 1999-02-23 2002-07-23 Institute Of Microelectronics Plastic ball grid array package for passing JEDEC Level 1 Moisture Sensitivity Test
US8796827B2 (en) * 2004-03-31 2014-08-05 Renesas Electronics Corporation Semiconductor device including a DC-DC converter
US9412701B2 (en) 2004-03-31 2016-08-09 Renesas Electronics Corporation Semiconductor device including a DC-DC converter
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