WO2016117072A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor chip
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electrode
pad
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侑一郎 池田
憲 小谷
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ルネサスエレクトロニクス株式会社
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    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
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    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/386—Wire effects
    • H01L2924/3862—Sweep

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and can be suitably used for a semiconductor device in which an electrode of a semiconductor chip and an external terminal are connected by a wire and a manufacturing method thereof, for example.
  • a semiconductor chip is mounted on a die pad, a pad electrode of the semiconductor chip and a lead as an external terminal are electrically connected via a wire, and they are resin-sealed to manufacture a semiconductor device in the form of a semiconductor package. be able to.
  • Patent Document 1 discloses a technique related to a semiconductor integrated device in which a lead frame and a pad are connected by a wire.
  • Patent Document 2 discloses a technique related to a semiconductor package in which electrode pads of a semiconductor chip and corresponding inner leads are electrically connected by a plurality of bonding wires.
  • JP 2007-324291 A Japanese Unexamined Patent Publication No. 2011-1000082
  • a semiconductor device electrically connects a semiconductor chip, a first external terminal disposed around the semiconductor chip, a first electrode of the semiconductor chip, and the first external terminal. And a second wire that electrically connects the second electrode of the semiconductor chip and the first external terminal, and a sealing body that seals them with a resin.
  • the semiconductor chip includes a first internal circuit, a second internal circuit, and a switch circuit unit, and the second electrode is electrically connected to the second internal circuit, and the second internal circuit and the second electrode Can be transmitted between them.
  • the switch circuit unit includes a first state in which signals can be transmitted between the first internal circuit and the first electrode, and signal transmission between the first internal circuit and the first electrode. The switch circuit portion is fixed to the second state during the operation of the semiconductor device.
  • a method of manufacturing a semiconductor device includes: (a) preparing a semiconductor chip including a first internal circuit, a second internal circuit, a memory circuit unit, and a switch circuit unit; A step of mounting the semiconductor chip on the chip mounting portion.
  • the method for manufacturing a semiconductor device further includes (c) electrically connecting a first electrode of the semiconductor chip and a first external terminal disposed around the chip mounting portion via a first wire, Electrically connecting the second electrode of the chip and the first external terminal via a second wire; (d) sealing the semiconductor chip, the first wire, and the second wire with a resin; And a step of forming a resin sealing portion.
  • the method for manufacturing a semiconductor device further includes (e) a step of storing first information in the memory circuit portion of the semiconductor chip.
  • the second electrode is electrically connected to the second internal circuit, and a signal can be transmitted between the second internal circuit and the second electrode.
  • the switch circuit unit includes a first state in which signals can be transmitted between the first internal circuit and the first electrode, and signal transmission between the first internal circuit and the first electrode. This is a circuit capable of setting a possible second state. Then, after the step (e), based on the first information stored in the memory circuit, the switch circuit unit is fixed in the second state during the operation of the semiconductor device.
  • the manufacturing yield of semiconductor devices can be improved. Alternatively, the manufacturing cost of the semiconductor device can be reduced. Alternatively, the manufacturing yield of the semiconductor device can be improved and the manufacturing cost of the semiconductor device can be reduced.
  • FIG. 26 is a circuit block diagram showing a circuit configuration when a semiconductor package is manufactured using the semiconductor chip of FIG. 25.
  • FIG. 26 is a circuit block diagram showing a circuit configuration when a semiconductor package is manufactured using the semiconductor chip of FIG. 25.
  • FIG. 26 is a circuit block diagram showing a circuit configuration when a semiconductor package is manufactured using the semiconductor chip of FIG. 25.
  • FIG. 29 it is explanatory drawing which shows the structural example of the area
  • FIG. 1 It is a top view which shows the resin sealing process in the semiconductor device manufacturing process which is one Embodiment. It is the elements on larger scale which expanded a part of FIG. It is a plane perspective view of the semiconductor device which is other embodiments. It is sectional drawing of the semiconductor device which is other embodiment.
  • hatching may be omitted even in a cross-sectional view for easy understanding of the drawings. Further, even a plan view may be hatched to make the drawing easy to see.
  • FIG. 1 is a top view of a semiconductor device PKG according to an embodiment of the present invention
  • FIGS. 2 to 4 are plan perspective views of the semiconductor device PKG
  • FIG. 5 is a cross-sectional view of the semiconductor device PKG. is there.
  • FIG. 2 shows a plan perspective view of the upper surface side of the semiconductor device PKG when the sealing portion MR is seen through.
  • 3 is a plan perspective view of the upper surface side of the semiconductor device PKG when the wire BW is further seen through (omitted) in FIG. 2
  • FIG. 4 is a further perspective view of the semiconductor chip CP in FIG.
  • FIG. 2 A plan perspective view of the upper surface side of the semiconductor device PKG when (omitted) is shown. 2 to 4, the position of the outer periphery of the sealing portion MR is indicated by a dotted line. Further, the cross section of the semiconductor device PKG at the position of the line AA in FIGS. 1 to 4 substantially corresponds to FIG.
  • the semiconductor device (semiconductor package) PKG of the present embodiment shown in FIGS. 1 to 5 is a semiconductor device in the form of a resin-encapsulated semiconductor package, and here is a semiconductor device in the form of QFP (Quad Flat Package). .
  • QFP Quad Flat Package
  • a semiconductor device PKG of the present embodiment shown in FIGS. 1 to 5 includes a semiconductor chip CP, a die pad DP on which the semiconductor chip CP is mounted, a plurality of leads LD formed of a conductor, and a plurality of semiconductor chips CP.
  • the sealing portion (sealing resin portion, sealing body) MR as a sealing body is made of, for example, a resin material such as a thermosetting resin material, and may include a filler.
  • the sealing portion MR can be formed using an epoxy resin containing a filler.
  • a biphenyl thermosetting resin to which a phenolic curing agent, silicone rubber, filler, or the like is added is used as a material for the sealing portion MR for the purpose of reducing stress. May be.
  • Sealing portion MR has upper surface MRa that is one main surface, lower surface MRb that is the main surface opposite to upper surface MRa, and side surfaces MRc1, MRc2, MRc3, and MRc4 that intersect upper surface MRa and lower surface MRb. is doing. That is, the appearance of the sealing portion MR is a thin plate surrounded by the upper surface MRa, the lower surface MRb, and the side surfaces MRc1, MRc2, MRc3, MRc4. In plan view, each side surface MRc1, MRc2, MRc3, MRc4 of the sealing part MR can also be regarded as a side of the sealing part MR.
  • the planar shape of the upper surface MRa and the lower surface MRb of the sealing portion MR is formed, for example, in a rectangular shape, and the corners of the rectangle (planar rectangle) can be rounded. In addition, an arbitrary corner can be dropped from the four corners of the rectangle (planar rectangle).
  • the planar shape of the upper surface MRa and the lower surface MRb of the sealing portion MR is rectangular, the planar shape intersecting with the thickness of the sealing portion MR is rectangular.
  • the side surface MRc1 and the side surface MRc3 face each other
  • the side surface MRc2 and the side surface MRc4 face each other
  • the side surface MRc1 and the side surfaces MRc2 and MRc4 intersect each other.
  • the side surface MRc3 and the side surfaces MRc2 and MRc4 intersect each other.
  • the plurality of leads (lead portions, external terminals) LD are made of a conductor, and are preferably made of a metal material such as copper (Cu) or a copper alloy.
  • Each of the plurality of leads LD is sealed in the sealing portion MR, and the other part protrudes from the side surface of the sealing portion MR to the outside of the sealing portion MR.
  • a portion of the lead LD positioned in the sealing portion MR is referred to as an inner lead portion
  • a portion of the lead LD positioned outside the sealing portion MR is referred to as an outer lead portion.
  • the semiconductor device PKG of the present embodiment has a structure in which a part (outer lead part) of each lead LD protrudes from the side surface of the sealing part MR.
  • the following description is based on this structure.
  • a configuration in which each lead LD hardly protrudes from the side surface of the sealing portion MR and a part of each lead LD is exposed on the lower surface MRb of the sealing portion MR QFN type configuration. Etc. can also be adopted.
  • the plurality of leads LD included in the semiconductor device PKG are arranged around the semiconductor chip CP, and are therefore arranged around the die pad DP.
  • the plurality of leads LD included in the semiconductor device PKG include a plurality of leads LD disposed on the side surface MRc1 side of the sealing portion MR and a plurality of leads LD disposed on the side surface MRc2 side of the sealing portion MR.
  • the outer lead portion of each lead LD protrudes outside the sealing portion MR from the side surface of the sealing portion MR.
  • each lead LD is bent so that the lower surface in the vicinity of the end of the outer lead portion is positioned substantially on the same plane as the lower surface MRb of the sealing portion MR.
  • the outer lead portion of the lead LD functions as an external connection terminal portion (external terminal) of the semiconductor device PKG. Therefore, the lead LD can be regarded as an external terminal of the semiconductor device PKG.
  • the die pad (chip mounting portion, tab) DP is a chip mounting portion for mounting the semiconductor chip CP.
  • the planar shape of the die pad DP is formed in a rectangular shape, for example.
  • the semiconductor chip CP is disposed on the die pad DP, the sealing portion MR seals the die pad DP and the semiconductor chip CP mounted thereon, and the plurality of leads LD are disposed around the die pad DP. .
  • the die pad DP is sealed in the sealing portion MR, and the die pad DP is not exposed on the lower surface MRb of the sealing portion MR, but the lower surface of the die pad DP is exposed on the lower surface MRb of the sealing portion MR. It can be done.
  • the die pad DP is made of a conductor and is preferably made of a metal material such as copper (Cu) or a copper alloy. It is more preferable if the die pad DP and the plurality of leads LD constituting the semiconductor device PKG are formed of the same material (the same metal material). As a result, a lead frame in which the die pad DP and the plurality of leads LD are coupled can be easily manufactured, and the semiconductor device PKG using the lead frame can be easily manufactured.
  • a metal material such as copper (Cu) or a copper alloy.
  • the suspension leads TL are integrally formed at the four corners of the rectangle that constitutes the planar shape of the die pad DP.
  • Each suspension lead TL is integrally formed with the die pad DP using the same material as the die pad DP.
  • a suspension lead TL is integrally formed at each of the four corners of the outer edge of the die pad DP, and the end of each suspension lead TL opposite to the side connected to the die pad DP is a planar rectangular sealing portion MR.
  • the inside of the sealing portion MR extends until reaching the four corners (corner portions).
  • the suspension lead TL has a portion protruding from the sealing portion MR after the formation of the sealing portion MR, and cut surfaces (end surfaces) generated by cutting the suspension lead TL are exposed at the four corner side surfaces of the sealing portion MR. ing.
  • the semiconductor chip CP On the upper surface of the die pad DP, the semiconductor chip CP is mounted with its front surface (upper surface) facing upward and its rear surface (lower surface) facing the die pad DP. The back surface of the semiconductor chip CP is bonded and bonded to the upper surface of the die pad DP via a bonding material (bonding material layer, bonding layer) BD.
  • the semiconductor chip CP is sealed in the sealing portion MR and is not exposed from the sealing portion MR.
  • the bonding material BD a conductive bonding material or an insulating bonding material can be used.
  • a paste-type adhesive, a film-like adhesive sheet, or solder can be used.
  • the semiconductor chip CP is manufactured by, for example, forming various semiconductor elements or semiconductor integrated circuits on the main surface of a semiconductor substrate (semiconductor wafer) made of single crystal silicon or the like and then separating the semiconductor substrate into each semiconductor chip by dicing or the like. It is a thing.
  • the semiconductor chip CP has a rectangular (quadrangle) planar shape that intersects its thickness.
  • a plurality of pad electrodes (pads, bonding pads, terminals) PD are formed on the surface of the semiconductor chip CP.
  • the “pad electrode” may be simply referred to as “pad”.
  • the main surface on the side where the plurality of pad electrodes PD are formed out of the two main surfaces located on the opposite sides is referred to as the surface of the semiconductor chip CP.
  • the main surface facing the die pad DP is referred to as the back surface of the semiconductor chip CP.
  • the surface of the semiconductor chip CP has a rectangular planar shape having sides (chip sides) SD1, SD2, SD3, SD4. Note that, on the surface of the semiconductor chip CP, the side SD1 and the side SD3 face each other, the side SD2 and the side SD4 face each other, the side SD1 and the side SD3 are parallel to each other, and the side SD2 and the side SD4 In parallel, the side SD1 is orthogonal to the sides SD2 and SD4, and the side SD3 is orthogonal to the sides SD2 and SD4.
  • the side SD1 is a side along the side surface MRc1 of the sealing portion MR
  • the side SD2 is a side along the side surface MRc2 of the sealing portion MR
  • the side SD3 is the side of the sealing portion MR.
  • the side is along the side surface MRc3
  • the side SD4 is a side along the side surface MRc4 of the sealing portion MR.
  • the side SD1 of the semiconductor chip CP faces a plurality of leads LD (inner lead portions) arranged on the side surface MRc1 side of the sealing portion MR, and the side SD2 of the semiconductor chip CP is the sealing portion MR. It faces a plurality of leads LD (inner lead portions thereof) arranged on the side surface MRc2.
  • the side SD3 of the semiconductor chip CP faces a plurality of leads LD (inner lead portions) arranged on the side surface MRc3 side of the sealing portion MR, and the side SD4 of the semiconductor chip CP is sealed. It faces a plurality of leads LD (inner lead portions thereof) arranged on the side surface MRc4 side of the portion MR.
  • the plurality of pad electrodes PD of the semiconductor chip CP and the plurality of leads LD are electrically connected via the plurality of wires BW, respectively.
  • the plurality of pad electrodes PD arranged along the side SD1 are provided with a plurality of wires BW on the plurality of leads LD arranged on the side surface MRc1 side of the sealing portion MR. Are electrically connected to each other. Further, on the surface of the semiconductor chip CP, the plurality of pad electrodes PD arranged along the side SD2 are respectively connected to the plurality of leads LD arranged on the side surface MRc2 side of the sealing portion MR via the plurality of wires BW. Electrically connected.
  • the plurality of pad electrodes PD arranged along the side SD3 are respectively connected to the plurality of leads LD arranged on the side surface MRc3 side of the sealing portion MR via the plurality of wires BW. Electrically connected. Further, on the surface of the semiconductor chip CP, the plurality of pad electrodes PD arranged along the side SD4 are respectively connected to the plurality of leads LD arranged on the side surface MRc4 side of the sealing portion MR via the plurality of wires BW. Electrically connected.
  • the wire (bonding wire) BW is a conductive connecting member, and more specifically, a conductive wire. Since the wire BW is made of metal, it can also be regarded as a metal wire (metal thin wire). As the wire BW, a gold (Au) wire, a copper (Cu) wire, an aluminum (Al) wire, or the like can be suitably used.
  • a gold (Au) wire is a wire that is relatively soft and easily generates a wire flow described later, if this embodiment is applied when a gold (Au) wire is used as the wire BW, the effect is Especially big.
  • Each wire BW is sealed in the sealing portion MR and is not exposed from the sealing portion MR.
  • the connection location of the wire BW is an inner lead portion located in the sealing portion MR.
  • the semiconductor chip CP is designed as a common semiconductor chip for manufacturing a plurality of semiconductor packages having different numbers of pins, as will be described later.
  • the number of leads LD included in the semiconductor device PKG is smaller than the number of pad electrodes PD included in the semiconductor chip CP.
  • FIGS. 2 and 3 correspond to the case of FIG. 28 described later, not the case of FIG. 26 described later. Therefore, the plurality of pad electrodes PD of the semiconductor chip CP shown in FIG. 2 and FIG. 3 are a mixture of effective pads and invalid pads (unused pads).
  • Each lead LD of the semiconductor device PKG is electrically connected to one of the pad electrodes PD included in the semiconductor chip CP via a wire BW. That is, one end of each wire BW is connected to the pad electrode PD of the semiconductor chip CP, and the other end is connected to the lead LD (inner lead portion thereof), whereby the pad electrode PD and the lead LD are connected to the wire BW. It is electrically connected via.
  • Each effective pad among the plurality of pad electrodes PD of the semiconductor chip CP is electrically connected to each lead LD via a wire BW.
  • each invalid pad (unused pad) of the plurality of pad electrodes PD of the semiconductor chip CP may not be connected to the wire BW, but at least one invalid pad is connected to the lead LD via the wire BW. Electrically connected. That is, in the pad electrode PD, the wire BW is always connected to the effective pad, but the wire BW may or may not be connected to the invalid pad. In this form, the wire BW is connected to at least one of the invalid pads of the semiconductor chip CP.
  • connection relationship among the pad electrode PD, the wire BW, and the lead LD of the semiconductor chip CP will be described in detail later.
  • FIG. 6 is a process flow diagram showing manufacturing steps of the semiconductor device PKG shown in FIGS.
  • FIG. 7 is a process flow diagram showing details of the assembly step of step S4 in the process flow of FIG. 8 to 19 are plan views or cross-sectional views for explaining the manufacturing process of the semiconductor device PKG.
  • a semiconductor wafer (semiconductor substrate) SW is prepared (step S1 in FIG. 6).
  • the semiconductor wafer SW is made of, for example, single crystal silicon and has, for example, a substantially circular planar shape.
  • a wafer process is performed on the semiconductor wafer SW (step S2 in FIG. 6).
  • various semiconductor elements or semiconductor integrated circuits are generally formed on the main surface or surface layer portion of the semiconductor wafer SW, and a wiring structure including one or more wiring layers is formed on the semiconductor wafer SW.
  • the wafer process is also called a pre-process.
  • FIG. 8 corresponds to a plan view of the semiconductor wafer SW at the stage where the wafer process of step S2 is completed
  • FIG. 9 corresponds to a cross-sectional view of the main part of the semiconductor wafer SW at the stage where the wafer process of step S2 is completed. is doing.
  • the main surface of the semiconductor wafer SW is composed of a plurality of semiconductor chip regions (semiconductor element formation regions, unit integrated circuit regions) CPR and a scribe region (scribe) between the semiconductor chip regions CPR.
  • the semiconductor chip regions CPR correspond to regions that become individual semiconductor chips (corresponding to the semiconductor chips CP) when the semiconductor wafer SW is diced in a dicing process described later, and are two-dimensionally formed on the main surface of the semiconductor wafer SW. In general, they are arranged (arranged) side by side (in an array).
  • Each semiconductor chip region CPR has the same dimensions (planar shape) and structure as each other, and each has a rectangular planar shape.
  • the scribe region SCB is a region sandwiched between adjacent semiconductor chip regions CPR, that is, a region between the semiconductor chip regions CPR, and exists in a lattice pattern with respect to the main surface of the semiconductor wafer SW.
  • the region surrounded by the scribe region SCB corresponds to the semiconductor chip region CPR.
  • FIG. 9 shows a semiconductor integrated circuit region CR as a region where semiconductor elements, interlayer insulating films, and wiring layers are formed on the semiconductor wafer SW, that is, a region where a semiconductor integrated circuit is formed.
  • a protective film (insulating film, passivation film) PA for surface protection is formed on the semiconductor integrated circuit region CR.
  • the semiconductor integrated circuit region CR and the protective film PA are formed in each semiconductor chip region CPR of the semiconductor wafer SW and are not formed in the scribe region SCB.
  • the protective film PA is provided with an opening, and the pad electrode PD is exposed from the opening.
  • the pad electrode PD is formed on the uppermost wiring layer of the multilayer wiring structure formed on the main surface of the semiconductor wafer SW.
  • each semiconductor chip region CPR a plurality of pad electrodes PD are arranged along the outer periphery of the semiconductor chip region CPR, and a wiring layer (internal wiring layer) or the like is formed on the semiconductor integrated circuit formed in the semiconductor chip region CPR. It is electrically connected via.
  • step S2 a semiconductor integrated circuit is formed in each semiconductor chip region CPR on the main surface of the semiconductor wafer SW. That is, in step S2, a semiconductor element (for example, a transistor element), an interlayer insulating film and a wiring layer, that is, a semiconductor integrated circuit region CR are formed in each semiconductor chip region CPR on the main surface of the semiconductor wafer SW, and a protective film PA is further formed. It is formed. Accordingly, step S2 can be regarded as a step of forming a semiconductor integrated circuit in each of a plurality of semiconductor chip regions CPR of the semiconductor wafer SW that will be semiconductor chips later.
  • the protective film PA is formed in the semiconductor chip region CPR but is preferably not formed in the scribe region SCB, so that the semiconductor wafer SW can be easily cut in a dicing process of the semiconductor wafer SW described later. it can.
  • each semiconductor chip region CPR has the same configuration, and each semiconductor chip region CPR has a circuit configuration similar to the circuit configuration of the semiconductor chip CP shown in FIG. That is, each semiconductor chip region CPR includes a plurality of pad electrodes PD and an input / output circuit unit 1 described later, a control circuit unit 2 described later, a decoder circuit unit 3 described later, and a memory circuit described later. Part 4 and an internal circuit part 5 to be described later.
  • a probe test (wafer test) is performed using the pad electrode PD in each semiconductor chip region CPR (step S3 in FIG. 6).
  • the probe test in step S3 is a test (inspection) performed before the semiconductor wafer SW is cut in a dicing process described later, and is a test performed on the semiconductor wafer SW, and thus can be regarded as a wafer test.
  • each semiconductor chip region CPR of the semiconductor wafer SW can be performed by the test process of step S3. Specifically, in each semiconductor chip region CPR of the semiconductor wafer SW, a test probe (probe needle, probe) is applied to the exposed pad electrode PD to conduct an electrical test of each semiconductor chip region CPR.
  • a test probe probe needle, probe
  • the probe test can be omitted, but it is more preferable to perform it.
  • step S4 in FIG. 6 an assembly process of the semiconductor device PKG is performed (step S4 in FIG. 6). Specifically, the assembly process of step S4 can be performed as follows (steps S4a to S4f).
  • Step S4a the semiconductor wafer SW is diced (cut), and the semiconductor wafer SW is separated (divided) into individual semiconductor chips.
  • Step S4a the dicing blade rotated at a high speed is run along the scribe area SCB from the front side of the semiconductor wafer SW while the back surface of the semiconductor wafer SW is fixed to the dicing sheet.
  • the semiconductor wafer SW is cut (diced) along the scribe region SCB.
  • the semiconductor wafer SW is separated (divided) into individual semiconductor chip regions CPR by dicing, and each semiconductor chip region CPR becomes an individual semiconductor chip.
  • the separated semiconductor chip corresponds to the semiconductor chip CP, and is used in a die bonding process to be performed later. In this way, a semiconductor chip (CP) is obtained from each semiconductor chip region CPR of the semiconductor wafer SW.
  • step S4b a die bonding step of the semiconductor chip CP is performed, and the semiconductor chip CP is mounted and bonded to the die pad DP of the lead frame LF via the bonding material BD as shown in FIGS. 7 step S4b).
  • the semiconductor chip CP is placed on the upper surface of the die pad DP with the bonding material BD so that the front surface side where the pad electrode PD of the semiconductor chip CP is formed faces upward and the back surface of the semiconductor chip faces the upper surface of the die pad DP.
  • step S4b the back surface of the semiconductor chip CP is bonded to the upper surface of the die pad DP via the bonding material BD.
  • FIG. 10 corresponds to a plan view at the stage where the die bonding process of step S4b is completed
  • FIG. 11 substantially corresponds to a cross-sectional view taken along line AA of FIG.
  • the lead frame LF integrally includes a frame frame (not shown), a plurality of leads LD coupled to the frame frame, and a die pad DP coupled to the frame frame via a plurality of suspension leads TL. Have.
  • step S4c a wire bonding step is performed (step S4c in FIG. 7).
  • the plurality of pad electrodes PD of the semiconductor chip CP and the plurality of leads LD of the lead frame LF are electrically connected via the plurality of wires BW, respectively.
  • Each wire BW has one end connected to the pad electrode PD of the semiconductor chip CP and the other end connected to the lead LD of the lead frame LF.
  • FIG. 12 corresponds to a plan view at the stage where the wire bonding process of step S4c is completed
  • FIG. 13 substantially corresponds to a cross-sectional view taken along line AA of FIG.
  • wires BW1, BW3, BW4, and BW5 shown in FIGS. 28 and 31 to be described later are also formed. That is, the pad electrode PD1 and the lead LD1 are electrically connected via the wire BW1, the pad electrode PD2 and the lead LD3 are electrically connected via the wire BW5, and the pad electrode PD3 and the lead LD3 are electrically connected to the wire BW3.
  • the pad electrode PD4 and the lead LD4 are electrically connected through the wire BW4.
  • FIG. 14 corresponds to a plan view at the stage where the molding process of step S4d is completed, and FIG. 15 substantially corresponds to a cross-sectional view taken along line AA of FIG.
  • step S4d can be performed as follows (FIGS. 16 and 17).
  • 16 and 17 are explanatory diagrams of the molding process, and a cross section corresponding to FIG. 15 is shown.
  • the lead frame LF that has been subjected to the wire bonding process in step S4c is disposed on the mold (lower mold) KG1, as shown in FIG. 16, the lead frame LF is molded with the mold KG1 and the mold. (Upper mold) Fix and clamp (clamp) with KG2. At this time, the outer lead part of the lead LD is sandwiched between the upper surface of the mold KG1 and the lower surface of the mold KG2, but the inner leads of the die pad DP, the semiconductor chip CP, the wire BW, and the lead LD are the molds KG1, KG2. In the cavity CAV. Then, the resin injection gate (injection port, corresponding to the gate GT in FIG.
  • the resin material MR1 is made of, for example, a resin material such as a thermosetting resin material, and may include a filler.
  • a resin material such as a thermosetting resin material
  • an epoxy resin containing a filler can be used as the resin material MR1.
  • the resin material MR1 introduced into the cavities CAV of the molds KG1 and KG2 is cured by heating or the like.
  • the sealing portion MR is formed by the cured resin material MR1. Thereafter, the molds KG1 and KG2 are released, and the lead frame LF on which the sealing portion MR is formed is taken out. Thereby, the structure shown in FIGS. 14 and 15 is obtained.
  • step S4d the molding process of step S4d can be performed.
  • the formed sealing portion MR has a resin injection mark GTK (see FIG. 14).
  • This resin injection mark GTK is a resin injection gate (injection port) when the resin material MR1 for forming the sealing portion MR is injected into the cavity CAV of the molds KG1 and KG2 in the molding process of step S4d. It corresponds to the mark of.
  • the formation position of the resin injection mark GTK in the sealing portion MR is the position of the resin material MR1 when the resin material MR1 is injected into the cavities CAV of the molds KG1 and KG2 in order to form the sealing portion MR. This corresponds to the injection position (position of the gate for resin injection).
  • the leads LD and the suspension leads TL are cut at predetermined positions outside the sealing portion MR. Then, it is separated from the frame of the lead frame LF (step S4e in FIG. 7).
  • step S4f in FIG. 7 corresponds to a plan view at the stage where the lead processing step of step S4f is completed
  • FIG. 19 substantially corresponds to the cross-sectional view taken along the line AA of FIG.
  • step S4a As described above, by performing steps S4a to S4f, the assembly process of the semiconductor device PKG in step S4 is performed. In this way, the semiconductor device PKG is manufactured.
  • step S5 a test (inspection) of the semiconductor device PKG is performed (step S5 in FIG. 6).
  • various tests are performed, and if there is a defective product, it is selected and removed.
  • the test process in step S5 can be performed, for example, by inserting the lead LD, which is an external terminal of the semiconductor device PKG, into a test socket and performing an electrical test.
  • semiconductor devices for example, general-purpose microcomputer products require many types of semiconductor package products according to customer needs and applications.
  • semiconductor chip included in the semiconductor package product is changed for each type of semiconductor package product, it is necessary to prepare the same number of semiconductor chip types as the number of semiconductor package products. Therefore, the manufacturing cost of the semiconductor chip and the semiconductor package using the semiconductor chip is increased.
  • a common semiconductor chip corresponding to the semiconductor chip CP.
  • a 100-pin semiconductor package product, a 144-pin semiconductor package product, a 176-pin semiconductor package product, and a 224-pin semiconductor package product are manufactured using a common semiconductor chip.
  • the number of pins of the semiconductor package corresponds to the number of external terminals (for example, leads) included in the semiconductor package.
  • the pads of the common chip are matched to the number of pins of the semiconductor package product having the largest number of pins.
  • the number of (corresponding to the pad electrode PD) is designed.
  • 224 pads of the common chip are effective pads.
  • a common chip is used. These 224 pads are a mixture of valid pads and invalid pads (unused pads).
  • Effective pads in the common chip are electrically connected to external terminals (leads) via wires.
  • the effective pad in the common chip is a pad capable of transmitting signals to / from the outside of the common chip (for example, a mother board on which the semiconductor package product is mounted or other semiconductor package products).
  • the invalid pad in the common chip is forced into a state (invalid state or off state) in which signal transmission to the outside (outside the common chip) is forcibly forced by a circuit in the common chip. ing.
  • the common chip is used except for manufacturing a semiconductor package product having the maximum number of pins (here, 224 pins).
  • An invalid pad (unused pad) is generated in the 224 pads.
  • a molding process for resin-sealing the semiconductor chip, the wires, and the external terminals is performed. Specifically, after the wire bonding step, the semiconductor chip, the wire, and the external terminal are arranged in the cavity of the mold (corresponding to the molds KG1 and KG2), and then the mold is inserted in the cavity. By injecting a resin material (corresponding to the resin material MR1) and curing the injected resin material, a resin sealing portion (corresponding to the sealing portion MR) is formed. The semiconductor chip and the wire and a part of the external terminal are sealed and protected by the resin sealing portion.
  • a resin material corresponding to the resin material MR1
  • a resin sealing portion corresponding to the sealing portion MR
  • the resin material for molding When the resin material for molding is injected into the cavity of the mold for molding, the injected resin material collides with the wire and deforms the wire, and the deformed wire comes into contact with the adjacent wire. There is a possibility.
  • the phenomenon that the resin material injected into the cavity of the mold die collides with the wire and deforms the wire is hereinafter referred to as “wire flow”.
  • the wire flow is generated when the resin material injected into the cavity of the mold die collides with the wire at high speed, and the wire flow is more likely to occur as the speed of the resin material at the time of collision increases.
  • the resin material hardens while the wire flow occurs and the adjacent wires are in contact with each other, the adjacent wires are short-circuited, so it is necessary to remove them by inspection after manufacturing the semiconductor package.
  • the manufacturing yield is lowered, and the manufacturing cost of the semiconductor package is increased.
  • FIG. 20 and FIG. 21 are plan views schematically showing a main part of a wire bonding process when a semiconductor package product is manufactured using a common chip.
  • FIG. 20 corresponds to the case where a 224-pin semiconductor package product is manufactured using a common chip having 224 pads
  • FIG. 21 shows a common chip having 224 pads. It corresponds to the case where a 100-pin semiconductor package product is manufactured. Even when a 144-pin or 176-pin semiconductor package product is manufactured, the basic concept is the same as FIG.
  • some of the 224 pads (corresponding to the pad electrode PD) of the common chip are shown.
  • the ten pads P1 to P10 shown are all valid pads, and the corresponding leads (corresponding to the leads LD, not shown in FIG. 20) are respectively connected to the wires W1 (corresponding to the wires BW). ) Is connected through.
  • the corresponding leads corresponding to the above leads LD, FIG.
  • wires W1 are not connected to each other via wires W1 (corresponding to the wire BW), but the four pads P4, P5, P6, P7, and P8 are invalid pads and have no corresponding leads.
  • the wire is not connected. That is, since the number of leads (number of pins) is smaller in the case of FIG. 21 than in the case of FIG. 20, an invalid pad (unused pad) is generated in the pad of the common chip. .
  • the pads P1 to P10 of the common chip are all effective pads and are connected to the corresponding leads via the wires W1, the interval between the adjacent wires W1 is relatively small. Yes.
  • the wire flow is unlikely to occur. This is because the resin material injected into the cavity of the mold proceeds along the resin traveling direction YG1 indicated by the arrow in FIG. 20 and sequentially collides with the ten wires W1 connected to the pads P1 to P10. This is because the momentum of progress weakens every time it collides with the wire W1, so that the speed of the resin material does not have to be so high when it collides with any of the wires W1, and the wire W1 is difficult to deform.
  • P1, P2, P3, P9, and P10 are effective pads and are connected to the corresponding leads via wires W1, respectively, but pads P4 to P8 are invalid pads (unused). Since no corresponding lead exists, the wire is not connected. For this reason, in the case of FIG. 21, among the five wires W1 connected to the pads P1, P2, P3, P9, and P10, between the wire W1a connected to the pad P9 and the wire W1b connected to the pad P3. The interval is considerably larger. When the resin sealing process is performed in such a state, a wire flow is likely to occur in the wire W1b connected to the pad P3. This will be described with reference to FIG. FIG. 22 is an explanatory diagram when the resin sealing step is performed in the state of FIG.
  • the resin material injected into the cavity of the mold proceeds along the resin traveling directions YG1, YG2, and YG3 in FIG. 21, and is applied to the five wires W1 connected to the pads P1, P2, P3, P9, and P10. Collisions in order.
  • the resin material flowing toward the wire W1b connected to the pad P3 after colliding with the wire W1a connected to the pad P9 collides with the wire W1b because the distance from the wire W1a to the wire W1b is large.
  • the wire W1b is deformed by colliding with the wire W1b at a considerably high speed, and a wire flow is generated in the wire W1b. If the wire W1b is deformed and comes into contact with the adjacent wire W1c, the wire W1b connected to the pad P3 and the wire W1c connected to the pad P2 are electrically short-circuited. Manufacturing yield decreases.
  • the first method As an effective technique as a measure against wire flow, there is a technique of increasing the pad interval (pitch) in the semiconductor chip, and this technique is referred to as a first technique.
  • the first method if the pad spacing (pitch) is increased, the spacing between adjacent wires inevitably increases. Therefore, even if a wire flow occurs and the wire is deformed, the deformed wire is adjacent to the adjacent wire. This makes it difficult to contact the wire and the wire flow is less likely to cause a short circuit of the wire. For this reason, the first method is a method for suppressing an adverse effect (a short circuit between wires) when the wire flow is generated, rather than being effective for suppressing the generation of the wire flow.
  • FIG. 23 corresponds to the case where the first method is applied to the configuration of FIG.
  • the distances L1, L2 between the pads P1, P2, P3 are made larger than in the case of FIG. 21, thereby the wires W1d, W1c, W1b connected to the pads P1, P2, P3.
  • the intervals L3 and L4 are also larger than in the case of FIG. Therefore, in the case of FIG. 23, even if the wire flow is generated and the wire W1b is deformed, the distance L4 between the wire W1b and the wire W1c is large, so that the deformed wire W1b contacts the adjacent wire W1c. It becomes difficult. Therefore, in the case of FIG. 23, even if a wire flow occurs, it is difficult for the wires to be short-circuited with each other. Therefore, it is possible to suppress a decrease in manufacturing yield of the semiconductor device due to the wire flow.
  • the first method is a method of increasing the pad interval (pitch) in the semiconductor chip
  • the size of the semiconductor chip is increased.
  • An increase in the size of the semiconductor chip that is, an increase in the size of the semiconductor chip leads to an increase in the size of a semiconductor package manufactured using the semiconductor chip and an increase in manufacturing cost.
  • a technique in which a dummy pad is provided on a semiconductor chip and a dummy wire is connected to the dummy pad there is a technique in which a dummy pad is provided on a semiconductor chip and a dummy wire is connected to the dummy pad, and this technique is referred to as a second technique.
  • the second method if a dummy pad is provided on a semiconductor chip and a dummy wire is provided on the dummy pad, the amount of wires (including dummy wires) between the dummy wires is smaller than that in the case where the dummy wires are not disposed. The interval is reduced.
  • the second method is an effective method for suppressing the occurrence of wire flow.
  • FIG. 24 corresponds to the case where the second method is applied to the configuration of FIG. Therefore, in FIG. 24, a dummy pad DM is provided between the pad P6 and the pad P7, and the dummy pad DM and the lead are connected by a dummy wire DW.
  • the resin material that has traveled along the resin traveling direction YG1 collides with the wire W1a and then flows toward the wire W1b along the resin traveling method YG2, but from the wire W1a to the wire W1b. Since the distance is large, it is accelerated until it collides with the wire W1b, and collides with the wire W1b at a considerably high speed to deform the wire W1b.
  • the second method is a method of providing a dummy pad in a semiconductor chip
  • the size of the semiconductor chip is increased.
  • the dummy pad DM is a pad that is simply added so that the dummy wire DW can be disposed, and is not connected to the circuit in the common chip, and is an electrically unnecessary pad, thus preventing wire flow.
  • adding the dummy pad DM causes an increase in the size of the semiconductor chip, that is, an increase in the size of the semiconductor chip.
  • the added dummy pad DM becomes unnecessary when a 224-pin semiconductor package is manufactured using the common chip.
  • a dummy pad DM is added to the common chip so as to prevent the occurrence of wire flow
  • a 224-pin semiconductor chip can be used using the common chip.
  • the added dummy pad DM becomes an obstacle, and the common chip is increased in size.
  • An increase in the size of the semiconductor chip that is, an increase in the size of the semiconductor chip leads to an increase in the size of a semiconductor package manufactured using the semiconductor chip and an increase in manufacturing cost.
  • both the first method and the second method are effective as countermeasures against the wire flow, the size of the semiconductor chip is increased, so that it is strongly demanded in recent years to reduce the size and the size of the semiconductor package. It is against the demand for cost.
  • FIG. 25 is a circuit block diagram showing a circuit configuration of the semiconductor chip CP.
  • the semiconductor chip CP has an input / output circuit section (I / O circuit section, I / O buffer circuit section) 1 connected to each pad electrode PD.
  • the semiconductor chip CP further includes a control circuit unit 2, a decoder circuit unit 3, a memory circuit unit 4, and an internal circuit unit 5.
  • FIG. 25 for the sake of easy understanding, four pad electrodes PD and four input / output circuit portions 1 corresponding to the four pad electrodes PD are shown.
  • the PD and the corresponding input / output circuit unit 1 are formed on the semiconductor chip CP.
  • the semiconductor In the chip CP, 224 pad electrodes PD and an input / output circuit unit 1 corresponding to each of them are formed.
  • the input / output circuit section 1 is connected to all the pad electrodes PD. For this reason, the pad electrode to which the corresponding input / output circuit unit 1 is not connected is not provided in the semiconductor chip CP.
  • the dummy pad DM described above is an electrically unnecessary pad and is not connected to the input / output circuit unit 1. For this reason, the semiconductor chip CP is not formed corresponding to the above-described dummy pad DM.
  • each pad electrode PD is connected to the internal circuit unit 5 via the input / output circuit unit 1 connected to the pad electrode PD. That is, the input / output circuit section 1 is interposed between each pad electrode PD and the internal circuit section 5.
  • the input / output circuit unit 1 controls transmission of signals between the pad electrode PD and the internal circuit unit 5. That is, the input / output circuit unit 1 inputs a signal input from the pad electrode PD into the semiconductor chip CP to the internal circuit unit 5 through the input / output circuit unit 1 or outputs from the internal circuit unit 5. It is possible to control the output of the signal from the pad electrode PD to the outside of the semiconductor chip CP via the input / output circuit unit 1.
  • the control circuit unit 2 is connected to the input / output circuit unit 1 and controls the input / output circuit unit 1. That is, the package information (information) stored in the storage circuit unit 4 is decoded by the decoder circuit unit 3, and the control circuit unit 2 controls the input / output circuit unit 1 based on the decoded package information.
  • the memory circuit unit 4 is composed of a nonvolatile memory such as a flash memory, for example.
  • a package code (package information) indicating the number of pins of a semiconductor package (PKG) manufactured using the semiconductor chip CP is stored in the memory circuit unit 4 of the semiconductor chip CP as package information.
  • the decoder circuit unit 3 is a circuit that decodes the package code read from the storage circuit unit 4.
  • the decoder circuit unit 3 decodes the package code read from the storage circuit unit 4, generates a decode signal corresponding to the number of pins indicated by the package code, and outputs the decoded signal to the control circuit unit 2.
  • the control circuit unit 2 switches whether each input / output circuit unit 1 is enabled or forcibly disabled.
  • the pad electrode PD connected to the input / output circuit unit 1 becomes an effective pad, and a signal input from the pad electrode PD is input to the input / output circuit.
  • the signal transmitted from the internal circuit unit 5 to the internal circuit unit 5 through the unit 1 or the signal transmitted from the internal circuit unit 5 can be output from the pad electrode PD to the outside of the semiconductor chip CP through the input / output circuit unit 1. become.
  • the pad electrode PD connected to the input / output circuit unit 1 becomes an invalid pad (unused) and is input from the pad electrode PD.
  • a signal cannot be transmitted to the internal circuit unit 5 through the input / output circuit unit 1, and a signal from the internal circuit unit 5 cannot be output from the pad electrode PD through the input / output circuit unit 1. .
  • the control circuit unit 2 is a circuit that selects / controls each control terminal (input / output enable, etc.) of the input / output circuit unit 1.
  • the control circuit unit 2 receives input data or output data between the CPU (Central Processing Unit) or peripheral IP (IP core: Intellectual Property Core) included in the internal circuit unit 5 and the input / output circuit unit 1. Select a transmission path.
  • the storage circuit unit 4 stores the package code, but may further store information other than the package code.
  • the internal circuit unit 5 is a circuit that transmits a signal to and from a circuit outside the semiconductor chip CP via the pad electrode PD, and includes, for example, a CPU and a peripheral IP.
  • the internal circuit unit 5 may include a plurality of circuit units (circuit blocks).
  • FIG. 25 shows four pad electrodes PD1, PD2, PD3, and PD4 as pad electrodes PD included in the semiconductor chip CP.
  • the pad electrodes PD1, PD2, PD3, and PD4 are formed of the semiconductor chip CP.
  • the pad electrodes PD2 and PD3 are disposed between the pad electrode PD1 and the pad electrode PD4.
  • the pad electrode PD2 is closer to the pad electrode PD1
  • the pad electrode PD3 is the pad electrode. It is on the side close to PD4. That is, there is a pad electrode PD2 between the pad electrode PD3 and the pad electrode PD1, and there is a pad electrode PD3 between the pad electrode PD4 and the pad electrode PD2.
  • One input / output circuit unit 1 is provided for one pad electrode PD.
  • the input / output circuit portion 1 provided for the pad electrode PD1 is referred to as an input / output circuit portion 1a
  • the input / output circuit portion 1 provided for the pad electrode PD2 is referred to as an input / output circuit portion 1b.
  • the input / output circuit unit 1 provided for the PD 3 is referred to as an input / output circuit unit 1c
  • the input / output circuit unit 1 provided for the pad electrode PD4 is referred to as an input / output circuit unit 1d.
  • the input / output circuit unit 1a is connected to the pad electrode PD1, and the pad electrode PD1 is connected to the internal circuit unit 5 through the input / output circuit unit 1a.
  • the input / output circuit portion 1b is connected to the pad electrode PD2, and the pad electrode PD2 is connected to the internal circuit portion 5 through the input / output circuit portion 1b.
  • the input / output circuit portion 1c is connected to the pad electrode PD3, and the pad electrode PD3 is connected to the internal circuit portion 5 through the input / output circuit portion 1c.
  • the input / output circuit portion 1d is connected to the pad electrode PD4, and the pad electrode PD4 is connected to the internal circuit portion 5 via the input / output circuit portion 1d.
  • FIGS. 27 and 28 correspond to the case where a 100-pin, 144-pin, or 176-pin semiconductor package (PKG) is manufactured. is doing.
  • FIG. 27 the technical idea of the present embodiment is not applied, while in the case of FIG. 28, the technical idea of the present embodiment is applied.
  • a plurality of types of semiconductor packages having different numbers of pins are manufactured using one type of semiconductor chip CP. That is, in contrast to manufacturing a plurality of types of semiconductor packages having different numbers of pins, a semiconductor chip is shared, and the common semiconductor chip corresponds to the semiconductor chip CP.
  • a case where a 224-pin semiconductor package, a 176-pin semiconductor package, a 144-pin semiconductor package, and a 100-pin semiconductor package are manufactured using the semiconductor chip CP will be described as an example.
  • the number of pins of a semiconductor package corresponds to the number of external terminals (here, leads LD) included in the semiconductor package.
  • a semiconductor package having the maximum number of pins (here, a 224-pin semiconductor package) is selected as the common semiconductor chip CP. It corresponds to the case where it manufactured using.
  • the plurality of pad electrodes PD included in the semiconductor chip CP are all effective pads and are electrically connected to the leads LD via the wires BW. This is because, among a plurality of types of semiconductor packages that can be manufactured using a common semiconductor chip CP, a pad electrode PD that the semiconductor chip CP has in accordance with a semiconductor package having the maximum number of pins (here, a 224-pin semiconductor package).
  • each pad electrode PD of the semiconductor chip CP corresponds to the semiconductor package PKG.
  • wires BW one end of each wire BW is connected to each pad electrode PD of the semiconductor chip CP, and the other end of each wire BW is connected to each lead LD.
  • the effective pad corresponds to a pad (pad electrode) capable of inputting a signal to a circuit in the semiconductor chip CP or outputting a signal from the circuit of the semiconductor chip CP through the pad (pad electrode).
  • the number of leads LD of the semiconductor package (PKG) matches the number of effective pads in the semiconductor chip CP.
  • the effective pad is electrically connected to each corresponding lead LD via a wire BW.
  • a circuit in the semiconductor chip CP is connected from each lead LD via the wire BW and the effective pad connected to the lead LD.
  • a signal can be input to the lead LD, or a signal can be output from the circuit in the semiconductor chip CP to the lead LD via the effective pad and the wire BW connected to the effective pad.
  • the four pad electrodes PD1, PD2, PD3, and PD4 shown in FIG. 26 are all effective pads, and the corresponding leads LD (LD1, LD2, LD3, and LD4) exist. That is, the lead LD1 corresponds to the pad electrode PD1, the pad electrode PD1 and the lead LD1 are electrically connected via the wire BW1, the lead LD2 corresponds to the pad electrode PD2, and the pad electrode PD2 And the lead LD2 are electrically connected through the wire BW2.
  • the lead LD3 corresponds to the pad electrode PD3, the pad electrode PD3 and the lead LD3 are electrically connected via the wire BW3, the lead LD4 corresponds to the pad electrode PD4, and the pad electrode PD4 And the lead LD4 are electrically connected through the wire BW4.
  • the wire BW1 corresponds to the wire BW connecting the lead LD1 and the pad electrode PD1
  • the wire BW2 corresponds to the wire BW connecting the lead LD2 and the pad electrode PD2
  • the wire BW3 is the lead
  • the wire BW4 corresponds to the wire BW connecting the lead LD4 and the pad electrode PD4.
  • a signal is transmitted between the lead LD1 and the internal circuit portion 5 of the semiconductor chip CP via the wire BW1, the pad electrode PD1, and the input / output circuit portion 1a, and the lead LD2 and the semiconductor chip CP. Signals are transmitted to and from the internal circuit section 5 via the wire BW2, the pad electrode PD2, and the input / output circuit section 1b.
  • a signal is transmitted between the lead LD3 and the internal circuit portion 5 of the semiconductor chip CP via the wire BW3, the pad electrode PD3, and the input / output circuit portion 1c, and the lead LD4 and the internal circuit portion of the semiconductor chip CP. 5, signals are transmitted via the wire BW4, the pad electrode PD4, and the input / output circuit unit 1d.
  • the case of FIG. 27 and the case of FIG. 28 are more than a semiconductor package having a maximum number of pins (here, a 224-pin semiconductor package) among a plurality of types of semiconductor packages that can be manufactured using a common semiconductor chip CP.
  • a semiconductor package having a small number of pins here, a 176-pin, 144-pin or 100-pin semiconductor package
  • the pad electrode PD included in the semiconductor chip CP includes a mixture of effective pads and invalid pads (unused pads).
  • the number of pad electrodes PD included in the semiconductor chip CP is set in accordance with the semiconductor package having the maximum number of pins (here, 224 pins). This is because the number of effective pads designed and in the semiconductor chip CP is determined by the number of pins of the semiconductor package to be manufactured. If the number of pins of the semiconductor package is reduced, the total number of pad electrodes PD of the semiconductor chip CP is not changed, but the number of effective pads of the pad electrodes PD is reduced, and pad electrodes PD other than the effective pads are ineffective pads (not yet). Used pad).
  • the pad electrodes PD1, PD2, PD3, and PD4 are effective pads, but the pad electrode PD2 is an ineffective pad. (Unused pad).
  • the number of leads LD is small, and the number of effective pads in the semiconductor chip CP corresponds to the number of leads LD.
  • the number of pad electrodes PD of the semiconductor chip CP is designed to be 224 and a 224-pin semiconductor package is manufactured using the semiconductor chip CP, all of the 224 pad electrodes PD of the semiconductor chip CP are It becomes an effective pad.
  • a 176-pin semiconductor package product is manufactured using the semiconductor chip CP, 176 pad electrodes PD out of 224 pad electrodes PD of the semiconductor chip CP become effective pads, and the remaining 48 pieces.
  • the pad electrode PD becomes an invalid pad.
  • 144 pad electrodes PD among the 224 pad electrodes PD of the semiconductor chip CP serve as effective pads, and the remaining 80 pads.
  • the pad electrode PD becomes an invalid pad.
  • the pad electrode PD of the semiconductor chip CP is a mixture of valid pads and invalid pads.
  • pad electrodes PD of the semiconductor chip CP effective pads (here, pad electrodes PD1, PD3, and PD4) are interposed between the pad electrode PD (effective pad) and the internal circuit unit 5 via the input / output circuit unit 1. Signal transmission is possible, and the effective pad is electrically connected to the lead LD via the wire BW. Therefore, signals are transmitted between the internal circuit portion 5 of the semiconductor chip CP and the leads LD via the wires BW, the effective pads (pad electrodes PD1, PD3, PD4) and the input / output circuit portion 1. It has become.
  • the invalid pad (here, the pad electrode PD2) is configured such that the signal cannot be transmitted between the pad electrode PD (invalid pad) and the internal circuit unit 5.
  • the input / output circuit unit 1 interposed between the invalid pad and the internal circuit unit 5 is controlled by the control circuit unit 2. Specifically, the information stored in the storage circuit unit 4 is decoded by the decoder circuit unit 3, and the control circuit unit 2 controls the input / output circuit unit 1 based on the decoded information.
  • the input / output circuit unit 1 interposed between the invalid pad and the internal circuit unit 5 is controlled by the control circuit unit 2 so that signals cannot be transmitted to the internal circuit unit 5.
  • the invalid pad in the semiconductor chip CP outputs a signal from a circuit in the semiconductor chip CP from the invalid pad during the operation of the semiconductor device PKG, that is, while the power supply voltage is supplied to the semiconductor device PKG.
  • the signal input from the invalid pad is controlled so that it cannot be transmitted to the circuit in the semiconductor chip CP. That is, in the semiconductor chip CP, the invalid pad corresponds to a pad electrode that is controlled so that it cannot function as an input terminal or an output terminal during the operation of the semiconductor device PKG.
  • package information indicating the 224-pin semiconductor package is stored in the storage circuit unit 4 of the semiconductor chip CP.
  • the package information stored in the memory circuit unit 4 is decoded by the decoder circuit unit 3, and the control circuit unit 2 controls the input / output circuit unit 1 based on the decoded package information, and all the pad electrodes PD (here, pad electrodes PD1, PD2, PD3, PD4) functions as an effective pad.
  • package information indicating the 100-pin semiconductor package is stored in the storage circuit unit 4 of the semiconductor chip CP.
  • the package information stored in the storage circuit unit 4 is decoded by the decoder circuit unit 3, and the control circuit unit 2 controls the input / output circuit unit 1 based on the decoded package information, and some pads
  • the electrode PD here, the pad electrodes PD1, PD3, PD4
  • the remaining pad electrode PD here, the pad electrode PD2
  • the effective pad in the semiconductor chip CP can input a signal to a circuit in the semiconductor chip CP or output a signal from the circuit of the semiconductor chip CP through the effective pad.
  • the effective pad in the semiconductor chip CP is a pad to be electrically connected to the lead LD which is an external terminal, and a signal output from the effective pad is output from the lead LD to the outside of the semiconductor package, or the semiconductor chip CP. It is used to input a signal input to the lead LD from the outside of the package from the effective pad to a circuit in the semiconductor chip CP. That is, the effective pad in the semiconductor chip CP is a pad used for a signal transmission path. In other words, the effective pad is used for inputting a signal to a circuit in the semiconductor chip CP or outputting a signal from a circuit in the semiconductor chip CP. It is a pad.
  • the effective pads (here, the pad electrodes PD1, PD3, PD4) of the semiconductor chip CP are respectively wired to the corresponding leads LD (LD1, LD3, LD4). They are electrically connected via BW (BW1, BW3, BW4). Specifically, the pad electrode PD1 and the lead LD1 are electrically connected via the wire BW1, the pad electrode PD3 and the lead LD3 are electrically connected via the wire BW3, and the pad electrode PD4 and the lead LD4 are electrically connected. Are electrically connected via a wire BW4.
  • the signal transmission path between the leads LD1, LD3, LD4 and the internal circuit portion 5 of the semiconductor chip CP is common in the cases of FIG. 26, FIG. 27, and FIG. That is, a signal is transmitted between the lead LD1 and the internal circuit portion 5 of the semiconductor chip CP via the wire BW1, the pad electrode PD1, and the input / output circuit portion 1a. A signal is transmitted between the lead LD3 and the internal circuit portion 5 of the semiconductor chip CP via the wire BW3, the pad electrode PD3, and the input / output circuit portion 1c. A signal is transmitted between the lead LD4 and the internal circuit portion 5 of the semiconductor chip CP via the wire BW4, the pad electrode PD4, and the input / output circuit portion 1d.
  • a signal is input from each lead LD (LD1, LD3, LD4) to a circuit in the semiconductor chip CP via the wire BW (BW1, BW3, BW4) connected to the lead LD and the effective pad.
  • a signal can be output from the circuit in the semiconductor chip CP to the lead LD via the effective pad and the wire BW (BW1, BW3, BW4) connected to the effective pad.
  • the lead LD functions as an external terminal of the semiconductor package, and between the internal circuit portion 5 of the semiconductor chip CP and each lead LD.
  • signal transmission is performed via the wire BW, the effective pad (pad electrode PD), and the input / output circuit unit 1.
  • the pad electrode PD2 is an effective pad, but in the case of FIG. 27 and FIG. 28, the pad electrode PD2 is an invalid pad (unused pad).
  • the wire BW is not connected to the invalid pad (pad electrode PD2).
  • one end of the wire BW5 is also connected to the invalid pad (pad electrode PD2).
  • the other end of the wire BW5 is connected to the lead LD3. That is, in the case of FIG.
  • one end of each of the two wires BW3 and BW5 is connected to the lead LD3, and the other end of one wire BW3 is the effective pad (pad electrode PD3) of the semiconductor chip CP.
  • the other end of the other wire BW5 is connected to the invalid pad (pad electrode PD2) of the semiconductor chip CP.
  • the wire BW5 corresponds to the wire BW connecting the lead LD3 and the pad electrode PD2.
  • a path through which a signal is transmitted between the lead LD3 and the semiconductor chip CP is a path that connects the pad electrode PD3 (effective pad) of the semiconductor chip CP and the lead LD3 via the wire BW3.
  • a path connecting the pad electrode PD2 (invalid pad) of the semiconductor chip CP and the lead LD3 via the wire BW5 does not function as a path for transmitting a signal between the semiconductor chip CP and the lead LD3.
  • the case of FIG. 28 is that the wire BW5 for connecting the invalid pad of the semiconductor chip CP and the lead LD3 is added to the case of FIG.
  • the wire BW5 does not function as a signal transmission path between the semiconductor chip CP and the lead LD3, and is electrically meaningless.
  • a wire BW5 that is electrically meaningless is added as shown in FIG. That is, as compared with the case of FIG. 27, in the case of FIG. 28, the addition of the wire BW5 which is electrically meaningless can provide the effect of suppressing or preventing the occurrence of the wire flow described above.
  • the resin material MR1 injected into the cavity CAV of the molds KG1 and KG2 in the resin sealing process is the resin indicated by the arrow in FIG. It proceeds along the traveling direction YG4 and collides with the wire BW1, the wire BW3, and the wire BW4 in this order. At this time, reflecting the fact that the wire BW is not connected to the pad electrode PD2 which is an invalid pad, the distance between the wire BW1 and the wire BW3 is increased, so that the wire BW1 collides with the wire BW1.
  • the resin material MR1 flowing toward the wire BW3 is considerably accelerated before colliding with the wire BW3, and collides with the wire BW3 at a considerably high speed. As a result, the wire BW3 may be deformed, and a wire flow may occur in the wire BW3. This leads to a decrease in the manufacturing yield of the semiconductor package.
  • the resin material MR1 injected into the cavity CAV of the molds KG1 and KG2 in the resin sealing process (the above step S4d also corresponds to the molding process) is indicated by an arrow in FIG.
  • the resin travels along the resin traveling direction YG5 and collides with the wire BW1, the wire BW5, the wire BW3, and the wire BW4 in order.
  • the resin material MR1 that flows toward the wire BW3 after colliding with the wire BW1 once collides with the wire BW5 arranged between the wires BW1 and BW3, and then flows toward the wire BW3 and flows into the wire BW3. Collide with W3.
  • the speed of the resin material MR1 that collides with the wire BW3 in FIG. 28 is slower than the speed of the resin material MR1 that collides with the wire BW3 in FIG. For this reason, in the case of FIG. 28, the speed of the resin material MR1 at the time of the collision is reduced, so that even if the resin material MR1 collides, the wire BW3 is not easily deformed, and the occurrence of wire flow in the wire BW3 is suppressed or prevented. can do.
  • the resin traveling direction is opposite to the resin traveling direction YG5.
  • the resin material MR1 injected into the cavities CAV of the molds KG1 and KG2 in the resin sealing process proceeds along the resin traveling direction YG6, and the wires BW4, BW3, BW5, and wires Collisions with BW1 in order.
  • the resin material MR1 flowing toward the wire BW1 after colliding with the wire BW3 once collides with the wire BW5 arranged between the wires BW3 and BW1, and then flows toward the wire BW1 Collide with W1.
  • the invalid pad (pad electrode PD2) of the semiconductor chip CP and the lead LD3 are connected by the wire BW5, and the wire BW5 that does not function as a signal transmission path functions as a signal transmission path. This is used to prevent the wire flow from occurring in the wire BW3.
  • the pad electrode PD2 is an invalid pad in the semiconductor chip CP.
  • the pad electrode PD2 is an effective pad in the semiconductor chip CP. That is, since a plurality of types of semiconductor packages having different numbers of pins can be manufactured using the semiconductor chip CP, the pad electrode PD2 is configured to be able to switch between an effective pad and an ineffective pad. For this reason, when a 100-pin semiconductor package is manufactured using the semiconductor chip CP, even if the pad electrode PD2 is an invalid pad and is an electrically unnecessary pad, the semiconductor chip CP is used to manufacture 224. When a pin semiconductor package is manufactured, the pad electrode PD2 is an effective pad and an electrically necessary pad.
  • the pad electrode PD2 is also a necessary pad in designing and manufacturing the semiconductor chip CP. For this reason, in the case of FIG. 28, the pad electrode PD2 is not provided with an unnecessary pad, but is provided as a pad necessary for design.
  • the semiconductor chip CP uses the pad electrode PD2 as an effective pad.
  • the semiconductor device PKG uses the pad electrode PD2 fixed to the invalid pad.
  • the pad electrode PD2 is an invalid pad in the case of FIG. 28 and is electrically unnecessary, if the pad electrode PD2 is not provided in the semiconductor chip CP, a common semiconductor chip CP is used. In this case, the pad electrode PD2 cannot be deleted in the case of FIG. Therefore, in the case of FIG. 28, even if the pad electrode PD2 which is an invalid pad exists, the presence of the pad electrode PD2 does not cause an increase in the size of the semiconductor chip CP, and the semiconductor chip CP is increased in size. Not connected.
  • the wire flow problem is solved by connecting the wire BW5 to the pad electrode PD2 which is an invalid pad in the case of FIG. 28. This is different from the method of providing the dummy pad DM described with reference to FIG.
  • a pad not connected to a circuit in the common chip is provided as the dummy pad DM
  • a 224-pin semiconductor package is manufactured using the common chip to which the dummy pad DM is added. In doing so, the added dummy pad DM becomes completely unnecessary. For this reason, the enlargement of a semiconductor chip will be invited.
  • the wire flow is prevented by connecting the wire BW5 to the pad electrode PD2 of the semiconductor chip CP in the case of FIG. 28, but the common semiconductor chip CP as shown in FIG.
  • the pad electrode PD2 is used as an effective pad and becomes a signal transmission path. Therefore, the pad electrode PD2 of the semiconductor chip CP is a necessary pad electrode without considering the problem of preventing the wire flow.
  • the semiconductor device CP It can be said that the size of the chip CP is not increased. Therefore, in the present embodiment, the semiconductor chip CP can be downsized, the semiconductor package manufactured using the semiconductor chip CP can be downsized, and the manufacturing cost can be reduced. Can do.
  • this embodiment considers manufacturing a plurality of types of semiconductor packages having different numbers of pins using a common semiconductor chip, and issues of wire flow when manufacturing a semiconductor package with the maximum number of pins.
  • a semiconductor package with a small number of pins we realized that there was a problem of wire flow due to the generation of invalid pads (unused pads). It is obtained.
  • an ineffective pad that is inevitably generated is used, and one end of the wire (BW5) is connected to the ineffective pad (pad electrode PD2). And the other end of the wire (BW5) is connected to the lead (LD3), thereby solving the problem of wire flow.
  • the wire flow can be suppressed or prevented, so that the manufacturing yield of the semiconductor device (semiconductor package) can be improved, the semiconductor chip can be miniaturized, and the semiconductor manufactured using the semiconductor chip The size of the device (semiconductor package) can be reduced.
  • the other end of the wire BW (here, the wire BW5) whose one end is connected to the invalid pad (here, the pad electrode PD2) is a lead electrically connected to the valid pad via the wire BW. It is connected to the LD (here, the lead LD3). That is, the wire flow prevention wire (here, the wire BW5) has one end connected to the invalid pad and the other end connected to the lead LD (here, the lead LD3) serving as a signal transmission path.
  • the provision of the wire flow prevention wire (here, the wire BW5) not only does not need to add an unnecessary pad electrode such as the dummy pad DM but also does not need to add an unnecessary lead. .
  • By eliminating unnecessary leads it is possible to reduce the size of the semiconductor package (PKG).
  • a semiconductor package (PKG) can be manufactured using a general-purpose lead frame, and thus manufacturing costs can be reduced.
  • each pad electrode PD of the semiconductor chip CP is included in the semiconductor chip CP. It is connected to a circuit (internal circuit unit 5), and is configured to be able to switch between a valid pad and an invalid pad.
  • FIG. 29 is a circuit diagram for explaining a specific method for switching the pad electrode PD to be an effective pad or an invalid pad.
  • FIG. 30 is an explanatory diagram showing a configuration example of a region RG1 surrounded by a dotted line in FIG.
  • FIG. 29 is a more specific view of a part of FIG. 25. The part surrounded by a two-dot chain line in FIG. 29 is included in the control circuit unit 2 in FIG.
  • the input / output circuit section 1 is connected to each pad electrode PD, and the pad electrode PD and the internal circuit section 5 are connected via the input / output circuit section 1. Since the input / output circuit unit 1 is interposed between the pad electrode PD and the internal circuit unit 5, it is possible to control signal transmission between the pad electrode PD and the internal circuit unit 5 by the input / output circuit unit 1. it can.
  • the control circuit unit 2 has selection circuits (multiplexers) 2a, 2b, 2c, and 2d for each input / output circuit unit 1. Specifically, as shown in FIG. 29, a selection circuit 2a and a selection circuit 2b are connected in multiple stages between the internal circuit unit 5 and the control terminal on the output side of the input / output circuit unit 1, and the selection circuit 2b. Is provided on the side close to the input / output circuit section 1. A selection circuit 2c and a selection circuit 2d are connected in multiple stages between the internal circuit unit 5 and the input side control terminal of the input / output circuit unit 1, and the selection circuit 2d is provided on the side close to the input / output circuit unit 1. It has been.
  • the selection circuit 2a receives the signal (11) from the internal circuit unit 5 and the ground potential, and one of them is output and input to the selection circuit 2b. While the selection signal is not input to the selection circuit 2a, the selection circuit 2a outputs a ground potential. When the selection signal (signal 12) is input to the selection circuit 2a, the selection circuit 2a The input signal (11) is output.
  • the selection circuit 2b receives the output of the selection circuit 2a and the ground potential, one of which is output and input to the control terminal on the output side of the input / output circuit section 1. While the selection signal is not input to the selection circuit 2b, the selection circuit 2b outputs the input from the selection circuit 2a, and when the selection signal (decode signal from the decoder circuit unit 3) is input to the selection circuit 2b, The selection circuit 2b outputs a ground potential. The output of the selection circuit 2b is input to the output-side control terminal of the input / output circuit unit 1 (control terminal of the output circuit unit).
  • the input / output circuit unit 1 transmits a signal from the internal circuit unit 5 to the pad electrode PD via the input / output circuit unit 1. Is in an impossible state.
  • the selection circuit 2c receives the signal (14) from the internal circuit unit 5 and the ground potential, one of which is output and input to the selection circuit 2d. While the selection signal is not input to the selection circuit 2c, the selection circuit 2c outputs a ground potential. When the selection signal (signal 15) is input to the selection circuit 2c, the selection circuit 2c The input signal (14) is output.
  • the selection circuit 2d receives the output of the selection circuit 2c and the ground potential, one of which is output and input to the control terminal on the input side of the input / output circuit unit 1. While the selection signal is not input to the selection circuit 2d, the selection circuit 2d outputs the input from the selection circuit 2c, and when the selection signal (decode signal from the decoder circuit unit 3) is input to the selection circuit 2d, The selection circuit 2d outputs a ground potential. The output of the selection circuit 2d is input to the input-side control terminal of the input / output circuit unit 1 (control terminal of the input circuit unit).
  • the input / output circuit unit 1 transmits a signal from the internal circuit unit 5 to the pad electrode PD via the input / output circuit unit 1. Is in an impossible state.
  • a signal 11 is input to the selection circuit 2a as a control signal (control signal of the input / output circuit unit 1) from a CPU or peripheral IP included in the internal circuit unit 5, and a selection signal (function selection signal).
  • the signal 12 is input to the selection circuit 2a
  • the signal 11 is output from the selection circuit 2a and input to the selection circuit 2b.
  • the signal (decode signal) from the decoder circuit unit 3 is not input to the selection circuit 2b as a selection signal
  • the signal 11 input to the selection circuit 2b is output from the selection circuit 2b and is input / output circuit unit 1
  • the input / output circuit unit 1 is ready to transmit a signal from the internal circuit unit 5 to the pad electrode PD via the input / output circuit unit 1.
  • a signal 13 (output signal) is transmitted from the internal circuit unit 5 to the pad electrode PD via the input / output circuit unit 1, and further, a semiconductor is connected via the wire BW and the lead LD connected to the pad electrode PD. It is output outside the device PKG. In this manner, the signal 13 (output signal) can be transmitted from the internal circuit portion 5 of the semiconductor chip CP to the pad electrode PD via the input / output circuit portion 1 and output from the pad electrode PD.
  • the input is basically the same as the output. That is, in FIG. 29, a signal 14 is input to the selection circuit 2c as a control signal (control signal of the input / output circuit unit 1) from a CPU or peripheral IP included in the internal circuit unit 5, and the selection signal (function selection) When the signal 15 is input to the selection circuit 2c as a signal), the signal 14 is output from the selection circuit 2c and input to the selection circuit 2d.
  • control signal of the input / output circuit unit 1 control signal of the input / output circuit unit 1
  • the selection signal function selection
  • the signal (decode signal) from the decoder circuit unit 3 is not input as a selection signal to the selection circuit 2d
  • the signal 14 input to the selection circuit 2d is output from the selection circuit 2d and input / output circuit unit 1
  • the input / output circuit unit 1 is ready to transmit signals from the pad electrode PD to the internal circuit unit 5 via the input / output circuit unit 1.
  • the signal 16 (input signal) transmitted through the lead LD and the wire BW is input to the pad electrode PD and transmitted to the internal circuit unit 5 through the input / output circuit unit 1.
  • the signal 16 (input signal) input from the pad electrode PD can be transmitted to the internal circuit unit 5 of the semiconductor chip CP.
  • the control circuit unit 2 selects / controls the path (transmission path) of the write data from the CPU and peripheral IP included in the internal circuit unit 5, the input / output enable signal, or the read data from the pad electrode PD. Circuit.
  • the selection circuits 2b and 2d are independent of whether the signals 11 and 14 are input to the selection circuits 2b and 2d.
  • the ground potential is output from 2d, and the ground potential output from the selection circuits 2b and 2d is input to the output side control terminal and the input side control terminal of the input / output circuit unit 1.
  • the input / output circuit unit 1 is connected between the internal circuit unit 5 and the pad electrode PD. It becomes impossible to transmit a signal through the network.
  • the input / output circuit unit 1 to which the selection circuits 2b and 2d are connected is forcibly disabled, and the input / output circuit
  • the pad electrode PD connected to the unit 1 becomes an invalid pad.
  • the input / output circuit unit 1 to which the selection circuits 2b and 2d are connected can function as a normal input / output circuit.
  • the pad electrode PD connected to the output circuit unit 1 becomes an effective pad. Therefore, according to the signal from the decoder circuit unit 3, the control circuit unit 2 can switch whether the pad electrode PD is an effective pad or an invalid pad.
  • a package code (package information) indicating the number of pins of a semiconductor package manufactured using the semiconductor chip CP is stored in the storage circuit unit 4 of the semiconductor chip CP. Therefore, a package code indicating 224 pins is stored in the memory circuit portion 4 of the semiconductor chip CP used in the 224-pin semiconductor package, and the semiconductor chip CP used in the 176-pin semiconductor package is stored in the memory circuit portion 4 of the semiconductor chip CP.
  • the memory circuit unit 4 stores a package code indicating 176 pins.
  • the storage circuit portion 4 of the semiconductor chip CP used in the 144-pin semiconductor package stores a package code indicating 144 pins, and also stores the semiconductor chip CP used in the 100-pin semiconductor package.
  • the circuit unit 4 stores a package code indicating 100 pins.
  • the package code stored in the storage circuit unit 4 is, for example, an 8-bit code, but is not limited to 8 bits, and may be, for example, 2 bits or 4 bits.
  • the package code stored in the storage circuit unit 4 is input to the decoder circuit unit 3 and decoded by the decoder circuit unit 3.
  • the decoder circuit unit 3 outputs a signal (decode signal) corresponding to the package code input from the memory circuit unit 4 to the control circuit unit 2.
  • a signal (decode signal) output from the decoder circuit unit 3 to the control circuit unit 2 is defined as pkg100.
  • a signal (decode signal) output from the decoder circuit unit 3 to the control circuit unit 2 is set as pkg144.
  • a signal (decode signal) output from the decoder circuit unit 3 to the control circuit unit 2 is defined as pkg176.
  • the decoder circuit unit 3 When the package code indicates 224 pins, the decoder circuit unit 3 does not output signals (decode signals input to the selection circuits 2b and 2d) to the control circuit unit 2. This is because, when the package code indicates 224 pins, the input / output circuit unit to be forcibly disabled by the control circuit unit 2 in order to make all the plurality of pad electrodes PD included in the semiconductor chip CP effective pads. This is because 1 and the pad electrode PD do not exist.
  • a ground potential is output from the selection circuits 2b and 2d, and the ground potential is input to the output-side control terminal and the input-side control terminal of the input / output circuit unit 1, and the input / output
  • the circuit unit 1 is forcibly disabled, and the pad electrode PD connected to the input / output circuit unit 1 becomes an invalid pad.
  • the pad electrode PD to which the configuration of FIG. 30A is applied becomes an effective pad when a 224-pin semiconductor package is manufactured.
  • the pad electrode PD to which the configuration of FIG. 30B is applied becomes an effective pad when manufacturing any one of the 224-pin and 176-pin semiconductor packages, but either the 100-pin or the 144-pin is used. When the semiconductor package is manufactured, it becomes an invalid pad.
  • the pad electrode PD to which the configuration of FIG. 30C is applied becomes an effective pad when manufacturing a semiconductor package of either 224 pins or 144 pins, but either of the 100 pins and 176 pins is used. When the semiconductor package is manufactured, it becomes an invalid pad.
  • the pad electrode PD to which the configuration of FIG. 30D is applied becomes an effective pad when manufacturing a semiconductor package of either 224 pins or 100 pins, but either of 144 pins or 176 pins is used. When a semiconductor package is manufactured, it becomes an invalid pad.
  • the pad electrode PD to which the configuration of FIG. 30E is applied becomes an effective pad when manufacturing any one of the 224-pin, 176-pin, and 144-pin semiconductor packages, but the 100-pin semiconductor package. When it is manufactured, it becomes an invalid pad.
  • the pad electrode PD to which the configuration of FIG. 30F is applied becomes an effective pad when manufacturing any one of the 224-pin, 176-pin, and 100-pin semiconductor packages, but the 144-pin semiconductor package. When it is manufactured, it becomes an invalid pad.
  • the pad electrode PD to which the configuration of FIG. 30G is applied becomes an effective pad when manufacturing any one of the 224-pin, 144-pin, and 100-pin semiconductor packages, but the 176-pin semiconductor package is used. When manufactured, it becomes an invalid pad.
  • the pad electrode PD to which the configuration of FIG. 30 (h) is applied is an effective pad even when any of the semiconductor packages of 224 pins, 176 pins, 144 pins, and 100 pins is manufactured.
  • the pad electrode PD shown in FIG. Any one of the eight types of configurations (a) to (h) may be applied, and the package code may be stored in the storage circuit unit 4 when the semiconductor package is manufactured.
  • the package code (package information) is information (code) corresponding to the number of pins of the semiconductor package to be manufactured.
  • the decoder circuit unit 3 decodes the package code stored in the storage circuit unit 4, and the control circuit unit 2 controls each input / output circuit unit 1 based on the decoded package code. Whether each pad electrode PD connected to 1 is an effective pad or an invalid pad can be set independently.
  • a plurality of selection circuits connected in multiple stages are connected to each input / output circuit unit 1, and a signal (decode signal) output from the decoder circuit unit 3 is a multi-stage. It is input to the final stage selection circuit (corresponding to the selection circuit closest to the input / output circuit unit 1) among the plurality of connected selection circuits.
  • the selection circuit 2a and the selection circuit 2b are connected in multiple stages between the internal circuit unit 5 and the output side of the input / output circuit unit 1, and the internal circuit unit 5 and the input / output circuit are connected.
  • the selection circuit 2c and the selection circuit 2d are connected in multistage between the input side of the unit 1.
  • the signal output from the decoder circuit unit 3 is input to the final selection circuit 2b among the selection circuits 2a and 2b connected in multiple stages. Yes.
  • the decoder circuit unit 3 outputs the selection circuit 2d of the multistage connection to the selection circuit 2d at the final stage (side closer to the input / output circuit unit 1). Signal is input.
  • the input / output circuit unit 1 when the input / output circuit unit 1 is controlled by the control circuit unit 2, the control (selection) by the signal (decoded signal) output from the decoder circuit unit 3 has the highest priority. Therefore, the input / output circuit unit 1 can be forcibly disabled by a signal (decode signal) output from the decoder circuit unit 3, and thereby the pad connected to the input / output circuit unit 1.
  • the electrode PD can be forcibly set as an invalid pad.
  • a package code indicating the number of pins of a semiconductor package to be manufactured is stored in the memory circuit unit 4, it should be an invalid pad among a plurality of pad electrodes PD of the semiconductor chip CP according to the package code.
  • the pad electrode PD can be forcibly set as an invalid pad. Unless the package code stored in the memory circuit unit 4 is rewritten, the pad electrode PD set as an invalid pad in the semiconductor chip CP does not change as an effective pad, and is set as an effective pad in the semiconductor chip CP. The pad electrode PD does not change to an invalid pad. Further, after the package code indicating the number of pins of the semiconductor package to be manufactured is written in the memory circuit unit 4, the package code stored in the memory circuit unit 4 is not rewritten. Therefore, the pad electrode PD set as an invalid pad in the semiconductor chip CP does not change to an effective pad during the operation of the semiconductor package, and the pad electrode PD set as an effective pad in the semiconductor chip CP It does not change to an invalid pad during package operation.
  • the package code (package information) is written into the memory circuit unit 4.
  • the writing process is the wafer test process in step S3 or the test process in step S5. Preferably it is done.
  • the package code is written to the memory circuit unit 4 in the wafer test process in step S3 or the test process in step S5 for performing an electrical test, the package code can be written easily and accurately.
  • step S3 when writing the package code to the memory circuit unit 4, it is preferable to write the package code after performing the test item, but before performing the test item, It is also possible to write the package code or write the package code in the middle of the execution of the test item.
  • step S5 when writing the package code to the memory circuit unit 4, it is preferable to write the package code after executing the test item, but before executing the test item.
  • the package code can be written, or the package code can be written in the middle of the execution of the test item.
  • the package code is written to the memory circuit unit 4 in the wafer test process in step S3
  • the package code is written to the memory circuit unit 4 before cutting (dicing) the semiconductor wafer SW in step S4a. Corresponds to what to do.
  • the semiconductor wafer SW After performing the wafer process in step S2 and before cutting the semiconductor wafer SW in step S4a, the semiconductor wafer SW has a plurality of semiconductor chip regions CPR, and each semiconductor chip region CPR is shown in FIG.
  • the circuit configuration is similar to that of the semiconductor chip CP.
  • the package code is written into the memory circuit unit 4 before the semiconductor wafer SW is cut (diced) in step S4a, the plurality of semiconductor chips are applied to the plurality of semiconductor chip regions CPR of the semiconductor wafer SW.
  • the package code is written in the memory circuit unit 4 in the area CPR. At this time, the package code is written from the pad electrode PD to the memory circuit unit 4 using the pad electrode PD in the semiconductor chip region CPR.
  • the package is applied to the storage circuit units 4 in a plurality (two or more, for example, about 32) of semiconductor chip regions CPR at a time. Since the code can be written, the time required for writing the package code can be shortened. Thereby, the manufacturing time of the semiconductor device PKG can be shortened. In addition, the throughput of the semiconductor device PKG can be improved, and the manufacturing cost of the semiconductor device can be reduced.
  • the package code is written to the memory circuit unit 4 in the test process of step S5
  • the package code is written to the memory circuit unit 4 after the resin sealing process (corresponding to step S4d). It corresponds to. That is, this corresponds to writing the package code (package information) to the memory circuit portion 4 after the sealing portion MR is formed in the step S4d.
  • the test process in step S5 is performed after the assembly process in step S4 is completed.
  • a package code writing process to the memory circuit unit 4 is performed after the assembly process in step S4 is completed, the package code is stored in the memory circuit unit 4 after various heating processes in the manufacturing process of the semiconductor device. Writing will be performed.
  • the package code is stored in the memory circuit unit 4, it is not necessary to perform various heating processes during the manufacturing process of the semiconductor device, so that the reliability of the package code stored in the memory circuit unit 4 is further improved. Can be made.
  • the process involving heating at a relatively high temperature is performed until the resin sealing process (corresponding to step S4d), and thereafter, the temperature of the semiconductor chip CP is not so high. It doesn't have to be expensive. For this reason, if a package code writing process to the memory circuit unit 4 is performed after the resin sealing process (corresponding to step S4d), the temperature of the semiconductor chip CP is stored after the package code is stored in the memory circuit unit 4.
  • various heating processes during the manufacturing process of the semiconductor device can be omitted. Thereby, the reliability of the package code memorize
  • an external terminal (here, lead LD) of the semiconductor device PKG can be used to write the package code from the external terminal (lead LD) to the memory circuit portion 4 in the semiconductor chip CP included in the semiconductor device PKG.
  • the package code in the memory circuit unit 4 is set to an initial value before the process of writing the package code in the memory circuit unit 4 is performed.
  • the initial package code can be set to 1 for all bits, for example.
  • the initial package code is a package code indicating 224 pins, when a semiconductor package having a number of pins other than 224 pins (specifically, 100 pins, 144 pins, or 176 pins) is manufactured, the manufacturing is performed.
  • the package code indicating the number of pins of the semiconductor package to be processed may be written into the memory circuit unit 4 in the wafer test process in step S3 or the test process in step S5.
  • 224-pin, 176-pin, 144-pin, and 100-pin semiconductor packages are used as a common semiconductor chip.
  • the case of manufacturing using CP has been described as an example.
  • the number of pins of the semiconductor package to be manufactured is not limited to the case of 224 pins, 176 pins, 144 pins, and 100 pins, and semiconductor packages having arbitrary different numbers of pins are manufactured using a common semiconductor chip CP. It can also be applied to cases.
  • the semiconductor package form of the semiconductor device PKG has been described by taking the QFP form semiconductor package as an example, but is not limited to the QFP form, and a wire is connected to the pad electrode PD of the semiconductor chip CP, and resin sealing is performed.
  • the semiconductor device PKG may be a QFN type semiconductor package.
  • a semiconductor package using a wiring board may be used.
  • FIG. 31 is an explanatory diagram conceptually showing the semiconductor device PKG of the present embodiment.
  • FIG. 31 corresponds to the configuration of FIG. 28 described above, but the configuration of FIG. That is, the switch circuit unit SW in FIG. 31 corresponds to a superordinate concept of the combination of the input / output circuit unit 1 and the control circuit unit 2 in FIG.
  • the semiconductor device PKG of the present embodiment has a semiconductor chip CP and leads LD3 (first external terminals) arranged around the semiconductor chip CP.
  • the semiconductor chip CP includes an internal circuit 5b (first internal circuit), an internal circuit 5c (second internal circuit), and a switch circuit unit SW.
  • a pad electrode PD2 is provided on the surface (main surface) of the semiconductor chip CP. (First electrode) and pad electrode PD3 (second electrode) are formed.
  • the pad electrode PD3 is electrically connected to the internal circuit 5c, and a signal can be transmitted between the internal circuit 5c and the pad electrode PD3.
  • the semiconductor device PKG further electrically connects the wire BW5 (first wire) that electrically connects the pad electrode PD2 of the semiconductor chip CP and the lead LD3, and the pad electrode PD3 of the semiconductor chip CP and the lead LD3. It has a wire BW3 (second wire), and a sealing portion MR (sealing body) that seals the semiconductor chip CP, the wire BW5, and the wire BW3 with resin.
  • wire BW5 first wire
  • MR sealing body
  • the pad electrode PD3 is electrically connected to the internal circuit 5c, and a signal can be transmitted between the internal circuit 5c and the pad electrode PD3.
  • the pad electrode PD3 is an effective pad that can function as a signal input or output path. Therefore, a signal input from the lead LD3 to the pad electrode PD3 via the wire BW3 is transmitted to the internal circuit 5c, or a signal transmitted from the internal circuit 5c to the pad electrode PD is output from the pad electrode PD3.
  • the signal can be transmitted to the lead LD3 via the wire BW3.
  • the switch circuit unit SW has a first state in which a signal can be transmitted between the internal circuit 5b and the pad electrode PD2, and the internal circuit 5b and the pad.
  • This is a circuit that can set the second state in which signal transmission to and from the electrode PD2 is impossible.
  • the switch circuit unit SW is fixed to the second state. is there.
  • This is a semiconductor chip in which the semiconductor chip CP can be used to manufacture a plurality of types of semiconductor packages, and in the semiconductor device PKG, the pad electrode PD2 functions as both a signal input path and an output path. This indicates that the pad is invalid.
  • the semiconductor chip CP is not a common semiconductor chip that can be used to manufacture a plurality of types of semiconductor packages, a first state in which signals can be transmitted between the internal circuit 5b and the pad electrode PD2, It is not necessary to provide the semiconductor chip CP with the switch circuit unit SW that can set the second state in which the signal cannot be transmitted between the internal circuit 5b and the pad electrode PD2. This is because when the semiconductor device PKG is in operation, if it is fixed in the second state in which signal transmission between the internal circuit 5b and the pad electrode PD2 is impossible, the viewpoint of the circuit configuration necessary for the semiconductor device PKG. In view of this, the circuit configuration (switch circuit unit SW) capable of setting the first state in which signals can be transmitted between the internal circuit 5b and the pad electrode PD2 is considered to be an unnecessary circuit configuration for the semiconductor chip CP. Because.
  • the semiconductor chip CP has the switch circuit unit SW that can set the first state in which signal transmission is possible and the second state in which signal transmission is impossible.
  • the switch circuit unit SW is fixed in the second state.
  • the pad electrode PD2 of the semiconductor chip CP is an invalid pad (unused pad).
  • the pad electrode PD2 of the semiconductor chip CP is used as an effective pad. This suggests that a semiconductor package having the structure used was also assumed.
  • both the case where the pad electrode PD2 is used as an effective pad and the case where the pad electrode PD2 is used as an invalid pad are assumed, and the type is determined using the common semiconductor chip CP.
  • Different semiconductor packages can be manufactured, and the semiconductor device PKG uses the pad electrode PD2 as an invalid pad.
  • the operation of the semiconductor device PKG corresponds to the time when the power supply voltage is supplied to the semiconductor device PKG, and thus the time when the power supply voltage is supplied to the semiconductor chip CP in the semiconductor device PKG. For this reason, while the power supply voltage is supplied to the semiconductor device PKG, the switch circuit unit SW is fixed in the second state.
  • the semiconductor device PKG and the semiconductor chip CP therein do not operate, and a signal is input into the semiconductor chip CP and a signal is output from the semiconductor chip CP. Is not done. For this reason, in the semiconductor device PKG, no signal is transmitted between the internal circuit 5b and the pad electrode PD2 regardless of whether the power supply voltage is supplied.
  • Still another of the main features of the present embodiment is that in the semiconductor device PKG, a wire BW3 that electrically connects the pad electrode PD3 (effective pad) of the semiconductor chip CP and the lead LD3 is formed. In addition, a wire BW5 that electrically connects the pad electrode PD2 (invalid pad) of the semiconductor chip CP and the lead LD3 is also formed.
  • a semiconductor package having a different number of pins can be manufactured using a common semiconductor chip, and a semiconductor package having a small number of pins can be manufactured using the common semiconductor chip.
  • a problem of wire flow occurs due to the generation of invalid pads (unused pads) on the semiconductor chip.
  • the pad electrode PD3, which is an effective pad, and the lead LD3 are connected by a wire BW3, and the lead LD3 and the pad electrode PD2, which is an invalid pad (unused pad), are connected by a wire BW5.
  • the wire BW5 By forming the wire BW5, it is possible to suppress or prevent the occurrence of wire flow when forming the sealing portion MR, compared to the case where the wire BW5 is not formed. For this reason, the manufacturing yield of the semiconductor device can be improved.
  • the semiconductor chip CP can be downsized, and a semiconductor using the semiconductor chip
  • the apparatus PKG can be reduced in size.
  • the manufacturing cost of the PKG of the semiconductor device can be reduced.
  • the lead LD3 and the pad electrode PD3 are connected by the wire BW3, and the lead LD3 and the pad electrode PD2 are connected by the wire BW5.
  • the pad electrode PD2 and the wire BW5 are It does not function as a signal transmission path. That is, a signal is transmitted between the lead LD3 and the semiconductor chip CP via the pad electrode PD3 and the wire BW3, but no signal is transmitted via the pad electrode PD2 and the wire BW5.
  • the semiconductor chip CP includes a memory circuit unit 4.
  • the memory circuit unit 4 is electrically connected to the switch circuit unit SW, and stores information (corresponding to the package code) stored in the memory circuit unit 4. Based on this, the switch circuit unit SW is fixed in the second state in which signal transmission is impossible between the internal circuit 5b and the pad electrode PD2 (see FIGS. 28 and 31 above). Based on the information stored in the memory circuit unit 4 built in the semiconductor chip CP, the switch circuit unit SW is fixed in the second state, so that the switch circuit unit SW is always set to the second during the operation of the semiconductor device PKG. Fixing to a state can be realized easily and accurately.
  • the switch circuit unit SW includes a control circuit unit 2 and an input / output circuit unit 1b (first input / output circuit unit) connected to the pad electrode PD2. Based on the information stored in the memory circuit unit 4, the control circuit unit 2 controls the input / output circuit unit 1b so that the switch circuit unit SW is in the second state (between the internal circuit 5b and the pad electrode PD2). (The second state in which signal transmission is impossible)) (see FIG. 28 and FIG. 31). Thereby, during operation of the semiconductor device PKG, it is possible to more easily and accurately realize the constant fixing of the switch circuit unit SW to the second state.
  • the semiconductor chip CP further includes a decoder circuit unit 3, information stored in the memory circuit unit 4 is converted into a signal by the decoder circuit unit 3, and the signal converted by the decoder circuit unit 3 is converted into a control circuit unit. 2 and the control circuit 2 controls the input / output circuit unit 1b based on the signal input to the control circuit unit 2, so that the switch circuit unit SW is fixed in the second state (see FIG. 28 and FIG. 28). (See FIG. 31).
  • a pad electrode PD1 (third electrode) is further formed on the surface (main surface) of the semiconductor chip CP, and the semiconductor device PKG includes a lead LD1 (second external terminal) disposed around the semiconductor chip CP. ) And a wire BW1 (third wire) for electrically connecting the pad electrode PD1 and the lead LD1.
  • the pad electrode PD1 is electrically connected to the internal circuit 5a (third internal circuit) of the semiconductor chip CP, and signals can be transmitted between the internal circuit 5a and the pad electrode PD1. That is, the pad electrode PD1 is an effective pad.
  • the pad electrode PD1, the pad electrode PD2, and the pad electrode PD3 are along the first side (any one of the sides SD1, SD2, SD3, and SD4) of the surface (main surface) of the semiconductor chip CP.
  • the PD electrode 2 is disposed between the pad electrode PD1 and the pad electrode PD3.
  • the wire BW5 connected to the pad electrode PD2 is the same as the wire BW1 connected to the pad electrode PD1 and the pad electrode. It is located between the wires BW3 connected to the PD3.
  • the wire BW5 it is possible to suppress or prevent the occurrence of wire flow in the wire BW1 or the wire BW3 when the sealing portion MR is formed, compared to the case where the wire BW5 is not formed.
  • a pad electrode PD4 (fourth electrode) is further formed on the surface (main surface) of the semiconductor chip CP, and the semiconductor device PKG includes a lead LD4 (third external terminal) disposed around the semiconductor chip CP. ) And a wire BW4 (fourth wire) for electrically connecting the pad electrode PD4 and the lead LD4.
  • the pad electrode PD4 is electrically connected to the internal circuit 5d (fourth internal circuit) of the semiconductor chip CP, and signals can be transmitted between the internal circuit 5d and the pad electrode PD4. That is, the pad electrode PD4 is an effective pad.
  • the pad electrodes PD1, PD2, PD3, and PD4 are arranged along the first side (any one of the sides SD1, SD2, SD3, and SD4) of the surface (main surface) of the semiconductor chip.
  • the electrode 2 is disposed between the pad electrode PD1 and the pad electrode PD3, and the pad electrode PD3 is disposed between the pad electrode PD2 and the pad electrode PD4.
  • the internal circuits 5a, 5b, 5c, and 5d are included in the internal circuit unit 5, but may or may not be related to each other.
  • the switch circuit unit SW can be divided into switch circuit units SW1, SW2, SW3 and SW4.
  • Each switch circuit unit SW1, SW2, SW3, SW4 is included in the switch circuit unit SW, and specifically, a configuration in which the control circuit unit 2 and the input / output circuit unit 1 shown in FIG. have.
  • the switch circuit unit SW2 has a first state in which a signal can be transmitted between the internal circuit 5b and the pad electrode PD2, and a first state in which a signal cannot be transmitted between the internal circuit 5b and the pad electrode PD2.
  • the switch circuit unit SW2 is fixed to the second state during the operation of the semiconductor device PKG. For this reason, during the operation of the semiconductor device PKG, the switch circuit unit SW2 does not enter the first state.
  • the switch circuit unit SW1 has a third state in which a signal can be transmitted between the internal circuit 5a and the pad electrode PD1, and a fourth state in which a signal cannot be transmitted between the internal circuit 5a and the pad electrode PD1.
  • the switch circuit unit SW1 can switch between the third state and the fourth state during the operation of the semiconductor device PKG, and is used by switching as necessary.
  • the switch circuit unit SW3 has a fifth state in which a signal can be transmitted between the internal circuit 5c and the pad electrode PD3, and a signal that cannot transmit a signal between the internal circuit 5c and the pad electrode PD3.
  • the switch circuit unit SW3 can switch between the fifth state and the sixth state during the operation of the semiconductor device PKG, and is used by switching as necessary.
  • the switch circuit unit SW4 has a seventh state in which signals can be transmitted between the internal circuit 5d and the pad electrode PD4, and a switch circuit unit SW4 in which signals cannot be transmitted between the internal circuit 5d and the pad electrode PD4.
  • the switch circuit unit SW4 can switch between the seventh state and the eighth state during the operation of the semiconductor device PKG, and is used by switching as necessary.
  • the pad electrode PD2 is disposed next to the pad electrode PD1 along the first side of the surface (main surface) of the semiconductor chip CP, and the pad electrode PD3 is adjacent to the pad electrode PD2. Is disposed, the pad electrode PD is not disposed between the pad electrode PD1 and the pad electrode PD2, and the pad electrode PD is not disposed between the pad electrode PD2 and the pad electrode PD3.
  • the pad electrodes PD1, PD2, PD3 of the surface (main surface) of the semiconductor chip CP are disposed, between the pad electrode PD1 and the pad electrode PD2, and between the pad electrode PD2 and the pad electrode
  • a pad electrode PD is further arranged between one or both of the terminals PD3, and the pad electrode PD may be an invalid pad or an invalid pad to which the wire BW is not connected. May be.
  • the sealing portion MR has a resin injection mark GTK.
  • the formation position of the resin injection mark GTK in the sealing part MR is the resin when the resin material (MR1) is injected into the cavity (CAV) of the mold (KG1, KG2) in order to form the sealing part MR. This corresponds to the injection position of the material (MR1) (position of the gate GT for resin injection).
  • the wire BW5 is located closer to the resin injection mark GTK than the wire BW3.
  • the fact that the wire BW5 is closer to the resin injection mark GTK than the wire BW3 is that the pad electrode PD2 connected to the wire BW5 is closer to the resin injection mark GTK than the pad electrode PD2 connected to the wire BW3. Corresponds to being close.
  • the fact that the wire BW5 is closer to the resin injection mark GTK than the wire BW3 is that in the resin sealing step (corresponding to step S4d) for forming the sealing portion MR, the mold (KG1, KG2)
  • the resin material (MR1) for forming the sealing portion MR is injected into the cavity (CAV)
  • the injected resin material (MR1) contacts the wire BW3 after contacting the wire BW5. Therefore, it is preferable that the injected resin material (MR1) contacts the wire BW3 after first contacting the wire BW5.
  • the resin material MR1 for forming the sealing portion MR is injected into the cavity CAV of the molds KG1 and KG2, the injected resin material MR1 contacts the wire BW3 after first contacting the wire BW5. Assume the case of contact. This corresponds to the case where the traveling direction of the injected resin material MR1 is the resin traveling direction YG5 in FIGS. In this case, since the resin material MR1 collides with the wire BW5 and decelerates and then collides with the wire BW3, the deformation of the wire BW3 can be suppressed or prevented.
  • the resin material MR1 for forming the sealing portion MR is injected into the cavity CAV of the molds KG1 and KG2, the injected resin material MR1 contacts the wire BW5 after first contacting the wire BW3.
  • the traveling direction of the injected resin material MR1 is the resin traveling direction YG6 in FIGS.
  • the resin material MR1 collides with the wire BW5 and decelerates and then collides with the wire BW1, the deformation of the wire BW1 can be suppressed or prevented.
  • the wire BW5 may come into contact with the wire BW1. Since the wire BW5 is connected to the lead LD3 and the wire BW1 is connected to the lead LD1, the contact of the wire BW5 with the wire BW1 leads to a short circuit between the lead LD3 and the lead LD1, and thus the wire BW5 It is necessary to prevent contact with the wire BW1. That is, there is no problem that the wire BW5 contacts the wire BW3, but it is necessary to prevent the wire BW5 from contacting the wire BW1.
  • the resin sealing step when the resin material MR1 collides in the order of the wire BW1, the wire BW5, and the wire BW3 (in the resin traveling direction YG5), the other end of the wire BW5 connected to the pad electrode PD2 is It is more preferable to connect to the lead LD3 instead of the lead LD1.
  • the resin sealing step when the resin material MR1 collides in the order of the wire BW3, the wire BW5, and the wire BW1 (in the resin traveling direction YG6), the other end of the wire BW5 connected to the pad electrode PD2 is the lead It is more preferable to connect to the lead LD1 instead of the LD3.
  • the other end of the wire BW5 whose one end is connected to the pad electrode PD2 can be connected to either the lead LD3 or the lead LD1.
  • the other end of the wire BW5 whose one end is connected to the pad electrode PD2 is preferably connected to the lead LD3, and in the case of the resin traveling direction YG6, The other end of the wire BW5 whose one end is connected to the pad electrode PD2 is preferably connected to the lead LD1.
  • the injected resin material (MR1) comes into contact with the wire BW5 (wire connected to the invalid pad) first among the wires BW3 and BW5 connected to the same lead LD3. It is preferable to contact the wire BW3 (wire connected to the effective pad). Therefore, in the manufactured semiconductor device PKG, of the wires BW3 and BW5 connected to the same lead LD3, the wire BW5 (wire connected to the invalid pad) is more than the wire BW3 (wire connected to the valid pad).
  • the resin injection mark GTK is preferably at a position close to the resin injection mark GTK.
  • the wire flow of the wire BW1 or the wire BW3 can be suppressed or prevented by providing the wire BW5, and even if the wire BW5 is deformed, a malfunction due to the wire BW5 can be prevented more accurately. Therefore, the manufacturing yield of the semiconductor device can be further improved.
  • FIG. 32 is a plan view showing the resin sealing step of step S4d, and shows the same plane area as FIG.
  • the arrow indicates that the resin material MR1 travels in the cavity CAV when the resin material MR1 is injected into the cavity CAV of the molds KG1, KG2 in the resin sealing step. It corresponds to.
  • This traveling direction corresponds to the above-described resin traveling directions YG1, YG2, YG3, YG4, YG5, YG6.
  • the resin for forming the sealing portion MR is formed in the cavity (CAV) of the mold (KG1, KG2) from the gate (resin inlet) GT provided in the mold (KG1, KG2).
  • Material MR1 is injected.
  • the resin material MR1 injected from the gate GT into the cavity (CAV) proceeds in the direction of the arrow in FIG. 32, fills the cavity (CAV), and then hardens the resin material MR1 by heating or the like. Then, the sealing portion MR is formed.
  • FIG. 33 is a partially enlarged plan view in which a part of FIG. 32 is enlarged.
  • the pad electrode PD which is an effective pad among the plurality of pad electrodes PD included in the semiconductor chip CP is indicated by a white square ( ⁇ ) and an invalid pad (not yet displayed).
  • the pad electrode PD which is a used pad) is indicated by a black square ( ⁇ ).
  • the wire flow preventing wires corresponding to the wire BW5 are provided at three locations, that is, the wire BW5a, the wire BW5b, and the wire BW5c.
  • a plurality of pad electrodes PD are arranged along the side SD1 of the semiconductor chip CP, and the pad electrodes PD1a corresponding to the pad electrodes PD1 and the pads are arranged therein.
  • a pad electrode PD2a corresponding to the electrode PD2 and a pad electrode PD3a corresponding to the pad electrode PD3 are included.
  • the pad electrode PD1a and the pad electrode PD3a are effective pads, the pad electrode PD2a is an ineffective pad, and the pad electrode PD2a is disposed between the pad electrode PD1a and the pad electrode PD3a.
  • the pad electrode PD1a and the lead LD1a corresponding to the lead LD1 are electrically connected via the wire BW1a corresponding to the wire BW1, and the pad electrode PD3a and the lead LD3a corresponding to the lead LD3 are connected to the wire BW3.
  • the lead LD1a and the lead LD3a are adjacent to each other.
  • the pad electrode PD2a which is an invalid pad and the lead LD3a are electrically connected via the wire BW5a corresponding to the wire BW5. Therefore, the wire BW5a is disposed between the wire BW1a and the wire BW3a.
  • the occurrence of wire flow in the wire BW3a can be suppressed or prevented. That is, since the wire BW5a is closer to the gate GT (see FIG. 32) than the wire BW3a, the resin material MR1 injected from the gate GT into the cavity CAV of the mold first contacts the wire BW5a and then contacts the wire BW3a. For this reason, the speed of the resin material MR1 when colliding with the wire BW3a can be reduced by the amount of collision with the wire BW5a. Thereby, it can suppress or prevent that wire BW3a deform
  • the wire BW5a is closer to the resin injection mark GTK than the wire BW3a.
  • a plurality of pad electrodes PD (invalid pads to which no wire BW is connected) are disposed between the pad electrode PD1a and the pad electrode PD2a and between the pad electrode PD2a and the pad electrode PD3a.
  • interval (distance) between wire BW1a and wire BW3a is quite large. Therefore, if the wire BW5a is not formed, the speed of the resin material MR1 when colliding with the wire BW3a is considerably increased. Therefore, the effect of providing the wire BW5a and preventing the wire flow of the wire BW3a is extremely large.
  • a plurality of pad electrodes PD are arranged along the side SD2 of the semiconductor chip CP.
  • the pad electrodes PD1b corresponding to the pad electrodes PD1 and the pads A pad electrode PD2b corresponding to the electrode PD2 and a pad electrode PD3b corresponding to the pad electrode PD3 are included.
  • the pad electrode PD1b and the pad electrode PD3b are effective pads, the pad electrode PD2b is an ineffective pad, and the pad electrode PD2b is disposed between the pad electrode PD1b and the pad electrode PD3b.
  • the pad electrode PD1b and the lead LD1b corresponding to the lead LD1 are electrically connected via the wire BW1b corresponding to the wire BW1, and the pad electrode PD3b and the lead LD3b corresponding to the lead LD3 are connected to the wire BW3.
  • the lead LD1b and the lead LD3b are adjacent to each other.
  • the pad electrode PD2b, which is an invalid pad, and the lead LD3b are electrically connected via a wire BW5b corresponding to the wire BW5. Therefore, the wire BW5b is disposed between the wire BW1b and the wire BW3b.
  • the wire BW5b is closer to the gate GT (see FIG. 32) than the wire BW3b. For this reason, by providing the wire BW5b, it is possible to suppress or prevent the wire flow from occurring in the wire BW3b for the same reason as described in relation to the wires BW5a and BW3a. Further, even if the wire BW5b is deformed toward the wire BW3b and comes into contact with the wire BW3b, it is possible to prevent an electrical failure from occurring. In the manufactured semiconductor device PKG, the wire BW5b is closer to the resin injection mark GTK than the wire BW3b.
  • a plurality of pad electrodes PD are arranged along the side SD3 of the semiconductor chip CP.
  • the pad electrodes PD1c corresponding to the pad electrodes PD1 and the pads A pad electrode PD2c corresponding to the electrode PD2 and a pad electrode PD3c corresponding to the pad electrode PD3 are included.
  • the pad electrode PD1c and the pad electrode PD3c are effective pads, the pad electrode PD2c is an ineffective pad, and the pad electrode PD2c is disposed between the pad electrode PD1c and the pad electrode PD3c.
  • the pad electrode PD1c and the lead LD1c corresponding to the lead LD1 are electrically connected via the wire BW1c corresponding to the wire BW1, and the pad electrode PD3c and the lead LD3c corresponding to the lead LD3 are connected to the wire BW3.
  • the lead LD1c and the lead LD3c are adjacent to each other.
  • the pad electrode PD2c, which is an invalid pad, and the lead LD3c are electrically connected via a wire BW5c corresponding to the wire BW5. Therefore, the wire BW5c is disposed between the wire BW1c and the wire BW3c.
  • the wire BW5c is closer to the gate GT (see FIG. 32) than the wire BW1c. For this reason, by providing the wire BW5c, it is possible to suppress or prevent the occurrence of wire flow in the wire BW1c for the same reason as described in relation to the wires BW5a and BW3a. In the manufactured semiconductor device PKG, the wire BW5c is closer to the resin injection mark GTK than the wire BW1c.
  • the wire flow preventing wires (wires BW5a, BW5b, BW5c) corresponding to the wire BW5 are provided at three locations, but the present invention is not limited to this, and one or more locations are provided. What is necessary is just to provide. Further, the wire flow preventing wire corresponding to the wire BW5 can be provided on all sides of the four sides of the semiconductor chip CP, or can be provided on some of the four sides. Further, on the side where the semiconductor chip CP is located, the wire flow preventing wire corresponding to the wire BW5 can be provided at one place, or at a plurality of places.
  • the effect of preventing the wire flow is increased.
  • the invalid pad in the middle of five or more consecutive invalid pads corresponds to the wire BW5. If one end of the wire is connected and the other end of the wire is connected to the lead LD, the effect of preventing the wire flow due to the provision of the wire becomes very large.
  • the conductivity is not an essential condition and may be an insulator or a dielectric.
  • the wire flow prevention wire corresponding to the wire BW5 also has conductivity.
  • the wire flow preventing wire corresponding to the wire BW5 is formed together with the wire BW that functions as a conductive path in the wire bonding step.
  • the wire flow prevention wire corresponding to the wire BW5 is preferably made of the same material as the other wires BW (BW1, BW3, BW4) that function as conductive paths, and has the same diameter. If it is, it is more preferable. Thereby, it is possible to facilitate the wire bonding process.
  • a signal input from the pad electrode PD which is an effective pad is transmitted to the internal circuit unit 5, or a signal transmitted from the internal circuit unit 5 is an effective pad.
  • This signal may be a power supply voltage (power supply potential) or a ground voltage (ground potential).
  • a signal transmitted between the pad electrode PD3 and the internal circuit portion 5 of the semiconductor chip CP, and a signal transmitted between the pad electrode PD2 and the internal circuit portion 5 of the semiconductor chip CP. are preferably different potentials or different types.
  • the semiconductor device PKG is manufactured using the lead frame.
  • the semiconductor device PKG is manufactured using the wiring board.
  • the semiconductor device PKG of the second embodiment manufactured using the wiring board PCB will be referred to as a semiconductor device PKG1 with reference numeral PKG1.
  • FIG. 34 is a plan perspective view of the semiconductor device PKG1 of the second embodiment
  • FIG. 35 is a cross-sectional view of the semiconductor device PKG1 of FIG.
  • FIG. 34 shows a plan perspective view of the upper surface side of the semiconductor device PKG1 when the sealing portion MR is seen through.
  • a cross section of the semiconductor device PKG1 at the position of the A1-A1 line in FIG. 34 substantially corresponds to FIG.
  • the pad electrode PD that is an effective pad among the plurality of pad electrodes PD of the semiconductor chip CP is indicated by a white square ( ⁇ )
  • an invalid pad A pad electrode PD which is an unused pad
  • ⁇ black square
  • FIG. 34 the configuration of the semiconductor device PKG1 will be described with reference to FIGS. 34 and 35.
  • a semiconductor device (semiconductor package) PKG1 according to the second embodiment shown in FIGS. 34 and 35 is a semiconductor device (semiconductor package) in which a semiconductor chip CP is mounted on a wiring board PCB.
  • the semiconductor device PKG1 of the second embodiment includes a semiconductor chip CP, a wiring board PCB that supports or mounts the semiconductor chip CP, a plurality of pad electrodes PD of the semiconductor chip CP, and a plurality of bonding leads BLD of the wiring board PCB.
  • the semiconductor device PKG1 further includes a plurality of solder balls HB provided on the lower surface of the wiring board PCB.
  • the semiconductor chip CP is mounted on the upper surface of the wiring board PCB with the front surface (main surface on the side where the pad electrode PD is formed) facing up and the back surface facing the wiring board PCB. .
  • the back surface of the semiconductor chip CP is bonded and fixed to the upper surface of the wiring board PCB via the bonding material BD.
  • the wiring substrate PCB includes an upper surface that is one main surface, a lower surface that is a main surface opposite to the upper surface, a plurality of bonding leads (connection terminals, electrodes) BLD formed on the upper surface, and a plurality of bonding leads (connection terminals, electrodes) formed on the lower surface.
  • Land (conductive land portion) LA is a conductive land portion.
  • the wiring board PCB includes an insulating base material layer (insulating substrate, core material) BS, a conductor layer formed on the upper and lower surfaces of the base material layer BS, and a conductor layer on the upper and lower surfaces of the base material layer BS. Solder resist layers SR1 and SR2 as insulating layers formed so as to cover.
  • the wiring board PCB can be formed of a multilayer wiring board in which a plurality of insulating layers and a plurality of wiring layers are stacked.
  • the conductor layer formed on the upper surface of the base material layer BS is patterned, includes a plurality of bonding leads BLD, and may further include wiring.
  • the bonding lead BLD is a connection terminal for connecting one end of the wire BW.
  • the solder resist layer SR1 is formed on the upper surface of the base material layer BS, but the bonding lead BLD is not covered with the solder resist layer SR1 and is exposed from the opening of the solder resist layer SR1.
  • the conductor layer formed on the lower surface of the base material layer BS is patterned, includes a plurality of lands LA, and may further include wiring.
  • the land LA is a terminal (electrode, pad) for connecting the solder ball HB.
  • the solder resist layer SR2 is formed on the lower surface of the base material layer BS, but is not covered with the land LA and is exposed from the opening of the solder resist layer SR2.
  • a plurality of openings are formed in the base material layer BS, and a conductive layer is formed in the openings to constitute the via wiring VH.
  • the plurality of bonding leads BLD formed on the upper surface side of the wiring board PCB and the plurality of lands LA formed on the upper surface side of the wiring board PCB are respectively connected via wiring (including via wiring VH) of the wiring board PCB. Electrically connected.
  • the plurality of bonding leads BLD are arranged side by side around the area where the semiconductor chip CP is mounted.
  • the plurality of pad electrodes PD of the semiconductor chip CP and the plurality of bonding leads BLD on the upper surface of the wiring board PCB are electrically connected through the plurality of wires BW.
  • the bonding lead BLD in the second embodiment corresponds to the wire connection portion (portion to which the wire BW is connected) of the lead LD in the first embodiment.
  • the configuration and technical idea regarding the connection between the pad electrode PD of the semiconductor chip CP and the bonding lead BLD of the wiring board PCB via the wire BW are the same as those of the semiconductor chip CP in the first embodiment.
  • the configuration and technical idea relating to the connection between the pad electrode PD and the lead LD via the wire BW can be applied.
  • the configuration of the semiconductor chip CP in the semiconductor device PKG1 of FIGS. 34 and 35 is the same as that of the semiconductor chip CP in the semiconductor device PKG of the first embodiment. Therefore, the circuit configuration of the semiconductor chip CP and the manner in which the plurality of pad electrodes PD are arranged on the upper surface of the semiconductor chip CP (the manner in which the effective pads and the invalid pads are arranged) are described in the first embodiment and the second embodiment. And it is common. Further, the connection relationship of the plurality of wires BW included in the semiconductor device PKG1 is the same as that of the semiconductor device PKG1 of the second embodiment except that the connection destination of one end of each wire BW is not the lead LD but the bonding lead BLD.
  • the wire flow preventing wires BW5a, BW5b, and BW5c shown in FIG. 33 are also provided in the semiconductor device PKG1 of the second embodiment as can be seen from FIG. 2, one end of each BW5a, BW5b, BW5c is connected to the invalid pad, and the other end of each BW5a, BW5b, BW5c is connected to the bonding lead BLD instead of the lead LD.
  • Solder balls (ball electrodes, protruding electrodes) HB are connected (formed) as protruding electrodes to each land LA on the lower surface of the wiring board PCB.
  • FIG. 35 corresponds to the case where the lands LA and the solder balls HB connected to the lands LA are arranged in two rows along the outer periphery of the lower surface of the wiring board PCB. It may be arranged in an array on the lower surface of the PCB.
  • the solder ball HB can function as an external terminal (external connection terminal) of the semiconductor device PKG.
  • each effective pad of the plurality of pad electrodes PD of the semiconductor chip CP is electrically connected to the bonding lead BLD of the wiring board PCB via the wire BW.
  • the wiring board PCB is electrically connected to the lands LA of the wiring board PCB and the solder balls HB connected to the lands LA via the wiring (including the via wiring VH).
  • the sealing portion (sealing resin portion, sealing body) MR is formed on the upper surface of the wiring board PCB so as to cover the semiconductor chip CP, the wire BW, and the bonding lead BLD. That is, the sealing portion MR is formed on the upper surface of the wiring board PCB, and seals and protects the semiconductor chip CP, the wire BW, and the bonding lead BLD.
  • the material of the sealing portion MR is the same as that in the first embodiment.
  • the manufacturing process of the semiconductor device PKG1 of FIGS. 34 and 35 can be performed as follows, for example.
  • the semiconductor chip CP is mounted on the wiring board PCB via the bonding material BD and bonded.
  • a wire bonding step is performed to electrically connect the plurality of pad electrodes PD of the semiconductor chip CP and the plurality of bonding leads BLD of the wiring board PCB via the plurality of wires BW.
  • a resin sealing step is performed to form a sealing portion MR on the upper surface of the wiring board PCB so as to cover the semiconductor chip CP, the wires BW, and the bonding leads BLD.
  • the wiring board PCB is sandwiched between molds such as the molds KG1 and KG2 (however, the shape of the cavity CAV is different from that of the first embodiment), and the semiconductor chip CP and the wire BW are placed in the mold cavity.
  • a sealing material MR is formed by introducing a resin material for forming the sealing portion MR into the mold cavity from the resin injection gate of the die and curing the resin material by heating or the like. To do.
  • the solder balls HB are respectively connected to the plurality of lands LA on the lower surface of the wiring board PCB. In this way, the semiconductor device PKG can be formed.
  • the semiconductor device PKG1 can be manufactured by using a wiring board matrix in which a plurality of wiring boards PCB are integrally connected in an array.
  • the wiring board base is cut (diced) and divided into individual wiring boards PCB, and then the solder balls HB can be connected onto the lands LA.
  • the technical concept of the second embodiment is the same as that of the first embodiment.
  • the second embodiment is mainly different from the first embodiment in the following points. That is, in the first embodiment, the semiconductor chip CP is mounted on the die pad DP, but in the second embodiment, the semiconductor chip CP is mounted on the wiring board PCB.
  • the other end of the wire BW whose one end is connected to the pad electrode PD of the semiconductor chip CP is connected to the inner lead portion of the lead LD.
  • the semiconductor chip is used.
  • the other end of the wire BW having one end connected to the CP pad electrode PD is connected to the bonding lead BLD of the wiring board PCB.
  • the equivalent to the lead LD in the first embodiment is the bonding lead BLD, the wiring of the wiring board PCB that electrically connects the bonding lead BLD and the land LA, the land LA, It is a combination of the solder balls HB.
  • the bonding lead BLD corresponds to the wire connecting portion (portion to which the wire BW is connected) in the lead LD of the first embodiment
  • the land LA and the solder ball HB are the same as those in the first embodiment. It corresponds to the outer lead portion of the lead LD.
  • the wiring of the wiring board PCB that electrically connects the bonding lead BLD and the land LA corresponds to a portion connecting the wire connecting portion and the outer lead portion in the lead LD of the first embodiment.
  • the lead LD can be replaced with the bonding lead BLD.
  • the second embodiment also provides the wire flow prevention wires BW5a, BW5b, and BW5c shown in FIG. It is possible to suppress or prevent the occurrence of wire flow in the other wires BW.
  • the technical idea described in the first embodiment is based on the semiconductor chip CP and the wire connection terminal (corresponding to the lead LD in the first embodiment and corresponding to the bonding lead BLD in the second embodiment). And can be applied to a semiconductor device (semiconductor package) in which a pad electrode PD of a semiconductor chip CP and a terminal for wire connection are connected by a wire and they are resin-sealed.

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Abstract

　半導体装置ＰＫＧは、半導体チップＣＰと、リードＬＤ３と、半導体チップＣＰのパッド電極ＰＤ２とリードＬＤ３とを電気的に接続するワイヤＢＷ５と、半導体チップＣＰのパッド電極ＰＤ３とリードＬＤ３とを電気的に接続するワイヤＢＷ３と、それらを樹脂で封止する封止体と、を有する。半導体チップＣＰは、内部回路５ｂと内部回路５ｃとスイッチ回路部ＳＷとを含み、内部回路５ｃとパッド電極ＰＤ３との間では信号の伝送が可能である。スイッチ回路部ＳＷは、内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が可能な第１状態と、内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が不可能な第２状態と、を設定可能な回路である。半導体装置ＰＫＧの動作中は、スイッチ回路部ＳＷは、第２状態に固定されている。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、例えば、半導体チップの電極と外部端子とをワイヤで接続した半導体装置およびその製造方法に好適に利用できるものである。
　ダイパッド上に半導体チップを搭載し、半導体チップのパッド電極と外部端子としてのリードとをワイヤを介して電気的に接続し、それらを樹脂封止することにより、半導体パッケージ形態の半導体装置を製造することができる。
　特開２００７－３２４２９１号公報（特許文献１）には、リードフレームとパッドとをワイヤで接続した半導体集積装置に関する技術が開示されている。
　特開２０１１－１００８２８号公報（特許文献２）には、半導体チップの電極パッドとこれに対応するインナリードとが複数のボンディングワイヤによって電気的に接続された半導体パッケージに関する技術が開示されている。
特開２００７－３２４２９１号公報 特開２０１１－１００８２８号公報
　半導体チップにワイヤを接続し、樹脂封止した半導体装置においても、できるだけ製造歩留まりを向上させることが望まれる。あるいは、半導体装置の製造コストを低減させることが望まれる。もしくは、半導体装置の製造歩留まりを向上させ、かつ、半導体装置の製造コストを低減させることが望まれる。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態によれば、半導体装置は、半導体チップと、前記半導体チップの周囲に配置された第１外部端子と、前記半導体チップの第１電極と前記第１外部端子とを電気的に接続する第１ワイヤと、前記半導体チップの第２電極と前記第１外部端子とを電気的に接続する第２ワイヤと、それらを樹脂で封止する封止体と、を有している。前記半導体チップは、第１内部回路と第２内部回路とスイッチ回路部とを含み、前記第２電極は、前記第２内部回路と電気的に接続され、前記第２内部回路と前記第２電極との間で信号の伝送が可能である。前記スイッチ回路部は、前記第１内部回路と前記第１電極との間で信号の伝送が可能な第１状態と、前記第１内部回路と前記第１電極との間で信号の伝送が不可能な第２状態と、を設定可能な回路であり、前記半導体装置の動作中は、前記スイッチ回路部は、前記第２状態に固定されている。
　また、一実施の形態によれば、半導体装置の製造方法は、（ａ）第１内部回路と第２内部回路と記憶回路部とスイッチ回路部とを含む半導体チップを用意する工程、（ｂ）前記半導体チップをチップ搭載部上に搭載する工程、を有している。半導体装置の製造方法は、更に、（ｃ）前記半導体チップの第１電極と前記チップ搭載部の周囲に配置された第１外部端子とを第１ワイヤを介して電気的に接続し、前記半導体チップの第２電極と前記第１外部端子とを第２ワイヤを介して電気的に接続する工程、（ｄ）前記半導体チップと、前記第１ワイヤと、前記第２ワイヤと、を樹脂で封止し、樹脂封止部を形成する工程、を有している。半導体装置の製造方法は、更に、（ｅ）前記半導体チップの前記記憶回路部に第１情報を記憶させる工程、を有している。前記第２電極は、前記第２内部回路と電気的に接続され、前記第２内部回路と前記第２電極との間で信号の伝送が可能である。前記スイッチ回路部は、前記第１内部回路と前記第１電極との間で信号の伝送が可能な第１状態と、前記第１内部回路と前記第１電極との間で信号の伝送が不可能な第２状態と、を設定可能な回路である。そして、前記（ｅ）工程後、前記記憶回路に記憶された前記第１情報に基づいて、半導体装置の動作中は、前記スイッチ回路部は前記第２状態に固定されている。
　一実施の形態によれば、半導体装置の製造歩留まりを向上させることができる。あるいは、半導体装置の製造コストを低減させることができる。もしくは、半導体装置の製造歩留まりを向上させ、かつ、半導体装置の製造コストを低減させることができる
一実施の形態である半導体装置の上面図である。 一実施の形態である半導体装置の平面透視図である。 一実施の形態である半導体装置の平面透視図である。 一実施の形態である半導体装置の平面透視図である。 一実施の形態である半導体装置の断面図である。 一実施の形態である半導体装置の製造工程を示すプロセスフロー図である。 一実施の形態である半導体装置の組み立て工程の詳細を示すプロセスフロー図である。 一実施の形態である半導体装置の製造工程を説明するための平面図である。 一実施の形態である半導体装置の製造工程を説明するための断面図である。 一実施の形態である半導体装置の製造工程を説明するための平面図である。 一実施の形態である半導体装置の製造工程を説明するための断面図である。 一実施の形態である半導体装置の製造工程を説明するための平面図である。 一実施の形態である半導体装置の製造工程を説明するための断面図である。 一実施の形態である半導体装置の製造工程を説明するための平面図である。 一実施の形態である半導体装置の製造工程を説明するための断面図である。 一実施の形態である半導体装置の製造工程を説明するための断面図である。 一実施の形態である半導体装置の製造工程を説明するための断面図である。 一実施の形態である半導体装置の製造工程を説明するための平面図である。 一実施の形態である半導体装置の製造工程を説明するための断面図である。 共通チップを用いて半導体パッケージ製品を製造する場合のワイヤボンディング工程を行った段階を模式的に示す要部平面図である。 共通チップを用いて半導体パッケージ製品を製造する場合のワイヤボンディング工程を行った段階を模式的に示す要部平面図である。 図２１の状態で樹脂封止工程を行った場合の説明図である。 図２１の構成に対して、ワイヤ流れの対策として第１の手法を適用した場合を説明する説明図である。 図２１の構成に対して、ワイヤ流れの対策として第２の手法を適用した場合を説明する説明図である。 一実施の形態である半導体装置に用いられる半導体チップの回路構成を示す回路ブロック図である。 図２５の半導体チップを用いて半導体パッケージを製造した場合の回路構成を示す回路ブロック図である。 図２５の半導体チップを用いて半導体パッケージを製造した場合の回路構成を示す回路ブロック図である。 図２５の半導体チップを用いて半導体パッケージを製造した場合の回路構成を示す回路ブロック図である。 パッド電極が有効パッドとなるか無効パッドとなるかを切り換える具体的な手法を説明するための回路図である。 図２９において、点線で囲まれた領域の構成例を示す説明図である。 一実施の形態である半導体装置を概念的に示す説明図である。 一実施の形態である半導体装置製造工程における樹脂封止工程を示す平面図である。 図３２の一部を拡大した部分拡大平面図である。 他の実施の形態である半導体装置の平面透視図である。 他の実施の形態である半導体装置の断面図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
　（実施の形態１）
　＜半導体装置（半導体パッケージ）の全体構造について＞
　図１は、本発明の一実施の形態である半導体装置ＰＫＧの上面図であり、図２～図４は、半導体装置ＰＫＧの平面透視図であり、図５は、半導体装置ＰＫＧの断面図である。図２には、封止部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図３は、図２において、更にワイヤＢＷを透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示され、図４は、図３において、更に半導体チップＣＰを透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。なお、図２～図４では、封止部ＭＲの外周の位置を点線で示してある。また、図１～図４のＡ－Ａ線の位置での半導体装置ＰＫＧの断面が、図５にほぼ対応している。
　図１～図５に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではＱＦＰ（Quad Flat Package）形態の半導体装置である。以下、図１～図５を参照しながら、半導体装置ＰＫＧの構成について説明する。
　図１～図５に示される本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰと、半導体チップＣＰを搭載するダイパッドＤＰと、導電体によって形成された複数のリードＬＤと、半導体チップＣＰの複数のパッド電極ＰＤと複数のリードＬＤとを電気的に接続する複数のワイヤＢＷと、これらを封止する封止部ＭＲとを有している。
　封止体としての封止部（封止樹脂部、封止体）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。
　封止部ＭＲは、一方の主面である上面ＭＲａと、上面ＭＲａの反対側の主面である下面ＭＲｂと、上面ＭＲａおよび下面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している。すなわち、封止部ＭＲの外観は、上面ＭＲａ、下面ＭＲｂおよび側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４で囲まれた薄板状とされている。なお、平面視において、封止部ＭＲの各側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４は、封止部ＭＲの辺とみなすこともできる。
　封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状は、例えば矩形状に形成されており、この矩形（平面矩形）の角に丸みを帯びさせることもできる。また、この矩形（平面矩形）の４つの角のうち、任意の角を落とすこともできる。封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状を矩形とした場合には、封止部ＭＲは、その厚さと交差する平面形状が矩形となる。封止部ＭＲの側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４のうち、側面ＭＲｃ１と側面ＭＲｃ３とが互いに対向し、側面ＭＲｃ２と側面ＭＲｃ４とが互いに対向し、側面ＭＲｃ１と側面ＭＲｃ２，ＭＲｃ４とが互いに交差し、側面ＭＲｃ３と側面ＭＲｃ２，ＭＲｃ４とが互いに交差している。
　複数のリード（リード部、外部端子）ＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。
　なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではなく、例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの下面ＭＲｂで各リードＬＤの一部が露出した構成（ＱＦＮ型の構成）などを採用することもできる。
　半導体装置ＰＫＧが有する複数のリードＬＤは、半導体チップＣＰの周囲に配置され、従ってダイパッドＤＰの周囲に配置されている。具体的には、半導体装置ＰＫＧが有する複数のリードＬＤは、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤとで構成されている。各リードＬＤのアウタリード部は、封止部ＭＲの側面から封止部ＭＲ外に突出している。
　各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの下面ＭＲｂとほぼ同一平面上に位置するように、折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能する。従って、リードＬＤは、半導体装置ＰＫＧの外部端子とみなすことができる。
　ダイパッド（チップ搭載部、タブ）ＤＰは、半導体チップＣＰを搭載するチップ搭載部である。ダイパッドＤＰの平面形状は、例えば矩形状に形成されている。半導体チップＣＰは、ダイパッドＤＰ上に配置され、封止部ＭＲは、ダイパッドＤＰとそこに搭載された半導体チップＣＰとを封止し、複数のリードＬＤは、ダイパッドＤＰの周囲に配置されている。
　図５の場合は、ダイパッドＤＰは封止部ＭＲ内に封止され、封止部ＭＲの下面ＭＲｂではダイパッドＤＰは露出されていないが、封止部ＭＲの下面ＭＲｂでダイパッドＤＰの下面が露出される場合もあり得る。
　ダイパッドＤＰは導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。半導体装置ＰＫＧを構成するダイパッドＤＰと複数のリードＬＤとが同じ材料（同じ金属材料）で形成されていれば、より好ましい。これにより、ダイパッドＤＰおよび複数のリードＬＤが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置ＰＫＧの製造が容易になる。
　ダイパッドＤＰの平面形状を構成する矩形の四隅には、それぞれ吊りリードＴＬが一体的に形成されている。各吊りリードＴＬは、ダイパッドＤＰと同じ材料によりダイパッドＤＰと一体的に形成されている。ダイパッドＤＰの外縁の四隅のそれぞれに、吊りリードＴＬが一体的に形成され、各吊りリードＴＬのダイパッドＤＰに接続されている側とは反対側の端部が平面矩形状の封止部ＭＲの四隅（角部）側面に達するまで、封止部ＭＲ内を延在している。吊りリードＴＬは、封止部ＭＲの形成後に封止部ＭＲから突出する部分が切断されており、吊りリードＴＬの切断により生じた切断面（端面）が封止部ＭＲの四隅側面で露出している。
　ダイパッドＤＰの上面上には、半導体チップＣＰが、その表面（上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰに向けた状態で搭載されている。半導体チップＣＰの裏面は、接合材（接合材層、接着層）ＢＤを介してダイパッドＤＰの上面に接着（接合）されて固定されている。半導体チップＣＰは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。接合材ＢＤとしては、導電性の接合材または絶縁性の接合材を用いることができ、例えば、ペースト型の接着材、フィルム状の接着シート、あるいは半田などを用いることができる。
　半導体チップＣＰは、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。半導体チップＣＰは、その厚さと交差する平面形状が矩形（四角形）である。
　半導体チップＣＰの表面には、複数のパッド電極（パッド、ボンディングパッド、端子）ＰＤが形成されている。なお、「パッド電極」を単に「パッド」と称する場合もある。
　ここで、半導体チップＣＰにおいて、互いに反対側に位置する２つの主面のうち、複数のパッド電極ＰＤが形成されている側の主面を半導体チップＣＰの表面と呼び、この表面とは反対側でかつダイパッドＤＰに対向する側の主面を半導体チップＣＰの裏面と呼ぶものとする。
　半導体チップＣＰの表面は、辺（チップ辺）ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を有する矩形状の平面形状を有している。なお、半導体チップＣＰの表面において、辺ＳＤ１と辺ＳＤ３とは互いに対向し、辺ＳＤ２と辺ＳＤ４とは互いに対向し、辺ＳＤ１と辺ＳＤ３とは互いに平行で、辺ＳＤ２と辺ＳＤ４とは互いに平行で、辺ＳＤ１は辺ＳＤ２，ＳＤ４と直交し、辺ＳＤ３は辺ＳＤ２，ＳＤ４と直交している。
　半導体チップＣＰにおいて、辺ＳＤ１は、封止部ＭＲの側面ＭＲｃ１に沿った辺であり、辺ＳＤ２は、封止部ＭＲの側面ＭＲｃ２に沿った辺であり、辺ＳＤ３は、封止部ＭＲの側面ＭＲｃ３に沿った辺であり、辺ＳＤ４は、封止部ＭＲの側面ＭＲｃ４に沿った辺である。
　平面視において、半導体チップＣＰの辺ＳＤ１は、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤ（のインナリード部）と対向し、半導体チップＣＰの辺ＳＤ２は、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤ（のインナリード部）と対向している。また、平面視において、半導体チップＣＰの辺ＳＤ３は、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤ（のインナリード部）と対向し、半導体チップＣＰの辺ＳＤ４は、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤ（のインナリード部）と対向している。
　半導体チップＣＰの複数のパッド電極ＰＤと、複数のリードＬＤとが、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。
　具体的には、半導体チップＣＰの表面において、辺ＳＤ１に沿って配置された複数のパッド電極ＰＤは、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰの表面において、辺ＳＤ２に沿って配置された複数のパッド電極ＰＤは、封止部ＭＲの側面ＭＲｃ２側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰの表面において、辺ＳＤ３に沿って配置された複数のパッド電極ＰＤは、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰの表面において、辺ＳＤ４に沿って配置された複数のパッド電極ＰＤは、封止部ＭＲの側面ＭＲｃ４側に配置された複数のリードＬＤに、複数のワイヤＢＷを介してそれぞれ電気的に接続されている。
　ワイヤ（ボンディングワイヤ）ＢＷは、導電性の接続部材であり、より特定的には導電性のワイヤである。ワイヤＢＷは、金属からなるため、金属線（金属細線）とみなすこともできる。ワイヤＢＷとしては、金（Ａｕ）ワイヤ、銅（Ｃｕ）ワイヤ、あるいはアルミニウム（Ａｌ）ワイヤなどを好適に用いることができる。
　なお、金（Ａｕ）ワイヤは、比較的柔らく、後述のワイヤ流れが生じやすいワイヤであるため、ワイヤＢＷとして金（Ａｕ）ワイヤを用いる場合に本実施の形態を適用すれば、その効果は特に大きい。
　各ワイヤＢＷは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。各リードＬＤにおいて、ワイヤＢＷの接続箇所は、封止部ＭＲ内に位置するインナリード部である。
　半導体チップＣＰは、後述するように、ピン数が異なる複数の半導体パッケージを製造するための共通の半導体チップとして設計されている。図２および図３の場合は、半導体装置ＰＫＧが有するリードＬＤの数は、半導体チップＣＰが有するパッド電極ＰＤの数よりも少ない。これは、図２および図３は、後述の図２６の場合ではなく、後述の図２８の場合に対応しているからである。このため、図２および図３に示される半導体チップＣＰの複数のパッド電極ＰＤは、有効パッドと無効パッド（未使用パッド）とが混在している。
　半導体装置ＰＫＧの各リードＬＤは、半導体チップＣＰが有するいずれかのパッド電極ＰＤにワイヤＢＷを介して電気的に接続されている。すなわち、各ワイヤＢＷは、一端が半導体チップＣＰのパッド電極ＰＤに接続され、他端がリードＬＤ（のインナリード部）に接続されており、それによって、パッド電極ＰＤとリードＬＤとがワイヤＢＷを介して電気的に接続されている。
　半導体チップＣＰの複数のパッド電極ＰＤのうちの各有効パッドは、それぞれワイヤＢＷを介して各リードＬＤと電気的に接続されている。一方、半導体チップＣＰの複数のパッド電極ＰＤのうちの各無効パッド（未使用パッド）は、ワイヤＢＷが接続されていなくともよいが、少なくとも１つの無効パッドは、ワイヤＢＷを介してリードＬＤと電気的に接続されている。つまり、パッド電極ＰＤのうち、有効パッドには、ワイヤＢＷが必ず接続されているが、無効パッドには、ワイヤＢＷが接続されている場合とワイヤが接続されていない場合があり得、本実施の形態では、半導体チップＣＰが有する無効パッドのうち、少なくとも１つには、ワイヤＢＷが接続されている。
　半導体チップＣＰのパッド電極ＰＤとワイヤＢＷとリードＬＤとの接続関係については、後でより詳細に説明する。
　＜半導体装置の製造工程について＞
　次に、上記図１～図５に示される半導体装置ＰＫＧの製造工程について説明する。図６は、上記図１～図５に示される半導体装置ＰＫＧの製造工程を示すプロセスフロー図である。図７は、図６のプロセスフローのうち、ステップＳ４の組み立て工程の詳細を示すプロセスフロー図である。また、図８～図１９は、半導体装置ＰＫＧの製造工程を説明するための平面図または断面図である。
　まず、半導体ウエハ（半導体基板）ＳＷを準備する（図６のステップＳ１）。半導体ウエハＳＷは、例えば単結晶シリコンなどからなり、例えば平面略円形状の形状を有している。それから、半導体ウエハＳＷに対してウエハ・プロセスを施す（図６のステップＳ２）。
　ここでウエハ・プロセスは、一般的に、半導体ウエハＳＷの主面上または表層部分に種々の半導体素子または半導体集積回路を形成し、半導体ウエハＳＷ上に一層以上の配線層を含む配線構造を形成し、更に配線構造上に表面保護膜を形成した後、半導体ウエハＳＷに形成された複数の半導体チップ領域ＣＰＲの各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。ウエハ・プロセスは、前工程とも呼ばれる。
　図８は、ステップＳ２のウエハ・プロセスが完了した段階の半導体ウエハＳＷの平面図に対応し、図９は、ステップＳ２のウエハ・プロセスが完了した段階の半導体ウエハＳＷの要部断面図に対応している。
　図８および図９に示されるように、半導体ウエハＳＷの主面は、複数の半導体チップ領域（半導体素子形成領域、単位集積回路領域）ＣＰＲと、各半導体チップ領域ＣＰＲの間のスクライブ領域（スクライブライン）ＳＣＢとを有している。半導体チップ領域ＣＰＲは、後述するダイシング工程で半導体ウエハＳＷをダイシングしたときに、それぞれ個片の半導体チップ（上記半導体チップＣＰに対応）となる領域に対応し、半導体ウエハＳＷの主面に２次元的に規則的（アレイ状）に並んで配置（配列）されている。各半導体チップ領域ＣＰＲは、互いに同じ寸法（平面形状）および構造を有しており、それぞれ、矩形の平面形状を有している。スクライブ領域ＳＣＢは、隣り合う半導体チップ領域ＣＰＲに挟まれた領域、すなわち半導体チップ領域ＣＰＲの間の領域であり、半導体ウエハＳＷの主面に対して格子状に存在する。換言すれば、スクライブ領域ＳＣＢに囲まれた領域が半導体チップ領域ＣＰＲに対応する。
　また、図９には、半導体ウエハＳＷ上に半導体素子、層間絶縁膜および配線層が形成された領域、すなわち半導体集積回路が形成された領域として、半導体集積回路領域ＣＲが示されており、この半導体集積回路領域ＣＲ上に表面保護用の保護膜（絶縁膜、パッシベーション膜）ＰＡが形成されている。半導体集積回路領域ＣＲおよび保護膜ＰＡは、半導体ウエハＳＷの各半導体チップ領域ＣＰＲに形成され、スクライブ領域ＳＣＢには形成されない。保護膜ＰＡには開口部が設けられ、その開口部からパッド電極ＰＤが露出されている。パッド電極ＰＤは、半導体ウエハＳＷの主面上に形成された多層配線構造のうちの最上層の配線層に形成される。パッド電極ＰＤは、各半導体チップ領域ＣＰＲにおいて、その半導体チップ領域ＣＰＲの外周に沿って複数個並んで配置され、その半導体チップ領域ＣＰＲに形成された半導体集積回路に配線層（内部配線層）などを介して電気的に接続されている。
　ステップＳ２のウエハ・プロセスでは、半導体ウエハＳＷの主面の各半導体チップ領域ＣＰＲに半導体集積回路が形成される。すなわち、ステップＳ２で、半導体ウエハＳＷの主面の各半導体チップ領域ＣＰＲに半導体素子（例えばトランジスタ素子など）、層間絶縁膜および配線層、すなわち半導体集積回路領域ＣＲが形成され、更に保護膜ＰＡが形成される。従って、ステップＳ２は、後でそれぞれ半導体チップとなる半導体ウエハＳＷの複数の半導体チップ領域ＣＰＲに、それぞれ半導体集積回路を形成する工程とみなすことができる。保護膜ＰＡは、半導体チップ領域ＣＰＲには形成するが、スクライブ領域ＳＣＢには形成しないことが好ましく、これにより、後述する半導体ウエハＳＷのダイシング工程で、半導体ウエハＳＷの切断を容易に行うことができる。
　各半導体チップ領域ＣＰＲの構成は、互いに同じであり、各半導体チップ領域ＣＰＲには、後述の図２５に示される半導体チップＣＰの回路構成と同様の回路構成が形成されている。すなわち、各半導体チップ領域ＣＰＲは、複数のパッド電極ＰＤおよびそれらにそれぞれ接続された後述の入出力回路部１と、後述の制御回路部２と、後述のデコーダ回路部３と、後述の記憶回路部４と、後述の内部回路部５とを有している。
　次に、各半導体チップ領域ＣＰＲのパッド電極ＰＤを利用して、プローブテスト（ウエハテスト）を行う（図６のステップＳ３）。ステップＳ３のプローブテストは、後述のダイシング工程で半導体ウエハＳＷを切断する前に行うテスト（検査）であり、半導体ウエハＳＷに対して行うテストであるため、ウエハテストとみなすことができる。
　ステップＳ３のテスト工程により、半導体ウエハＳＷの各半導体チップ領域ＣＰＲの電気的試験を行うことができる。具体的には、半導体ウエハＳＷの各半導体チップ領域ＣＰＲにおいて、露出するパッド電極ＰＤにテスト用のプローブ（プローブ針、探針）を当てて各半導体チップ領域ＣＰＲの電気的試験を行う。このプローブテストの結果により、半導体ウエハＳＷの各半導体チップ領域ＣＰＲが良品であるか不良品であるかを選別したり、あるいは、プローブテストの測定結果のデータを各製造工程にフィードバックすることにより、歩留まり向上や信頼性向上に役立てることができる。このため、プローブテストは、省略することも可能であるが、行うことがより好ましい。
　次に、半導体装置ＰＫＧの組立工程を行う（図６のステップＳ４）。ステップＳ４の組立工程は、具体的には、次（ステップＳ４ａ～Ｓ４ｆ）のようにして行うことができる。
　まず、必要に応じて半導体ウエハＳＷの裏面を研削するバックグラインド工程などを行った後、半導体ウエハＳＷをダイシング（切断）し、半導体ウエハＳＷを個々の半導体チップに分離（分割）する（図７のステップＳ４ａ）。この際、例えば、半導体ウエハＳＷの裏面をダイシングシートに固定した状態で、高速回転されたダイシングブレードを半導体ウエハＳＷの表面側からスクライブ領域ＳＣＢに沿って走行させることにより、複数の半導体チップ領域ＣＰＲの間のスクライブ領域ＳＣＢに沿って半導体ウエハＳＷを切断（ダイシング）する。ダイシングにより半導体ウエハＳＷは個々の半導体チップ領域ＣＰＲに分離（分割）され、各半導体チップ領域ＣＰＲが、それぞれ個片化された半導体チップとなる。この個片化された半導体チップが、半導体チップＣＰに対応しており、後で行うダイボンディング工程で用いられる。このようにして、半導体ウエハＳＷの各半導体チップ領域ＣＰＲから半導体チップ（ＣＰ）が取得される。
　次に、半導体チップＣＰのダイボンディング工程を行って、図１０および図１１に示されるように、リードフレームＬＦのダイパッドＤＰ上に半導体チップＣＰを接合材ＢＤを介して搭載して接合する（図７のステップＳ４ｂ）。この際、半導体チップＣＰのパッド電極ＰＤが形成された表面側が上方を向き、半導体チップの裏面がダイパッドＤＰの上面と対向するように、ダイパッドＤＰの上面上に半導体チップＣＰを接合材ＢＤを介して搭載する。すなわち、ステップＳ４ｂでは、半導体チップＣＰの裏面を、接合材ＢＤを介してダイパッドＤＰの上面に接合する。図１０は、ステップＳ４ｂのダイボンディング工程を完了した段階の平面図に対応し、図１１は、図１０のＡ－Ａ線の断面図にほぼ対応している。
　なお、リードフレームＬＦは、フレーム枠（図示せず）と、フレーム枠に連結された複数のリードＬＤと、フレーム枠に複数の吊りリードＴＬを介して連結されたダイパッドＤＰとを、一体的に有している。
　次に、図１２および図１３に示されるように、ワイヤボンディング工程を行う（図７のステップＳ４ｃ）。このステップＳ４ｃでは、半導体チップＣＰの複数のパッド電極ＰＤとリードフレームＬＦの複数のリードＬＤとの間を、複数のワイヤＢＷを介してそれぞれ電気的に接続する。各ワイヤＢＷは、一端が半導体チップＣＰのパッド電極ＰＤに接続され、他端がリードフレームＬＦのリードＬＤに接続される。図１２は、ステップＳ４ｃのワイヤボンディング工程を完了した段階の平面図に対応し、図１３は、図１２のＡ－Ａ線の断面図にほぼ対応している。
　このステップＳ４ｃのワイヤボンディング工程において、後述の図２８および図３１に示されるワイヤＢＷ１，ＢＷ３，ＢＷ４，ＢＷ５も形成される。すなわち、パッド電極ＰＤ１とリードＬＤ１とがワイヤＢＷ１を介して電気的に接続され、パッド電極ＰＤ２とリードＬＤ３とがワイヤＢＷ５を介して電気的に接続され、パッド電極ＰＤ３とリードＬＤ３とがワイヤＢＷ３を介して電気的に接続され、パッド電極ＰＤ４とリードＬＤ４とがワイヤＢＷ４を介して電気的に接続される。
　次に、モールド工程（樹脂成形工程）による樹脂封止を行って、半導体チップＣＰおよびそれに接続された複数のワイヤＢＷを封止部（封止体、封止樹脂部）ＭＲによって封止する（図７のステップＳ４ｄ）。このステップＳ４ｄのモールド工程によって、半導体チップＣＰ、ダイパッドＤＰ、複数のリードＬＤのインナリード部、複数のワイヤＢＷおよび吊りリードＴＬを封止する封止部ＭＲが形成される。図１４は、ステップＳ４ｄのモールド工程を完了した段階の平面図に対応し、図１５は、図１４のＡ－Ａ線の断面図にほぼ対応している。
　ステップＳ４ｄのモールド工程は、具体的には次（図１６および図１７）のようにして行うことができる。図１６および図１７は、モールド工程の説明図であり、図１５に相当する断面が示されている。
　すなわち、ステップＳ４ｃのワイヤボンディング工程までを行ったリードフレームＬＦを、図１６に示されるように、金型（下金型）ＫＧ１上に配置してから、リードフレームＬＦを金型ＫＧ１と金型（上金型）ＫＧ２とで挟んで固定する（クランプ）する。この際、リードＬＤのアウタリード部は、金型ＫＧ１の上面と金型ＫＧ２の下面とで挟まれるが、ダイパッドＤＰ、半導体チップＣＰ、ワイヤＢＷおよびリードＬＤのインナリード部は、金型ＫＧ１，ＫＧ２のキャビティＣＡＶ内に配置される。それから、金型ＫＧ２に設けられた樹脂注入用のゲート（注入口、後述の図３２のゲートＧＴに対応）から、金型ＫＧ１，ＫＧ２のキャビティＣＡＶ内に、図１７に示されるように、封止部ＭＲ形成用の樹脂材料ＭＲ１を導入（充填、注入）する。この樹脂材料ＭＲ１は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを樹脂材料ＭＲ１として用いることができる。それから、金型ＫＧ１，ＫＧ２のキャビティＣＡＶ内に導入した樹脂材料ＭＲ１を加熱などにより硬化させる。硬化した樹脂材料ＭＲ１により、封止部ＭＲが形成される。その後、金型ＫＧ１，ＫＧ２を離型して、封止部ＭＲが形成されたリードフレームＬＦを取り出す。これにより、上記図１４および図１５に示される構造体が得られる。
　このようにして、ステップＳ４ｄのモールド工程を行うことができる。
　形成された封止部ＭＲは、樹脂注入痕ＧＴＫを有している（図１４参照）。この樹脂注入痕ＧＴＫは、ステップＳ４ｄのモールド工程において、金型ＫＧ１，ＫＧ２のキャビティＣＡＶ内に、封止部ＭＲ形成用の樹脂材料ＭＲ１を注入したときの、樹脂注入用のゲート（注入口）の痕に対応している。このため、封止部ＭＲにおける樹脂注入痕ＧＴＫの形成位置は、その封止部ＭＲを形成するために樹脂材料ＭＲ１を金型ＫＧ１，ＫＧ２のキャビティＣＡＶ内に注入したときの、樹脂材料ＭＲ１の注入位置（樹脂注入用のゲートの位置）に対応している。
　次に、封止部ＭＲから露出しているリードＬＤのアウタリード部に必要に応じてめっき処理を施してから、封止部ＭＲの外部において、リードＬＤおよび吊りリードＴＬを所定の位置で切断して、リードフレームＬＦのフレーム枠から分離する（図７のステップＳ４ｅ）。
　次に、図１８および図１９に示されるように、封止部ＭＲから突出するリードＬＤのアウタリード部を折り曲げ加工（リード加工、リード成形）する（図７のステップＳ４ｆ）。図１８は、ステップＳ４ｆのリード加工工程を完了した段階の平面図に対応し、図１９は、図１８のＡ－Ａ線の断面図にほぼ対応している。
　このように、ステップＳ４ａ～Ｓ４ｆを行うことにより、上記ステップＳ４の半導体装置ＰＫＧの組立工程が行われる。このようにして、半導体装置ＰＫＧが製造される。
　次に、半導体装置ＰＫＧのテスト（検査）を行う（図６のステップＳ５）。ステップＳ５のテスト工程では、各種テストが行われ、不良品があれば選別して取り除く。ステップＳ５のテスト工程は、例えば、半導体装置ＰＫＧの外部端子であるリードＬＤをテスト用のソケットに差し込んで電気的試験を行うことなどにより、行うことができる。
　その後、半導体装置ＰＫＧを出荷する（図６のステップＳ６）。
　＜検討の背景について＞
　次に、本発明者が行った検討の背景について説明する。
　半導体装置として、例えば汎用のマイコン製品などは、顧客のニーズや用途に応じて多数の種類の半導体パッケージ製品が必要とされる。しかしながら、半導体パッケージ製品の種類ごとに半導体パッケージ製品に含まれる半導体チップを変更してしまうと、半導体パッケージ製品の種類の数だけ、半導体チップの種類を揃える必要が生じるため、半導体チップの設計や製造に多大な負担がかかり、半導体チップやその半導体チップを用いた半導体パッケージの製造コストの増大を招いてしまう。
　このため、共通の半導体チップ（上記半導体チップＣＰに対応）を用いて、複数種類の半導体パッケージ製品を製造することを検討している。例えば、共通の半導体チップを用いて、ピン数（端子数）が異なる複数種類の半導体パッケージ製品を製造することを検討している。一例を挙げれば、共通の半導体チップを用いて、１００ピンの半導体パッケージ製品と、１４４ピンの半導体パッケージ製品と、１７６ピンの半導体パッケージ製品と、２２４ピンの半導体パッケージ製品とを、製造する。なお、半導体パッケージのピン数とは、その半導体パッケージが有する外部端子（例えばリード）の数に対応している。
　共通の半導体チップ（以下、共通チップと称する）を用いて、ピン数が異なる複数種類の半導体パッケージ製品を製造する場合、最もピン数が多い半導体パッケージ製品のピン数に合わせて、共通チップのパッド（上記パッド電極ＰＤに対応）の数を設計する。
　このため、２２４ピンの半導体パッケージ製品を製造する場合は、共通チップの２２４個のパッドは全て有効パッドとなるが、１００ピン、１４４ピンまたは１７６ピンの半導体パッケージ製品を製造する場合は、共通チップの２２４個のパッドは、有効パッドと無効パッド（未使用パッド）とが混在したものとなる。共通チップにおける有効パッドは、ワイヤを介して外部端子（リード）と電気的に接続される。ここで、共通チップにおける有効パッドは、共通チップの外部（例えば、本半導体パッケージ製品が塔載されたマザーボードやその他の半導体パッケージ製品など）との間で信号の伝送が可能なパッドである。共通チップにおける無効パッドは、共通チップ内の回路によって強制的に、外部（共通チップの外部）との間で信号の伝送が不可能な状態（無効な状態、又はオフしている状態）とされている。
　共通チップを用いて、ピン数が異なる複数種類の半導体パッケージ製品を製造することにより、ピン数が異なる複数種類の半導体パッケージ製品を製造するのに半導体チップの種類を変える必要が無くなるため、半導体チップやその半導体チップを用いた半導体パッケージの製造コストを低減することができる。
　このように共通チップを用いてピン数が異なる複数種類の半導体パッケージ製品を製造することを前提にすると、最大のピン数（ここでは２２４ピン）の半導体パッケージ製品を製造する場合を除き、共通チップの２２４個のパッドに、無効パッド（未使用パッド）が発生することになる。
　ところで、半導体パッケージを製造する際には、ワイヤボンディング工程を行って半導体チップのパッドと外部端子とをワイヤで接続した後には、それら半導体チップ、ワイヤおよび外部端子を樹脂封止するモールド工程を行う。具体的には、ワイヤボンディング工程の後で、半導体チップ、ワイヤおよび外部端子をモールド用金型（上記金型ＫＧ１，ＫＧ２に対応）のキャビティ内に配置してから、そのキャビティ内にモールド用の樹脂材料（上記樹脂材料ＭＲ１に対応）を注入し、注入した樹脂材料を硬化させることで、樹脂封止部（上記封止部ＭＲに対応）を形成する。半導体チップおよびワイヤと、外部端子の一部とが、樹脂封止部によって封止されて保護される。
　モールド用金型のキャビティ内にモールド用の樹脂材料を注入した際に、注入された樹脂材料がワイヤに衝突してそのワイヤを変形させてしまい、変形したワイヤがその隣のワイヤに接触してしまう可能性がある。樹脂封止工程（モールド工程）において、モールド用金型のキャビティ内に注入された樹脂材料がワイヤに衝突してワイヤを変形させる現象を、以下では「ワイヤ流れ」と称することとする。ワイヤ流れは、モールド用金型のキャビティ内に注入された樹脂材料が、高速でワイヤに衝突したときに発生し、衝突時の樹脂材料の速度が速いほど発生しやすい。ワイヤ流れが生じて隣り合うワイヤ同士が接触したまま樹脂材料が硬化してしまうと、隣り合うワイヤ同士が短絡した状態になるため、半導体パッケージの製造後の検査で取り除く必要があり、半導体パッケージの製造歩留まりを低下させ、半導体パッケージの製造コストの増加を招いてしまう。
　図２０および図２１は、共通チップを用いて半導体パッケージ製品を製造する場合のワイヤボンディング工程を行った段階を模式的に示す要部平面図である。図２０および図２１のうち、図２０は、２２４個のパッドを有する共通チップを用いて２２４ピンの半導体パッケージ製品を製造した場合に対応し、図２１は、２２４個のパッドを有する共通チップを用いて、１００ピンの半導体パッケージ製品を製造した場合に対応している。なお、１４４ピンまたは１７６ピンの半導体パッケージ製品を製造した場合も、図２１と基本的な考え方は同じである。
　図２０および図２１では、共通チップの２２４個のパッド（上記パッド電極ＰＤに対応）のうちの一部のパッド（ここでは符号Ｐ１～Ｐ１０を付した１０個のパッド）が示してある。図２０の場合は、示される１０個のパッドＰ１～Ｐ１０は、全て有効パッドであり、対応するリード（上記リードＬＤに対応、図２０では図示せず）にそれぞれワイヤＷ１（上記ワイヤＢＷに対応）を介して接続されている。図２１の場合は、１０個のパッドＰ１～Ｐ１０のうち、５個のパッドＰ１，Ｐ２，Ｐ３，Ｐ９，Ｐ１０は、有効パッドであり、対応するリード（上記リードＬＤに対応、図２１では図示せず）にそれぞれワイヤＷ１（上記ワイヤＢＷに対応）を介して接続されているが、４個のパッドＰ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８は、無効パッドであり、対応するリードが無いため、ワイヤは接続されていない。つまり、図２０の場合に比べて、図２１の場合の方が、リードの数（ピン数）が少ないため、その分、共通チップのパッドに無効パッド（未使用パッド）が生じているのである。
　図２０の場合、共通チップのパッドＰ１～Ｐ１０は、全て有効パッドであり、対応するリードにそれぞれワイヤＷ１を介して接続されているため、隣り合うワイヤＷ１間の間隔は、比較的小さくなっている。このような状態で樹脂封止工程を行う場合には、ワイヤ流れは生じにくい。なぜなら、金型のキャビティ内に注入された樹脂材料は、図２０に矢印で示される樹脂進行方向ＹＧ１に沿って進行し、パッドＰ１～Ｐ１０に接続された１０本のワイヤＷ１に順に衝突するが、ワイヤＷ１に衝突する毎に進行の勢いが弱まるため、いずれのワイヤＷ１に衝突する際にも、樹脂材料の速度はそれほど速くならずに済み、ワイヤＷ１が変形しにくいからである。
　一方、図２１の場合、Ｐ１，Ｐ２，Ｐ３，Ｐ９，Ｐ１０は、有効パッドであり、対応するリードにそれぞれワイヤＷ１を介して接続されているが、パッドＰ４～Ｐ８は、無効パッド（未使用パッド）であり、対応するリードが無いため、ワイヤは接続されていない。このため、図２１の場合は、パッドＰ１，Ｐ２，Ｐ３，Ｐ９，Ｐ１０に接続された５本のワイヤＷ１において、パッドＰ９に接続されたワイヤＷ１ａとパッドＰ３に接続されたワイヤＷ１ｂとの間の間隔が、かなり大きくなっている。このような状態で樹脂封止工程を行う場合には、パッドＰ３に接続されたワイヤＷ１ｂにおいて、ワイヤ流れが生じやすい。これを図２２を参照して説明する。図２２は、図２１の状態で樹脂封止工程を行った場合の説明図である。
　金型のキャビティ内に注入された樹脂材料は、図２１の樹脂進行方向ＹＧ１，ＹＧ２，ＹＧ３に沿って進行し、パッドＰ１，Ｐ２，Ｐ３，Ｐ９，Ｐ１０に接続された５本のワイヤＷ１に順に衝突する。この際、パッドＰ９に接続されたワイヤＷ１ａに衝突した後、パッドＰ３に接続されたワイヤＷ１ｂに向かって流れる樹脂材料は、ワイヤＷ１ａからワイヤＷ１ｂまでの距離が大きいことから、ワイヤＷ１ｂに衝突するまでに加速され、かなり速い速度でワイヤＷ１ｂに衝突してワイヤＷ１ｂを変形させ、ワイヤＷ１ｂにワイヤ流れが発生してしまう。ワイヤＷ１ｂが変形して隣のワイヤＷ１ｃに接触してしまうと、パッドＰ３に接続されたワイヤＷ１ｂと、パッドＰ２に接続されたワイヤＷ１ｃとが電気的に短絡することにつながるため、半導体装置の製造歩留まりが低下する。
　ワイヤ流れの対策として有効な手法として、半導体チップにおけるパッドの間隔（ピッチ）を大きくする手法があり、この手法を第１の手法と称することとする。第１の手法では、パッドの間隔（ピッチ）を大きくすれば、隣り合うワイヤ同士の間隔も必然的に大きくなるため、たとえワイヤ流れが生じてワイヤが変形したとしても、その変形したワイヤは隣のワイヤに接触しにくくなり、ワイヤ流れがワイヤの短絡につながりにくくなる。このため、第１の手法は、ワイヤ流れの発生を抑制するのに有効というよりは、ワイヤ流れが発生したときの悪影響（ワイヤ同士の短絡）を抑制する手法である。
　図２３は、図２１の構成に対して、第１の手法を適用した場合に対応している。このため、図２３では、パッドＰ１，Ｐ２，Ｐ３の間隔Ｌ１，Ｌ２が図２１の場合に比べて大きくしてあり、それによって、パッドＰ１，Ｐ２，Ｐ３に接続されたワイヤＷ１ｄ，Ｗ１ｃ，Ｗ１ｂの間隔Ｌ３，Ｌ４も図２１の場合に比べて大きくなっている。このため、図２３の場合は、ワイヤ流れが生じてワイヤＷ１ｂが変形したとしても、ワイヤＷ１ｂとワイヤＷ１ｃとの間の間隔Ｌ４が大きいことから、変形したワイヤＷ１ｂは隣のワイヤＷ１ｃに接触しにくくなる。従って、図２３の場合は、ワイヤ流れが発生しても、ワイヤ同士の短絡にはつながりにくくなるため、ワイヤ流れによる半導体装置の製造歩留まりの低下を抑制することができる。
　しかしながら、第１の手法は、半導体チップにおいてパッドの間隔（ピッチ）を大きくする手法であるため、半導体チップの寸法の増大を招いてしまう。半導体チップの寸法の増大、すなわち半導体チップの大型化は、その半導体チップを用いて製造された半導体パッケージの大型化を招き、また、製造コストの増加を招いてしまう。
　ワイヤ流れの対策として有効な手法として、半導体チップにダミーパッドを設け、このダミーパッドにダミーワイヤを接続する手法があり、この手法を第２の手法と称することとする。第２の手法では、半導体チップにダミーパッドを設け、そのダミーパッドにダミーワイヤをすれば、ダミーワイヤが配置された分、ダミーワイヤが配置されない場合に比べてワイヤ（ダミーワイヤも含む）同士の間隔が小さくなる。このため、樹脂封止工程において、モールド用金型のキャビティ内に注入された樹脂材料は、ダミーワイヤに衝突して減速される分、ダミーワイヤの次のワイヤに衝突する際の速度が遅くなり、ワイヤが変形しにくくなる。このため、第２の手法は、ワイヤ流れの発生を抑制するのに有効な手法である。
　図２４は、図２１の構成に対して、第２の手法を適用した場合に対応している。このため、図２４では、パッドＰ６とパッドＰ７との間にダミーパッドＤＭを設け、このダミーパッドＤＭとリードとをダミーワイヤＤＷで接続している。
　図２１および図２２の場合は、樹脂進行方向ＹＧ１に沿って進行した樹脂材料は、ワイヤＷ１ａに衝突した後、樹脂進行方法ＹＧ２に沿ってワイヤＷ１ｂに向かって流れるが、ワイヤＷ１ａからワイヤＷ１ｂまでの距離が大きいことから、ワイヤＷ１ｂに衝突するまでに加速され、かなり速い速度でワイヤＷ１ｂに衝突してワイヤＷ１ｂを変形させる。
　それに対して、ダミーパッドＤＭおよびダミーワイヤＤＷを設けた図２４の場合は、樹脂材料は、ワイヤＷ１ａに衝突した後、ダミーワイヤＤＷに一旦衝突してから、ワイヤＷ１ｂに向かって流れてワイヤＷ１ｂに衝突する。一旦ダミーワイヤＤＷに衝突して減速する分、図２１および図２２の場合にワイヤＷ１ｂに衝突する樹脂材料の速度よりも、図２４の場合にワイヤＷ１ｂに衝突する樹脂材料の速度の方が遅くなる。このため、図２４の場合は、衝突時の樹脂材料の速度が遅くなる分、樹脂材料が衝突してもワイヤＷ１ｂは変形しにくくなり、ワイヤＷ１ｂにワイヤ流れが生じるのを抑制することができる。従って、ワイヤ流れによる半導体装置の製造歩留まりの低下を抑制することができる。
　しかしながら、第２の手法は、半導体チップにおいてダミーパッドを設ける手法であるため、半導体チップの寸法の増大を招いてしまう。なぜなら、ダミーパッドＤＭは、単にダミーワイヤＤＷを配置できるように追加したパッドであり、共通チップ内の回路には接続されておらず、電気的には全く不要なパッドであるため、ワイヤ流れ防止のためにダミーパッドＤＭを追加することは、半導体チップの寸法の増大、すなわち半導体チップの大型化を招いてしまう。また、ダミーパッドＤＭを共通チップに追加した場合には、その共通チップを用いて２２４ピンの半導体パッケージを製造する際には、その追加したダミーパッドＤＭは全く不要なものになる。つまり、共通チップを用いて１００ピンの半導体パッケージを製造する際に、ワイヤ流れの発生を防止できるようにその共通チップにダミーパッドＤＭを追加してしまうと、その共通チップを用いて２２４ピンの半導体パッケージを製造する際には、追加したダミーパッドＤＭは邪魔になってしまい、共通チップの大型化を招いてしまう。半導体チップの寸法の増大、すなわち半導体チップの大型化は、その半導体チップを用いて製造された半導体パッケージの大型化を招き、また、製造コストの増加を招いてしまう。
　つまり、第１の手法および第２の手法ともに、ワイヤ流れに対する対策としては有効であっても、半導体チップの寸法の増大を招いてしまうため、近年強く求められている半導体パッケージの小型化や低コスト化の要求には反したものとなっている。
　＜半導体チップの回路構成について＞
　図２５は、半導体チップＣＰの回路構成を示す回路ブロック図である。
　図２５に示されるように、半導体チップＣＰは、各パッド電極ＰＤにそれぞれ接続された入出力回路部（Ｉ／Ｏ回路部、Ｉ／Ｏバッファ回路部）１を有している。半導体チップＣＰは、更に、制御回路部２と、デコーダ回路部３と、記憶回路部４と、内部回路部５も有している。
　図２５では、理解を簡単にするために、４個のパッド電極ＰＤとそれに対応する４つの入出力回路部１が示されているが、これに限定されず、実際には更に多数のパッド電極ＰＤとそれに対応する入出力回路部１とが半導体チップＣＰに形成されている。上述したように、共通の半導体チップＣＰを用いて、例えば、１００ピンの半導体パッケージと、１４４ピンの半導体パッケージと、１７６ピンの半導体パッケージと、２２４ピンの半導体パッケージとを製造する場合は、半導体チップＣＰには、２２４個のパッド電極ＰＤとそれらのそれぞれに対応する入出力回路部１とが形成されている。
　但し、半導体チップＣＰにおいては、全てのパッド電極ＰＤに対して、それぞれ入出力回路部１が接続されている。このため、対応する入出力回路部１が接続されていないパッド電極は、半導体チップＣＰには設けられていない。なお、上述したダミーパッドＤＭは、電気的には全く不要なパッドであり、入出力回路部１に相当するものは接続されていない。このため、半導体チップＣＰには、上述したダミーパッドＤＭに相当するものは形成されていない。
　半導体チップＣＰにおいて、各パッド電極ＰＤは、そのパッド電極ＰＤに接続された入出力回路部１を介して、内部回路部５に接続されている。すなわち、各パッド電極ＰＤと内部回路部５との間に、それぞれ入出力回路部１が介在している。入出力回路部１は、パッド電極ＰＤと内部回路部５との間の信号の伝送を制御する。すなわち、入出力回路部１は、パッド電極ＰＤから半導体チップＣＰ内に入力された信号が、入出力回路部１を介して内部回路部５に入力したり、あるいは、内部回路部５から出力された信号が、入出力回路部１を介してパッド電極ＰＤから半導体チップＣＰの外部に出力したりするのを、制御することができる。
　制御回路部２は、入出力回路部１に接続されており、入出力回路部１を制御する。すなわち、記憶回路部４に記憶されたパッケージ情報（情報）をデコーダ回路部３でデコードし、デコードされたパッケージ情報に基づいて、制御回路部２が入出力回路部１を制御する。記憶回路部４は、例えばフラッシュメモリのような不揮発性メモリからなる。
　具体的には、半導体チップＣＰの記憶回路部４には、パッケージ情報として、その半導体チップＣＰを用いられて製造された半導体パッケージ（ＰＫＧ）のピン数を示すパッケージコード（パッケージ情報）が記憶されている。デコーダ回路部３は、記憶回路部４から読み出したパッケージコードをデコードする回路である。デコーダ回路部３は、記憶回路部４から読み出したパッケージコードをデコードして、パッケージコードが示すピン数に対応したデコード信号を生成して、制御回路部２に出力する。制御回路部２は、デコーダ回路部３のデコード信号に基づき、各入出力回路部１をイネーブル状態とするか、あるいは強制的にディセーブル状態とするかを切り換える。入出力回路部１が制御回路部２によってイネーブル状態に設定されると、その入出力回路部１に接続されたパッド電極ＰＤは、有効パッドとなり、そのパッド電極ＰＤから入力した信号を入出力回路部１を介して内部回路部５に伝送したり、あるいは、内部回路部５から伝送された信号を入出力回路部１を介してパッド電極ＰＤから半導体チップＣＰの外部に出力することができるようになる。入出力回路部１が制御回路部２によってディセーブル状態に設定されると、その入出力回路部１に接続されたパッド電極ＰＤは、無効パッド（未使用）となり、そのパッド電極ＰＤから入力した信号を入出力回路部１を介して内部回路部５に伝送することができなくなり、かつ、内部回路部５からの信号を入出力回路部１を介してパッド電極ＰＤから出力することができなくなる。
　制御回路部２は、入出力回路部１の各制御端子（入力／出力イネーブルなど）を選択／制御している回路である。また、制御回路部２は、内部回路部５に含まれるＣＰＵ（Central Processing Unit）あるいは周辺ＩＰ（ＩＰコア：Intellectual Property core）と、入出力回路部１との間において、入力データまたは出力データの伝送経路を選択する。また、記憶回路部４は、パッケージコードを記憶しているが、更にパッケージコード以外の情報を記憶していてもよい。内部回路部５は、半導体チップＣＰの外部の回路との間で、パッド電極ＰＤを介して信号の伝送が行われる回路であり、例えばＣＰＵや周辺ＩＰなどを含んでいる。内部回路部５は、複数の回路部（回路ブロック）を含んでいてもよい。
　また、図２５には、半導体チップＣＰが有するパッド電極ＰＤとして、４つのパッド電極ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４が示されているが、これらパッド電極ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、半導体チップＣＰの四辺（上記図３に示される辺ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４）のいずれかの辺に沿って並んで配置されたパッド電極ＰＤを想定している。すなわち、パッド電極ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、半導体チップＣＰの表面において、上記辺ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４のいずれかの辺に沿って、パッド電極ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４の順に配置されている。このため、パッド電極ＰＤ１とパッド電極ＰＤ４との間にパッド電極ＰＤ２，ＰＤ３が配置され、パッド電極ＰＤ２，ＰＤ３のうち、パッド電極ＰＤ２がパッド電極ＰＤ１に近い側にあり、パッド電極ＰＤ３がパッド電極ＰＤ４に近い側にある。すなわち、パッド電極ＰＤ３とパッド電極ＰＤ１との間にパッド電極ＰＤ２があり、パッド電極ＰＤ４とパッド電極ＰＤ２との間にパッド電極ＰＤ３がある。
　１つのパッド電極ＰＤに対して１つの入出力回路部１が設けられている。パッド電極ＰＤ１に対して設けられた入出力回路部１を、入出力回路部１ａと称し、パッド電極ＰＤ２に対して設けられた入出力回路部１を、入出力回路部１ｂと称し、パッド電極ＰＤ３に対して設けられた入出力回路部１を、入出力回路部１ｃと称し、パッド電極ＰＤ４に対して設けられた入出力回路部１を、入出力回路部１ｄと称することとする。パッド電極ＰＤ１に入出力回路部１ａが接続されており、パッド電極ＰＤ１は、その入出力回路部１ａを介して内部回路部５に接続されている。また、パッド電極ＰＤ２に入出力回路部１ｂが接続されており、パッド電極ＰＤ２は、その入出力回路部１ｂを介して内部回路部５に接続されている。また、パッド電極ＰＤ３に入出力回路部１ｃが接続されており、パッド電極ＰＤ３は、その入出力回路部１ｃを介して内部回路部５に接続されている。また、パッド電極ＰＤ４に入出力回路部１ｄが接続されており、パッド電極ＰＤ４は、その入出力回路部１ｄを介して内部回路部５に接続されている。これらのことは、後述の図２６～図２８でも共通である。
　＜半導体装置の構成について＞
　図２６～図２８は、図２５の半導体チップＣＰを用いて半導体パッケージ（ＰＫＧ）を製造した場合の回路構成を示す回路ブロック図である。このうち、図２６は、２２４ピンの半導体パッケージ（ＰＫＧ）を製造した場合に対応し、図２７および図２８は、１００ピン、１４４ピンまたは１７６ピンの半導体パッケージ（ＰＫＧ）を製造した場合に対応している。なお、図２７の場合は、本実施の形態の技術思想を適用しておらず、一方、図２８の場合は、本実施の形態の技術思想を適用している。
　上述したように、一種類の半導体チップＣＰを用いて、ピン数が異なる複数種類の半導体パッケージが製造される。すなわち、ピン数が異なる複数種類の半導体パッケージを製造するのに対して、半導体チップを共通化し、その共通の半導体チップが半導体チップＣＰに対応している。ここでは、半導体チップＣＰを用いて、２２４ピンの半導体パッケージと、１７６ピンの半導体パッケージと、１４４ピンの半導体パッケージと、１００ピンの半導体パッケージとが製造される場合を例に挙げて説明する。上述のように、半導体パッケージのピン数とは、その半導体パッケージが有する外部端子（ここではリードＬＤ）の数に対応している。
　まず、図２６の場合について説明する。
　図２６の場合は、共通の半導体チップＣＰを用いて製造され得る複数種類の半導体パッケージのうち、最大のピン数を有する半導体パッケージ（ここでは２２４ピンの半導体パッケージ）を、その共通の半導体チップＣＰを用いて製造した場合に対応している。この場合、半導体チップＣＰが有する複数のパッド電極ＰＤは、全て有効パッドとなり、それぞれワイヤＢＷを介してリードＬＤと電気的に接続されている。なぜなら、共通の半導体チップＣＰを用いて製造され得る複数種類の半導体パッケージのうち、最大のピン数を有する半導体パッケージ（ここでは２２４ピンの半導体パッケージ）に合わせて、半導体チップＣＰが有するパッド電極ＰＤの数を設計しているからである。半導体チップＣＰを用いて２２４ピンの半導体パッケージを製造した場合は、半導体チップＣＰのパッド電極ＰＤとリードＬＤとは１対１対応しており、半導体チップＣＰの各パッド電極ＰＤが、半導体パッケージＰＫＧの各リードＬＤと、それぞれワイヤＢＷを介して電気的に接続されている。つまり、半導体チップＣＰの各パッド電極ＰＤに各ワイヤＢＷの一端が接続され、その各ワイヤＢＷの他端が、各リードＬＤに接続されている。
　ここで、有効パッドとは、そのパッド（パッド電極）を介して半導体チップＣＰ内の回路への信号の入力または半導体チップＣＰの回路からの信号の出力が可能なパッド（パッド電極）に対応している。半導体チップＣＰを用いて製造されるいずれのピン数の半導体パッケージにおいても、半導体パッケージ（ＰＫＧ）のリードＬＤの数と半導体チップＣＰにおける有効パッドの数とは一致しており、半導体チップＣＰの各有効パッドが、対応する各リードＬＤにそれぞれワイヤＢＷを介して電気的に接続されている。これにより、半導体チップＣＰを用いて製造されるいずれのピン数の半導体パッケージＰＫＧにおいても、各リードＬＤから、そのリードＬＤに接続されたワイヤＢＷ及び有効パッドを介して、半導体チップＣＰ内の回路に信号を入力したり、あるいは、半導体チップＣＰ内の回路から、有効パッド及びその有効パッドに接続されたワイヤＢＷを介して、リードＬＤに信号を出力することができる。
　このため、図２６に示される４つのパッド電極ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、全て有効パッドであり、それぞれに対応するリードＬＤ（ＬＤ１，ＬＤ２，ＬＤ３，ＬＤ４）が存在している。すなわち、パッド電極ＰＤ１にはリードＬＤ１が対応しており、パッド電極ＰＤ１とリードＬＤ１とがワイヤＢＷ１を介して電気的に接続され、パッド電極ＰＤ２にはリードＬＤ２が対応しており、パッド電極ＰＤ２とリードＬＤ２とがワイヤＢＷ２を介して電気的に接続されている。また、パッド電極ＰＤ３にはリードＬＤ３が対応しており、パッド電極ＰＤ３とリードＬＤ３とがワイヤＢＷ３を介して電気的に接続され、パッド電極ＰＤ４にはリードＬＤ４が対応しており、パッド電極ＰＤ４とリードＬＤ４とがワイヤＢＷ４を介して電気的に接続されている。ここで、ワイヤＢＷ１は、リードＬＤ１とパッド電極ＰＤ１との間を繋ぐワイヤＢＷに対応し、ワイヤＢＷ２は、リードＬＤ２とパッド電極ＰＤ２との間を繋ぐワイヤＢＷに対応し、ワイヤＢＷ３は、リードＬＤ３とパッド電極ＰＤ３との間を繋ぐワイヤＢＷに対応し、ワイヤＢＷ４は、リードＬＤ４とパッド電極ＰＤ４との間を繋ぐワイヤＢＷに対応している。
　図２６の場合は、リードＬＤ１と半導体チップＣＰの内部回路部５との間で、ワイヤＢＷ１、パッド電極ＰＤ１および入出力回路部１ａを介して信号が伝送され、また、リードＬＤ２と半導体チップＣＰの内部回路部５との間で、ワイヤＢＷ２、パッド電極ＰＤ２および入出力回路部１ｂを介して信号が伝送されるようになっている。また、リードＬＤ３と半導体チップＣＰの内部回路部５との間で、ワイヤＢＷ３、パッド電極ＰＤ３および入出力回路部１ｃを介して信号が伝送され、また、リードＬＤ４と半導体チップＣＰの内部回路部５との間で、ワイヤＢＷ４、パッド電極ＰＤ４および入出力回路部１ｄを介して信号が伝送されるようになっている。
　次に、図２７の場合と図２８の場合とについて説明する。
　図２７の場合と図２８の場合とは、共通の半導体チップＣＰを用いて製造され得る複数種類の半導体パッケージのうち、最大のピン数を有する半導体パッケージ（ここでは２２４ピンの半導体パッケージ）よりも少ないピン数の半導体パッケージ（ここでは１７６ピン、１４４ピンまたは１００ピンの半導体パッケージ）を、その共通の半導体チップＣＰを用いて製造した場合に対応している。この場合、半導体チップＣＰが有するパッド電極ＰＤは、有効パッドと無効パッド（未使用パッド）とが混在している。なぜなら、共通の半導体チップＣＰを用いて製造され得る複数種類の半導体パッケージのうち、最大のピン数（ここでは２２４ピン）を有する半導体パッケージに合わせて、半導体チップＣＰが有するパッド電極ＰＤの数を設計し、また、半導体チップＣＰにおける有効パッドの数は、製造する半導体パッケージのピン数で決まるからである。半導体パッケージのピン数が少なくなれば、半導体チップＣＰのパッド電極ＰＤの総数は変わらなくとも、パッド電極ＰＤのうちの有効パッドの数は少なくなり、有効パッド以外のパッド電極ＰＤが無効パッド（未使用パッド）になる。
　図２７の場合と図２８の場合とでは、図に示される４つのパッド電極ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４のうち、パッド電極ＰＤ１，ＰＤ３，ＰＤ４は有効パッドであるが、パッド電極ＰＤ２は無効パッド（未使用パッド）である。図２６の場合に比べて、図２７の場合と図２８の場合は、リードＬＤの数が少なく、半導体チップＣＰにおける有効パッドの数は、リードＬＤの数に対応している。
　例えば、半導体チップＣＰのパッド電極ＰＤの数を２２４個に設計しておき、半導体チップＣＰを用いて２２４ピンの半導体パッケージを製造する場合は、半導体チップＣＰの２２４個のパッド電極ＰＤの全てが有効パッドとなる。しかしながら、その半導体チップＣＰを用いて１７６ピンの半導体パッケージ製品を製造する場合は、半導体チップＣＰの２２４個のパッド電極ＰＤのうち、１７６個のパッド電極ＰＤが有効パッドとなり、残りの４８個のパッド電極ＰＤは無効パッドとなる。また、その半導体チップＣＰを用いて１４４ピンの半導体パッケージ製品を製造する場合は、半導体チップＣＰの２２４個のパッド電極ＰＤのうち、１４４個のパッド電極ＰＤが有効パッドとなり、残りの８０個のパッド電極ＰＤは無効パッドとなる。また、その半導体チップＣＰを用いて１００ピンの半導体パッケージ製品を製造する場合は、半導体チップＣＰの２２４個のパッド電極ＰＤのうち、１００個のパッド電極ＰＤが有効パッドとなり、残り１２４個のパッド電極ＰＤは無効パッドとなる。このため、２２４ピンの半導体パッケージ製品を製造する場合（図２６の場合に対応）は、半導体チップＣＰのパッド電極ＰＤは全て有効パッドとなるが、１００ピン、１４４ピンまたは１７６ピンの半導体パッケージを製造する場合（図２７の場合および図２８の場合に対応）は、半導体チップＣＰのパッド電極ＰＤは、有効パッドと無効パッドとが混在したものとなる。
　半導体チップＣＰのパッド電極ＰＤのうち、有効パッド（ここではパッド電極ＰＤ１，ＰＤ３，ＰＤ４）については、パッド電極ＰＤ（有効パッド）と内部回路部５との間で入出力回路部１を介して信号の伝送が可能であり、また、有効パッドはワイヤＢＷを介してリードＬＤに電気的に接続されている。このため、半導体チップＣＰの内部回路部５とリードＬＤとの間で、ワイヤＢＷ、有効パッド（パッド電極ＰＤ１，ＰＤ３，ＰＤ４）および入出力回路部１を介して、信号の伝送が行われるようになっている。
　一方、半導体チップＣＰのパッド電極ＰＤのうち、無効パッド（ここではパッド電極ＰＤ２）については、パッド電極ＰＤ（無効パッド）と内部回路部５との間で信号の伝送が不可能になるように、無効パッドと内部回路部５との間に介在する入出力回路部１が制御回路部２によって制御されている。具体的には、記憶回路部４に記憶された情報をデコーダ回路部３でデコードし、デコードされた情報に基づいて、制御回路部２が入出力回路部１を制御しており、無効パッドと内部回路部５との間で信号の伝送が不可能になるように、無効パッドと内部回路部５との間に介在する入出力回路部１が制御回路部２によって制御されている。このため、半導体チップＣＰにおける無効パッドは、半導体装置ＰＫＧの動作中は、すなわち半導体装置ＰＫＧに電源電圧が供給されている間は、半導体チップＣＰ内の回路からの信号を無効パッドから出力したり、無効パッドから入力した信号を半導体チップＣＰ内の回路に伝送するのが不可能な状態に制御されている。つまり、半導体チップＣＰにおいて、無効パッドは、半導体装置ＰＫＧの動作中は、入力用の端子としても、出力用の端子としても機能できない状態に制御されているパッド電極に対応している。
　そして、半導体チップＣＰを用いて２２４ピンの半導体パッケージを製造する場合は、２２４ピンの半導体パッケージを示すパッケージ情報が半導体チップＣＰの記憶回路部４に記憶される。この場合、記憶回路部４に記憶されたそのパッケージ情報がデコーダ回路部３でデコードされ、デコードされたパッケージ情報に基づいて、制御回路部２が入出力回路部１を制御し、全てのパッド電極ＰＤ（ここではパッド電極ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）が有効パッドとして機能する。
　一方、２２４ピンよりも少ないピン数、例えば１００ピンの半導体パッケージを製造する場合は、１００ピンの半導体パッケージを示すパッケージ情報が半導体チップＣＰの記憶回路部４に記憶される。この場合、記憶回路部４に記憶されたそのパッケージ情報がデコーダ回路部３でデコードされ、デコードされたパッケージ情報に基づいて、制御回路部２が入出力回路部１を制御し、一部のパッド電極ＰＤ（ここではパッド電極ＰＤ１，ＰＤ３，ＰＤ４）が有効パッドとして機能し、残りのパッド電極ＰＤ（ここではパッド電極ＰＤ２）が無効パッドに設定される。
　半導体チップＣＰにおける有効パッドは、その有効パッドを介して半導体チップＣＰ内の回路への信号の入力または半導体チップＣＰの回路からの信号の出力が可能である。そして、半導体チップＣＰにおける有効パッドは、外部端子であるリードＬＤに電気的に接続すべきパッドであり、その有効パッドから出力された信号をリードＬＤから半導体パッケージの外部に出力したり、あるいは半導体パッケージの外部からリードＬＤに入力された信号を有効パッドから半導体チップＣＰ内の回路に入力するために用いられる。つまり、半導体チップＣＰにおける有効パッドは、信号の伝送経路に用いられるパッドであり、言い換えると、半導体チップＣＰ内の回路への信号の入力または半導体チップＣＰ内の回路からの信号の出力に用いられるパッドである。
　このため、図２７の場合と図２８の場合の両方において、半導体チップＣＰの有効パッド（ここではパッド電極ＰＤ１，ＰＤ３，ＰＤ４）は、対応する各リードＬＤ（ＬＤ１，ＬＤ３，ＬＤ４）にそれぞれワイヤＢＷ（ＢＷ１，ＢＷ３，ＢＷ４）を介して電気的に接続されている。具体的には、パッド電極ＰＤ１とリードＬＤ１とがワイヤＢＷ１を介して電気的に接続され、パッド電極ＰＤ３とリードＬＤ３とがワイヤＢＷ３を介して電気的に接続され、パッド電極ＰＤ４とリードＬＤ４とがワイヤＢＷ４を介して電気的に接続されている。つまり、パッド電極ＰＤ１，ＰＤ３，ＰＤ４とそれに対応するリードＬＤ１，ＬＤ３，ＬＤ４と、それらを接続するワイヤＢＷ１，ＢＷ３，ＢＷ４との接続関係については、図２６の場合と図２７の場合と図２８の場合とで共通である。
　このため、リードＬＤ１，ＬＤ３，ＬＤ４と半導体チップＣＰの内部回路部５との間の信号の伝送経路は、図２６の場合と図２７の場合と図２８の場合とで共通である。すなわち、リードＬＤ１と半導体チップＣＰの内部回路部５との間で、ワイヤＢＷ１、パッド電極ＰＤ１および入出力回路部１ａを介して信号が伝送される。また、リードＬＤ３と半導体チップＣＰの内部回路部５との間で、ワイヤＢＷ３、パッド電極ＰＤ３および入出力回路部１ｃを介して信号が伝送される。また、リードＬＤ４と半導体チップＣＰの内部回路部５との間で、ワイヤＢＷ４、パッド電極ＰＤ４および入出力回路部１ｄを介して信号が伝送される。これにより、各リードＬＤ（ＬＤ１，ＬＤ３，ＬＤ４）から、そのリードＬＤに接続されたワイヤＢＷ（ＢＷ１，ＢＷ３，ＢＷ４）および有効パッドを介して、半導体チップＣＰ内の回路に信号を入力したり、あるいは、半導体チップＣＰ内の回路から、有効パッドおよびその有効パッドに接続されたワイヤＢＷ（ＢＷ１，ＢＷ３，ＢＷ４）を介して、リードＬＤに信号を出力することができる。
　このように、図２６の場合と図２７の場合と図２８の場合のいずれにおいても、リードＬＤが半導体パッケージの外部端子として機能し、半導体チップＣＰの内部回路部５と各リードＬＤとの間で、ワイヤＢＷ、有効パッド（パッド電極ＰＤ）および入出力回路部１を介して、信号の伝送が行われる。
　しかしながら、図２６の場合に比べて、図２７の場合と図２８の場合は、外部端子であるリードＬＤの数が少なく、パッド電極ＰＤ２に対応するリードＬＤ２が存在していない。それを反映して、図２６の場合は、パッド電極ＰＤ２は有効パッドであるが、図２７の場合と図２８の場合は、パッド電極ＰＤ２が無効パッド（未使用パッド）となっている。そして、図２７の場合は、無効パッド（パッド電極ＰＤ２）にはワイヤＢＷが接続されていないが、図２８の場合は、無効パッド（パッド電極ＰＤ２）にもワイヤＢＷ５の一端が接続されており、そのワイヤＢＷ５の他端は、リードＬＤ３に接続されている。すなわち、図２８の場合は、リードＬＤ３には２本のワイヤＢＷ３，ＢＷ５のそれぞれの一端が接続されており、そのうちの１本のワイヤＢＷ３の他端は半導体チップＣＰの有効パッド（パッド電極ＰＤ３）に接続され、もう１本のワイヤＢＷ５の他端は半導体チップＣＰの無効パッド（パッド電極ＰＤ２）に接続されている。ここで、ワイヤＢＷ５は、リードＬＤ３とパッド電極ＰＤ２との間を繋ぐワイヤＢＷに対応している。
　このため、図２８の場合は、リードＬＤ３と半導体チップＣＰとの間の接続経路としては、リードＬＤ３をワイヤＢＷ３を介して半導体チップＣＰのパッド電極ＰＤ３（有効パッド）に接続する経路と、リードＬＤ３をワイヤＢＷ５を介して半導体チップＣＰのパッド電極ＰＤ２（無効パッド）に接続する経路とが存在している。
　しかしながら、リードＬＤ３と半導体チップＣＰとの間で信号が伝送する経路は、ワイヤＢＷ３を介して半導体チップＣＰのパッド電極ＰＤ３（有効パッド）とリードＬＤ３とを接続する経路である。ワイヤＢＷ５を介して半導体チップＣＰのパッド電極ＰＤ２（無効パッド）とリードＬＤ３とを接続する経路は、半導体チップＣＰとリードＬＤ３との間で信号が伝送する経路としては機能しない。なぜなら、パッド電極ＰＤ２（無効パッド）に接続された入出力回路部１ｂが、制御回路部２により、信号の伝送が不可能な状態に強制的に固定され、それによって、パッド電極ＰＤ２（無効パッド）は、信号の伝送経路として寄与できなくなっているためである。
　つまり、図２７の場合と、図２８の場合とを比べると、図２８の場合は、半導体チップＣＰの無効パッドとリードＬＤ３とを接続するワイヤＢＷ５が追加されている点が図２７の場合と相違しているが、このワイヤＢＷ５は、半導体チップＣＰとリードＬＤ３との間の信号の伝送経路としては機能せず、電気的には意味がないワイヤである。しかしながら、本実施の形態では、上述したワイヤ流れを抑制または防止するために、図２８に示されるように、電気的には意味がないワイヤＢＷ５を追加している。すなわち、図２７の場合に比べて、図２８の場合は、電気的には意味がないワイヤＢＷ５を追加したことにより、上述したワイヤ流れの発生を、抑制または防止する効果を得ることができる。
　すなわち、図２７の場合は、樹脂封止工程（上記ステップＳ４ｄもモールド工程に対応）において、金型ＫＧ１，ＫＧ２のキャビティＣＡＶ内に注入された樹脂材料ＭＲ１は、図２７に矢印で示される樹脂進行方向ＹＧ４に沿って進行し、ワイヤＢＷ１、ワイヤＢＷ３およびワイヤＢＷ４に順に衝突する。この際、無効パッドであるパッド電極ＰＤ２にはワイヤＢＷを接続していないことを反映して、ワイヤＢＷ１とワイヤＢＷ３との間の間隔が大きくなっていることにより、ワイヤＢＷ１に衝突してからワイヤＢＷ３に向かって流れる樹脂材料ＭＲ１は、ワイヤＢＷ３に衝突するまでにかなり加速され、かなり速い速度でワイヤＢＷ３に衝突する。これにより、ワイヤＢＷ３が変形してしまい、ワイヤＢＷ３にワイヤ流れが発生する虞がある。これは、半導体パッケージの製造歩留まりの低下につながってしまう。
　それに対して、図２８の場合は、樹脂封止工程（上記ステップＳ４ｄもモールド工程に対応）において、金型ＫＧ１，ＫＧ２のキャビティＣＡＶ内に注入された樹脂材料ＭＲ１は、図２８に矢印で示される樹脂進行方向ＹＧ５に沿って進行し、ワイヤＢＷ１、ワイヤＢＷ５、ワイヤＢＷ３およびワイヤＢＷ４に順に衝突する。この際、ワイヤＢＷ１に衝突してからワイヤＢＷ３に向かって流れる樹脂材料ＭＲ１は、ワイヤＢＷ１とワイヤＢＷ３との間に配置されたワイヤＢＷ５に一旦衝突してから、ワイヤＢＷ３に向かって流れてワイヤＷ３に衝突する。一旦ワイヤＢＷ５に衝突して減速する分、図２７の場合にワイヤＢＷ３に衝突する樹脂材料ＭＲ１の速度よりも、図２８の場合にワイヤＢＷ３に衝突する樹脂材料ＭＲ１の速度の方が遅くなる。このため、図２８の場合は、衝突時の樹脂材料ＭＲ１の速度が遅くなる分、樹脂材料ＭＲ１が衝突してもワイヤＢＷ３は変形しにくくなり、ワイヤＢＷ３にワイヤ流れが生じるのを抑制または防止することができる。
　また、樹脂進行方向が、上記樹脂進行方向ＹＧ５と逆の場合を考える。この場合、図２８において、樹脂封止工程で金型ＫＧ１，ＫＧ２のキャビティＣＡＶ内に注入された樹脂材料ＭＲ１は、樹脂進行方向ＹＧ６に沿って進行し、ワイヤＢＷ４、ワイヤＢＷ３、ワイヤＢＷ５およびワイヤＢＷ１に順に衝突する。この際、ワイヤＢＷ３に衝突してからワイヤＢＷ１に向かって流れる樹脂材料ＭＲ１は、ワイヤＢＷ３とワイヤＢＷ１との間に配置されたワイヤＢＷ５に一旦衝突してから、ワイヤＢＷ１に向かって流れてワイヤＷ１に衝突する。一旦ワイヤＢＷ５に衝突して減速する分、図２７の場合にワイヤＢＷ１に衝突する樹脂材料ＭＲ１の速度よりも、図２８の場合にワイヤＢＷ１に衝突する樹脂材料ＭＲ１の速度の方が遅くなる。このため、図２８の場合は、衝突時の樹脂材料ＭＲ１の速度が遅くなる分、樹脂材料ＭＲ１が衝突してもワイヤＢＷ１は変形しにくくなり、ワイヤＢＷ１にワイヤ流れが生じるのを抑制または防止することができる。
　従って、ワイヤＢＷ３またはワイヤＢＷ１にワイヤ流れが生じるのを抑制または防止することができるため、ワイヤ流れによる半導体装置の製造歩留まりの低下を抑制または防止することができる。このため、半導体装置（半導体パッケージ）の製造歩留まりを向上させることができる。
　本実施の形態では、半導体チップＣＰの無効パッド（パッド電極ＰＤ２）とリードＬＤ３との間をワイヤＢＷ５で接続し、信号の伝送経路としては機能しないそのワイヤＢＷ５を、信号の伝送経路として機能するワイヤＢＷ３にワイヤ流れが発生しないようにするために用いているのである。
　また、図２７の場合と図２８の場合は、半導体チップＣＰにおいて、パッド電極ＰＤ２は無効パッドであるが、図２６の場合は、半導体チップＣＰにおいて、パッド電極ＰＤ２は有効パッドである。つまり、半導体チップＣＰを用いてピン数が異なる複数種類の半導体パッケージを製造できるようにしているため、パッド電極ＰＤ２は、有効パッドと無効パッドとを切り換えることができるように構成されている。このため、半導体チップＣＰを用いて例えば１００ピンの半導体パッケージを製造した場合に、パッド電極ＰＤ２が無効パッドであり、電気的には不要なパッドであったとしても、半導体チップＣＰを用いて２２４ピンの半導体パッケージを製造した場合には、パッド電極ＰＤ２は、有効パッドであり、電気的に必要なパッドとなる。従って、製造された半導体パッケージにおいてパッド電極ＰＤ２が無効パッドとして用いられていたとしても、半導体チップＣＰを設計、製造する上では、パッド電極ＰＤ２も必要なパッドなのである。このため、図２８の場合において、パッド電極ＰＤ２は、全く不要なパッドを追加したのではなく、設計上必要なパッドとして設けられたものであり、半導体チップＣＰは、パッド電極ＰＤ２を有効パッドとしても無効パッドとしても切り換えて使用できるような回路構成を有しており、半導体装置ＰＫＧではパッド電極ＰＤ２を無効パッドに固定して用いているのである。
　このため、図２８の場合にパッド電極ＰＤ２が無効パッドであり、電気的に不要であったとしても、半導体チップＣＰにパッド電極ＰＤ２を設けないようにしてしまうと、共通の半導体チップＣＰを用いて２２４ピンの半導体パッケージを製造できなくなってしまうため、図２８の場合に、パッド電極ＰＤ２を削除することはできない。従って、図２８の場合に、無効パッドであるパッド電極ＰＤ２が存在していたとしても、そのパッド電極ＰＤ２の存在が半導体チップＣＰの寸法の増大を招くわけではなく、半導体チップＣＰの大型化にはつながらない。
　このように、本実施の形態では、図２８の場合に、無効パッドであるパッド電極ＰＤ２にワイヤＢＷ５を接続することで、ワイヤ流れの課題を解決しているが、この手法は、上記図２４を参照して説明したダミーパッドＤＭを設ける手法とは相違している。
　上記ダミーパッドＤＭを設ける手法では、共通チップ内の回路には接続されていないパッドをダミーパッドＤＭとして設けているため、そのダミーパッドＤＭを追加した共通チップを用いて２２４ピンの半導体パッケージを製造する際には、その追加したダミーパッドＤＭは全く不要なものになる。このため、半導体チップの大型化を招いてしまう。
　それに対して、本実施の形態では、図２８の場合に半導体チップＣＰのパッド電極ＰＤ２にワイヤＢＷ５を接続することにより、ワイヤ流れを防止しているが、図２６のように共通の半導体チップＣＰを用いて２２４ピンの半導体パッケージを製造する場合には、パッド電極ＰＤ２は有効パッドとして用いられ、信号の伝送経路となる。このため、半導体チップＣＰのパッド電極ＰＤ２は、ワイヤ流れの防止の課題を考慮しなくとも必要なパッド電極であり、そのパッド電極ＰＤ２を利用してワイヤ流れを防止する本実施の形態では、半導体チップＣＰの寸法の増大を招くことはないと言える。従って、本実施の形態では、半導体チップＣＰの小型化を図ることができ、その半導体チップＣＰを用いて製造された半導体パッケージの小型化を図ることができ、また、製造コストの低減を図ることができる。
　このように、本実施の形態は、共通の半導体チップを用いてピン数が異なる複数種類の半導体パッケージを製造することを検討し、最大ピン数の半導体パッケージを製造する際にはワイヤ流れの課題は発生しないが、ピン数が少ない半導体パッケージを製造する際には、無効パッド（未使用パッド）が生じることに起因してワイヤ流れの課題が発生することに気づき、それに気づいたからこそ、成し得たものである。そして、ワイヤ流れの課題が発生してしまうピン数が少ない半導体パッケージを製造する際に、必然的に発生する無効パッドを利用して、その無効パッド（パッド電極ＰＤ２）にワイヤ（ＢＷ５）の一端を接続し、そのワイヤ（ＢＷ５）の他端をリード（ＬＤ３）に接続することにより、ワイヤ流れの課題を解決している。これにより、ワイヤ流れを抑制または防止することができることで、半導体装置（半導体パッケージ）の製造歩留まりを向上させることができるとともに、半導体チップの小型化を図り、その半導体チップを用いて製造される半導体装置（半導体パッケージ）の小型化を図ることができる。
　また、本実施の形態では、無効パッド（ここではパッド電極ＰＤ２）に一端を接続したワイヤＢＷ（ここではワイヤＢＷ５）の他端は、有効パッドとワイヤＢＷを介して電気的に接続されたリードＬＤ（ここではリードＬＤ３）に接続している。つまり、ワイヤ流れ防止用のワイヤ（ここではワイヤＢＷ５）は、一端を無効パッドに接続し、他端は、信号の伝送経路となるリードＬＤ（ここではリードＬＤ３）に接続している。このため、ワイヤ流れ防止用のワイヤ（ここではワイヤＢＷ５）を設けるのに、上記ダミーパッドＤＭのような不要なパッド電極を追加せずに済むだけでなく、不要なリードも追加せずに済む。不要なリードを設けずに済むことにより、半導体パッケージ（ＰＫＧ）の小型化を図ることができる。また、不要なリードを設けずに済むことにより、汎用のリードフレームを用いて半導体パッケージ（ＰＫＧ）を製造できるようになるため、製造コストの低減も図ることができる。
　また、本実施の形態では、共通の半導体チップＣＰを用いてピン数が異なる複数種類の半導体パッケージを製造することを前提としているため、半導体チップＣＰの各パッド電極ＰＤは、半導体チップＣＰ内の回路（内部回路部５）に接続されており、有効パッドと無効パッドとを切り換えることができるように構成されている。
　図２９は、パッド電極ＰＤが有効パッドとなるか無効パッドとなるかを切り換える具体的な手法を説明するための回路図である。また、図３０は、図２９において、点線で囲まれた領域ＲＧ１の構成例を示す説明図である。図２９は、上記図２５の一部を抜き出して、より具体的に示したものであり、図２９において、二点鎖線で囲まれた部分は、上記図２５における制御回路部２に含まれる。
　各パッド電極ＰＤにはそれぞれ入出力回路部１が接続されており、その入出力回路部１を介してパッド電極ＰＤと内部回路部５とが接続されている。パッド電極ＰＤと内部回路部５との間に入出力回路部１が介在しているため、入出力回路部１によってパッド電極ＰＤと内部回路部５との間の信号の伝送を制御することができる。
　制御回路部２は、各入出力回路部１に対して、選択回路（マルチプレクサ）２ａ，２ｂ，２ｃ，２ｄを有している。具体的には、図２９に示されるように、内部回路部５と入出力回路部１の出力側の制御端子との間に、選択回路２ａと選択回路２ｂとが多段接続され、選択回路２ｂが入出力回路部１に近い側に設けられている。また、内部回路部５と入出力回路部１の入力側の制御端子との間に、選択回路２ｃと選択回路２ｄとが多段接続され、選択回路２ｄが入出力回路部１に近い側に設けられている。
　選択回路２ａには、内部回路部５からの信号（１１）とグランド電位とが入力され、そのうちの一方が出力されて選択回路２ｂに入力されるようになっている。選択回路２ａに選択信号が入力されていない間は、選択回路２ａはグランド電位を出力し、選択回路２ａに選択信号（信号１２）が入力されると、選択回路２ａは、内部回路部５から入力された信号（１１）を出力する。
　選択回路２ｂには、選択回路２ａの出力とグランド電位とが入力され、そのうちの一方が出力されて入出力回路部１の出力側の制御端子に入力されるようになっている。選択回路２ｂに選択信号が入力されていない間は、選択回路２ｂは選択回路２ａからの入力を出力し、選択回路２ｂに選択信号（デコーダ回路部３からのデコード信号）が入力されると、選択回路２ｂは、グランド電位を出力する。選択回路２ｂの出力は、入出力回路部１の出力側の制御端子（出力用回路部の制御端子）に入力される。入出力回路部１の出力側の制御端子にグランド電位が供給されている間は、入出力回路部１は、内部回路部５から入出力回路部１を介してパッド電極ＰＤへの信号の伝送が不可能な状態にある。
　選択回路２ｃには、内部回路部５からの信号（１４）とグランド電位とが入力され、そのうちの一方が出力されて選択回路２ｄに入力されるようになっている。選択回路２ｃに選択信号が入力されていない間は、選択回路２ｃはグランド電位を出力し、選択回路２ｃに選択信号（信号１５）が入力されると、選択回路２ｃは、内部回路部５から入力された信号（１４）を出力する。
　選択回路２ｄには、選択回路２ｃの出力とグランド電位とが入力され、そのうちの一方が出力されて入出力回路部１の入力側の制御端子に入力されるようになっている。選択回路２ｄに選択信号が入力されていない間は、選択回路２ｄは選択回路２ｃからの入力を出力し、選択回路２ｄに選択信号（デコーダ回路部３からのデコード信号）が入力されると、選択回路２ｄは、グランド電位を出力する。選択回路２ｄの出力は、入出力回路部１の入力側の制御端子（入力用回路部の制御端子）に入力される。入出力回路部１の出力側の制御端子にグランド電位が供給されている間は、入出力回路部１は、内部回路部５から入出力回路部１を介してパッド電極ＰＤへの信号の伝送が不可能な状態にある。
　図２９において、内部回路部５に含まれるＣＰＵまたは周辺ＩＰなどから、制御信号（入出力回路部１の制御信号）として信号１１が選択回路２ａに入力され、かつ、選択信号（機能選択信号）として信号１２がその選択回路２ａに入力されると、選択回路２ａから信号１１が出力されて選択回路２ｂに入力される。この際、デコーダ回路部３からの信号（デコード信号）が選択回路２ｂに選択信号として入力されていなければ、選択回路２ｂに入力された信号１１が選択回路２ｂから出力されて入出力回路部１の出力側の制御端子に入力され、入出力回路部１は、内部回路部５から入出力回路部１を介してパッド電極ＰＤへの信号の伝送が可能な状態になる。この状態で、内部回路部５から入出力回路部１を介してパッド電極ＰＤへ信号１３（出力信号）が伝送され、更にそのパッド電極ＰＤに接続されたワイヤＢＷおよびリードＬＤを介して、半導体装置ＰＫＧの外部に出力される。このようにして、半導体チップＣＰの内部回路部５から、入出力回路部１を介してパッド電極ＰＤに信号１３（出力信号）を伝送し、そのパッド電極ＰＤから出力することができる。
　入力も、出力と基本的には同じである。すなわち、図２９において、内部回路部５に含まれるＣＰＵまたは周辺ＩＰなどから、制御信号（入出力回路部１の制御信号）として信号１４が選択回路２ｃに入力され、かつ、選択信号（機能選択信号）として信号１５がその選択回路２ｃに入力されると、選択回路２ｃから信号１４が出力されて選択回路２ｄに入力される。この際、デコーダ回路部３からの信号（デコード信号）が選択回路２ｄに選択信号として入力されていなければ、選択回路２ｄに入力された信号１４が選択回路２ｄから出力されて入出力回路部１の入力側の制御端子に入力され、入出力回路部１は、パッド電極ＰＤから入出力回路部１を介して内部回路部５への信号の伝送が可能な状態になる。この状態で、リードＬＤおよびワイヤＢＷを介して伝送された信号１６（入力信号）が、パッド電極ＰＤに入力され、入出力回路部１を介して内部回路部５へ伝送される。このようにして、パッド電極ＰＤから入力した信号１６（入力信号）を半導体チップＣＰの内部回路部５に伝送することができる。
　制御回路部２は、内部回路部５に含まれるＣＰＵや周辺ＩＰなどからのライトデータ、入力／出力イネーブル信号、あるいは、パッド電極ＰＤからのリードデータの経路（伝送経路）を選択／制御している回路である。
　しかしながら、デコーダ回路部３からの信号（デコード信号）が選択回路２ｂ，２ｄに入力されると、選択回路２ｂ，２ｄに信号１１，１４が入力されるか否かにかかわらず、選択回路２ｂ，２ｄからはグランド電位が出力され、選択回路２ｂ，２ｄから出力されたグランド電位が入出力回路部１の出力側の制御端子および入力側の制御端子に入力される。グランド電位が入出力回路部１の出力側の制御端子および入力側の制御端子に入力されると、入出力回路部１は、内部回路部５とパッド電極ＰＤとの間で入出力回路部１を介して信号を伝送するのが不可能な状態になる。この状態になると、パッド電極ＰＤから信号は出力できず、かつ、パッド電極ＰＤに信号を入力しても、内部回路部５には伝送できなくなる。つまり、入出力回路部１とそれに接続するパッド電極ＰＤとは、信号の伝送経路としては機能できなくなり、そのパッド電極ＰＤは、無効パッドとなる。
　つまり、デコーダ回路部３からの信号が選択回路２ｂ，２ｄに入力されると、その選択回路２ｂ，２ｄが接続された入出力回路部１が強制的にディセーブル状態になり、その入出力回路部１に接続されたパッド電極ＰＤは、無効パッドとなる。一方、デコーダ回路部３からの信号が選択回路２ｂ，２ｄに入力されなければ、その選択回路２ｂ，２ｄが接続された入出力回路部１は、通常の入出力回路として機能できるため、その入出力回路部１に接続されたパッド電極ＰＤは、有効パッドとなる。従って、デコーダ回路部３からの信号に応じて、制御回路部２によって、パッド電極ＰＤが有効パッドとなるか、あるいは無効パッドとなるかを、切り換えることができる。
　この有効パッドと無効パッドとの切換えについて、更に具体的に説明する。
　半導体チップＣＰを用いて製造する半導パッケージのピン数を示すパッケージコード（パッケージ情報）が、その半導体チップＣＰの記憶回路部４に記憶されている。このため、２２４ピンの半導体パッケージに用いられている半導体チップＣＰの記憶回路部４には、２２４ピンを示すパッケージコードが記憶され、また、１７６ピンの半導体パッケージに用いられている半導体チップＣＰの記憶回路部４には、１７６ピンを示すパッケージコードが記憶されている。また、１４４ピンの半導体パッケージに用いられている半導体チップＣＰの記憶回路部４には、１４４ピンを示すパッケージコードが記憶され、また、１００ピンの半導体パッケージに用いられている半導体チップＣＰの記憶回路部４には、１００ピンを示すパッケージコードが記憶されている。記憶回路部４に記憶されたパッケージコードは、例えば８ビットのコードであるが、８ビットには限定されず、例えば２ビットまたは４ビットであってもよい。
　記憶回路部４に記憶されているパッケージコードは、デコーダ回路部３に入力されて、デコーダ回路部３でデコードされる。デコーダ回路部３は、記憶回路部４から入力されたパッケージコードに応じた信号（デコード信号）を、制御回路部２に対して出力する。
　ここで、パッケージコードが１００ピンを示していた場合に、デコーダ回路部３が制御回路部２に対して出力する信号（デコード信号）をｐｋｇ１００とする。また、パッケージコードが１４４ピンを示していた場合に、デコーダ回路部３が制御回路部２に対して出力する信号（デコード信号）をｐｋｇ１４４とする。また、パッケージコードが１７６ピンを示していた場合に、デコーダ回路部３が制御回路部２に対して出力する信号（デコード信号）をｐｋｇ１７６とする。
　パッケージコードが２２４ピンを示していた場合は、デコーダ回路部３は、制御回路部２に対して信号（選択回路２ｂ，２ｄに入力するデコード信号）は出力しない。なぜなら、パッケージコードが２２４ピンを示していた場合は、半導体チップＣＰが有する複数のパッド電極ＰＤの全てを有効パッドにするため、制御回路部２によって強制的にディセーブルにすべき入出力回路部１およびパッド電極ＰＤは存在しないからである。
　ここで、図２９において、点線で囲まれた領域ＲＧ１の構成が、図３０の（ａ）の構成である場合を考える。デコーダ回路部３から論理回路部（ＯＲ回路、ＯＲ論理回路）２ｅに、ｐｋｇ１００、ｐｋｇ１４４およびｐｋｇ１７６のいずれかの信号が入力されると、論理回路部２ｅからその信号が出力されて選択回路２ｂ，２ｄに選択信号として入力される。この場合、上述したように、選択回路２ｂ，２ｄからはグランド電位が出力されて、そのグランド電位が入出力回路部１の出力側の制御端子および入力側の制御端子に入力され、その入出力回路部１は強制的にディセーブル状態になり、その入出力回路部１に接続されたパッド電極ＰＤは、無効パッドとなる。
　このため、図３０の（ａ）の構成を適用したパッド電極ＰＤは、２２４ピンの半導体パッケージを製造する場合には有効パッドになるが、１００ピン、１４４ピンおよび１７６ピンのいずれかの半導体パッケージを製造する場合には無効パッドとなる。
　また、図２９において、点線で囲まれた領域ＲＧ１の構成が、図３０の（ｂ）の構成である場合を考える。この場合、デコーダ回路部３から論理回路部２ｅに、ｐｋｇ１００およびｐｋｇ１４４のいずれかの信号が入力されると、論理回路部２ｅからその信号が出力されて選択回路２ｂ，２ｄに選択信号として入力される。この場合、上述したように、選択回路２ｂ，２ｄからはグランド電位が出力されて、そのグランド電位が入出力回路部１の出力側の制御端子および入力側の制御端子に入力され、その入出力回路部１は強制的にディセーブル状態になり、その入出力回路部１に接続されたパッド電極ＰＤは、無効パッドとなる。
　このため、図３０の（ｂ）の構成を適用したパッド電極ＰＤは、２２４ピンおよび１７６ピンのいずれかの半導体パッケージを製造する場合には有効パッドになるが、１００ピンおよび１４４ピンのいずれかの半導体パッケージを製造する場合には無効パッドとなる。
　同様に、図３０の（ｃ）の構成を適用したパッド電極ＰＤは、２２４ピンおよび１４４ピンのいずれかの半導体パッケージを製造する場合には有効パッドになるが、１００ピンおよび１７６ピンのいずれかの半導体パッケージを製造する場合には無効パッドとなる。また、図３０の（ｄ）の構成を適用したパッド電極ＰＤは、２２４ピンおよび１００ピンのいずれかの半導体パッケージを製造する場合には有効パッドになるが、１４４ピンおよび１７６ピンのいずれかの半導体パッケージを製造する場合には無効パッドとなる。
　また、図２９において、点線で囲まれた領域ＲＧ１の構成が、図３０の（ｅ）の構成である場合を考える。この場合、デコーダ回路部３からｐｋｇ１００の信号が出力されると、その信号は、選択回路２ｂ，２ｄに選択信号として入力される。この場合、上述したように、選択回路２ｂ，２ｄからはグランド電位が出力されて、そのグランド電位が入出力回路部１の出力側の制御端子および入力側の制御端子に入力され、その入出力回路部１は強制的にディセーブル状態になり、その入出力回路部１に接続されたパッド電極ＰＤは、無効パッドとなる。
　このため、図３０の（ｅ）の構成を適用したパッド電極ＰＤは、２２４ピン、１７６ピンおよび１４４ピンのいずれかの半導体パッケージを製造する場合には有効パッドになるが、１００ピンの半導体パッケージを製造する場合には無効パッドとなる。
　同様に、図３０の（ｆ）の構成を適用したパッド電極ＰＤは、２２４ピン、１７６ピンおよび１００ピンのいずれかの半導体パッケージを製造する場合には有効パッドになるが、１４４ピンの半導体パッケージを製造する場合には無効パッドとなる。また、図３０の（ｇ）の構成を適用したパッド電極ＰＤは、２２４ピン、１４４ピンおよび１００ピンのいずれかの半導体パッケージを製造する場合には有効パッドになるが、１７６ピンの半導体パッケージを製造する場合には無効パッドとなる。
　また、図２９において、点線で囲まれた領域ＲＧ１の構成が、図３０の（ｈ）の構成である場合、すなわち、領域ＲＧ１の構成が無い場合を考える。この場合、デコーダ回路部３からの信号（デコード信号）は、選択回路２ｂ，２ｄに選択信号として入力されない。この場合、パッド電極ＰＤは、無効パッドとはならず、常に有効パッドとなる。
　このため、図３０の（ｈ）の構成を適用したパッド電極ＰＤは、２２４ピン、１７６ピン、１４４ピンおよび１００ピンのいずれの半導体パッケージを製造する場合であっても、有効パッドになる。
　従って、共通の半導体チップＣＰを用いて、２２４ピン、１７６ピン、１４４ピンおよび１００ピンの半導体パッケージを製造する場合には、半導体チップＣＰを設計する段階で各パッド電極ＰＤに対して図３０の（ａ）～（ｈ）の８種類の構成のいずれかを適用しておき、半導体パッケージを製造する際に、記憶回路部４にパッケージコードを記憶させればよい。なお、パッケージコード（パッケージ情報）は、製造する半導体パッケージのピン数に対応する情報（コード）である。そして、記憶回路部４に記憶されたパッケージコードをデコーダ回路部３でデコードし、デコードされたパッケージコードに基づいて、制御回路部２が各入出力回路部１を制御し、各入出力回路部１にそれぞれ接続された各パッド電極ＰＤが有効パッドであるか、無効パッドであるかを独立に設定することができる。
　また、制御回路部２においては、複数の選択回路を多段接続したものが、各入出力回路部１に対して接続されており、デコーダ回路部３から出力された信号（デコード信号）は、多段接続された複数の選択回路のうちの最終段の選択回路（入出力回路部１に最も近い選択回路に対応）に対して入力されるようになっている。例えば、図２９の場合は、内部回路部５と入出力回路部１の出力側との間に、選択回路２ａと選択回路２ｂとが、多段接続され、また、内部回路部５と入出力回路部１の入力側との間に、選択回路２ｃと選択回路２ｄとが、多段接続されている。そして、入出力回路部１の出力側においては、多段接続された選択回路２ａ，２ｂのうち、最終段の選択回路２ｂに、デコーダ回路部３から出力された信号が入力されるようになっている。また、入出力回路部１の入力側においては、多段接続された選択回路２ｃ，２ｄのうち、最終段（入出力回路部１に近い側）の選択回路２ｄに、デコーダ回路部３から出力された信号が入力されるようになっている。
　これにより、制御回路部２によって入出力回路部１を制御する際に、デコーダ回路部３から出力された信号（デコード信号）による制御（選択）が最も優先度が高くなる。このため、デコーダ回路部３から出力された信号（デコード信号）により、入出力回路部１を強制的にディセーブル状態とすることができ、それによって、その入出力回路部１に接続されたパッド電極ＰＤを強制的に無効パッドに設定することができる。
　従って、製造する半導体パッケージのピン数を示すパッケージコードを記憶回路部４に記憶させておけば、そのパッケージコードに応じて、半導体チップＣＰが有する複数のパッド電極ＰＤのうち、無効パッドとすべきパッド電極ＰＤについては、強制的に無効パッドに設定することができる。記憶回路部４に記憶されたパッケージコードを書き変えない限りは、半導体チップＣＰにおいて無効パッドに設定されたパッド電極ＰＤが、有効パッド変わることはなく、また、半導体チップＣＰにおいて有効パッドに設定されたパッド電極ＰＤが、無効パッド変わることはない。また、製造する半導体パッケージのピン数を示すパッケージコードを記憶回路部４に書き込んだ後は、記憶回路部４に記憶されたパッケージコードは書き変えない。このため、半導体チップＣＰにおいて無効パッドに設定されたパッド電極ＰＤが、半導体パッケージの動作中に有効パッドに変わることはなく、また、半導体チップＣＰにおいて有効パッドに設定されたパッド電極ＰＤが、半導体パッケージの動作中に無効パッドに変わることはない。
　次に、記憶回路部４へのパッケージコード（パッケージ情報）の書き込みを行うタイミングについて説明する。
　半導体装置ＰＫＧを製造する際に、記憶回路部４へのパッケージコード（パッケージ情報）の書き込みを行うが、その書き込み工程は、上記ステップＳ３のウエハテスト工程か、あるいは、上記ステップＳ５のテスト工程で行うことが好ましい。
　電気的なテストを行う上記ステップＳ３のウエハテスト工程または上記ステップＳ５のテスト工程で記憶回路部４へのパッケージコードの書き込みを行えば、パッケージコードの書き込みを容易かつ的確に行うことができる。
　上記ステップＳ３のウエハテスト工程において、記憶回路部４へのパッケージコードの書き込みを行う場合は、テスト項目の実施の後に、パッケージコードの書き込みを行うことが好ましいが、テスト項目の実施の前に、パッケージコードの書き込みを行うことや、あるいは、テスト項目の実施の途中で、パッケージコードの書き込みを行うことも可能である。
　また、上記ステップＳ５のテスト工程において、記憶回路部４へのパッケージコードの書き込みを行う場合は、テスト項目の実施の後に、パッケージコードの書き込みを行うことが好ましいが、テスト項目の実施の前に、パッケージコードの書き込みを行うことや、あるいは、テスト項目の実施の途中で、パッケージコードの書き込みを行うことも可能である。
　上記ステップＳ３のウエハテスト工程において、記憶回路部４へのパッケージコードの書き込みを行う場合は、ステップＳ４ａで半導体ウエハＳＷを切断（ダイシング）する前に、記憶回路部４へのパッケージコードの書き込みを行うことに対応している。
　上記ステップＳ２のウエハプロセスを施した後、ステップＳ４ａで半導体ウエハＳＷを切断する前は、半導体ウエハＳＷは複数の半導体チップ領域ＣＰＲを有しており、各半導体チップ領域ＣＰＲは、上記図２５の半導体チップＣＰの回路構成と同様の回路構成を有している。ステップＳ４ａで半導体ウエハＳＷを切断（ダイシング）する前に、記憶回路部４へのパッケージコードの書き込みを行う場合には、半導体ウエハＳＷの複数の半導体チップ領域ＣＰＲに対して、それら複数の半導体チップ領域ＣＰＲ内の記憶回路部４にパッケージコードを書き込むことになる。この際、半導体チップ領域ＣＰＲのパッド電極ＰＤを利用し、パッド電極ＰＤから記憶回路部４にパッケージコードを書き込む。
　ステップＳ４ａで半導体ウエハＳＷを切断する前にパッケージコードを書き込む工程を行う場合には、複数（２つ以上、例えば３２個程度）の半導体チップ領域ＣＰＲの記憶回路部４に対して、一度にパッケージコードを書き込むことが可能になるため、パッケージコードの書き込みに要する時間を短縮することができる。これにより、半導体装置ＰＫＧの製造時間を短縮することができる。また、半導体装置ＰＫＧのスループットを向上することができ、半導体装置の製造コストを低減することができる。
　上記ステップＳ５のテスト工程において、記憶回路部４へのパッケージコードの書き込みを行う場合は、樹脂封止工程（上記ステップＳ４ｄに対応）の後に、記憶回路部４へのパッケージコードの書き込みを行うことに対応している。すなわち、上記ステップＳ４ｄで上記封止部ＭＲを形成した後に、記憶回路部４へのパッケージコード（パッケージ情報）の書き込みを行うことに対応している。
　ステップＳ５のテスト工程は、ステップＳ４の組立工程が終了した後に行われる。ステップＳ４の組立工程が終了した後に、記憶回路部４へのパッケージコードの書き込み工程を行う場合には、半導体装置の製造工程中の種々の加熱工程の後に、記憶回路部４へのパッケージコードの書き込みが行われることになる。この場合、記憶回路部４にパッケージコードを記憶させた後に、半導体装置の製造工程中の種々の加熱工程が行われずに済むため、記憶回路部４に記憶したパッケージコードの信頼性を、より向上させることができる。
　また、半導体装置の製造工程において、比較的高い温度での加熱を伴う処理が行われるのは、樹脂封止工程（上記ステップＳ４ｄに対応）までであり、その後は、半導体チップＣＰの温度はそれほど高くならずに済む。このため、樹脂封止工程（上記ステップＳ４ｄに対応）の後に、記憶回路部４へのパッケージコードの書き込み工程を行えば、記憶回路部４にパッケージコードを記憶させた後に、半導体チップＣＰの温度が半導体装置の製造工程中の種々の加熱工程が行われずに済む。これにより、記憶回路部４に記憶したパッケージコードの信頼性を、より向上させることができる。
　また、ステップＳ４の組立工程が終了した後に（つまりステップＳ５のテスト工程で）、記憶回路部４へのパッケージコードの書き込み工程を行う場合には、半導体装置ＰＫＧの外部端子（ここではリードＬＤ）を利用し、その外部端子（リードＬＤ）から半導体装置ＰＫＧに含まれる半導体チップＣＰ内の記憶回路部４にパッケージコードを書き込むことができる。
　また、記憶回路部４にパッケージコードを書き込む工程を行う前は、記憶回路部４内のパッケージコードは初期値に設定されている。初期値のパッケージコードは、例えば全ビットを１とすることができる。また、初期値のパッケージコードを、２２４ピンを示すパッケージコードとしておけば、２２４ピン以外のピン数（具体的には１００ピン、１４４ピンまたは１７６ピン）の半導体パッケージを製造する場合に、その製造する半導体パッケージのピン数を示すパッケージコードを、ステップＳ３のウエハテスト工程またはステップＳ５のテスト工程で記憶回路部４に書き込めばよい。
　また、本実施の形態では、ピン数が互いに異なる半導体パッケージを共通の半導体チップＣＰを用いて製造することの一例として、２２４ピン、１７６ピン、１４４ピンおよび１００ピンの半導体パッケージを共通の半導体チップＣＰを用いて製造する場合を例に挙げて説明した。しかしながら、製造する半導体パッケージのピン数は、２２４ピン、１７６ピン、１４４ピンおよび１００ピンの場合には限定されず、互いに異なる任意のピン数の半導体パッケージを共通の半導体チップＣＰを用いて製造する場合にも適用することができる。
　また、半導体装置ＰＫＧの半導体パッケージ形態として、ＱＦＰ形態の半導体パッケージを例に挙げて説明したが、ＱＦＰ形態に限定されず、半導体チップＣＰのパッド電極ＰＤに対してワイヤを接続し、樹脂封止を施した種々の半導体パッケージ形態を適用することができる。例えば、半導体装置ＰＫＧは、ＱＦＮ形態の半導体パッケージであってもよい。また、後述の実施の形態２のように、配線基板を用いた半導体パッケージであってもよい。
　＜主要な特徴について＞
　次に、上述した本実施の形態の技術思想に伴う半導体装置（ＰＫＧ）の主要な特徴について、図３１を参照して説明する。図３１は、本実施の形態の半導体装置ＰＫＧを概念的に示す説明図である。
　図３１の構成は、上記図２８の構成に対応しているが、図２８の構成を上位概念化したものが、図３１の構成である。すなわち、図３１におけるスイッチ回路部ＳＷは、上記図２８における入出力回路部１と制御回路部２とを合わせたものを上位概念化したものに対応している。
　図３１に示されるように、本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰと、半導体チップＣＰの周囲に配置されたリードＬＤ３（第１外部端子）とを有している。半導体チップＣＰは、内部回路５ｂ（第１内部回路）と内部回路５ｃ（第２内部回路）とスイッチ回路部ＳＷとを含んでおり、半導体チップＣＰの表面（主面）には、パッド電極ＰＤ２（第１電極）とパッド電極ＰＤ３（第２電極）が形成されている。半導体チップＣＰにおいて、パッド電極ＰＤ３は、内部回路５ｃと電気的に接続され、内部回路５ｃとパッド電極ＰＤ３との間で信号の伝送が可能である。半導体装置ＰＫＧは、更に、半導体チップＣＰのパッド電極ＰＤ２とリードＬＤ３とを電気的に接続するワイヤＢＷ５（第１ワイヤ）と、半導体チップＣＰのパッド電極ＰＤ３とリードＬＤ３とを電気的に接続するワイヤＢＷ３（第２ワイヤ）と、半導体チップＣＰとワイヤＢＷ５とワイヤＢＷ３とを樹脂で封止する封止部ＭＲ（封止体）と、を有している。
　本実施の形態の主要な特徴のうちの一つは、パッド電極ＰＤ３が内部回路５ｃと電気的に接続され、内部回路５ｃとパッド電極ＰＤ３との間で信号の伝送が可能なことである。これは、パッド電極ＰＤ３が、信号の入力または出力の経路として機能できる有効パッドであることを示している。このため、リードＬＤ３からワイヤＢＷ３を経由してパッド電極ＰＤ３に入力された信号を内部回路５ｃに伝送したり、あるいは、内部回路５ｃからパッド電極ＰＤに伝送した信号を、パッド電極ＰＤ３から出力して、ワイヤＢＷ３を経由してリードＬＤ３に伝送することができる。
　本実施の形態の主要な特徴のうちの他の一つは、スイッチ回路部ＳＷは、内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が可能な第１状態と、内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が不可能な第２状態と、を設定可能な回路であり、半導体装置ＰＫＧの動作中は、スイッチ回路部ＳＷは、第２状態に固定されていることである。これは、半導体チップＣＰが複数種類の半導体パッケージを製造するのに使用可能な半導体チップであるとともに、半導体装置ＰＫＧにおいては、パッド電極ＰＤ２は、信号の入力の経路としても出力の経路としても機能できない無効パッドとなっていることを示している。半導体装置ＰＫＧの動作中は、スイッチ回路部ＳＷは第２状態に固定されているため、パッド電極ＰＤ２に信号を入力して内部回路に５ｂに伝送することはできないし、かつ、内部回路５ｂからパッド電極ＰＤ２に信号を伝送してパッド電極ＰＤ２から出力することもできない。
　もしも、半導体チップＣＰが、複数種類の半導体パッケージを製造するのに使用可能な共通の半導体チップでなければ、内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が可能な第１状態と、内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が不可能な第２状態と、を設定可能なスイッチ回路部ＳＷを、半導体チップＣＰに設ける必要はない。なぜなら、半導体装置ＰＫＧの動作中は、内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が不可能な第２状態に固定されているのであれば、半導体装置ＰＫＧに必要な回路構成の観点で見ると、内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が可能な第１状態を設定可能とする回路構成（スイッチ回路部ＳＷ）は、半導体チップＣＰにとって不要な回路構成と考えられるからである。
　それに対して、本実施の形態では、信号の伝送が可能な第１状態と、信号の伝送が不可能な第２状態とを設定可能なスイッチ回路部ＳＷを半導体チップＣＰが有していながら、半導体装置ＰＫＧの動作中は、スイッチ回路部ＳＷが第２状態に固定されている。これは、この半導体装置ＰＫＧでは半導体チップＣＰのパッド電極ＰＤ２は無効パッド（未使用パッド）となっているが、この半導体チップＣＰを設計する段階では、半導体チップＣＰのパッド電極ＰＤ２を有効パッドとして用いた構成の半導体パッケージを製造する場合も想定されていたことを示唆している。つまり、半導体チップＣＰを設計する段階では、パッド電極ＰＤ２を有効パッドとして使用する場合と、パッド電極ＰＤ２を無効パッドとして使用する場合との両方を想定し、共用の半導体チップＣＰを用いて種類が異なる半導体パッケージを製造できるようにしておき、半導体装置ＰＫＧではパッド電極ＰＤ２を無効パッドとして用いているのである。
　なお、半導体装置ＰＫＧの動作中とは、半導体装置ＰＫＧに電源電圧が供給されている間、従って半導体装置ＰＫＧ内の半導体チップＣＰに電源電圧が供給されている間、に対応している。このため、半導体装置ＰＫＧに電源電圧が供給されている間は、スイッチ回路部ＳＷは、第２状態に固定されている。
　また、半導体装置ＰＫＧに電源電圧が供給されていないときは、半導体装置ＰＫＧおよびその内部の半導体チップＣＰは動作せず、半導体チップＣＰ内への信号の入力や、半導体チップＣＰからの信号の出力は行われない。このため、半導体装置ＰＫＧにおいては、電源電圧が供給されているかいなかにかかわらず、内部回路５ｂとパッド電極ＰＤ２との間で信号が伝送されることはない。
　本実施の形態の主要な特徴のうちの更に他の一つは、半導体装置ＰＫＧにおいては、半導体チップＣＰのパッド電極ＰＤ３（有効パッド）とリードＬＤ３とを電気的に接続するワイヤＢＷ３が形成されているだけでなく、半導体チップＣＰのパッド電極ＰＤ２（無効パッド）とリードＬＤ３とを電気的に接続するワイヤＢＷ５も形成されていることである。
　上記図２０～図２２を参照して説明したように、共通の半導体チップを用いてピン数が異なる半導体パッケージを製造できるようにしておき、その共通の半導体チップを用いて少ないピン数の半導体パッケージを製造する場合には、半導体チップに無効パッド（未使用パッド）が発生することに起因して、ワイヤ流れの課題が発生してしまう。
　それに対して、本実施の形態では、有効パッドであるパッド電極ＰＤ３とリードＬＤ３とをワイヤＢＷ３で接続するとともに、そのリードＬＤ３と無効パッド（未使用パッド）であるパッド電極ＰＤ２とをワイヤＢＷ５で接続している。ワイヤＢＷ５を形成したことにより、ワイヤＢＷ５を形成しない場合に比べて、封止部ＭＲを形成する際にワイヤ流れが発生するのを抑制または防止することができる。このため、半導体装置の製造歩留まりを向上させることができる。また、ワイヤ流れ防止用のワイヤＢＷ５を設けるために、不要なパッド電極（上記ダミーパッドＤＭに対応）を追加せずに済むため、半導体チップＣＰの小型化を図り、その半導体チップを用いた半導体装置ＰＫＧの小型化を図ることができる。また、半導体装置のＰＫＧの製造コストを低減することができる。
　また、本実施の形態では、リードＬＤ３とパッド電極ＰＤ３とがワイヤＢＷ３で接続され、かつ、そのリードＬＤ３とパッド電極ＰＤ２とがワイヤＢＷ５で接続されているが、パッド電極ＰＤ２およびワイヤＢＷ５は、信号の伝送経路としては機能しない。すなわち、リードＬＤ３と半導体チップＣＰとの間で、パッド電極ＰＤ３およびワイヤＢＷ３を介して信号が伝送されるが、パッド電極ＰＤ２およびワイヤＢＷ５を介しては、信号は伝送されない。
　また、半導体チップＣＰは、記憶回路部４を含んでおり、記憶回路部４は、スイッチ回路部ＳＷと電気的に接続され、記憶回路部４に記憶された情報（上記パッケージコードに対応）に基づいて、スイッチ回路部ＳＷは、内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が不可能な第２状態に固定されている（上記図２８および図３１参照）。半導体チップＣＰに内蔵された記憶回路部４に記憶された情報に基づいて、スイッチ回路部ＳＷが第２状態に固定されているため、半導体装置ＰＫＧの動作中、常時スイッチ回路部ＳＷを第２状態に固定することを、容易かつ的確に実現することができる。
　また、スイッチ回路部ＳＷは、制御回路部２と、パッド電極ＰＤ２に接続された入出力回路部１ｂ（第１入出力回路部）とを含んでいる。そして、記憶回路部４に記憶された情報に基づいて、制御回路部２によって入出力回路部１ｂを制御することにより、スイッチ回路部ＳＷが第２状態（内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が不可能な第２状態）に固定されている（上記図２８および図３１参照）。これにより、半導体装置ＰＫＧの動作中、常時スイッチ回路部ＳＷを第２状態に固定することを、更に容易かつ的確に実現することができる。
　また、半導体チップＣＰは、デコーダ回路部３を更に含み、記憶回路部４に記憶された情報が、デコーダ回路部３で信号に変換され、デコーダ回路部３で変換された信号が、制御回路部２に入力され、制御回路部２に入力された信号に基づいて制御回路２が入出力回路部１ｂを制御することにより、スイッチ回路部ＳＷが第２状態に固定されている（上記図２８および図３１参照）。
　また、半導体チップＣＰの表面（主面）には、更にパッド電極ＰＤ１（第３電極）が形成されており、半導体装置ＰＫＧは、半導体チップＣＰの周囲に配置されたリードＬＤ１（第２外部端子）と、パッド電極ＰＤ１とリードＬＤ１とを電気的に接続するワイヤＢＷ１（第３ワイヤ）と、を更に有している。パッド電極ＰＤ１は、半導体チップＣＰの内部回路５ａ（第３内部回路）と電気的に接続され、内部回路５ａとパッド電極ＰＤ１との間で信号の伝送が可能である。すなわち、パッド電極ＰＤ１は有効パッドである。平面視において、パッド電極ＰＤ１とパッド電極ＰＤ２とパッド電極ＰＤ３とは、半導体チップＣＰの表面（主面）の第１辺（上記辺ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４のいずれかの辺）に沿って配置され、ＰＤ電極２は、パッド電極ＰＤ１とパッド電極ＰＤ３との間に配置されている。
　この場合、パッドＰＤ電極２は、パッド電極ＰＤ１とパッド電極ＰＤ３との間に配置されているため、パッド電極ＰＤ２に接続されたワイヤＢＷ５は、パッド電極ＰＤ１に接続されたワイヤＢＷ１と、パッド電極ＰＤ３に接続されたワイヤＢＷ３との間に位置することになる。ワイヤＢＷ５を形成したことにより、ワイヤＢＷ５を形成しない場合に比べて、封止部ＭＲを形成する際に、ワイヤＢＷ１またはワイヤＢＷ３にワイヤ流れが発生するのを抑制または防止することができる。
　また、半導体チップＣＰの表面（主面）には、更にパッド電極ＰＤ４（第４電極）が形成されており、半導体装置ＰＫＧは、半導体チップＣＰの周囲に配置されたリードＬＤ４（第３外部端子）と、パッド電極ＰＤ４とリードＬＤ４とを電気的に接続するワイヤＢＷ４（第４ワイヤ）と、を更に有している。パッド電極ＰＤ４は、半導体チップＣＰの内部回路５ｄ（第４内部回路）と電気的に接続され、内部回路５ｄとパッド電極ＰＤ４との間で信号の伝送が可能である。すなわち、パッド電極ＰＤ４は有効パッドである。平面視において、パッド電極ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４は、半導体チップの表面（主面）の第１辺（上記辺ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４のいずれかの辺）に沿って配置され、ＰＤ電極２は、パッド電極ＰＤ１とパッド電極ＰＤ３との間に配置され、パッド電極ＰＤ３は、パッド電極ＰＤ２とパッド電極ＰＤ４との間に配置されている。
　内部回路５ａ，５ｂ，５ｃ，５ｄは、上記内部回路部５に含まれているが、互いに関連していても、関連していなくてもよい。
　また、図３１のようにスイッチ回路部ＳＷをスイッチ回路部ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４に分けて考えることもできる。各スイッチ回路部ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、スイッチ回路部ＳＷに含まれ、具体的には、それぞれ上記図２９に示される制御回路部２と入出力回路部１とを合わせたような構成を有している。この場合、スイッチ回路部ＳＷ２は、内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が可能な第１状態と、内部回路５ｂとパッド電極ＰＤ２との間で信号の伝送が不可能な第２状態と、を設定可能な回路であり、半導体装置ＰＫＧの動作中は、スイッチ回路部ＳＷ２は、第２状態に固定されている。このため、半導体装置ＰＫＧの動作中、スイッチ回路部ＳＷ２は、第１状態になることはない。
　一方、スイッチ回路部ＳＷ１は、内部回路５ａとパッド電極ＰＤ１との間で信号の伝送が可能な第３状態と、内部回路５aとパッド電極ＰＤ１との間で信号の伝送が不可能な第４状態と、を設定可能な回路であり、半導体装置ＰＫＧの動作中は、スイッチ回路部ＳＷ１は、第３状態と第４状態とを切り換え可能であり、必要に応じて切り換えて使用される。同様に、スイッチ回路部ＳＷ３は、内部回路５ｃとパッド電極ＰＤ３との間で信号の伝送が可能な第５状態と、内部回路５ｃとパッド電極ＰＤ３との間で信号の伝送が不可能な第６状態と、を設定可能な回路であり、半導体装置ＰＫＧの動作中は、スイッチ回路部ＳＷ３は、第５状態と第６状態とを切り換え可能であり、必要に応じて切り換えて使用される。同様に、スイッチ回路部ＳＷ４は、内部回路５ｄとパッド電極ＰＤ４との間で信号の伝送が可能な第７状態と、内部回路５ｄとパッド電極ＰＤ４との間で信号の伝送が不可能な第８状態と、を設定可能な回路であり、半導体装置ＰＫＧの動作中は、スイッチ回路部ＳＷ４は、第７状態と第８状態とを切り換え可能であり、必要に応じて切り換えて使用される。
　また、図２８および図３１の場合は、半導体チップＣＰの表面（主面）の第１辺に沿って、パッド電極ＰＤ１の隣にパッド電極ＰＤ２が配置され、パッド電極ＰＤ２の隣にパッド電極ＰＤ３が配置されており、パッド電極ＰＤ１とパッド電極ＰＤ２との間にパッド電極ＰＤは配置されておらず、パッド電極ＰＤ２とパッド電極ＰＤ３との間にパッド電極ＰＤは配置されていない。他の形態として、半導体チップＣＰの表面（主面）のパッド電極ＰＤ１，ＰＤ２，ＰＤ３が配置された辺に沿って、パッド電極ＰＤ１とパッド電極ＰＤ２との間、および、パッド電極ＰＤ２とパッド電極ＰＤ３との間、の一方または両方に、更にパッド電極ＰＤが配置されている場合もあり得、そのパッド電極ＰＤは、無効パッドであってもよく、ワイヤＢＷが接続されていない無効パッドであってもよい。
　パッド電極ＰＤ１とパッド電極ＰＤ２との間や、パッド電極ＰＤ２とパッド電極ＰＤ３との間に、更に無効パッド（未使用パッド）が配置されている場合は、ワイヤＢＷ５が無ければワイヤＢＷ１，ＢＷ３間の間隔がかなり大きくなり、ワイヤＢＷ１またはワイヤＢＷ３にワイヤ流れが発生する危険性が高まるため、ワイヤＢＷ５を配置したことによるワイヤ流れの防止効果は、非常に大きなものとなる。
　また、封止部ＭＲは、樹脂注入痕ＧＴＫを有している。封止部ＭＲにおける樹脂注入痕ＧＴＫの形成位置は、その封止部ＭＲを形成するために樹脂材料（ＭＲ１）を金型（ＫＧ１，ＫＧ２）のキャビティ（ＣＡＶ）内に注入したときの、樹脂材料（ＭＲ１）の注入位置（樹脂注入用のゲートＧＴの位置）に対応している。ワイヤＢＷ３よりもワイヤＢＷ５が、この樹脂注入痕ＧＴＫに近い位置にあることが好ましい。ワイヤＢＷ３よりもワイヤＢＷ５が、樹脂注入痕ＧＴＫに近い位置にあることは、ワイヤＢＷ３が接続されたパッド電極ＰＤ２よりも、ワイヤＢＷ５が接続されたパッド電極ＰＤ２の方が、樹脂注入痕ＧＴＫに近い位置にあることに対応している。また、ワイヤＢＷ３よりもワイヤＢＷ５が、樹脂注入痕ＧＴＫに近い位置にあることは、封止部ＭＲを形成する樹脂封止工程（上記ステップＳ４ｄに対応）において、金型（ＫＧ１，ＫＧ２）のキャビティ（ＣＡＶ）内に封止部ＭＲ形成用の樹脂材料（ＭＲ１）を注入する際に、注入された樹脂材料（ＭＲ１）は、ワイヤＢＷ５に接した後にワイヤＢＷ３に接することを意味する。従って、注入された樹脂材料（ＭＲ１）は、ワイヤＢＷ５に先に接した後にワイヤＢＷ３に接することが好ましい。その理由は、次のようなものである。
　すなわち、まず、金型ＫＧ１，ＫＧ２のキャビティＣＡＶ内に封止部ＭＲ形成用の上記樹脂材料ＭＲ１を注入する際に、注入された樹脂材料ＭＲ１が、ワイヤＢＷ５に先に接した後にワイヤＢＷ３に接する場合を仮定する。これは、図２８および図３１において、注入された樹脂材料ＭＲ１の進行方向が樹脂進行方向ＹＧ５である場合に対応している。この場合、樹脂材料ＭＲ１が、ワイヤＢＷ５に衝突して減速してからワイヤＢＷ３に衝突することになるため、ワイヤＢＷ３が変形するのを抑制または防止することができる。また、樹脂材料ＭＲ１がワイヤＢＷ５に衝突して、ワイヤＢＷ５がワイヤＢＷ３側に変形したとしても、不具合は生じないで済む。なぜなら、ワイヤＢＷ５とワイヤＢＷ３とは既にリードＬＤ３を介して電気的に接続されているため、ワイヤＢＷ５がワイヤＢＷ３側に変形してワイヤＢＷ３に接触したとしても、電気的な不具合は発生しないからである。
　一方、金型ＫＧ１，ＫＧ２のキャビティＣＡＶ内に封止部ＭＲ形成用の樹脂材料ＭＲ１を注入する際に、注入された樹脂材料ＭＲ１が、ワイヤＢＷ３に先に接した後にワイヤＢＷ５に接する場合を仮定する。これは、図２８および図３１において、注入された樹脂材料ＭＲ１の進行方向が樹脂進行方向ＹＧ６である場合に対応している。この場合、樹脂材料ＭＲ１が、ワイヤＢＷ５に衝突して減速してからワイヤＢＷ１に衝突することになるため、ワイヤＢＷ１が変形するのを抑制または防止することができる。しかしながら、樹脂材料ＭＲ１がワイヤＢＷ５に衝突して、ワイヤＢＷ５がワイヤＢＷ１側に変形すると、ワイヤＢＷ５がワイヤＢＷ１に接触する虞がある。ワイヤＢＷ５は、リードＬＤ３に接続され、ワイヤＢＷ１はリードＬＤ１に接続されているため、ワイヤＢＷ５がワイヤＢＷ１に接触することは、リードＬＤ３とリードＬＤ１とが短絡することに繋がるため、ワイヤＢＷ５がワイヤＢＷ１に接触することは防ぐ必要がある。つまり、ワイヤＢＷ５がワイヤＢＷ３に接触することは問題ないが、ワイヤＢＷ５がワイヤＢＷ１に接触することは防がなければならない。
　このため、樹脂封止工程で、ワイヤＢＷ１、ワイヤＢＷ５およびワイヤＢＷ３の順に樹脂材料ＭＲ１が衝突する場合（樹脂進行方向ＹＧ５の場合）は、パッド電極ＰＤ２に接続されたワイヤＢＷ５の他端は、リードＬＤ１ではなくリードＬＤ３に接続することが、より好ましい。一方、樹脂封止工程で、ワイヤＢＷ３、ワイヤＢＷ５およびワイヤＢＷ１の順に樹脂材料ＭＲ１が衝突する場合（樹脂進行方向ＹＧ６の場合）は、パッド電極ＰＤ２に接続されたワイヤＢＷ５の他端は、リードＬＤ３ではなくリードＬＤ１に接続することが、より好ましい。
　つまり、図２８および図３１において、パッド電極ＰＤ２に一端が接続されたワイヤＢＷ５の他端は、リードＬＤ３またはリードＬＤ１のいずれかに接続することができる。そして、図２８および図３１において、樹脂進行方向ＹＧ５の場合は、パッド電極ＰＤ２に一端が接続されたワイヤＢＷ５の他端は、リードＬＤ３に接続することが好ましく、樹脂進行方向ＹＧ６の場合は、パッド電極ＰＤ２に一端が接続されたワイヤＢＷ５の他端は、リードＬＤ１に接続することが好ましい。
　このため、樹脂封止工程では、注入された樹脂材料（ＭＲ１）は、同じリードＬＤ３に接続されたワイヤＢＷ３，ＢＷ５のうち、先にワイヤＢＷ５（無効パッドに接続されたワイヤ）に接した後にワイヤＢＷ３（有効パッドに接続されたワイヤ）に接することが好ましい。従って、製造された半導体装置ＰＫＧにおいては、同じリードＬＤ３に接続されたワイヤＢＷ３，ＢＷ５のうち、ワイヤＢＷ３（有効パッドに接続されたワイヤ）よりもワイヤＢＷ５（無効パッドに接続されたワイヤ）が、樹脂注入痕ＧＴＫに近い位置にあることが好ましい。これにより、ワイヤＢＷ５を設けたことによりワイヤＢＷ１またはワイヤＢＷ３のワイヤ流れを抑制または防止できるとともに、たとえワイヤＢＷ５が変形したとしても、それによる不具合をより的確に防止することができる。従って、半導体装置の製造歩留まりを更に向上させることができる。
　＜半導体装置への適用例について＞
　図３２は、上記ステップＳ４ｄの樹脂封止工程を示す平面図であり、上記図１２と同じ平面領域が示されている。図３２において、矢印で示されているのは、樹脂封止工程で金型ＫＧ１，ＫＧ２のキャビティＣＡＶ内に上記樹脂材料ＭＲ１を注入したときの、キャビティＣＡＶ内を進行する樹脂材料ＭＲ１の進行方向に対応している。この進行方向が、上述した樹脂進行方向ＹＧ１，ＹＧ２，ＹＧ３，ＹＧ４，ＹＧ５，ＹＧ６に対応している。樹脂封止工程においては、金型（ＫＧ１，ＫＧ２）に設けられたゲート（樹脂注入口）ＧＴから、金型（ＫＧ１，ＫＧ２）のキャビティ（ＣＡＶ）内に、封止部ＭＲ形成用の樹脂材料ＭＲ１を注入する。ゲートＧＴからキャビティ（ＣＡＶ）内に注入された樹脂材料ＭＲ１は、図３２の矢印の方向に進行して、キャビティ（ＣＡＶ）内を充填し、その後、加熱などにより樹脂材料ＭＲ１を硬化させることで、封止部ＭＲが形成される。
　図３３は、図３２の一部を拡大した部分拡大平面図である。理解を簡単にするために、図３３では、半導体チップＣＰが有する複数のパッド電極ＰＤのうち、有効パッドとなっているパッド電極ＰＤを、白抜きの四角（□）で示し、無効パッド（未使用パッド）となっているパッド電極ＰＤを、黒塗りの四角（■）で示してある。
　図３３の場合、上記ワイヤＢＷ５に対応する、ワイヤ流れ防止用のワイヤは、３箇所に設けられており、すなわち、ワイヤＢＷ５ａとワイヤＢＷ５ｂとワイヤＢＷ５ｃである。
　まず、ワイヤＢＷ５ａについて説明する。
　図３２および図３３に示されるように、半導体チップＣＰの辺ＳＤ１に沿って、複数のパッド電極ＰＤが配置されており、その中に、上記パッド電極ＰＤ１に対応するパッド電極ＰＤ１ａと、上記パッド電極ＰＤ２に対応するパッド電極ＰＤ２ａと、上記パッド電極ＰＤ３に対応するパッド電極ＰＤ３ａとが含まれている。パッド電極ＰＤ１ａとパッド電極ＰＤ３ａとは有効パッドであり、パッド電極ＰＤ２ａは無効パッドであり、パッド電極ＰＤ１ａとパッド電極ＰＤ３ａとの間にパッド電極ＰＤ２ａが配置されている。パッド電極ＰＤ１ａと上記リードＬＤ１に対応するリードＬＤ１ａとが、上記ワイヤＢＷ１に対応するワイヤＢＷ１ａを介して電気的に接続され、パッド電極ＰＤ３ａと上記リードＬＤ３に対応するリードＬＤ３ａとが、上記ワイヤＢＷ３に対応するワイヤＢＷ３ａを介して電気的に接続されている。リードＬＤ１ａとリードＬＤ３ａとは隣り合っている。そして、本実施の形態の特徴として、無効パッドであるパッド電極ＰＤ２ａとリードＬＤ３ａとを、上記ワイヤＢＷ５に対応するワイヤＢＷ５ａを介して電気的に接続している。このため、ワイヤＢＷ１ａとワイヤＢＷ３ａとの間にワイヤＢＷ５ａが配置された状態になっている。
　ワイヤＢＷ５ａを設けたことにより、ワイヤＢＷ３ａにワイヤ流れが発生するのを抑制または防止することができる。すなわち、ワイヤＢＷ３ａよりもワイヤＢＷ５ａがゲートＧＴ（図３２参照）に近いため、ゲートＧＴから金型のキャビティＣＡＶ内に注入した樹脂材料ＭＲ１は、ワイヤＢＷ５ａに先に接した後にワイヤＢＷ３ａに接する。このため、ワイヤＢＷ５ａに衝突して減速される分、ワイヤＢＷ３ａに衝突する際の樹脂材料ＭＲ１の速度を遅くすることができる。これにより、ワイヤＢＷ３ａが変形してワイヤ流れが発生するのを抑制または防止することができる。また、樹脂材料ＭＲ１がワイヤＢＷ５ａに衝突したときに、ワイヤＢＷ５ａがワイヤＢＷ３ａ側に変形してワイヤＢＷ３ａに接触したとしても、ワイヤＢＷ５ａとワイヤＢＷ３ａとはリードＬＤ３ａを介して電気的に接続されているため、電気的不具合が発生するのを防止できる。製造された半導体装置ＰＫＧにおいては、ワイヤＢＷ３ａよりもワイヤＢＷ５ａの方が、樹脂注入痕ＧＴＫに近くなる。
　また、パッド電極ＰＤ１ａとパッド電極ＰＤ２ａとの間、および、パッド電極ＰＤ２ａとパッド電極ＰＤ３ａとの間に、複数のパッド電極ＰＤ（ワイヤＢＷが接続されていない無効パッド）が配置されている。このため、ワイヤＢＷ１ａとワイヤＢＷ３ａとの間の間隔（距離）はかなり大きくなっている。従って、もしもワイヤＢＷ５ａが形成されていなければ、ワイヤＢＷ３ａに衝突する際の樹脂材料ＭＲ１の速度はかなり速くなるため、ワイヤＢＷ５ａを設けてワイヤＢＷ３ａのワイヤ流れを防止する効果は、極めて大きい。
　次に、ワイヤＢＷ５ｂについて説明する。
　図３２および図３３に示されるように、半導体チップＣＰの辺ＳＤ２に沿って、複数のパッド電極ＰＤが配置されており、その中に、上記パッド電極ＰＤ１に対応するパッド電極ＰＤ１ｂと、上記パッド電極ＰＤ２に対応するパッド電極ＰＤ２ｂと、上記パッド電極ＰＤ３に対応するパッド電極ＰＤ３ｂとが含まれている。パッド電極ＰＤ１ｂとパッド電極ＰＤ３ｂとは有効パッドであり、パッド電極ＰＤ２ｂは無効パッドであり、パッド電極ＰＤ１ｂとパッド電極ＰＤ３ｂとの間にパッド電極ＰＤ２ｂが配置されている。パッド電極ＰＤ１ｂと上記リードＬＤ１に対応するリードＬＤ１ｂとが、上記ワイヤＢＷ１に対応するワイヤＢＷ１ｂを介して電気的に接続され、パッド電極ＰＤ３ｂと上記リードＬＤ３に対応するリードＬＤ３ｂとが、上記ワイヤＢＷ３に対応するワイヤＢＷ３ｂを介して電気的に接続されている。リードＬＤ１ｂとリードＬＤ３ｂとは隣り合っている。そして、本実施の形態の特徴として、無効パッドであるパッド電極ＰＤ２ｂとリードＬＤ３ｂとを、上記ワイヤＢＷ５に対応するワイヤＢＷ５ｂを介して電気的に接続している。このため、ワイヤＢＷ１ｂとワイヤＢＷ３ｂとの間にワイヤＢＷ５ｂが配置された状態になっている。
　ワイヤＢＷ３ｂよりもワイヤＢＷ５ｂがゲートＧＴ（図３２参照）に近い。このため、ワイヤＢＷ５ｂを設けたことで、上記ワイヤＢＷ５ａ，ＢＷ３ａに関連して説明したのと同様の理由により、ワイヤＢＷ３ｂにワイヤ流れが発生するのを抑制または防止することができる。また、ワイヤＢＷ５ｂがワイヤＢＷ３ｂ側に変形してワイヤＢＷ３ｂに接触したとしても、電気的不具合が発生するのを防止できる。製造された半導体装置ＰＫＧにおいては、ワイヤＢＷ３ｂよりもワイヤＢＷ５ｂの方が、樹脂注入痕ＧＴＫに近くなる。また、パッド電極ＰＤ１ｂとパッド電極ＰＤ２ｂとの間、および、パッド電極ＰＤ２ｂとパッド電極ＰＤ３ｂとの間に、複数のパッド電極ＰＤ（ワイヤＢＷが接続されていない無効パッド）が配置されているため、ワイヤＢＷ５ｂを設けてワイヤＢＷ３ｂのワイヤ流れを防止する効果は、極めて大きい。
　次に、ワイヤＢＷ５ｃについて説明する。
　図３２および図３３に示されるように、半導体チップＣＰの辺ＳＤ３に沿って、複数のパッド電極ＰＤが配置されており、その中に、上記パッド電極ＰＤ１に対応するパッド電極ＰＤ１ｃと、上記パッド電極ＰＤ２に対応するパッド電極ＰＤ２ｃと、上記パッド電極ＰＤ３に対応するパッド電極ＰＤ３ｃとが含まれている。パッド電極ＰＤ１ｃとパッド電極ＰＤ３ｃとは有効パッドであり、パッド電極ＰＤ２ｃは無効パッドであり、パッド電極ＰＤ１ｃとパッド電極ＰＤ３ｃとの間にパッド電極ＰＤ２ｃが配置されている。パッド電極ＰＤ１ｃと上記リードＬＤ１に対応するリードＬＤ１ｃとが、上記ワイヤＢＷ１に対応するワイヤＢＷ１ｃを介して電気的に接続され、パッド電極ＰＤ３ｃと上記リードＬＤ３に対応するリードＬＤ３ｃとが、上記ワイヤＢＷ３に対応するワイヤＢＷ３ｃを介して電気的に接続されている。リードＬＤ１ｃとリードＬＤ３ｃとは隣り合っている。そして、本実施の形態の特徴として、無効パッドであるパッド電極ＰＤ２ｃとリードＬＤ３ｃとを、上記ワイヤＢＷ５に対応するワイヤＢＷ５ｃを介して電気的に接続している。このため、ワイヤＢＷ１ｃとワイヤＢＷ３ｃとの間にワイヤＢＷ５ｃが配置された状態になっている。
　ワイヤＢＷ１ｃよりもワイヤＢＷ５ｃがゲートＧＴ（図３２参照）に近い。このため、ワイヤＢＷ５ｃを設けたことで、上記ワイヤＢＷ５ａ，ＢＷ３ａに関連して説明したのと同様の理由により、ワイヤＢＷ１ｃにワイヤ流れが発生するのを抑制または防止することができる。製造された半導体装置ＰＫＧにおいては、ワイヤＢＷ１ｃよりもワイヤＢＷ５ｃの方が、樹脂注入痕ＧＴＫに近くなる。また、パッド電極ＰＤ１ｃとパッド電極ＰＤ２ｃとの間、および、パッド電極ＰＤ２ｃとパッド電極ＰＤ３ｃとの間に、複数のパッド電極ＰＤ（ワイヤＢＷが接続されていない無効パッド）が配置されているため、ワイヤＢＷ５ｃを設けてワイヤＢＷ１ｃのワイヤ流れを防止する効果は、極めて大きい。
　また、図３２および図３３では、上記ワイヤＢＷ５に対応する、ワイヤ流れ防止用のワイヤ（ワイヤＢＷ５ａ，ＢＷ５ｂ，ＢＷ５ｃ）は、３箇所に設けられているが、これに限定されず、１箇所以上設ければよい。また、上記ワイヤＢＷ５に対応する、ワイヤ流れ防止用のワイヤは、半導体チップＣＰの四辺のうち、全辺に設けることもできるし、また、四辺のうちの一部の辺に設けることもできる。また、半導体チップＣＰのある辺において、上記ワイヤＢＷ５に対応する、ワイヤ流れ防止用のワイヤは、一箇所に設けることもできるし、また、複数箇所に設けることもできる。
　また、無効パッドが複数連続して並んでいる箇所に上記ワイヤＢＷ５に対応するワイヤを設ければ、ワイヤ流れ防止の効果は、大きなものになる。例えば、半導体チップＣＰの上面の辺に沿って、無効パッドが５個以上連続して配列している箇所において、５個以上連続する無効パッドのうちの途中の無効パッドに上記ワイヤＢＷ５に対応するワイヤの一端を接続し、そのワイヤの他端をリードＬＤに接続すれば、そのワイヤを設けたことによるワイヤ流れ防止の効果は、非常に大きなものになる。
　また、上記ワイヤＢＷ５に対応する、ワイヤ流れ防止用のワイヤは、導電経路としては使用しないため、導電性は必須条件ではなく、絶縁体や誘電体であってもよい。但し、半導体装置ＰＫＧを製造しやすくするためには、上記ワイヤＢＷ５に対応する、ワイヤ流れ防止用のワイヤも、導電性を有していることが望ましい。
　また、上記ワイヤＢＷ５に対応する、ワイヤ流れ防止用のワイヤも、導電経路として機能させるワイヤＢＷとともに、ワイヤボンディング工程で一緒に形成することが望ましい。このため、上記ワイヤＢＷ５に対応する、ワイヤ流れ防止用のワイヤは、導電経路として機能させる他のワイヤＢＷ（ＢＷ１，ＢＷ３，ＢＷ４）と同様の材料からなることが好ましく、同様の直径を有していれば更に好ましい。これにより、ワイヤボンディング工程を行いやすくすることができる。
　また、本実施の形態では、半導体チップＣＰにおいて、有効パッドであるパッド電極ＰＤから入力された信号が内部回路部５に伝送され、あるいは、内部回路部５から伝送された信号が有効パッドであるパッド電極ＰＤから出力される場合について説明した。この信号は、電源電圧（電源電位）あるいはグランド電圧（グランド電位）の場合もあり得る。また、本実施の形態では、パッド電極ＰＤ３と半導体チップＣＰの内部回路部５との間で伝送される信号と、パッド電極ＰＤ２と半導体チップＣＰの内部回路部５との間で伝送される信号とは、異なる電位、または異なる種類が好ましい。
　（実施の形態２）
　上記実施の形態１では、リードフレームを用いて半導体装置ＰＫＧを製造していたが、本実施の形態２では、配線基板を用いて半導体装置ＰＫＧを製造している。
　配線基板ＰＣＢを用いて製造した本実施の形態２の半導体装置ＰＫＧを、以下では、符号ＰＫＧ１を付して半導体装置ＰＫＧ１と称することとする。
　図３４は、本実施の形態２の半導体装置ＰＫＧ１の平面透視図であり、図３５は、図３４の半導体装置ＰＫＧ１の断面図である。図３４には、封止部ＭＲを透視したときの半導体装置ＰＫＧ１の上面側の平面透視図が示されている。また、図３４のＡ１－Ａ１線の位置での半導体装置ＰＫＧ１の断面が、図３５にほぼ対応している。
また、図３４では、上記図３３と同様に、半導体チップＣＰが有する複数のパッド電極ＰＤのうち、有効パッドとなっているパッド電極ＰＤを、白抜きの四角（□）で示し、無効パッド（未使用パッド）となっているパッド電極ＰＤを、黒塗りの四角（■）で示してある。
　以下、図３４および図３５を参照しながら、半導体装置ＰＫＧ１の構成について説明する。
　図３４および図３５に示される本実施の形態２の半導体装置（半導体パッケージ）ＰＫＧ１は、半導体チップＣＰが配線基板ＰＣＢ上に搭載された半導体装置（半導体パッケージ）である。
　本実施の形態２の半導体装置ＰＫＧ１は、半導体チップＣＰと、半導体チップＣＰを支持または搭載する配線基板ＰＣＢと、半導体チップＣＰの複数のパッド電極ＰＤと配線基板ＰＣＢの複数のボンディングリードＢＬＤとを電気的に接続する複数のワイヤＢＷと、半導体チップＣＰおよびワイヤＢＷを含む配線基板ＰＣＢの上面を覆う封止部ＭＲと、を有している。半導体装置ＰＫＧ１は、更に、配線基板ＰＣＢの下面に設けられた複数の半田ボールＨＢを有している。
　パッド電極ＰＤを含む半導体チップＣＰの構成は、本実施の形態２も上記実施の形態１と同様であるため、ここではその繰り返しの説明は省略する。
　半導体チップＣＰは、その表面（パッド電極ＰＤが形成された側の主面）を上に向け、かつ、その裏面を配線基板ＰＣＢに向けた状態で、配線基板ＰＣＢの上面上に搭載されている。半導体チップＣＰの裏面は、接合材ＢＤを介して配線基板ＰＣＢの上面に接着（接合）されて固定されている。
　配線基板ＰＣＢは、一方の主面である上面と、上面の反対側の主面である下面と、上面に形成された複数のボンディングリード（接続端子、電極）ＢＬＤと、下面に形成された複数のランド（導電性ランド部）ＬＡとを有している。ランドＬＡは、導電性のランド部である。
　配線基板ＰＣＢは、絶縁性の基材層（絶縁基板、コア材）ＢＳと、基材層ＢＳの上面および下面上に形成された導体層と、基材層ＢＳの上面および下面上に導体層を覆うように形成された絶縁層としてのソルダレジスト層ＳＲ１，ＳＲ２とを有している。他の形態として、配線基板ＰＣＢを、複数の絶縁層と複数の配線層とを積層した多層配線基板により形成することもできる。
　基材層ＢＳの上面上に形成された導体層は、パターン化されており、複数のボンディングリードＢＬＤを含んでおり、更に配線などを含んでいてもよい。ボンディングリードＢＬＤは、ワイヤＢＷの一端を接続するための接続端子である。基材層ＢＳの上面上にはソルダレジスト層ＳＲ１が形成されているが、ボンディングリードＢＬＤは、ソルダレジスト層ＳＲ１では覆われずに、ソルダレジスト層ＳＲ１の開口部から露出されている。
　基材層ＢＳの下面上に形成された導体層は、パターン化されており、複数のランドＬＡを含んでおり、更に配線などを含んでいてもよい。ランドＬＡは、半田ボールＨＢを接続するための端子（電極、パッド）である。基材層ＢＳの下面上にはソルダレジスト層ＳＲ２が形成されているが、ランドＬＡでは覆われずに、ソルダレジスト層ＳＲ２の開口部から露出されている。
　また、基材層ＢＳには複数の開口部（貫通孔）が形成されており、その開口部内には導電層が形成されてビア配線ＶＨを構成している。配線基板ＰＣＢの上面側に形成された複数のボンディングリードＢＬＤと、配線基板ＰＣＢの上面側に形成された複数のランドＬＡとは、それぞれ配線基板ＰＣＢの配線（ビア配線ＶＨを含む）を介して電気的に接続されている。
　配線基板ＰＣＢの上面において、複数のボンディングリードＢＬＤは、半導体チップＣＰを搭載した領域の周囲に並んで配置されている。半導体チップＣＰの複数のパッド電極ＰＤと、配線基板ＰＣＢの上面の複数のボンディングリードＢＬＤとは、複数のワイヤＢＷを介して電気的に接続されている。
　なお、本実施の形態２におけるボンディングリードＢＬＤは、上記実施の形態１のリードＬＤのワイヤ接続部（ワイヤＢＷを接続した部分）に対応している。このため、本実施の形態２において、半導体チップＣＰのパッド電極ＰＤと配線基板ＰＣＢのボンディングリードＢＬＤとのワイヤＢＷを介した接続に関する構成および技術思想は、上記実施の形態１における、半導体チップＣＰのパッド電極ＰＤとリードＬＤとのワイヤＢＷを介した接続に関する構成および技術思想を、適用することができる。
　すなわち、図３４および図３５の半導体装置ＰＫＧ１における半導体チップＣＰの構成は、上記実施の形態１の半導体装置ＰＫＧにおける半導体チップＣＰと同様である。このため、半導体チップＣＰの回路構成や、半導体チップＣＰの上面における複数のパッド電極ＰＤの配列の仕方（有効パッドおよび無効パッドの配列の仕方）は、上記実施の形態１と本実施の形態２とで、共通である。また、半導体装置ＰＫＧ１が有する複数のワイヤＢＷの接続関係は、各ワイヤＢＷの一端の接続先がリードＬＤではなくボンディングリードＢＬＤであること以外は、本実施の形態２の半導体装置ＰＫＧ１も上記実施の形態１の半導体装置ＰＫＧと同様である。このため、上記図３３に示されるワイヤ流れ防止用のワイヤＢＷ５ａ，ＢＷ５ｂ，ＢＷ５ｃは、図３４からも分かるように、本実施の形態２の半導体装置ＰＫＧ１でも設けられているが、本実施の形態２では、各ＢＷ５ａ，ＢＷ５ｂ，ＢＷ５ｃの一端は無効パッドに接続され、各ＢＷ５ａ，ＢＷ５ｂ，ＢＷ５ｃの他端は、リードＬＤではなくボンディングリードＢＬＤに接続されている。
　配線基板ＰＣＢの下面の各ランドＬＡには、突起電極として半田ボール（ボール電極、突起電極）ＨＢが接続（形成）されている。図３５は、ランドＬＡおよびそこに接続された半田ボールＨＢは、配線基板ＰＣＢの下面の外周に沿って２列で配列した場合に対応しているが、これに限定されず、例えば、配線基板ＰＣＢの下面にアレイ状に配置されていてもよい。半田ボールＨＢは、半導体装置ＰＫＧの外部端子（外部接続用端子）として機能することができる。
　このため、本実施の形態２の半導体装置ＰＫＧ１では、半導体チップＣＰの複数のパッド電極ＰＤのうちの各有効パッドは、ワイヤＢＷを介して配線基板ＰＣＢのボンディングリードＢＬＤに電気的に接続され、更に配線基板ＰＣＢの配線（ビア配線ＶＨを含む）を介して配線基板ＰＣＢのランドＬＡおよびそのランドＬＡに接続された半田ボールＨＢに電気的に接続されている。
　封止部（封止樹脂部、封止体）ＭＲは、配線基板ＰＣＢの上面上に、半導体チップＣＰ、ワイヤＢＷおよびボンディングリードＢＬＤを覆うように、形成されている。すなわち、封止部ＭＲは、配線基板ＰＣＢの上面上に形成され、半導体チップＣＰ、ワイヤＢＷおよびボンディングリードＢＬＤを封止して保護する。封止部ＭＲの材料などは、本実施の形態２も、上記実施の形態１と同様である。
　図３４および図３５の半導体装置ＰＫＧ１の製造工程は、例えば次のようにして行うことができる。
　すなわち、まず、配線基板ＰＣＢ上に半導体チップＣＰを接合材ＢＤを介して搭載して接合する。それから、ワイヤボンディング工程を行って、半導体チップＣＰの複数のパッド電極ＰＤと配線基板ＰＣＢの複数のボンディングリードＢＬＤとを複数のワイヤＢＷを介して電気的に接続する。それから、樹脂封止工程を行って、配線基板ＰＣＢの上面上に、半導体チップＣＰ、ワイヤＢＷおよびボンディングリードＢＬＤを覆うように、封止部ＭＲを形成する。この際、上記金型ＫＧ１，ＫＧ２のような金型（但し上記キャビティＣＡＶの形状は上記実施の形態１とは異なる）で配線基板ＰＣＢを挟み、金型のキャビティ内に半導体チップＣＰおよびワイヤＢＷが配置されるようにする。そして、金型の樹脂注入用のゲートから、金型のキャビティ内に、封止部ＭＲ形成用の樹脂材料を導入し、その樹脂材料を加熱などにより硬化させることで、封止部ＭＲを形成する。その後、配線基板ＰＣＢの下面の複数のランドＬＡにそれぞれ半田ボールＨＢを接続する。このようにして、半導体装置ＰＫＧを形成することができる。
　また、複数の配線基板ＰＣＢがアレイ状に一体的に連結したような配線基板母体を用いて半導体装置ＰＫＧ１を製造することもできる。この場合、樹脂封止工程までを行ってから、配線基板母体を切断（ダイシング）して、個々の配線基板ＰＣＢに分割し、その後にランドＬＡ上に半田ボールＨＢを接続することができる。
　本実施の形態２も、上記実施の形態１と技術思想は同様である。本実施の形態２が上記実施の形態１と主として相違しているのは、以下の点である。すなわち、上記実施の形態１では、半導体チップＣＰはダイパッドＤＰ上に搭載されていたが、本実施の形態２では、半導体チップＣＰは配線基板ＰＣＢ上に搭載されている。また、上記実施の形態１では、半導体チップＣＰのパッド電極ＰＤに一端が接続されたワイヤＢＷの他端はリードＬＤのインナリード部に接続されていたが、本実施の形態２では、半導体チップＣＰのパッド電極ＰＤに一端が接続されたワイヤＢＷの他端は、配線基板ＰＣＢのボンディングリードＢＬＤに接続されている。
　上記実施の形態１におけるリードＬＤに相当するものは、本実施の形態２では、ボンディングリードＢＬＤと、ボンディングリードＢＬＤとランドＬＡとを電気的に接続する配線基板ＰＣＢの配線と、ランドＬＡと、半田ボールＨＢとを合わせたものである。本実施の形態２では、ボンディングリードＢＬＤが、上記実施の形態１のリードＬＤにおけるワイヤ接続部（ワイヤＢＷを接続した部分）に対応し、ランドＬＡおよび半田ボールＨＢが、上記実施の形態１のリードＬＤにおけるアウタリード部に対応している。ボンディングリードＢＬＤとランドＬＡとを電気的に接続する配線基板ＰＣＢの配線は、上記実施の形態１のリードＬＤにおけるワイヤ接続部とアウタリード部とを繋ぐ部分に対応している。
　本実施の形態２においても、上記実施の形態１と同様の特徴を適用することで、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、上記図２５～図３３に関連した説明において、リードＬＤをボンディングリードＢＬＤに置き換えることができる。
　簡単に言えば、上記実施の形態１と同様に、本実施の形態２においても、上記図３４に示されるワイヤ流れ防止用のワイヤＢＷ５ａ，ＢＷ５ｂ，ＢＷ５ｃを設けたことにより、樹脂封止工程で他のワイヤＢＷにワイヤ流れが生じるのを、抑制または防止することができる。
　従って、上記実施の形態１で説明した技術思想は、半導体チップＣＰと、ワイヤ接続用の端子（上記実施の形態１ではリードＬＤに対応し、本実施の形態２ではボンディングリードＢＬＤに対応する）とを有し、半導体チップＣＰのパッド電極ＰＤとワイヤ接続用の端子とをワイヤで接続し、それらを樹脂封止した半導体装置（半導体パッケージ）に適用することができる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１，１ａ，１ｂ，１ｃ，１ｄ　入出力回路部
２　制御回路部
２ａ，２ｂ，２ｃ，２ｄ　選択回路
２ｅ　論理回路部
３　デコーダ回路部
４　記憶回路部
５　内部回路部
５ａ，５ｂ，５ｃ，５ｄ　内部回路
ＢＤ　接合材
ＢＷ，ＢＷ１，ＢＷ１ａ，ＢＷ１ｂ，ＢＷ１ｃ，ＢＷ２，ＢＷ３，ＢＷ３ａ，ＢＷ３ｂ，ＢＷ３ｃ，ＢＷ４，ＢＷ５，ＢＷ５ａ，ＢＷ５ｂ，ＢＷ５ｃ　ワイヤ
ＣＡＶ　キャビティ
ＣＰ　半導体チップ
ＤＰ　ダイパッド
ＧＴ　ゲート
ＧＴＫ　樹脂注入痕
ＫＧ１，ＫＧ２　金型
ＬＤ，ＬＤ１，ＬＤ１ａ，ＬＤ１ｂ，ＬＤ１ｃ，ＬＤ２，ＬＤ３，ＬＤ３ａ，ＬＤ３ｂ，ＬＤ３ｃ，ＬＤ４　リード
ＭＲ　封止部
ＭＲ１　樹脂材料
ＰＤ，ＰＤ１，ＰＤ１ａ，ＰＤ１ｂ，ＰＤ１ｃ，ＰＤ２，ＰＤ２ａ，ＰＤ２ｂ，ＰＤ２ｃ，ＰＤ３，ＰＤ３ａ，ＰＤ３ｂ，ＰＤ３ｃ，ＰＤ４　パッド電極
ＰＫＧ，ＰＫＧ１　半導体装置（半導体パッケージ）
ＳＷ，ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４　スイッチ回路部
ＴＬ　吊りリード

Claims (13)

  1. 　第１内部回路と第２内部回路とスイッチ回路部とを含み、第１電極と第２電極とが形成された主面を有する半導体チップと、
    　前記半導体チップの周囲に配置された第１外部端子と、
    　前記第１電極と前記第１外部端子とを電気的に接続する第１ワイヤと、
    　前記第２電極と前記第１外部端子とを電気的に接続する第２ワイヤと、
    　前記半導体チップと、前記第１ワイヤと、前記第２ワイヤと、を樹脂で封止する封止体と、
    　を有する半導体装置であって、
    　前記第２電極は、前記第２内部回路と電気的に接続され、前記第２内部回路と前記第２電極との間で信号の伝送が可能であり、
    　前記スイッチ回路部は、前記第１内部回路と前記第１電極との間で信号の伝送が可能な第１状態と、前記第１内部回路と前記第１電極との間で信号の伝送が不可能な第２状態と、を設定可能な回路であり、
    　前記半導体装置の動作中は、前記スイッチ回路部は、前記第２状態に固定されている、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第１外部端子と前記半導体チップとの間で、前記第２電極および前記第２ワイヤを介して信号が伝送されるが、前記第１電極および前記第１ワイヤを介しては、信号は伝送されない、半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記半導体チップは、記憶回路部を含み、
    　前記記憶回路部は、前記スイッチ回路部と電気的に接続され、
    　前記記憶回路部に記憶された情報に基づいて、前記スイッチ回路部は前記第２状態に固定されている、半導体装置。
  4. 　請求項３記載の半導体装置において、
    　前記スイッチ回路部は、制御回路部と、前記第１電極に接続された第１入出力回路部とを含み、
    　前記記憶回路部に記憶された前記情報に基づいて、前記制御回路部によって前記第１入出力回路部を制御することにより、前記スイッチ回路部が前記第２状態に固定されている、半導体装置。
  5. 　請求項４記載の半導体装置において、
    　前記半導体チップは、デコーダ回路部を更に含み、
    　前記記憶回路部に記憶された前記情報が、前記デコーダ回路部で信号に変換され、前記デコーダ回路部で変換された前記信号が、前記制御回路部に入力され、前記制御回路部に入力された前記信号に基づいて前記制御回路が前記第１入出力回路部を制御することにより、前記スイッチ回路部が前記第２状態に固定されている、半導体装置。
  6. 　請求項１記載の半導体装置において、
    　前記半導体チップの前記主面に形成された第３電極と、
    　前記半導体チップの周囲に配置された第２外部端子と、
    　前記第３電極と前記第２外部端子とを電気的に接続する第３ワイヤと、
    　を更に有し、
    　前記第３電極は、前記半導体チップの第３内部回路と電気的に接続され、前記第３内部回路と前記第３電極との間で信号の伝送が可能であり、
    　平面視において、前記第１電極と前記第２電極と前記３電極とは、前記半導体チップの前記主面の第１辺に沿って配置され、
    　前記第１電極は、前記第２電極と前記第３電極との間に配置されている、半導体装置。
  7. 　請求項６記載の半導体装置において、
    　前記半導体チップの前記主面に形成された第４電極と、
    　前記半導体チップの周囲に配置された第３外部端子と、
    　前記第４電極と前記第３外部端子とを電気的に接続する第４ワイヤと、
    　を更に有し、
    　前記第４電極は、前記半導体チップの第４内部回路と電気的に接続され、前記第４内部回路と前記第４電極との間で信号の伝送が可能であり、
    　平面視において、前記第４電極は、前記半導体チップの前記主面の前記第１辺に沿って配置され、
    　前記第２電極は、前記第４電極と前記第１電極との間に配置されている、半導体装置。
  8. 　請求項７記載の半導体装置において、
    　前記半導体チップの主面に形成された複数の第５電極、
    　を更に有し、
    　平面視において、前記複数の第５電極は、前記半導体チップの前記主面の前記第１辺に沿って配置され、
    　前記複数の第５電極は、前記第１電極と前記第２電極との間、および、前記第１電極と前記第３電極との間に配置されている、半導体装置。
  9. 　請求項１記載の半導体装置において、
    　前記封止体は、樹脂注入痕を有し、
    　前記第２ワイヤよりも前記第１ワイヤが、前記樹脂注入痕に近い位置にある、半導体装置。
  10. 　（ａ）第１内部回路と第２内部回路と記憶回路部とスイッチ回路部とを含み、第１電極と第２電極とが形成された主面を有する半導体チップを用意する工程、
    　（ｂ）前記半導体チップをチップ搭載部上に搭載する工程、
    　（ｃ）前記半導体チップの前記第１電極と前記チップ搭載部の周囲に配置された第１外部端子とを第１ワイヤを介して電気的に接続し、前記半導体チップの前記第２電極と前記第１外部端子とを第２ワイヤを介して電気的に接続する工程、
    　（ｄ）前記半導体チップと、前記第１ワイヤと、前記第２ワイヤと、を樹脂で封止し、樹脂封止部を形成する工程、
    （ｅ）前記半導体チップの前記記憶回路部に第１情報を記憶させる工程、
    　を有し、
    　前記第２電極は、前記第２内部回路と電気的に接続され、前記第２内部回路と前記第２電極との間で信号の伝送が可能であり、
    　前記スイッチ回路部は、前記第１内部回路と前記第１電極との間で信号の伝送が可能な第１状態と、前記第１内部回路と前記第１電極との間で信号の伝送が不可能な第２状態と、を設定可能な回路であり、
    　前記（ｅ）工程後、前記記憶回路に記憶された前記第１情報に基づいて、前記半導体装置の動作中は、前記スイッチ回路部は前記第２状態に固定されている、半導体装置の製造方法。
  11. 　請求項１０記載の半導体装置の製造方法において、
    　前記（ｅ）工程は、前記（ｄ）工程の後に行われる、半導体装置の製造方法。
  12. 　請求項１０記載の半導体装置の製造方法において、
    　前記（ａ）工程は、
    　（ａ１）複数のチップ領域を有する半導体ウエハを用意する工程、
    　（ａ２）前記半導体ウエハを切断して前記半導体チップを取得する工程、
    　を有し、
    　前記（ａ１）工程で用意された前記半導体ウエハの前記複数のチップ領域のそれぞれは、前記スイッチ回路部と、前記第１内部回路と、前記第２内部回路と、前記記憶回路部と、前記第１電極と、前記第２電極と、を有し、
    　前記（ｅ）工程は、前記（ａ１）工程後で、前記（ａ２）工程前に行われる、半導体装置の製造方法。
  13. 　請求項１０記載の半導体装置の製造方法において、
    　前記（ｄ）工程は、
    　（ｄ１）前記半導体チップと、前記第１ワイヤと、前記第２ワイヤと、前記チップ搭載部と、前記第１外部端子の少なくも一部とを、金型のキャビティ内に配置する工程、
    　（ｄ２）前記（ｄ１）工程後、前記金型の前記キャビティ内に、前記樹脂封止部用の樹脂材料を注入する工程、
    　を有し、
    　前記（ｄ２）工程では、前記金型の前記キャビティ内に注入された前記樹脂材料は、前記第１ワイヤに接した後に前記第２ワイヤに接する、半導体装置の製造方法。
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