TWI657511B - 半導體裝置及其製造方法 - Google Patents

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TWI657511B
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electrode
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wire
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池田侑一郎
小谷憲
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日商瑞薩電子股份有限公司
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Abstract

半導體裝置PKG，具有：半導體晶片CP、引線LD3、將半導體晶片CP的襯墊電極PD2與引線LD3電連接的導線BW5、將半導體晶片CP的襯墊電極PD3與引線LD3電連接的導線BW3，以及將該等構件以樹脂封裝的封裝體。半導體晶片CP，包含內部電路5b、內部電路5c以及開關電路部SCU，在內部電路5c與襯墊電極PD3之間可傳送信號。開關電路部SCU，係可設定成在內部電路5b與襯墊電極PD2之間可傳送信號的第1狀態以及在內部電路5b與襯墊電極PD2之間無法傳送信號的第2狀態的電路。在半導體裝置PKG的動作中，開關電路部SCU，固定於第2狀態。

Description

半導體裝置及其製造方法
本發明，係關於一種半導體裝置以及其製造方法，其可適當應用於例如將半導體晶片的電極與外部端子以導線連接的半導體裝置以及其製造方法。
在晶片襯墊上搭載半導體晶片，將半導體晶片的襯墊電極與作為外部端子的引線透過導線電連接，並將該等構件以樹脂封裝，藉此便可製造出半導體組件形態的半導體裝置。
日本特開2007-324291號公報(專利文獻1)揭示了一種關於將引線框架與襯墊以導線連接的半導體積體裝置的技術。
日本特開2011-100828號公報(專利文獻2)揭示了一種關於將半導體晶片的電極襯墊與其所對應的內引線利用複數條結合導線電連接的半導體組件的技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2007-324291號公報
[專利文獻2]日本特開2011-100828號公報【0001】
在將導線連接於半導體晶片並以樹脂封裝的半導體裝置中，吾人亦期望盡可能使製造產能提高。或者，期望使半導體裝置的製造成本降低。或者，使半導體裝置的製造產能提高，且使半導體裝置的製造成本降低。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。
若根據本發明其中一個實施態樣，半導體裝置，具有：半導體晶片、配置在該半導體晶片的周圍的第1外部端子、將該半導體晶片的第1電極與該第1外部端子電連接的第1導線、將該半導體晶片的第2電極與該第1外部端子電連接的第2導線，以及將該等構件以樹脂封裝的封裝體。該半導體晶片，包含第1內部電路、第2內部電路以及開關電路部，該第2電極，與該第2內部電路電連接，在該第2內部電路與該第2電極之間可傳送信號。該開關電路部，係可設定成在該第1內部電路與該第1電極之間可傳送信號的第1狀態以及在該第1內部電路與該第1電極之間無法傳送信號的第2狀態的電路，在該半導體裝置的動作中，該開關電路部，固定於該第2狀態。
另外，若根據本發明其中一個實施態樣，半導體裝置的製造方法，具有：(a)準備包含第1內部電路、第2內部電路、記憶電路部以及開關電路部的半導體晶片的步驟；以及(b)將該半導體晶片搭載在晶片搭載部上的步驟。半導體 裝置的製造方法，更具有：(c)將該半導體晶片的第1電極與配置在該晶片搭載部的周圍的第1外部端子透過第1導線電連接，並將該半導體晶片的第2電極與該第1外部端子透過第2導線電連接的步驟；以及(d)將該半導體晶片、該第1導線以及該第2導線以樹脂封裝，形成樹脂封裝部的步驟。半導體裝置的製造方法，更具有(e)將第1資訊記憶於該半導體晶片的該記憶電路部的步驟。該第2電極，與該第2內部電路電連接，在該第2內部電路與該第2電極之間可傳送信號。該開關電路部，係可設定成在該第1內部電路與該第1電極之間可傳送信號的第1狀態以及在該第1內部電路與該第1電極之間無法傳送信號的第2狀態的電路。然後，在該(e)步驟之後，根據該記憶電路所記憶的該第1資訊，在半導體裝置的動作中，該開關電路部固定於該第2狀態。
若根據本發明其中一個實施態樣，便可使半導體裝置的製造產能提高。或者，可使半導體裝置的製造成本降低。或者，可使半導體裝置的製造產能提高，且可使半導體裝置的製造成本降低。
1、1a、1b、1c、1d‧‧‧輸入輸出電路部
2‧‧‧控制電路部
2a、2b、2c、2d‧‧‧選擇電路
2e‧‧‧邏輯電路部
3‧‧‧解碼器電路部
4‧‧‧記憶電路部
5‧‧‧內部電路部
5a、5b、5c、5d‧‧‧內部電路
A-A、A1-A1‧‧‧剖面線
BD‧‧‧接合材料
BLD‧‧‧結合引線
BS‧‧‧基材層
BW、BW1、BW1a、BW1b、BW1c、BW2、BW3、BW3a、BW3b、BW3c、BW4、BW5、BW5a、BW5b、BW5c‧‧‧導線
CAV‧‧‧空腔
CP‧‧‧半導體晶片
CPR‧‧‧半導體晶片區域
CR‧‧‧半導體積體電路區域
DM‧‧‧假襯墊
DP‧‧‧晶片襯墊
DW‧‧‧假導線
GT‧‧‧閘口
GTK‧‧‧樹脂注入痕
HB‧‧‧焊料球
KG1、KG2‧‧‧模具
L1、L2、L3、L4‧‧‧間隔
LA‧‧‧接合區
LD、LD1、LD1a、LD1b、LD1c、LD2、LD3、LD3a、LD3b、LD3c、LD4‧‧‧引線
LF‧‧‧引線框架
MR‧‧‧封裝部
MR1‧‧‧樹脂材料
MRa‧‧‧頂面
MRb‧‧‧底面
MRc1、MRc2、MRc3、MRc4‧‧‧側面
P1~P10‧‧‧襯墊
PA‧‧‧保護膜
PCB‧‧‧配線基板
PD、PD1、PD1a、PD1b、PD1c、PD2、PD2a、PD2b、PD2c、PD3、PD3a、PD3b、PD3c、PD4‧‧‧襯墊電極
PKG、PKG1‧‧‧半導體裝置(半導體組件)
pkg100、pkg144、pkg176‧‧‧信號
RG1‧‧‧區域
S1~S6、S4a~s4f‧‧‧步驟
SCB‧‧‧劃線區域
SD1、SD2、SD3、SD4‧‧‧邊
SR1、SR2‧‧‧阻焊層
SCU、SCU1、SCU2、SCU3、SCU4‧‧‧開關電路部
TL‧‧‧懸置引線
VH‧‧‧介層配線
W1、W1a、W1b、W1c、W1d‧‧‧導線
YG1、YG2、YG3、YG4、YG5、YG6‧‧‧樹脂行進方向
[圖1]係一實施態樣之半導體裝置的頂面圖。
[圖2]係一實施態樣之半導體裝置的平面透視圖。
[圖3]係一實施態樣之半導體裝置的平面透視圖。
[圖4]係一實施態樣之半導體裝置的平面透視圖。
[圖5]係一實施態樣之半導體裝置的剖面圖。
[圖6]係表示一實施態樣之半導體裝置的製造步驟的流程圖。
[圖7]係表示一實施態樣之半導體裝置的組裝步驟的詳細流程圖。
[圖8]係用來說明一實施態樣之半導體裝置的製造步驟的俯視圖。
[圖9]係用來說明一實施態樣之半導體裝置的製造步驟的剖面圖。
[圖10]係用來說明一實施態樣之半導體裝置的製造步驟的俯視圖。
[圖11]係用來說明一實施態樣之半導體裝置的製造步驟的剖面圖。
[圖12]係用來說明一實施態樣之半導體裝置的製造步驟的俯視圖。
[圖13]係用來說明一實施態樣之半導體裝置的製造步驟的剖面圖。
[圖14]係用來說明一實施態樣之半導體裝置的製造步驟的俯視圖。
[圖15]係用來說明一實施態樣之半導體裝置的製造步驟的剖面圖。
[圖16]係用來說明一實施態樣之半導體裝置的製造步驟的剖面圖。
[圖17]係用來說明一實施態樣之半導體裝置的製造步驟的剖面圖。
[圖18]係用來說明一實施態樣之半導體裝置的製造步驟的俯視圖。
[圖19]係用來說明一實施態樣之半導體裝置的製造步驟的剖面圖。
[圖20]係以示意方式表示在使用共通晶片製造半導體組件產品時實行導線結合步驟的階段的主要部位俯視圖。
[圖21]係以示意方式表示在使用共通晶片製造半導體組件產品時實行導線結合步驟的階段的主要部位俯視圖。
[圖22]係在圖21的狀態下實行樹脂封裝步驟時的說明圖。
[圖23]係說明對圖21的構造適用第1方法作為導線偏移對策的態樣的說明圖。
[圖24]係說明對圖21的構造適用第2方法作為導線偏移對策的態樣的說明圖。
[圖25]係表示一實施態樣之半導體裝置所使用之半導體晶片的電路構造的電路方塊圖。
[圖26]係表示使用圖25的半導體晶片製造半導體組件時的電路構造的電路方塊圖。
[圖27]係表示使用圖25的半導體晶片製造半導體組件時的電路構造的電路方塊圖。
[圖28]係表示使用圖25的半導體晶片製造半導體組件時的電路構造的電路方塊圖。
[圖29]係用來說明切換襯墊電極成為有效襯墊或是無效襯墊的具體方法的電路圖。
[圖30](a)~(h)係表示在圖29中被虛線所包圍之區域的構造例的說明圖。
[圖31]係以概念的方式表示一實施態樣之半導體裝置的說明圖。
[圖32]係表示一實施態樣之半導體裝置製造步驟中的樹脂封裝步驟的俯視圖。
[圖33]係將圖32的一部分放大的部分放大俯視圖。
[圖34]係另一實施態樣之半導體裝置的平面透視圖。
[圖35]係另一實施態樣之半導體裝置的剖面圖。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行說明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充說明等的關係。另外，在以下的實施態樣中，當提及要件的數目等(包含個數、數值、數量、範圍等)時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在該特定的數值以上或以下均可。再 者，在以下的實施態樣中，其構成要件(亦包含要件步驟等)，除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數值以及範圍也是同樣。
以下，根據圖式詳細說明代表性實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同的符號，其重複說明省略。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的說明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。另外，即使是俯視圖，為了使圖式更容易檢視，有時也會附上影線。
(實施態樣1)
<關於半導體裝置(半導體組件)的整體構造>
圖1，係本發明的其中一個實施態樣的半導體裝置PKG的頂面圖，圖2~圖4，係半導體裝置PKG的平面透視圖，圖5，係半導體裝置PKG的剖面圖。圖2，顯示出透視封裝部MR時的半導體裝置PKG的頂面側的平面透視圖。另外，圖3，顯示出在圖2中更進一步透視(省略)導線BW時的半導體裝置PKG的頂面側的平面透視圖，圖4，顯示出在圖3中更進一步透視(省略)半導體晶片CP時的半導體裝置PKG的頂面側的平面透視圖。另外，在圖2~圖4中，封裝部MR的外周 圍的位置以虛線表示。另外，在圖1~圖4的A-A線的位置的半導體裝置PKG的剖面，大致對應圖5。
圖1~圖5所示之本實施態樣的半導體裝置(半導體組件)PKG，係樹脂封裝型的半導體組件形態的半導體裝置，在此為QFP(Quad Flat Package，四面扁平封裝)態樣的半導體裝置。以下，一邊參照圖1~圖5，一邊針對半導體裝置PKG的構造進行說明。
圖1~圖5所示之本實施態樣的半導體裝置PKG，具有：半導體晶片CP、搭載半導體晶片CP的晶片襯墊DP、由導電體所形成的複數條引線LD、將半導體晶片CP的複數個襯墊電極PD與複數條引線LD電連接的複數條導線BW，以及封裝該等構件的封裝部MR。
作為封裝體的封裝部(封裝樹脂部、封裝體)MR，例如係由熱硬化性樹脂材料等的樹脂材料等所構成，亦可含有填料等。例如，可用含有填料的環氧樹脂等形成封裝部MR。除了環氧系的樹脂以外，基於達到低應力化之目的等的理由，例如，亦可使用添加了酚系硬化劑、矽氧橡膠以及填料等的聯苯系的熱硬化性樹脂作為封裝部MR的材料。
封裝部MR，具有：一側的主面，亦即頂面MRa；頂面MRa的相反側的主面，亦即底面MRb；以及和頂面MRa與底面MRb交叉的側面MRc1、MRc2、MRc3、MRc4。亦即，封裝部MR的外觀，形成被頂面MRa、底面MRb以及側面MRc1、MRc2、MRc3、MRc4所包圍的薄板狀。另外，在俯視下，封裝部MR的各側面MRc1、MRc2、MRc3、MRc4，亦可視為係封裝部MR的邊。
封裝部MR的頂面MRa以及底面MRb的平面形狀，例如形成矩形形狀，亦可使該矩形(平面矩形)的角部帶有圓形。另外，亦可截去該矩形(平面矩形)的4個角部之中的任何角部。當封裝部MR的頂面MRa以及底面MRb的平面形狀為矩形時，封裝部MR，與其厚度交叉的平面形狀為矩形。在封裝部MR的側面MRc1、MRc2、MRc3、MRc4之中，側面MRc1與側面MRc3互相對向，側面MRc2與側面MRc4互相對向，側面MRc1與側面MRc2、MRc4互相交叉，側面MRc3與側面MRc2，MRc4互相交叉。
複數條引線(引線部、外部端子)LD，係由導電體所構成，宜由銅(Cu)或銅合金等的金屬材料所構成。複數條引線LD，各自的一部分被封裝在封裝部MR內，另一部分則從封裝部MR的側面往封裝部MR的外部突出。以下，將引線LD之中的位在封裝部MR內的部分稱為內引線部，並將引線LD之中的位在封裝部MR外的部分稱為外引線部。
另外，本實施態樣的半導體裝置PKG，係構成各引線LD的一部分(外引線部)從封裝部MR的側面突出的構造，以下係針對該構造進行說明，惟並非僅限於該等構造，例如，亦可採用各引線LD大致並未從封裝部MR的側面突出，且各引線LD的一部分在封裝部MR的底面MRb露出的構造(QFN型的構造)等。
半導體裝置PKG所具有的複數條引線LD，配置在半導體晶片CP的周圍，因此配置在晶片襯墊DP的周圍。具體而言，半導體裝置PKG所具有的複數條引線LD，係由配置在封裝部MR的側面MRc1側的複數條引線LD、配置在封裝部MR的側面MRc2側的複數條引線LD、配置在封裝部MR的側面MRc3側的複數條引線 LD，以及配置在封裝部MR的側面MRc4側的複數條引線LD所構成。各引線LD的外引線部，從封裝部MR的側面向封裝部MR外突出。
各引線LD的外引線部，以外引線部的端部附近的底面與封裝部MR的底面MRb大致位在同一平面上的方式，受到彎曲加工。引線LD的外引線部，具有作為半導體裝置PKG的外部連接用端子部(外部端子)的功能。因此，引線LD，可視為係半導體裝置PKG的外部端子。
晶片襯墊(晶片搭載部、墊片)DP，係搭載半導體晶片CP的晶片搭載部。晶片襯墊DP的平面形狀，例如形成矩形形狀。半導體晶片CP，配置在晶片襯墊DP上，封裝部MR，封裝晶片襯墊DP與搭載在其上的半導體晶片CP，複數條引線LD，配置在晶片襯墊DP的周圍。
圖5的情況，係晶片襯墊DP被封裝在封裝部MR內，晶片襯墊DP並未從封裝部MR的底面MRb露出，惟亦存在晶片襯墊DP的底面從封裝部MR的底面MRb露出的情況。
晶片襯墊DP係由導電體所構成，宜由銅(Cu)或銅合金等的金屬材料所構成。構成半導體裝置PKG的晶片襯墊DP與複數條引線LD若以相同材料(相同金屬材料)形成，為更佳的態樣。藉此，晶片襯墊DP以及複數條引線LD所連結的引線框架便更容易製作，使用引線框架的半導體裝置PKG的製造也變得更容易。
在構成晶片襯墊DP的平面形狀的矩形的四個角部，分別以形成一體的方式設置了懸置引線TL。各懸置引線TL，係由與晶片襯墊DP相同的材料，和晶片襯 墊DP形成一體。懸置引線TL以形成一體的方式分別設置在晶片襯墊DP的外緣的四個角部，各懸置引線TL的與晶片襯墊DP連接之側的相反側的端部以到達平面矩形形狀的封裝部MR的四個角部(角落)側面的方式，在封裝部MR內延伸。懸置引線TL，在封裝部MR形成後，從封裝部MR突出的部分會被切斷，懸置引線TL的因為被切斷而產生的切斷剖面(端面)在封裝部MR的四個角部側面露出。
在晶片襯墊DP的頂面上，半導體晶片CP，以其表面(頂面)向上，且其背面(底面)面向晶片襯墊DP的狀態搭載。半導體晶片CP的背面，透過接合材料(接合材料層、接合層)BD與晶片襯墊DP的頂面接合(接著)固定。半導體晶片CP，被封裝在封裝部MR內，並未從封裝部MR露出。接合材料BD，可使用導電性的接合材料或是絶緣性的接合材料，例如，可使用膠狀的接合材料、薄膜狀的接合片，或是焊料等。
半導體晶片CP，例如，係在由單晶矽等所構成的半導體基板(半導體晶圓)的主面上形成各種半導體元件或半導體積體電路之後，利用切割等方式將半導體基板分割成各半導體晶片所製得者。半導體晶片CP，與其厚度交叉的平面形狀為矩形(四角形)。
在半導體晶片CP的表面上，形成有複數個襯墊電極(襯墊、結合襯墊、端子)PD。另外，有時會將「襯墊電極」簡稱為「襯墊」。
在此，在半導體晶片CP中，在彼此位於相反側的2個主面之中，將形成有複數個襯墊電極PD的一側的主面稱為半導體晶片CP的表面，並將該表面的相反側且為對向晶片襯墊DP的一側的主面稱為半導體晶片CP的背面。
半導體晶片CP的表面，設置成具有邊(晶片邊)SD1、SD2、SD3、SD4的矩形的平面形狀。另外，在半導體晶片CP的表面中，邊SD1與邊SD3互相對向，邊SD2與邊SD4互相對向，邊SD1與邊SD3互相平行，邊SD2與邊SD4互相平行，邊SD1與邊SD2、SD4正交，邊SD3與邊SD2、SD4正交。
在半導體晶片CP中，邊SD1，係沿著封裝部MR的側面MRc1的邊；邊SD2，係沿著封裝部MR的側面MRc2的邊；邊SD3，係沿著封裝部MR的側面MRc3的邊；邊SD4，係沿著封裝部MR的側面MRc4的邊。
在俯視下，半導體晶片CP的邊SD1，與配置在封裝部MR的側面MRc1側的複數條引線LD(的內引線部)互相對向；半導體晶片CP的邊SD2，與配置在封裝部MR的側面MRc2側的複數條引線LD(的內引線部)互相對向。另外，在俯視下，半導體晶片CP的邊SD3，與配置在封裝部MR的側面MRc3側的複數條引線LD(的內引線部)互相對向；半導體晶片CP的邊SD4，與配置在封裝部MR的側面MRc4側的複數條引線LD(的內引線部)互相對向。
半導體晶片CP的複數個襯墊電極PD與複數條引線LD，分別透過複數條導線BW電連接。
具體而言，在半導體晶片CP的表面中，沿著邊SD1配置的複數個襯墊電極PD，與配置在封裝部MR的側面MRc1側的複數條引線LD，分別透過複數條導線BW電連接。另外，在半導體晶片CP的表面中，沿著邊SD2配置的複數個襯墊電極PD，與配置在封裝部MR的側面MRc2側的複數條引線LD，分別透過複數條導 線BW電連接。另外，在半導體晶片CP的表面中，沿著邊SD3配置的複數個襯墊電極PD，與配置在封裝部MR的側面MRc3側的複數條引線LD，分別透過複數條導線BW電連接。另外，在半導體晶片CP的表面中，沿著邊SD4配置的複數個襯墊電極PD，與配置在封裝部MR的側面MRc4側的複數條引線LD，分別透過複數條導線BW電連接。
導線(結合導線)BW，係導電性的連接構件，更特定而言係導電性的導線。導線BW，由於係由金屬所構成，故亦可視為係金屬線(金屬細線)。導線BW，宜使用金(Au)導線、銅(Cu)導線，或是鋁(Al)導線等。
另外，金(Au)導線，由於比較柔軟，係容易產生後述的導線偏移的導線，故若在使用金(Au)導線作為導線BW的情況下適用本實施態樣的話，其效果特別顯著。
各導線BW，被封裝在封裝部MR內，並未從封裝部MR露出。在各引線LD中，導線BW的連接部位，係位在封裝部MR內的內引線部。
半導體晶片CP，如後所述的，係設計作為用來製造接腳數不同的複數種半導體組件的共通的半導體晶片。在圖2以及圖3的情況下，半導體裝置PKG所具有之引線LD的數目，比半導體晶片CP所具有之襯墊電極PD的數目更少。這是因為，圖2以及圖3，並非對應後述的圖26的態樣，而係對應後述的圖28的態樣。因此，圖2以及圖3所示之半導體晶片CP的複數個襯墊電極PD，混合了有效襯墊與無效襯墊(未使用襯墊)。
半導體裝置PKG的各引線LD，與半導體晶片CP所具有的任一襯墊電極PD透過導線BW電連接。亦即，各導線BW，一端與半導體晶片CP的襯墊電極PD連接，另一端與引線LD(的內引線部)連接，藉此，襯墊電極PD與引線LD透過導線BW電連接。
半導體晶片CP的複數個襯墊電極PD之中的各有效襯墊，分別透過導線BW與各引線LD電連接。另一方面，半導體晶片CP的複數個襯墊電極PD之中的各無效襯墊(未使用襯墊)，雖並未與導線BW連接也沒有關係，惟至少1個無效襯墊，透過導線BW與引線LD電連接。亦即，在襯墊電極PD之中，有效襯墊必定與導線BW連接，惟無效襯墊存在與導線BW連接的情況以及並未與導線連接的情況，本實施態樣，在半導體晶片CP所具有的無效襯墊之中，至少1個與導線BW連接。
關於半導體晶片CP的襯墊電極PD、導線BW以及引線LD的連接關係，在文後會更詳細地進行說明。
<關於半導體裝置的製造步驟>
接著，針對上述圖1~圖5所示之半導體裝置PKG的製造步驟進行說明。圖6，係表示上述圖1~圖5所示之半導體裝置PKG的製造步驟的流程圖。圖7，係表示圖6的流程之中的步驟S4的組裝步驟的詳細流程圖。另外，圖8~圖19，係用來說明半導體裝置PKG的製造步驟的俯視圖或剖面圖。
首先，準備半導體晶圓(半導體基板)SW(圖6的步驟S1)。半導體晶圓SW，係由例如單晶矽等所構成，具有例如俯視大略圓形的形狀。然後，對半導體晶圓SW實施晶圓程序(圖6的步驟S2)。
在此所謂晶圓程序，一般而言，係指在半導體晶圓SW的主面上或表層部分形成各種半導體元件或半導體積體電路，並在半導體晶圓SW上形成包含一層以上的配線層的配線構造，更在配線構造上形成表面保護膜之後，到達可利用探針等進行形成於半導體晶圓SW的複數個半導體晶片區域CPR的各種電性試驗的狀態的步驟而言。晶圓程序，亦稱為前步驟。
圖8，對應步驟S2的晶圓程序完成階段的半導體晶圓SW的俯視圖；圖9，對應步驟S2的晶圓程序完成階段的半導體晶圓SW的主要部位剖面圖。
如圖8以及圖9所示的，半導體晶圓SW的主面，具有：複數個半導體晶片區域(半導體元件形成區域、單位積體電路區域)CPR，以及各半導體晶片區域CPR之間的劃線區域(劃線)SCB。半導體晶片區域CPR，係對應在後述的切割步驟切割半導體晶圓SW時分別成為單片的半導體晶片(對應上述半導體晶片CP)的區域，並在半導體晶圓SW的主面上以2維的方式規則地(陣列狀)並排配置(排列)。各半導體晶片區域CPR，彼此具有相同的尺寸(平面形狀)以及構造，各自具有矩形的平面形狀。劃線區域SCB，係相鄰的半導體晶片區域CPR所夾之區域，亦即半導體晶片區域CPR之間的區域，相對於半導體晶圓SW的主面設置成格子狀。換言之，劃線區域SCB所包圍的區域係對應半導體晶片區域CPR。
另外，圖9顯示出半導體積體電路區域CR，其為在半導體晶圓SW上形成有半導體元件、層間絶緣膜以及配線層的區域，亦即半導體積體電路形成區域，在該半導體積體電路區域CR上形成有表面保護用的保護膜(絶緣膜、鈍化膜)PA。半導體積體電路區域CR以及保護膜PA，形成於半導體晶圓SW的各半導體晶片區域CPR，並未形成於劃線區域SCB。於保護膜PA設置了開口部，襯墊電極PD從該開口部露出。襯墊電極PD，形成於在半導體晶圓SW的主面上所形成之多層配線構造之中的最上層的配線層。襯墊電極PD，在各半導體晶片區域CPR中，沿著該半導體晶片區域CPR的外周圍並排配置複數個，並與形成於該半導體晶片區域CPR的半導體積體電路透過配線層(內部配線層)等電連接。
步驟S2的晶圓程序，在半導體晶圓SW的主面的各半導體晶片區域CPR形成半導體積體電路。亦即，步驟S2，在半導體晶圓SW的主面的各半導體晶片區域CPR形成半導體元件(例如電晶體元件等)、層間絶緣膜以及配線層，亦即形成半導體積體電路區域CR，更形成保護膜PA。因此，步驟S2，可視為係在之後分別成為半導體晶片的半導體晶圓SW的複數個半導體晶片區域CPR，分別形成半導體積體電路的步驟。保護膜PA，形成於半導體晶片區域CPR，且並未形成於劃線區域SCB，為較佳的態樣，藉此，便可在後述的半導體晶圓SW的切割步驟，輕易地切斷半導體晶圓SW。
各半導體晶片區域CPR的構造，彼此相同，於各半導體晶片區域CPR，形成有與後述圖25所示之半導體晶片CP的電路構造相同的電路構造。亦即，各半導體晶片區域CPR，具有：複數個襯墊電極PD，以及分別與其連接的後述的輸入輸出電路部1、後述的控制電路部2、後述的解碼器電路部3、後述的記憶電路部4、後述的內部電路部5。
接著，利用各半導體晶片區域CPR的襯墊電極PD，進行探針測試(晶圓測試)(圖6的步驟S3)。步驟S3的探針測試，係在後述的切割步驟切斷半導體晶圓SW之前所進行的測試(檢査)，由於係對半導體晶圓SW所進行的測試，故可視為係晶圓測試。
藉由步驟S3的測試步驟，便可對半導體晶圓SW的各半導體晶片區域CPR進行電性試驗。具體而言，在半導體晶圓SW的各半導體晶片區域CPR中，以測試用的探針(探針針頭、探針部)抵接露出的襯墊電極PD，對各半導體晶片區域CPR進行電性試驗。根據該探針測試的結果，辨別半導體晶圓SW的各半導體晶片區域CPR為合格品或是瑕疵品，或者，將探針測試的測定結果的資料回饋到各製造步驟，以助於提高產能或是提高可靠度。因此，探針測試，雖亦可省略，惟仍宜實施為佳。
接著，進行半導體裝置PKG的組裝步驟(圖6的步驟S4)。步驟S4的組裝步驟，具體而言，可按照以下的方式(步驟S4a~S4f)進行。
首先，在因應需要而實行過研磨半導體晶圓SW的背面的背面研磨步驟等之後，切割(切斷)半導體晶圓SW，將半導體晶圓SW分離(分割)成各個半導體晶片(圖7的步驟S4a)。此時，例如，在將半導體晶圓SW的背面固定於切割片的狀態下，使高速旋轉的切割刀從半導體晶圓SW的表面側沿著劃線區域SCB前進，藉此沿著複數個半導體晶片區域CPR之間的劃線區域SCB將半導體晶圓SW切斷(切割)。藉由切割，半導體晶圓SW被分離(分割)成各個半導體晶片區域CPR，各半導體晶片區域CPR，各自成為單片化的半導體晶片。該單片化 的半導體晶片，對應半導體晶片CP，在之後進行的晶片結合步驟使用。如是，從半導體晶圓SW的各半導體晶片區域CPR製得半導體晶片(CP)。
接著，進行半導體晶片CP的晶片結合步驟，如圖10以及圖11所示的，將半導體晶片CP透過接合材料BD搭載並接合在引線框架LF的晶片襯墊DP上(圖7的步驟S4b)。此時，以半導體晶片CP的形成有襯墊電極PD的表面側面向上方，且半導體晶片的背面與晶片襯墊DP的頂面互相對向的方式，將半導體晶片CP透過接合材料BD搭載在晶片襯墊DP的頂面上。亦即，在步驟S4b中，將半導體晶片CP的背面，透過接合材料BD接合於晶片襯墊DP的頂面。圖10，對應完成了步驟S4b的晶片結合步驟的階段的俯視圖；圖11，大致對應圖10的A-A線的剖面圖。
另外，引線框架LF，以形成一體的方式具有：框架框(圖中未顯示)、連結於框架框的複數條引線LD，以及透過複數條懸置引線TL連結於框架框的晶片襯墊DP。
接著，如圖12以及圖13所示的，進行導線結合步驟(圖7的步驟S4c)。在該步驟S4c中，使半導體晶片CP的複數個襯墊電極PD與引線框架LF的複數條引線LD之間，分別透過複數條導線BW電連接。各導線BW，一端與半導體晶片CP的襯墊電極PD連接，另一端與引線框架LF的引線LD連接。圖12，對應完成了步驟S4c的導線結合步驟的階段的俯視圖；圖13，大致對應圖12的A-A線的剖面圖。
在該步驟S4c的導線結合步驟中，亦形成有後述的圖28以及圖31所示的導線BW1、BW3、BW4、BW5。亦即，襯墊電極PD1與引線LD1透過導線BW1電連接，襯墊電極PD2與引線LD3透過導線BW5電連接，襯墊電極PD3與引線LD3透過導線BW3電連接，襯墊電極PD4與引線LD4透過導線BW4電連接。
接著，進行成模步驟(樹脂成形步驟)的樹脂封裝，利用封裝部(封裝體、封裝樹脂部)MR封裝半導體晶片CP以及與其連接的複數條導線BW(圖7的步驟S4d)。藉由該步驟S4d的成模步驟，形成封裝半導體晶片CP、晶片襯墊DP、複數條引線LD的內引線部、複數條導線BW以及懸置引線TL的封裝部MR。圖14，對應完成了步驟S4d的成模步驟的階段的俯視圖；圖15，大致對應圖14的A-A線的剖面圖。
步驟S4d的成模步驟，具體而言可按照以下的方式(圖16以及圖17)進行。圖16以及圖17，係成模步驟的說明圖，其顯示出相當於圖15的剖面。
亦即，將進行到步驟S4c的導線結合步驟的引線框架LF，如圖16所示的，配置在模具(下模具)KG1上，之後將引線框架LF用模具KG1與模具(上模具)KG2夾住固定(clamp)。此時，引線LD的外引線部，被模具KG1的頂面與模具KG2的底面夾住，晶片襯墊DP、半導體晶片CP，導線BW以及引線LD的內引線部，配置在模具KG1、KG2的空腔CAV內。然後，從設置於模具KG2的樹脂注入用的閘口(注入口，對應後述的圖32的閘口GT)，對模具KG1、KG2的空腔CAV內，如圖17所示的，導入(填充、注入)形成封裝部MR用的樹脂材料MR1。該樹脂材料MR1，例如由熱硬化性樹脂材料等的樹脂材料所構成，亦可含有填料等。例如，可將含有填料的環氧樹脂等當作樹脂材料MR1使用。然後，利用 加熱等使導入模具KG1、KG2的空腔CAV內的樹脂材料MR1硬化。藉由硬化的樹脂材料MR1，形成封裝部MR。之後，將模具KG1、KG2脫模，取出形成有封裝部MR的引線框架LF。藉此，製得上述圖14以及圖15所示的構造體。
如是，便可實現步驟S4d的成模步驟。
所形成的封裝部MR，具有樹脂注入痕GTK(參照圖14)。該樹脂注入痕GTK，對應在步驟S4d的成模步驟中，對模具KG1、KG2的空腔CAV內，注入形成封裝部MR用的樹脂材料MR1時的樹脂注入用的閘口(注入口)的痕跡。因此，封裝部MR的樹脂注入痕GTK的形成位置，對應為了形成該封裝部MR而將樹脂材料MR1注入模具KG1、KG2的空腔CAV內時的樹脂材料MR1的注入位置(樹脂注入用的閘口的位置)。
接著，對從封裝部MR露出的引線LD的外引線部因應需要實施電鍍處理，之後，在封裝部MR的外部，將引線LD以及懸置引線TL在既定的位置切斷，使其從引線框架LF的框架框分離(圖7的步驟S4e)。
接著，如圖18以及圖19所示的，對從封裝部MR突出的引線LD的外引線部進行彎曲加工(引線加工、引線成形)(圖7的步驟S4f)。圖18，對應完成了步驟S4f的引線加工步驟的階段的俯視圖；圖19，大致對應圖18的A-A線的剖面圖。
像這樣，藉由進行步驟S4a~S4f，以實現上述步驟S4的半導體裝置PKG的組裝步驟。如是，便可製造出半導體裝置PKG。
接著，進行半導體裝置PKG的測試(檢査)(圖6的步驟S5)。在步驟S5的測試步驟中，進行各種測試，若為瑕疵品便挑出並剔除。步驟S5的測試步驟，例如，可藉由將半導體裝置PKG的外部端子(亦即引線LD)插入測試用的插座進行電性試驗以實現。
之後，將半導體裝置PKG運送出貨(圖6的步驟S6)。
<關於檢討的背景>
接著，針對本發明人所實行之檢討的背景進行說明。
作為半導體裝置(例如通用的微電腦產品等)，為了因應客戶的需求或用途，需要複數種類的半導體組件產品。然而，若針對每種半導體組件產品變更半導體組件產品所包含的半導體晶片，則會產生必須根據半導體組件產品的種類數目備齊半導體晶片種類之必要，因此會在半導體晶片的設計或製造上形成很大的負擔，也會導致半導體晶片或使用了該半導體晶片的半導體組件的製造成本的增加。
因此，吾人對使用共通的半導體晶片(對應上述半導體晶片CP)製造複數種類的半導體組件產品此點進行檢討。例如，吾人對使用共通的半導體晶片製造接腳數(端子數)不同的複數種類的半導體組件產品此點進行檢討。舉例而言，例如，使用共通的半導體晶片，製造100支接腳的半導體組件產品、144支接腳的半導體組件產品、176支接腳的半導體組件產品，以及224支接腳的半導體組件產品。另外，半導體組件的接腳數，係對應該半導體組件所具有之外部端子(例如引線)的數目。
當使用共通的半導體晶片(以下稱為共通晶片)，製造接腳數不同的複數種類的半導體組件產品時，係配合接腳數最多的半導體組件產品的接腳數，設計共通晶片的襯墊(對應上述襯墊電極PD)的數目。
因此，在製造224支接腳的半導體組件產品時，共通晶片的224個襯墊全部為有效襯墊，惟在製造100支接腳、144支接腳或是176支接腳的半導體組件產品時，共通晶片的224個襯墊，混合了有效襯墊與無效襯墊(未使用襯墊)。共通晶片的有效襯墊，透過導線與外部端子(引線)電連接。在此，共通晶片的有效襯墊，係可在其與共通晶片的外部(例如，搭載了本半導體組件產品的主機板或其他的半導體組件產品等)之間傳遞信號的襯墊。共通晶片的無效襯墊，被共通晶片內的電路強制設定成無法在其與外部(共通晶片的外部)之間傳遞信號的狀態(無效狀態或切斷狀態)。
使用共通晶片，製造接腳數不同的複數種類的半導體組件產品，便無須為了製造接腳數不同的複數種類的半導體組件產品而變更半導體晶片的種類，故可降低半導體晶片或使用了該半導體晶片的半導體組件的製造成本。
若像這樣以使用共通晶片製造接腳數不同的複數種類的半導體組件產品為前提，則除了製造最大接腳數(在此為224支接腳)的半導體組件產品的情況之外，於共通晶片的224個襯墊，會產生無效襯墊(未使用襯墊)。
另外，在製造半導體組件時，在進行導線結合步驟而將半導體晶片的襯墊與外部端子以導線連接之後，便進行將該等半導體晶片、導線以及外部端子以 樹脂封裝的成模步驟。具體而言，在導線結合步驟之後，將半導體晶片、導線以及外部端子配置在成模用模具(對應上述模具KG1、KG2)的空腔內，然後對該空腔內注入成模用的樹脂材料(對應上述樹脂材料MR1)，並使所注入之樹脂材料硬化，藉此形成樹脂封裝部(對應上述封裝部MR)。半導體晶片、導線以及外部端子的一部分，被樹脂封裝部封裝而受到保護。
在對成模用模具的空腔內注入成模用的樹脂材料時，會有所注入之樹脂材料衝擊導線，使該導線變形，而變形的導線與其相鄰的導線接觸的可能性存在。以下，將在樹脂封裝步驟(成模步驟)中，對成模用模具的空腔內所注入之樹脂材料衝擊導線而使導線變形的現象，稱為「導線偏移」。導線偏移，會在對成模用模具的空腔內所注入之樹脂材料以高速衝擊導線時發生，且衝突時的樹脂材料的速度越快越容易發生。若樹脂材料在發生了導線偏移而相鄰的導線之間互相接觸的情況下硬化，則相鄰的導線之間會處於短路的狀態，故必須以半導體組件製造後的檢査剔除之，此會使半導體組件的製造產能降低，並導致半導體組件的製造成本的增加。
圖20以及圖21，係以示意方式表示在使用共通晶片製造半導體組件產品的情況下實行了導線結合步驟的階段的主要部位俯視圖。在圖20以及圖21之中，圖20，對應使用具有224個襯墊的共通晶片製造224支接腳的半導體組件產品的情況；圖21，對應使用具有224個襯墊的共通晶片製造100支接腳的半導體組件產品的情況。另外，製造144支接腳或是176支接腳的半導體組件產品的情況，與圖21基本上的技術思想相同。
圖20以及圖21，顯示出共通晶片的224個襯墊(對應上述襯墊電極PD)之中的一部分襯墊(在此為附上符號P1~P10的10個襯墊)。在圖20的情況下，所示之10個襯墊P1~P10，全部為有效襯墊，各自透過導線W1(對應上述導線BW)與對應的引線(對應上述引線LD，在圖20中未顯示)連接。在圖21的情況下，10個襯墊P1~P10之中的5個襯墊P1、P2、P3、P9、P10為有效襯墊，各自透過導線W1(對應上述導線BW)與對應的引線(對應上述引線LD，在圖21中未顯示)連接，惟4個襯墊P4、P5、P6、P7、P8為無效襯墊，由於並無對應的引線，故並未連接導線。亦即，比起圖20的情況而言，在圖21的情況下，引線數(接腳數)較少，故共通晶片的襯墊會產生該短少部分的無效襯墊(未使用襯墊)。
在圖20的情況下，由於共通晶片的襯墊P1~P10全部為有效襯墊，且各自透過導線W1與對應的引線連接，故相鄰的導線W1之間的間隔比較小。在該等狀態下進行樹脂封裝步驟，不易發生導線偏移。這是因為，注入模具的空腔內的樹脂材料，沿著圖20箭號所示之樹脂行進方向YG1前進，依序衝擊襯墊P1~P10所連接的10條導線W1，每次衝擊導線W1前進的勢頭便減弱，故在衝擊其中任一導線W1時，樹脂材料的速度不會那麼快，導線W1不易變形。
另一方面，在圖21的情況下，P1、P2、P3、P9、P10為有效襯墊，各自透過導線W1與對應的引線連接，惟襯墊P4~P8為無效襯墊(未使用襯墊)，由於並無對應的引線，故並未連接導線。因此，在圖21的情況下，在襯墊P1、P2、P3、P9、P10所連接的5條導線W1中，襯墊P9所連接的導線W1a與襯墊P3所連接的導線W1b之間的間隔相當大。在該等狀態下進行樹脂封裝步驟，襯墊P3所連接的導線W1b容易發生導線偏移。茲參照圖22說明該等情況。圖22，係在圖21的狀態下進行樹脂封裝步驟的說明圖。
對模具的空腔內所注入之樹脂材料，沿著圖22的樹脂行進方向YG1、YG2、YG3前進，依序衝擊襯墊P1、P2、P3、P9、P10所連接的5條導線W1。此時，在衝擊襯墊P9所連接的導線W1a之後，流向襯墊P3所連接之導線W1b的樹脂材料，因為從導線W1a到導線W1b的距離較大的關係，會在衝擊導線W1b之前加速，而以相當快的速度衝擊導線W1b，使導線W1b變形，進而使導線W1b發生導線偏移。若導線W1b變形並與相鄰的導線W1c接觸，則襯墊P3所連接的導線W1b，與襯墊P2所連接的導線W1c會電性短路，故半導體裝置的製造產能會降低。
關於作為導線偏移對策的有效方法，例如可使半導體晶片的襯墊的間隔(間距)擴大，茲將該方法稱為第1方法。在第1方法中，若使襯墊的間隔(間距)擴大，則由於相鄰的導線之間的間隔也必然擴大，故即使發生導線偏移而導線變形，該變形的導線也不易與相鄰的導線接觸，故不易因為導線偏移而造成導線短路。因此，第1方法，與其說有效抑制導線偏移的發生，不如說是抑制導線偏移發生時的不良影響(導線之間的短路)的方法。
圖23，係對應對圖21的構造應用第1方法的態樣。因此，在圖23中，襯墊P1、P2、P3的間隔L1、L2比圖21的態樣更大，藉此，襯墊P1、P2、P3所連接之導線W1d、W1c、W1b的間隔L3、L4亦比圖21的態樣更大。因此，在圖23的情況下，即使發生導線偏移而導線W1b變形，由於導線W1b與導線W1c之間的間隔L4較大，故變形的導線W1b不易與相鄰的導線W1c接觸。因此，在圖23的情況下，即使發生導線偏移，也不易造成導線之間的短路，故可抑制導線偏移所導致的半導體裝置的製造產能的降低。
然而，第1方法，由於係在半導體晶片中使襯墊的間隔(間距)擴大的方法，故會導致半導體晶片的尺寸的增大。半導體晶片的尺寸的增大，亦即半導體晶片的大型化，會導致使用該半導體晶片所製造的半導體組件的大型化，而且會導致製造成本的增加。
關於作為導線偏移對策的有效方法，例如可於半導體晶片設置假襯墊，並於該假襯墊連接假導線，茲將該方法稱為第2方法。在第2方法中，若於半導體晶片設置假襯墊，並於該假襯墊連接假導線，則比起並未配置假導線的情況而言，配置假導線可使導線(亦包含假導線)之間的間隔變小。因此，在樹脂封裝步驟中，對成模用模具的空腔內所注入之樹脂材料，會因為衝擊假導線而減速，故在衝擊假導線的下一條導線時速度會變慢，導線便不易變形。因此，第2方法，係抑制導線偏移發生的有效方法。
圖24，係對應對圖21的構造應用第2方法的態樣。因此，在圖24中，在襯墊P6與襯墊P7之間設置假襯墊DM，並將該假襯墊DM與引線用假導線DW連接。
在圖21以及圖22的情況下，沿著樹脂行進方向YG1前進的樹脂材料，在衝擊導線W1a之後，會沿著樹脂進行方法YG2流向導線W1b，由於從導線W1a到導線W1b的距離較大，故會在衝擊導線W1b之前加速，而以相當快的速度衝擊導線W1b，使導線W1b變形。
相對於此，在設置假襯墊DM以及假導線DW的圖24的情況下，樹脂材料，在衝擊導線W1a之後，會先衝擊假導線DW，然後才流向導線W1b並衝擊導線W1b。由於先衝擊假導線DW而減速，故比起在圖21以及圖22的情況下衝擊導線 W1b的樹脂材料的速度而言，在圖24的情況下衝擊導線W1b的樹脂材料的速度會變得比較慢。因此，在圖24的情況下，由於衝突時的樹脂材料的速度變慢，即使受到樹脂材料衝擊導線W1b也不易變形，故可抑制導線W1b發生導線偏移。因此，可抑制導線偏移造成半導體裝置的製造產能降低。
然而，第2方法，由於係在半導體晶片中設置假襯墊的方法，故會導致半導體晶片的尺寸的增大。這是因為，假襯墊DM，單純只是為了可配置假導線DW而增設的襯墊，並未與共通晶片內的電路連接，是在電氣上完全不需要的襯墊，故為了防止導線偏移防止而增設假襯墊DM，會導致半導體晶片的尺寸的增大，亦即半導體晶片的大型化。另外，在對共通晶片增設假襯墊DM的情況下，在使用該共通晶片製造224支接腳的半導體組件時，該增設的假襯墊DM會變成完全不需要的構件。亦即，在使用共通晶片製造100支接腳的半導體組件時，若為了能夠防止導線偏移的發生而對該共通晶片增設假襯墊DM，則在使用該共通晶片製造224支接腳的半導體組件時，所增設之假襯墊DM會變得礙事，並導致共通晶片的大型化。半導體晶片的尺寸的增大，亦即半導體晶片的大型化，會導致使用該半導體晶片所製造之半導體組件的大型化，而且會導致製造成本的增加。
亦即，第1方法以及第2方法，即使作為因應導線偏移的對策是有效的，惟由於會導致半導體晶片的尺寸的增大，故對於近年來所嚴格要求的半導體組件的小型化或低成本化的需求而言，卻是反效果。
<關於半導體晶片的電路構造>
圖25，係表示半導體晶片CP的電路構造的電路方塊圖。
如圖25所示的，半導體晶片CP，具有分別與各襯墊電極PD連接的輸入輸出電路部(I/O電路部、I/O緩衝電路部)1。半導體晶片CP，更具有控制電路部2、解碼器電路部3、記憶電路部4，以及內部電路部5。
在圖25中，為了更容易理解，係顯示出4個襯墊電極PD以及與其對應的4個輸入輸出電路部1，惟並非僅限於此，實際上有更多的襯墊電極PD以及與其對應的輸入輸出電路部1形成於半導體晶片CP。如上所述的，當使用共通的半導體晶片CP，製造例如100支接腳的半導體組件、144支接腳的半導體組件、176支接腳的半導體組件，以及224支接腳的半導體組件時，於半導體晶片CP，會形成224個襯墊電極PD以及與其分別對應的輸入輸出電路部1。
然而，在半導體晶片CP中，係對全部的襯墊電極PD，分別連接了輸入輸出電路部1。因此，並未連接對應的輸入輸出電路部1的襯墊電極，並未設置於半導體晶片CP。另外，上述的假襯墊DM，係在電氣上完全不需要的襯墊，並未連接相當於輸入輸出電路部1的構件。因此，相當於上述的假襯墊DM的構件並未形成於半導體晶片CP。
在半導體晶片CP中，各襯墊電極PD，透過該襯墊電極PD所連接的輸入輸出電路部1，與內部電路部5連接。亦即，在各襯墊電極PD與內部電路部5之間，分別隔設著輸入輸出電路部1。輸入輸出電路部1，控制襯墊電極PD與內部電路部5之間的信號的傳送。亦即，輸入輸出電路部1，可控制：從襯墊電極PD輸入半導體晶片CP內的信號，透過輸入輸出電路部1輸入內部電路部5，或者，從內部電路部5輸出的信號，透過輸入輸出電路部1從襯墊電極PD輸出到半導體晶片CP的外部。
控制電路部2，與輸入輸出電路部1連接，控制輸入輸出電路部1。亦即，記憶電路部4所記憶的組件資訊(資訊)被解碼器電路部3解碼，而控制電路部2根據所解碼的組件資訊控制輸入輸出電路部1。記憶電路部4，例如由快閃記憶體等的非揮發性記憶體所構成。
具體而言，於半導體晶片CP的記憶電路部4，記憶了表示使用該半導體晶片CP所製造之半導體組件(PKG)的接腳數的組件代碼(組件資訊)作為組件資訊。解碼器電路部3，係從記憶電路部4讀取組件代碼並將其解碼的電路。解碼器電路部3，從記憶電路部4讀取組件代碼，將其解碼，產生對應組件代碼所示之接腳數的解碼信號，並輸出到控制電路部2。控制電路部2，根據解碼器電路部3的解碼信號，將各輸入輸出電路部1切換為賦能狀態或是強制去能狀態。當輸入輸出電路部1被控制電路部2設定為賦能狀態時，該輸入輸出電路部1所連接的襯墊電極PD便為有效襯墊，而可將該襯墊電極PD所輸入的信號透過輸入輸出電路部1傳送到內部電路部5，或是將內部電路部5所傳送的信號透過輸入輸出電路部1從襯墊電極PD輸出到半導體晶片CP的外部。當輸入輸出電路部1被控制電路部2設定為去能狀態時，該輸入輸出電路部1所連接的襯墊電極PD便為無效襯墊(未使用)，而變成無法將該襯墊電極PD所輸入的信號透過輸入輸出電路部1傳送到內部電路部5，且無法將內部電路部5的信號透過輸入輸出電路部1從襯墊電極PD輸出。
控制電路部2，係選擇/控制輸入輸出電路部1的各控制端子(輸入/輸出賦能等)的電路。另外，控制電路部2，在內部電路部5所包含的CPU(Central Processing Unit，中央處理單元)或是周邊IP(IP核心，Intellectual Property core， 智慧財產權核心)與輸入輸出電路部1之間，選擇輸入資料或是輸出資料的傳送路徑。另外，記憶電路部4，記憶組件代碼，惟亦可更記憶組件代碼以外的資訊。內部電路部5，係在其與半導體晶片CP的外部的電路之間，透過襯墊電極PD傳送信號的電路，例如包含CPU或周邊IP等。內部電路部5，亦可包含複數個電路部(電路方塊)。
另外，在圖25中，關於半導體晶片CP所具有的襯墊電極PD，係顯示出4個襯墊電極PD1、PD2、PD3、PD4，該等襯墊電極PD1、PD2、PD3、PD4，係設定成沿著半導體晶片CP的四邊(上述圖3所示之邊SD1、SD2、SD3、SD4)之中的任一邊並排配置的襯墊電極PD。亦即，襯墊電極PD1、PD2、PD3、PD4，在半導體晶片CP的表面，沿著上述的邊SD1、SD2、SD3、SD4之中的任一邊，按照襯墊電極PD1、PD2、PD3、PD4的順序配置。因此，在襯墊電極PD1與襯墊電極PD4之間配置了襯墊電極PD2、PD3；在襯墊電極PD2、PD3之中，襯墊電極PD2位於靠近襯墊電極PD1該側，襯墊電極PD3位於靠近襯墊電極PD4該側。亦即，在襯墊電極PD3與襯墊電極PD1之間存在襯墊電極PD2，在襯墊電極PD4與襯墊電極PD2之間存在襯墊電極PD3。
對1個襯墊電極PD設置了1個輸入輸出電路部1。對襯墊電極PD1所設置的輸入輸出電路部1稱為輸入輸出電路部1a，對襯墊電極PD2所設置的輸入輸出電路部1稱為輸入輸出電路部1b，對襯墊電極PD3所設置的輸入輸出電路部1稱為輸入輸出電路部1c，對襯墊電極PD4所設置的輸入輸出電路部1稱為輸入輸出電路部1d。襯墊電極PD1與輸入輸出電路部1a連接，襯墊電極PD1透過該輸入輸出電路部1a與內部電路部5連接。另外，襯墊電極PD2與輸入輸出電路部1b連接，襯墊電極PD2透過該輸入輸出電路部1b與內部電路部5連接。另外，襯墊電極PD3與 輸入輸出電路部1c連接，襯墊電極PD3透過該輸入輸出電路部1c與內部電路部5連接。另外，襯墊電極PD4與輸入輸出電路部1d連接，襯墊電極PD4透過該輸入輸出電路部1d與內部電路部5連接。該等構造，在後述的圖26~圖28也是共通的。
<關於半導體裝置的構造>
圖26~圖28，係表示使用圖25的半導體晶片CP製造半導體組件(PKG)時的電路構造的電路方塊圖。其中，圖26，對應製造224支接腳的半導體組件(PKG)的態樣，圖27以及圖28，對應製造100支接腳、144支接腳或是176支接腳的半導體組件(PKG)的態樣。另外，在圖27的情況下，並未適用本實施態樣的技術思想，另一方面，在圖28的情況下，適用了本實施態樣的技術思想。
如上所述的，使用單一種類的半導體晶片CP，製造接腳數不同的複數種類的半導體組件。亦即，對於製造接腳數不同的複數種類的半導體組件而言，使半導體晶片共通化，該共通的半導體晶片對應半導體晶片CP。在此，係以使用半導體晶片CP製造224支接腳的半導體組件、176支接腳的半導體組件、144支接腳的半導體組件以及100支接腳的半導體組件的情況為例進行說明。如上所述的，半導體組件的接腳數，係對應該半導體組件所具有的外部端子(在此為引線LD)的數目。
首先，針對圖26的態樣進行說明。
圖26的態樣，係對應使用共通的半導體晶片CP製造在可使用該共通的半導體晶片CP製造的複數種類的半導體組件之中的具有最大接腳數的半導體組件(在此為224支接腳的半導體組件)的情況。此時，半導體晶片CP所具有的複數 個襯墊電極PD，全部為有效襯墊，分別透過導線BW與引線LD電連接。這是因為，配合可使用共通的半導體晶片CP製造的複數種類的半導體組件之中的具有最大接腳數的半導體組件(在此為224支接腳的半導體組件)，設計半導體晶片CP所具有的襯墊電極PD的數目的關係。當使用半導體晶片CP製造224支接腳的半導體組件時，半導體晶片CP的襯墊電極PD與引線LD係1對1對應，半導體晶片CP的各襯墊電極PD，與半導體組件PKG的各引線LD，分別透過導線BW電連接。亦即，半導體晶片CP的各襯墊電極PD與各導線BW的一端連接，該各導線BW的另一端，與各引線LD連接。
在此，有效襯墊，係對應可透過該襯墊(襯墊電極)對半導體晶片CP內的電路輸入信號或是從半導體晶片CP的電路輸出信號的襯墊(襯墊電極)。在使用半導體晶片CP所製造的任何接腳數的半導體組件中，半導體組件(PKG)的引線LD的數目與半導體晶片CP的有效襯墊的數目均一致，半導體晶片CP的各有效襯墊，與對應的各引線LD分別透過導線BW電連接。藉此，在使用半導體晶片CP所製造的任何接腳數的半導體組件PKG中，均可從各引線LD透過該引線LD所連接的導線BW以及有效襯墊，對半導體晶片CP內的電路輸入信號，或是從半導體晶片CP內的電路透過有效襯墊以及該有效襯墊所連接的導線BW，對引線LD輸出信號。
因此，圖26所示之4個襯墊電極PD1、PD2、PD3、PD4，全部為有效襯墊，存在各自對應的引線LD(LD1、LD2、LD3、LD4)。亦即，襯墊電極PD1與引線LD1對應，襯墊電極PD1與引線LD1透過導線BW1電連接；襯墊電極PD2與引線LD2對應，襯墊電極PD2與引線LD2透過導線BW2電連接。另外，襯墊電極PD3與引線LD3對應，襯墊電極PD3與引線LD3透過導線BW3電連接；襯墊電極PD4 與引線LD4對應，襯墊電極PD4與引線LD4透過導線BW4電連接。在此，導線BW1，係對應連結引線LD1與襯墊電極PD1之間的導線BW；導線BW2，係對應連結引線LD2與襯墊電極PD2之間的導線BW；導線BW3，係對應連結引線LD3與襯墊電極PD3之間的導線BW；導線BW4，係對應連結引線LD4與襯墊電極PD4之間的導線BW。
圖26的態樣，係在引線LD1與半導體晶片CP的內部電路部5之間，透過導線BW1、襯墊電極PD1以及輸入輸出電路部1a傳送信號，並且，在引線LD2與半導體晶片CP的內部電路部5之間，透過導線BW2、襯墊電極PD2以及輸入輸出電路部1b傳送信號，另外，在引線LD3與半導體晶片CP的內部電路部5之間，透過導線BW3、襯墊電極PD3以及輸入輸出電路部1c傳送信號，並且，在引線LD4與半導體晶片CP的內部電路部5之間，透過導線BW4、襯墊電極PD4以及輸入輸出電路部1d傳送信號。
接著，針對圖27的態樣與圖28的態樣進行說明。
圖27的態樣與圖28的態樣，係對應使用共通的半導體晶片CP製造可使用該共通的半導體晶片CP製造的複數種類的半導體組件之中的比具有最大接腳數的半導體組件(在此為224支接腳的半導體組件)接腳數更少的半導體組件(在此為176支接腳、144支接腳或是100支接腳的半導體組件)的情況。此時，半導體晶片CP所具有的襯墊電極PD，混合了有效襯墊與無效襯墊(未使用襯墊)。這是因為，配合可使用共通的半導體晶片CP製造的複數種類的半導體組件之中的具有最大接腳數(在此為224支接腳)的半導體組件，設計半導體晶片CP所具有的襯墊電極PD的數目，而且，半導體晶片CP的有效襯墊的數目，係由欲製造之 半導體組件的接腳數所決定的關係。若半導體組件的接腳數變少，則半導體晶片CP的襯墊電極PD的總數雖不變，然襯墊電極PD之中的有效襯墊的數目會變少，有效襯墊以外的襯墊電極PD會變成無效襯墊(未使用襯墊)。
在圖27的態樣與圖28的態樣中，圖所示的4個襯墊電極PD1、PD2、PD3、PD4之中的襯墊電極PD1、PD3、PD4為有效襯墊，襯墊電極PD2為無效襯墊(未使用襯墊)。比起圖26的態樣而言，圖27的態樣與圖28的態樣，引線LD的數目較少，半導體晶片CP的有效襯墊的數目，對應引線LD的數目。
例如，當半導體晶片CP的襯墊電極PD的數目設計為224個，並使用半導體晶片CP製造224支接腳的半導體組件時，半導體晶片CP的224個襯墊電極PD全部均為有效襯墊。然而，當使用該半導體晶片CP製造176支接腳的半導體組件產品時，半導體晶片CP的224個襯墊電極PD之中的176個襯墊電極PD為有效襯墊，剩下的48個襯墊電極PD為無效襯墊。另外，當使用該半導體晶片CP製造144支接腳的半導體組件產品時，半導體晶片CP的224個襯墊電極PD之中的144個襯墊電極PD為有效襯墊，剩下的80個襯墊電極PD為無效襯墊。另外，當使用該半導體晶片CP製造100支接腳的半導體組件產品時，半導體晶片CP的224個襯墊電極PD之中的100個襯墊電極PD為有效襯墊，剩下的124個襯墊電極PD為無效襯墊。因此，當製造224支接腳的半導體組件產品時(對應圖26的態樣)，半導體晶片CP的襯墊電極PD全部為有效襯墊，惟當製造100支接腳、144支接腳或是176支接腳的半導體組件時(對應圖27的態樣以及圖28的態樣)，半導體晶片CP的襯墊電極PD，混合了有效襯墊與無效襯墊。
半導體晶片CP的襯墊電極PD之中的有效襯墊(在此為襯墊電極PD1、PD3、PD4)，可在襯墊電極PD(有效襯墊)與內部電路部5之間透過輸入輸出電路部1傳送信號，另外，有效襯墊透過導線BW與引線LD電連接。因此，在半導體晶片CP的內部電路部5與引線LD之間，係透過導線BW、有效襯墊(襯墊電極PD1、PD3、PD4)以及輸入輸出電路部1傳送信號。
另一方面，控制電路部2控制隔設在無效襯墊與內部電路部5之間的輸入輸出電路部1，使半導體晶片CP的襯墊電極PD之中的無效襯墊(在此為襯墊電極PD2)，無法在襯墊電極PD(無效襯墊)與內部電路部5之間傳送信號。具體而言，係將記憶電路部4所記憶之資訊以解碼器電路部3解碼，根據所解碼的資訊，控制電路部2控制輸入輸出電路部1，控制電路部2控制隔設在無效襯墊與內部電路部5之間的輸入輸出電路部1，使無效襯墊與內部電路部5之間無法傳送信號。因此，半導體晶片CP的無效襯墊，被控制成在半導體裝置PKG的動作中，亦即在對半導體裝置PKG供給電源電壓的期間，來自半導體晶片CP內的電路的信號無法從無效襯墊輸出，或是從無效襯墊輸入的信號無法傳送到半導體晶片CP內的電路的狀態。亦即，在半導體晶片CP中，無效襯墊，係對應被控制成在半導體裝置PKG的動作中不具有作為輸入用端子或是輸出用端子的功能的狀態的襯墊電極。
然後，當使用半導體晶片CP製造224支接腳的半導體組件時，表示224支接腳的半導體組件的組件資訊被記憶於半導體晶片CP的記憶電路部4。此時，記憶電路部4所記憶的該組件資訊被解碼器電路部3解碼，根據所解碼的組件資訊，控制電路部2控制輸入輸出電路部1，全部的襯墊電極PD(在此為襯墊電極PD1、PD2、PD3、PD4)均具有作為有效襯墊的功能。
另一方面，當製造比224支接腳更少的接腳數(例如100支接腳)的半導體組件時，表示100支接腳的半導體組件的組件資訊被記憶於半導體晶片CP的記憶電路部4。此時，記憶電路部4所記憶的該組件資訊被解碼器電路部3解碼，根據所解碼的組件資訊，控制電路部2控制輸入輸出電路部1，使一部分的襯墊電極PD(在此為襯墊電極PD1、PD3、PD4)具有作為有效襯墊的功能，並將剩下的襯墊電極PD(在此為襯墊電極PD2)設定成無效襯墊。
半導體晶片CP的有效襯墊，係可透過該有效襯墊對半導體晶片CP內的電路輸入信號或是從半導體晶片CP的電路輸出信號者。然後，半導體晶片CP的有效襯墊，係與作為外部端子的引線LD電連接的襯墊，從該有效襯墊輸出的信號會從引線LD輸出到半導體組件的外部，或者，從半導體組件的外部輸入引線LD的信號會從有效襯墊輸入半導體晶片CP內的電路，為其用途。亦即，半導體晶片CP的有效襯墊，係用於信號傳送路徑的襯墊，換言之，係用來對半導體晶片CP內的電路輸入信號或是從半導體晶片CP內的電路輸出信號的襯墊。
因此，在圖27的態樣與圖28的態樣二者中，半導體晶片CP的有效襯墊(在此為襯墊電極PD1、PD3、PD4)，與對應的各引線LD(LD1、LD3、LD4)分別透過導線BW(BW1、BW3、BW4)電連接。具體而言，襯墊電極PD1與引線LD1透過導線BW1電連接，襯墊電極PD3與引線LD3透過導線BW3電連接，襯墊電極PD4與引線LD4透過導線BW4電連接。亦即，就襯墊電極PD1、PD3、PD4、與其對應的引線LD1、LD3、LD4，以及連接該等構件的導線BW1、BW3、BW4的連接關係而言，在圖26的態樣、圖27的態樣以及圖28的態樣為共通的。
因此，引線LD1、LD3、LD4與半導體晶片CP的內部電路部5之間的信號傳送路徑，在圖26的態樣、圖27的態樣以及圖28的態樣為共通的。亦即，在引線LD1與半導體晶片CP的內部電路部5之間，透過導線BW1、襯墊電極PD1以及輸入輸出電路部1a傳送信號。另外，在引線LD3與半導體晶片CP的內部電路部5之間，透過導線BW3、襯墊電極PD3以及輸入輸出電路部1c傳送信號。另外，在引線LD4與半導體晶片CP的內部電路部5之間，透過導線BW4、襯墊電極PD4以及輸入輸出電路部1d傳送信號。藉此，便可從各引線LD(LD1、LD3、LD4)，透過該引線LD所連接的導線BW(BW1、BW3、BW4)以及有效襯墊，對半導體晶片CP內的電路輸入信號，或是，從半導體晶片CP內的電路，透過有效襯墊以及該有效襯墊所連接的導線BW(BW1、BW3、BW4)，對引線LD輸出信號。
像這樣，在圖26的態樣、圖27的態樣以及圖28的態樣的任一態樣中，引線LD均具有作為半導體組件的外部端子的功能，在半導體晶片CP的內部電路部5與各引線LD之間，透過導線BW、有效襯墊(襯墊電極PD)以及輸入輸出電路部1，傳送信號。
然而，比起圖26的態樣而言，圖27的態樣與圖28的態樣，作為外部端子的引線LD的數目較少，對應襯墊電極PD2的引線LD2並不存在。反映此點，在圖26的態樣中，襯墊電極PD2為有效襯墊，惟在圖27的態樣與圖28的態樣中，襯墊電極PD2為無效襯墊(未使用襯墊)。然後，在圖27的態樣中，無效襯墊(襯墊電極PD2)並未與導線BW連接，惟在圖28的態樣中，無效襯墊(襯墊電極PD2)亦與導線BW5的一端連接，該導線BW5的另一端與引線LD3連接。亦即，在圖28的態樣中，引線LD3與2條導線BW3、BW5的各自的一端連接，其中的1條導線BW3的另一端與半導體晶片CP的有效襯墊(襯墊電極PD3)連接，另1條導線 BW5的另一端與半導體晶片CP的無效襯墊(襯墊電極PD2)連接。在此，導線BW5，對應連結引線LD3與襯墊電極PD2之間的導線BW。
因此，在圖28的態樣中，引線LD3與半導體晶片CP之間的連接路徑，存在引線LD3透過導線BW3與半導體晶片CP的襯墊電極PD3(有效襯墊)連接的路徑，以及引線LD3透過導線BW5與半導體晶片CP的襯墊電極PD2(無效襯墊)連接的路徑二者。
然而，在引線LD3與半導體晶片CP之間傳送信號的路徑，係透過導線BW3將半導體晶片CP的襯墊電極PD3(有效襯墊)與引線LD3連接的路徑。透過導線BW5將半導體晶片CP的襯墊電極PD2(無效襯墊)與引線LD3連接的路徑，並未具有作為在半導體晶片CP與引線LD3之間傳送信號的路徑的功能。這是因為，襯墊電極PD2(無效襯墊)所連接的輸入輸出電路部1b，被控制電路部2，強制地固定在無法傳送信號的狀態，因此，襯墊電極PD2(無效襯墊)無法作為信號傳送路徑的關係。
亦即，若比較圖27的態樣與圖28的態樣，圖28的態樣，增設了將半導體晶片CP的無效襯墊與引線LD3連接的導線BW5，此點與圖27的態樣有所不同，惟該導線BW5，並不具有作為半導體晶片CP與引線LD3之間的信號傳送路徑的功能，係在電氣上無意義的導線。然而，在本實施態樣中，為了抑制或是防止上述的導線偏移，如圖28所示的，增設了在電氣上無意義的導線BW5。亦即，比起圖27的態樣，圖28的態樣，藉由增設在電氣上無意義的導線BW5，而可獲得抑制或是防止上述導線偏移發生的功效。
亦即，圖27的態樣，在樹脂封裝步驟(對應上述步驟S4d的成模步驟)中，注入模具KG1、KG2的空腔CAV內的樹脂材料MR1，沿著圖27箭號所示的樹脂行進方向YG4前進，依序衝擊導線BW1、導線BW3以及導線BW4。此時，反映作為無效襯墊的襯墊電極PD2並未與導線BW連接此點，導線BW1與導線BW3之間的間隔變大，因此衝擊導線BW1然後流向導線BW3的樹脂材料MR1，在衝擊導線BW3之前充分加速，以相當快的速度衝擊導線BW3。因此，會有導線BW3變形，導線BW3發生導線偏移之虞。此會導致半導體組件的製造產能的降低。
相對於此，圖28的態樣，在樹脂封裝步驟(對應上述步驟S4d的成模步驟)中，注入模具KG1、KG2的空腔CAV內的樹脂材料MR1，沿著圖28箭號所示的樹脂行進方向YG5前進，依序衝擊導線BW1、導線BW5、導線BW3以及導線BW4。此時，衝擊導線BW1然後流向導線BW3的樹脂材料MR1，會先衝擊配置在導線BW1與導線BW3之間的導線BW5，然後才流向導線BW3並衝擊導線W3。由於先衝擊導線BW5並減速，故比起在圖27的態樣中衝擊導線BW3的樹脂材料MR1的速度而言，在圖28的態樣中衝擊導線BW3的樹脂材料MR1的速度較慢。因此，在圖28的態樣中，由於衝突時的樹脂材料MR1的速度變慢，故即使受到樹脂材料MR1衝擊，導線BW3也不易變形，可抑制或是防止導線BW3發生導線偏移。
另外，考慮樹脂行進方向，與上述樹脂行進方向YG5相反的情況。此時，在圖28中，在樹脂封裝步驟注入模具KG1、KG2的空腔CAV內的樹脂材料MR1，沿著樹脂行進方向YG6前進，依序衝擊導線BW4、導線BW3、導線BW5以及導線BW1。此時，衝擊導線BW3然後流向導線BW1的樹脂材料MR1，會先衝擊配置在導線BW3與導線BW1之間的導線BW5，然後才流向導線BW1並衝擊導線 BW1。由於先衝擊導線BW5並減速，故比起在圖27的態樣中衝擊導線BW1的樹脂材料MR1的速度而言，在圖28的態樣中衝擊導線BW1的樹脂材料MR1的速度的較慢。因此，在圖28的態樣中，由於衝突時的樹脂材料MR1的速度變慢，故即使受到樹脂材料MR1衝擊，導線BW1也不易變形，可抑制或是防止導線BW1發生導線偏移。
如是，由於可抑制或是防止導線BW3或是導線BW1發生導線偏移，故可抑制或是防止導線偏移導致半導體裝置的製造產能降低。因此，可使半導體裝置(半導體組件)的製造產能提高。
在本實施態樣中，係將半導體晶片CP的無效襯墊(襯墊電極PD2)與引線LD3之間以導線BW5連接，並將不具有作為信號傳送路徑之功能的該導線BW5，用於防止具有作為信號傳送路徑之功能的導線BW3發生導線偏移。
另外，圖27的態樣與圖28的態樣，在半導體晶片CP中，襯墊電極PD2為無效襯墊，圖26的態樣，在半導體晶片CP中，襯墊電極PD2為有效襯墊。亦即，為了能夠使用半導體晶片CP製造接腳數不同的複數種類的半導體組件，襯墊電極PD2，以可切換成有效襯墊或無效襯墊的方式構成。因此，當使用半導體晶片CP製造例如100支接腳的半導體組件時，襯墊電極PD2為無效襯墊，其係在電氣上所不需要的襯墊，然而當使用半導體晶片CP製造224支接腳的半導體組件時，襯墊電極PD2為有效襯墊，其係在電氣上為必要的襯墊。因此，即使在所製造之半導體組件中襯墊電極PD2被當作無效襯墊使用，惟在半導體晶片CP的設計、製造上，襯墊電極PD2仍為必要的襯墊。因此，在圖28的態樣中，襯墊電極PD2，並非係增設了完全不需要的襯墊，而是作為在設計上所必要之襯墊而設置者， 半導體晶片CP，具有可將襯墊電極PD2切換成有效襯墊或是無效襯墊使用的電路構造，在半導體裝置PKG中係將襯墊電極PD2固定用於無效襯墊。
因此，即使在圖28的態樣中襯墊電極PD2為無效襯墊，在電氣上並不需要，惟若在半導體晶片CP中並未設置襯墊電極PD2，則無法使用共通的半導體晶片CP製造224支接腳的半導體組件，故在圖28的態樣中，並無法除去襯墊電極PD2。而且，在圖28的態樣中，即使存在作為無效襯墊的襯墊電極PD2，該襯墊電極PD2的存在也不會導致半導體晶片CP的尺寸的增大，與半導體晶片CP的大型化並不相關。
像這樣，本實施態樣，在圖28的情況下，係將導線BW5連接於作為無效襯墊的襯墊電極PD2，藉此解決導線偏移的問題，惟該方法，與參照上述圖24所說明的設置假襯墊DM的方法並不相同。
上述設置假襯墊DM的方法，由於係將與共通晶片內的電路並未連接的襯墊設置作為假襯墊DM，故在使用增設了該假襯墊DM的共通晶片製造224支接腳的半導體組件時，該增設的假襯墊DM會成為完全不需要的構件。因此，會導致半導體晶片的大型化。
相對於此，本實施態樣，在圖28的情況下，係藉由將導線BW5連接於半導體晶片CP的襯墊電極PD2，以防止導線偏移，惟在如圖26所示的使用共通的半導體晶片CP製造224支接腳的半導體組件的情況下，襯墊電極PD2則被當作有效襯墊使用，而成為信號的傳送路徑。因此，半導體晶片CP的襯墊電極PD2，即使不考慮防止導線偏移的問題仍為必要的襯墊電極，在利用該襯墊電極PD2防止 導線偏移的本實施態樣中，可謂並未導致半導體晶片CP的尺寸的增大。因此，本實施態樣，可達到使半導體晶片CP小型化之目的，並可達到令使用該半導體晶片CP所製造之半導體組件小型化之目的，而且，可達到降低製造成本之目的。
像這樣，本實施態樣，係檢討使用共通的半導體晶片製造接腳數不同的複數種類的半導體組件，並發現雖在製造最大接腳數的半導體組件時不會發生導線偏移的問題，惟在製造接腳數較少的半導體組件時，會因為產生了無效襯墊(未使用襯墊)而發生導線偏移問題，正是因為發現此點，才完成的態樣。然後，在製造發生導線偏移問題的接腳數較少的半導體組件時，利用必然發生的無效襯墊，將導線(BW5)的一端連接於該無效襯墊(襯墊電極PD2)，並將該導線(BW5)的另一端連接於引線(LD3)，以解決導線偏移的問題。藉此，便可抑制或是防止導線偏移，進而使半導體裝置(半導體組件)的製造產能提高，同時達到使半導體晶片小型化之目的，並達到令使用該半導體晶片所製造的半導體裝置(半導體組件)小型化之目的。
另外，在本實施態樣中，一端連接於無效襯墊(在此為襯墊電極PD2)的導線BW(在此為導線BW5)，其另一端連接於與有效襯墊透過導線BW電連接的引線LD(在此為引線LD3)。亦即，導線偏移防止用的導線(在此為導線BW5)，一端與無效襯墊連接，另一端與成為信號傳送路徑的引線LD(在此為引線LD3)連接。因此，雖設置了導線偏移防止用的導線(在此為導線BW5)，卻無須增設像上述假襯墊DM那樣的不需要的襯墊電極，不僅如此，亦無須增設不需要的引線。由於無須設置不需要的引線，故可達到使半導體組件(PKG)小型化之目的。另外，由於無須設置不需要的引線，而可使用通用的引線框架製造半導體組件(PKG)，故亦可達到降低製造成本之目的。
另外，本實施態樣，由於以使用共通的半導體晶片CP製造接腳數不同的複數種類的半導體組件為前提，故半導體晶片CP的各襯墊電極PD，與半導體晶片CP內的電路(內部電路部5)連接，並以可切換成有效襯墊或無效襯墊的方式構成。
圖29，係用來說明襯墊電極PD切換成有效襯墊或無效襯墊的具體方法的電路圖。另外，圖30係表示在圖29中以虛線所包圍之區域RG1的構造例的說明圖。圖29，係將上述圖25的一部分抽出並更具體地表示之者，在圖29中，二點鏈線所包圍的部分，為上述圖25的控制電路部2所包含。
各襯墊電極PD分別與輸入輸出電路部1連接，透過該輸入輸出電路部1，襯墊電極PD與內部電路部5連接。由於襯墊電極PD與內部電路部5之間隔設著輸入輸出電路部1，故可藉由輸入輸出電路部1控制襯墊電極PD與內部電路部5之間的信號傳送。
控制電路部2，相對於各輸入輸出電路部1，具有選擇電路(多工器)2a、2b、2c、2d。具體而言，如圖29所示的，在內部電路部5與輸入輸出電路部1的輸出側的控制端子之間，選擇電路2a與選擇電路2b以多段方式連接，選擇電路2b設置在靠近輸入輸出電路部1該側。另外，在內部電路部5與輸入輸出電路部1的輸入側的控制端子之間，選擇電路2c與選擇電路2d以多段方式連接，選擇電路2d設置在靠近輸入輸出電路部1該側。
來自內部電路部5的信號(11)與接地電位輸入選擇電路2a，其中一方輸出並輸入選擇電路2b。在選擇信號並未輸入選擇電路2a的期間，選擇電路2a輸出接地電位，當選擇信號(信號12)輸入選擇電路2a時，選擇電路2a輸出從內部電路部5輸入的信號(11)。
選擇電路2a的輸出與接地電位輸入選擇電路2b，其中一方輸出並輸入到輸入輸出電路部1的輸出側的控制端子。在選擇信號並未輸入選擇電路2b的期間，選擇電路2b輸出來自選擇電路2a的輸入，當選擇信號(來自解碼器電路部3的解碼信號)輸入選擇電路2b時，選擇電路2b輸出接地電位。選擇電路2b的輸出，輸入到輸入輸出電路部1的輸出側的控制端子(輸出用電路部的控制端子)。在接地電位供給到輸入輸出電路部1的輸出側的控制端子的期間，輸入輸出電路部1，處於無法從內部電路部5透過輸入輸出電路部1對襯墊電極PD傳送信號的狀態。
來自內部電路部5的信號(14)與接地電位輸入選擇電路2c，其中一方輸出並輸入選擇電路2d。在選擇信號並未輸入選擇電路2c的期間，選擇電路2c輸出接地電位，當選擇信號(信號15)輸入選擇電路2c時，選擇電路2c輸出從內部電路部5輸入的信號(14)。
選擇電路2c的輸出與接地電位輸入選擇電路2d，其中一方輸出並輸入到輸入輸出電路部1的輸入側的控制端子。在選擇信號並未輸入選擇電路2d的期間，選擇電路2d輸出來自選擇電路2c的輸入，當選擇信號(來自解碼器電路部3的解碼信號)輸入選擇電路2d時，選擇電路2d輸出接地電位。選擇電路2d的輸出，輸入到輸入輸出電路部1的輸入側的控制端子(輸入用電路部的控制端子)。在 接地電位供給到輸入輸出電路部1的輸出側的控制端子的期間，輸入輸出電路部1，處於無法從內部電路部5透過輸入輸出電路部1對襯墊電極PD傳送信號的狀態。
在圖29中，信號11從內部電路部5所包含的CPU或是周邊IP等，輸入選擇電路2a作為控制信號(輸入輸出電路部1的控制信號)，且當信號12輸入該選擇電路2a作為選擇信號(功能選擇信號)時，信號11從選擇電路2a輸出並輸入選擇電路2b。此時，若來自解碼器電路部3的信號(解碼信號)並未輸入選擇電路2b作為選擇信號，則輸入選擇電路2b的信號11從選擇電路2b輸出並輸入到輸入輸出電路部1的輸出側的控制端子，輸入輸出電路部1，形成可從內部電路部5透過輸入輸出電路部1對襯墊電極PD傳送信號的狀態。在該狀態下，可從內部電路部5透過輸入輸出電路部1對襯墊電極PD傳送信號13(輸出信號)，更可透過與該襯墊電極PD連接的導線BW以及引線LD，輸出到半導體裝置PKG的外部。像這樣，便可從半導體晶片CP的內部電路部5，透過輸入輸出電路部1對襯墊電極PD傳送信號13(輸出信號)，並從該襯墊電極PD輸出。
輸入亦與輸出基本上相同。亦即，在圖29中，信號14從內部電路部5所包含的CPU或是周邊IP等，輸入選擇電路2c作為控制信號(輸入輸出電路部1的控制信號)，且當信號15輸入該選擇電路2c作為選擇信號(功能選擇信號)時，信號14從選擇電路2c輸出並輸入選擇電路2d。此時，若來自解碼器電路部3的信號(解碼信號)並未輸入選擇電路2d作為選擇信號，則輸入選擇電路2d的信號14從選擇電路2d輸出並輸入到輸入輸出電路部1的輸入側的控制端子，輸入輸出電路部1，形成可從襯墊電極PD透過輸入輸出電路部1對內部電路部5傳送信號的狀態。在該狀態下，透過引線LD以及導線BW傳送的信號16(輸入信號)，輸入 襯墊電極PD，並透過輸入輸出電路部1傳送到內部電路部5。像這樣，便可將從襯墊電極PD輸入的信號16(輸入信號)傳送到半導體晶片CP的內部電路部5。
控制電路部2，係選擇/控制來自內部電路部5所包含的CPU或周邊IP等的寫入資料、輸入/輸出賦能信號或是來自襯墊電極PD的引線資料的路徑(傳送路徑)的電路。
然而，當來自解碼器電路部3的信號(解碼信號)輸入選擇電路2b、2d時，無論信號11、14是否輸入選擇電路2b、2d，均會從選擇電路2b、2d輸出接地電位，從選擇電路2b、2d輸出的接地電位輸入到輸入輸出電路部1的輸出側的控制端子以及輸入側的控制端子。當接地電位輸入到輸入輸出電路部1的輸出側的控制端子以及輸入側的控制端子時，輸入輸出電路部1，形成無法在內部電路部5與襯墊電極PD之間透過輸入輸出電路部1傳送信號的狀態。若形成該狀態，則信號無法從襯墊電極PD輸出，且即使將信號輸入襯墊電極PD，也無法傳送到內部電路部5。亦即，輸入輸出電路部1與其所連接的襯墊電極PD，無法發揮作為信號傳送路徑的功能，該襯墊電極PD變成無效襯墊。
亦即，當來自解碼器電路部3的信號輸入選擇電路2b、2d時，該選擇電路2b、2d所連接的輸入輸出電路部1形成強制去能狀態，該輸入輸出電路部1所連接的襯墊電極PD成為無效襯墊。另一方面，只要來自解碼器電路部3的信號並未輸入選擇電路2b、2d，該選擇電路2b、2d所連接的輸入輸出電路部1，便可發揮作為通常輸入輸出電路的功能，故該輸入輸出電路部1所連接的襯墊電極PD成為有效襯墊。藉此，便可因應來自解碼器電路部3的信號，利用控制電路部2，將襯墊電極PD切換為有效襯墊或是無效襯墊。
針對該有效襯墊與無效襯墊的切換，更具體地進行說明。
表示使用半導體晶片CP所製造之半導體組件的接腳數的組件代碼(組件資訊)，記憶於該半導體晶片CP的記憶電路部4。因此，224支接腳的半導體組件所使用之半導體晶片CP的記憶電路部4，記憶了表示224支接腳的組件代碼，另外，176支接腳的半導體組件所使用之半導體晶片CP的記憶電路部4，記憶了表示176支接腳的組件代碼。另外，144支接腳的半導體組件所使用之半導體晶片CP的記憶電路部4，記憶了表示144支接腳的組件代碼，另外，100支接腳的半導體組件所使用之半導體晶片CP的記憶電路部4，記憶了表示100支接腳的組件代碼。記憶電路部4所記憶的組件代碼，例如為8位元的代碼，惟並非僅限於8位元，亦可為例如2位元或是4位元。
記憶電路部4所記憶的組件代碼，會輸入解碼器電路部3，並由解碼器電路部3解碼。解碼器電路部3，對控制電路部2輸出對應從記憶電路部4輸入的組件代碼的信號(解碼信號)。
在此，當組件代碼表示100支接腳時，解碼器電路部3對控制電路部2輸出的信號(解碼信號)為pkg100。另外，當組件代碼表示144支接腳時，解碼器電路部3對控制電路部2輸出的信號(解碼信號)為pkg144。另外，當組件代碼表示176支接腳時，解碼器電路部3對控制電路部2輸出的信號(解碼信號)為pkg176。
當組件代碼表示224支接腳時，解碼器電路部3不對控制電路部2輸出信號(輸入選擇電路2b、2d的解碼信號)。這是因為，當組件代碼表示224支接腳時， 半導體晶片CP所具有的複數個襯墊電極PD的全部均為有效襯墊，故應由控制電路部2強制地去能的輸入輸出電路部1以及襯墊電極PD並不存在。
在此，考慮在圖29中被虛線所包圍的區域RG1的構造為圖30(a)的構造的情況。當從解碼器電路部3對邏輯電路部(OR電路、OR邏輯電路)2e，輸入pkg100、pkg144以及pkg176其中任一信號時，該信號從邏輯電路部2e輸出並輸入選擇電路2b、2d作為選擇信號。此時，如上所述的，從選擇電路2b、2d輸出接地電位，該接地電位輸入到輸入輸出電路部1的輸出側的控制端子以及輸入側的控制端子，該輸入輸出電路部1形成強制去能狀態，該輸入輸出電路部1所連接的襯墊電極PD成為無效襯墊。
因此，適用圖30(a)的構造的襯墊電極PD，在製造224支接腳的半導體組件時為有效襯墊，在製造100支接腳、144支接腳以及176支接腳其中任一種半導體組件時為無效襯墊。
另外，考慮在圖29中被虛線所包圍的區域RG1的構造為圖30(b)的構造的情況。此時，當從解碼器電路部3對邏輯電路部2e輸入pkg100以及pkg144其中任一信號時，該信號從邏輯電路部2e輸出並輸入選擇電路2b、2d作為選擇信號。此時，如上所述的，從選擇電路2b、2d輸出接地電位，該接地電位輸入到輸入輸出電路部1的輸出側的控制端子以及輸入側的控制端子，該輸入輸出電路部1形成強制去能狀態，該輸入輸出電路部1所連接的襯墊電極PD成為無效襯墊。
因此，適用圖30(b)的構造的襯墊電極PD，在製造224支接腳以及176支接腳其中任一種半導體組件時為有效襯墊，惟在製造100支接腳以及144支接腳其中任一種半導體組件時為無效襯墊。
同樣地，適用圖30(c)的構造的襯墊電極PD，在製造224支接腳以及144支接腳其中任一種半導體組件時為有效襯墊，惟在製造100支接腳以及176支接腳其中任一種半導體組件時為無效襯墊。另外，適用圖30(d)的構造的襯墊電極PD，在製造224支接腳以及100支接腳其中任一種半導體組件時為有效襯墊，惟在製造144支接腳以及176支接腳其中任一種半導體組件時為無效襯墊。
另外，考慮在圖29中被虛線所包圍的區域RG1的構造為圖30(e)的構造的情況。此時，當從解碼器電路部3輸出pkg100的信號時，該信號輸入選擇電路2b、2d作為選擇信號。此時，如上所述的，從選擇電路2b、2d輸出接地電位，該接地電位輸入到輸入輸出電路部1的輸出側的控制端子以及輸入側的控制端子，該輸入輸出電路部1形成強制去能狀態，該輸入輸出電路部1所連接的襯墊電極PD為無效襯墊。
因此，適用圖30(e)的構造的襯墊電極PD，在製造224支接腳、176支接腳以及144支接腳其中任一種半導體組件時為有效襯墊，惟在製造100支接腳的半導體組件時為無效襯墊。
同樣地，適用圖30(f)的構造的襯墊電極PD，在製造224支接腳、176支接腳以及100支接腳其中任一種半導體組件時為有效襯墊，惟在製造144支接腳的半導體組件時為無效襯墊。另外，適用圖30(g)的構造的襯墊電極PD，在製造 224支接腳、144支接腳以及100支接腳其中任一種半導體組件時為有效襯墊，惟在製造176支接腳的半導體組件時為無效襯墊。
另外，考慮在圖29中被虛線所包圍的區域RG1的構造為圖30(h)的構造的情況，亦即，無區域RG1的構造的情況。此時，來自解碼器電路部3的信號(解碼信號)，不會輸入選擇電路2b、2d作為選擇信號。此時，襯墊電極PD，不會成為無效襯墊，而是一直為有效襯墊。
因此，適用圖30(h)的構造的襯墊電極PD，無論是在製造224支接腳、176支接腳、144支接腳以及100支接腳的哪一種半導體組件的情況下，均為有效襯墊。
因此，當使用共通的半導體晶片CP製造224支接腳、176支接腳、144支接腳以及100支接腳的半導體組件時，只要在設計半導體晶片CP的階段對各襯墊電極PD適用圖30(a)~(h)的8種構造的其中任一種，並在製造半導體組件時，將組件代碼記憶於記憶電路部4即可。另外，組件代碼(組件資訊)，係對應所製造之半導體組件的接腳數的資訊(代碼)。然後，記憶電路部4所記憶的組件代碼以解碼器電路部3解碼，根據所解碼的組件代碼，控制電路部2便可控制各輸入輸出電路部1，以獨立設定分別與各輸入輸出電路部1連接的各襯墊電極PD為有效襯墊或是無效襯墊。
另外，在控制電路部2中，複數個選擇電路以多段方式連接，並連接各輸入輸出電路部1，從解碼器電路部3輸出的信號(解碼信號)，會輸入多段連接的複數個選擇電路之中的最後段的選擇電路(對應最靠近輸入輸出電路部1的選擇 電路)。例如，在圖29的態樣中，在內部電路部5與輸入輸出電路部1的輸出側之間，選擇電路2a與選擇電路2b以多段方式連接，另外，在內部電路部5與輸入輸出電路部1的輸入側之間，選擇電路2c與選擇電路2d以多段方式連接。然後，在輸入輸出電路部1的輸出側，從解碼器電路部3輸出的信號輸入多段連接的選擇電路2a、2b之中的最後段的選擇電路2b。另外，在輸入輸出電路部1的輸入側，從解碼器電路部3輸出的信號輸入多段連接的選擇電路2c、2d之中的最後段(靠近輸入輸出電路部1該側)的選擇電路2d。
藉此，在利用控制電路部2控制輸入輸出電路部1時，從解碼器電路部3輸出的信號(解碼信號)所形成的控制(選擇)優先度最高。因此，便可利用從解碼器電路部3輸出的信號(解碼信號)，使輸入輸出電路部1處於強制去能狀態，藉此，便可將該輸入輸出電路部1所連接的襯墊電極PD強制設定成無效襯墊。
因此，若將表示所製造之半導體組件的接腳數的組件代碼記憶於記憶電路部4，便可對應該組件代碼，針對半導體晶片CP所具有的複數個襯墊電極PD之中的應設定成無效襯墊的襯墊電極PD，將其強制設定成無效襯墊。只要不改寫記憶電路部4所記憶的組件代碼，在半導體晶片CP中設定成無效襯墊的襯墊電極PD便不會變成有效襯墊，另外，在半導體晶片CP中設定成有效襯墊的襯墊電極PD也不會變成無效襯墊。另外，在將表示所製造之半導體組件的接腳數的組件代碼寫入記憶電路部4之後，記憶電路部4所記憶的組件代碼便不會改寫。因此，在半導體晶片CP中設定成無效襯墊的襯墊電極PD，不會在半導體組件動作中變成有效襯墊，另外，在半導體晶片CP中設定成有效襯墊的襯墊電極PD，不會在半導體組件動作中變成無效襯墊。
接著，針對對記憶電路部4寫入組件代碼(組件資訊)的時序進行說明。
在製造半導體裝置PKG時，會對記憶電路部4寫入組件代碼(組件資訊)，惟該寫入步驟，宜在上述步驟S3的晶圓測試步驟或是上述步驟S5的測試步驟進行。
若在實行電氣測試的上述步驟S3的晶圓測試步驟或是上述步驟S5的測試步驟對記憶電路部4寫入組件代碼，便可輕易且確實地寫入組件代碼。
當在上述步驟S3的晶圓測試步驟中對記憶電路部4寫入組件代碼時，雖宜在測試項目實施後寫入組件代碼，惟亦可在測試項目實施前寫入組件代碼，或是在測試項目實施的途中寫入組件代碼。
另外，當在上述步驟S5的測試步驟中對記憶電路部4寫入組件代碼時，雖宜在測試項目實施後寫入組件代碼，惟亦可在測試項目實施前寫入組件代碼，或是在測試項目實施的途中寫入組件代碼。
在上述步驟S3的晶圓測試步驟中對記憶電路部4寫入組件代碼的態樣，係對應在步驟S4a切斷(切割)半導體晶圓SW前對記憶電路部4寫入組件代碼的態樣。
在實施了上述步驟S2的晶圓程序之後，在步驟S4a切斷半導體晶圓SW之前，半導體晶圓SW具有複數個半導體晶片區域CPR，各半導體晶片區域CPR，具有與上述圖25的半導體晶片CP的電路構造相同的電路構造。當在步驟S4a切斷(切割)半導體晶圓SW之前對記憶電路部4寫入組件代碼時，係對半導體晶圓 SW的複數個半導體晶片區域CPR，亦即對該等複數個半導體晶片區域CPR內的記憶電路部4寫入組件代碼。此時，係利用半導體晶片區域CPR的襯墊電極PD，從襯墊電極PD對記憶電路部4寫入組件代碼。
當在步驟S4a切斷半導體晶圓SW之前實行寫入組件代碼的步驟時，可對複數(2個以上，例如32個左右)的半導體晶片區域CPR的記憶電路部4一併寫入組件代碼，故可縮短寫入組件代碼所需要的時間。藉此，便可縮短半導體裝置PKG的製造時間。另外，可提高半導體裝置PKG的產能，進而降低半導體裝置的製造成本。
在上述步驟S5的測試步驟中對記憶電路部4寫入組件代碼的態樣，係對應在樹脂封裝步驟(對應上述步驟S4d)之後對記憶電路部4寫入組件代碼的態樣。亦即，對應在上述步驟S4d形成上述封裝部MR之後對記憶電路部4寫入組件代碼(組件資訊)的態樣。
步驟S5的測試步驟，在步驟S4的組裝步驟結束之後進行。當在步驟S4的組裝步驟結束之後實行對記憶電路部4寫入組件代碼的步驟時，係在半導體裝置的製造步驟中的各種加熱步驟之後，對記憶電路部4寫入組件代碼。此時，由於在將組件代碼記憶於記憶電路部4之後，不會實行半導體裝置的製造步驟中的各種加熱步驟，故可使記憶電路部4所記憶的組件代碼的可靠度更進一步提高。
另外，在半導體裝置的製造步驟中，進行伴隨著較高溫度之加熱的處理，係到樹脂封裝步驟(對應上述步驟S4d)為止，之後，半導體晶片CP的溫度不會那麼高。因此，若在樹脂封裝步驟(對應上述步驟S4d)之後實行對記憶電路部 4寫入組件代碼的步驟，則在將組件代碼記憶於記憶電路部4之後，半導體晶片CP的溫度不會受到進行半導體裝置的製造步驟中的各種加熱步驟的影響。藉此，便可使記憶於記憶電路部4的組件代碼的可靠度更進一步提高。
另外，當在步驟S4的組裝步驟結束之後(亦即在步驟S5的測試步驟)實行對記憶電路部4寫入組件代碼的步驟時，可利用半導體裝置PKG的外部端子(在此為引線LD)，從該外部端子(引線LD)對半導體裝置PKG所包含之半導體晶片CP內的記憶電路部4寫入組件代碼。
另外，在實行對記憶電路部4寫入組件代碼的步驟之前，記憶電路部4內的組件代碼係設定為初始值。初始值的組件代碼，例如可將全部位元設定為1。另外，若將初始值的組件代碼當作表示224支接腳的組件代碼，則在製造224支接腳以外的接腳數(具體而言為100支接腳、144支接腳或是176支接腳)的半導體組件時，只要將表示所製造之半導體組件的接腳數的組件代碼，在步驟S3的晶圓測試步驟或是步驟S5的測試步驟寫入記憶電路部4即可。
另外，本實施態樣，係列舉使用共通的半導體晶片CP製造224支接腳、176支接腳、144支接腳以及100支接腳的半導體組件的情況，作為使用共通的半導體晶片CP製造接腳數彼此相異之半導體組件的一例，來進行說明。然而，所製造之半導體組件的接腳數，並非僅限於224支接腳、176支接腳、144支接腳以及100支接腳的態樣，亦可適用於使用共通的半導體晶片CP製造彼此相異的任意接腳數的半導體組件的態樣。
另外，關於半導體裝置PKG的半導體組件態樣，係列舉QFP態樣的半導體組件為例進行說明，惟並非僅限於QFP態樣，亦可適用對半導體晶片CP的襯墊電極PD連接導線，並實施樹脂封裝的各種半導體組件態樣。例如，半導體裝置PKG，亦可為QFN態樣的半導體組件。另外，亦可如後述的實施態樣2，係使用了配線基板的半導體組件。
<關於主要特徴>
接著，針對實現上述本實施態樣之技術思想的半導體裝置(PKG)的主要特徴，參照圖31進行說明。圖31，係以概念方式表示本實施態樣的半導體裝置PKG的說明圖。
圖31的構造，係對應上述圖28的構造，惟圖31的構造係將圖28的構造上位概念化者。亦即，圖31的開關電路部SCU，係對應將上述圖28的輸入輸出電路部1與控制電路部2的組合上位概念化者。
如圖31所示的，本實施態樣的半導體裝置PKG，具有：半導體晶片CP，以及配置在半導體晶片CP的周圍的引線LD3(第1外部端子)。半導體晶片CP，包含內部電路5b(第1內部電路)、內部電路5c(第2內部電路)，以及開關電路部SCU，於半導體晶片CP的表面(主面)，形成有襯墊電極PD2(第1電極)與襯墊電極PD3(第2電極)。在半導體晶片CP中，襯墊電極PD3，與內部電路5c電連接，在內部電路5c與襯墊電極PD3之間可傳送信號。半導體裝置PKG更具有：將半導體晶片CP的襯墊電極PD2與引線LD3電連接的導線BW5(第1導線)、將半導體晶片CP的襯墊電極PD3與引線LD3電連接的導線BW3(第2導線)，以及將半導體晶片CP、導線BW5以及導線BW3用樹脂封裝的封裝部MR(封裝體)。
本實施態樣的主要特徴的其中之一，係襯墊電極PD3與內部電路5c電連接，在內部電路5c與襯墊電極PD3之間可傳送信號。此表示襯墊電極PD3係可發揮作為信號輸入或輸出路徑之功能的有效襯墊。因此，可將從引線LD3經由導線BW3輸入襯墊電極PD3的信號傳送到內部電路5c，或是將從內部電路5c傳送到襯墊電極PD的信號，從襯墊電極PD3輸出，並經由導線BW3傳送到引線LD3。
本實施態樣的主要特徴的其中另一個為：開關電路部SCU，係可設定成在內部電路5b與襯墊電極PD2之間可傳送信號的第1狀態以及在內部電路5b與襯墊電極PD2之間無法傳送信號的第2狀態的電路，在半導體裝置PKG的動作中，開關電路部SCU固定於第2狀態。此表示半導體晶片CP係可用來製造複數種類的半導體組件的半導體晶片，同時在半導體裝置PKG中，襯墊電極PD2會成為無法發揮作為信號輸入路徑或輸出路徑之功能的無效襯墊。由於在半導體裝置PKG的動作中，開關電路部SCU固定於第2狀態，故無法對襯墊電極PD2輸入信號並傳送到內部電路，且亦無法從內部電路5b對襯墊電極PD2傳送信號並從襯墊電極PD2輸出。
如果，半導體晶片CP並非可用來製造複數種類的半導體組件的共通半導體晶片的話，便無必要將可設定成在內部電路5b與襯墊電極PD2之間可傳送信號的第1狀態以及在內部電路5b與襯墊電極PD2之間無法傳送信號的第2狀態的開關電路部SCU，設置於半導體晶片CP。這是因為，若在半導體裝置PKG的動作中固定於在內部電路5b與襯墊電極PD2之間無法傳送信號的第2狀態，則從半導體裝置PKG所必要之電路構造的觀點來看，可設定成在內部電路5b與襯墊電極PD2 之間可傳送信號的的第1狀態的電路構造(開關電路部SCU)，會被認為對於半導體晶片CP而言係不需要的電路構造的關係。
相對於此，在本實施態樣中，半導體晶片CP具有可設定成能夠傳送信號的第1狀態以及無法傳送信號的第2狀態的開關電路部SCU，同時在半導體裝置PKG的動作中開關電路部SCU固定於第2狀態。此教示了在該半導體裝置PKG中半導體晶片CP的襯墊電極PD2雖成為無效襯墊(未使用襯墊)，惟在設計該半導體晶片CP的階段，亦設想到製造令半導體晶片CP的襯墊電極PD2作為有效襯墊使用的構造的半導體組件的情況。亦即，在設計半導體晶片CP的階段，設想到令襯墊電極PD2作為有效襯墊使用的情況，以及令襯墊電極PD2作為無效襯墊使用的情況二者，並設置成可使用共用的半導體晶片CP製造種類不同的半導體組件，而在半導體裝置PKG中係令襯墊電極PD2作為無效襯墊使用。
另外，所謂在半導體裝置PKG的動作中，係指對半導體裝置PKG供給電源電壓的期間，因此對應對半導體裝置PKG內的半導體晶片CP供給電源電壓的期間。因此，在對半導體裝置PKG供給電源電壓的期間，開關電路部SCU固定於第2狀態。
另外，當並未對半導體裝置PKG供給電源電壓時，半導體裝置PKG以及其內部的半導體晶片CP不會動作，對半導體晶片CP內的信號的輸入，或從半導體晶片CP的信號的輸出不會進行。因此，在半導體裝置PKG中，無論是否供給電源電壓，在內部電路5b與襯墊電極PD2之間都不會傳送信號。
本實施態樣的主要特徴的其中再另一個，係在半導體裝置PKG中，除了形成有將半導體晶片CP的襯墊電極PD3(有效襯墊)與引線LD3電連接的導線BW3之外，更形成有將半導體晶片CP的襯墊電極PD2(無效襯墊)與引線LD3電連接的導線BW5。
如參照上述圖20~圖22所說明的，當設置成可使用共通的半導體晶片製造接腳數不同的半導體組件，並使用該共通的半導體晶片製造接腳數較少的半導體組件時，會因為半導體晶片產生無效襯墊(未使用襯墊)，而發生導線偏移的問題。
相對於此，在本實施態樣中，係將作為有效襯墊的襯墊電極PD3與引線LD3以導線BW3連接，同時將該引線LD3與作為無效襯墊(未使用襯墊)的襯墊電極PD2以導線BW5連接。藉由形成導線BW5，比起並未形成導線BW5的情況而言，更可抑制或是防止在形成封裝部MR時發生導線偏移。因此，可使半導體裝置的製造產能提高。另外，由於不用為了設置導線偏移防止用的導線BW5而增設不需要的襯墊電極(對應上述假襯墊DM)，故可達到使半導體晶片CP小型化之目的，並可達到令使用了該半導體晶片的半導體裝置PKG小型化之目的。另外，可降低半導體裝置的PKG的製造成本。
另外，在本實施態樣中，引線LD3與襯墊電極PD3以導線BW3連接，且該引線LD3與襯墊電極PD2以導線BW5連接，惟襯墊電極PD2以及導線BW5，並未具有作為信號傳送路徑的功能。亦即，在引線LD3與半導體晶片CP之間，係透過襯墊電極PD3以及導線BW3傳送信號，並非透過襯墊電極PD2以及導線BW5傳送信號。
另外，半導體晶片CP，包含記憶電路部4，記憶電路部4，與開關電路部SCU電連接，根據記憶電路部4所記憶的資訊(對應上述組件代碼)，開關電路部SCU，固定於在內部電路5b與襯墊電極PD2之間無法傳送信號的第2狀態(參照上述圖28以及圖31)。由於根據內建於半導體晶片CP的記憶電路部4所記憶的資訊，開關電路部SCU固定於第2狀態，故可輕易且確實地實現在半導體裝置PKG的動作中經常將開關電路部SCU固定於第2狀態此等技術特徵。
另外，開關電路部SCU，包含：控制電路部2，以及與襯墊電極PD2連接的輸入輸出電路部1b(第1輸入輸出電路部)。然後，根據記憶電路部4所記憶的資訊，利用控制電路部2控制輸入輸出電路部1b，藉此開關電路部SCU固定於第2狀態(在內部電路5b與襯墊電極PD2之間無法傳送信號的第2狀態)(參照上述圖28以及圖31)。藉此，便可更輕易且確實地實現在半導體裝置PKG的動作中經常將開關電路部SCU固定於第2狀態此等技術特徵。
另外，半導體晶片CP，更包含解碼器電路部3，記憶電路部4所記憶的資訊，以解碼器電路部3轉換成信號，解碼器電路部3所轉換的信號，輸入控制電路部2，根據輸入控制電路部2的信號，控制電路2控制輸入輸出電路部1b，藉此，開關電路部SCU固定於第2狀態(參照上述圖28以及圖31)。
另外，在半導體晶片CP的表面(主面)，更形成有襯墊電極PD1(第3電極)，半導體裝置PKG更具有：配置在半導體晶片CP的周圍的引線LD1(第2外部端子)，以及將襯墊電極PD1與引線LD1電連接的導線BW1(第3導線)。襯墊電極PD1與半導體晶片CP的內部電路5a(第3內部電路)電連接，在內部電路5a與 襯墊電極PD1之間可傳送信號。亦即，襯墊電極PD1為有效襯墊。在俯視下，襯墊電極PD1、襯墊電極PD2以及襯墊電極PD3，沿著半導體晶片CP的表面(主面)的第1邊(上述邊SD1、SD2、SD3、SD4的其中任一邊)配置，PD電極2，配置在襯墊電極PD1與襯墊電極PD3之間。
此時，由於襯墊電極PD2配置在襯墊電極PD1與襯墊電極PD3之間，故襯墊電極PD2所連接的導線BW5，位於襯墊電極PD1所連接的導線BW1與襯墊電極PD3所連接的導線BW3之間。藉由形成導線BW5，比起並未形成導線BW5的情況而言，更可抑制或是防止在形成封裝部MR時，導線BW1或是導線BW3發生導線偏移。
另外，在半導體晶片CP的表面(主面)，更形成有襯墊電極PD4(第4電極)，半導體裝置PKG更具有：配置在半導體晶片CP的周圍的引線LD4(第3外部端子)，以及將襯墊電極PD4與引線LD4電連接的導線BW4(第4導線)。襯墊電極PD4與半導體晶片CP的內部電路5d(第4內部電路)電連接，在內部電路5d與襯墊電極PD4之間可傳送信號。亦即，襯墊電極PD4為有效襯墊。在俯視下，襯墊電極PD1、PD2、PD3、PD4，沿著半導體晶片的表面(主面)的第1邊(上述邊SD1、SD2、SD3、SD4的其中任一邊)配置，電極PD2配置在襯墊電極PD1與襯墊電極PD3之間，襯墊電極PD3，配置在襯墊電極PD2與襯墊電極PD4之間。
內部電路5a、5b、5c、5d，為上述內部電路部5所包含，可互相關連，亦可互相無關連。
另外，亦可如圖31所示的將開關電路部SCU分成開關電路部SCU1、SCU2、SCU3、SCU4考慮。各開關電路部SCU1、SCU2、SCU3、SCU4，為開關電路部SCU所包含，具體而言，各自具有將上述圖29所示之控制電路部2與輸入輸出電路部1組合的構造。此時，開關電路部SCU2，係可設定成在內部電路5b與襯墊電極PD2之間可傳送信號的第1狀態以及在內部電路5b與襯墊電極PD2之間無法傳送信號的第2狀態的電路，在半導體裝置PKG的動作中，開關電路部SCU2固定於第2狀態。因此，在半導體裝置PKG的動作中，開關電路部SCU2不會成為第1狀態。
另一方面，開關電路部SCU1，係可設定成在內部電路5a與襯墊電極PD1之間可傳送信號的第3狀態以及在內部電路5a與襯墊電極PD1之間無法傳送信號的第4狀態的電路，在半導體裝置PKG的動作中，開關電路部SCU1，可切換成第3狀態或第4狀態，而可因應需要切換使用。同樣地，開關電路部SCU3，係可設定成在內部電路5c與襯墊電極PD3之間可傳送信號的第5狀態以及在內部電路5c與襯墊電極PD3之間無法傳送信號的第6狀態的電路，在半導體裝置PKG的動作中，開關電路部SCU3，可切換成第5狀態或第6狀態，而可因應需要切換使用。同樣地，開關電路部SCU4，係可設定成在內部電路5d與襯墊電極PD4之間可傳送信號的第7狀態以及在內部電路5d與襯墊電極PD4之間無法傳送信號的第8狀態的電路，在半導體裝置PKG的動作中，開關電路部SCU4，可切換成第7狀態或第8狀態，而可因應需要切換使用。
另外，圖28以及圖31的態樣，係沿著半導體晶片CP的表面(主面)的第1邊，在襯墊電極PD1的旁邊配置襯墊電極PD2，並在襯墊電極PD2的旁邊配置襯墊電極PD3，在襯墊電極PD1與襯墊電極PD2之間並未配置襯墊電極PD，在襯墊 電極PD2與襯墊電極PD3之間並未配置襯墊電極PD。作為另一態樣，亦可構成沿著半導體晶片CP的表面(主面)的襯墊電極PD1、PD2、PD3的配置邊，在襯墊電極PD1與襯墊電極PD2之間以及襯墊電極PD2與襯墊電極PD3之間的其中一處或是兩處，更配置了襯墊電極PD的態樣，該襯墊電極PD，可為無效襯墊，亦可為並未連接導線BW的無效襯墊。
當在襯墊電極PD1與襯墊電極PD2之間，或襯墊電極PD2與襯墊電極PD3之間，更配置了無效襯墊(未使用襯墊)時，若無導線BW5，則導線BW1、BW3之間的間隔會變很大，導線BW1或是導線BW3發生導線偏移的危險性會升高，因此配置導線BW5所形成的導線偏移防止效果非常顯著。
另外，封裝部MR，具有樹脂注入痕GTK。封裝部MR的樹脂注入痕GTK的形成位置，對應為了形成該封裝部MR而將樹脂材料(MR1)注入模具(KG1、KG2)的空腔(CAV)內時的樹脂材料(MR1)的注入位置(樹脂注入用的閘口GT的位置)。導線BW5宜位於比導線BW3更靠近該樹脂注入痕GTK的位置。導線BW5位於比導線BW3更靠近樹脂注入痕GTK的位置，對應導線BW5所連接的襯墊電極PD2位於比導線BW3所連接的襯墊電極PD3更靠近樹脂注入痕GTK的位置。另外，導線BW5位於比導線BW3更靠近樹脂注入痕GTK的位置，意味著在形成封裝部MR的樹脂封裝步驟(對應上述步驟S4d)中，當對模具(KG1、KG2)的空腔(CAV)內注入形成封裝部MR用的樹脂材料(MR1)時，所注入的樹脂材料(MR1)，係在接觸導線BW5之後才接觸導線BW3。在此，所注入的樹脂材料(MR1)，宜先接觸導線BW5之後再接觸導線BW3。其理由如以下所述。
亦即，首先，假設形成於對模具KG1、KG2的空腔CAV內注入形成封裝部MR用的上述樹脂材料MR1時，所注入的樹脂材料MR1，係先接觸導線BW5之後才接觸導線BW3的情況。此對應在圖28以及圖31中所注入的樹脂材料MR1的行進方向為樹脂行進方向YG5的情況。此時，由於樹脂材料MR1會先衝擊導線BW5並減速之後才衝擊導線BW3，故可抑制或是防止導線BW3變形。另外，即使樹脂材料MR1衝擊導線BW5，使導線BW5往導線BW3側變形，也不會發生不良情況。這是因為，導線BW5與導線BW3已透過引線LD3電連接，故即使導線BW5往導線BW3側變形而接觸導線BW3，也不會發生電氣上的不良情況的關係。
另一方面，假設形成於對模具KG1、KG2的空腔CAV內注入形成封裝部MR用的樹脂材料MR1時，所注入的樹脂材料MR1，係先接觸導線BW3之後才接觸導線BW5的情況。此對應在圖28以及圖31中，所注入的樹脂材料MR1的行進方向為樹脂行進方向YG6的情況。此時，樹脂材料MR1會先衝擊導線BW5並減速之後才衝擊導線BW1，故可抑制或是防止導線BW1變形。然而，當樹脂材料MR1衝擊導線BW5，使導線BW5往導線BW1側變形時，導線BW5會有接觸導線BW1之虞。由於導線BW5與引線LD3連接，且導線BW1與引線LD1連接，故導線BW5與導線BW1接觸會導致引線LD3與引線LD1短路，因此必須防止導線BW5與導線BW1接觸。亦即，導線BW5與導線BW3接觸雖不會造成問題，惟仍必須防止導線BW5與導線BW1接觸。
因此，當在樹脂封裝步驟中，樹脂材料MR1依序衝擊導線BW1、導線BW5以及導線BW3時(樹脂行進方向YG5的態樣)，襯墊電極PD2所連接的導線BW5的另一端，並非與引線LD1連接而是與引線LD3連接，為更佳的態樣。另一方面，當在樹脂封裝步驟中，樹脂材料MR1依序衝擊導線BW3、導線BW5以及導線BW1 時(樹脂行進方向YG6的態樣)，襯墊電極PD2所連接的導線BW5的另一端，並非與引線LD3連接，而係與引線LD1連接，為更佳的態樣。
亦即，在圖28以及圖31中，一端與襯墊電極PD2連接的導線BW5的另一端，可與引線LD3或是引線LD1的其中任一條連接。然後，在圖28以及圖31中，在樹脂行進方向為YG5的情況下，一端與襯墊電極PD2連接的導線BW5的另一端，宜與引線LD3連接，在樹脂行進方向為YG6的情況下，一端與襯墊電極PD2連接的導線BW5的另一端，宜與引線LD1連接。
因此，在樹脂封裝步驟，所注入的樹脂材料(MR1)，宜先接觸同樣與引線LD3連接的導線BW3、BW5之中的導線BW5(與無效襯墊連接的導線)之後再接觸導線BW3(與有效襯墊連接的導線)。因此，在所製造的半導體裝置PKG中，在同樣與引線LD3連接的導線BW3、BW5之中，導線BW5(與無效襯墊連接的導線)宜比導線BW3(與有效襯墊連接的導線)位於更靠近樹脂注入痕GTK的位置。藉此，便可藉由設置導線BW5抑制或是防止導線BW1或是導線BW3的導線偏移，同時即使導線BW5變形，仍可更進一步確實地防止其所導致的不良情況。因此，可使半導體裝置的製造產能更進一步提高。
<關於對半導體裝置的適用例>
圖32，係表示上述步驟S4d的樹脂封裝步驟的俯視圖，其顯示出與上述圖12相同的平面區域。在圖32中，箭號所示的，係對應在樹脂封裝步驟對模具KG1、KG2的空腔CAV內注入上述樹脂材料MR1時，在空腔CAV內前進的樹脂材料MR1的行進方向。該行進方向，對應上述的樹脂行進方向YG1、YG2、YG3、YG4、YG5、YG6。在樹脂封裝步驟中，從設置於模具(KG1、KG2)的閘口(樹 脂注入口)GT，對模具(KG1、KG2)的空腔(CAV)內，注入形成封裝部MR用的樹脂材料MR1。從閘口GT注入空腔(CAV)內的樹脂材料MR1，沿著圖32的箭號的方向前進，填充空腔(CAV)內部，之後，利用加熱等使樹脂材料MR1硬化，藉此形成封裝部MR。
圖33，係將圖32的一部分放大的部分放大俯視圖。為了容易理解，在圖33中，將半導體晶片CP所具有的複數個襯墊電極PD之中的成為有效襯墊的襯墊電極PD，以空白四角(□)表示，將成為無效襯墊(未使用襯墊)的襯墊電極PD，以黑色四角(■)表示。
在圖33的態樣中，對應上述導線BW5的導線偏移防止用的導線設置了3處，亦即，導線BW5a、導線BW5b以及導線BW5c。
首先，針對導線BW5a進行說明。
如圖32以及圖33所示的，沿著半導體晶片CP的邊SD1，配置了複數個襯墊電極PD，其中包含對應上述襯墊電極PD1的襯墊電極PD1a、對應上述襯墊電極PD2的襯墊電極PD2a，以及對應上述襯墊電極PD3的襯墊電極PD3a。襯墊電極PD1a、襯墊電極PD3a為有效襯墊，襯墊電極PD2a為無效襯墊，襯墊電極PD2a配置在襯墊電極PD1a與襯墊電極PD3a之間。襯墊電極PD1a與對應上述引線LD1的引線LD1a，透過對應上述導線BW1的導線BW1a電連接，襯墊電極PD3a與對應上述引線LD3的引線LD3a，透過對應上述導線BW3的導線BW3a電連接。引線LD1a與引線LD3a彼此相鄰。然後，本實施態樣的特徴，係將作為無效襯墊的襯 墊電極PD2a與引線LD3a，透過對應上述導線BW5的導線BW5a電連接。因此，形成導線BW5a配置在導線BW1a與導線BW3a之間的狀態。
藉由設置導線BW5a，便可抑制或是防止導線BW3a發生導線偏移。亦即，由於導線BW5a比導線BW3a更靠近閘口GT(參照圖32)，故從閘口GT注入模具的空腔CAV內的樹脂材料MR1，會先接觸導線BW5a之後才接觸導線BW3a。因此，可使衝擊導線BW3a時的樹脂材料MR1的速度降低因為衝擊導線BW5a而減速的程度。藉此，便可抑制或是防止導線BW3a變形而發生導線偏移。另外，當樹脂材料MR1衝擊導線BW5a時，即使導線BW5a往導線BW3a側變形而與導線BW3a接觸，由於導線BW5a與導線BW3a透過引線LD3a電連接，故可防止在電氣上的不良情況發生。在所製造的半導體裝置PKG中，導線BW5a比導線BW3a更靠近樹脂注入痕GTK。
另外，在襯墊電極PD1a與襯墊電極PD2a之間以及襯墊電極PD2a與襯墊電極PD3a之間，配置了複數個襯墊電極PD(並未連接導線BW的無效襯墊)。因此，導線BW1a與導線BW3a之間的間隔(距離)變得相當大。因此，假如並未形成導線BW5a的話，則衝擊導線BW3a時的樹脂材料MR1的速度會變得相當快，是故設置導線BW5a防止導線BW3a發生導線偏移的效果非常顯著。
接著，針對導線BW5b進行說明。
如圖32以及圖33所示的，沿著半導體晶片CP的邊SD2，配置了複數個襯墊電極PD，其中包含對應上述襯墊電極PD1的襯墊電極PD1b、對應上述襯墊電極PD2的襯墊電極PD2b，以及對應上述襯墊電極PD3的襯墊電極PD3b。襯墊電極 PD1b與襯墊電極PD3b為有效襯墊，襯墊電極PD2b為無效襯墊，襯墊電極PD2b配置在襯墊電極PD1b與襯墊電極PD3b之間。襯墊電極PD1b與對應上述引線LD1的引線LD1b，透過對應上述導線BW1的導線BW1b電連接，襯墊電極PD3b與對應上述引線LD3的引線LD3b，透過對應上述導線BW3的導線BW3b電連接。引線LD1b與引線LD3b彼此相鄰。然後，本實施態樣的特徴，係將作為無效襯墊的襯墊電極PD2b與引線LD3b，透過對應上述導線BW5的導線BW5b電連接。因此，形成導線BW5b配置在導線BW1b與導線BW3b之間的狀態。
導線BW5b比導線BW3b更靠近閘口GT(參照圖32)。因此，藉由設置導線BW5b，根據與上述導線BW5a、BW3a的相關說明同樣的理由，可抑制或是防止導線BW3b發生導線偏移。另外，即使導線BW5b往導線BW3b側變形而接觸導線BW3b，仍可防止在電氣上的不良情況發生。在所製造的半導體裝置PKG中，導線BW5b比導線BW3b更靠近樹脂注入痕GTK。另外，由於在襯墊電極PD1b與襯墊電極PD2b之間以及襯墊電極PD2b與襯墊電極PD3b之間，配置了複數個襯墊電極PD(並未連接導線BW的無效襯墊)，故設置導線BW5b防止導線BW3b發生導線偏移的效果非常顯著。
接著，針對導線BW5c進行說明。
如圖32以及圖33所示的，沿著半導體晶片CP的邊SD3，配置了複數個襯墊電極PD，其中包含對應上述襯墊電極PD1的襯墊電極PD1c、對應上述襯墊電極PD2的襯墊電極PD2c，以及對應上述襯墊電極PD3的襯墊電極PD3c。襯墊電極PD1c與襯墊電極PD3c為有效襯墊，襯墊電極PD2c為無效襯墊，襯墊電極PD2c配置在襯墊電極PD1c與襯墊電極PD3c之間。襯墊電極PD1c與對應上述引線LD1 的引線LD1c，透過對應上述導線BW1的導線BW1c電連接，襯墊電極PD3c與對應上述引線LD3的引線LD3c，透過對應上述導線BW3的導線BW3c電連接。引線LD1c與引線LD3c彼此相鄰。然後，本實施態樣的特徴，係將作為無效襯墊的襯墊電極PD2c與引線LD3c，透過對應上述導線BW5的導線BW5c電連接。因此，形成導線BW5c配置在導線BW1c與導線BW3c之間的狀態。
導線BW5c比導線BW1c更靠近閘口GT(參照圖32)。因此，藉由設置導線BW5c，根據與上述導線BW5a、BW3a的相關說明同樣的理由，可抑制或是防止導線BW1c發生導線偏移。在所製造的半導體裝置PKG中，導線BW5c比導線BW1c更靠近樹脂注入痕GTK。另外，由於在襯墊電極PD1c與襯墊電極PD2c之間以及襯墊電極PD2c與襯墊電極PD3c之間，配置了複數個襯墊電極PD(並未連接導線BW的無效襯墊)，故設置導線BW5c防止導線BW1c發生導線偏移的效果非常顯著。
另外，在圖32以及圖33中，對應上述導線BW5的導線偏移防止用的導線(導線BW5a、BW5b、BW5c)，係設置了3處，惟並非僅限於此，只要設置1處以上即可。另外，對應上述導線BW5的導線偏移防止用的導線，可設置在半導體晶片CP的四邊之中的全部的邊，另外，亦可設置在四邊之中的一部分的邊。另外，在半導體晶片CP的某一邊中，對應上述導線BW5的導線偏移防止用的導線，可設置在一處，另外，亦可設置在複數處。
另外，若在複數個無效襯墊連續並排的部位設置對應上述導線BW5的導線，則導線偏移防止的效果非常顯著。例如，在5個以上的無效襯墊沿著半導體晶片CP的頂面的邊連續排列的部位，若將對應上述導線BW5的導線的一端連接 於5個以上的連續的無效襯墊之中的中間的無效襯墊，並將該導線的另一端連接於引線LD，則設置該導線所形成的導線偏移防止的效果非常顯著。
另外，由於對應上述導線BW5的導線偏移防止用的導線，並未作為導電路徑使用，故導電性並非必要條件，亦可為絶緣體或介電體。然而，為了使半導體裝置PKG更容易製造，吾人期望對應上述導線BW5的導線偏移防止用的導線亦具有導電性。
另外，吾人期望對應上述導線BW5的導線偏移防止用的導線，亦與具有作為導電路徑之功能的導線BW，同時在導線結合步驟一併形成。因此，對應上述導線BW5的導線偏移防止用的導線，宜與具有作為導電路徑之功能的其它導線BW(BW1、BW3、BW4)由同樣的材料所構成，若具有相同的直徑則更好。藉此，便可使導線結合步驟更容易進行。
另外，本實施態樣，係針對在半導體晶片CP中，從作為有效襯墊的襯墊電極PD輸入的信號傳送到內部電路部5，或是，內部電路部5所傳送的信號從作為有效襯墊的襯墊電極PD輸出的情況進行說明。該信號為電源電壓(電源電位)或是接地電壓(接地電位)的情況也是有可能的。另外，在本實施態樣中，在襯墊電極PD3與半導體晶片CP的內部電路部5之間傳送的信號，和在襯墊電極PD2與半導體晶片CP的內部電路部5之間傳送的信號，宜為不同電位，或是不同種類。
(實施態樣2)
上述實施態樣1，係使用引線框架製造半導體裝置PKG，惟本實施態樣2，係使用配線基板製造半導體裝置PKG。
使用配線基板PCB所製造的本實施態樣2的半導體裝置PKG，以下，附上符號PKG1，稱為半導體裝置PKG1。
圖34，係本實施態樣2的半導體裝置PKG1的平面透視圖，圖35，係圖34的半導體裝置PKG1的剖面圖。圖34，顯示出透視封裝部MR時的半導體裝置PKG1的頂面側的平面透視圖。另外，在圖34的A1-A1線的位置的半導體裝置PKG1的剖面，與圖35大致對應。另外，圖34，與上述圖33同樣，在半導體晶片CP所具有的複數個襯墊電極PD之中，成為有效襯墊的襯墊電極PD，以白色四角(□)表示，成為無效襯墊(未使用襯墊)的襯墊電極PD，以黑色四角(■)表示。
以下，一邊參照圖34以及圖35，一邊針對半導體裝置PKG1的構造進行說明。
圖34以及圖35所示之本實施態樣2的半導體裝置(半導體組件)PKG1，係半導體晶片CP搭載在配線基板PCB上的半導體裝置(半導體組件)。
本實施態樣2的半導體裝置PKG1，具有：半導體晶片CP、支持或是搭載半導體晶片CP的配線基板PCB、將半導體晶片CP的複數個襯墊電極PD與配線基板PCB的複數條結合引線BLD電連接的複數條導線BW，以及覆蓋包含半導體晶片CP以及導線BW在內的配線基板PCB的頂面的封裝部MR。半導體裝置PKG1，更具有設置在配線基板PCB的底面的複數個焊料球HB。
包含襯墊電極PD的半導體晶片CP的構造，在本實施態樣2亦與上述實施態樣1相同，故在此省略重複說明。
半導體晶片CP，在其表面(形成有襯墊電極PD該側的主面)向上，且其背面面向配線基板PCB的狀態下，搭載在配線基板PCB的頂面上。半導體晶片CP的背面，透過接合材料BD與配線基板PCB的頂面接合(接著)固定。
配線基板PCB，具有：一側的主面，亦即頂面；頂面的相反側的主面，亦即底面；形成於頂面的複數條結合引線(連接端子、電極)BLD；以及形成於底面的複數個接合區(導電性接合部)LA。接合區LA，係導電性的接合部。
配線基板PCB，具有：絶緣性的基材層(絶緣基板、核心材料)BS、形成於基材層BS的頂面以及底面上的導體層，以及在基材層BS的頂面以及底面上以覆蓋導體層的方式形成並作為絶緣層的阻焊層SR1、SR2。關於其他態樣，配線基板PCB，亦可由堆疊了複數層絶緣層與複數層配線層的多層配線基板所形成。
形成於基材層BS的頂面上的導體層，經過圖案化，包含複數條結合引線BLD，亦可更包含配線等。結合引線BLD，係用來連接導線BW的一端的連接端子。雖在基材層BS的頂面上形成有阻焊層SR1，惟結合引線BLD並未被阻焊層SR1所覆蓋，而從阻焊層SR1的開口部露出。
形成於基材層BS的底面上的導體層，經過圖案化，包含複數個接合區LA，亦可更包含配線等。接合區LA，係用來連接焊料球HB的端子(電極、襯墊)。 雖在基材層BS的底面上形成有阻焊層SR2，惟接合區LA並未被覆蓋，而從阻焊層SR2的開口部露出。
另外，於基材層BS形成有複數個開口部(貫通孔)，在該開口部內形成導電層以構成介層配線VH。形成於配線基板PCB的頂面側的複數條結合引線BLD，與形成於配線基板PCB的底面側的複數個接合區LA，分別透過配線基板PCB的配線(包含介層配線VH)電連接。
在配線基板PCB的頂面，複數條結合引線BLD，在搭載了半導體晶片CP的區域的周圍並排配置。半導體晶片CP的複數個襯墊電極PD，與配線基板PCB的頂面的複數條結合引線BLD，透過複數條導線BW電連接。
另外，本實施態樣2的結合引線BLD，對應上述實施態樣1的引線LD的導線連接部(連接了導線BW的部分)。因此，在本實施態樣2中，半導體晶片CP的襯墊電極PD與配線基板PCB的結合引線BLD透過導線BW連接的相關構造以及技術思想，可適用上述實施態樣1的半導體晶片CP的襯墊電極PD與引線LD透過導線BW連接的相關構造以及技術思想。
亦即，圖34以及圖35的半導體裝置PKG1的半導體晶片CP的構造，與上述實施態樣1的半導體裝置PKG的半導體晶片CP相同。因此，半導體晶片CP的電路構造，或半導體晶片CP的頂面的複數個襯墊電極PD的排列方式(有效襯墊以及無效襯墊的排列方式)，在上述實施態樣1與本實施態樣2係共通的。另外，半導體裝置PKG1所具有的複數條導線BW的連接關係，除了各導線BW的一端所連接者並非引線LD而係結合引線BLD以外，在本實施態樣2的半導體裝置PKG1亦 與上述實施態樣1的半導體裝置PKG相同。因此，從圖34亦可知，在本實施態樣2的半導體裝置PKG1也設置了上述圖33所示之導線偏移防止用的導線BW5a、BW5b、BW5c，惟在本實施態樣2中，各BW5a、BW5b、BW5c的一端係與無效襯墊連接，各BW5a、BW5b、BW5c的另一端，並非與引線LD連接，而係與結合引線BLD連接。
在配線基板PCB的底面的各接合區LA，連接(形成)了焊料球(球電極、突起電極)HB作為突起電極。圖35，係對應接合區LA以及其所連接的焊料球HB沿著配線基板PCB的底面的外周圍排列了2列的態樣，惟並非僅限於此，例如，亦可在配線基板PCB的底面配置成陣列狀。焊料球HB，可發揮作為半導體裝置PKG的外部端子(外部連接用端子)的功能。
因此，在本實施態樣2的半導體裝置PKG1中，半導體晶片CP的複數個襯墊電極PD之中的各有效襯墊，透過導線BW與配線基板PCB的結合引線BLD電連接，更透過配線基板PCB的配線(包含介層配線VH)與配線基板PCB的接合區LA以及連接於該接合區LA的焊料球HB電連接。
封裝部(封裝樹脂部、封裝體)MR，在配線基板PCB的頂面上，以覆蓋半導體晶片CP、導線BW以及結合引線BLD的方式形成。亦即，封裝部MR，形成於配線基板PCB的頂面上，封裝並保護半導體晶片CP、導線BW以及結合引線BLD。封裝部MR的材料等，在本實施態樣2亦與上述實施態樣1相同。
圖34以及圖35的半導體裝置PKG1的製造步驟，可依照例如以下的方式進行。
亦即，首先，透過接合材料BD將半導體晶片CP搭載並接合在配線基板PCB上。然後，進行導線結合步驟，將半導體晶片CP的複數個襯墊電極PD與配線基板PCB的複數條結合引線BLD透過複數條導線BW電連接。然後，進行樹脂封裝步驟，在配線基板PCB的頂面上，以覆蓋半導體晶片CP、導線BW以及結合引線BLD的方式，形成封裝部MR。此時，以像上述模具KG1、KG2那樣的模具(但上述空腔CAV的形狀與上述實施態樣1不同)夾住配線基板PCB，使半導體晶片CP以及導線BW配置在模具的空腔內。然後，從模具的樹脂注入用的閘口，對模具的空腔內，導入形成封裝部MR用的樹脂材料，並藉由將該樹脂材料加熱等而使其硬化，藉此形成封裝部MR。之後，在配線基板PCB的底面的複數個接合區LA分別連接焊料球HB。像這樣，便可形成半導體裝置PKG。
另外，亦可使用複數個配線基板PCB以陣列狀的方式連結成一體的配線基板母體製造半導體裝置PKG1。此時，可進行到樹脂封裝步驟，然後切斷(切割)配線基板母體，以分割成各個配線基板PCB，之後在接合區LA上連接焊料球HB。
本實施態樣2，亦與上述實施態樣1的技術思想相同。本實施態樣2與上述實施態樣1的主要差異在於以下要點。亦即，在上述實施態樣1中，半導體晶片CP係搭載在晶片襯墊DP上，惟在本實施態樣2中，半導體晶片CP係搭載在配線基板PCB上。另外，在上述實施態樣1中，一端連接於半導體晶片CP的襯墊電極PD的導線BW的另一端係與引線LD的內引線部連接，惟在本實施態樣2中，一端連接於半導體晶片CP的襯墊電極PD的導線BW的另一端，係與配線基板PCB的結合引線BLD連接。
相當於上述實施態樣1的引線LD的構件，在本實施態樣2中，係結合引線BLD、將結合引線BLD與接合區LA電連接的配線基板PCB的配線、接合區LA，以及焊料球HB的組合。在本實施態樣2中，結合引線BLD，對應上述實施態樣1的引線LD的導線連接部(連接了導線BW的部分)，接合區LA以及焊料球HB，對應上述實施態樣1的引線LD的外引線部。將結合引線BLD與接合區LA電連接的配線基板PCB的配線，對應上述實施態樣1的引線LD的將導線連接部與外引線部連結的部分。
在本實施態樣2中，亦可藉由適用與上述實施態樣1同樣的特徴，以獲得與上述實施態樣1大致相同的效果。例如，在上述圖25~圖33的相關說明中，可將引線LD置換成結合引線BLD。
簡單而言，與上述實施態樣1同樣，在本實施態樣2中，亦可藉由設置上述圖34所示之導線偏移防止用的導線BW5a、BW5b、BW5c，以抑制或是防止在樹脂封裝步驟其他導線BW發生導線偏移。
因此，上述實施態樣1所說明的技術思想，可適用於具有半導體晶片CP以及導線連接用的端子(在上述實施態樣1中對應引線LD，在本實施態樣2中對應結合引線BLD)，並將半導體晶片CP的襯墊電極PD與導線連接用的端子以導線連接，然後將該等構件以樹脂封裝的半導體裝置(半導體組件)。
以上，係根據實施態樣具體說明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。

Claims (13)

  1. 一種半導體裝置，其特徵為包含： 半導體晶片，其包含第1內部電路、第2內部電路與開關電路部，並具有形成有第1電極與第2電極的主面； 第1外部端子，其配置在該半導體晶片的周圍； 第1導線，其將該第1電極與該第1外部端子電連接； 第2導線，其將該第2電極與該第1外部端子電連接；以及 封裝體，其將該半導體晶片、該第1導線與該第2導線以樹脂封裝； 該第2電極，與該第2內部電路電連接，在該第2內部電路與該第2電極之間可傳送信號； 該開關電路部，係可設定成在該第1內部電路與該第1電極之間可傳送信號的第1狀態以及在該第1內部電路與該第1電極之間無法傳送信號的第2狀態的電路； 於該半導體裝置之動作中，該開關電路部係固定於該第2狀態。
  2. 如申請專利範圍第1項之半導體裝置，其中， 在該第1外部端子與該半導體晶片之間，透過該第2電極以及該第2導線傳送信號，惟並未透過該第1電極以及該第1導線傳送信號。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該半導體晶片包含記憶電路部； 該記憶電路部與該開關電路部電連接； 根據該記憶電路部所記憶的資訊，使該開關電路部固定於該第2狀態。
  4. 如申請專利範圍第3項之半導體裝置，其中， 該開關電路部包含：控制電路部，以及與該第1電極連接的第1輸入輸出電路部； 根據該記憶電路部所記憶的該資訊，藉由該控制電路部控制該第1輸入輸出電路部，使該開關電路部固定於該第2狀態。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該半導體晶片更包含解碼器電路部； 該記憶電路部所記憶的該資訊，在該解碼器電路部轉換成信號，該解碼器電路部所轉換的該信號，輸入該控制電路部，根據輸入該控制電路部的該信號，該控制電路控制該第1輸入輸出電路部，使該開關電路部固定於該第2狀態。
  6. 如申請專利範圍第1項之半導體裝置，其中更包含： 第3電極，其形成於該半導體晶片的該主面； 第2外部端子，其配置在該半導體晶片的周圍；以及 第3導線，其將該第3電極與該第2外部端子電連接； 該第3電極，與該半導體晶片的第3內部電路電連接，在該第3內部電路與該第3電極之間可傳送信號； 在俯視下，該第1電極、該第2電極以及該3電極，係沿著該半導體晶片的該主面的第1邊配置； 該第1電極，配置在該第2電極與該第3電極之間。
  7. 如申請專利範圍第6項之半導體裝置，其中更包含： 第4電極，其形成於該半導體晶片的該主面； 第3外部端子，其配置在該半導體晶片的周圍；以及 第4導線，其將該第4電極與該第3外部端子電連接； 該第4電極，與該半導體晶片的第4內部電路電連接，在該第4內部電路與該第4電極之間可傳送信號； 在俯視下，該第4電極，沿著該半導體晶片的該主面的該第1邊配置； 該第2電極，配置在該第4電極與該第1電極之間。
  8. 如申請專利範圍第7項之半導體裝置，其中更包含： 複數個第5電極，其形成於該半導體晶片的主面； 在俯視下，該複數個第5電極，沿著該半導體晶片的該主面的該第1邊配置； 該複數個第5電極，配置在該第1電極與該第2電極之間，以及，該第1電極與該第3電極之間。
  9. 如申請專利範圍第1項之半導體裝置，其中， 該封裝體具有樹脂注入痕； 該第1導線位於比該第2導線更靠近該樹脂注入痕的位置。
  10. 一種半導體裝置的製造方法，其特徵為包含： （a）準備包含第1內部電路、第2內部電路、記憶電路部與開關電路部，並具有形成有第1電極與第2電極的主面之半導體晶片的步驟； （b）將該半導體晶片搭載在晶片搭載部上的步驟； （c）將該半導體晶片的該第1電極與配置在該晶片搭載部的周圍的第1外部端子透過第1導線電連接，並將該半導體晶片的該第2電極與該第1外部端子透過第2導線電連接的步驟； （d）將該半導體晶片、該第1導線與該第2導線以樹脂封裝，而形成樹脂封裝部的步驟；以及 （e）將第1資訊記憶於該半導體晶片之該記憶電路部的步驟； 該第2電極與該第2內部電路電連接，在該第2內部電路與該第2電極之間可傳送信號； 該開關電路部，係可設定成在該第1內部電路與該第1電極之間可傳送信號的第1狀態以及在該第1內部電路與該第1電極之間無法傳送信號的第2狀態的電路； 在該（e）步驟之後，根據該記憶電路所記憶的該第1資訊，在該半導體裝置的動作中，使該開關電路部固定於該第2狀態。
  11. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 該（e）步驟，係在該（d）步驟之後實行。
  12. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 該（a）步驟包含： （a1）準備具有複數個晶片區域的半導體晶圓的步驟；以及 （a2）將該半導體晶圓切斷以取得該半導體晶片的步驟； 該（a1）步驟所準備的該半導體晶圓的該複數個晶片區域，各自包含：該開關電路部、該第1內部電路、該第2內部電路、該記憶電路部、該第1電極，以及該第2電極； 該（e）步驟，係在該（a1）步驟之後且在該（a2）步驟之前實行。
  13. 如申請專利範圍第10項之半導體裝置的製造方法，其中， 該（d）步驟包含： （d1）將該半導體晶片、該第1導線、該第2導線、該晶片搭載部與該第1外部端子的至少一部分，配置在模具的空腔內的步驟；以及 （d2）在該（d1）步驟之後，對該模具的該空腔內，注入該樹脂封裝部用之樹脂材料的步驟； 在該（d2）步驟中，對該模具的該空腔內所注入的該樹脂材料，在接觸該第1導線之後接觸該第2導線。
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