JP2011204786A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2011204786A
JP2011204786A JP2010068638A JP2010068638A JP2011204786A JP 2011204786 A JP2011204786 A JP 2011204786A JP 2010068638 A JP2010068638 A JP 2010068638A JP 2010068638 A JP2010068638 A JP 2010068638A JP 2011204786 A JP2011204786 A JP 2011204786A
Authority
JP
Japan
Prior art keywords
cavity
semiconductor device
manufacturing
substrate
mold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010068638A
Other languages
English (en)
Inventor
Kazuya Hironaga
兼也 広永
Kotaro Arita
幸太郎 有田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2010068638A priority Critical patent/JP2011204786A/ja
Publication of JP2011204786A publication Critical patent/JP2011204786A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】半導体装置の実装信頼性を向上させる。
【解決手段】上金型１４と下金型で一対を成す樹脂成形金型の上金型１４において、その第１のキャビティ１４ａのゲート１４ｄが形成された第２の辺１４ｆ側に複数の第２のエアベント１４ｊが設けられたことで、第１のキャビティ１４ａにゲート１４ｄを介して封止用樹脂３を注入した際に、ゲート１４ｄに対向する第１の辺１４ｅ側の第１のエアベント１４ｉに向かう直進的な封止用樹脂３の流れに加えて、ゲート１４ｄ側の第２のエアベント１４ｊに向かう封止用樹脂３の流れを形成することができ、これにより、封止用樹脂３中に含まれるフィラーの分布の均一化を図る。
【選択図】図１３

Description

本発明は、半導体装置の製造技術に関し、特に、樹脂モールディングに適用して有効な技術に関する。
ＭＡＰ（Mold Array Package）方式の封止プロセスにおいて、キャビティ部間を連結する連結部を有する金型を使用する技術が開示されている（例えば、特許文献１）。
特開２００９−３２８４２号公報
近年では、半導体装置の高機能化が進み、これに伴って多ピン化も図られる傾向にある。多ピンで、かつワイヤボンディングタイプの半導体装置として、ＢＧＡ（Ball Grid Array)が知られている。ワイヤボンディングタイプのＢＧＡでは、配線基板（ＢＧＡ基板ともいう）の上面に半導体チップがフェイスアップ実装され、半導体チップの主面の電極パッドとこれに対応する配線基板のボンディングリード（接続用端子）とが金線等の導電性ワイヤによって電気的に接続されている。
また、配線基板の上面には、封止用樹脂から成る封止体が形成され、この封止体によって半導体チップ及び複数の金線が封止されている。
さらに、配線基板の下面には、半導体チップの電極パッドと金線やボンディングリードを介して電気的に接続された外部端子である複数のボール電極が接合されている。複数のボール電極は、例えば、配線基板の下面にグリッド状に配置されている。
また、ＢＧＡの組み立てでは、通常、複数のデバイス領域が形成された多数個取り基板を用いて組み立てを行うのが一般的であるが、さらに１枚の多数個取り基板での取り数を少しでも多くしてコストの低減化を図るために、ＭＡＰ方式の組み立てを採用する場合が多い。
ＭＡＰ方式は、多数個取り基板上の複数のデバイス領域をモールディング装置の樹脂成形金型の１つのキャビティで一括して覆った状態で樹脂モールディングを行い、モールド後の個片化の工程で、そのキャビティによって形成された一括封止体と基板とを一緒に切断して個片化する組み立て方法である。
ところが、更なるコストの低減化等を目的として１枚の基板での取り数を増加させるために、多数個取り基板を大きくする要求がある。多数個取り基板を大きくすると、ＢＧＡの組み立てにおいて多数個取り基板が反り易くなるとともに、樹脂モールディング後の一括封止体の反りも大きくなる傾向にある。
なお、ＢＧＡの組み立てでは、加熱時の基板の反りを低減するために、封止用樹脂にフィラーを混ぜている。フィラーは、シリカ等から成り、例えば、封止用樹脂の組成としては、フィラーの充填量が約９０ｗｔ％程度となるように充填を行っている。
本発明者は、樹脂成形金型のキャビティ内の位置に対するＢＧＡ本体の反り量とフィラーの分布について検討を行った。図２１は、多数個取り基板におけるデバイス領域の位置（パッケージ位置）を、ゲート側のＡ〜Ｇ、エアベント側（ゲートと対向する側）のＡ〜Ｇというふうに記号表示したものであり、図２２は、多数個取り基板の各デバイス領域におけるパッケージそれぞれの反り量を示すものである。図２２に示されるように、エアベント側の列のパッケージ（ＢＧＡ）の反り量の方がゲート側の列のパッケージの反り量より小さい傾向にあることを見出した。
また、図２３〜図２８は、多数個取り基板のデバイス領域の位置（パッケージ位置）におけるパッケージ重量を、ＡタイプとＢタイプの２種類の封止用樹脂について評価したものである。ＡタイプとＢタイプとでは、流動性がＡタイプ＜Ｂタイプとなっている。まず、図２３は、Ａタイプの封止用樹脂を用いて、１枚目の多数個取り基板（１４個取り）におけるパッケージ重量を測定したものであり、図２４は、Ａタイプの封止用樹脂を用い、２枚目の多数個取り基板におけるパッケージ重量を測定したものである。また、図２５は、Ａタイプの封止用樹脂を用い、３枚目の多数個取り基板におけるパッケージ重量を測定したものであり、図２６は、Ａタイプの封止用樹脂を用い、４枚目の多数個取り基板におけるパッケージ重量を測定したものである。
さらに、図２７は、Ｂタイプの封止用樹脂を用い、５枚目の多数個取り基板におけるパッケージ重量を測定したものであり、また、図２８は、Ｂタイプの封止用樹脂を用い、６枚目の多数個取り基板におけるパッケージ重量を測定したものである。
図２３〜図２８のパッケージ重量の測定結果からわかるように、いずれの場合においてもエアベント側のパッケージ重量が重い傾向にある。すなわち、エアベント側の方がゲート側よりもフィラーの含有量が多いものと推察できる。
したがって、以上の評価結果から、本発明者は、キャビティ内におけるフィラーの分布差（分布のばらつき）が、パッケージの反りに影響を及ぼしていることを見出した。つまり、キャビティ内のゲート側とエアベント側で、反りの挙動が異なる要因としては、ゲート側とエアベント側でフィラーの分布が異なることと推定でき、その際、エアベント側の方がゲート側よりもフィラー量が多くなって反り量が小さい値を示しているものと考えられる。
なお、多数個取り基板の大型化により、樹脂成形金型内の封止用樹脂の流動距離が長くなるため、流動時にゲル化が進んで封止用樹脂の粘度が上昇する。このため、キャビティ内に充填される封止用樹脂がゲル化され、その結果、樹脂中に含まれるフィラーの分布が不均一になるものと考えられる。詳細には、封止用樹脂のゲル化が進むことによる粘度の上昇の過程で、フィラーの分布差が発生するものと考えられる。これは、低粘度の液状では動きにくいフィラーがゲル化が進むにつれ、より動き易くなり、元々ゲート側に分布していたフィラーもエアベント側に押し込まれるようになるものと考えられる。
また、フィラーの分布差（多い少ない）によってパッケージの反り量が変わることについては、一般的に、モールド後の反りを低減するためには、封止用樹脂の成型収縮、熱収縮を抑えることが重要であり、そのためにフィラーの高充填化が行われていることが知られている。つまり、フィラーの量が多い方が反りを抑制できると考えられており、モールド後の封止用樹脂の反りはフィラーの分布との関係が大きく、このことは、前述の図２１、図２２、図２３〜図２８の結果からも判る。
以上のように、本発明者は、キャビティ内でのフィラーの分布にばらつきがあり、特に、エアベント側に多くのフィラーが集まる傾向があることを見出し、その結果、半導体装置の反り量が大きくなることも見出した。
したがって、キャビティ内でのフィラーの分布のばらつきがモールド後の半導体装置（パッケージ）の反りを悪化させることが課題であり、特に、多数個取り基板におけるゲート側の半導体装置では、加熱反りの規格を満足できなくなることが課題である。
さらには、半導体装置（例えば、ＢＧＡ）が反っていると、半導体装置をプリント基板等の実装基板に実装した際に、実装不良が発生したり、半導体装置の実装信頼性が低下するという課題が発生する。
なお、前記特許文献１には、ゲートと対向する側に複数のエアベントが設けられた金型の構造が開示されているが、このような構造の金型では、封止用樹脂に含まれるフィラーはエアベント側にのみ運ばれるため、キャビティ内でのフィラーの均一化を図ることはできない。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の反りを低減して半導体装置の実装信頼性を向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
代表的な実施の形態による半導体装置の製造方法は、それぞれに半導体チップが搭載される複数のデバイス領域を有する多数個取り基板を用いた半導体装置の製造方法であって、（ａ）上面及び前記上面とは反対側の下面を有し、前記上面の前記複数のデバイス領域それぞれに複数の接続用端子が形成された前記多数個取り基板を準備する工程と、（ｂ）それぞれの主面に複数の電極パッドが形成された複数の半導体チップを、前記多数個取り基板の前記上面の前記複数のデバイス領域に搭載する工程と、（ｃ）前記半導体チップと前記多数個取り基板とを電気的に接続した後、一対を成す上金型と下金型の何れか一方の金型に第１のキャビティが形成された樹脂成形金型の前記第１のキャビティに前記多数個取り基板を配置し、その後、前記上金型と前記下金型をクランプし、前記クランプした状態で、前記第１のキャビティに封止用樹脂を供給して一括封止体を形成して、前記複数の半導体チップ及び前記複数のデバイス領域を前記一括封止体で覆う工程と、（ｄ）前記一括封止体と前記多数個取り基板を切断して個片化する工程と、を有し、前記第１のキャビティが形成された前記一方の金型には、前記第１のキャビティに連通するゲートと対向する前記第１のキャビティの第１の辺に複数の第１のエアベントが設けられ、前記ゲートが形成された前記第１のキャビティの第２の辺に複数の第２のエアベントが設けられているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
フィラーの分布の均一化を図って半導体装置の反り量を低減し、その結果、半導体装置の実装歩留りや実装信頼性を向上させることができる。
本発明の実施の形態の半導体装置の製造方法によって組み立てられる半導体装置の構造の一例を封止体を透過して示す平面図である。 図１に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図２のＡ部の構造の一例を拡大して示す部分拡大断面図である。 図１に示す半導体装置の組み立てで用いられる多数個取り基板の構造の一例を示す部分平面図である。 図１の半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す部分平面図である。 図１の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分平面図である。 図１の半導体装置の組み立ての樹脂モールディング工程で用いられる樹脂成形金型の合わせ面の構造の一例を示す平面図である。 図７のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図である。 図７のＢ−Ｂ線に沿って切断した構造の一例を示す部分断面図である。 図７に示す樹脂成形金型においてゲート位置で切断した構造の一例を示す部分断面図である。 図７に示す樹脂成形金型においてゲート間の位置で切断した構造の一例を示す部分断面図である。 図７に示す樹脂成形金型のキャビティに多数個取り基板を配置した構造の一例を示す平面図である。 図１の半導体装置の組み立ての樹脂モールディング工程における樹脂注入時のレジン流れ状態の一例を示す部分平面図である。 図１３に示すレジン流れ状態においてゲート位置で切断した構造の一例を示す部分断面図である。 図１３に示すレジン流れ状態においてゲート間の位置で切断した構造の一例を示す部分断面図である。 図１の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す部分断面図である。 図１の半導体装置の組み立てにおける個片化前の構造の一例を示す部分断面図である。 図１の半導体装置の組み立てにおける個片化後の構造の一例を示す部分断面図である。 本発明の実施の形態の樹脂成形金型における第１変形例のエアベント位置を示す部分平面図である。 本発明の実施の形態の樹脂成形金型における第２変形例のエアベント位置を示す部分平面図である。 本発明の実施の形態の多数個取り基板におけるデバイス領域の位置の記号表示の一例を示す平面図である。 比較例の樹脂成形金型を用いて組み立てられた半導体装置における基板上の位置に対する反り量を示す評価結果図である。 比較例の樹脂成形金型を用いて組み立てられた半導体装置における基板上の位置に対するパッケージ重量を示す評価結果図である。 比較例の樹脂成形金型を用いて組み立てられた半導体装置における基板上の位置に対するパッケージ重量を示す評価結果図である。 比較例の樹脂成形金型を用いて組み立てられた半導体装置における基板上の位置に対するパッケージ重量を示す評価結果図である。 比較例の樹脂成形金型を用いて組み立てられた半導体装置における基板上の位置に対するパッケージ重量を示す評価結果図である。 比較例の樹脂成形金型を用いて組み立てられた半導体装置における基板上の位置に対するパッケージ重量を示す評価結果図である。 比較例の樹脂成形金型を用いて組み立てられた半導体装置における基板上の位置に対するパッケージ重量を示す評価結果図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置の製造方法によって組み立てられる半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図２のＡ部の構造の一例を拡大して示す部分拡大断面
図である。
図１〜図３に示す本実施の形態の半導体装置は、配線基板２の上面２ａ上に搭載された半導体チップ１が封止体４によって樹脂封止され、かつ半導体チップ１が配線基板２のボンディングリード２ｃとワイヤ７を介して電気的に接続されて成る半導体パッケージであり、本実施の形態では、前記半導体装置の一例として、配線基板２の下面２ｂに複数のボール電極（外部端子）である半田ボール５がグリッド状に設けられたＢＧＡ９を取り上げて説明する。
なお、本実施の形態のＢＧＡ９は、図４に示すような多数個取り基板１０を用いてＭＡＰ方式のモールディング方法により樹脂成形されて組み立てられた半導体パッケージである。
ＢＧＡ９の詳細構成について説明すると、上面２ａ、上面２ａに形成された複数の接続用端子であるボンディングリード２ｃ、上面２ａとは反対側の下面２ｂ、及び下面２ｂに形成された複数のランド２ｆを有する配線基板（ＢＧＡ基板もしくはパッケージ基板等ともいう）２と、主面１ａ及び主面１ａに形成された複数の電極パッド１ｃを有し、かつ配線基板２の上面２ａ上に搭載された半導体チップ１と、配線基板２の複数のボンディングリード２ｃと半導体チップ１の複数の電極パッド１ｃとをそれぞれ電気的に接続する複数のワイヤ（導電性ワイヤ）７と、配線基板２の複数のランド２ｆにそれぞれ設けられた複数の外部端子である半田ボール５とを有している。
すなわち、ＢＧＡ９は、半導体チップ１が配線基板２上に搭載されているとともに配線基板２とワイヤ接続され、さらに半導体チップ１と複数のワイヤ７が樹脂製の封止体４によって封止された半導体パッケージである。
なお、半導体チップ１は、図２に示すように、樹脂ペースト材等のダイボンド材６によって配線基板２の上面２ａに固着されている。すなわち、半導体チップ１の裏面１ｂと配線基板２の上面２ａとがダイボンド材６を介して接合されている。
ここで、半導体チップ１は、例えば、シリコンによって形成され、さらにワイヤ７は、例えば、金線である。また、封止体４を形成する封止用樹脂３（図１３参照）は、例えば、熱硬化性のエポキシ樹脂である。外部端子は、半田材を用いた半田ボール５である。
また、配線基板２は、図３に示すように、各層に複数の配線層を有した多層配線基板である。ガラスエポキシ樹脂等のコア材に対して前記複数の配線層が形成されており、層間の配線部は、ビア配線によって電気的に接続されている。なお、上面２ａに露出する第１ボンディングリード２ｄや第２ボンディングリード２ｅ、及び下面２ｂに露出するランド２ｆ以外の領域は、絶縁膜であるソルダレジスト膜によって覆われている。各層の配線部、ボンディングリード２ｃ、ビア配線及びランド２ｆは、例えば、銅合金から成る。
このように半導体チップ１の電極パッド１ｃからＢＧＡ９の外部端子である半田ボール５までが、ワイヤ７、ボンディングリード２ｃ、配線部、ビア配線及びランド２ｆを介して電気的に接続されている。
ここで、ＢＧＡ９は、比較的大形で、かつ多ピンのものである。
なお、図１に示すように、半導体チップ１の主面１ａの周縁部に形成された複数の電極パッド１ｃは、主面１ａの周縁部に千鳥配列で設けられている。さらに、半導体チップ１の４辺に対応して配線基板２における半導体チップ１の周囲に配置された複数のボンディングリード２ｃも千鳥配列で設けられている。これにより、千鳥配列で２列に設けられた複数の電極パッド１ｃと、同じく２列に設けられた複数のボンディングリード２ｃとをそれぞれワイヤ７で電気的に接続することができる。
すなわち、複数のワイヤ７は、複数の第１のワイヤ７ａと複数の第２のワイヤ７ｂとを含んでおり、その際、２列に設けられた複数の電極パッド１ｃ及び複数のボンディングリード２ｃのうち、外側列の複数の第１電極パッド１ｄと内側列の複数の第１ボンディングリード２ｄとが複数の第１のワイヤ７ａそれぞれによって電気的に接続され、一方、内側列の複数の第２電極パッド１ｅと外側列の複数の第２ボンディングリード２ｅとが複数の第２のワイヤ７ｂそれぞれによって電気的に接続されている。
つまり、複数の第１のワイヤ７ａは、２列に設けられた複数のボンディングリード２ｃのうち内側列の複数の第１ボンディングリード２ｄにそれぞれ電気的に接続され、一方、複数の第２のワイヤ７ｂは、外側列の複数の第２ボンディングリード２ｅにそれぞれ電気的に接続されている。
また、図２及び図３に示すように、複数の第１のワイヤ７ａそれぞれのループ高さは、複数の第２のワイヤ７ｂそれぞれのループ高さより低く形成されている。すなわち、第１のワイヤ７ａと第２のワイヤ７ｂとでは、第２のワイヤ７ｂの内側に第１のワイヤ７ａが配置されるため、ループ高さを、第１のワイヤ７ａより第２のワイヤ７ｂを高くすることで、複数の第１のワイヤ７ａそれぞれと複数の第２のワイヤ７ｂそれぞれとが干渉（接触）しないようになっている。その結果、隣り合った電極パッド１ｃそれぞれに接続させるワイヤ同士を干渉させることなくワイヤリングすることができる。
次に、本実施の形態のＢＧＡ（半導体装置）９の製造方法について説明する。
図４は図１に示す半導体装置の組み立てで用いられる多数個取り基板の構造の一例を示す部分平面図、図５は図１の半導体装置の組み立てにおけるダイボンディング後の構造の一例を示す部分平面図、図６は図１の半導体装置の組み立てにおけるワイヤボンディング後の構造の一例を示す部分平面図である。また、図７は図１の半導体装置の組み立ての樹脂モールディング工程で用いられる樹脂成形金型の合わせ面の構造の一例を示す平面図、図８は図７のＡ−Ａ線に沿って切断した構造の一例を示す部分断面図、図９は図７のＢ−Ｂ線に沿って切断した構造の一例を示す部分断面図である。さらに、図１０は図７に示す樹脂成形金型においてゲート位置で切断した構造の一例を示す部分断面図、図１１は図７に示す樹脂成形金型においてゲート間の位置で切断した構造の一例を示す部分断面図、図１２は図７に示す樹脂成形金型のキャビティに多数個取り基板を配置した構造の一例を示す平面図である。
また、図１３は図１の半導体装置の組み立ての樹脂モールディング工程における樹脂注入時のレジン流れ状態の一例を示す部分平面図、図１４は図１３に示すレジン流れ状態においてゲート位置で切断した構造の一例を示す部分断面図、図１５は図１３に示すレジン流れ状態においてゲート間の位置で切断した構造の一例を示す部分断面図である。さらに、図１６は図１の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を示す部分断面図、図１７は図１の半導体装置の組み立てにおける個片化前の構造の一例を示す部分断面図、図１８は図１の半導体装置の組み立てにおける個片化後の構造の一例を示す部分断面図である。また、図１９は本発明の実施の形態の樹脂成形金型における第１変形例のエアベント位置を示す部分平面図、図２０は本発明の実施の形態の樹脂成形金型における第２変形例のエアベント位置を示す部分平面図、図２１は本発明の実施の形態の多数個取り基板におけるデバイス領域の位置の記号表示の一例を示す平面図である。
まず、図４に示すような複数のデバイス領域１０ｃを有する多数個取り基板１０を準備する。なお、複数のデバイス領域１０ｃは、複数行・複数列でマトリクス配置されており、本実施の形態では、デバイス領域１０ｃが、図１２に示すように２列に合計１４個設けられている場合を一例として説明するが、デバイス領域１０ｃの数は、１４個に限定されるものではなく、２個以上であれば何個であってもよい。
また、多数個取り基板１０を用いて組み立てるため、樹脂モールディング工程では、所謂、ＭＡＰ方式を採用して組み立てを行う。なお、多数個取り基板１０は、上面１０ａ及び上面１０ａとは反対側の下面１０ｂ（図１６参照）を有しており、上面１０ａの複数のデバイス領域１０ｃそれぞれに、図３に示すような複数の接続用端子であるボンディングリード２ｃが形成され、さらに下面１０ｂに複数のランド２ｆが形成されている。
また、多数個取り基板１０の各デバイス領域１０ｃには、図３に示すように複数のボンディングリード２ｃが、内側列と外側列とで２列に半導体チップ１を囲むように形成されている。内側列に設けられている端子が第１ボンディングリード２ｄであり、外側列に設けられている端子が第２ボンディングリード２ｅである。
その後、図５に示すように多数個取り基板１０の上面１０ａの複数のデバイス領域１０ｃに、図３に示すように、それぞれの主面１ａに複数の電極パッド１ｃが形成された複数の半導体チップ１を搭載する。その際、樹脂ペースト材等のダイボンド材６を介して半導体チップ１を多数個取り基板１０に固着する。
なお、各半導体チップ１には、図１に示すようにその主面１ａの周縁部に千鳥配列で複数の電極パッド１ｃが形成されている。すなわち、主面１ａの４つの辺それぞれに沿って外側列の複数の第１電極パッド１ｄと、内側列の複数の第２電極パッド１ｅとが千鳥配列となって配置されている。
その後、図６に示すようにワイヤボンディングを行う。ここでは、半導体チップ１の複数の電極パッド１ｃと多数個取り基板１０の複数のボンディングリード（接続用端子）２ｃとを導電性ワイヤであるワイヤ７によって電気的に接続する。その際、ワイヤ（導電性ワイヤ）７の一例として、金線を用いる場合を説明する。
まず、図１〜図３に示すように、半導体チップ１の主面１ａの千鳥配列の複数の電極パッド１ｃのうち、外側列の第１電極パッド１ｄと、図６に示す多数個取り基板１０のデバイス領域１０ｃにおける内側列の複数の第１ボンディングリード２ｄとを、図３に示すように複数の第１のワイヤ７ａによってそれぞれ電気的に接続する。
すなわち、内側（下段側）に配置される第１のワイヤ７ａを半導体チップ１の４辺に亘って全て接続する。
その後、半導体チップ１の千鳥配列の複数の電極パッド１ｃのうち、内側列の第２電極パッド１ｅと多数個取り基板１０のデバイス領域１０ｃにおける外側列の複数の第２ボンディングリード２ｅとを複数の第２のワイヤ７ｂによってそれぞれ電気的に接続する。
すなわち、外側（上段側）に配置される第２のワイヤ７ｂを半導体チップ１の４辺に亘って全て接続する。
その際、図３に示すように複数の第２のワイヤ７ｂそれぞれのループ高さを、複数の第１のワイヤ７ａそれぞれのループ高さより高くしてワイヤボンディングする。別の言い方をすると、複数の第１のワイヤ７ａそれぞれのループ高さが、複数の第２のワイヤ７ｂそれぞれのループ高さより低くなるようにワイヤボンディングを行う。
したがって、ワイヤボンディングの際には、まず、内側に配置される下段側の第１のワイヤ７ａを低い高さのループで全周に亘ってワイヤボンディングし、その後、外側に配置される上段側の第２のワイヤ７ｂを第１のワイヤ７ａのループ高さより高いループ高さで全周に亘ってワイヤボンディングして多段ワイヤ構造の完成となる。
その後、樹脂モールディングを行う。すなわち、ワイヤボンディングによって半導体チップ１の電極パッド１ｃとデバイス領域１０ｃのボンディングリード２ｃとを電気的に接続した多数個取り基板１０に対して、図１４及び図１５に示すような一対を成す上金型１４と下金型１５とを有する樹脂成形金型１３を用いて樹脂モールディングを行う。その際、上金型１４と下金型１５の何れか一方の金型に封止体形成用の第１のキャビティ１４ａが形成された樹脂成形金型１３のその第１のキャビティ１４ａに多数個取り基板１０を配置し、その後、上金型１４と下金型１５をクランプ（型締め）し、このクランプした状態で第１のキャビティ１４ａに図１３に示すような封止用樹脂３を供給して樹脂モールディングを行う。本実施の形態では、図７に示す上金型１４に封止体形成用の第１のキャビティ１４ａが形成されている場合について説明する。
したがって、樹脂モールディングの際には、樹脂成形金型１３の上金型１４の第１のキャビティ１４ａに多数個取り基板１０を配置し、その後、上金型１４と下金型１５をクランプし、このクランプした状態で第１のキャビティ１４ａに封止用樹脂３を供給して図１６に示す一括封止体８を形成し、これにより、複数の半導体チップ１及び複数のデバイス領域１０ｃを一括封止体８で覆う。
ここで、本実施の形態で用いる樹脂成形金型１３の詳細構造について説明する。
図７は、樹脂成形金型１３（図１０参照）の上金型１４の合わせ面１４ｃ側の構造を上方から眺めたものである。上金型１４には、ＢＧＡ９の封止体部分を形成する第１のキャビティ１４ａが設けられ、さらに図１０及び図１１に示すように、複数のポット１５ｄ列を挟んで第１のキャビティ１４ａと反対側に、複数のポット１５ｄそれぞれと連通する封止体形成用の第２のキャビティ１４ｂが形成されている。
すなわち、樹脂成形金型１３は、マルチポット方式（マルチプランジャ方式）の成形金型であり、したがって、上金型１４においては、下金型１５の複数のポット１５ｄに対応した位置に図７に示すように複数のカル１４ｎが形成され、これらカル１４ｎ列の左右方向の一方の側に封止体形成用の第１のキャビティ１４ａが設けられ、かつ他方の側（反対側）に封止体形成用の第２のキャビティ１４ｂが設けられている。
なお、図１０及び図１１に示すように、下金型１５には、上金型１４の第１のキャビティ１４ａと一対を成す基板配置用の凹部である第１のキャビティ１５ａと、同じく上金型１４の第２のキャビティ１４ｂと一対を成す基板配置用の凹部である第２のキャビティ１５ｂがそれぞれ設けられており、その際、下金型１５において第１のキャビティ１５ａは、ポット１５ｄ列の左右方向の一方の側に設けられ、さらに第２のキャビティ１５ｂは、ポット１５ｄ列の他方の側（反対側）に設けられている。
また、下金型１５には、図１０及び図１１に示すように樹脂充填時に、加熱して封止用樹脂３（図１４参照）となる固形樹脂であるタブレットを配置するポット１５ｄと、溶融後の前記封止用樹脂３を第１のキャビティ１４ａ及び第２のキャビティ１４ｂに向けて押し出すプランジャ１５ｅとが設けられている。
また、図７に示すように上金型１４における第１のキャビティ１４ａには、カル１４ｎを介して図１０に示すポット１５ｄと連通する複数のランナ１４ｐが形成されており、さらに、これらランナ１４ｐは、それぞれゲート１４ｄを介して第１のキャビティ１４ａに連通している。言い換えると、第１のキャビティ１４ａのカル１４ｎ（ポット１５ｄ）側の辺には複数のゲート１４ｄが形成されており、各ランナ１４ｐは、それぞれゲート１４ｄを介して第１のキャビティ１４ａと連通している。
同様に、第２のキャビティ１４ｂ側にも、カル１４ｎを介して前記ポット１５ｄと連通する複数のランナ１４ｐが形成されており、これらランナ１４ｐが、それぞれゲート１４ｄを介して第２のキャビティ１４ｂに連通している。言い換えると、第２のキャビティ１４ｂのカル１４ｎ（ポット１５ｄ）側の辺にも複数のゲート１４ｄが形成されており、各ランナ１４ｐは、それぞれゲート１４ｄを介して第２のキャビティ１４ｂと連通している。
また、図７に示すように上金型１４の第１のキャビティ１４ａは、この第１のキャビティ１４ａに連通する複数のゲート１４ｄに対向する側に第１の辺１４ｅを備え、かつこの第１の辺１４ｅに対向する複数のゲート１４ｄが形成された側に第２の辺１４ｆを備えており、ゲート１４ｄ側の第２の辺１４ｆと第１の辺１４ｅとが対向して配置されている。さらに、第１のキャビティ１４ａは、第１の辺１４ｅ及び第２の辺１４ｆと交差する第３の辺１４ｇと、この第３の辺１４ｇと対向する第４の辺１４ｈとをそれぞれ有している。したがって、開口部が四角形を成す第１のキャビティ１４ａは、第１の辺１４ｅ、第２の辺１４ｆ、第３の辺１４ｇ及び第４の辺１４ｈから成る。
同様に、図７に示すように上金型１４の第２のキャビティ１４ｂは、この第２のキャビティ１４ｂに連通する複数のゲート１４ｄに対向する側に第１の辺１４ｅを備え、かつこの第１の辺１４ｅに対向する複数のゲート１４ｄが形成された側に第２の辺１４ｆを備えており、ゲート１４ｄ側の第２の辺１４ｆと第１の辺１４ｅとが対向して配置されている。さらに、第２のキャビティ１４ｂは、第１の辺１４ｅ及び第２の辺１４ｆと交差する第３の辺１４ｇと、この第３の辺１４ｇと対向する第４の辺１４ｈとをそれぞれ有している。したがって、開口部が四角形を成す第２のキャビティ１４ｂも、第１のキャビティ１４ａと同様に、第１の辺１４ｅ、第２の辺１４ｆ、第３の辺１４ｇ及び第４の辺１４ｈから成る。
これにより、第１のキャビティ１４ａの第２の辺１４ｆに沿って、及び第２のキャビティ１４ｂの第２の辺１４ｆにそれぞれ沿って複数のカル１４ｎ（ポット１５ｄ）が並んで設けられており、それぞれのカル１４ｎ（ポット１５ｄ）と第１のキャビティ１４ａ及び第２のキャビティ１４ｂとが、それぞれ複数のゲート１４ｄ及び複数のランナ１４ｐを介して連通している。すなわち、第１のキャビティ１４ａ側と第２のキャビティ１４ｂ側とで、それぞれのカル１４ｎ（ポット１５ｄ）に対して複数のゲート１４ｄがそれぞれランナ１４ｐを介して連通している。
また、上金型１４の第１のキャビティ１４ａにおいて、複数のゲート１４ｄと対向する第１の辺１４ｅには、複数の第１のエアベント１４ｉが設けられ、かつゲート１４ｄが形成された第２の辺１４ｆには複数の第２のエアベント１４ｊが設けられている。すなわち、図７〜図９に示すように、第１のキャビティ１４ａのゲート１４ｄ側である第２の辺１４ｆには、複数の第２のエアベント１４ｊが設けられ、一方これらと対向する第１の辺１４ｅには、複数の第１のエアベント１４ｉが設けられている。
さらに、第３の辺１４ｇには、第１のキャビティ１４ａに連通する複数の第３のエアベント１４ｋが設けられ、一方、第４の辺１４ｈにも第１のキャビティ１４ａに連通する複数の第４のエアベント１４ｍが設けられている。
同様に、上金型１４の第２のキャビティ１４ｂにおいても、複数のゲート１４ｄと対向する第１の辺１４ｅには、複数の第１のエアベント１４ｉが設けられ、かつゲート１４ｄが形成された第２の辺１４ｆには複数の第２のエアベント１４ｊが設けられている。すなわち、図７〜図９に示すように、第１のキャビティ１４ａのゲート１４ｄ側である第２の辺１４ｆには、複数の第２のエアベント１４ｊが設けられ、一方これらと対向する第１の辺１４ｅには、複数の第１のエアベント１４ｉが設けられている。
さらに、第３の辺１４ｇには、第２のキャビティ１４ｂに連通する複数の第３のエアベント１４ｋが設けられ、一方、第４の辺１４ｈにも第２のキャビティ１４ｂに連通する複数の第４のエアベント１４ｍが設けられている。
以上のように、本実施の形態の樹脂成形金型１３の第１のキャビティ１４ａ及び第２のキャビティ１４ｂでは、四角形のそれぞれのキャビティの４辺全てに複数のエアベントが形成されている。なお、第１のエアベント１４ｉ、第２のエアベント１４ｊ、第３のエアベント１４ｋ及び第４のエアベント１４ｍの各エアベントの深さは、例えば、３０μｍ程度であるが、各エアベントの深さは、３０μｍに限定されるものではない。
また、上金型１４の第１のキャビティ１４ａにおいて、ゲート１４ｄ側の第２の辺１４ｆに設けられた複数の第２のエアベント１４ｊは、隣り合ったカル１４ｎ（ポット１５ｄ）間にそれぞれ形成されているとともに、隣り合ったゲート１４ｄ間にもそれぞれ形成されている。
すなわち、第２の辺１４ｆに形成された複数の第２のエアベント１４ｊは、第２の辺１４ｆにおける隣り合ったカル１４ｎ（ポット１５ｄ）間に対応した位置と、隣り合ったゲート１４ｄ間に対応した位置とに設けられている。
同様に、上金型１４の第２のキャビティ１４ｂにおいても、ゲート１４ｄ側の第２の辺１４ｆに設けられた複数の第２のエアベント１４ｊは、隣り合ったカル１４ｎ（ポット１５ｄ）間にそれぞれ形成されているとともに、隣り合ったゲート１４ｄ間にもそれぞれ形成されている。
つまり、第２のキャビティ１４ｂにおいても、第２の辺１４ｆに形成された複数の第２のエアベント１４ｊは、第２の辺１４ｆにおける隣り合ったカル１４ｎ（ポット１５ｄ）間に対応した位置と、隣り合ったゲート１４ｄ間に対応した位置とに設けられている。
以上のような図７〜図１１に示す一対を成す上金型１４と下金型１５を備えた樹脂成形金型１３を用いて、樹脂成形時に、まず、図１４に示すように下金型１５の第１のキャビティ１５ａと第２のキャビティ１５ｂとに多数個取り基板１０を配置し、さらに多数個取り基板１０上にそれぞれ上金型１４の第１のキャビティ１４ａと第２のキャビティ１４ｂが配置された状態とする。
その後、上金型１４の合わせ面１４ｃと下金型１５の合わせ面１５ｃとが合うように上金型１４と下金型１５をクランプする。このクランプした状態で、多数個取り基板１０の下面１０ｂ側から上金型１４の合わせ面１４ｃ方向を基板を透過して眺めた際には、図１２に示すようにそれぞれの多数個取り基板１０が第１のキャビティ１４ａ及び第２のキャビティ１４ｂに配置されているように見える。
前記クランプ状態で、図１３〜図１５に示すように第１のキャビティ１４ａ及び第２のキャビティ１４ｂに封止用樹脂３を供給して樹脂モールディングを行う。すなわち、図１４及び図１５に示すように、下金型１５のポット１５ｄにおいて加熱溶融した封止用樹脂３をプランジャ１５ｅによって押し出し、第１のキャビティ１４ａ及び第２のキャビティ１４ｂに供給する。
その際、図１３に示すように、各ゲート１４ｄを介して第１のキャビティ１４ａ内に押し出された封止用樹脂３は、レジン流動方向１１に示すように放射状に分散しながら対向する第１の辺１４ｅに向かって進んでいき、複数の半導体チップ１や複数のワイヤ７を覆っていく。これは、ゲート１４ｄが設けられた第２の辺１４ｆと対向する第１の辺１４ｅに複数の第１のエアベント１４ｉが設けられていることで、第１のキャビティ１４ａ内の気泡（空気）が複数の第１のエアベント１４ｉに向かって流れ、この気泡（空気）の流れに案内されて図１４に示すレジン流れ込み１２ｂのように封止用樹脂３も移動するためである。つまり、第１のキャビティ１４ａのゲート１４ｄ側と反対方向の奥側（第１の辺１４ｅ側）に向かって封止用樹脂３が流れる。
なお、本実施の形態の樹脂成形金型１３では、図１３に示すように第１のキャビティ１４ａのゲート１４ｄ側の第２の辺１４ｆにも複数の第２のエアベント１４ｊが設けられている。したがって、ゲート１４ｄを介して第１のキャビティ１４ａ内に押し出され、分散しながら進行する封止用樹脂３は、その一部が、図１３及び図１５に示すように、複数の第２のエアベント１４ｊにもレジン回り込み１２ａとなって流れ込むように移動する。
すなわち、ゲート１４ｄ側に第２のエアベント１４ｊが設けられたことで、ゲート１４ｄの出口の近傍であるゲート１４ｄの脇部への封止用樹脂３の流速も増し、ゲート１４ｄの出口付近の側部方向にも封止用樹脂３が流れ込む。その際、本実施の形態では、ゲート１４ｄの両脇に第２のエアベント１４ｊが設けられているため、ゲート１４ｄの両脇に十分に封止用樹脂３を流れ込ませることができる。
また、図７に示すように第１の辺１４ｅ及び第２の辺１４ｆに交差する第３の辺１４ｇとこの第３の辺１４ｇに対向する第４の辺１４ｈにも、複数の第３のエアベント１４ｋや複数の第４のエアベント１４ｍが設けられているため、第３の辺１４ｇや第４の辺１４ｈの方向に向かう封止用樹脂３の流速も高めることができ、その結果、第３の辺１４ｇや第４の辺１４ｈに向けても十分に封止用樹脂３を流れ込ませることができる。
これにより、封止用樹脂３中に含まれるフィラーを第１のキャビティ１４ａ内で分散させることができる。つまり、ゲート１４ｄ側と対向する第１の辺１４ｅ側だけでなく、ゲート１４ｄ側である第２の辺１４ｆ側にも十分にフィラーを留めさせることができる。さらに、第３の辺１４ｇ側や第４の辺１４ｈ側にも封止用樹脂３とともにフィラーは移動するため、第１のキャビティ１４ａ内におけるフィラーの分布の均一化を図ることができる。
なお、図１４及び図１５に示すように、第２のキャビティ１４ｂにおいても、その４つの各辺に第１のキャビティ１４ａと同様にそれぞれ複数のエアベント（図７に示す第１のエアベント１４ｉ、第２のエアベント１４ｊ、第３のエアベント１４ｋ及び第４のエアベント１４ｍ）が設けられているため、第２のキャビティ１４ｂ内に押し出された封止用樹脂３には、前述した第１のキャビティ１４ａと同様の作用効果が生じ、これによって、第２のキャビティ１４ｂ内においてもフィラーの分布の均一化を図ることができる。
以上のようにして第１のキャビティ１４ａ及び第２のキャビティ１４ｂへの封止用樹脂３の充填を完了し、これによって、図１６に示すように、多数個取り基板１０の上面１０ａ上に一括封止体８を形成する。すなわち、一括封止体８によって、複数の半導体チップ１と複数のワイヤ７とを含む複数のデバイス領域１０ｃを覆って樹脂封止が完了する。
樹脂モールディング終了後、図１６に示すように、多数個取り基板１０の複数のデバイス領域１０ｃそれぞれの下面１０ｂ側に複数の外部端子である半田ボール（ボール電極）５を搭載する。すなわち、多数個取り基板１０の下面１０ｂの複数のランド２ｆに複数の半田ボール５を接合する。
ボール搭載後、図１７に示すように、一括封止体８の表面側にダイシングテープ１６を貼り、その後、図１８に示すように、個片化のための切断を行う。すなわち、ダイシングテープ１６が貼られた状態で、一括封止体８と多数個取り基板１０をダイシング用ブレード等を用いて一緒に切断して個片化し、これにより、図１〜図３に示すＢＧＡ９の組み立て完了となる。
なお、ＢＧＡ９の組み立てとしては、ＭＡＰ方式による樹脂モールディング後、多数個取り基板１０の下面１０ｂ側に半田ボール５を接合する前に、先に個片化を行い、その後、個片化されて形成された配線基板２の下面２ｂに複数の半田ボール５を接合してもよい。すなわち、個片化を行った後に外部端子となる複数の半田ボール５の接合を行ってもよい。
本実施の形態の半導体装置（ＢＧＡ９）の製造方法によれば、第１のキャビティ１４ａ及び第２のキャビティ１４ｂにおいて、それぞれのキャビティのゲート１４ｄが形成された第２の辺１４ｆ側に複数の第２のエアベント１４ｊが設けられたことで、それぞれのキャビティにゲート１４ｄを介して封止用樹脂３を注入した際に、ゲート１４ｄに対向する第１の辺１４ｅ側の第１のエアベント１４ｉに向かう直進的な封止用樹脂３の流れに加えて、ゲート１４ｄ側の第２のエアベント１４ｊに向かう封止用樹脂３の流れを形成することができる。すなわち、ゲート１４ｄ側にも複数の第２のエアベント１４ｊを設けたことで、封止用樹脂３中に含まれるフィラーをある程度ゲート１４ｄの脇に留めさせることができる。
その結果、第１のキャビティ１４ａ内及び第２のキャビティ１４ｂ内でフィラーを分散させることができ、各キャビティ内におけるフィラーの分布の均一化を図ることができる。
これにより、樹脂モールディング後のＢＧＡ（半導体装置）９の反り量の低減化を図ることができ、ＢＧＡ９の実装信頼性を向上させることができる。さらに、ＢＧＡ（半導体装置）９の実装歩留りを向上させることができる。
なお、第１のキャビティ１４ａ及び第２のキャビティ１４ｂそれぞれのゲート１４ｄ側の第２の辺１４ｆを含む４辺（第１の辺１４ｅ、第２の辺１４ｆ、第３の辺１４ｇ及び第４の辺１４ｈ）にエアベント（第１のエアベント１４ｉ、第２のエアベント１４ｊ、第３のエアベント１４ｋ及び第４のエアベント１４ｍ）が設けられていることにより、各キャビティへの樹脂注入時に、それぞれのゲート１４ｄ側の第２の辺１４ｆに向かう封止用樹脂３の流れを形成することができる。
これにより、各キャビティ内での封止用樹脂３の流れを分散させることができ、各キャビティ内のフィラーをさらに分散させてフィラーの分布の更なる均一化を図ることができる。その結果、樹脂モールディング後のＢＧＡ９の反り量の低減化をさらに図ることができ、ＢＧＡ９の実装信頼性や実装歩留りをさらに向上させることができる。
また、本実施の形態のように、各キャビティのゲート１４ｄ側の辺に複数のエアベントを設けることは、大形のＢＧＡ９や取り数を増やして面積が大きくなった多数個取り基板１０を用いて組み立てる場合に、樹脂モールディング時に封止用樹脂３の流路が長くなって封止用樹脂３のゲル化が進行し易くなるため、このようなＢＧＡ９の組み立てに対して、より有効である。
次に、本実施の形態の変形例について説明する。
図１９に示す第１変形例は、第１のキャビティ１４ａ（第２のキャビティ１４ｂについても同じ）について、そのゲート１４ｄ側の第２の辺１４ｆのゲート１４ｄ内側のゲート１４ｄ間のみに第２のエアベント１４ｊが設けられている場合である。すなわち、第２のエアベント１４ｊは、ゲート１４ｄ間には設けられているが、カル１４ｎ（ポット１５ｄ）間に対応した位置には設けられていない。
一方、図２０に示す第２変形例は、第１のキャビティ１４ａ（第２のキャビティ１４ｂについても同じ）のゲート１４ｄ側の第２の辺１４ｆのカル１４ｎ（ポット１５ｄ）間に対応した位置のみに第２のエアベント１４ｊが設けられている場合であり、ゲート１４ｄ内側のゲート１４ｄ間には設けられていない構造となっている。
これら図１９に示す第１変形例及び図２０に示す第２変形例においても、ゲート１４ｄ側の第２の辺１４ｆにある程度の複数の第２のエアベント１４ｊが設けられるため、図７に示す金型と同様の効果を得ることができる。ただし、第１及び第２変形例では、第１のキャビティ１４ａの第２の辺１４ｆに設けられている第２のエアベント１４ｊの数が、図７に示す金型に比較して少ない分、得られる効果の大きさは低減される。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、半導体装置の一例としてＢＧＡ９を取り上げて説明したが、前記半導体装置は、配線基板上に半導体チップ１が搭載されて、かつその組み立てにおいて、キャビティのゲート側にエアベントが設けられた樹脂成形金型を用いてＭＡＰ方式による樹脂モールディングが行われて組み立てられる半導体装置であればよく、ＬＧＡ（Land Grid Array)等であってもよい。
また、前記実施の形態で説明した樹脂成形金型は、その上金型１４と下金型１５の関係が反対であってもよい。すなわち、下金型１５に封止体形成用のキャビティ（第１のキャビティ１４ａと第２のキャビティ１４ｂ）、ゲート１４ｄ、エアベント（第１のエアベント１４ｉ、第２のエアベント１４ｊ、第３のエアベント１４ｋ及び第４のエアベント１４ｍ）、カル１４ｎ及びランナ１４ｐ等が設けられ、一方、上金型１４に基板配置用のキャビティ（第１のキャビティ１５ａと第２のキャビティ１５ｂ）、ポット１５ｄ及びプランジャ１５ｅ等が設けられていてもよい。
また、カル１４ｎ列の左右方向の一方の側に形成された第１のキャビティ１４ａと、その反対の他方の側に形成された第２のキャビティ１４ｂとは、どちらが一方の側で、どちらが他方の側であってもよい。さらに、カル１４ｎ列の左右方向のどちらか一方の側にのみ、第１のキャビティ１４ａもしくは第２のキャビティ１４ｂのどちらかが設けられているものであってもよい。
また、第１のキャビティ１４ａもしくは第２のキャビティ１４ｂにおいて、第１の辺１４ｅ及び第２の辺１４ｆと交差する第３の辺１４ｇ及び第４の辺１４ｈは、どちらが第３の辺１４ｇであっても、もしくは第４の辺１４ｈであってもよい。
本発明は、ＭＡＰ方式を採用した電子装置の組み立てに好適である。
１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ 電極パッド
１ｄ 第１電極パッド
１ｅ 第２電極パッド
２ 配線基板
２ａ 上面
２ｂ 下面
２ｃ ボンディングリード（接続用端子）
２ｄ 第１ボンディングリード
２ｅ 第２ボンディングリード
２ｆ ランド
３ 封止用樹脂
４ 封止体
５ 半田ボール（ボール電極）
６ ダイボンド材
７ ワイヤ（導電性ワイヤ）
７ａ 第１のワイヤ
７ｂ 第２のワイヤ
８ 一括封止体
９ ＢＧＡ（半導体装置）
１０ 多数個取り基板
１０ａ 上面
１０ｂ 下面
１０ｃ デバイス領域
１１ レジン流動方向
１２ａ レジン回り込み
１２ｂ レジン流れ込み
１３ 樹脂成形金型
１４ 上金型
１４ａ 第１のキャビティ
１４ｂ 第２のキャビティ
１４ｃ 合わせ面
１４ｄ ゲート
１４ｅ 第１の辺
１４ｆ 第２の辺
１４ｇ 第３の辺
１４ｈ 第４の辺
１４ｉ 第１のエアベント
１４ｊ 第２のエアベント
１４ｋ 第３のエアベント
１４ｍ 第４のエアベント
１４ｎ カル
１４ｐ ランナ
１５ 下金型
１５ａ 第１のキャビティ
１５ｂ 第２のキャビティ
１５ｃ 合わせ面
１５ｄ ポット
１５ｅ プランジャ
１６ ダイシングテープ

Claims (10)

  1. それぞれに半導体チップが搭載される複数のデバイス領域を有する多数個取り基板を用いた半導体装置の製造方法であって、
    （ａ）上面及び前記上面とは反対側の下面を有し、前記上面の前記複数のデバイス領域それぞれに複数の接続用端子が形成された前記多数個取り基板を準備する工程と、
    （ｂ）それぞれの主面に複数の電極パッドが形成された複数の半導体チップを、前記多数個取り基板の前記上面の前記複数のデバイス領域に搭載する工程と、
    （ｃ）前記半導体チップと前記多数個取り基板とを電気的に接続した後、一対を成す上金型と下金型の何れか一方の金型に第１のキャビティが形成された樹脂成形金型の前記第１のキャビティに前記多数個取り基板を配置し、その後、前記上金型と前記下金型をクランプし、前記クランプした状態で、前記第１のキャビティに封止用樹脂を供給して一括封止体を形成して、前記複数の半導体チップ及び前記複数のデバイス領域を前記一括封止体で覆う工程と、
    （ｄ）前記一括封止体と前記多数個取り基板を切断して個片化する工程と、
    を有し、
    前記第１のキャビティが形成された前記一方の金型には、前記第１のキャビティに連通するゲートと対向する前記第１のキャビティの第１の辺に複数の第１のエアベントが設けられ、前記ゲートが形成された前記第１のキャビティの第２の辺に複数の第２のエアベントが設けられていることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記第１のキャビティは、前記第１及び第２の辺と交差する第３の辺と、前記第３の辺と対向する第４の辺とを有し、前記金型は、前記第１のキャビティに連通し、かつ前記第３の辺に設けられた第３のエアベント、及び前記第１のキャビティに連通し、かつ前記第４の辺に設けられた第４のエアベントを備えることを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、前記多数個取り基板は、前記複数のデバイス領域が複数行・複数列で形成されたマトリクス基板であることを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、前記第１のキャビティの前記第２の辺に沿って、それぞれに前記ゲートを介して前記第１のキャビティに連通する複数のポットが並んで設けられていることを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、前記複数のポット列を挟んで前記第１のキャビティと反対側に、前記複数のポットそれぞれと連通する第２のキャビティが形成されていることを特徴とする半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法において、前記第１のキャビティの前記第２の辺の隣り合った前記ポット間に対応した位置に前記第２のエアベントが形成されていることを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、それぞれの前記ポットに対して複数の前記ゲートが連通していることを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、隣り合った前記ゲート間に前記第２のエアベントが形成されていることを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、前記半導体チップの前記複数の電極パッドと前記多数個取り基板の前記複数の接続用端子とが導電性ワイヤによって電気的に接続されていることを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、前記多数個取り基板の前記複数のデバイス領域それぞれの下面、または前記多数個取り基板が個片化されて形成された配線基板の下面に複数のボール電極が接合されていることを特徴とする半導体装置の製造方法。
JP2010068638A 2010-03-24 2010-03-24 半導体装置の製造方法 Pending JP2011204786A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010068638A JP2011204786A (ja) 2010-03-24 2010-03-24 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010068638A JP2011204786A (ja) 2010-03-24 2010-03-24 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2011204786A true JP2011204786A (ja) 2011-10-13

Family

ID=44881162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010068638A Pending JP2011204786A (ja) 2010-03-24 2010-03-24 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2011204786A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019075498A (ja) * 2017-10-18 2019-05-16 三菱電機株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019075498A (ja) * 2017-10-18 2019-05-16 三菱電機株式会社 半導体装置の製造方法

Similar Documents

Publication Publication Date Title
CN102593015B (zh) 半导体器件的制造方法
JP5598787B2 (ja) 積層型半導体装置の製造方法
US20030218245A1 (en) Semiconductor device and a method of manufacturing the same
US20090017583A1 (en) Double encapsulated semiconductor package and manufacturing method thereof
KR101894125B1 (ko) 반도체 장치의 제조 방법
US9443823B2 (en) Semiconductor device including filling material provided in space defined by three semiconductor chips
US20140091479A1 (en) Semiconductor device with stacked semiconductor chips
JP5667381B2 (ja) 半導体装置及びその製造方法
US9362194B2 (en) Semiconductor chip covered with sealing resin having a filler material
JP2011003764A (ja) 半導体装置及びその製造方法
JP2014204082A (ja) 半導体装置の製造方法
JP5579982B2 (ja) 半導体装置の中間構造体及び中間構造体の製造方法
JP2014027216A (ja) 半導体装置およびその製造方法
JP2011204786A (ja) 半導体装置の製造方法
JP2010212628A (ja) 半導体装置の製造方法
KR100564623B1 (ko) 크랙을 예방하는 반도체 패키지 및 그 제조방법
JP2014096488A (ja) 半導体装置およびその製造方法
JP3881189B2 (ja) 半導体装置の製造方法
JP2007095964A (ja) 半導体装置の製造方法
JP4477976B2 (ja) 半導体装置の製造方法
JP2003243433A (ja) 樹脂封止型半導体装置の製造方法
JP2002280402A (ja) 半導体装置及びその製造方法
JP2004056032A (ja) 半導体装置の製造方法
WO2014119477A1 (ja) 半導体装置及び半導体装置の製造方法
JP2011233672A (ja) 半導体装置および半導体装置の製造方法