KR101894125B1 - 반도체 장치의 제조 방법 - Google Patents

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줌뻬이 곤노
다까후미 니시따
겐지 사까따
노부히로 기노시따
미찌아끼 스기야마
즈요시 기다
요시히로 오노
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/83862—Heat curing
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Abstract

배선 기판 위에, 평면으로 보았을 때 평면 사이즈가 다른 제1 반도체 칩과 제2 반도체 칩을, 접착재를 개재하여 각각 적층하는 반도체 장치의 제조 방법으로서, 상대적으로 평면 사이즈가 작은 제1 반도체 칩 위에 상대적으로 평면 사이즈가 큰 제2 반도체 칩을 탑재한다. 또한, 제1 및 제2 반도체 칩을 탑재한 후, 제1 및 제2 반도체 칩을 수지로 밀봉한다. 여기서, 제2 반도체 칩과 배선 기판의 간극은, 수지로 밀봉하기 전에, 제1 및 제2 반도체 칩을 탑재할 때 사용한 접착재로 미리 막혀 있는 것이다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 예를 들어 평면 사이즈가 서로 다른 복수의 반도체 칩을 적층하는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
일본 특허공개 제2005-191053호 공보(특허문헌 1)에는, 플립 칩 접속 방식에 의해, 패키지 기판 위에 반도체 칩을 탑재하는 반도체 장치의 제조 방법이 기재되어 있다. 특허문헌 1에는, 패키지 기판 위에, NCP(Non-Conductive Paste)를 개재하여 반도체 칩을 배치한 후, 칩 이면을 가압하여 반도체 칩을 패키지 기판에 접속하는 것이 기재되어 있다.
또한, 일본 특허공개 제2010-251408호 공보(특허문헌 2)나, 일본 특허 공개 제2011-187574호 공보(특허문헌 3)에는, 적층된 복수의 반도체 칩의 각각에 관통 전극이 형성되고, 이 관통 전극을 개재하여 복수의 반도체 칩이 전기적으로 접속된 반도체 장치가 기재되어 있다.
또한, 일본 특허공개 제2000-299431호 공보(특허문헌 4)나, 일본 특허 공개 제2002-26236호 공보(특허문헌 5)에는, 이하의 내용이 기재되어 있다. 제1 반도체 칩(제1 반도체 소자)을 이방성 도전 접착제(언더필재)를 개재하여 회로 기판(기판)에 탑재할 때, 이방성 도전 접착제의 일부를 제1 반도체 칩의 외부로 비어져 나오게 한다. 그리고, 비어져 나온 수지인 지지부 및 제1 반도체 칩의 위에 접착제(다이 본딩용 접착제)를 개재하여 제2 반도체 칩(제2 반도체 소자)을 탑재한다.
일본 특허공개 제2005-191053호 공보 일본 특허공개 제2010-251408호 공보 일본 특허공개 제2011-187574호 공보 일본 특허공개 제2000-299431호 공보 일본 특허공개 제2002-26236호 공보
본원 발명자는, 배선 기판 위에 평면 사이즈(외형 치수)가 서로 다른 복수의 반도체 칩을 적층한 반도체 장치의 성능을 향상시키는 기술을 검토하였다. 이 일환으로서, 반도체 칩 간의 전송 속도를 향상시키기 위해 복수의 반도체 칩 중, 하단측에 배치되는 반도체 칩에 관통 전극을 형성하고, 이 관통 전극을 개재하여 복수의 반도체 칩을 서로, 또한 전기적으로 접속하는 기술에 대하여 검토하였다. 그 결과, 하단측의 반도체 칩의 평면 사이즈가 상단측의 반도체 칩의 평면 사이즈보다도 작은 경우, 반도체 장치의 신뢰성 면에서 문제가 발생한다는 사실을 본원 발명자는 알아내었다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술(記述) 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 의한 반도체 장치의 제조 방법은, 배선 기판 위에 제1 접착재를 배치한 후, 상기 배선 기판 위에 제1 반도체 칩을 탑재하는 공정을 포함한다. 또한, 반도체 장치의 제조 방법은, 상기 반도체 칩의 제1 이면 위 및 상기 제1 반도체 칩으로부터 노출되는 상기 제1 접착재의 노출면 위에 제2 접착재를 배치한 후, 상기 제1 반도체 칩의 상기 제1 이면 위에 제2 반도체 칩을 탑재하는 공정을 포함한다. 또한, 반도체 장치의 제조 방법은, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 수지로 밀봉하는 공정을 포함한다.
여기서, 상기 제1 반도체 칩은, 제1 표면, 상기 제1 표면에 형성된 복수의 제1 표면 전극, 상기 제1 표면과 반대측의 제1 이면, 제1 이면에 형성되는 복수의 제1 이면 전극, 및 상기 제1 표면 및 상기 제1 이면 중 한쪽으로부터 다른 쪽을 향해 관통하도록 각각 형성된 복수의 관통 전극을 갖는다. 또한, 상기 제2 반도체 칩의 평면 사이즈는, 상기 제1 반도체 칩의 평면 사이즈보다도 크다. 또한, 상기 제2 반도체 칩과 상기 배선 기판의 간극이 상기 제1 및 제2 접착재로 막힌 상태로 상기 수지에 의한 밀봉을 행하는 것이다.
상기 일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은, 일 실시 형태인 반도체 장치의 사시도이다.
도 2는, 도 1에 도시한 반도체 장치의 하면도이다.
도 3은, 도 1에 도시한 밀봉체를 제거한 상태에서 배선 기판 위의 반도체 장치의 내부 구조를 나타내는 투시 평면도이다.
도 4는, 도 1의 A-A선을 따른 단면도이다.
도 5는, 도 4에 도시한 A부의 확대 단면도이다.
도 6은, 도 4에 도시한 메모리 칩의 표면측을 나타내는 평면도이다.
도 7은, 도 6에 도시한 메모리 칩의 이면측의 일례를 나타내는 평면도이다.
도 8은, 도 4에 도시한 로직 칩의 표면측을 나타내는 평면도이다.
도 9는, 도 8에 도시한 로직 칩의 이면측의 일례를 나타내는 평면도이다.
도 10은, 도 4의 B부의 확대 단면도이다.
도 11은, 도 1 내지 도 10을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 나타내는 설명도이다.
도 12는, 도 11에 도시한 기판 준비 공정에 의해 준비하는 배선 기판의 전체 구조를 나타내는 평면도이다.
도 13은, 도 12에 도시한 디바이스 영역 1개만큼의 확대 평면도이다.
도 14는, 도 13의 A-A선을 따른 확대 단면도이다.
도 15는, 도 13의 반대측 면을 나타내는 확대 평면도이다.
도 16은, 도 13에 도시한 칩 탑재 영역에 접착재를 배치한 상태를 나타내는 확대 평면도이다.
도 17은, 도 16의 A-A선을 따른 확대 단면도이다.
도 18은, 도 7에 도시한 관통 전극을 구비한 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다.
도 19는, 도 18에 이어지는 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다.
도 20은, 도 16에 도시한 배선 기판의 칩 탑재 영역 위에 로직 칩 LC를 탑재한 상태를 나타내는 확대 평면도이다.
도 21은, 도 20의 A-A선을 따른 확대 단면도이다.
도 22는, 도 11에 도시한 제1 칩 탑재 공정의 상세한 플로우를 나타내는 설명도로서, 칩 탑재 영역 위에 반도체 칩을 탑재한 상태를 모식적으로 나타내는 설명도이다.
도 23은, 도 11에 도시한 제1 칩 탑재 공정의 상세한 플로우를 나타내는 설명도로서, 도 22에 도시한 반송 지그를 제거하고, 가열 지그를 반도체 칩의 이면측으로 누른 상태를 나타내는 설명도이다.
도 24는, 도 11에 도시한 제1 칩 탑재 공정의 상세한 플로우를 나타내는 설명도로서, 반도체 칩을 가열하고, 배선 기판과 전기적으로 접속한 상태를 나타내는 설명도이다.
도 25는, 도 20에 도시한 반도체 칩의 이면 및 그 주위에 접착재를 배치한 상태를 나타내는 확대 평면도이다.
도 26은, 도 25의 A-A선을 따른 확대 단면도이다.
도 27은, 도 4에 도시한 메모리 칩의 적층체의 조립 공정의 개요를 모식적으로 나타내는 설명도이다.
도 28은, 도 27에 이어지는 메모리 칩의 적층체의 조립 공정의 개요를 모식적으로 나타내는 설명도이다.
도 29는, 도 25에 도시한 로직 칩의 이면 위에 메모리 칩의 적층체를 탑재한 상태를 나타내는 확대 평면도이다.
도 30은, 도 29의 A-A선을 따른 확대 단면도이다.
도 31은, 도 11에 도시한 제2 칩 탑재 공정의 상세한 플로우를 나타내는 설명도로서, 로직 칩 위에 메모리 칩의 적층체를 탑재한 상태를 모식적으로 나타내는 설명도이다.
도 32는, 도 11에 도시한 제2 칩 탑재 공정의 상세한 플로우를 나타내는 설명도로서, 도 31에 도시한 반송 지그를 제거하고, 가열 지그를 적층체의 이면측으로 누른 상태를 나타내는 설명도이다.
도 33은, 도 11에 도시한 제2 칩 탑재 공정의 상세한 플로우를 나타내는 설명도로서, 도 31에 도시한 유지 지그를 제거할 때, 적층체가 기운 상태를 나타내는 설명도이다.
도 34는, 도 11에 도시한 제2 칩 탑재 공정의 상세한 플로우를 나타내는 설명도로서, 적층체를 가열하고, 로직 칩과 전기적으로 접속한 상태를 나타내는 설명도이다.
도 35는, 도 30에 도시한 배선 기판 위에 밀봉체를 형성하고, 적층된 복수의 반도체 칩을 밀봉한 상태를 나타내는 확대 단면도이다.
도 36은, 도 35에 도시한 밀봉체의 전체 구조를 나타내는 평면도이다.
도 37은, 밀봉체를 성형하는 성형 금형 내에 도 30에 도시한 배선 기판을 배치한 상태를 나타내는 주요부 단면도이다.
도 38은, 도 37에 도시한 성형 금형 내에 수지를 공급한 상태를 나타내는 주요부 단면도이다.
도 39는, 도 37에 도시한 성형 금형 내가 수지로 채워진 상태를 나타내는 주요부 단면도이다.
도 40은, 도 39에 도시한 배선 기판을 성형 금형으로부터 취출한 상태를 나타내는 주요부 단면도이다.
도 41은, 도 35에 도시한 배선 기판의 복수의 랜드 위에 땜납 볼을 접합한 상태를 나타내는 확대 단면도이다.
도 42는, 도 41에 도시한 다수개 취득 배선 기판을 개편화한 상태를 나타내는 단면도이다.
도 43은, 도 4에 도시한 반도체 장치에 대한 변형예의 개요를 나타내는 주요부 단면도이다.
도 44는, 도 4에 도시한 반도체 장치에 대한 다른 변형예의 개요를 나타내는 주요부 단면도이다.
도 45는, 도 44에 도시한 반도체 장치에 대한 변형예의 개요를 나타내는 주요부 단면도이다.
도 46은, 도 45의 A부의 확대 단면도이다.
도 47은, 도 4에 도시한 반도체 장치에 대한 다른 변형예의 개요를 나타내는 주요부 단면도이다.
도 48은, 도 47의 A부의 확대 단면도이다.
도 49는, 도 4에 도시한 반도체 장치에 대한 다른 변형예를 나타내는 주요부 단면도이다.
도 50은, 도 31 내지 도 34와는 다른 검토예에 있어서, 적층체가 기운 상태를 나타내는 설명도이다.
도 51은, 도 39에 대한 검토예를 나타내는 주요부 단면도이다.
(본원에 있어서의 기재 형식·기본적 용어·용법의 설명)
본원에 있어서, 실시 형태의 기재는, 필요에 따라 편의상 복수의 섹션 등으로 나누어 기재하지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이들은 서로 독립된 별개의 것이 아니라, 기재의 전후를 막론하고, 단일한 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 모두의 변형예 등이다. 또한, 원칙으로서, 동일한 부분은 반복된 설명을 생략한다. 또한, 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A로 이루어지는 X」 등이라 하여도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대하여 말하자면, 「A를 주요한 성분으로서 포함하는 X」등의 의미이다. 예를 들어, 「실리콘 부재」등이라 하여도, 순수한 실리콘으로 한정되는 것이 아니라, SiGe(실리콘·게르마늄) 합금이나 그 밖의 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 함유하는 부재도 포함하는 것임은 물론이다. 또한, 금도금, Cu층, 니켈도금 등이라 하여도, 그렇지 않다는 취지를 특별히 명시한 경우를 제외하고, 순수한 것뿐만 아니라, 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
또한, 특정한 수치, 수량으로 언급하였을 때에도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과한 수치이어도 되고, 그 특정한 수치 미만의 수치이어도 된다.
또한, 실시 형태의 각 도면 중에 있어서, 동일 또는 마찬가지의 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄된 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니라도, 공극이 아님을 명시하기 위해서나, 혹은 영역의 경계를 명시하기 위해서, 해칭이나 도트 패턴을 넣는 경우가 있다.
(실시 형태)
본 실시 형태에서는, 복수의 반도체 칩을 적층한 반도체 장치의 예로서, 연산 처리 회로가 형성된 반도체 칩 위에 메모리 회로가 형성된 복수의 반도체 칩을 적층한 실시 형태를 예로 들어 설명한다. 도 1은, 본 실시 형태의 반도체 장치의 사시도, 도 2는, 도 1에 도시한 반도체 장치의 하면도이다. 또한, 도 3은, 도 1에 도시한 밀봉체를 제거한 상태에서 배선 기판 위의 반도체 장치의 내부 구조를 나타내는 투시 평면도이다. 또한, 도 4는, 도 1의 A-A선을 따른 단면도이다. 또한, 도 1 내지 도 4에서는, 도면을 쉽게 보기 위해서, 단자 수를 적게 하여 나타내고 있지만, 단자(본딩 리드(2f), 랜드(2g), 땜납 볼(5))의 수는, 도 1 내지 도 4에 도시한 형태로는 한정되지 않는다. 또한, 도 3에서는, 로직 칩 LC와 메모리 칩 MC4의 평면으로 보았을 때의 위치 관계나 평면 사이즈의 차이를 잘 보이게 하기 위해서, 로직 칩 LC의 윤곽을 점선으로 나타내고 있다.
<반도체 장치>
우선, 본 실시 형태의 반도체 장치(1)의 개요 구성에 대하여, 도 1 내지 도 4를 이용하여 설명한다. 본 실시 형태의 반도체 장치(1)는, 배선 기판(2), 배선 기판(2) 위에 탑재된 복수의 반도체 칩(3)(도 4 참조) 및 복수의 반도체 칩(3)을 밀봉하는 밀봉체(4: 수지체)를 구비한다.
도 4에 도시한 바와 같이, 배선 기판(2)은 복수의 반도체 칩(3)이 탑재된 상면(2a: 면, 주면, 칩 탑재면), 상면(2a)과는 반대측의 하면(2b: 면, 주면, 실장면) 및 상면(2a)과 하면(2b)의 사이에 배치된 측면(2c)을 갖고, 도 2 및 도 3에 도시한 바와 같이 평면으로 보았을 때 사각형의 외형 형상을 이룬다. 도 2 및 도 3에 도시한 예에서는, 배선 기판(2)의 평면 사이즈(평면으로 보았을 때의 치수, 상면(2a) 및 하면(2b)의 치수, 외형 사이즈)는, 예를 들어 한 변의 길이가 14㎜ 정도의 정사각형을 이룬다. 또한, 배선 기판(2)의 두께(높이), 즉 도 4에 도시한 상면(2a)으로부터 하면(2b)까지의 거리는, 예를 들어 0.3㎜ 내지 0.5㎜ 정도이다.
배선 기판(2)은, 상면(2a) 측에 탑재된 반도체 칩(3)과 실장 기판(도시생략)을 전기적으로 접속하기 위한 인터포저로서, 상면(2a)측과 하면(2b)측을 전기적으로 접속하는 복수의 배선층(도 4에 도시한 예에서는 4층)을 갖는다. 각 배선층에는, 복수의 배선(2d) 및 복수의 배선(2d) 간, 및 인접하는 배선층 간을 절연하는 절연층(2e: 코어층)이 형성되어 있다. 또한, 배선(2d)에는, 절연층(2e)의 상면 또는 하면에 형성되는 배선(2d1), 및 절연층(2e)을 두께 방향으로 관통하도록 형성되어 있는 층간 도전로인 비아 배선(2d2)이 포함된다.
또한, 배선 기판(2)의 상면(2a)에는, 반도체 칩(3)과 전기적으로 접속되는 단자인, 복수의 본딩 리드(2f: 단자, 칩 탑재면측 단자, 전극)가 형성되어 있다. 한편, 배선 기판(2)의 하면(2b)에는, 실장 기판(도시생략)과 전기적으로 접속하기 위한 단자, 즉, 반도체 장치(1)의 외부 접속 단자인 복수의 땜납 볼(5)이 접합된, 복수의 랜드(2g)가 형성되어 있다. 복수의 본딩 리드(2f)와 복수의 랜드(2g)는 복수의 배선(2d)을 개재하여, 각각 전기적으로 접속되어 있다. 또한, 본딩 리드(2f)나 랜드(2g)에 접속되는 배선(2d)은, 본딩 리드(2f)나 랜드(2g)와 일체로 형성되므로, 도 4에서는, 본딩 리드(2f) 및 랜드(2g)를 배선(2d)의 일부로서 나타내고 있다.
또한, 배선 기판(2)의 상면(2a) 및 하면(2b)은, 절연막(2h, 2k: 솔더 레지스트막)에 의해 덮여 있다. 배선 기판(2)의 상면(2a)에 형성된 배선(2d)은 절연막(2h)으로 덮여 있다. 절연막(2h)에는 개구부가 형성되고, 이 개구부에 있어서, 복수의 본딩 리드(2f)의 적어도 일부(반도체 칩(3)과의 접합부, 본딩 영역)가 절연막(2h)으로부터 노출되어 있다. 또한, 배선 기판(2)의 하면(2b)에 형성된 배선(2d)은 절연막(2k)으로 덮여 있다. 절연막(2k)에는 개구부가 형성되고, 이 개구부에 있어서, 복수의 랜드(2g)의 적어도 일부(땜납 볼(5)과의 접합부)가 절연막(2k)으로부터 노출되어 있다.
또한, 도 4에 도시한 바와 같이, 배선 기판(2)의 하면(2b)의 복수의 랜드(2g)에 접합되는 복수의 땜납 볼(5: 외부 단자, 전극, 외부 전극)은, 도 2에 도시한 바와 같이 행렬 형상(어레이 형상, 매트릭스 형상)으로 배치되어 있다. 또한, 도 2에서는 도시를 생략하였지만, 복수의 땜납 볼(5)이 접합되는 복수의 랜드(2g: 도 4 참조)도 행렬 형상(매트릭스 형상)으로 배치되어 있다. 이와 같이, 배선 기판(2)의 실장면측에, 복수의 외부 단자(땜납 볼(5), 랜드(2g))를 행렬 형상으로 배치하는 반도체 장치를, 에리어 어레이형 반도체 장치라 한다. 에리어 어레이형 반도체 장치는, 배선 기판(2)의 실장면(하면(2b))측을, 외부 단자의 배치 스페이스로서 유효 활용할 수 있으므로, 외부 단자 수가 증대하여도 반도체 장치의 실장 면적의 증대를 억제할 수 있는 점에서 바람직하다. 즉, 고기능화, 고집적화에 수반하여, 외부 단자 수가 증대한 반도체 장치를 공간 절약하여 실장할 수 있다.
또한, 반도체 장치(1)는, 배선 기판(2) 위에 탑재되는 복수의 반도체 칩(3)을 구비하고 있다. 복수의 반도체 칩(3)은, 배선 기판(2)의 상면(2a) 위에 적층되어 있다. 또한, 복수의 반도체 칩(3)의 각각은, 표면(3a: 주면, 상면), 표면(3a)과는 반대측의 이면(3b: 주면, 하면), 및 표면(3a)과 이면(3b)의 사이에 위치하는 측면(3c)을 갖고, 도 3에 도시한 바와 같이 평면으로 보았을 때 사각형의 외형 형상을 이룬다. 이와 같이, 복수의 반도체 칩을 적층함으로써, 반도체 장치(1)를 고기능화시킨 경우라도, 실장 면적을 저감할 수 있다.
도 3 및 도 4에 도시한 예에서는, 최하단(배선 기판(2)에 가장 가까운 위치)에 탑재되는 반도체 칩(3)은, 연산 처리 회로가 형성된 로직 칩(반도체 칩) LC이다. 한편, 로직 칩의 상단에 탑재되는 반도체 칩(3)은, 로직 칩 LC와의 사이에서 통신하는 데이터를 기억하는 주기억 회로(기억 회로)가 형성된, 메모리 칩(반도체 칩) MC1, MC2, MC3, MC4이다. 또한, 로직 칩 LC에는, 상기한 연산 처리 회로 외에, 메모리 칩 MC1, MC2, MC3, MC4의 주기억 회로의 동작을 제어하는 제어 회로가 형성되어 있다. 또한, 로직 칩 LC에는, 예를 들어 캐시 메모리 등, 상기한 주기억 회로보다도 용량이 작은 기억 회로가 형성되어 있다. 또한, 로직 칩 LC에는, 외부 기기(도시생략)와의 사이에서 신호의 입출력을 행하는 외부 인터페이스 회로가 형성되어 있다. 또한, 로직 칩 LC에는, 내부 기기(예를 들어 메모리 칩 MC1, MC2, MC3, MC4)와의 사이에서 신호의 입출력을 행하는 내부 인터페이스 회로가 형성되어 있다.
로직 칩 LC와 같이, 어떤 장치나 시스템의 동작에 필요한 회로가 하나의 반도체 칩(3)에 집약하여 형성된 것을, SoC(System on a Chip)라 한다. 또한, 반도체 장치(1)와 같이, 어떤 장치나 시스템의 동작에 필요한 회로가 하나의 반도체 장치(1)에 집약하여 형성된 것을, SIP(System In Package)라 한다.
여기서, 동작시키는 장치나 시스템에 따라서, 필요한 주기억 회로의 용량은 변화한다. 이로 인해, 도 4에 도시한 예에서는, SoC인 로직 칩 LC와는 별도로, 주기억 회로를 구비한 메모리 칩 MC1, MC2, MC3, MC4를 탑재하고, 로직 칩 LC와 메모리 칩 MC1, MC2, MC3, MC4를 전기적으로 접속하고 있다. 이에 의해, 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4의 범용성을 향상시킬 수 있다. 또한, 도 4에서는, 하나의 로직 칩 LC 위에 4개의 메모리 칩 MC1, MC2, MC3, MC4를 적층한 예를 나타내고 있지만, 반도체 칩(3)의 적층 수에는 다양한 변형예가 있다. 도시는 생략하였지만, 예를 들어 최소한의 구성으로서는, 하나의 로직 칩 LC 위에 하나의 메모리 칩 MC1을 탑재하는 변형예에 적용할 수 있다. 또한, 로직 칩 LC와 메모리 칩 MC1, MC2, MC3, MC4를 전기적으로 접속하는 방법은, 후에 상세히 설명한다.
상기한 바와 같이, 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4의 범용성을 향상시키는 관점에서는, 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4의 평면 사이즈(평면으로 보았을 때 치수, 표면(3a) 및 이면(3b)의 치수, 외형 사이즈)는, 각 반도체 칩(3)의 기능을 달성 가능한 범위 내에서 최소화하는 것이 바람직하다. 로직 칩 LC는, 회로 소자의 집적도를 향상시킴으로써 평면 사이즈를 저감할 수 있다. 한편, 평면 사이즈에 따라서, 주기억 회로의 용량이나 전송 속도(예를 들어 데이터버스의 폭에 의한 데이터 전송량)가 변화하므로, 평면 사이즈의 소형화에는 한계가 있다.
이로 인해, 도 4에 도시한 예에서는, 메모리 칩 MC4의 평면 사이즈는, 로직 칩 LC의 평면 사이즈보다도 크다. 예를 들어, 메모리 칩 MC4의 평면 사이즈는, 한 변의 길이가 8㎜ 내지 10㎜ 정도의 사각형인 것에 비하여, 로직 칩 LC의 평면 사이즈는, 한 변의 길이가 5㎜ 내지 6㎜ 정도의 사각형이다. 또한, 도시는 생략하였지만, 도 4에 도시한 메모리 칩 MC1, MC2, MC3의 평면 사이즈는, 메모리 칩 MC4의 평면 사이즈와 동일하다.
또한, 상기한 바와 같이, 로직 칩 LC에는, 외부 기기(도시생략)와의 사이에서 신호의 입출력을 행하는 외부 인터페이스 회로가 형성되므로, 외부 기기와의 전송 거리를 단축하는 관점에서, 복수의 반도체 칩(3)의 적층 순은, 로직 칩 LC를 최하단, 즉, 배선 기판(2)에 가장 가까운 위치에 탑재하는 것이 바람직하다. 즉, 반도체 장치(1)와 같이 평면 사이즈가 작은 반도체 칩(3: 로직 칩 LC) 위에 평면 사이즈가 큰 반도체 칩(3: 메모리 칩 MC1, MC2, MC3, MC4)을 적층하는 구성이 된다. 이로 인해, 도 4에 도시한 바와 같이, 최하단의 반도체 칩(3: 로직 칩 LC)의 주연부의 외측 영역에서는, 상단측의 반도체 칩(3: 메모리 칩 MC1)과 배선 기판(2)의 상면(2a)의 사이에 간극이 발생한다.
본 실시 형태에서는, 이 간극을 매립하도록, 상단측의 반도체 칩(3: 메모리 칩 MC1)과 배선 기판(2)의 상면(2a)의 사이에 접착재(절연성 접착재) NCL이 배치되어 있다. 다시 말하면, 상단측의 반도체 칩(3: 메모리 칩 MC1)과 배선 기판(2)의 상면(2a) 사이의 간극은, 접착재 NCL에 의해 막혀 있다. 이 접착재 NCL은, 배선 기판(2) 위에 로직 칩 LC를 접착 고정하는 접착재(절연성 접착재) NCL1과, 로직 칩 LC 위에 메모리 칩 MC1을 접착 고정하는 접착재(절연성 접착재) NCL2를 포함한다.
본 실시 형태에서는, 도 4에 도시한 바와 같이, 접착재 NCL1의 주연부, 특히, 측면(로직 칩 LC의 측면과 배열하는 면)이 접착재 NCL2로 덮여 있다. 그리고, 접착재 NCL2는, 도 4에 도시한 바와 같이, 메모리 칩(적어도 메모리 칩 MC1)의 측면을 덮도록, 필릿이 형성되어 있다. 또한, 이 접착재 NCL2의 필릿의 일부는, 메모리 칩의 주연부(측면)보다도 외측(로직 칩 LC로부터 이격되는 방향)으로 형성되어 있다. 또한, 접착재 NCL1, NCL2는, 각각 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어진다. 그로 인해, 서로 인접하는 접합부(로직 칩 LC와 배선 기판(2)의 접합부, 로직 칩 LC와 메모리 칩 MC1의 접합부) 간을 전기적으로 절연할 수 있다. 접착재 NCL에 의해, 메모리 칩 MC1과 배선 기판(2)의 상면(2a) 사이의 간극을 막는 상세한 방법, 및 그 효과에 대해서는, 후술하는 반도체 장치의 제조 방법을 설명할 때 상세히 설명한다.
또한, 도 4에 도시한 예에서는, 복수의 메모리 칩 MC1, MC2, MC3, MC4의 사이에는, 밀봉체(4)와는 다른 밀봉체(6: 칩 적층체용 밀봉체, 칩 적층체용 수지체)가 배치되고, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS는 밀봉체(6)에 의해 밀봉되어 있다. 밀봉체(6)는, 복수의 메모리 칩 MC1, MC2, MC3, MC4의 표면(3a) 및 이면(3b)에 밀착하도록 매립되고, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS는, 각 반도체 칩(3) 사이의 접합부 및 밀봉체(6)에 의해 일체화된다. 또한, 밀봉체(6)는, 절연성(비도전성)의 재료(예를 들어 수지 재료)를 포함하고, 메모리 칩 MC1, MC2, MC3, MC4의 각 접합부에 밀봉체(6)를 배치함으로써, 각 접합부에 설치되어 있는 복수의 전극 간을 전기적으로 절연할 수 있다. 단, 도 4에 도시한 바와 같이 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS 중, 최하단(가장 로직 칩 LC에 가까운 위치)에 탑재되는 메모리 칩 MC1의 표면(4a)은, 밀봉체(6)로부터 노출되어 있다. 또한, 도 3 및 도 4에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS 중, 최상단에 배치되는 메모리 칩 MC4의 이면(4b)은 밀봉체(6)로부터 노출되어 있다.
또한, 반도체 장치(1)는, 복수의 반도체 칩(3)을 밀봉하는 밀봉체(4)를 구비한다. 밀봉체(4)는, 상면(4a: 면, 표면), 상면(4a)과는 반대측에 위치하는 하면(4b: 면, 이면)(도 4 참조) 및 상면(4a)과 하면(4b)의 사이에 위치하는 측면(4c)을 갖고, 평면으로 보았을 때 사각형의 외형 형상을 이룬다. 도 1에 도시한 예에서는, 밀봉체(4)의 평면 사이즈(상면(4a) 측으로부터 평면으로 보았을 때의 치수, 상면(4a)의 외형 사이즈)는 배선 기판(2)의 평면 사이즈와 동일하며, 밀봉체(4)의 측면(4c)은 배선 기판(2)의 측면(2c)과 이어져 있다. 또한, 도 1에 도시한 예에서는, 밀봉체(4)의 평면 치수(평면으로 보았을 때의 치수)는, 예를 들어 한 변의 길이가 14㎜ 정도의 정사각형을 이룬다.
밀봉체(4)는, 복수의 반도체 칩(3)을 보호하는 수지체로서, 복수의 반도체 칩(3) 간 및 반도체 칩(3)과 배선 기판(2)에 밀착시켜 밀봉체(4)를 형성함으로써, 얇은 반도체 칩(3)의 손상을 억제할 수 있다. 또한, 밀봉체(4)는, 보호 부재로서의 기능을 향상시키는 관점에서 예를 들어 이하와 같은 재료로 구성된다. 밀봉체(4)에는, 반도체 칩(3) 및 배선 기판(2)에 밀착시키기 쉬우면서, 밀봉 후에는, 어느 정도의 경도가 요구되므로, 예를 들어 에폭시계 수지 등의 열경화성 수지가 포함되는 것이 바람직하다. 또한, 경화 후의 밀봉체(4)의 기능을 향상시키기 위해서, 예를 들어 실리카(이산화규소; SiO2) 입자 등의 필러 입자가 수지 재료 중에 혼합되어 있는 것이 바람직하다. 예를 들어, 밀봉체(4)를 형성한 후의 열 변형에 의한 반도체 칩(3)의 손상을 억제하는 관점에서는, 필러 입자의 혼합 비율을 조정하고, 반도체 칩(3)과 밀봉체(4)의 선 팽창 계수를 근접시키는 것이 바람직하다.
<반도체 칩의 상세>
다음으로, 도 3 및 도 4에 도시한 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4의 상세 및 각 반도체 칩(3)의 전기적인 접속 방법에 대하여 설명한다. 도 5는 도 4에 도시한 A부의 확대 단면도이다. 또한, 도 6은, 도 4에 도시한 메모리 칩의 표면측을 나타내는 평면도, 도 7은, 도 6에 도시한 메모리 칩의 이면측의 일례를 나타내는 평면도이다. 또한, 도 8은, 도 4에 도시한 로직 칩의 표면측을 나타내는 평면도, 도 9는, 도 8에 도시한 로직 칩의 이면측의 일례를 나타내는 평면도이다. 또한, 도 10은 도 4의 B부의 확대 단면도이다. 또한, 도 5 내지 도 9에서는, 도면을 쉽게 보기 위해서, 전극 수를 적게 하여 나타내고 있지만, 전극(표면 전극(3ap), 이면 전극(3bp), 관통 전극(3tsv))의 수는, 도 5 내지 도 9에 도시한 형태로는 한정되지 않는다. 또한, 도 7에서는, 메모리 칩 MC1, MC2, MC3의 이면도를 나타내지만, 이면 전극(3bp)이 형성되지 않은 메모리 칩 MC4(도 4 참조)의 이면 구조는, 도 3에 도시되어 있으므로, 도시를 생략한다.
본원 발명자는, SIP형 반도체 장치의 성능을 향상시키는 기술을 검토하고 있지만, 이 일환으로서, SIP에 탑재되는 복수의 반도체 칩 간의 신호 전송 속도를, 예를 들어 12Gbps(매초 12기가 비트) 이상으로 향상시키는 기술에 대하여 검토하였다. SIP에 탑재되는 복수의 반도체 칩 간의 전송 속도를 향상시키는 방법으로서, 내부 인터페이스의 데이터버스 폭을 크게 하여 1회에 전송하는 데이터량을 증가시키는 방법이 있다(이하, '버스 폭 확대화'라 함). 또한, 다른 방법으로서, 단위 시간당 전송 횟수를 증가시키는 방법이 있다(이하, '고 클럭화'라 함). 또한, 상기한 버스 폭 확대법과 클럭 수 증가법을 조합하여 적용하는 방법이 있다. 도 1 내지 도 4를 이용하여 설명한 반도체 장치(1)는, 버스 폭 확대화와 고 클럭화를 조합하여 적용함으로써, 내부 인터페이스의 전송 속도를 12Gbps 이상으로 향상시킨 반도체 장치이다.
예를 들어 도 4에 도시한 메모리 칩 MC1, MC2, MC3, MC4는, 각각 512bit의 데이터버스의 폭을 갖는, 소위 와이드 I/O 메모리이다. 상세하게는, 메모리 칩 MC1, MC2, MC3, MC4는, 데이터버스의 폭이 128bit인 채널을, 각각 4개 구비하고 있으며, 이 4 채널의 버스 폭을 합계하면, 512bit로 된다. 또한, 각 채널의 단위 시간당 전송 횟수는 고 클럭화되고, 예를 들어 각각 3Gbps 이상으로 되어 있다.
이와 같이, 고 클럭화와 버스 폭 확대화를 조합하여 적용하는 경우에는, 다수의 데이터선을 고속으로 동작시킬 필요가 있기 때문에, 노이즈의 영향을 저감시킨다는 관점에서, 데이터의 전송 거리를 단축할 필요가 있다. 따라서, 도 4에 도시한 바와 같이, 로직 칩 LC와 메모리 칩 MC1은, 로직 칩 LC와 메모리 칩 MC1의 사이에 배치되는 도전성 부재를 개재하여 전기적으로 접속되어 있다. 또한, 복수의 메모리 칩 MC1, MC2, MC3, MC4는, 각각, 복수의 메모리 칩 MC1, MC2, MC3, MC4의 사이에 배치되는 도전성 부재를 개재하여 전기적으로 접속된다. 다시 말하면, 반도체 장치(1)에서는, 로직 칩 LC와 메모리 칩 MC1 사이의 전송 경로에, 배선 기판(2)이나 와이어(본딩 와이어: 도시생략)가 포함되지 않는다. 또한, 반도체 장치(1)에서는, 복수의 메모리 칩 MC1, MC2, MC3, MC4 사이의 전송 경로에, 배선 기판(2)이나 와이어(본딩 와이어: 도시생략)가 포함되지 않는다.
본 실시 형태에서는 복수의 반도체 칩(3)끼리를 직접적으로 접속하는 방법으로서, 반도체 칩(3)을 두께 방향으로 관통하는 관통 전극을 형성하고, 이 관통 전극을 개재하여 적층된 반도체 칩(3)끼리를 접속하는 기술을 적용하고 있다. 상세하게는, 로직 칩 LC는, 표면(3a)에 형성된 복수의 표면 전극(3ap: 전극, 패드), 및 이면(3b)에 형성된 복수의 이면 전극(3bp: 전극, 패드)을 갖고 있다. 또한, 로직 칩 LC는, 표면(3a) 및 이면(3b) 중 한쪽으로부터 다른 쪽을 향해 관통하도록 형성되고, 또한, 복수의 표면 전극(3ap)과 복수의 이면 전극(3bp)을 전기적으로 접속하는 복수의 관통 전극(3tsv)을 갖고 있다.
반도체 칩(3)이 구비하는 각 회로는, 반도체 칩(3)의 표면(3a) 측에 형성된다. 상세하게는, 반도체 칩(3)은, 예를 들어 실리콘(Si)으로 이루어지는 반도체 기판(도시생략)을 구비하고, 반도체 기판의 주면(소자 형성면)에, 예를 들어 트랜지스터 등의 복수의 반도체 소자(도시생략)가 형성된다. 반도체 기판의 주면 위(표면(3a)측)에는, 복수의 배선과 복수의 배선 간을 절연하는 절연막을 구비하는 배선층(도시생략)이 적층된다. 배선층의 복수의 배선은 복수의 반도체 소자와 각각 전기적으로 접속되어, 회로를 구성한다. 반도체 칩(3)의 표면(3a: 도 3 참조)에 형성되는 복수의 표면 전극(3ap)은, 반도체 기판과 표면(3a)의 사이에 형성되어 있는 배선층을 개재하여 반도체 소자와 전기적으로 접속되고, 회로의 일부를 구성한다.
따라서, 도 5에 도시한 바와 같이, 반도체 칩(3)을 두께 방향으로 관통하는 관통 전극(3tsv)을 형성하고, 관통 전극(3tsv)을 개재하여 표면 전극(3ap)과 이면 전극(3bp)을 전기적으로 접속함으로써, 이면 전극(3bp)과 표면(3a) 측에 형성된 반도체 칩(3)의 회로를 전기적으로 접속할 수 있다. 즉, 도 5에 도시한 바와 같이, 메모리 칩 MC1의 표면 전극(3ap)과 로직 칩 LC의 이면 전극(3bp)을, 돌기 전극(7: 도전성 부재, 범프 전극) 등의 도전성 부재를 개재하여 전기적으로 접속하면, 메모리 칩 MC1의 회로와 로직 칩 LC의 회로는 관통 전극(3tsv)을 개재하여 전기적으로 접속된다.
본 실시 형태에서는, 메모리 칩 MC1과 배선 기판(2)의 사이에 탑재되는 로직 칩 LC가, 복수의 관통 전극(3tsv)을 갖고 있다. 이로 인해, 메모리 칩 MC1과 로직 칩 LC를, 관통 전극(3tsv)을 개재하여 전기적으로 접속함으로써, 로직 칩 LC와 메모리 칩 MC1 사이의 전송 경로로부터, 배선 기판(2)이나 와이어(본딩 와이어: 도시생략)를 배제할 수 있다. 이 결과, 로직 칩 LC와 메모리 칩 MC1 사이의 전송 경로 중의 임피던스 성분을 저감하고, 고 클럭화시킨 것에 의한 노이즈의 영향을 저감할 수 있다. 다시 말하면, 로직 칩 LC와 메모리 칩 MC1 사이의 신호 전송 속도를 향상시킨 경우에도, 전송 신뢰성을 향상시킬 수 있다.
또한, 도 5에 도시한 예에서는, 로직 칩 LC 위에는, 복수의 메모리 칩 MC1, MC2, MC3, MC4가 적층되므로, 이 복수의 메모리 칩 MC1, MC2, MC3, MC4 사이에서도, 신호 전송 속도를 향상시키는 것이 바람직하다. 따라서, 복수의 메모리 칩 MC1, MC2, MC3, MC4 중, 상하로 각각 반도체 칩(3)이 배치된다. 메모리 칩 MC1, MC2, MC3은, 로직 칩 LC와 마찬가지로 복수의 관통 전극(3tsv)을 갖고 있다. 상세하게는, 메모리 칩 MC1, MC2, MC3의 각각은, 표면(3a)에 형성된 복수의 표면 전극(3ap: 전극, 패드) 및 이면(3b)에 형성된 복수의 이면 전극(3bp: 전극, 패드)을 갖고 있다. 또한, 메모리 칩 MC1, MC2, MC3의 각각은, 표면(3a) 및 이면(3b) 중 한쪽으로부터 다른 쪽을 향해 관통하도록 형성되고, 또한, 복수의 표면 전극(3ap)과 복수의 이면 전극(3bp)을 전기적으로 접속하는 복수의 관통 전극(3tsv)을 갖고 있다.
따라서, 상기한 로직 칩 LC의 경우와 마찬가지로, 메모리 칩 MC1, MC2, MC3, MC4 중, 상단측의 반도체 칩(3)의 표면 전극(3ap)과 하단측의 반도체 칩(3)의 이면 전극(3bp)을, 돌기 전극(7: 도전성 부재, 범프 전극) 등의 도전성 부재를 개재하여 전기적으로 접속하면, 적층된 복수의 반도체 칩(3)의 회로는, 관통 전극(3tsv)을 개재하여 전기적으로 접속된다.
이로 인해, 메모리 칩 MC1, MC2, MC3, MC4 사이의 전송 경로로부터, 배선 기판(2)이나 와이어(본딩 와이어: 도시생략)를 배제할 수 있다. 이 결과, 적층된 복수의 메모리 칩 MC1, MC2, MC3, MC4 사이의 전송 경로 중의 임피던스 성분을 저감하고, 고 클럭화시킨 것에 의한 노이즈의 영향을 저감할 수 있다. 다시 말하면, 복수의 메모리 칩 MC1, MC2, MC3, MC4 사이의 신호 전송 속도를 향상시킨 경우에도, 전송 신뢰성을 향상시킬 수 있다.
또한, 도 5에 도시한 예에서는, 최상단에 탑재되는 메모리 칩 MC4는, 메모리 칩 MC3과 접속되면 되므로, 복수의 표면 전극(3ap)은 형성되지만, 복수의 이면 전극(3bp) 및 복수의 관통 전극(3tsv)은 형성되지 않는다. 이와 같이, 최상단에 탑재되는 메모리 칩 MC4는, 복수의 이면 전극(3bp) 및 복수의 관통 전극(3tsv)을 구비하지 않은 구조를 채용함으로써, 메모리 칩 MC4의 제조 공정을 간략화할 수 있다. 단, 도시는 생략하였지만, 변형예로서는, 메모리 칩 MC4에 대해서도, 메모리 칩 MC1, MC2, MC3과 마찬가지로, 복수의 이면 전극(3bp) 및 복수의 관통 전극(3tsv)을 구비한 구조로 할 수도 있다. 이 경우, 적층되는 복수의 메모리 칩 MC1, MC2, MC3, MC4를 동일한 구조로 함으로써 제조 효율을 향상시킬 수 있다.
또한, 적층된 반도체 칩(3)의 사이에 배치되고, 상단측의 반도체 칩(3)의 표면 전극(3ap)과 하단측의 반도체 칩(3)의 표면 전극(3bp)을 전기적으로 접속하는 돌기 전극(7)은, 도 5에 도시한 예에서는, 예를 들어 이하의 재료를 사용하고 있다. 즉, 돌기 전극(7)은, 기둥 형상(예를 들어 원기둥형)으로 형성한 구리(Cu)를 주성분으로 하는 부재의 선단에, 니켈(Ni)막, 땜납(예를 들어 SnAg)막을 적층한 금속 부재로서, 선단의 땜납막을 이면 전극(3bp)에 접합시킴으로써, 전기적으로 접속된다. 단, 돌기 전극(7)을 구성하는 재료는, 전기적 특성상의 요구, 혹은 접합 강도상의 요구를 충족시키는 범위 내에서 다양한 변형예를 적용할 수 있다. 예를 들어, 표면 전극(3ap)의 노출면에 땜납재를 접합하고, 이 땜납재를 돌기 전극(7)으로 할 수 있다.
또한, 도 5에 도시한 로직 칩 LC나 메모리 칩 MC1, MC2, MC3과 같이, 관통 전극(3tsv)을 구비하는 반도체 칩(3)은, 두께, 즉 표면(3a)과 이면(3b)의 이격 거리는 얇게(작게) 하는 것이 바람직하다. 반도체 칩(3)의 두께를 얇게 하면, 관통 전극(3tsv)의 전송 거리가 단축되므로, 임피던스 성분을 저감할 수 있는 점에서 바람직하다. 또한, 반도체 기판의 두께 방향으로 개구부(관통 구멍 및 관통하지 않는 구멍을 포함함)를 형성하는 경우, 구멍의 깊이가 깊어질수록 가공 정밀도가 저하된다. 다시 말하면, 반도체 칩(3)의 두께를 얇게 하면, 관통 전극(3tsv)을 형성하기 위한 개구부 가공 정밀도를 향상시킬 수 있다. 이로 인해, 복수의 관통 전극(3tsv)의 직경(반도체 칩(3)의 두께 방향에 대하여 직교 방향의 길이, 폭)을 정렬시킬 수 있으므로, 복수의 전송 경로의 임피던스 성분을 제어하기 쉬워진다.
도 5에 도시한 예에서는, 로직 칩 LC의 두께 T1은, 로직 칩 LC 위에 배치되는 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS(도 4 참조)의 두께 TA보다도 얇다. 또한, 로직 칩 LC의 두께 T1은, 복수의 메모리 칩 MC1, MC2, MC3, MC4 중, 최상단에 탑재되고, 관통 전극(3tsv)이 형성되지 않은 메모리 칩 MC4의 두께 T2보다도 얇다. 예를 들어, 로직 칩 LC의 두께 T1은 50㎛이다. 이에 반하여, 메모리 칩 MC4의 두께는 80㎛ 내지 100㎛ 정도이다. 또한, 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS(도 4 참조)의 두께 TA는 260㎛ 정도이다.
상기한 바와 같이 반도체 칩(3)을 박형화하는 경우, 반도체 칩(3)을 노출시킨 상태에서는, 반도체 칩(3)이 손상될 우려가 있다. 본 실시 형태에 의하면, 도 4에 도시한 바와 같이, 복수의 반도체 칩(3)에 밀봉체(4)를 밀착시켜 밀봉한다. 이로 인해, 밀봉체(4)는 반도체 칩(3)의 보호 부재로서 기능하고, 반도체 칩(3)의 손상을 억제할 수 있다. 즉, 본 실시 형태에 의하면, 복수의 반도체 칩(3)을 수지로 밀봉함으로써, 반도체 장치(1)의 신뢰성(내구성)을 향상시킬 수 있다.
또한, 관통 전극(3tsv)을 구비하는 반도체 칩(3)을 적층하는 반도체 장치(1)의 경우, 전송 거리 단축의 관점에서, 반도체 칩(3)과 기판(2)의 간격도 좁게 하는 것이 바람직하다. 예를 들어, 도 5에 도시한 예에서는, 로직 칩 LC의 표면(3a)과 배선 기판(2)의 상면(2a)의 간격 G1은, 예를 들어 10㎛ 내지 20㎛ 정도이다. 또한, 메모리 칩 MC1의 표면(3a)과 배선 기판(2)의 상면(2a)의 간격 G2는, 예를 들어 70㎛ 내지 100㎛ 정도이다. 이와 같이, 관통 전극(3tsv)을 구비하는 반도체 칩(3)을 적층하는 반도체 장치(1)에서는, 반도체 칩(3)의 두께 및 이격 거리를 작게 함으로써, 전송 거리의 단축을 도모하는 것이 바람직하다.
또한, 본 실시 형태에서는, 표면 전극(3ap) 및 이면 전극(3bp)의 평면으로 볼 때의 레이아웃에 있어서, 메모리 칩 MC1, MC2, MC3, MC4와 로직 칩 LC 사이의 전송 거리를 단축하는 것이 가능한 구성을 적용하고 있다.
도 6에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4가 구비하는 복수의 표면 전극(3ap)은, 표면(3a)에 있어서 중앙부에 집약하여 배치되어 있다. 도 7에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3이 구비하는 복수의 표면 전극(3ap)은, 표면(3a)에 있어서 중앙부에 집약하여 배치되어 있다. 도 5에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 복수의 표면 전극(3ap)과 메모리 칩 MC1, MC2, MC3의 복수의 이면 전극(3bp)은, 각각이 두께 방향으로 겹치는 위치에 배치되어 있다.
또한, 도 8에 도시한 바와 같이, 로직 칩 LC가 구비하는 복수의 표면 전극(3ap) 중 일부(복수의 표면 전극(3ap1))는, 표면(3a)에 있어서 중앙부에 집약하여 배치되어 있다. 또한, 로직 칩 LC가 구비하는 복수의 표면 전극(3ap) 중 일부(복수의 표면 전극(3ap2))는, 표면(3a)의 주연부에 표면(3a)의 변(측면(3c))을 따라서 배치되어 있다. 도 8에 도시한 복수의 표면 전극(3ap) 중, 표면(3a)의 중앙부에 배치되는 복수의 표면 전극(3ap1)은, 도 5에 도시한 관통 전극(3tcv)을 개재하여 이면 전극(3bp)과 전기적으로 접속되어 있다. 즉 복수의 표면 전극(3ap1)은, 내부 인터페이스용 전극이다. 한편, 도 8에 도시한 복수의 표면 전극(3ap) 중 표면(3a)의 주연부에 배치되는 복수의 표면 전극(3ap2)은, 도 4에 도시한 배선 기판(2)을 개재하여 외부 기기(도시생략)와 전기적으로 접속되어 있다. 상세하게는, 도 10에 도시한 바와 같이, 표면 전극(3ap2)은, 돌기 전극(7) 및 땜납 등의 접합재(8)를 개재하여 본딩 리드(2f)와 전기적으로 접합되어 있다. 즉 복수의 표면 전극(3ap2)은, 외부 인터페이스용 전극이다.
복수의 반도체 칩(3) 사이의 전송 거리를 짧게 하는 관점에서는, 도 5에 도시한 바와 같이 내부 인터페이스용 표면 전극(3ap)과 이면 전극(3bp)을 두께 방향으로 겹치는 위치에 배치하여 돌기 전극(7)을 개재하여 접속하는 방식이 특히 바람직하다.
또한, 상기한 바와 같이, 로직 칩 LC의 평면 사이즈는, 메모리 칩 MC1, MC2, MC3, MC4의 평면 사이즈보다도 작다. 또한, 도 3에 도시한 바와 같이 반도체 장치(1)에서는, 평면으로 보았을 때, 로직 칩 LC의 이면(3b)의 중앙부(중앙 영역)가 메모리 칩 MC4의 중심부(중앙 영역)와 겹치도록 배치되어 있다. 즉, 평면으로 보았을 때, 메모리 칩 MC4의 4개의 측면(3c)은, 로직 칩 LC의 4개의 측면(3c)보다도 외측으로 배치된다. 다시 말하면, 복수의 반도체 칩(3)은, 메모리 칩 MC4의 4개의 측면(3c)이 로직 칩 LC의 4개의 측면(3c)과 배선 기판(2)의 4개의 측면(2c)의 사이에 위치하도록, 배선 기판(2) 위에 적층하여 탑재된다. 또한, 도 4에 도시한 메모리 칩 MC1, MC2, MC3은 평면으로 보았을 때, 메모리 칩 MC4와 겹치는 위치(동일 위치)에 배치된다.
이로 인해, 평면으로 보았을 때, 메모리 칩 MC1, MC2, MC3, MC4의 주연부(표면(3a) 및 이면(3b)의 주연부)는, 로직 칩 LC의 외측의 주변 영역과 겹치는 위치에 배치된다. 다시 말하면, 메모리 칩 MC1, MC2, MC3, MC4의 주연부와 배선 기판(2)의 사이에는, 로직 칩 LC가 존재하지 않는다(예를 들어 도 10을 참조).
따라서, 도 5에 도시한 각 반도체 칩(3)의, 내부 인터페이스용 표면 전극(3ap)과 이면 전극(3bp)을 두께 방향으로 겹치는 위치에 배치하기 위해서는, 적어도 내부 인터페이스용 표면 전극(3ap)과 이면 전극(3bp)은, 로직 칩 LC와 두께 방향으로 겹치는 위치에 배치하는 것이 바람직하다. 또한, 로직 칩 LC의 주연부에는, 도 8에 도시한 바와 같이, 외부 인터페이스용 복수의 표면 전극(3ap2)이 배치된다. 따라서, 로직 칩 LC의 표면(3a)에 있어서, 내부 인터페이스용 복수의 표면 전극(3ap1)은, 표면(3a)의 중앙부에 집약하여 배치하는 것이 바람직하다.
또한, 도 6에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 표면(3a) 측(상세하게는, 반도체 기판의 주면 위)에는, 복수의 메모리 영역(기억 회로 소자 배열 영역) MR이 형성되어 있다. 도 6에 도시한 예에서는, 상기한 4 채널에 대응한 4개의 메모리 영역 MR이 형성되어 있다. 각 메모리 영역 MR에는 복수의 메모리 셀(기억 회로 소자)이 어레이 형상으로 배치되어 있다. 여기서, 도 6에 도시한 바와 같이, 복수의 표면 전극(3ap)을 표면(3a)의 중앙부에 집약하여 배치하면, 표면 전극군이 배치된 영역을 둘러싸도록, 4 채널만큼의 메모리 영역 MR을 배치할 수 있다. 이 결과, 각 메모리 영역 MR로부터 표면 전극(3ap)까지의 거리를 균등화할 수 있다. 즉, 복수의 채널 각각의 전송 거리를 등장화할 수 있으므로, 채널마다의 전송 속도 오차를 저감할 수 있는 점에서 바람직하다.
그런데, 도 8에 도시한 로직 칩 LC의 표면(3a)의 중앙부에 집약되는 표면 전극(3ap1)을 내부 인터페이스 전용의 전극으로서 이용하는 경우에는, 표면 전극(3ap1)을 도 5에 도시한 배선 기판(2)과 전기적으로 접속하지 않아도 기능시킬 수 있다. 그러나, 도 5에 도시한 바와 같이, 표면 전극(3ap1)의 일부를 배선 기판(2)의 본딩 리드(2f)와 전기적으로 접속한 경우에는, 표면 전극(3ap1)의 일부를 외부 인터페이스용 전극으로서 이용할 수 있는 점에서 바람직하다.
예를 들어, 메모리 칩 MC1, MC2, MC3, MC4에는 메모리 회로(도시생략)를 구동시키기 위한 구동 회로(도시생략)가 형성되지만, 이 구동 회로에 전원 전위(제1 기준 전위)나 기준 전위(제1 기준 전위와 다른 제2 기준 전위, 예를 들어 접지 전위)를 공급하는 단자로서, 표면 전극(3ap1)의 일부를 이용하는 것이 고려된다. 신호 전송 속도를 고 클럭화에 의해 향상시키는 경우, 순간적인 전압 강하 등에 의한 동작의 불안정화를 억제하는 관점에서, 전원의 공급원과 전원을 소비하는 회로 간의 전송 거리를 짧게 하는 것이 바람직하다. 따라서, 로직 칩 LC의 표면 전극(3ap1)의 일부에 전원 전위나 기준 전위를 공급하면, 전원을 소비하는 회로가 형성된 메모리 칩 MC1, MC2, MC3, MC4의 구동 회로까지의 거리를 단축할 수 있는 점에서 바람직하다.
<반도체 장치의 제조 방법>
다음으로, 도 1 내지 도 10을 이용하여 설명한 반도체 장치(1)의 제조 공정에 대하여 설명한다. 반도체 장치(1)는, 도 11에 도시한 플로우를 따라 제조된다. 도 11은, 도 1 내지 도 10을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 나타내는 설명도이다. 각 공정의 상세에 대해서는, 도 12 내지 도 42를 이용하여, 이하에 설명한다.
<기판 준비 공정>
우선, 도 11에 도시한 기판 준비 공정에서는, 도 12 내지 도 15에 도시한 배선 기판(20)을 준비한다. 도 12는, 도 11에 도시한 기판 준비 공정에서 준비하는 배선 기판의 전체 구조를 나타내는 평면도, 도 13은 도 12에 도시한 디바이스 영역 1개만큼의 확대 평면도이다. 또한, 도 14는, 도 13의 A-A선을 따른 확대 단면도이다. 또한, 도 15는, 도 13의 반대측 면을 나타내는 확대 평면도이다. 또한, 도 12 내지 도 15에서는, 도면을 쉽게 보기 위해서, 단자 수를 적게 하여 나타내고 있지만, 단자(본딩 리드(2f), 랜드(2g))의 수는, 도 12 내지 도 15에 도시한 형태로는 한정되지 않는다.
도 12에 도시한 바와 같이, 본 공정에서 준비하는 배선 기판(20)은 프레임부(20b: 외측 프레임)의 내측에 복수의 디바이스 영역(20a)을 구비하고 있다. 상세하게는, 복수(도 12에서는 27개)의 디바이스 영역(20a)이 행렬 형상으로 배치되어 있다. 복수의 디바이스 영역(20a)은, 각각이, 도 1 내지 도 4에 도시한 배선 기판(2)에 상당한다. 배선 기판(20)은, 복수의 디바이스 영역(20a)과, 각 디바이스 영역(20a)의 사이에 다이싱 라인(20c: 다이싱 영역)을 갖는, 소위 다수개 취득 기판이다. 이와 같이, 복수의 디바이스 영역(20a)을 구비하는 다수개 취득 기판을 사용함으로써 제조 효율을 향상시킬 수 있다.
또한, 도 13 및 도 14에 도시한 바와 같이 각 디바이스 영역(20a)에는, 도 4를 이용하여 설명한 배선 기판(2)의 구성 부재가 각각 형성되어 있다. 배선 기판(20)은 상면(2a), 상면(2a)의 반대측의 하면(2b) 및 상면(2a)측과 하면(2b)측을 전기적으로 접속하는 복수의 배선층(도 4에 도시한 예에서는 4층)을 갖는다. 각 배선층에는, 복수의 배선(2d) 및 복수의 배선(2d) 간, 및 인접하는 배선층 간을 절연하는 절연층(2e: 코어층)이 형성되어 있다. 또한, 배선(2d)에는, 절연층(2e)의 상면 또는 하면에 형성되는 배선(2d1), 및 절연층(2e)을 두께 방향으로 관통하도록 형성되어 있는 층간 도전로인 비아 배선(2d2)이 포함된다.
또한, 도 13에 도시한 바와 같이, 배선 기판(20)의 상면(2a)은, 도 11에 도시한 제1 칩 탑재 공정에 있어서, 도 8에 도시한 로직 칩 LC를 탑재하는 예정 영역인 칩 탑재 영역(2p1: 칩 탑재부)을 포함한다. 칩 탑재 영역(2p1)은 상면(2a)에 있어서, 디바이스 영역(20a)의 중앙부에 존재한다. 또한, 도 13에서는 칩 탑재 영역(2p1)의 위치를 나타내기 위해서, 칩 탑재 영역의 윤곽을 2점 쇄선으로 나타내지만, 칩 탑재 영역(2p1)은, 상기와 같이 로직 칩 LC를 탑재하는 예정 영역이므로, 실제로 시인 가능한 경계선이 존재할 필요는 없다.
또한, 배선 기판(20)의 상면(2a)은, 복수의 본딩 리드(2f: 단자, 칩 탑재면측 단자, 전극)가 형성되어 있다. 본딩 리드(2f)는, 도 11에 도시한 제1 칩 탑재 공정에 있어서, 도 8에 도시한 로직 칩 LC의 표면(3a)에 형성된 복수의 표면 전극(3ap)과 전기적으로 접속되는 단자이다. 본 실시 형태에서는, 로직 칩 LC의 표면(3a)측을 배선 기판(20)의 상면(2a)과 대향시키는, 소위 페이스다운 실장 방식으로 로직 칩 LC를 탑재하므로, 복수의 본딩 리드(2f)의 접합부는, 칩 탑재 영역(2p1)의 내측에 형성된다.
또한, 배선 기판(20)의 상면(2a)은 절연막(2h: 솔더 레지스트막)에 의해 덮여 있다. 절연막(2h)에는 개구부(2hw)가 형성되고, 이 개구부(2hw)에 있어서, 복수의 본딩 리드(2f)의 적어도 일부(반도체 칩과의 접합부, 본딩 영역)가 절연막(2h)으로부터 노출되어 있다.
한편, 도 15에 도시한 바와 같이, 배선 기판(20)의 하면(2b)에는 복수의 랜드(2g)가 형성되어 있다. 배선 기판(20)의 하면(2b)은, 절연막(2k: 솔더 레지스트막)에 의해 덮여 있다. 절연막(2k)에는 개구부(2kw)가 형성되고, 이 개구부(2kw)에 있어서, 복수의 랜드(2g)의 적어도 일부(땜납 볼(5)과의 접합부)가 절연막(2k)으로부터 노출되어 있다.
또한, 도 14에 도시한 바와 같이, 복수의 본딩 리드(2f)와 복수의 랜드(2g)는 복수의 배선(2d)을 개재하여, 각각 전기적으로 접속되어 있다. 이들 복수의 배선(2d), 복수의 본딩 리드(2f) 및 복수의 랜드(2g) 등의 도체 패턴은, 예를 들어 구리(Cu)를 주성분으로 하는 금속 재료로 형성된다. 또한, 복수의 배선(2d), 복수의 본딩 리드(2f) 및 복수의 랜드(2g)는 예를 들어, 전해 도금법에 의해 형성할 수 있다. 또한, 도 14에 도시한 바와 같이, 4층 이상(도 14에서는 4층)의 배선층을 갖는 배선 기판(20)은, 예를 들어 빌드업 공법에 의해, 형성할 수 있다.
<제1 접착재 배치 공정>
다음으로, 도 11에 도시한 제1 접착재 배치 공정에서는, 도 16 및 도 17에 도시한 바와 같이, 배선 기판(20)의 상면(2a)의 칩 탑재 영역(2p1) 위에 접착재 NCL1을 배치한다. 도 16은 도 13에 도시한 칩 탑재 영역에 접착재를 배치한 상태를 나타내는 확대 평면도, 도 17은 도 16의 A-A선을 따른 확대 단면도이다. 또한, 도 16에서는 칩 탑재 영역(2p1) 및 칩 탑재 영역(2p2)의 위치를 나타내기 위해서, 칩 탑재 영역(2p1, 2p2)의 윤곽을 각각 2점 쇄선으로 나타내지만, 칩 탑재 영역(2p1, 2p2)은, 각각, 로직 칩 LC 및 적층체 MCS를 탑재하는 예정 영역이므로, 실제로 시인 가능한 경계선이 존재할 필요는 없다. 또한, 이하, 칩 탑재 영역(2p1, 2p2)을 나타내는 경우에는, 마찬가지로 실제로 시인 가능한 경계선이 존재할 필요는 없다.
일반적으로, 반도체 칩을 페이스다운 실장 방식(플립 칩 접속 방식)으로 배선 기판 위에 탑재하는 경우, 반도체 칩과 배선 기판을 전기적으로 접속한 후에 접속 부분을 수지로 밀봉하는 방식(후 주입 방식)이 행해진다. 이 경우, 반도체 칩과 배선 기판의 간극 근방에 배치한 노즐로부터 수지를 공급하고, 모세관 현상을 이용하여 수지를 간극에 매립한다.
한편, 본 실시 형태에서는, 후술하는 제1 칩 탑재 공정에서 로직 칩 LC(도 8 참조)를 배선 기판(20) 위에 탑재하기 전에, 접착재 NCL1을 칩 탑재 영역(2p1)에 배치하고, 접착재 NCL1 위에서 로직 칩 LC를 밀어붙여 배선 기판(20)과 전기적으로 접속하는 방식(선 도포 방식)에 의해, 로직 칩 LC를 탑재한다.
상기한 후 주입 방식의 경우, 모세관 현상을 이용하여 수지를 간극에 매립하므로, 하나의 디바이스 영역(20a)에 대한 처리 시간(수지를 주입하는 시간)이 길어진다. 한편, 상기한 선 도포 방식의 경우, 로직 칩 LC의 선단(예를 들어, 도 5나 도 10에 도시한 돌기 전극(7)의 선단에 형성된 땜납재)과 본딩 리드(2f)의 접합부가 접촉한 시점에서, 이미 배선 기판(20)과 로직 칩 LC의 사이에는, 접착재 NCL1이 매립되어 있다. 따라서, 상기한 후 주입 방식과 비교하여, 하나의 디바이스 영역(20a)에 대한 처리 시간을 단축하고, 제조 효율을 향상시킬 수 있다는 점에서 바람직하다.
또한, 선 도포 방식에서 사용하는 접착재 NCL1은, 상기한 바와 같이, 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어진다.
또한, 접착재 NCL1은 에너지를 가함으로써 굳기(경도)가 단단해지는(높아지는) 수지 재료로 구성되고, 본 실시 형태에서는, 예를 들어 열경화성 수지를 포함하고 있다. 또한, 경화 전의 접착재 NCL1은 도 5 및 도 10에 도시한 돌기 전극(7)보다도 부드럽고, 로직 칩 LC를 밀어붙임으로써 변형시킬 수 있다.
또한, 경화 전의 접착재 NCL1은, 핸들링 방법의 차이로부터 이하의 2가지로 크게 구별된다. 하나는, NCP(Non-Conductive Paste)라 불리는 페이스트 형상의 수지(절연재 페이스트)를 포함하고, 노즐(도시생략)로부터 칩 탑재 영역(2p1)에 도포하는 방식이 있다. 또 하나는, NCF(Non-Conductive Film)라 불리는, 미리 필름 형상으로 성형된 수지(절연재 필름)를 포함하고, 필름 상태 그대로 칩 탑재 영역(2p1)으로 반송하여, 접착하는 방법이 있다. 절연재 페이스트(NCP)를 사용하는 경우, 절연재 필름(NCF)과 같이 접착하는 공정이 불필요하므로, 절연재 필름을 사용하는 경우보다도 반도체 칩 등에 가해지는 스트레스를 작게 할 수 있다. 한편, 절연재 필름(NCF)을 사용하는 경우, 절연재 페이스트(NCP)보다도 보형성이 높으므로, 접착재 NCL1을 배치하는 범위나 두께를 제어하기 쉽다.
상세는 후술하지만, 접착재 NCL1은, 배치 범위나 두께를 제어하는 것이 바람직하므로, 미리 필름 형상으로 형성된 절연재 필름(NCF)을 사용하는 것이 바람직하다. 도 16 및 도 17에 도시한 예에서는, 절연재 필름(NCF)인 접착재 NCL1을 칩 탑재 영역(2p1) 위에 배치하여, 배선 기판(20)의 상면(2a)과 밀착하도록 접착한 예를 나타내고 있다. 단, 도시는 생략하였지만, 변형예로서는, 절연재 페이스트(NCP)를 사용할 수도 있다.
접착재 NCL1은, 도 11에 도시한 제1 칩 접착 공정에서 로직 칩 LC(도 4 참조)와 배선 기판(20)을 접착 고정하는 고정재 기능을 갖는다. 또한, 접착재 NCL1은, 로직 칩 LC와 배선 기판(2)의 접합부를 밀봉함으로써 보호하는 밀봉재 기능을 갖는다. 또한, 상기 밀봉 기능에는, 로직 칩 LC와 배선 기판(2)의 접합부에 전달되는 응력을 분산시켜 완화함으로써 접합부를 보호하는, 응력 완화 기능이 포함된다.
상기 밀봉재 기능을 만족하는 관점에서는, 로직 칩 LC와 배선 기판(2)의 접합부 주위를 둘러싸도록 접착재 NCL1을 배치하면 되므로, 칩 탑재 영역(2p1)과 겹치는 영역에만 접착재 NCL1을 배치하면 된다. 또한, 상기 고정재 기능을 향상시키는 관점에서는, 도 10에 도시한 로직 칩 LC의 측면(3c)에 접착재 NC1의 일부를 밀착시키는 편이 바람직하지만, 도 16에 도시한 바와 같이, 칩 탑재 영역(2p1)보다도 외측으로 크게 넓혀 배치할 필요는 없다.
그러나, 도 16 및 도 17에 도시한 예에서는, 칩 탑재 영역(2p1)보다도 넓은 범위를 덮도록 접착재 NCL1을 배치한다. 도 16에 도시한 칩 탑재 영역(2p2)은, 도 11에 도시한 제2 칩 탑재 공정에서 메모리 칩 MC1, MC2, MC3, MC4(도 4 참조)의 적층체 MCS(도 4 참조)를 탑재하는 예정 영역으로서, 칩 탑재 영역(2p1)을 내포하고, 또한 칩 탑재 영역(2p1)보다도 평면 사이즈가 크다. 도 16에 도시한 예에서는, 접착재 NCL1의 주연부는, 칩 탑재 영역(2p1)의 주연부와 칩 탑재 영역(2p2)의 주연부의 사이에 있어서, 또한, 칩 탑재 영역(2p2)의 주연부에 가까운 위치에 배치된다. 다시 말하면, 접착재 NCL1은, 칩 탑재 영역(2p2)의 주연부 근방까지를 덮도록 배치된다. 상세하게는, 도 16에 도시한 예에서는, 접착재 NCL1은, 칩 탑재 영역 NCL1과 거의 동일한 평면 사이즈를 포함하고 있다.
상기한 바와 같이, 칩 탑재 영역(2p1)보다도 넓은 범위를 덮도록 접착재 NCL1을 배치함으로써 얻어지는 효과는, 후술하는 제2 칩 탑재 공정 및 밀봉 공정에서 상세히 설명한다.
<제1 칩 준비 공정>
또한, 도 11에 도시한 제1 칩 준비 공정에서는, 도 8 및 도 9에 도시한 로직 칩 LC를 준비한다. 도 18은, 도 7에 도시한 관통 전극을 구비한 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 19는 도 18에 이어지는 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 18 및 도 19에서는, 관통 전극(3tsv) 및 관통 전극(3tsv)과 전기적으로 접속되는 이면 전극(3p)의 제조 방법을 중심으로 설명하고, 관통 전극(3tsv) 이외의 각종 회로의 형성 공정에 대해서는 도시 및 설명을 생략한다. 또한, 도 18 및 도 19에 도시한 반도체 칩의 제조 방법은, 도 4에 도시한 로직 칩 LC 외에, 메모리 칩 MC1, MC2, MC3의 제조 방법에도 적용할 수 있다.
우선, 웨이퍼 준비 공정으로서, 도 18에 도시한 웨이퍼(반도체 기판) WH를 준비한다. 웨이퍼 WH는, 예를 들어 실리콘(Si)으로 이루어지는 반도체 기판으로서, 평면으로 보았을 때 원형을 이룬다. 웨이퍼 WH는, 반도체 소자 형성면인 표면(주면, 상면) WHs 및 표면 WHs의 반대측의 이면(주면, 하면) WHb를 갖는다. 또한, 웨이퍼 WH의 두께는, 도 4에 도시한 로직 칩 LC나 메모리 칩 MC1, MC2, MC3의 두께보다도 두껍고, 예를 들어 수백 ㎛ 정도이다.
다음으로, 구멍 형성 공정으로서, 도 5에 도시한 관통 전극(3tsv)을 형성하기 위한 구멍(3tsh: 구멍, 개구부)을 형성한다. 도 18에 도시한 예에서는, 마스크(25)를 웨이퍼 WH의 표면 WHs 위에 배치하고, 에칭 처리를 실시함으로써 구멍(3tsh)을 형성한다. 또한, 도 4에 도시한 로직 칩 LC나 메모리 칩 MC1, MC2, MC3의 반도체 소자는, 예를 들어 본 공정의 후에, 또한, 다음 배선층 형성 공정의 전에 형성할 수 있다.
다음으로, 구멍(3tsh) 내에 예를 들어 구리(Cu) 등의 금속 재료를 매립하여 관통 전극(3tsv)을 형성한다. 다음으로, 배선층 형성 공정으로서, 웨이퍼 WH의 표면 WHs 위에 배선층(3d: 칩 배선층)을 형성한다. 본 공정에서는, 도 5나 도 10에 도시한 복수의 표면 전극(3ap)을 형성하고, 복수의 관통 전극(3tsv)과 복수의 표면 전극(3ap)을 각각 전기적으로 접속한다. 또한, 본 공정에서는, 도 4에 도시한 로직 칩 LC나 메모리 칩 MC1, MC2, MC3의 반도체 소자와 도 5 및 도 10에 도시한 복수의 표면 전극(3ap)을, 배선층(3d)을 개재하여 전기적으로 접속한다. 이에 의해, 로직 칩 LC나 메모리 칩 MC1, MC2, MC3의 반도체 소자는 배선층(3d)을 개재하여 전기적으로 접속된다.
다음으로, 돌기 전극 형성 공정으로서, 표면 전극(3ap: 도 5, 도 10 참조) 위에 돌기 전극(7)을 형성한다. 또한, 돌기 전극(7)의 선단에 땜납층(8a)을 형성한다. 이 땜납층(8a)이, 도 5에 도시한 반도체 칩(3)을 배선 기판(2), 또는 하층의 반도체 칩(3) 위에 탑재할 때의 접합재로서 기능한다.
다음으로, 도 19에 도시한 이면 연마 공정으로서, 웨이퍼 WH의 이면 WHb(도 18 참조)측을 연마하고, 웨이퍼 WH의 두께를 얇게 한다. 이에 의해, 도 5에 도시한 반도체 칩(3)의 이면(3b)이 노출된다. 다시 말하면, 관통 전극(3tsv)은 웨이퍼 WH를 두께 방향으로 관통한다. 또한, 복수의 관통 전극(3tsv)은, 웨이퍼 WH의 이면(3b)에 있어서 웨이퍼 WH로부터 노출된다. 도 19에 도시한 예에 있어서, 이면 연마 공정에서는, 유리판 등의 지지 기재(26) 및 표면 WHs측을 보호하는 돌기 전극(7)을 보호하는 보호층(27)에 의해 웨이퍼 WH를 지지한 상태에서, 연마 지그(28)를 사용하여 연마한다.
다음으로, 이면 전극 형성 공정에 있어서, 이면(3b)에 복수의 이면 전극(3bp)을 형성하고, 복수의 관통 전극(3tsv)과 전기적으로 접속한다.
다음으로 개편화 공정으로서, 웨이퍼 WH를 다이싱 라인을 따라 분할하고, 복수의 반도체 칩(3)을 취득한다. 그 후, 필요에 따라 검사를 행하고, 도 4에 도시한 반도체 칩(3: 로직 칩 LC나 메모리 칩 MC1, MC2, MC3)이 얻어진다.
<제1 칩 탑재 공정>
다음으로, 도 11에 도시한 제1 칩 탑재 공정에서는, 도 20이나 도 21에 도시한 바와 같이, 로직 칩 LC를 배선 기판(2) 위에 탑재한다. 도 20은 도 16에 도시한 배선 기판의 칩 탑재 영역 위에 로직 칩 LC를 탑재한 상태를 나타내는 확대 평면도이다. 또한, 도 21은, 도 20의 A-A선을 따른 확대 단면도이다. 또한, 도 22 내지 도 24는, 도 11에 도시한 제1 칩 탑재 공정의 상세한 플로우를 나타내는 설명도이다. 도 22는, 칩 탑재 영역 위에 반도체 칩을 탑재한 상태를 모식적으로 나타내는 설명도이다. 도 23은, 도 22에 도시한 반송 지그를 제거하고, 가열 지그를 반도체 칩의 이면측으로 누른 상태를 나타내는 설명도이다. 또한, 도 24는, 반도체 칩을 가열하고, 배선 기판과 전기적으로 접속한 상태를 나타내는 설명도이다.
본 공정에서는, 도 21에 도시한 바와 같이, 로직 칩 LC의 표면(3a)이 배선 기판(2)의 상면(2a)과 대향하도록, 소위 페이스다운 실장 방식(플립 칩 접속 방식)에 의해 로직 칩 LC를 탑재한다. 또한, 본 공정에 의해 로직 칩 LC와 배선 기판(2)은 전기적으로 접속된다. 상세하게는, 로직 칩 LC의 표면에 형성된 복수의 표면 전극(3ap)과 배선 기판(2)의 상면(2a)에 형성된 복수의 본딩 리드(2f)는, 돌기 전극(7) 및 접합재(8: 도 5, 도 10 참조)를 개재하여 전기적으로 접속된다. 이하, 본 공정의 상세한 플로우에 대하여 도 22 내지 도 24를 이용하여 설명한다.
본 공정에서는, 우선, 도 22에 도시한 바와 같이, 배선 기판(20)의 칩 탑재 영역(2p1) 위에 로직 칩 LC(반도체 칩(3))를 배치한다. 로직 칩 LC는, 이면(3b)측이 유지 지그(30)에 유지된 상태에서 칩 탑재 영역(2p1) 위에 반송되고, 표면(3a)이 배선 기판(20)의 상면(2a)과 대향하도록 접합재 NCL1 위에 배치된다. 유지 지그(30)는 로직 칩 LC의 이면(3b)을 흡착 유지하는 유지면(30a)을 갖고, 로직 칩 LC를 유지면(30a)에서 유지한 상태로 반송한다.
또한, 로직 칩 LC의 표면(3a) 측에는 돌기 전극(7)이 형성되어 있으며, 돌기 전극(7)의 선단에는 땜납층(8a)이 형성되어 있다. 한편, 배선 기판(20)의 상면(2a)에 형성된 본딩 리드(2f)의 접합부에는, 돌기 전극(7)과 전기적으로 접속하기 위한 접합재인 땜납층(8b)이 형성되어 있다. 또한, 가열 처리를 행하기 전이면, 접착재 NCL1은 경화 전의 부드러운 상태이다. 이로 인해, 유지 지그(30)를 배선 기판(20)에 근접시키면, 돌기 전극(7)은 접착재 NCL1의 내부로 압입된다.
다음으로, 도 23에 도시한 바와 같이, 가열 지그(31)를 로직 칩 LC의 이면(3b)측으로 누르고, 배선 기판(20)을 향하여 로직 칩 LC를 밀어붙인다. 상기한 바와 같이, 가열 처리를 행하기 전이면, 접착재 NCL1은 경화 전의 부드러운 상태이므로, 가열 지그(31)에 의해 로직 칩 LC를 압입하면, 로직 칩 LC는 배선 기판(20)으로 근접된다. 로직 칩 LC가 배선 기판(20)으로 근접되면, 로직 칩 LC의 표면(3a)에 형성된 복수의 돌기 전극(7)의 선단(상세하게는, 땜납층(8a))은, 본딩 리드(2f)의 본딩 영역(상세하게는 땜납층(8b))과 접촉한다.
또한, 접착재 NCL1의 두께(상면 NCL1a와 하면 NCL1b 간의 거리)는, 적어도 돌기 전극(7)의 높이(돌출 높이), 본딩 리드(2f)의 두께 및 접합재(땜납층(8a, 8b))의 두께의 합계보다도 두껍다. 이로 인해, 가열 지그(31)로 압입되면, 로직 칩 LC의 표면(3a) 측의 일부는, 접착재 NCL1에 매립된다. 다시 말하면, 로직 칩 LC의 측면(3c) 중 적어도 표면(3a) 측의 일부는, 접착재 NCL1에 매립된다. 로직 칩 LC와 배선 기판(20)의 접합부를 보호하는 관점에서는, 접착재 NCL1이 로직 칩 LC와 배선 기판(20)의 사이에 매립되면 되지만, 로직 칩 LC의 표면(3a) 측의 일부를 접착재 NCL1에 매립함으로써 후술하는 제2 칩 탑재 공정에 의해, 안정적으로 반도체 칩을 탑재할 수 있다. 상세는, 제2 칩 탑재 공정에서 설명한다.
또한, 로직 칩 LC에는, 이면 전극(3bp)이 형성되어 있으므로, 부드러운 접착재 NCL1이 이면(3b)측으로 돌아 들어가 이면 전극(3bp)이 덮이는 것을 방지할 필요가 있다. 따라서, 도 23에 도시한 바와 같이, 가열 지그(31)와 로직 칩 LC의 사이에 가열 지그(31) 및 로직 칩 LC보다도 부드러운 부재(저탄성 부재), 예를 들어 수지 필름(32: 필름)을 개재시켜서, 수지 필름(32)으로 로직 칩 LC의 이면(3b)을 덮는 것이 바람직하다. 수지 필름(32)을 개재하여 로직 칩 LC를 밀어붙이면, 수지 필름(32)이 로직 칩 LC의 이면(3b)에 밀착되므로, 접착재 NCL1의 두께를 두껍게 하여도, 접착재 NCL1이 로직 칩 LC의 이면(3b)으로 돌아 들어가는 것을 억제할 수 있다. 또한, 수지 필름(32)으로 접착재 NCL1이 배치된 영역 전체를 덮음으로써, 접착재 NCL1의 상면 NCL1a를 평탄화할 수 있다. 또한, 본 실시 형태의 수지 필름(32)은, 예를 들어 불소 수지로 이루어진다.
또한, 수지 필름(32)을 개재시킨 상태로 가열 지그(31)를 밀어붙이면, 수지 필름(32)이 로직 칩 LC에 침투해 들어간 상태가 된다. 도 23에서는, 수지 필름(32)이 로직 칩 LC에 침투해 들어간 상태를 알기 쉽게 나타내고 있지만, 접착재 NCL1의 상면 NCL1a의 높이가, 로직 칩의 이면(3b)의 높이 이하로 되어 있으면, 접착재 NCL1이 로직 칩 LC의 이면(3b)으로 돌아 들어가는 것을 억제할 수 있다.
다음으로, 도 23에 도시한 바와 같이 가열 지그(31)에 로직 칩 LC가 밀어붙여진 상태로, 가열 지그(31: 열원)에 의해 로직 칩 LC 및 접착재 NCL1을 가열한다. 로직 칩 LC와 배선 기판(20)의 접합부에서는, 도 23에 도시한 땜납층(8a, 8b)이 각각 용융되고, 일체화됨으로써, 도 24에 도시한 접합재(8: 땜납재)가 된다. 즉, 가열 지그(31: 열원)에 의해 로직 칩 LC를 가열함으로써, 돌기 전극(7)과 본딩 리드(2f)는, 접합재(8)를 개재하여 전기적으로 접속된다.
한편, 도 23에 도시한 가열 지그(31: 열원)에 의해 접착재 NCL1을 가열함으로써, 접착재 NCL1은 경화한다. 이에 의해, 로직 칩 LC의 일부가 매립된 상태로 경화한 접착재 NCL1이 얻어진다. 또한, 로직 칩 LC의 이면 전극(3bp)은, 수지 필름(32)으로 덮여 있으므로, 경화한 접착재 NCL1로부터 노출된다. 또한, 가열 지그(31: 열원)로부터의 열에 의해 접착재 NCL1을 완전히 경화시킬 필요는 없으며, 로직 칩 LC를 고정할 수 있을 정도로 접착재 NCL1에 포함되는 열경화성 수지의 일부를 경화(가경화)시킨 후, 배선 기판(20)을 가열로(도시생략)로 옮기고, 나머지 열경화성 수지를 경화(본 경화)시키는 실시 형태로 할 수 있다. 접착재 NCL1에 포함되는 열경화성 수지 성분 전체가 경화하는 본 경화 처리가 완료될 때까지는, 시간을 필요로 하지만, 본 경화 처리를 가열로에서 행함으로써, 제조 효율을 향상시킬 수 있다.
<제2 접착재 배치 공정>
다음으로, 도 11에 도시한 제2 접착재 배치 공정에서는, 도 25에 도시한 바와 같이, 로직 칩 LC(반도체 칩(3))의 이면(3b) 위 및 로직 칩 LC로부터 노출되는 접착재 NCL1의 상면(표면) NCL1a 위에 접착재 NCL2를 배치한다. 도 25는, 도 20에 도시한 반도체 칩의 이면 및 그 주위에 접착재를 배치한 상태를 나타내는 확대 평면도, 도 26은, 도 25의 A-A선을 따른 확대 단면도이다.
상기한 도 5에 도시한 바와 같이, 본 실시 형태의 반도체 장치(1)는, 적층되는 복수의 반도체 칩(3) 중, 최하단(예를 들어 제1 단째)에 탑재되는 로직 칩 LC 및 하단부터 세어 제2 단째에 탑재되는 메모리 칩 MC1은, 모두 페이스다운 실장 방식(플립 칩 접속 방식)으로 탑재된다. 이로 인해, 상기한 제1 접착재 배치 공정에서 설명한 바와 같이, 하나의 디바이스 영역(20a: 도 25, 도 26 참조)에 대한 처리 시간을 단축하고, 제조 효율을 향상시킬 수 있다는 점에서, 상기한 선 도포 방식을 적용하는 것이 바람직하다.
또한, 선 도포 방식에서 사용하는 접착재 NCL2는, 상기한 바와 같이, 절연성(비도전성)의 재료(예를 들어 수지 재료)를 포함한다.
또한, 접착재 NCL2는 에너지를 가함으로써 굳기(경도)가 단단해지는(높아지는) 수지 재료로 구성되고, 본 실시 형태에서는, 예를 들어 열경화성 수지를 포함하고 있다. 또한, 경화 전의 접착재 NCL2는 도 5에 도시한 돌기 전극(7)보다도 부드럽고, 로직 칩 LC를 밀어붙임으로써 변형시킬 수 있다.
또한, 경화 전의 접착재 NCL2는, 핸들링 방법의 차이로부터 NCP라 불리는 페이스트 형상의 수지(절연재 페이스트)와, NCF라 불리는, 미리 필름 형상으로 성형된 수지(절연재 필름)로 크게 구별된다. 본 공정에서 사용하는 접착재 NCL2로서는, NCP 및 NCF 중 어느 한쪽을 사용할 수 있다. 도 25 및 도 26에 도시한 예에서는, NCP를 노즐(33: 도 26 참조)로부터 토출하여, 로직 칩 LC의 이면(3b) 위 및 로직 칩 LC로부터 노출되는 접착재 NCL1의 상면(노출면, 표면) NCL1a 위에 접착재 NCL2를 배치한다.
또한, 노즐(33)로부터 페이스트 형상의 접착재 NCL2를 토출하는 점에 관해서는, 상기 제1 접착재 배치 공정에서 설명한, 후 주입 방식과 공통된다. 그러나, 본 실시 형태에서는, 도 4에 도시한 메모리 칩 MC1을 탑재하기 전에, 미리 접착재 NCL2를 탑재한다. 따라서, 모세관 현상을 이용하여 수지를 주입하는 후 주입 방식과 비교하면, 접착재 NCL2의 도포 속도는 대폭 향상시킬 수 있다.
절연재 페이스트(NCP)는, 절연재 필름(NCF)과 비교하여, 저하중으로 도포 대상물(본 공정에서는 로직 칩 LC)과 밀착시킬 수 있다. 또한, 접착재 NCL2는, 도 3에 도시한 바와 같이 메모리 칩 MC4의 측면(3c)의 주위를 향하여 크게 넓힐 필요는 없다. 따라서, 상기 제1 접착재 배치 공정에서 설명한 NCP1과 비교하여, 두께나 배치 범위를 제어하기 쉽다. 따라서, 본 공정 시에 이미 탑재된 로직 칩 LC에의 스트레스를 저감하는 관점에서는, 절연재 페이스트(NCP)의 편이 바람직하다. 단, 도시는 생략하였지만, 변형예로서는, 접착재 NCL2로서 절연재 필름(NCF)을 사용할 수도 있다.
접착재 NCL2는, 도 11에 도시한 제2 칩 접착 공정에서 메모리 칩 MC1(도 4 참조)과 로직 칩 LC(도 4 참조)를 접착 고정하는 고정재 기능을 갖는다. 또한, 접착재 NCL2는, 메모리 칩 MC1과 로직 칩 LC의 접합부를 밀봉함으로써 보호하는 밀봉재 기능을 갖는다. 또한, 상기 밀봉 기능에는, 메모리 칩 MC1과 로직 칩 LC의 접합부에 전달되는 응력을 분산시켜 완화함으로써 접합부를 보호하는, 응력 완화 기능이 포함된다.
상기 밀봉재 기능을 충족시키는 관점에서는, 메모리 칩 MC1과 로직 칩 LC의 접합부의 주위를 둘러싸도록 접착재 NCL2를 배치하면 되므로, 로직 칩의 이면(3b) 위에만 접착재 NCL2를 배치하면 된다. 그러나, 본 실시 형태에서는, 도 25에 도시한 바와 같이, 로직 칩의 이면(3b) 위 외에 접착재 NCL1의 상면 NCL1a 위에도, 접착재 NCL2를 배치한다. 이와 같이, 접착재 NCL1의 상면 NCL1a 위에도, 접착재 NCL2를 배치함으로써, 도 11에 도시한 제2 칩 탑재 공정에서 메모리 칩 MC1, MC2, MC3, MC4(도 4 참조)의 적층체 MCS(도 4 참조)를 탑재할 때 적층체 MCS가 기울기 어려워진다.
또한, 도 25에 도시한 칩 탑재 영역(2p2)은, 도 11에 도시한 제2 칩 탑재 공정에서 메모리 칩 MC1, MC2, MC3, MC4(도 4 참조)의 적층체 MCS(도 4 참조)를 탑재하는 예정 영역이다. 또한, 칩 탑재 영역(2p2)은, 도 25에 도시한 예에서는, 평면으로 보았을 때 사각형을 이루는 칩 탑재 영역(2p2)의 대각선을 따라 접착재 NCL2를 띠 형상으로 도포한다. 이와 같이, 접착재 NCL2의 도포 영역에, 서로 교차하는 2개의 띠 형상을 이루는 페이스트 형상의 접착재 NCL2를 도포하는 방식('크로스 도포 방식'이라 함)은, 후술하는 제2 칩 탑재 공정에 있어서, 접착재 NCL2를 균등하게 넓히기 쉽다는 점에서 바람직하다. 단, 후술하는 제2 칩 탑재 공정에 있어서, 간극이 발생하지 않도록 접착재 NCL2를 넓힐 수 있는 방법이면, 도 25와는 다른 도포 방법을 이용할 수도 있다.
또한, 접착재 NCL2의 단부는 칩 탑재 영역(2p2)의 외측에 배치된다. 다시 말하면, 제2 접착재 배치 공정에 있어서, 접착재 NCL2를 배치하는 범위는, 칩 탑재 영역(2p2)보다도 넓다. 이와 같이, 칩 탑재 영역(2p2)보다도 광범위하게 접착재 NCL2를 도포함으로써, 도 11에 도시한 제2 칩 탑재 공정에 있어서, 도 4에 도시한 바와 같이 메모리 칩 MC1의 표면(3a)과 배선 기판(2)의 상면(2a)의 간극을 막을 수 있다.
<제2 칩 준비 공정>
또한, 도 11에 도시한 제2 칩 준비 공정에서는, 도 4에 도시한 메모리 칩 MC1, MC2, MC3, MC4를 준비한다. 본 실시 형태에 대한 변형예로서는, 로직 칩 LC위에 메모리 칩 MC1, MC2, MC3, MC4를 순차 적층할 수 있다. 그러나, 본 실시 형태에서는, 메모리 칩 MC1, MC2, MC3, MC4를 미리 적층하여, 도 28에 도시한 적층체(메모리 칩 적층체, 반도체 칩 적층체) MCS를 형성하는 실시 형태에 대하여 설명한다. 이하에서 설명한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS를 형성하는 경우, 예를 들어 도 11에 도시한 제2 칩 준비 공정 이외의 공정과는 다른 장소에서, 다른 공정과는 독립적으로 행할 수 있다. 예를 들어, 적층체 MCS는, 구입 부품으로서 준비하는 것도 가능하다. 이로 인해, 도 11에 도시한 조립 공정을 간략화하고, 전체적으로 제조 효율을 향상시킬 수 있는 점에서 유리하다.
도 27은, 도 4에 도시한 메모리 칩의 적층체의 조립 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 28은 도 27에 이어지는 메모리 칩의 적층체의 조립 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 27 및 도 28에 도시한 복수의 메모리 칩 MC1, MC2, MC3, MC4의 각각의 제조 방법은, 도 18 및 도 19를 이용하여 설명한 반도체 칩의 제조 방법을 적용하여 제조할 수 있으므로, 설명을 생략한다.
우선, 조립 기재 준비 공정으로서, 도 28에 도시한 적층체 MCS를 조립하기 위한 기재(34: 조립 기재)를 준비한다. 기재(34)는 복수의 메모리 칩 MC1, MC2, MC3, MC4를 적층하는 조립면(34a)을 갖고, 조립면(34a)에는, 접착층(35)이 형성되어 있다.
다음으로 칩 적층 공정으로서, 메모리 칩 MC1, MC2, MC3, MC4를 기재(34)의 조립면(34a) 위에 적층한다. 도 27에 도시한 예에서는, 적층되는 각 반도체 칩의 이면(3b)이 기재(34)의 조립면(34a)과 대향하도록, 메모리 칩 MC4, MC3, MC2, MC1의 순으로, 순차 적층된다. 각 반도체 칩의 돌기 전극(7)과 이면 전극(3bp)은, 예를 들어 접합재(8)에 의해 접합된다. 또한, 최상단에 배치되는 메모리 칩 MC1의 돌기 전극(7)의 선단에는, 도 11에 도시한 제2 칩 탑재 공정에서, 도 26에 도시한 로직 칩 LC의 이면 전극(3bp)과 도 27에 도시한 메모리 칩 MC1의 돌기 전극(7)을 전기적으로 접속하기 위한 접합재(8)(예를 들어 땜납층(8a))가 형성된다.
다음으로, 도 28에 도시한 적층체 밀봉 공정에서는, 적층된 복수의 반도체 칩의 사이에, 수지(언더필 수지)를 공급하고, 밀봉체(6: 칩 적층체용 밀봉체, 칩 적층체용 수지체)를 형성한다. 이 밀봉체(6)는, 상기 제1 접착재 배치 공정에서 설명한, 후 주입 방식에 의해 형성된다. 즉, 미리 복수의 반도체 칩(3)을 적층한 후, 노즐(36)로부터 언더필 수지(6a)를 공급하고, 적층된 복수의 반도체 칩(3)의 사이에 매립한다. 언더필 수지(6a)는 도 11에 도시한 밀봉 공정에서 사용하는 밀봉용 수지보다도 점도가 낮아, 모세관 현상을 이용하여 복수의 반도체 칩(3)의 사이에 매립할 수 있다. 그 후, 반도체 칩(3)의 사이에 매립된 언더필 수지(6a)를 경화시켜서 밀봉체(6)를 얻는다.
이 후 주입 방식에 의해 밀봉체(6)를 형성하는 방법은, 소위, 트랜스퍼 몰드 방식(상세는 후술함)과 비교하여 간극의 매립 특성이 우수하기 때문에, 적층된 반도체 칩(3) 사이의 간극이 좁은 경우에 적용하기에 유효하다. 또한, 도 28에 도시한 바와 같이 언더필 수지(6a)를 매립하는 간극이 복수 단으로 형성되어 있는 경우, 복수의 간극에 대하여 일괄적으로 언더필 수지(6a)를 매립할 수 있다. 이로 인해, 전체적으로는 처리 시간을 단축할 수 있다.
다음으로, 조립 기재 제거 공정에서는, 기재(34) 및 접착층(35)을 메모리 칩 MC4의 이면(3b)으로부터 박리시켜 제거한다. 기재(34)와 접착층(35)을 제거하는 방법으로서는, 예를 들어 접착층(35)에 포함되는 수지 성분(예를 들어 자외선 경화 수지)을 경화시키는 방법을 적용할 수 있다. 이상의 공정에 의해, 복수의 메모리 칩 MC1, MC2, MC3, MC4가 적층되고, 각 메모리 칩 MC1, MC2, MC3, MC4의 접속부가 밀봉체(6)에 의해 밀봉된 적층체 MCS가 얻어진다. 이 적층체 MCS는, 복수의 표면 전극(3ap)이 형성된 표면(3a)(메모리 칩 MC1의 표면(3a)) 및 표면(3a)의 반대측에 위치하는 이면(3b)(메모리 칩 MC4의 이면(3b))을 갖는 하나의 메모리 칩이라 간주할 수 있다.
<제2 칩 탑재 공정>
다음으로, 도 11에 도시한 제2 칩 탑재 공정에서는, 도 29나 도 30에 도시한 바와 같이, 로직 칩 LC 위에 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS를 탑재한다. 도 29는 도 25에 도시한 로직 칩의 이면 위에 메모리 칩의 적층체를 탑재한 상태를 나타내는 확대 평면도이다. 또한, 도 30은, 도 29의 A-A선을 따른 확대 단면도이다.
본 공정에서는, 도 30에 도시한 바와 같이, 적층체 MCS의 표면(3a)이 로직 칩 LC의 이면(3b)(다시 말하면, 배선 기판(20)의 상면(2a))과 대향하도록, 소위 페이스다운 실장 방식(플립 칩 접속 방식)에 의해 적층체 MCS를 탑재한다. 또한, 본 공정에 의해 복수의 메모리 칩 MC1, MC2, MC3, MC4와 로직 칩 LC는 전기적으로 접속된다. 상세하게는, 도 5에 도시한 바와 같이, 메모리 칩 MC1(또는, 적층체 MCS)의 표면(3a)에 형성된 복수의 표면 전극(3ap)과 로직 칩 LC의 이면(3b)에 형성된 복수의 이면 전극(3bp)은, 돌기 전극(7)(및 도시를 생략한 접합재)을 개재하여 전기적으로 접속된다. 또한, 도 5에서는, 도면을 쉽게 보기 위해서, 도 27에 도시한 최상단의 돌기 전극(7)의 선단에 형성된 접합재(8)는 도시를 생략하였다. 이하, 본 공정의 상세한 플로우에 대하여 도 31 내지 도 33을 이용하여 설명한다.
도 31 내지 도 34는, 도 11에 도시한 제2 칩 탑재 공정의 상세한 플로우를 나타내는 설명도이다. 도 31은, 로직 칩 위에 메모리 칩의 적층체를 탑재한 상태를 모식적으로 나타내는 설명도이다. 도 32는, 도 31에 도시한 반송 지그를 제거하고, 가열 지그를 적층체의 이면측으로 밀어붙인 상태를 나타내는 설명도이다. 또한, 도 33은, 도 31에 도시한 유지 지그를 제거할 때, 적층체가 기운 상태를 나타내는 설명도이다. 또한, 도 34는, 적층체를 가열하고, 로직 칩과 전기적으로 접속한 상태를 나타내는 설명도이다. 또한, 도 50은, 도 31 내지 도 34와는 다른 검토예에 있어서, 적층체가 기운 상태를 나타내는 설명도이다. 도 31 내지 도 34 및 도 50에서는, 도면을 쉽게 보기 위해서 적층체 MCS를 하나의 반도체 칩(3)으로 간주하여 나타내고 있다.
본 공정에서는, 우선, 도 31에 도시한 바와 같이, 배선 기판(20)에 탑재된 로직 칩 LC의 이면(3b) 위에 적층체 MCS(반도체 칩(3))를 배치한다. 적층체 MCS는, 이면(3b)측이 유지 지그(30)로 유지된 상태에서 칩 탑재 영역(2p2) 위로 반송되고, 적층체 MCS의 표면(3a)이 로직 칩 LC의 이면(3b)과 대향하도록 접합재 NCL2 위에 배치된다. 유지 지그(30)는, 도 22를 이용하여 설명한 제1 칩 탑재 공정과 동일한 것을 사용할 수 있다. 즉, 유지 지그(30)는, 적층체 MCS의 이면(3b)을 흡착 유지하는 유지면(30a)을 갖고, 적층체 MCS를 유지면(30a)에서 유지된 상태에서 반송한다.
또한, 적층체 MCS의 표면(3a) 측에는 돌기 전극(7)이 형성되어 있으며, 돌기 전극(7)의 선단에는, 도 27을 이용하여 설명한 바와 같이 땜납층(8a)(접합재(8))이 형성되어 있다. 또한, 도 31에서는, 이면 전극(3bp)의 노출면에는 접합재를 배치하지 않은 실시 형태를 예시적으로 나타내고 있지만, 변형예로서, 접합재(예를 들어 땜납층: 도시생략)를 이면 전극(3bp)의 노출면에 형성해 두어도 된다.
또한, 이 단계에서의 접착재 NCL2는 가열 처리를 행하기 전이기 때문에, 부드러운 상태이다. 이로 인해, 로직 칩 LC 위에 배치된 적층체 MCS의 돌기 전극(7)은 도 31에 도시한 바와 같이, 접착재 NCL2 내에 매립된다(압입된다).
다음으로, 도 32에 도시한 바와 같이, 가열 지그(31)를 적층체 MCS의 이면(3b)측으로 누르고, 로직 칩 LC 및 접착재 NCL1을 향해 적층체 MCS를 밀어붙인다. 접착재 NCL1과 마찬가지로, 가열 처리를 행하기 전에는, 접착재 NCL2는 경화 전의 부드러운 상태이므로, 가열 지그(31)에 의해 적층체 MCS를 압입하면, 적층체 MCS는 로직 칩 LC에 근접된다. 적층체 MCS가 로직 칩 LC에 근접되면, 적층체 MCS의 표면(3a)에 형성된 복수의 돌기 전극(7)의 선단(상세하게는, 땜납층(8a))은, 로직 칩 LC의 이면(3b)에 형성된 복수의 이면 전극(3bp)(또는 이면 전극(3bp) 위의 도시를 생략한 접합재)과 접촉한다. 또한, 적층체 MCS와 로직 칩 LC의 사이에 도포된 접착재 NCL2는, 로직 칩 LC의 이면(3b) 및 접착재 NCL1의 상면 NCL1a를 따라 넓어지고, 적층체 MCS와 배선 기판(2)의 간극은, 접착재 NCL1 및 접착재 NCL2에 의해 막힌다.
여기서, 본원 발명자의 검토에 의하면, 평면 사이즈가 작은 로직 칩 LC 위에 평면 사이즈가 큰 적층체 MCS(반도체 칩(3))를 탑재하는 경우, 이하의 과제가 존재한다는 사실을 알게 되었다. 즉, 도 31에 도시한 반송 지그로부터 도 32에 도시한 가열 지그(31)로 교환할 때, 평면 사이즈가 큰 적층체 MCS가 돌기 전극(7)을 기점으로 하여 기우는 경우가 있다는 사실을 알게 되었다.
예를 들어, 도 50에 도시한 변형예와 같이, 접착재 NCL1이 로직 칩 LC와 배선 기판(20)의 사이에만 배치되고, 칩 탑재 영역(2p2)의 주연부까지 넓혀지지 않은 경우, 적층체 MCS가 돌기 전극(7)의 위치를 기점으로 하여 기우는 경우가 있다. 이와 같이 반도체 칩(3)이 기우는 정도는, 복수의 돌기 전극(7)이 표면(3a)에 있어서 중앙부에 집약하여 배치되어 있는 경우에 커지기 쉽다. 돌기 전극(7)이 표면(3a)의 중앙부에 집약하여 배치되어 있으면, 표면(3a)의 주연부에 배치되어 있는 경우와 비교하여, 적층체 MCS(반도체 칩(3))의 밸런스가 불안정해지기 쉽기 때문이다.
또한, 적층체 MCS가 기울기 시작하면, 다른 부재와 접촉할 때까지 기울기 정도가 증대되기 쉽다. 예를 들어 도 50에 도시한 예에서는, 적층체 MCS의 표면(3a)의 주연부가 배선 기판(20)의 상면(2a)과 접촉한 상태로 되어 있다. 도 50과 같이 적층체 MCS가 기울게 되어버린 경우, 이 기운 상태에서, 도 32에 도시한 가열 지그(31)로 적층체 MCS를 눌러도, 돌기 전극(7)과 이면 전극(3bp)의 위치가 어긋나버리는 경우가 있다.
따라서, 본 실시 형태에서는, 도 33에 도시한 바와 같이, 접착재 NCL1을, 칩 탑재 영역(2p1)보다도 넓은 범위를 덮도록, 접착재 NCL1을 배치한다. 도 33에 도시한 예에서는, 접착재 NCL1은, 칩 탑재 영역(2p2)의 주연부 근방까지를 덮도록 배치된다. 또한, 접착재 NCL1은, 제2 칩 탑재 공정의 전에 이미 경화 처리가 실시되어 있으므로, 접착재 NCL2보다도 단단하다. 이로 인해, 도 33에 도시한 바와 같이, 적층체 MCS의 표면(3a)의 주연부가 접착재 NCL1과 접촉한 시점에서, 기울기 정도의 증가를 정지시킬 수 있다. 다시 말하면, 본 실시 형태에서는, 칩 탑재 영역(2p2)의 주연부 근방까지를 덮도록 접착재 NCL1을 배치함으로써, 적층체 MCS가 기운 경우에도, 그 기울기 정도를 저감할 수 있다.
이 결과, 도 32에 도시한 바와 같이, 적층체 MCS에 가열 지그(31)(및 수지 필름(32))를 밀어붙이면, 적층체 MCS의 기울기를 수복할 수 있다. 이때, 기울기 정도가 작으면, 돌기 전극(7)과 이면 전극(3bp)의 위치가 어긋나버리는 것을 억제할 수 있다. 이와 같이, 적층체 MCS를 탑재하는 예정 영역인 칩 탑재 영역(2p2)의 대부분을 덮음으로써, 적층체 MCS가 기우는 것에 기인하는 돌기 전극(7)과 이면 전극(3bp)의 위치 어긋남을 억제한다.
상기한 바와 같이 돌기 전극(7)과 이면 전극(3bp)의 위치가 어긋나는 것을 억제하는 관점에서는, 돌기 전극(7)을 기점으로 하여 적층체 MCS(반도체 칩(3))가 경사졌을 때, 적층체 MCS와, 접착재 NCL1이 처음에 접촉하는 정도의 평면 사이즈 및 두께로, 접착재 NCL1을 형성하는 것이 바람직하다. 상세하게는, 접착재 NCL1의 주연부가, 칩 탑재 영역(2p1)의 주연부보다도 칩 탑재 영역(2p2)의 주연부에 가까운 위치에 배치되는 것이 바람직하다. 또한, 칩 탑재 영역(2p2) 전체를 덮도록 접착재 NCL1이 배치되는 것이 특히 바람직하다. 한편, 접착재 NCL1의 배치 범위(접착재 NCL1의 평면 사이즈)가 칩 탑재 영역(2p1)보다도 대폭 커지면, 접착재 NCL1의 사용량이 증가한다. 또한, 접착재 NCL2가 넓어지는 범위를 제어하는 것이 오히려 어려워진다. 따라서, 접착재 NCL1의 배치 범위(접착재 NCL1의 평면 사이즈)가 칩 탑재 영역(2p2)과 거의 동일한 크기인 것이 특히 바람직하다.
또한, 접착재 NCL1의 두께는, 로직 칩 LC의 측면(3c) 중, 로직 칩 LC의 표면(3a) 측의 절반 이상이 접착재 NCL1에 의해 덮이는 정도의 두께로 하는 것이 바람직하다. 다시 말하면, 단면으로 보았을 때, 접착재 NCL1의 상면 NCL1a가 로직 칩 LC의 측면(3c)의 중앙부(절반의 높이)보다도 로직 칩 LC의 이면(3b)측에 위치하도록, 접착재 NCL1을 형성하는 것이 바람직하다. 단, 로직 칩 LC의 이면(3b)측이 접착재 NCL1로 덮이면, 이면 전극(3bp)과 돌기 전극(7)을 전기적으로 접속할 때 장해로 되는 경우가 있다. 따라서, 접착재 NCL1의 상면 NCL1a의 높이는, 로직 칩 LC의 이면(3b) 이하의 범위 내에서, 가능한 한 높게 하는 것이 바람직하다.
이와 같은 관점에서 상기한 바와 같이 접착재 NCL1에는, 배치 범위나 두께를 제어하기 쉬운 점에서 유리한, 절연재 필름(NCF)을 사용하는 것이 바람직하다.
또한, 도 32에 도시한 바와 같이, 가열 지그(31)를 적층체 MCS로 밀어붙여서, 접착재 NCL2를 넓히는 경우, 로직 칩 LC에 가해지는 스트레스를 저감하는 것이 바람직하다. 경화한 접착재 NCL1의 배치 범위를 넓게 함으로써, 로직 칩 LC에 가해지는 하중을 접착재 NCL1측으로 분산시킬 수 있다. 따라서, 제2 칩 탑재 공정에서의 로직 칩 LC의 스트레스를 저감하는 관점에서, 경화한 접착재 NCL1의 배치 범위를 넓게 하는 것이 바람직하다.
또한, 도 32에 도시한 예에서는, 적층체 MCS에는, 이면 전극(3bp)이 형성되지 않으므로, 도 32에 도시한 가열 지그(31)와 적층체 MCS의 사이에 수지 필름(32)을 개재시키지 않는 실시 형태가 변형예로서 적용될 수 있다. 그러나, 도 11에 도시한 제1 칩 탑재 공정과 제2 칩 탑재 공정에서, 동일한 탑재 장치(유지 지그(30), 가열 지그(31) 및 수지 필름(32))를 사용함으로써, 제조 장치가 번잡해지는 것을 억제할 수 있다. 따라서, 제1 칩 탑재 공정과 마찬가지로, 수지 필름(32)을 개재하여 가열 지그(31)로 적층체 MCS를 밀어붙이는 것이 바람직하다.
또한, 도 50에 도시한 바와 같이, 접착재 NCL1의 배치 범위가 작은 경우에도, 적층체 MCS와 배선 기판(20)의 간극은 매립할 수 있다. 즉, 상기한 바와 같이 돌기 전극(7)과 이면 전극(3bp)의 위치가 어긋나지 않은 경우이면, 도 50에 도시한 형태를 변형예로서 적용할 수 있다. 이 경우에도, 접착재 NCL2의 도포량(배치량)을 증가시키면, 접착재 NCL1이 배치된 영역의 외측에서는, 접착재 NCL2에 의해 적층체 MCS와 배선 기판(20)의 간극을 막을 수 있다. 단, 특히, 접착재 NCL2에 절연재 페이스트(NCP)를 사용한 경우에는, 도포량이 증가하면, 넓어지는 범위의 제어가 어려워진다. 따라서, 접착재 NCL2의 배치 범위를 제어하여, 적층체 MCS와 배선 기판(20)의 간극을 확실하게 막는다는 관점에서는, 도 33에 도시한 바와 같이, 접착재 NCL1의 주연부가, 칩 탑재 영역(2p1)의 주연부보다도 칩 탑재 영역(2p2)의 주연부에 가까운 위치에 배치되는 것이 바람직하다.
다음으로, 도 33에 도시한 바와 같이 가열 지그(31)에 적층체 MCS가 밀어붙여진 상태로, 가열 지그(31: 열원)에 의해 로직 칩 LC 및 접착재 NCL2를 가열한다. 적층체 MCS와 로직 칩 LC의 접합부에서는, 도 33에 도시한 땜납층(8a)이 용융되고, 이면 전극(3bp)에 대하여 젖음으로써, 도 34에 도시한 접합재(8: 땜납재)가 된다. 즉, 가열 지그(31: 열원)에 의해 적층체 MCS를 가열함으로써, 적층체 MCS의 돌기 전극(7)과 로직 칩 LC의 이면 전극(3bp)은, 접합재(8)를 개재하여 전기적으로 접속된다.
한편, 도 32에 도시한 가열 지그(31: 열원)에 의해 접착재 NCL1을 가열함으로써, 접착재 NCL1은 경화(가경화)된다. 이에 의해, 도 34에 도시한 바와 같이, 적층체 MCS와 배선 기판(20)의 간극은, 경화한 접착재 NCL1 및 접착재 NCL2에 의해 막힌다. 적층체 MCS의 측면(3c)의 표면(3a) 측의 일부는, 접착재 NCL2로 덮인다. 이로 인해, 적층체 MCS와 로직 칩 LC의 접착 강도를 향상시킬 수 있다. 또한, 도 32에 도시한 가열 지그(31: 열원)로부터의 열에 의해 접착재 NCL2를 완전히 경화시킬 필요는 없으며, 로직 칩 LC를 고정할 수 있을 정도로 접착재 NCL2에 포함되는 열경화성 수지의 일부를 경화(가경화)시킨 후, 배선 기판(20)을 가열로(도시생략)로 옮기고, 나머지 열경화성 수지를 경화(본 경화)시키는 실시 형태로 할 수 있다. 접착재 NCL2에 포함되는 열경화성 수지 성분 전체가 경화하는 본 경화 처리가 완료될 때까지는, 시간을 필요로 하지만, 본 경화 처리를 가열로에서 행함으로써, 제조 효율을 향상시킬 수 있다.
<밀봉 공정>
다음으로, 도 11에 도시한 밀봉 공정에서는, 도 35에 도시한 바와 같이, 배선 기판(20)의 상면(2a), 로직 칩 LC 및 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS를 수지로 밀봉하여, 밀봉체(4)를 형성한다. 도 35는 도 30에 도시한 배선 기판 위에 밀봉체를 형성하고, 적층된 복수의 반도체 칩을 밀봉한 상태를 나타내는 확대 단면도이다. 또한, 도 36은, 도 35에 도시한 밀봉체의 전체 구조를 나타내는 평면도이다.
본 실시 형태에서는, 도 36에 도시한 바와 같이, 복수의 디바이스 영역(20a)을 일괄적으로 밀봉하는 밀봉체(4)를 형성한다. 이러한 밀봉체(4)의 형성 방법은, 일괄 밀봉(Block Molding) 방식이라 하며, 이 일괄 밀봉 방식에 의해 제조된 반도체 패키지를 MAP(Multi Array Package)형 반도체 장치라 한다. 일괄 밀봉 방식에서는, 각 디바이스 영역(20a)의 간격을 작게 할 수 있으므로, 1매의 배선 기판(20)에 있어서의 유효 면적이 커진다. 즉, 1매의 배선 기판(20)으로부터 취득할 수 있는 제품 개수가 증가한다. 이와 같이, 1매의 배선 기판(20)에 있어서의 유효 면적을 크게 함으로써, 제조 공정을 효율화할 수 있다.
또한, 본 실시 형태에서는, 성형 금형 내에 가열 연화시킨 수지를 압입하여 성형한 후, 수지를 열경화시키는, 소위 트랜스퍼 몰드 방식에 의해 형성한다. 트랜스퍼 몰드 방식에 의해 형성된 밀봉체(4)는, 예를 들어 도 35에 도시한 적층체 MCS를 밀봉하는 밀봉체(6)와 같이, 액상의 수지를 경화시킨 것과 비교하여, 내구성이 높으므로, 보호 부재로서 적합하다. 또한, 예를 들어 실리카(이산화규소; SiO2) 입자 등의 필러 입자를 열경화성 수지에 혼합함으로써, 밀봉체(4)의 기능(예를 들어, 휨 변형에 대한 내성)을 향상시킬 수 있다. 이하, 본 공정의 상세한 플로우에 대하여 도 37 내지 도 40을 이용하여 설명한다.
도 37 내지 도 40은, 도 11에 도시한 밀봉 공정의 상세한 플로우를 나타내는 설명도이다. 도 37은, 밀봉체를 성형하는 성형 금형 내에 도 30에 도시한 배선 기판을 배치한 상태를 나타내는 주요부 단면도이다. 또한, 도 38은, 도 37에 도시한 성형 금형 내에 수지를 공급한 상태를 나타내는 주요부 단면도, 도 39는 도 37에 도시한 성형 금형 내가 수지로 채워진 상태를 나타내는 주요부 단면도이다. 또한, 도 40은, 도 39에 도시한 배선 기판을 성형 금형으로부터 취출한 상태를 나타내는 주요부 단면도이다. 또한, 도 51은, 도 39에 대한 검토예를 나타내는 주요부 단면도이다. 도 37 내지 도 40 및 도 51에서는, 도면을 쉽게 보기 위해서, 적층체 MCS를 하나의 반도체 칩(3)으로 간주하여 나타내고 있다.
본 공정에서는, 우선, 도 37에 도시한 성형 금형(40)을 준비한다(금형 준비 공정). 성형 금형(40)은, 도 35에 도시한 밀봉체(4)를 성형하기 위한 금형으로서, 하면(41a: 금형면) 및 하면(41a)에 형성된 캐비티(41z: 오목부, 함몰부)를 갖는 상부 금형(41: 금형)을 구비한다. 또한, 성형 금형(40)은 상부 금형(41)의 하면(41a: 금형면)과 대향하는 상면(42a: 금형면)을 갖는 하부 금형(42: 금형)을 구비한다.
캐비티(41z)는, 평면으로 보았을 때 사각뿔대형 홈(오목부)으로서, 저면 및 4개의 측면을 구비한다. 또한, 상부 금형(41)에는, 캐비티(41z)에의 수지(4p: 도 38 참조)의 공급구인 게이트부(41g) 및 게이트부(41g)와는 다른 위치(예를 들어 대향하는 위치)에 배치되는 벤트부(41v)가, 각각 형성되어 있다. 게이트부(41g)는, 예를 들어 캐비티(41z)의 하나의 측면에 형성되어 있다. 또한, 벤트부(41v)는 게이트부(41g)와는 다른 캐비티(41z)의 측면에 형성되어 있다. 이와 같이, 게이트부를 캐비티(41z)의 측면에 배치하는 방식은 사이드 게이트 방식이라 한다.
다음으로, 성형 금형(40)의 하부 금형(42) 위에 배선 기판(20)을 배치한다(기재 배치 공정). 여기서, 하부 금형(42)과 조합하는 상부 금형(41)에 형성된 캐비티(41z)는 배선 기판(20)의 각 디바이스 영역(20a)보다도 면적이 크고, 복수의 디바이스 영역(20a)을 덮도록 하나의 캐비티(41z)가 배치된다. 다시 말하면, 캐비티(41z)의 주연부는 배선 기판(20)의 프레임부(20b) 위에 배치된다.
다음으로, 상부 금형(41)과 하부 금형(42)의 거리를 근접시켜, 배선 기판(20)을 상부 금형(41)과 하부 금형(42)으로 클램프한다(클램프 공정). 이에 의해, 캐비티(41z) 내, 게이트부(41g) 및 벤트부(41v) 이외의 영역에서는, 상부 금형(41)(상부 금형(41)의 하면(41a))과, 배선 기판(20)의 상면(2a)이 밀착한다. 또한, 하부 금형(42)(하부 금형(42)의 상면(42a))과, 배선 기판(20)의 하면(2b)이 밀착한다.
다음으로, 도 38에 도시한 바와 같이 캐비티(41z) 내에 수지(4p)를 공급하고, 이것을 경화시킴으로써 밀봉체(4)를 형성한다(밀봉체 형성 공정). 본 공정에서는, 포트부(도시생략)에 배치된 수지 태블릿을 가열 연화시켜서, 게이트부(41g)로부터 캐비티(41z) 내에 수지(4p)를 공급한다. 수지 태블릿은, 예를 들어 열경화성 수지인 에폭시계의 수지를 주성분으로 하고 있으며, 경화 온도보다도 낮은 온도에서는, 가열함으로써 연화하여 유동성이 향상되는 특성을 갖고 있다. 따라서, 예를 들어 플런저(도시생략)에 의해 연화된 수지 태블릿을 밀어붙이면, 도 38에 이점쇄선의 화살표로 나타낸 바와 같이, 연화된 수지(4p)가 성형 금형(40)에 형성된 게이트부(41g)로부터 캐비티(41z) 내(상세하게는, 배선 기판(20)의 상면(2a) 위)로 압입된다. 캐비티(41z) 내의 기체는, 수지(4p)가 유입되는 압력에 의해 벤트부(41b)로부터 배출되고, 캐비티(41z) 내는, 수지(4p)로 채워진다. 이 결과, 배선 기판(20)의 상면(2a) 측에 탑재된 복수의 반도체 칩(3: 로직 칩 LC 및 적층체 MCS)은, 도 39에 도시한 바와 같이, 수지(4p)로 일괄적으로 밀봉된다. 그 후, 캐비티(41z) 내를 가열함으로써, 수지(4p)의 적어도 일부를 가열 경화(가경화)시킨다.
여기서, 본원 발명자의 검토에 의하면, 도 51에 도시한 바와 같이, 적층체 MCS와 배선 기판(20)의 사이에 접착재 NCL1, NCL2로 막혀 있지 않은 간극이 존재하는 경우, 반도체 장치의 신뢰성 면에서 이하의 과제가 있다는 사실을 알아내었다. 즉, 도 51에 도시한 바와 같이, 적층체 MCS와 배선 기판(20)의 간극에 수지(4p)가 충전되지 않는 기포(공간) VD가 발생하기 쉬워진다는 사실을 알게 되었다. 완성품의 반도체 장치에 있어서, 적층체 MCS와 배선 기판(20)의 사이에 기포 VD가 잔류하고 있으면, 반도체 장치에 열이 가해졌을 때, 밀봉체가 파손되기 쉽다. 즉, 신뢰성 저하의 원인으로 된다.
본원 발명자가, 상기와 같은 기포 VD가 발생하기 쉬워지는 이유에 대하여 더욱 검토한 바, 도 51에 도시한 로직 칩 LC를, 도 5에 도시한 바와 같은 관통 전극(3tsv)을 갖지 않은 반도체 칩으로 치환한 경우, 신뢰성 저하의 원인으로 되는 기포 VD의 발생은 인정되지 않았다. 즉, 상기한 기포 VD가 발생하기 쉬워지는 현상은, 관통 전극(3tsv)이 형성된 로직 칩 LC를 하단측에 탑재한 경우에, 특히 현재화되는 과제임을 알게 되었다.
기포 VD가 발생하기 쉬워지는 원인은, 상단측에 탑재하는 적층체 MCS와 배선 기판(20)의 이격 거리가 관계한다고 생각된다. 관통 전극(3tsv)을 형성하지 않은 반도체 칩의 경우, 반도체 칩의 두께와 전기적 특성의 관련성은 낮으므로, 얇은 것이라도 100㎛ 정도의 두께가 있다. 한편, 도 5에 도시한 바와 같이 관통 전극(3tsv)을 형성하는 로직 칩 LC의 경우, 로직 칩 LC의 두께를 얇게 하면, 관통 전극(3tsv)의 높이(로직 칩 LC의 두께 방향의 길이)가 작아지므로, 표면 전극(3ap)과 이면 전극(3bp)을 접속하는 도전로의 임피던스를 저감할 수 있다. 관통 전극(3tsv)의 높이를 작게 함으로써, 가공 정밀도가 향상되므로, 회로의 집적화를 도모할 수 있다. 이로 인해, 로직 칩 LC는, 관통 전극(3tsv)이 존재하지 않는 반도체 칩과 비교하여 두께가 얇아진다. 또한, 로직 칩 LC 위에 탑재되는 적층체 MCS와 배선 기판(2)(도 51에 도시한 배선 기판(20))의 이격 거리인 간격 G2는 로직 칩 LC의 두께 T1에 대응하여 작아지므로, 간격 G2도 작아진다. 예를 들어, 본원 발명자가 검토한 로직 칩 LC의 두께 T1은 50㎛, 간격 G2는 70㎛ 내지 100㎛ 정도이다.
또한, 적층체 MCS와 배선 기판(20)의 간극에 수지(4p)를 매립하기 위해서는, 하단측의 로직 칩 LC 및 그 주위의 접착제 NCL1, NCL2를 둘러싸도록 수지(4p)를 돌아 들어가게 할 필요가 있지만, 적층체 MCS와 배선 기판(20)의 간극이 좁으면 정압 저항(컨덕턴스)이 커진다. 특히, 트랜스퍼 몰드 방식으로 사용하는 수지(4p: 도 38 참조)는, 도 28을 이용하여 설명한 액상의 언더필 수지(6a)와 비교하여 점성이 높기 때문에, 좁은 공간에 공급하는 것이 어렵다. 또한, 수지(4p)의 공급 압력을 상승시키면, 반도체 칩(3)이 손상되는 원인으로 된다.
또한, 도 51에 도시한 바와 같이, 적층체 MCS와 배선 기판(20)의 사이에 접착재 NCL1, NCL2로 막히지 않은 간극이 존재하는 경우, 수지(4p)에 혼합된 복수의 필러 입자 FL 중, 입경이 큰 것이 간극에 끼이는 경우가 있다. 필러 입자 FL이 적층체 MCS와 배선 기판(20)의 사이에 끼이면, 수지(4p)의 통로를 막아서 기포 VD가 발생하는 원인으로 된다. 또한, 필러 입자 FL이 적층체 MCS의 표면(3a: 도 5 참조)에 밀어붙여져서, 적층체 MCS가 손상되는 원인이 되는 경우가 있다.
복수의 필러 입자 FL을 수지(4p) 중에 분산시킴으로써 밀봉체(4: 도 35 참조)의 기능을 향상시킬 수 있다. 그러나, 필러 입자 FL의 입경은 다양하며, 입경이 큰 것에서는, 예를 들어 100㎛ 정도의 입경을 구비하는 필러 입자 FL도 존재한다. 이로 인해, 배선 기판(20)과 적층체 MCS의 간격 G2(도 5 참조)가 70㎛ 내지 100㎛ 정도까지 작아지면, 필러 입자 FL이 배선 기판(20)과 적층체 MCS의 간극에 끼이는 경우가 있다. 필러 입자 FL이 끼이는 현상을 방지하는 방법으로서는, 수지(4p)에 혼합시키는 필러 입자 FL을 미리 분급하고, 입경이 큰 필러 입자 FL을 제외하는 방법이 고려된다. 그러나, 이 경우, 필러 입자 FL의 분급 작업에 시간을 필요로 한다. 또한, 입경이 큰 필러 입자 FL을 수지(4p)에 포함할 수 없게 되면, 재료 선택의 자유도가 저하된다. 따라서, 예를 들어 입경이 80㎛를 초과한 필러 입자 FL이 수지(4p)에 포함되는 경우라도, 배선 기판(20)과 적층체 MCS의 사이에 필러 입자 FL이 끼이지 않도록 하는 것이 바람직하다.
따라서, 본 실시 형태에서는, 밀봉 공정의 전에, 적층체 MCS 중 로직 칩 LC와 겹치지 않는 부분과 배선 기판(20)의 상면(2a)의 사이를, 접착재 NCL1 및 접착재 NCL2로 미리 막아 두는 구성으로 하고 있다. 즉, 도 51에 도시한 기포 VD가 발생하는 영역(간극), 혹은 필러 입자 FL이 끼워지기 쉬운 영역(간극)을 밀봉 공정의 전에 미리 없애 두는 것이다. 이 결과, 도 39에 도시한 바와 같이, 기포 VD(도 51 참조)의 발생을 방지 또는 억제할 수 있다. 또한, 예를 들어 입경이 80㎛를 초과한 필러 입자 FL이 수지(4p)에 포함되는 경우에도, 배선 기판(20)과 적층체 MCS의 사이에 필러 입자 FL이 끼이지 않도록 할 수 있다.
또한, 도 51에 도시한 기포 VD의 발생이나, 필러 입자 FL에 의한 적층체 MCS의 손상을 억제하는 관점에서는, 배선 기판(20)과 적층체 MCS 사이의 부재는, 접착재 NCL1, NCL2 중, 어느 한쪽이어도 된다. 단, 상기한 바와 같이, 접착재 NCL1, NCL2의 배치 위치를 제어하여, 배선 기판(20)과 적층체 MCS의 간극을 확실하게 막는다는 관점에서는, 접착재 NCL1, NCL2의 양쪽에 의해 막는 것이 특히 바람직하다. 즉, 도 16 및 도 17을 이용하여 설명한 바와 같이, 제1 접착재 배치 공정에서는, 접착재 NCL1의 주연부가, 칩 탑재 영역(2p1)의 주연부보다도 칩 탑재 영역(2p2)의 주연부에 가까운 위치에 배치되는 것이 바람직하다. 또한, 제2 접착재 배치 공정에 있어서, 접착재 NCL2의 도포량을 저감하고, 접착재 NCL2의 배치 범위를 제어하기 쉽게 한다는 관점에서는, 접착재 NCL1의 두께는, 로직 칩 LC의 측면(3c) 중, 로직 칩 LC의 표면(3a) 측의 절반 이상이 접착재 NCL1에 의해 덮일 정도의 두께로 하는 것이 바람직하다.
다음으로, 도 40에 도시한 바와 같이, 상기한 밀봉체 형성 공정에서 사용한 성형 금형(40)으로부터 밀봉체(4)가 형성된 배선 기판(20)을 취출한다(기판 취출 공정). 본 공정에서는, 도 39에 도시한 상부 금형(41)과 하부 금형(42)을 분리하여, 배선 기판(20)을 취출한다.
다음으로, 성형 금형(40)으로부터 취출한 배선 기판(20)을 가열로(베이크 로: 도시생략)로 반송하고, 다시 배선 기판(20)을 열처리한다(베이크 공정, 본 경화 공정). 성형 금형(40) 내에서 가열된 수지(4p)는, 수지 중의 경화 성분의 절반 이상(예를 들어 약 70％ 정도)이 경화하는, 소위 가경화라 불리는 상태로 된다. 이 가경화의 상태에서는, 수지(4p) 중의 모든 경화 성분이 경화되어 있는 것은 아니지만, 절반 이상의 경화 성분이 경화되어 있으며, 이 시점에서 반도체 칩(3)은 밀봉되어 있다. 그러나, 밀봉체(4)가 강도의 안정성 등의 관점에서는 모든 경화 성분을 완전히 경화시키는 것이 바람직하므로, 베이크 공정에서, 가경화한 밀봉체(4)를 다시 가열하는, 소위 본 경화를 행한다. 이와 같이, 수지(4p)를 경화시키는 공정을 2회로 나눔으로써, 성형 금형(40)으로 반송되는 다음 배선 기판(20)에 대하여 신속하게 밀봉 공정을 실시할 수 있다. 이로 인해, 제조 효율을 향상시킬 수 있다.
또한, 도 40에 도시한 바와 같이, 밀봉체(4)의 주연부(프레임부(20b) 위)에, 게이트부 수지(4g) 및 벤트부 수지(4v)가 잔류한다. 필요에 따라서, 게이트부 수지(4g) 및 벤트부 수지(4v)를 제거하면, 도 36에 도시한 바와 같이, 복수의 디바이스 영역(20a)에 각각 탑재되는 복수의 반도체 칩(3: 도 35 참조)을 일괄적으로 밀봉하는 밀봉체(4: 수지체)가 형성된다. 단, 게이트부 수지(4g) 및 벤트부 수지(4v)는, 후술하는 개편화 공정에서, 제거되는 프레임부(20b)에 형성되어 있으므로, 이들을 제거하는 공정은 생략할 수 있다.
<볼 마운트 공정>
다음으로, 도 11에 도시한 볼 마운트 공정에서는, 도 41에 도시한 바와 같이, 배선 기판(20)의 하면(2b)에 형성된 복수의 랜드(2g)에, 외부 단자가 되는 복수의 땜납 볼(5)을 접합한다. 도 41은, 도 35에 도시한 배선 기판의 복수의 랜드 위에 땜납 볼을 접합한 상태를 나타내는 확대 단면도이다.
본 공정에서는, 도 41에 도시한 바와 같이 배선 기판(20)의 상하를 반전시킨 후, 배선 기판(20)의 하면(2b)에 있어서 노출되는 복수의 랜드(2g)의 각각의 위에 땜납 볼(5)을 배치한 후, 가열함으로써 복수의 땜납 볼(5)과 랜드(2g)를 접합한다. 본 공정에 의해, 복수의 땜납 볼(5)은 배선 기판(20)을 개재하여 복수의 반도체 칩(3: 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4)과 전기적으로 접속된다. 단, 본 실시 형태에서 설명하는 기술은, 어레이 형상으로 땜납 볼(5)을 접합한, 소위 BGA(Ball Grid Array)형 반도체 장치에 한하여 적용시키는 것은 아니다. 예를 들어, 본 실시 형태에 대한 변형예로서는, 땜납 볼(5)을 형성하지 않고, 랜드(2g)를 노출시킨 상태, 혹은 랜드(2g)에 땜납 볼(5)보다도 얇게 땜납 페이스트를 도포한 상태로 출하하는, 소위 LGA(Land Grid Array)형 반도체 장치에 적용할 수 있다. LGA형 반도체 장치의 경우에는, 볼 마운트 공정은 생략할 수 있다.
<개편화 공정>
다음으로, 도 11에 도시한 개편화 공정에서는, 도 42에 도시한 바와 같이, 배선 기판(20)을 디바이스 영역(20a)마다 분할한다. 도 42는 도 41에 도시한 다수개 취득 배선 기판을 개편화한 상태를 나타내는 단면도이다. 본 공정에서는, 도 31에 도시한 바와 같이, 다이싱 라인(20c: 다이싱 영역)을 따라 배선 기판(20) 및 밀봉체(4)를 절단하고, 개편화된 복수의 반도체 장치(1: 도 4 참조)를 취득한다. 절단 방법은 특별히 한정되지 않지만, 도 42에 도시한 예에서는, 다이싱 블레이드(45: 회전 날)를 사용하여 테이프재(46: 다이싱 테이프)에 접착 고정된 배선 기판(20) 및 밀봉체(4)를 배선 기판(20)의 하면(2b)측으로부터 절삭 가공하여 절단하는 실시 형태를 나타내고 있다. 단, 본 실시 형태에서 설명하는 기술은, 복수의 디바이스 영역(20a)을 구비한, 다수개 취득 기판인 배선 기판(20)을 사용하는 경우에 한하여 적용시키는 것은 아니다. 예를 들어, 반도체 장치 1개만큼에 상당하는 배선 기판(2: 도 4 참조) 위에 복수의 반도체 칩(3)을 적층한 반도체 장치에 적용할 수 있다. 이 경우, 개편화 공정은 생략할 수 있다.
이상의 각 공정에 의해, 도 1 내지 도 10을 이용하여 설명한 반도체 장치(1)가 얻어진다. 그 후, 외관 검사나 전기적 시험 등, 필요한 검사, 시험을 행하고, 출하, 혹은 실장 기판(도시생략)에 실장한다.
(변형예)
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
<변형예 1>
예를 들어, 상기 실시 형태에서는, 반도체 장치의 신뢰성 관점에서의 과제로서, 제2 칩 탑재 공정에서는, 평면 사이즈가 큰 적층체 MCS가 돌기 전극(7)을 기점으로 하여 기욺으로써, 돌기 전극(7)과 이면 전극(3bp)의 위치가 어긋날 우려가 있다는 사실을 설명하였다. 또한, 밀봉 공정에서는, 적층체 MCS와 배선 기판(20)의 간극에 기포 VD가 형성될 우려가 있다는 사실을 설명하였다. 또한, 밀봉 공정에서는, 적층체 MCS와 배선 기판(20)의 간극에, 입경이 큰(예를 들어 적층체 MCS와 배선 기판(20)의 이격 거리보다도 큰) 필러 입자 FL이 끼이면, 적층체 MCS가 손상될 우려가 있다는 사실을 설명하였다. 상기 과제는, 반도체 장치의 신뢰성에 관련된다는 점에서 공통되고, 로직 칩 LC용 칩 탑재 영역(2p1)보다도 넓은 범위에서, 접착재 NCL을 배치한다는 점에서 대책의 주요부는 공통되지만, 각 과제를 해결하기 위한 최소한의 구성은, 엄밀하게는 상이하다. 도 43 및 도 44는, 상기 실시 형태에서 설명한 반도체 장치(1)에 대한 변형예의 개요를 나타내는 주요부 단면도이다.
우선, 제2 칩 탑재 공정에서 설명한, 적층체 MCS가 돌기 전극(7)을 기점으로 하여 기욺으로써, 돌기 전극(7)과 이면 전극(3bp)의 위치가 어긋날 우려를 해소하는 구조로서는 도 43에 도시한 반도체 장치(50)가 고려된다. 반도체 장치(50)는 적층체 MCS와 배선 기판(20)의 사이에 간극이 있는 점에서, 도 4에 도시한 반도체 장치(1)와는 상이하다. 또한, 반도체 장치(50)는 도 4에 도시한 밀봉체(4)가 형성되지 않은 점에서 도 4에 도시한 반도체 장치(1)와 상이하다. 다시 말하면, 반도체 장치(50)의 제조 방법에서는, 상기 실시 형태에서 설명한 밀봉 공정이 생략된다.
즉, 반도체 장치(50)의 제조 방법의 경우, 밀봉 공정을 생략하므로, 밀봉 공정에서 설명한 과제가 발생하지 않는다. 이로 인해, 적어도, 적층체 MCS가 돌기 전극(7: 도 33 참조)을 기점으로 하여 기우는 정도를 억제하는 대책을 실시하면 된다. 이로 인해, 돌기 전극(7)을 기점으로 하여 적층체 MCS(반도체 칩(3))가 경사졌을 때, 적층체 MCS와, 접착재 NCL1이 처음에 접촉하는 정도의 평면 사이즈 및 두께로, 접착재 NCL1을 형성하면 된다. 상세하게는, 접착재 NCL1의 주연부가, 칩 탑재 영역(2p1)의 주연부보다도 칩 탑재 영역(2p2)의 주연부에 가까운 위치에 배치된다. 또한, 접착재 NCL1의 두께는, 도 43에 도시한 바와 같이, 로직 칩 LC의 측면(3c) 중, 로직 칩 LC의 표면(3a) 측의 절반 이상이 접착재 NCL1에 의해 덮이는 정도의 두께로 하는 것이 바람직하다. 다시 말하면, 단면으로 보았을 때, 접착재 NCL1의 상면 NCL1a가 로직 칩 LC의 측면(3c)의 중앙부(절반의 높이)보다도 로직 칩 LC의 이면(3b)측에 위치하도록, 접착재 NCL1을 형성하는 것이 바람직하다. 또는, 접착재 NCL1의 상면 NCL1a가 로직 칩 LC의 이면(3b)과 동일한 높이에 위치하도록 접착재 NCL1을 형성하는 것이 바람직하다. 단, 보다 확실하게 적층체 MCS가 돌기 전극(7: 도 33 참조)을 기점으로 하여 기우는 정도를 억제하는 관점에서는, 접착재 NCL1이, 칩 탑재 영역(2p2)의 전체를 덮도록 배치하는 것이 바람직하다. 또한, 상기한 제2 칩 탑재 공정에 있어서, 반도체 칩(2)이 경사지는 것을, 보다 확실하게 억제하는 관점에서는, 도 33을 이용하여 설명한 바와 같이, 칩 탑재 영역(2p2)의 대부분을 덮도록 접착재 NCL1을 배치하는 것이 바람직하다.
한편, 접착재 NCL2의 배치 범위는, 접착재 NCL1의 배치 범위보다도 적층체 MCS의 기울기에 대한 영향이 작으므로, 도 43에 도시한 바와 같이, 예를 들어 로직 칩 LC의 이면(3b)에 배치할 수 있다. 단, 접착재 NCL2에 의한 접착 강도를 향상시키는 관점에서는, 상기 실시 형태에서 설명한 도 32에 도시한 바와 같이, 로직 칩 LC의 이면(3b) 및 접착재 NCL1의 노출면(로직 칩 LC로부터 노출된 부분의 노출 표면)에도, 접착재 NCL2를 배치하는 것이 바람직하다.
<변형예 2>
다음으로, 밀봉 공정에서 설명한, 적층체 MCS와 배선 기판(20)의 간극에 기포 VD가 형성될 우려, 혹은, 적층체 MCS와 배선 기판(20)의 간극에, 입경이 큰 필러 입자 FL이 끼일 우려를 해소하는 구조로서는, 도 44에 도시한 반도체 장치(51)가 고려된다. 반도체 장치(51)는 접착재 NCL1의 배치 범위가 칩 탑재 영역(2p1)과 거의 동일한 평면 사이즈로 되어있는 점에서 도 4에 도시한 반도체 장치(1)와는 상이하다.
상기 실시 형태에서 설명한 제2 칩 탑재 공정에서의 적층체 MCS의 기울기를 고려하지 않은 경우, 밀봉 공정 전에 적층체 MCS와 배선 기판(20)의 간극이 매립되어 있으면 되므로, 접착재 NCL1의 평면 사이즈를 작게 할 수 있다. 예를 들어 도 44에 도시한 예에서는, 접착재 NCL1의 주연부가, 칩 탑재 영역(2p2)의 주연부보다도 칩 탑재 영역(2p1)의 주연부에 가까운 위치에 배치된다. 또한, 로직 칩 LC의 측면(3c)의 이면(3b)측의 절반 이상의 영역은, 접착재 NCL1로부터 노출되어 있다. 반도체 장치(51)와 같은 구성이라도, 밀봉 공정 전에, 접착재 NCL2에 의해 적층체 MCS와 배선 기판(20)의 간극이 막혀 있으면, 적층체 MCS와 배선 기판(20)의 간극에 기포 VD가 형성될 우려, 혹은, 적층체 MCS와 배선 기판(20)의 간극에, 입경이 큰 필러 입자 FL이 끼일 우려를 해소할 수 있다.
단, 상기 실시 형태에서 설명한 바와 같이, 접착재 NCL2에 절연성 페이스트(NCP)를 사용하는 경우에는 특히, 접착재 NCL2는 접착재 NCL1을 따라서 넓어진다. 이로 인해, 접착재 NCL2의 배치 범위를 제어하여, 적층체 MCS와 배선 기판(20)의 간극을 확실하게 막는 관점에서는, 도 4에 도시한 바와 같이, 접착재 NCL1의 주연부가, 칩 탑재 영역(2p1)의 주연부보다도 칩 탑재 영역(2p2)의 주연부에 가까운 위치에 배치되는 것이 바람직하다.
또한, 접착재 페이스트 NCL1에 의해, 입경이 큰 필러 입자 FL이 끼일 우려를 해소하는 구조로서는, 도 45 및 도 46에 도시한 반도체 장치(52)와 같이, 접착재 페이스트 NCL1이, 칩 탑재 영역(2p2)의 대부분을 덮도록 배치되는 것이 바람직하다. 도 45는, 도 44에 도시한 반도체 장치에 대한 변형예의 개요를 나타내는 주요부 단면도이다. 또한, 도 46은, 도 45의 A부의 확대 단면도이다.
도 45 및 도 46에 도시한 반도체 장치(52)에서는, 칩 탑재 영역(2p2)의 대부분은, 접착재 NCL1에 의해 덮여 있다. 상세하게는, 도 46에 도시한 바와 같이, 칩 탑재 영역(2p2) 중, 접착재 NCL1에 덮여 있지 않은 부분의 폭(도 46에 도시한 간격 G3)은, 복수의 필러 입자 FL 중, 가장 체적이 큰 필러 입자 FL(예를 들어, 배선 기판(20)과 적층체 MCS의 간격 G2보다도 직경이 큰 필러 입자)의 반경 R1보다도 작다. 다시 말하면, 적층체 MCS의 측면(3c)과, 접착재 NCL1의 주연부 NCL1c의 간격 G3(평면으로 보았을 때의 이격 거리 또는 간극)은, 복수의 필러 입자 FL 중, 가장 체적이 큰 필러 입자 FL의 반경 R1보다도 작다.
반도체 장치(52)의 경우, 상기한 제2 칩 탑재 공정에서, 가령, 접착재 NCL1의 주연부 NCL1c가, 접착재 NCL2로 덮이지 않은 경우에도, 접착재 NCL1에 의해, 필러 입자 FL이 끼이는 것을 방지 또는 억제할 수 있는 점에서 바람직하다. 또한, 상기한 제2 칩 탑재 공정과, 접착재 NCL1의 주연부 NCL1c가, 접착재 NCL2로 덮인 경우에는, 적층체 MCS와 배선 기판(20)의 간극을 확실하게 막을 수 있다.
또한 반도체 장치(52)의 경우, 칩 탑재 영역(2p2)의 일부가 접착재 NCL1로 덮이지 않았으므로, 접착재 NCL2의 확대를 제어하기 쉬운 점에서 바람직하다.
<변형예 3>
또한, 상기한 제2 칩 탑재 공정에 있어서, 적층체 MCS가 기욺으로써 접착재 NCL1의 주연부와 적층체 MCS의 표면(3a)이 접촉하여, 적층체 MCS에 형성된 메모리 회로에 스트레스가 인가되는 것을 억제하는 관점에서는, 도 47 및 도 48에 도시한 반도체 장치(53)와 동일한 구성이 바람직하다. 도 47은, 도 4에 도시한 반도체 장치에 대한 다른 변형예의 개요를 나타내는 주요부 단면도이다. 또한, 도 48은, 도 47의 A부의 확대 단면도이다.
도 47 및 도 48에 도시한 반도체 장치(53)에서는, 적층체 MCS에 설치된 메모리 영역 MR의 주연부(측면(3c)에 가장 가까운 변) MRc와, 적층체 MCS의 측면(3c)의 사이에 접착재 NCL1의 측면 NCL1c가, 배치되어 있다.
적층체 MCS는, 예를 들어 도 4에 도시한 바와 같이 복수의 메모리 칩 MC1, MC2, MC3, MC4를 갖고, 각 메모리 칩 MC1, MC2, MC3, MC4의 각각에, 메모리 영역 MR이 형성되어 있다. 또한, 메모리 영역 MR의 평면 레이아웃은, 도 6을 이용하여 설명한 바와 같으므로, 중복된 설명은 생략한다.
도 47 및 도 48에 도시한 반도체 장치(53)의 경우, 평면으로 보았을 때, 적층체 MCS에 설치된 메모리 영역 MR의 주연부 MRc가, 접착재 NCL1의 주연부 NCL1c보다도 내측에 배치되어 있다. 이로 인해, 상기한 제2 칩 탑재 공정에 있어서, 적층체 MCS가 기운 경우라도, 메모리 영역 MR과 접착재 NCL1은 접촉하기 어려워진다. 따라서, 제2 칩 탑재 공정에 있어서, 메모리 영역 MR에 스트레스가 인가되는 것을 방지 또는 억제할 수 있는 점에서 바람직하다.
<변형예 4>
또한, 반도체 장치(50, 51, 52) 및 반도체 장치(53)는, 도 4에 도시한 땜납 볼(5)이 접합되지 않고, 복수의 랜드(2g)가 외부 단자로서 노출되는, 소위 LGA형 반도체 장치가 되어 있다. 이 경우, 상기 실시 형태에서 설명한 볼 본딩 공정을 생략할 수 있다.
<변형예 5>
또한, 반도체 장치(50, 51, 52) 및 반도체 장치(53)는, 예를 들어 반도체 장치 1개만큼에 상당하는 배선 기판(2) 위에 복수의 반도체 칩(3)을 적층하여 제조할 수 있다. 이 경우, 상기 실시 형태에서 설명한 개편화 공정을 생략할 수 있다.
<변형예 6>
또한 예를 들어, 상기 실시 형태에서는, 복수의 메모리 칩 MC1, MC2, MC3, MC4가 적층된 적층체 MCS를 로직 칩 LC의 이면(3b) 위에 탑재하는 실시 형태에 대하여 설명하였지만, 상단에 적층되는 반도체 칩(3)의 수는 한정되지 않으며, 예를 들어 1매이어도 된다. 또한, 로직 칩 LC의 이면(3b) 위에 복수의 반도체 칩(3)을 적층하는 경우에서도, 도 11에 도시한 제2 접착재 배치 공정 내지 제2 칩 탑재 공정까지의 수순을 반복함으로써, 예를 들어 도 59에 도시한 반도체 장치(55)와 같이, 접착재 NCL1, NCL2, NCL3, NCL4, NCL5를 개재하여 복수의 반도체 칩(3)을 순차 적층할 수 있다. 반도체 장치(55)의 경우, 각 반도체 칩(3)을 순차 적층하므로, 조립 공정에 필요로 하는 시간은 길어지지만, 도 4에 도시한 밀봉체(6)를 사용하지 않고, 복수의 반도체 칩(3)을 플립 칩 접속 방식으로 적층할 수 있다.
<변형예 7>
또한 예를 들어, 상기 실시 형태 및 변형예에서는, 칩 탑재 영역(2p2)과 동일한 범위, 혹은 칩 탑재 영역(2p2)보다도 좁은 범위에 접착재 NCL1을 배치하는 실시 형태에 대하여 설명하였다. 그러나, 변형예로서, 칩 탑재 영역(2p2)보다도 넓은 범위에 접착재 NCL1을 배치할 수도 있다. 다시 말하면, 접착재 NCL1의 평면 사이즈를, 적층체 MCS의 평면 사이즈보다도 크게 할 수 있다. 이 경우, 제2 칩 탑재 공정에 있어서, 접착재 NCL2를 적층체 MCS의 측면(3c)에 접착시킬 수 있으므로, 필릿이 형성되기 쉽다. 이 결과, 적층체 MCS와 접착재 NCL2의 접착 강도를 향상시킬 수 있다.
<변형예 8>
또한, 상기 실시 형태에서 설명한 기술 사상의 요지를 일탈하지 않는 범위 내에 있어서, 변형예끼리를 조합하여 적용할 수 있다.
그 밖에, 실시 형태에 기재된 내용의 일부를 이하에 기재한다.
(1) 제1 면, 상기 제1 면에 형성된 복수의 본딩 리드, 상기 제1 면과는 반대측의 제2 면, 및 상기 제2 면에 형성되고, 또한, 상기 복수의 본딩 리드와 각각 전기적으로 접속된 복수의 랜드를 갖는 배선 기판과,
제1 표면, 상기 제1 표면에 형성된 복수의 제1 표면 전극, 상기 제1 표면과는 반대측의 제1 이면, 제1 이면에 형성된 복수의 제1 이면 전극, 및 상기 제1 표면 및 상기 제1 이면 중 한쪽으로부터 다른 쪽을 향하여 관통하도록 각각 형성되고, 또한, 상기 복수의 제1 표면 전극과 상기 복수의 제1 이면 전극을 각각 전기적으로 접속하는 복수의 관통 전극을 갖고, 상기 제1 표면이 상기 배선 기판의 상기 제1 면과 대향하도록, 제1 접착재를 개재하여 상기 배선 기판의 상기 제1 면에 탑재되는 제1 반도체 칩과,
제2 표면, 상기 제2 표면에 형성된 복수의 제2 표면 전극, 상기 복수의 제2 표면 전극과 각각 전기적으로 접속된 복수의 돌기 전극 및 상기 제2 표면과는 반대측의 제2 이면을 갖고, 상기 제2 반도체 칩의 상기 제2 표면이 상기 제1 반도체 칩의 상기 제1 이면과 대향하도록, 제2 접착재를 개재하여 상기 제1 반도체 칩 위에 탑재되는 제2 반도체 칩
을 갖고,
상기 복수의 제1 표면 전극과 상기 복수의 본딩 리드는 전기적으로 접속되고,
상기 복수의 제2 표면 전극과 상기 복수의 제1 이면 전극은, 상기 복수의 돌기 전극을 개재하여 전기적으로 접속되고,
상기 제2 반도체 칩의 평면 사이즈는, 상기 제1 반도체 칩의 평면 사이즈보다도 크고,
상기 제2 반도체 칩은, 상기 제1 칩 탑재부를 포함하고, 또한, 상기 제1 칩 탑재부보다도 평면 사이즈가 큰 제2 칩 탑재부 위에 탑재되고,
상기 제1 접착재의 주연부는, 상기 제1 칩 탑재부의 주연부보다도 상기 제2 칩 탑재부의 주연부에 가까운 위치에 배치되는 반도체 장치.

Claims (17)

  1. 반도체 장치의 제조 방법에 있어서,
    (a) 제1 면, 상기 제1 면에 형성된 복수의 본딩 리드, 상기 제1 면과는 반대측의 제2 면, 및 상기 제2 면에 형성되고, 또한, 상기 복수의 본딩 리드와 각각 전기적으로 접속된 복수의 랜드를 갖는 배선 기판을 준비하는 공정,
    (b) 상기 배선 기판의 상기 제1 면에 제1 접착재를 배치하는 공정,
    (c) 상기 (b) 공정의 후, 제1 표면, 상기 제1 표면에 형성된 복수의 제1 표면 전극, 상기 제1 표면과는 반대측의 제1 이면, 제1 이면에 형성된 복수의 제1 이면 전극, 및 상기 제1 표면 및 상기 제1 이면 중 한쪽으로부터 다른 쪽을 향하여 관통하도록 각각 형성되고, 또한, 상기 복수의 제1 표면 전극과 상기 복수의 제1 이면 전극을 각각 전기적으로 접속하는 복수의 관통 전극을 갖는 제1 반도체 칩을, 상기 제1 반도체 칩의 상기 제1 표면이 상기 배선 기판의 상기 제1 면과 대향하도록, 상기 제1 접착재를 개재하여 상기 배선 기판의 상기 제1 면에 탑재하고, 상기 복수의 본딩 리드와 상기 복수의 제1 표면 전극을 전기적으로 접속하는 공정,
    (d) 상기 (c) 공정의 후, 상기 제1 반도체 칩의 상기 제1 이면 위 및 상기 제1 반도체 칩으로부터 노출되는 상기 제1 접착재의 표면 위에, 제2 접착재를 배치하는 공정,
    (e) 상기 (d) 공정의 후, 제2 표면, 상기 제2 표면에 형성된 복수의 제2 표면 전극, 및 상기 제2 표면과는 반대측의 제2 이면을 갖는 제2 반도체 칩을, 상기 제2 반도체 칩의 상기 제2 표면이 상기 제1 반도체 칩의 상기 제1 이면과 대향하도록, 상기 제2 접착재를 개재하여 상기 제1 반도체 칩 위에 탑재하고, 상기 복수의 제1 이면 전극과 상기 복수의 제2 표면 전극을 전기적으로 접속하는 공정,
    (f) 상기 (e) 공정의 후, 상기 배선 기판의 상기 제1 면, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 수지로 밀봉하는 공정
    을 포함하고,
    상기 제2 반도체 칩의 평면 사이즈는, 상기 제1 반도체 칩의 평면 사이즈보다도 크고,
    상기 (e) 공정의 후, 또한, 상기 (f) 공정의 전에서는, 상기 제2 반도체 칩 중 상기 제1 반도체 칩과 겹치지 않는 부분과 상기 배선 기판의 상기 제1 면의 사이는, 상기 제1 및 제2 접착재로 막혀 있는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (f) 공정에서는, 상기 배선 기판을 성형 금형 내에 배치하여, 상기 성형 금형 내에 수지를 공급함으로써, 상기 배선 기판의 상기 제1 면, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 밀봉하고, 상기 성형 금형에 의해 상기 수지를 성형하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 (c) 공정에서 탑재되는 상기 제1 반도체 칩의 두께는, 상기 (e) 공정에서 탑재되는 상기 제2 반도체 칩의 두께보다도 얇은 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (e) 공정에서는, 상기 제1 반도체 칩이 탑재되는 제1 칩 탑재부보다도 평면 사이즈가 큰 제2 칩 탑재부 위에 상기 제2 반도체 칩이 탑재되고,
    상기 (b) 공정에서는, 상기 제1 접착재의 주연부가, 상기 제1 칩 탑재부의 주연부보다도 상기 제2 칩 탑재부의 주연부에 가까운 위치에 배치되는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (f) 공정에서, 상기 배선 기판의 상기 제1 면, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 밀봉하는 상기 수지에는, 복수의 필러 입자가 포함되는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 복수의 필러 입자에는, 상기 제2 반도체 칩과 상기 배선 기판의 상기 제1 면의 이격 거리보다도 큰 입경의 필러 입자가 포함되는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 (e) 공정에서는, 상기 제2 반도체 칩이, 상기 제1 반도체 칩 위에 복수 적층되고,
    복수의 상기 제2 반도체 칩 간은, 상기 배선 기판의 상기 제1 면, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 밀봉하는 상기 수지와는 다른 수지에 의해 밀봉되어 있는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 (f) 공정에서, 상기 배선 기판의 상기 제1 면, 상기 제1 반도체 칩을 밀봉하는 상기 수지는, 복수의 상기 제2 반도체 칩의 사이를 밀봉하는 상기 수지보다도 점도가 높은 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 배선 기판의 상기 제1 면의 제1 칩 탑재부에 배치되는 상기 제1 접착재는, 필름 형상의 접착재인 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 (d) 공정에서는, 페이스트 형상의 상기 제2 접착재를 상기 제1 반도체 칩의 상기 제1 이면 위 및 상기 제1 반도체 칩으로부터 노출되는 상기 제1 접착재의 표면 위를 향하여 도포함으로써 상기 제2 접착재를 배치하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 (c) 공정에서는, 상기 제1 반도체 칩의 측면 중, 상기 제1 반도체 칩의 상기 표면측의 절반 이상이 상기 제1 접착재에 의해 덮이는 반도체 장치의 제조 방법.
  12. 반도체 장치의 제조 방법에 있어서,
    (a) 제1 면, 상기 제1 면에 형성된 복수의 본딩 리드, 상기 제1 면과는 반대측의 제2 면, 및 상기 제2 면에 형성되고, 또한, 상기 복수의 본딩 리드와 각각 전기적으로 접속된 복수의 랜드를 갖는 배선 기판을 준비하는 공정,
    (b) 상기 배선 기판의 상기 제1 면에 제1 접착재를 배치하는 공정,
    (c) 상기 (b) 공정의 후, 제1 표면, 상기 제1 표면에 형성된 복수의 제1 표면 전극, 상기 제1 표면측에 형성되고, 또한 상기 복수의 제1 표면 전극 각각과 전기적으로 접속된 복수의 제1 회로, 상기 제1 표면과는 반대측의 제1 이면, 제1 이면에 형성된 복수의 제1 이면 전극, 및 상기 제1 표면 및 상기 제1 이면 중 한쪽으로부터 다른 쪽을 향하여 관통하도록 각각 형성되고, 또한, 상기 복수의 제1 표면 전극과 상기 복수의 제1 이면 전극을 각각 전기적으로 접속하는 복수의 관통 전극을 갖는 제1 반도체 칩을, 상기 제1 반도체 칩의 상기 제1 표면이 상기 배선 기판의 상기 제1 면과 대향하도록, 상기 제1 접착재를 개재하여 상기 배선 기판의 상기 제1 면에 탑재하고, 상기 복수의 본딩 리드와 상기 복수의 제1 표면 전극을 전기적으로 접속하는 공정,
    (d) 상기 (c) 공정의 후, 상기 제1 반도체 칩의 상기 제1 이면 위 및 상기 제1 반도체 칩으로부터 노출되는 상기 제1 접착재의 표면 위에, 제2 접착재를 배치하는 공정,
    (e) 상기 (d) 공정의 후, 제2 표면, 상기 제2 표면에 형성된 복수의 제2 표면 전극, 상기 제2 표면측에 형성되고, 또한 상기 복수의 제2 표면 전극 각각과 전기적으로 접속된 복수의 제2 회로, 및 상기 제2 표면과는 반대측의 제2 이면을 갖는 제2 반도체 칩을, 상기 제2 반도체 칩의 상기 제2 표면이 상기 제1 반도체 칩의 상기 제1 이면과 대향하도록, 상기 제2 접착재를 개재하여 상기 제1 반도체 칩 위에 탑재하고, 상기 복수의 제1 이면 전극과 상기 복수의 제2 표면 전극을 전기적으로 접속하는 공정,
    (f) 상기 (e) 공정의 후, 상기 배선 기판의 상기 제1 면, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 수지로 밀봉하는 공정
    을 포함하고,
    상기 복수의 제2 회로에는, 상기 제1 반도체 칩과의 사이에서, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이에 설치된 복수의 제1 돌기 전극을 개재하여 통신하는 데이터를 기억하는 기억 회로가 포함되고,
    상기 복수의 제1 회로에는, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이에 설치된 복수의 제2 돌기 전극을 개재하여 상기 제2 반도체 칩의 상기 기억 회로의 동작을 제어하는 제어 회로가 포함되고,
    상기 제2 반도체 칩의 평면 사이즈는, 상기 제1 반도체 칩의 평면 사이즈보다도 크고,
    상기 (e) 공정의 후, 또한, 상기 (f) 공정의 전에서는, 상기 제2 반도체 칩 중 상기 제1 반도체 칩과 겹치지 않는 부분과 상기 배선 기판의 상기 제1 면의 사이는, 상기 제1 및 제2 접착재로 막혀 있는 반도체 장치의 제조 방법.
  13. 반도체 장치의 제조 방법에 있어서,
    (a) 제1 면, 상기 제1 면에 형성된 복수의 본딩 리드, 상기 제1 면과는 반대측의 제2 면, 및 상기 제2 면에 형성되고, 또한, 상기 복수의 본딩 리드와 각각 전기적으로 접속된 복수의 랜드를 갖는 배선 기판을 준비하는 공정,
    (b) 상기 배선 기판의 상기 제1 면의 제1 칩 탑재부에 제1 접착재를 배치하는 공정,
    (c) 상기 (b) 공정의 후, 제1 표면, 상기 제1 표면에 형성된 복수의 제1 표면 전극, 상기 제1 표면과는 반대측의 제1 이면, 제1 이면에 형성된 복수의 제1 이면 전극, 및 상기 제1 표면 및 상기 제1 이면 중 한쪽으로부터 다른 쪽을 향하여 관통하도록 각각 형성되고, 또한, 상기 복수의 제1 표면 전극과 상기 복수의 제1 이면 전극을 각각 전기적으로 접속하는 복수의 관통 전극을 갖는 제1 반도체 칩을, 상기 제1 반도체 칩의 상기 제1 표면이 상기 배선 기판의 상기 제1 면과 대향하도록, 상기 배선 기판의 상기 제1 칩 탑재부에 탑재하고, 상기 복수의 본딩 리드와 상기 복수의 제1 표면 전극을 전기적으로 접속하는 공정,
    (d) 상기 (c) 공정의 후, 상기 제1 반도체 칩의 상기 제1 이면 위에, 제2 접착재를 배치하는 공정,
    (e) 상기 (d) 공정의 후, 제2 표면, 상기 제2 표면에 형성된 복수의 제2 표면 전극, 상기 복수의 제2 표면 전극과 각각 전기적으로 접속된 복수의 돌기 전극, 및 상기 제2 표면과는 반대측의 제2 이면을 갖는 제2 반도체 칩을, 상기 제2 반도체 칩의 상기 제2 표면이 상기 제1 반도체 칩의 상기 제1 이면과 대향하도록, 상기 제2 접착재를 개재하여 상기 제1 반도체 칩 위에 탑재하고, 상기 복수의 제1 이면 전극과 상기 복수의 제2 표면 전극을 전기적으로 접속하는 공정
    을 포함하고,
    상기 제2 반도체 칩의 평면 사이즈는, 상기 제1 반도체 칩의 평면 사이즈보다도 크고,
    상기 (e) 공정에서는, 상기 제1 칩 탑재부를 포함하고, 또한, 상기 제1 칩 탑재부보다도 평면 사이즈가 큰 제2 칩 탑재부 위에 상기 제2 반도체 칩이 탑재되고,
    상기 (b) 공정에서는, 상기 제1 접착재의 주연부가, 상기 제1 칩 탑재부의 주연부보다도 상기 제2 칩 탑재부의 주연부에 가까운 위치에 배치되는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 (c) 공정에서는, 상기 제1 반도체 칩의 측면 중, 상기 제1 반도체 칩의 상기 표면측의 절반 이상이 상기 제1 접착재에 의해 덮이는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 (b) 공정에서는, 상기 제1 접착재의 주연부는, 상기 제1 칩 탑재부의 주연부와 상기 제2 칩 탑재부의 주연부의 사이에 배치되는 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 (c) 공정의 후, 또한, 상기 (d) 공정의 전에, 상기 제1 접착재를 경화시키는 공정이 포함되는 반도체 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 (b) 공정에서는, 상기 제1 접착재는, 상기 제2 칩 탑재부 전체를 덮도록 배치되는 반도체 장치의 제조 방법.
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