JP2005191053A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005191053A
JP2005191053A JP2003426943A JP2003426943A JP2005191053A JP 2005191053 A JP2005191053 A JP 2005191053A JP 2003426943 A JP2003426943 A JP 2003426943A JP 2003426943 A JP2003426943 A JP 2003426943A JP 2005191053 A JP2005191053 A JP 2005191053A
Authority
JP
Japan
Prior art keywords
semiconductor chip
back surface
semiconductor
chip
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003426943A
Other languages
English (en)
Other versions
JP2005191053A5 (ja
JP4260617B2 (ja
Inventor
Yoshihiro Kinoshita
順弘 木下
Junpei Konno
順平 紺野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2003426943A priority Critical patent/JP4260617B2/ja
Priority to TW093135102A priority patent/TWI381459B/zh
Priority to KR1020040106950A priority patent/KR20050065318A/ko
Priority to US11/017,077 priority patent/US20050140023A1/en
Priority to CNB2004101048860A priority patent/CN100477208C/zh
Publication of JP2005191053A publication Critical patent/JP2005191053A/ja
Priority to US11/648,646 priority patent/US7598121B2/en
Publication of JP2005191053A5 publication Critical patent/JP2005191053A5/ja
Application granted granted Critical
Publication of JP4260617B2 publication Critical patent/JP4260617B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】 フリップチップ接続が行われる半導体装置における信頼性の向上を図る。
【解決手段】 半導体ウェハの裏面を研削して薄く形成し、前記半導体ウェハの裏面の平坦化加工を行い、前記半導体ウェハを複数の半導体チップに個片化し、前記複数の半導体チップの電極に金バンプ１ｄを形成し、パッケージ基板５の主面５ａ上にＮＣＰ７を配置し、さらにＮＣＰ７を介して前記半導体チップを配置した後、チップ裏面を押圧して前記半導体チップをパッケージ基板５にフリップチップ接続することにより、前記フリップチップ接続時の前記チップ裏面へのＮＣＰ７の這い上がりを防止でき、前記チップ裏面と封止用樹脂との界面における剥離の発生を防ぐことができ、したがって、その後の組み立てや半導体装置の実装における高温処理での前記界面での剥離やクラックの発生を防ぐことができ、前記半導体装置の信頼性の向上を図ることができる。
【選択図】 図１１

Description

本発明は、半導体装置およびその製造方法に関し、特に、フリップチップ接続に適用して有効な技術に関する。
従来の接着剤を用いたフリップチップ接続では、側面を多段形状とした半導体装置を用いて、この半導体装置と回路基板とを接続する。その際、ボンディングツールと半導体装置との間に、留置部材もしくは多層構造からなる介在部材を介して、半導体装置と回路基板とを加熱接続し、接続工程後に必要に応じて介在部材を破壊もしくは剥離して除去する（例えば、特許文献１参照）。
特開２０００−２１６１９３号公報（図１）
フリップチップ接続を適用した半導体装置の一例として、複数の半導体チップを多段に積み重ねたチップ積層型の半導体装置が知られており、このようなチップ積層型の半導体装置では、主に、最下段の半導体チップが配線基板にフリップチップ接続される。
なお、チップ積層型の半導体装置では、今後、小型化や多ピン化によるパッド（電極）の狭ピッチ化がますます要求される。そこで、半導体装置の小型化（薄型化）を図るための１つの手段として半導体チップの薄型化が考案されている。すなわち、半導体チップの裏面研削を行って半導体チップを薄く形成するものである。
一方、パッドの狭ピッチ化により、フリップチップ接続部へのアンダーフィル封止は、樹脂の浸透などに時間がかかるため、非常に困難になりつつあり、したがって、半導体チップを配置する前に、接着剤を配線基板上に先に塗布し、この接着剤上に半導体チップを配置した後、半導体チップを加圧・加熱してフリップチップ接続を行っている。
本発明者は、チップ積層型の半導体装置において最下段の半導体チップの裏面研削と接着剤の先塗布を取り入れた技術について検討した結果、以下のような問題を見出した。
すなわち、半導体チップの熱圧着において半導体チップの裏面を押圧すると、半導体チップによって押圧された接着剤が半導体チップの側面を這い上がり、さらに裏面まで到達する。その際、半導体チップの裏面に研削痕（凹凸）が残留していると、チップのエッジ部の研削痕を介して裏面側に接着剤が這い上がり、その結果、最下段の半導体チップの裏面に接着剤が付着する。接着剤は、例えば、エポキシ系の非導電性（絶縁性）の樹脂接着剤などであり、主に、熱硬化性樹脂である。
なお、半導体チップの裏面に樹脂接着剤が付着すると、他の樹脂との密着性が悪いことから、封止用樹脂との界面や２段目の半導体チップのダイボンド剤（樹脂接着剤）との界面で剥離が形成され、この剥離箇所に水分が溜まる。この状態で組み立てを続けると、後の高温処理時（例えば、はんだリフロー時や基板実装時）に熱で水分が膨張し、前記剥離箇所を起点に、半導体装置にクラックが発生するという問題が起こる。
本発明の目的は、信頼性の向上を図ることができる半導体装置およびその製造方法を提供することにある。
また、本発明の他の目的は、薄型化を図ることができる半導体装置およびその製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、主面と裏面を有した配線基板と、前記配線基板の主面上に突起電極を介してフリップチップ接続されており、主面と裏面を有した第１の半導体チップと、主面と裏面を有しており、前記裏面が前記第１の半導体チップの裏面と接着剤を介して接続して前記第１の半導体チップ上に積層配置された第２の半導体チップと、前記配線基板と前記第１の半導体チップとの間に配置された非導電性の樹脂接着剤と、前記配線基板の主面上に形成されており、前記第１および第２の半導体チップを樹脂封止する封止体とを有し、前記第１の半導体チップは、その裏面が研削加工されて薄く形成されており、前記裏面は前記研削加工後のポリッシング加工によって形成された平坦面である。
また、本発明は、（ａ）半導体ウェハの裏面を研削して薄く形成する工程と、（ｂ）前記（ａ）工程後、前記半導体ウェハの裏面の平坦化加工を行う工程と、（ｃ）前記（ｂ）工程後、前記半導体ウェハを複数の半導体チップに個片化する工程と、（ｄ）前記（ｃ）工程後、前記複数の半導体チップの電極に突起電極を形成する工程と、（ｅ）配線基板の主面上に非導電性の樹脂接着剤を配置する工程と、（ｆ）前記配線基板の主面上に前記樹脂接着剤を介して前記半導体チップを配置し、その後、前記半導体チップの裏面を押圧して前記半導体チップを前記配線基板に前記突起電極を介してフリップチップ接続する工程と、（ｇ）前記半導体チップを樹脂封止する工程とを有するものである。
さらに、本発明は、（ａ）半導体ウェハの裏面を研削して薄く形成する工程と、（ｂ）前記（ａ）工程後、前記半導体ウェハの裏面を鏡面仕上げする工程と、（ｃ）前記（ｂ）工程後、前記半導体ウェハを複数の半導体チップに個片化する工程と、（ｄ）前記（ｃ）工程後、前記複数の半導体チップの電極に突起電極を形成する工程と、（ｅ）配線基板の主面上に非導電性の樹脂接着剤を配置する工程と、（ｆ）前記配線基板の主面上に前記樹脂接着剤を介して前記半導体チップを配置する工程と、（ｇ）前記（ｆ）工程後、前記半導体チップの前記鏡面仕上げされた前記裏面を押圧して前記半導体チップを前記配線基板に前記突起電極を介してフリップチップ接続する工程と、（ｈ）前記半導体チップを樹脂封止する工程とを有するものである。
また、本発明は、（ａ）主面と裏面を有しており、前記裏面が研削されて薄く形成され、前記裏面が前記研削後の平坦化加工によって平坦化された複数の半導体チップを準備する工程と、（ｂ）前記複数の半導体チップの電極に突起電極を形成する工程と、（ｃ）配線基板の主面上に非導電性の樹脂接着剤を配置する工程と、（ｄ）前記配線基板の主面上に前記樹脂接着剤を介して前記半導体チップを配置する工程と、（ｅ）前記（ｄ）工程後、前記半導体チップの前記平坦化された裏面を押圧して前記半導体チップを前記配線基板に前記突起電極を介してフリップチップ接続する工程と、（ｆ）前記半導体チップを樹脂封止する工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
半導体ウェハの裏面を研削して薄く形成し、さらに裏面の平坦化加工を行うことにより、半導体ウェハの裏面の凹凸を無くすことができる。これにより、フリップチップ接続においてチップ裏面への樹脂接着剤の這い上がりを防止することができ、チップ裏面と封止用樹脂との界面や、２段目の半導体チップのダイボンド材との界面における剥離の発生を防ぐことができる。その結果、後の組み立てや半導体装置の実装における高温処理での前記界面での剥離やクラックの発生を防ぐことができ、半導体装置の信頼性の向上を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置の製造方法の一例を示す組み立てフロー図、図３は図２に示す組み立てフローのステップＳ１〜Ｓ５に対応した組み立て状態の一例を示す断面図、図４は図２に示す組み立てフローのステップＳ６〜Ｓ９に対応した組み立て状態の一例を示す断面図、図５は図２に示す組み立てフローのステップＳ１０〜Ｓ１１に対応した組み立て状態の一例を示す部分断面図、図６は図２に示す組み立てフローのステップＳ１２〜Ｓ１３に対応した組み立て状態の一例を示す部分断面図、図７は図２に示す組み立てフローのステップＳ１〜Ｓ４に対応したウェハ状態の一例を示す斜視図、図８は図２に示す組み立てフローのＮＣＰ塗布工程におけるＮＣＰ塗布方法の一例を示す断面図、図９は図２に示す組み立てフローのＦＣ搭載工程における仮搭載方法の一例を示す断面図、図１０は図２に示す組み立てフローのＦＣ搭載工程における本圧着方法の一例を示す断面図、図１１は図１０に示すＡ部の構造を示す拡大部分断面図、図１２は本発明の実施の形態の変形例の圧着方法を示す拡大部分断面図、図１３は図１に示す半導体装置の実装基板への実装構造の一例を示す部分断面図、図１４は図１０に示す本圧着方法に対する比較例の圧着方法を示す拡大部分断面図、図１５は図１４に示す比較例の圧着方法によるチップ裏面への樹脂接着剤の付着状態を示す平面図である。
図１に示す本実施の形態の半導体装置は、半導体チップが配線基板に対してフリップチップ接続された構造を有するものであり、本実施の形態では、前記半導体装置の一例として、４つの半導体チップが搭載されているとともに、樹脂によって封止が行われたＳＩＰ（System In Package)１６を取り上げて説明する。
ＳＩＰ１６は、制御用の第１の半導体チップ１と、それぞれメモリ回路を備えた第２の半導体チップ２、第３の半導体チップ３および第４の半導体チップ４を有しており、前記４つの半導体チップのうち、第１の半導体チップ１が配線基板であるパッケージ基板５に対して突起電極を介してフリップチップ接続され、さらに、この第１の半導体チップ１上に第２の半導体チップ２が積層されている。また、第３の半導体チップ３は、パッケージ基板５上にフェイスアップ実装され、さらに、第３の半導体チップ３上に第４の半導体チップ４がフェイスアップ実装で積層されている。
なお、第１の半導体チップ１のみパッケージ基板５にフリップチップ接続されており、第２の半導体チップ２、第３の半導体チップ３および第４の半導体チップ４はそれぞれパッケージ基板５とワイヤ接続している。
図１に示すＳＩＰ１６の詳細構造について説明すると、主面５ａと裏面５ｂを有した配線基板であるパッケージ基板５と、パッケージ基板５の主面５ａ上に突起電極を介してフリップチップ接続され、かつ主面１ａと裏面１ｂを有した第１の半導体チップ１と、主面２ａと裏面２ｂを有し、かつ裏面２ｂが第１の半導体チップ１の裏面１ｂとダイボンド剤（接着剤）１２を介して接続して第１の半導体チップ１上に積層配置された第２の半導体チップ２と、パッケージ基板５の主面５ａ上にフェイスアップ実装で搭載された第３の半導体チップ３と、第３の半導体チップ３の主面３ａ上に同じくフェイスアップ実装で積層された第４の半導体チップ４と、パッケージ基板５の主面５ａと第１の半導体チップ１との間に配置された非導電性の樹脂接着剤であるＮＣＰ（Non-Conductive Paste) ７と、第２、第３および第４の半導体チップそれぞれとパッケージ基板５とを電気的に接続する複数のワイヤ６と、パッケージ基板５の主面５ａ上に形成され、かつ４つの半導体チップおよび複数のワイヤ６を樹脂封止する封止体１０と、パッケージ基板５の裏面５ｂに設けられた複数の外部端子であるはんだボール１１とから成る。
さらに、ＳＩＰ１６に搭載された第１の半導体チップ１は、その裏面１ｂが研削加工されて薄く形成されており、さらに、裏面１ｂは前記研削加工後のポリッシング加工によって形成された平坦面である。すなわち、裏面１ｂは、鏡面仕上げされたものである。
なお、第１の半導体チップ１の裏面１ｂは、グラインディング加工によって研削されたものであり、これによって第１の半導体チップ１は、その厚さが、例えば、１４０μｍ程度に薄く形成されている。他の３つの半導体チップも、必要に応じて同様に薄く形成されていてもよい。
また、第１の半導体チップ１は、金バンプ（突起電極）１ｄによってパッケージ基板５にフリップチップ接続され、前記フリップチップ接続による接続部では、金バンプ１ｄがパッケージ基板５に対してはんだ接続されている。その際、パッケージ基板５と第１の半導体チップ１との間には樹脂接着剤であるＮＣＰ７が配置されており、このＮＣＰ７によってフリップチップ接続による各接続部が固められて保護されている。
なお、ＮＣＰ７は、例えば、エポキシ系の非導電性（絶縁性）で、かつ熱硬化性の樹脂接着剤である。
また、第２の半導体チップ２、第３の半導体チップ３および第４の半導体チップ４は、それぞれダイボンド剤１２によって固着されている。すなわち、第２の半導体チップ２は、第１の半導体チップ１上に積層されているため、第１の半導体チップ１の裏面１ｂと第２の半導体チップ２の裏面２ｂとがダイボンド剤１２を介して接続している。さらに、第３の半導体チップ３は、その裏面３ｂがパッケージ基板５にダイボンド剤１２を介して接続されており、第４の半導体チップ４は、第３の半導体チップ３の主面３ａ上に積層されているため、第３の半導体チップ３の主面３ａと第４の半導体チップ４の裏面４ｂとがダイボンド剤１２を介して接続されている。
これらの配置により、第２の半導体チップ２の主面２ａ、第３の半導体チップ３の主面３ａおよび第４の半導体チップ４の主面４ａは、それぞれ上方を向いて配置されており、したがって、それぞれワイヤ接続が可能となっている。
なお、ダイボンド剤１２も、例えば、エポキシ系の非導電性（絶縁性）で、かつ熱硬化性の樹脂接着剤である。
また、封止体１０を形成する封止用樹脂も、例えば、エポキシ系の絶縁性の熱硬化性樹脂である。
また、ワイヤ６は、導体細線であり、例えば、金線である。
また、パッケージ基板５の裏面５ｂに設けられた複数の外部端子は、はんだボール１１であり、パッケージ基板５の裏面５ｂに、例えば、格子状に配置されている。すなわち、本実施の形態のＳＩＰ１６は、ＢＧＡ（Ball Grid Array)型の半導体装置でもある。
また、パッケージ基板５には、図５に示すように、その主面５ａに複数のリード（電極）５ｃやワイヤ接続用リード５ｆが形成されており、それぞれの露出部以外の領域は、絶縁膜であるソルダレジスト膜５ｉによって覆われている。一方、裏面５ｂには、各はんだボール１１が取り付けられるバンプランド５ｈが設けられている。なお、主面５ａ側のリード５ｃやワイヤ接続用リード５ｆは、裏面５ｂ側のバンプランド５ｈとそれぞれ内部配線５ｅおよびスルーホール配線５ｇを介して電気的に接続されている。
これにより、それぞれの半導体チップの電極がパッケージ基板５の裏面５ｂに設けられた複数の外部端子であるはんだボール１１と電気的に接続されている。なお、リード５ｃやワイヤ接続用リード５ｆおよびスルーホール配線５ｇなどは銅合金によって形成されている。
本実施の形態のＳＩＰ１６では、パッケージ基板５にフリップチップ接続された第１の半導体チップ１の裏面１ｂが、チップ薄膜化のために、各々のチップに分割する前のウェハ状態で裏面研削（バックグラインディングともいう）され、かつ前記研削後にポリッシングもしくはウェットエッチングなどで平坦化加工されたものであるため、裏面１ｂが平坦度の高い平坦面となっている。 したがって、第１の半導体チップ１の裏面１ｂに、図１４の比較例に示す凹凸９ｃが形成されていないため、図１０に示すようにフリップチップ接続時に加圧ブロック１３で加圧した際のＮＣＰ７の這い上がりによる裏面１ｂへのＮＣＰ７の進入を防ぐことができ、図１５の比較例に示すチップ１８の裏面１８ａへのＮＣＰ７の付着を防止することができる。
その結果、第１の半導体チップ１の裏面１ｂと封止体１０との界面や、第１の半導体チップ１の裏面１ｂと第２の半導体チップ２のダイボンド剤１２との界面における剥離の発生を防ぐことができ、はんだボール１１の取り付けや基板実装における高温処理時の前記界面での剥離やクラックの発生を防ぐことができる。
これにより、ＳＩＰ１６などの半導体装置の信頼性の向上を図ることができる。
また、フリップチップ接続された第１の半導体チップ１が、その裏面研削後にポリッシングもしくはウェットエッチングなどで平坦化加工されたものであり、裏面１ｂに、図１４に示すような凹凸９ｃが形成されていないため、第１の半導体チップ１の抗折強度を高めることができる。
したがって、フリップチップ接続時の加圧ブロック１３による押圧の際のチップ破損も防止することができ、薄膜化された第１の半導体チップ１上に第２の半導体チップ２を積層することが可能となる。すなわち、フリップチップ接続において薄膜化チップを採用することができるため、ＳＩＰ１６などのチップ積層型の半導体装置においても薄型化や小型化を図ることができる。
前記バックグラインディング工程は、前記ポリッシング工程やウェットエッチング工程に比較して、研削速度が速いが、工程終了後の表面粗さが大きいのが特徴である。ウェハを薄くする工程としては、一般にバックグラインディング工程のみによって行うことも可能である。しかし、その場合、発明が解決しようとする課題に記載したように、チップ裏面が粗く仕上がることにより、接着材の這い上がりが問題となる。また、ウェハを薄くする工程を、表面の平坦度が高く仕上がるポリッシングやウェットエッチング工程のみによって行うことも可能である。しかし、その場合、ポリッシングやウェットエッチングは薄型化する速度がバックグラインディング工程よりも遅いため、工程時間が長くなり、生産性が落ちるという問題が生じる。そこで、生産性を維持しつつ、チップ裏面の平坦度を向上するために、ウェハの薄型化工程において、まず高速で薄型化を達成できる工程、例えばバックグラインディング工程によって、ある程度までウェハを薄型化した後に、工程後の裏面平坦度の高い工程、例えばポリッシングやウェットエッチング工程によって、ウェハを薄型化することが有効である。この場合、生産性を維持するために、最終的に達成するウェハの薄型化のうち、その半分以上を高速で薄型化を達成できる工程によって達成することが好ましい。
次に、図２に示す組み立てフローを用いて本実施の形態の半導体装置の製造方法について説明する。
まず、図２のステップＳ１に示すウェハ処理を行う。すなわち、図３および図７のステップＳ１に示すように主面９ａ側におけるパターン形成が完了した半導体ウェハ９を準備する。
その後、図２のステップＳ２に示すＢＧ（バックグラインディング）すなわち半導体ウェハ９の裏面９ｂを研削して半導体ウェハ９の薄膜化を行う。なお、図３のステップＳ２に示すように、前記研削によって半導体ウェハ９の裏面９ｂには、凹凸９ｃが形成される。この凹凸９ｃは、例えば、0.０５〜0.１μｍ程度のものであるが、この数値に限定されるものではない。また、図７のステップＳ２に示すように、半導体ウェハ９の裏面９ｂには研削痕９ｄが放射状に形成される。
その後、図２のステップＳ３に示すドライポリッシュを行って半導体ウェハ９の裏面９ｂを平坦化加工する。ここでは、ドライポリッシングによって、半導体ウェハ９の裏面９ｂを、図７のステップＳ３に示すように鏡面仕上げする。なお、ドライポリッシングは、例えば、シリカを含有させた繊維を押し固めて形成した研磨布を用いて表面を２μｍ程度削る（磨く）加工方法であり、ドライポリッシング後の半導体ウェハ９の裏面９ｂの凹凸９ｃは、例えば、0.００１５μｍ程度である。
これにより、半導体ウェハ９は、図３のステップＳ３に示すように薄く形成される。薄膜化された半導体ウェハ９の厚さは、例えば、１４０μｍであるが、必要に応じてその厚さに形成する（例えば、バックグラインディングとドライポリッシングによって厚さ９０μｍ程度まで薄く形成することが可能である）。
なお、半導体ウェハ９の裏面９ｂのバックグラインディング後の平坦化加工は、ドライポリッシングに限らず、ウェットエッチングなどであってもよい。この場合のウェットエッチングは、例えば、スピンナで半導体ウェハ９を回転させながらフッ硝酸を供給してエッチングを行うスピンエッチングであり、ドライポリッシングよりもさらに凹凸９ｃを小さく仕上げることが可能である。
その後、図２のステップＳ４に示すチップダイシングを行う。すなわち、薄膜化された半導体ウェハ９を切断して、図３のステップＳ４に示すように複数の半導体チップ（ここでは、第１の半導体チップ１）に個片化する（分割する）。その際、図７のステップＳ４に示すように半導体ウェハ９のダイシングライン９ｅに沿ってダイシングにより切断を行う。
なお、第１の半導体チップ１の裏面１ｂには、図１４の比較例に示すような凹凸９ｃが形成されていないため、この第１の半導体チップ１の抗折強度を高めることができる。
その後、図２のステップＳ５に示すスタッドバンプ形成を行う。すなわち、複数の半導体チップの電極に突起電極を形成する。例えば、第１の半導体チップ１のそれぞれの電極であるパッド１ｃ上に突起電極として金バンプ１ｄを形成する。その際、ワイヤボンディング技術を利用して第１の半導体チップ１のパッド１ｃ上に金バンプ１ｄを形成する（このようにして形成したバンプをスタッドバンプという）。なお、第１の半導体チップ１の主面１ａのパッド１ｃが形成された箇所以外のその周囲の領域は、表面保護膜１ｅによって覆われている。
一方、図２のステップＳ６以降に示す配線基板側の処理について説明する。
まず、図４のステップＳ６に示す配線基板であるパッケージ基板５を準備する。パッケージ基板５の主面５ａには、複数のリード５ｃが形成されており、その周囲には絶縁膜であるソルダレジスト膜５ｉが形成されている。
なお、図２のステップＳ６以降の組み立てについては複数の配線基板を有する多数個取り基板を用いて組み立てを行うことも可能であるが、本実施の形態では、１つのＳＩＰ１６に対応したパッケージ基板５を用いて組み立てを行う場合を説明する。
その後、図２のステップＳ７に示すはんだプリコートを行う。すなわち、図４のステップＳ７に示すように、パッケージ基板５の主面５ａのフリップチップ接続が行われる複数のリード５ｃそれぞれの上に、はんだプリコート５ｄを形成する。このはんだプリコート５ｄは、フリップチップ接続の際の突起電極である金バンプ１ｄとリード５ｃとの接続をはんだ接続としてその接続強度をより高めるためのものである。
その後、図２のステップＳ８に示すＮＣＰ塗布を行う。すなわち、図４のステップＳ８に示すように、パッケージ基板５の主面５ａ上に非導電性の樹脂接着剤であるＮＣＰ７を配置する。ＮＣＰ７は、例えば、熱硬化性樹脂から成るものである。
なお、本実施の形態の半導体装置の製造方法では、フリップチップ接続を行う前に、予めパッケージ基板５上のフリップチップ接続箇所にＮＣＰ７を配置しておく。これは、半導体チップが、多ピン化などによりその狭パッドピッチ化が図られると、金バンプ１ｄの大きさも小さくなり、その結果、半導体チップとパッケージ基板５との隙間（例えば、５〜１０μｍ程度）が小さくなり、フリップチップ接続後にアンダーフィル封止によって樹脂を注入するのは非常に困難となるため、予めパッケージ基板５上にＮＣＰ７を配置するものであり、また、仮に注入可能であったとしても前記隙間が狭まったチップ−基板間に樹脂が回り込むのに非常に時間がかかるため、予めパッケージ基板５上にＮＣＰ７を配置するものである。
これにより、狭パッドピッチ化が図られた場合であっても、半導体チップとパッケージ基板５との隙間に非導電性の樹脂接着剤であるＮＣＰ７を配置することができる。
本実施の形態では、図８に示すように、ノズル８からペースト状のＮＣＰ７をパッケージ基板５の主面５ａ上に滴下して塗布し、主面５ａ上に配置する。なお、非導電性の樹脂接着剤は、ペースト状の樹脂接着剤に限らず、フィルム状の樹脂接着剤（例えば、ＮＣＦ（Non-Conductive Film)）を採用してもよい。
また、ＮＣＰ７は、可能な限り多めの量を塗布して、半導体チップの側面周囲をＮＣＰ７によって覆って保護するようにすることが好ましい。
その後、図２や図４のステップＳ９に示すＦＣ（フリップチップ）搭載すなわちフリップチップ接続を行う。その際、まず、図９に示すように、吸着ブロック１３ｂによって吸着搬送された第１の半導体チップ１を、パッケージ基板５の主面５ａ上にＮＣＰ７を介して配置する仮搭載を行う。
続いて、図１０に示すように、第１の半導体チップ１の鏡面仕上げされた裏面１ｂを加圧ブロック１３によって押圧するとともに熱を印加し、これによって第１の半導体チップ１をパッケージ基板５に金バンプ１ｄを介してフリップチップ接続する。例えば、加圧ブロック１３の温度を３００℃に設定し、５００ｇの荷重で第１の半導体チップ１を押圧する。加圧ブロック１３から付与された熱は、第１の半導体チップ１を伝わって、ＮＣＰ７およびはんだプリコート５ｄを溶融する。すなわち、熱圧着によるフリップチップ接続である。
これにより、はんだプリコート５ｄが溶けて突起電極である金バンプ１ｄとリード５ｃとが、図４のステップＳ９に示すように、はんだ１７によって接続された状態となる。
なお、本実施の形態では、加圧ブロック１３によって第１の半導体チップ１の裏面１ｂを押圧する際に、図１１に示すように第１の半導体チップ１と加圧ブロック１３との間にシート状部材１４を介在させて、シート状部材１４を介して加圧ブロック１３によって第１の半導体チップ１の裏面１ｂを押圧する。シート状部材１４は、厚さが、例えば、５０μｍ程度であり、例えば、フッ素樹脂から成るものである。フッ素樹脂は、耐熱性が高く、かつ樹脂との剥離性が良いため、フッ素樹脂から成るシート状部材１４を用いることが好ましい。
また、本実施の形態では、フリップチップ接続される第１の半導体チップ１の裏面１ｂが、研削され、かつ前記研削後にポリッシングもしくはウェットエッチングなどが行われて平坦化されたものであるため、裏面１ｂが平坦度の高い平坦面となっており、したがって、第１の半導体チップ１の裏面１ｂに、図１４の比較例に示すような大きな凹凸９ｃが形成されていないため、図１１に示すように加圧ブロック１３で加圧した際のＮＣＰ７の這い上がりによる裏面１ｂへのＮＣＰ７の進入を防ぐことができる。
すなわち、第１の半導体チップ１の裏面１ｂが鏡面仕上げされた平坦面であるため、第１の半導体チップ１が加圧ブロック１３によって押圧された際にチップ側面を這い上がったＮＣＰ７が、第１の半導体チップ１の裏面１ｂとシート状部材１４との間の隙間から進入して、図１５の比較例に示すチップ１８の裏面１８ａへのＮＣＰ７の付着のように、第１の半導体チップ１の裏面１ｂにＮＣＰ７が付着することを防止できる。
さらに、加圧ブロック１３の加圧面１３ａがシート状部材１４によって覆われているため、ＮＣＰ７が這い上がった際にも加圧ブロック１３にＮＣＰ７が付着することを防ぐことができ、加圧ブロック１３がＮＣＰ７によって汚れることを防止できる。
なお、第１の半導体チップ１は、厚さ１４０μｍ程度に薄膜化されたチップであり、その抗折強度との兼ね合いから加圧ブロック１３による加圧荷重を不必要に大きくはできない。したがって、より確実に第１の半導体チップ１の裏面１ｂにＮＣＰ７を付着させないようにする手段として、図１２の変形例に示すように厚さを厚く形成したシート状部材１４を用いてもよい。
例えば、厚さ１００μｍ程度の厚手のシート状部材１４を採用し、シート状部材１４に第１の半導体チップ１の裏面１ｂが食い込むような状態が形成されるように押圧することにより、シート状部材１４と第１の半導体チップ１の裏面１ｂとを密着させた状態を形成できるため、第１の半導体チップ１の裏面１ｂにＮＣＰ７が付着することを確実に防止できる。
なお、加圧ブロック１３で第１の半導体チップ１を押圧する際に、必ずしもシート状部材１４を介在させなくてもよい。すなわち、第１の半導体チップ１の裏面１ｂは鏡面仕上げされた平坦面であるため、加圧ブロック１３の加圧面１３ａと第１の半導体チップ１の裏面１ｂとの密着により、シート状部材１４を介在させなくても第１の半導体チップ１の裏面１ｂへのＮＣＰ７の付着を防止できる場合には、シート状部材１４を介在させずに加圧ブロック１３によって直接第１の半導体チップ１の裏面１ｂを押圧してもよい。
以上により、図４のステップＳ９に示すように第１の半導体チップ１のフリップチップ接続を完了する。
その後、ＳＩＰ１６における第３の半導体チップ３のダイボンディングを行う。ここでは、図１に示すように、パッケージ基板５の主面５ａ上にダイボンド剤１２を介して第３の半導体チップ３をその主面３ａを上方に向けて接続する。なお、ダイボンド剤１２は、例えば、熱硬化性の樹脂接着剤である。
その後、図２のステップＳ１０に示す２ｎｄチップぺ付けを行う。ここでは、図１および図５のステップＳ１０に示すように、第１の半導体チップ１の上に第２の半導体チップ２を、かつ第３の半導体チップ３の上に第４の半導体チップ４をそれぞれ接着剤であるダイボンド剤１２によって固着する。
すなわち、第１の半導体チップ１の裏面１ｂ上にダイボンド剤１２を介して第２の半導体チップ２をその主面２ａを上方に向けて積層配置し、第１の半導体チップ１の裏面１ｂと第２の半導体チップ２の裏面２ｂとをダイボンド剤１２を介して接続する。
さらに、第３の半導体チップ３の主面３ａ上にダイボンド剤１２を介して第４の半導体チップ４をその主面４ａを上方に向けて積層配置し、第３の半導体チップ３の主面３ａと第４の半導体チップ４の裏面４ｂとをダイボンド剤１２を介して接続する。
なお、それぞれのダイボンド剤１２は、例えば、熱硬化性の樹脂接着剤である。
その後、図２のステップＳ１１に示すワイヤボンディング（Ｗ／Ｂ）を行う。ここでは、図１および図５のステップＳ１１に示すように、第２の半導体チップ２、第３の半導体チップ３および第４の半導体チップ４それぞれとパッケージ基板５のワイヤ接続用リード５ｆとを金線などのワイヤ６によって電気的に接続する。
その後、図２のステップＳ１２に示すモールドを行う。ここでは、図１および図６のステップＳ１２に示すように、第１の半導体チップ１、第２の半導体チップ２、第３の半導体チップ３および第４の半導体チップ４と、複数のワイヤ６を樹脂モールディングによって封止して封止体１０を形成する。なお、樹脂封止する際に用いる封止用樹脂は、例えば、エポキシ系の熱硬化性樹脂である。
その後、図２のステップＳ１３に示すはんだボール付けを行う。ここでは、図１および図６のステップＳ１３に示すように、パッケージ基板５の裏面５ｂのバンプランド５ｈに、外部端子である複数のはんだボール１１を設ける。その際、リフローによる高温処理ではんだボール１１を溶融して各バンプランド５ｈに取り付ける。
本実施の形態では、第１の半導体チップ１の裏面１ｂへのＮＣＰ７の付着を防止できるため、第１の半導体チップ１の裏面１ｂと封止体１０との界面や、第１の半導体チップ１の裏面１ｂと第２の半導体チップ２のダイボンド剤１２との界面における剥離の発生を防ぐことができる。
これにより、はんだボール１１搭載時のリフローによる高温処理の際の前記界面での剥離やクラックの発生を防ぐことができ、したがって、ＳＩＰ１６（半導体装置）の信頼性の向上を図ることができる。
その後、多数個取り基板を用いて組み立てを行った際には、図２のステップＳ１４に示す基板個片切断を行って個々のＳＩＰ１６に個片化する。
なお、図１３に示すように、ＳＩＰ１６の実装基板１５への実装の際にも、はんだボール１１と実装基板１５の端子１５ａとの接続をリフローによる高温処理で行うため、その際の第１の半導体チップ１の裏面１ｂと封止体１０との界面や、第１の半導体チップ１の裏面１ｂと第２の半導体チップ２のダイボンド剤１２との界面での剥離やクラックの発生を防ぐことができ、これにより、ＳＩＰ１６の信頼性の向上を図ることができる。
本実施の形態の半導体装置の製造方法では、半導体ウェハ９の裏面９ｂにバックグラインディング（研削）を行って薄膜化する工程から開始する場合を取り上げて説明したが、予め裏面１ｂが研削されて薄く形成され、かつ裏面１ｂが研削後の平坦化加工によって平坦化された複数の半導体チップを準備し、これらの半導体チップに図２のステップＳ５に示すスタッドバンプ形成を行い、金バンプ１ｄが設けられた半導体チップをフリップチップ接続して半導体装置の組み立てを行ってもよい。すなわち、予め図２のステップＳ１〜Ｓ４までの処理が行われた半導体チップを納入し、この半導体チップに対して図２のステップＳ５〜Ｓ１４までの処理を行って半導体装置を組み立ててもよい。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、フリップチップ接続において、金バンプ１ｄをはんだ接続によってパッケージ基板５のリード５ｃに熱圧着で接続する場合を説明したが、前記フリップチップ接続は、例えば、パッケージ基板５のリード５ｃの表面に金めっきを形成することにより、金バンプ１ｄとリード５ｃの前記金めっきとを金−金による圧接接続で行ってもよい。
また、半導体装置の一例としてＳＩＰ１６を取り上げて説明したが、前記半導体装置は、少なくとも１つの半導体チップが、その裏面が研削加工と平坦化加工によって薄膜化されたものを配線基板に対して非導電性の樹脂接着剤を用いてフリップチップ接続する装置であれば、ＳＩＰ１６以外のＢＧＡやＬＧＡ（Land Grid Array)などの他の半導体装置であってもよい。
本発明は、電子装置および半導体製造技術に好適である。
本発明の実施の形態の半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置の製造方法の一例を示す組み立てフロー図である。 図２に示す組み立てフローのステップＳ１〜Ｓ５に対応した組み立て状態の一例を示す断面図である。 図２に示す組み立てフローのステップＳ６〜Ｓ９に対応した組み立て状態の一例を示す断面図である。 図２に示す組み立てフローのステップＳ１０〜Ｓ１１に対応した組み立て状態の一例を示す部分断面図である。 図２に示す組み立てフローのステップＳ１２〜Ｓ１３に対応した組み立て状態の一例を示す部分断面図である。 図２に示す組み立てフローのステップＳ１〜Ｓ４に対応したウェハ状態の一例を示す斜視図である。 図２に示す組み立てフローのＮＣＰ塗布工程におけるＮＣＰ塗布方法の一例を示す断面図である。 図２に示す組み立てフローのＦＣ搭載工程における仮搭載方法の一例を示す断面図である。 図２に示す組み立てフローのＦＣ搭載工程における本圧着方法の一例を示す断面図である。 図１０に示すＡ部の構造を示す拡大部分断面図である。 本発明の実施の形態の変形例の圧着方法を示す拡大部分断面図である。 図１に示す半導体装置の実装基板への実装構造の一例を示す部分断面図である。 図１０に示す本圧着方法に対する比較例の圧着方法を示す拡大部分断面図である。 図１４に示す比較例の圧着方法によるチップ裏面への樹脂接着剤の付着状態を示す平面図である。
符号の説明
１ 第１の半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ パッド
１ｄ 金バンプ（突起電極）
１ｅ 表面保護膜
２ 第２の半導体チップ
２ａ 主面
２ｂ 裏面
３ 第３の半導体チップ
３ａ 主面
３ｂ 裏面
４ 第４の半導体チップ
４ａ 主面
４ｂ 裏面
５ パッケージ基板（配線基板）
５ａ 主面
５ｂ 裏面
５ｃ リード（電極）
５ｄ はんだプリコート
５ｅ 内部配線
５ｆ ワイヤ接続用リード
５ｇ スルーホール配線
５ｈ バンプランド
５ｉ ソルダレジスト膜
６ ワイヤ
７ ＮＣＰ（非導電性の樹脂接着剤）
８ ノズル
９ 半導体ウェハ
９ａ 主面
９ｂ 裏面
９ｃ 凹凸
９ｄ 研削痕
９ｅ ダイシングライン
１０ 封止体
１１ はんだボール（外部端子）
１２ ダイボンド剤（接着剤）
１３ 加圧ブロック
１３ａ 加圧面
１３ｂ 吸着ブロック
１４ シート状部材
１５ 実装基板
１５ａ 端子
１６ ＳＩＰ（半導体装置）
１７ はんだ
１８ チップ
１８ａ 裏面

Claims (19)

  1. 主面と裏面を有した配線基板と、
    前記配線基板の主面上に突起電極を介してフリップチップ接続されており、主面と裏面を有した第１の半導体チップと、
    主面と裏面を有しており、前記裏面が前記第１の半導体チップの裏面と接着剤を介して接続して前記第１の半導体チップ上に積層配置された第２の半導体チップと、
    前記配線基板と前記第１の半導体チップとの間に配置された非導電性の樹脂接着剤と、
    前記配線基板の主面上に形成されており、前記第１および第２の半導体チップを樹脂封止する封止体とを有し、
    前記第１の半導体チップは、その裏面が研削加工されて薄く形成されており、前記裏面は前記研削加工後のポリッシング加工によって形成された平坦面であることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記突起電極は金バンプであり、前記フリップチップ接続による接続部において前記金バンプがはんだ接続されていることを特徴とする半導体装置。
  3. （ａ）半導体ウェハの裏面を研削して薄く形成する工程と、
    （ｂ）前記（ａ）工程後、前記半導体ウェハの裏面の平坦化加工を行う工程と、
    （ｃ）前記（ｂ）工程後、前記半導体ウェハを複数の半導体チップに個片化する工程と、
    （ｄ）前記（ｃ）工程後、前記複数の半導体チップの電極に突起電極を形成する工程と、
    （ｅ）配線基板の主面上に非導電性の樹脂接着剤を配置する工程と、
    （ｆ）前記配線基板の主面上に前記樹脂接着剤を介して前記半導体チップを配置し、その後、前記半導体チップの裏面を押圧して前記半導体チップを前記配線基板に前記突起電極を介してフリップチップ接続する工程と、
    （ｇ）前記半導体チップを樹脂封止する工程とを有することを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、前記（ｂ）工程で前記平坦化加工としてポリッシング加工を行うことを特徴とする半導体装置の製造方法。
  5. 請求項３記載の半導体装置の製造方法において、前記（ｂ）工程で前記平坦化加工としてウェットエッチング加工を行うことを特徴とする半導体装置の製造方法。
  6. 請求項３記載の半導体装置の製造方法において、前記（ｆ）工程で前記半導体チップの裏面を押圧する際に、シート状部材を介してブロックによって前記半導体チップの裏面を押圧することを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、前記シート状部材は、フッ素樹脂から成ることを特徴とする半導体装置の製造方法。
  8. 請求項３記載の半導体装置の製造方法において、前記（ｆ）工程で前記配線基板の主面に第１の半導体チップをフリップチップ接続し、前記（ｆ）工程後、前記第１の半導体チップの裏面上に接着剤を介して第２の半導体チップを積層配置し、前記第１の半導体チップの裏面と前記第２の半導体チップの裏面とを前記接着剤を介して接続することを特徴とする半導体装置の製造方法。
  9. 請求項３記載の半導体装置の製造方法において、前記非導電性の樹脂接着剤は、熱硬化性樹脂から成ることを特徴とする半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、前記第１の半導体チップと前記第２の半導体チップを接続する前記接着剤は、熱硬化性樹脂から成ることを特徴とする半導体装置の製造方法。
  11. 請求項３記載の半導体装置の製造方法において、前記（ｇ）工程で樹脂封止する際に用いる封止用樹脂は、熱硬化性樹脂であることを特徴とする半導体装置の製造方法。
  12. 請求項３記載の半導体装置の製造方法において、前記（ｇ）工程後、前記配線基板の裏面に、外部端子として複数のはんだボールを設けることを特徴とする半導体装置の製造方法。
  13. 請求項３記載の半導体装置の製造方法において、前記（ｅ）工程の前に、前記配線基板の主面のフリップチップ接続が行われる複数の電極上に、はんだをプリコートすることを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、前記プリコートされたはんだを用いて、フリップチップ接続の際に、突起電極である金バンプをはんだ接続することを特徴とする半導体装置の製造方法。
  15. 請求項３記載の半導体装置の製造方法において、前記（ｅ）工程で、ペースト状の前記非導電性の樹脂接着剤を前記配線基板の主面上に塗布することを特徴とする半導体装置の製造方法。
  16. （ａ）半導体ウェハの裏面を研削して薄く形成する工程と、
    （ｂ）前記（ａ）工程後、前記半導体ウェハの裏面を鏡面仕上げする工程と、
    （ｃ）前記（ｂ）工程後、前記半導体ウェハを複数の半導体チップに個片化する工程と、
    （ｄ）前記（ｃ）工程後、前記複数の半導体チップの電極に突起電極を形成する工程と、
    （ｅ）配線基板の主面上に非導電性の樹脂接着剤を配置する工程と、
    （ｆ）前記配線基板の主面上に前記樹脂接着剤を介して前記半導体チップを配置する工程と、
    （ｇ）前記（ｆ）工程後、前記半導体チップの前記鏡面仕上げされた前記裏面を押圧して前記半導体チップを前記配線基板に前記突起電極を介してフリップチップ接続する工程と、
    （ｈ）前記半導体チップを樹脂封止する工程とを有することを特徴とする半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、前記（ｂ）工程で前記主鏡面仕上げとしてポリッシング加工を行うことを特徴とする半導体装置の製造方法。
  18. 請求項１６記載の半導体装置の製造方法において、前記（ｇ）工程で前記配線基板の主面に第１の半導体チップをフリップチップ接続し、前記（ｇ）工程後、前記第１の半導体チップの裏面上に接着剤を介して第２の半導体チップを積層配置し、前記第１の半導体チップの裏面と前記第２の半導体チップの裏面とを前記接着剤を介して接続することを特徴とする半導体装置の製造方法。
  19. （ａ）主面と裏面を有しており、前記裏面が研削されて薄く形成され、前記裏面が前記研削後の平坦化加工によって平坦化された複数の半導体チップを準備する工程と、
    （ｂ）前記複数の半導体チップの電極に突起電極を形成する工程と、
    （ｃ）配線基板の主面上に非導電性の樹脂接着剤を配置する工程と、
    （ｄ）前記配線基板の主面上に前記樹脂接着剤を介して前記半導体チップを配置する工程と、
    （ｅ）前記（ｄ）工程後、前記半導体チップの前記平坦化された裏面を押圧して前記半導体チップを前記配線基板に前記突起電極を介してフリップチップ接続する工程と、
    （ｆ）前記半導体チップを樹脂封止する工程とを有することを特徴とする半導体装置の製造方法。
JP2003426943A 2003-12-24 2003-12-24 半導体装置の製造方法 Expired - Fee Related JP4260617B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2003426943A JP4260617B2 (ja) 2003-12-24 2003-12-24 半導体装置の製造方法
TW093135102A TWI381459B (zh) 2003-12-24 2004-11-16 Semiconductor device and manufacturing method thereof
KR1020040106950A KR20050065318A (ko) 2003-12-24 2004-12-16 반도체장치 및 그 제조 방법
US11/017,077 US20050140023A1 (en) 2003-12-24 2004-12-21 Method of manufacturing a semiconductor device
CNB2004101048860A CN100477208C (zh) 2003-12-24 2004-12-24 制造半导体器件的方法
US11/648,646 US7598121B2 (en) 2003-12-24 2007-01-03 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003426943A JP4260617B2 (ja) 2003-12-24 2003-12-24 半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2005191053A true JP2005191053A (ja) 2005-07-14
JP2005191053A5 JP2005191053A5 (ja) 2007-01-25
JP4260617B2 JP4260617B2 (ja) 2009-04-30

Family

ID=34697462

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003426943A Expired - Fee Related JP4260617B2 (ja) 2003-12-24 2003-12-24 半導体装置の製造方法

Country Status (5)

Country Link
US (2) US20050140023A1 (ja)
JP (1) JP4260617B2 (ja)
KR (1) KR20050065318A (ja)
CN (1) CN100477208C (ja)
TW (1) TWI381459B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007110108A (ja) * 2005-10-14 2007-04-26 Integrant Technologies Inc 積層型集積回路チップ及びパッケージ
US8617923B2 (en) 2011-04-04 2013-12-31 Elpida Memory, Inc. Semiconductor device manufacturing apparatus and method for manufacturing semiconductor device
WO2014041684A1 (ja) 2012-09-14 2014-03-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9355869B2 (en) 2012-08-31 2016-05-31 Renesas Electronics Corporation Method of manufacturing semiconductor device
JP2017123423A (ja) * 2016-01-08 2017-07-13 東レエンジニアリング株式会社 半導体実装装置および半導体実装方法
JP2020136642A (ja) * 2019-02-26 2020-08-31 京セラ株式会社 半導体チップ、圧電デバイス及び電子機器

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200522293A (en) * 2003-10-01 2005-07-01 Koninkl Philips Electronics Nv Electrical shielding in stacked dies by using conductive die attach adhesive
JP4538830B2 (ja) * 2004-03-30 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置
JP2006261485A (ja) * 2005-03-18 2006-09-28 Renesas Technology Corp 半導体装置およびその製造方法
US7750482B2 (en) * 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US7993971B2 (en) * 2007-12-28 2011-08-09 Freescale Semiconductor, Inc. Forming a 3-D semiconductor die structure with an intermetallic formation
US20090289101A1 (en) * 2008-05-23 2009-11-26 Yong Du Method for ball grid array (bga) solder attach for surface mount
KR20100109243A (ko) 2009-03-31 2010-10-08 삼성전자주식회사 반도체 패키지
US8617926B2 (en) 2010-09-09 2013-12-31 Advanced Micro Devices, Inc. Semiconductor chip device with polymeric filler trench
CN103107108B (zh) * 2012-12-12 2015-04-22 贵州振华风光半导体有限公司 改善厚膜混合集成电路同质键合系统质量一致性的方法
KR102066015B1 (ko) 2013-08-13 2020-01-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
JP2017059707A (ja) * 2015-09-17 2017-03-23 富士通株式会社 積層チップ、積層チップを搭載する基板、及び積層チップの製造方法
KR102592226B1 (ko) * 2018-07-17 2023-10-23 삼성전자주식회사 반도체 패키지 본딩헤드 및 본딩방법
CN114496824B (zh) * 2020-10-23 2024-08-23 长鑫存储技术有限公司 裸片取出方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167842A (ja) * 1997-08-19 1999-03-09 Matsushita Electric Ind Co Ltd 電子部品の実装装置および実装方法
JP2001156207A (ja) * 1999-11-26 2001-06-08 Toshiba Corp バンプ接合体及び電子部品
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP2002231879A (ja) * 2001-01-31 2002-08-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4343286B2 (ja) * 1998-07-10 2009-10-14 シチズンホールディングス株式会社 半導体装置の製造方法
JP3514649B2 (ja) * 1999-01-27 2004-03-31 シャープ株式会社 フリップチップ接続構造および接続方法
JP3451373B2 (ja) * 1999-11-24 2003-09-29 オムロン株式会社 電磁波読み取り可能なデータキャリアの製造方法
US6656765B1 (en) * 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
JP3597754B2 (ja) * 2000-04-24 2004-12-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6258626B1 (en) * 2000-07-06 2001-07-10 Advanced Semiconductor Engineering, Inc. Method of making stacked chip package
JP3491827B2 (ja) * 2000-07-25 2004-01-26 関西日本電気株式会社 半導体装置及びその製造方法
US6672947B2 (en) 2001-03-13 2004-01-06 Nptest, Llc Method for global die thinning and polishing of flip-chip packaged integrated circuits
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167842A (ja) * 1997-08-19 1999-03-09 Matsushita Electric Ind Co Ltd 電子部品の実装装置および実装方法
JP2001156207A (ja) * 1999-11-26 2001-06-08 Toshiba Corp バンプ接合体及び電子部品
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP2002231879A (ja) * 2001-01-31 2002-08-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007110108A (ja) * 2005-10-14 2007-04-26 Integrant Technologies Inc 積層型集積回路チップ及びパッケージ
US8617923B2 (en) 2011-04-04 2013-12-31 Elpida Memory, Inc. Semiconductor device manufacturing apparatus and method for manufacturing semiconductor device
US9355869B2 (en) 2012-08-31 2016-05-31 Renesas Electronics Corporation Method of manufacturing semiconductor device
US9640414B2 (en) 2012-08-31 2017-05-02 Renesas Electronics Corporation Method of manufacturing semiconductor device
WO2014041684A1 (ja) 2012-09-14 2014-03-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20150056501A (ko) 2012-09-14 2015-05-26 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법
KR101894125B1 (ko) 2012-09-14 2018-08-31 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법
JP2017123423A (ja) * 2016-01-08 2017-07-13 東レエンジニアリング株式会社 半導体実装装置および半導体実装方法
JP2020136642A (ja) * 2019-02-26 2020-08-31 京セラ株式会社 半導体チップ、圧電デバイス及び電子機器

Also Published As

Publication number Publication date
US20050140023A1 (en) 2005-06-30
TWI381459B (zh) 2013-01-01
US20070111384A1 (en) 2007-05-17
US7598121B2 (en) 2009-10-06
CN1638122A (zh) 2005-07-13
CN100477208C (zh) 2009-04-08
JP4260617B2 (ja) 2009-04-30
KR20050065318A (ko) 2005-06-29
TW200522231A (en) 2005-07-01

Similar Documents

Publication Publication Date Title
KR102620629B1 (ko) 반도체 장치의 제조 방법
JP4260617B2 (ja) 半導体装置の製造方法
JP3839323B2 (ja) 半導体装置の製造方法
US6555917B1 (en) Semiconductor package having stacked semiconductor chips and method of making the same
JP4705748B2 (ja) 半導体装置の製造方法
US9029199B2 (en) Method for manufacturing semiconductor device
US20160329304A1 (en) Semiconductor device and method of manufacturing semiconductor device
KR20060101385A (ko) 반도체 장치 및 그 제조 방법
EP1906445A2 (en) Manufacturing method of semiconductor device
JP2003060118A (ja) 半導体装置の製造方法
JP2003264205A (ja) 半導体装置の製造方法
JP2005191053A5 (ja)
JP2015008210A (ja) 半導体装置の製造方法
JP2007067175A (ja) 半導体装置の製造方法
US20220238482A1 (en) Embedded copper structure for microelectronics package
US7964493B2 (en) Method of manufacturing semiconductor device
JP2006222470A (ja) 半導体装置および半導体装置の製造方法
US20100269333A1 (en) Method for Mounting Flip Chip and Substrate Used Therein
CN211792251U (zh) 微电子封装的嵌入式铜结构
JP3715861B2 (ja) 半導体装置の組立方法
US8058109B2 (en) Method for manufacturing a semiconductor structure
JP3419398B2 (ja) 半導体装置の製造方法
JPH11176878A (ja) 半導体装置、その製造方法および実装方法
JP2004311603A (ja) 半導体装置の製造方法
JP2010187037A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081007

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090113

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090204

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4260617

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140220

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees