JP2010187037A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の信頼性の向上を図る。
【解決手段】主面３ａおよび裏面３ｂに形成された複数の導体部のうちの一部を覆うとともにフィルムからなるドライレジスト膜３ｆを有するパッケージ基板３と、パッケージ基板３上に搭載された半導体チップ１と、半導体チップ１とパッケージ基板３とを電気的に接続する導電性ワイヤ４と、パッケージ基板３の主面３ａと半導体チップ１との間に配置されたダイボンド用フィルム２と、パッケージ基板３の裏面３ｂに設けられた複数の半田バンプ８と、樹脂からなる封止体６とからなり、パッケージ基板３においてその主面３ａと裏面３ｂにフィルムからなるドライレジスト膜３ｆが形成されていることにより、パッケージ基板３の反りを抑えることができ、リフロー実装時などのパッケージクラックの発生を防いでＣＳＰ７の信頼性の向上を図ることができる。
【選択図】図３

Description

本発明は、半導体製造技術に関し、特に、半導体装置の信頼性向上に適用して有効な技術に関する。
配線基板に接着材を介して半導体チップを固定する半導体装置おいて、半導体チップと、配線基板主面の電極との間には絶縁膜を除去した溝が設けられているため、接着材の流出分は溝内に留まり配線基板主面の電極には到達していない。溝は、絶縁膜をその深さ全域に亘って除去して形成されている（例えば、特許文献１参照）。
特開２００３−９２３７４号公報（図１）
配線基板の表裏には、主に、ウェットタイプのレジスト膜が形成されている。ウェットタイプのレジスト膜は流動性を有し、塗布によって形成するため、膜の厚さを均等に形成するのは困難である。すなわち、ウェットタイプのレジスト膜では、膜の厚さがばらつく。その結果、配線基板に反りが生じる。更には、塗布により形成されるため、異物（糸屑）等を巻き込み易く、配線基板の不良を引き起こす原因となる。
配線基板の反り対策として、配線基板に形成する銅配線の割合を表裏面で極力同一とし、初期状態での反りを抑える方法が考案されているが、半導体装置の小型化や薄型化が要求される中、基板の銅配線には引き回し等で多くの制約があるため、表裏面の割合を同一にすることは困難である。これにより、この方法で反りを抑えるのは困難である。
なお、配線基板がＵ字型に反っていると、半導体チップの下部にボイドが発生し、半導体装置組み立て後の実装時などのリフローの際に、パッケージクラックが起こることが問題となる。
また、逆Ｕ字型に反っていると、チップの外周でチップと基板との間で剥離が発生することが問題となる。
さらに、配線基板が反っているとワイヤボンディングの際の超音波が基板に正常に伝達されず、ボンディング不良を引き起こすことが問題となる。
また、配線基板が反っていると、搬送系でのトラブルを引き起こす要因にもなる。
また、ウェットタイプのレジスト膜では、膜の厚さがばらつき、表面に凹凸が形成されるため、ダイボンド材としてフィルム状のダイボンド材を用いるのは困難である。すなわち、ウェットタイプのレジスト膜の表面の凹凸にダイボンド用フィルムはなじまず、レジスト膜の凹部とダイボンド用フィルムとの間にボイドが形成されてパッケージクラックに至る。
したがって、ウェットタイプのレジスト膜では、ダイボンド材としてペースト材を採用しているが、ペースト材の場合、半導体チップからのはみ出しによる配線基板のボンディング用端子の汚染を阻止しなければならない。したがって、半導体チップの端部から配線基板の端部までの距離を十分に確保する必要があり、その結果、配線基板における半導体チップの外側の領域の面積を十分に確保しなければならず、半導体装置の小型化が図れないことが問題となる。
本発明の目的は、半導体装置の信頼性の向上を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の品質の向上を図ることができる技術を提供することにある。
さらに、本発明の他の目的は、半導体装置の小型化を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、主面と、前記主面と反対側の裏面と、前記主面および裏面に形成された複数の導体部と、前記複数の導体部のそれぞれの一部を露出するように、前記主面および裏面のそれぞれに形成されたフィルム状の絶縁膜とを有する配線基板と、複数の電極が形成された主面、および前記主面と反対側の裏面を有し、前記配線基板の前記主面の前記絶縁膜上にダイボンド用フィルムを介して固定された半導体チップと、前記配線基板の前記複数の導体部のうち、前記絶縁膜からそれぞれ露出する前記一部と前記半導体チップの前記複数の電極とを電気的に接続する複数のワイヤと、前記半導体チップおよび前記複数のワイヤを封止する封止体と、前記配線基板の前記裏面上に設けられ、前記複数の導体部と電気的に接続する複数の外部端子と、を含むものである。
また、本発明は、（ａ）主面と、前記主面と反対側の裏面と、前記主面および裏面に形成された複数の導体部と、前記複数の導体部のそれぞれの一部を露出するように、前記主面および裏面のそれぞれに形成されたフィルム状の絶縁膜とを有する配線基板を準備する工程；（ｂ）複数の電極が形成された主面、および前記主面と反対側の裏面を有する半導体チップを前記配線基板の前記主面の前記絶縁膜上にダイボンド用フィルムを介して固定する工程；（ｃ）前記配線基板の前記複数の導体部のうち、前記絶縁膜からそれぞれ露出する前記一部と前記半導体チップの前記複数の電極とを複数のワイヤを介して電気的に接続する工程；（ｄ）前記半導体チップおよび前記複数のワイヤを封止する工程；（ｅ）前記配線基板の前記裏面上に複数の外部端子を形成する工程、を含むものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
配線基板においてその主面と裏面にフィルムからなるドライレジスト膜が形成されていることにより、ドライレジスト膜は平坦化されているため、配線基板の反りを抑えることができる。その結果、チップ下部にボイドが形成されることを防止でき、リフロー実装時などのパッケージクラックの発生を防ぐことができる。これにより、半導体装置の信頼性の向上や品質の向上を図ることができる。また、配線基板の主面と裏面にフィルムからなるドライレジスト膜が形成されていることにより、主面および裏面の平坦化を図ることができ、これにより、半導体装置において配線基板のドライレジスト膜上に、ダイボンド用フィルムを介して半導体チップを固定することができる。これにより、ペースト材の半導体チップからの流出を考慮する必要がなくなり、したがって、半導体チップの端部から配線基板の端部までの距離を可能な限り短くすることができ、半導体装置の小型化を図ることができる。
本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１に示す半導体装置の構造の一例を示す断面図である。 図２に示すＡ部の構造を示す拡大部分断面図である。 図１に示す半導体装置に組み込まれる配線基板の構造の一例を示す断面図である。 図４に示すＡ部の構造を示す拡大部分断面図である。 図４に示す配線基板の主面側の配線パターンの一例を示す平面図である。 図４に示す配線基板の裏面側の配線パターンの一例を示す裏面図である。 図４に示す配線基板におけるドライレジスト膜の形成方法の一例を示す製造プロセスフロー図である。 図１に示す半導体装置の組み立てにおける樹脂モールドまでの組み立ての一例を示す製造プロセスフロー図である。 図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての一例を示す製造プロセスフロー図である。 本発明の実施の形態１における変形例の半導体装置の構造を示す断面図である。 図１１に示すＡ部の構造を示す拡大部分断面図である。 本発明の実施の形態２の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１３に示す半導体装置の構造の一例を示す断面図である。 図１３のＡ−Ａ線に沿って切断した構造を示す拡大部分断面図である。 図１３のＢ−Ｂ線に沿って切断した構造を示す拡大部分断面図である。 本発明の実施の形態２の変形例の半導体装置の構造を封止体を透過して示す平面図である。 図１７に示す半導体装置の構造の一例を示す断面図である。 図１７のＡ−Ａ線に沿って切断した構造を示す拡大部分断面図である。 図１７のＢ−Ｂ線に沿って切断した構造を示す拡大部分断面図である。 本発明の実施の形態２の変形例の半導体装置の構造を封止体を透過して示す平面図である。 図２１に示す半導体装置の構造の一例を示す断面図である。 図２２に示すＡ部の構造を示す拡大部分断面図である。 図１に示す半導体装置の組み立てにおける樹脂モールド後の組み立ての変形例を示す製造プロセスフロー図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１に示す半導体装置の構造の一例を示す断面図、図３は図２に示すＡ部の構造を示す拡大部分断面図、図４は図１に示す半導体装置に組み込まれる配線基板の構造の一例を示す断面図、図５は図４に示すＡ部の構造を示す拡大部分断面図、図６は図４に示す配線基板の主面側の配線パターンの一例を示す平面図、図７は図４に示す配線基板の裏面側の配線パターンの一例を示す裏面図、図８は図４に示す配線基板におけるドライレジスト膜の形成方法の一例を示す製造プロセスフロー図、図９は図１に示す半導体装置の組み立てにおける樹脂モールドまでの組み立ての一例を示す製造プロセスフロー図、図１０は樹脂モールド後の組み立ての一例を示す製造プロセスフロー図、図１１は本発明の実施の形態１における変形例の半導体装置の構造を示す断面図、図１２は図１１に示すＡ部の構造を示す拡大部分断面図である。
本実施の形態１の半導体装置は、配線基板上に半導体チップ１が搭載された樹脂封止型の小型の半導体パッケージであり、本実施の形態１ではその一例として、図１〜図３に示すようなＣＳＰ（Chip Scale Package) ７を取り上げて説明する。
なお、ＣＳＰ７は、配線基板の裏面３ｂに複数の外部端子である半田バンプ８が格子状に配置されて取り付けられており、したがって、ＣＳＰ７はＢＧＡ（Ball Grid Array)型の半導体パッケージである。
図１〜図３を用いてＣＳＰ７の構造について説明すると、主面３ａと、主面３ａに対向する裏面３ｂと、主面３ａおよび裏面３ｂに形成された複数の導体部と、主面３ａおよび裏面３ｂ上に形成され、かつ前記複数の導体部のうちの一部を覆うとともにフィルムからなるドライレジスト膜３ｆとを有する配線基板であるパッケージ基板３と、パッケージ基板３の主面３ａに搭載され、かつ集積回路を有する半導体チップ１と、半導体チップ１の電極であるパッド１ｃとパッケージ基板３のボンディング用電極３ｈとを電気的に接続する導電性ワイヤ４と、パッケージ基板３の主面３ａと半導体チップ１との間に配置された（予め半導体チップ１の裏面側に貼り付けられた）ダイボンド材であるダイボンド用フィルム２と、パッケージ基板３の裏面３ｂの複数のランド３ｄに設けられた複数の外部端子である半田バンプ８と、半導体チップ１および複数の導電性ワイヤ４を樹脂封止する封止体６とからなり、パッケージ基板３の主面３ａのドライレジスト膜３ｆ上に、半導体チップ１がダイボンド用フィルム２を介して固定されている。
ＣＳＰ７は、小型の半導体パッケージであるが、半導体チップ１の大きさとパッケージ基板３の大きさがほぼ同じであり、パッケージ基板３の方が僅かに大きい程度である。例えば、半導体チップ１の端部からパッケージ基板３の端部までの距離は、３００μｍ程度である。
そこで、ＣＳＰ７では、図１および図３に示すように、パッケージ基板３においてチップ外側の領域で、かつ基板の周縁部に複数のボンディング用電極３ｈが並んで配置されており、半導体チップ１の主面１ａに設けられた電極であるパッド１ｃと、これに対応するパッケージ基板３のボンディング用電極３ｈとが導電性ワイヤ４によって電気的に接続されている。
ここで、ＣＳＰ７に組み込まれる図４および図５に示すパッケージ基板３の構造について説明する。
パッケージ基板３は、コア材３ｃと、その主面３ａおよび裏面３ｂに形成された複数の導体部と、主面３ａと裏面３ｂの前記導体部を接続するスルーホール３ｅと、前記導体部の少なくとも一部を覆うドライレジスト膜３ｆとを有している。パッケージ基板３の表面である主面３ａには、図６に示すように基板の周縁部に複数のボンディング用電極３ｈが各辺に沿って一列に並んで設けられている。
また、ボンディング用電極３ｈは、それぞれスルーホール３ｅと銅配線３ｇを介して電気的に接続されている。
一方、パッケージ基板３の裏面３ｂには、図７に示すように、複数のランド３ｄが格子状に配置されて設けられており、これらランド３ｄには外部端子である半田バンプ８が接続される。また、複数のランド３ｄは、それぞれスルーホール３ｅと接続されている。
このようにパッケージ基板３の主面３ａおよび裏面３ｂには、ボンディング用電極３ｈ、銅配線３ｇ、ランド３ｄおよびスルーホール３ｅなどの導体部が形成されている。これらの導体部は、例えば、銅合金（Ｃｕ）によって形成されるものである。また、複数のランド３ｄおよびボンディング用電極３ｈには、導電性ワイヤ４との接続強度を向上するために、銅合金の上にＮｉ／Ａｕ、あるいはＮｉ／Ｐｄ／Ａｕなどの表面処理を施している。この表面処理により形成されるめっき層の総厚は、約１０μｍ程度である。
また、パッケージ基板３の主面３ａおよび裏面３ｂには、図５に示すようにフィルムから形成されたソルダレジスト膜（絶縁膜）であるドライレジスト膜３ｆが形成されている。ドライレジスト膜３ｆは、ボンディング用電極３ｈやランド３ｄ以外の導体部を覆っている。なお、ドライレジスト膜３ｆは、その厚さが、例えば、２５μｍ程度であり、ウェットタイプのレジスト膜（例えば、厚さ５５μｍ程度）に比較して薄い。
さらに、ドライレジスト膜３ｆは、ウェットタイプのレジスト膜に比較してその表面が平坦化されている。
ここで、図８を用いてパッケージ基板３におけるドライレジスト膜３ｆの形成方法について説明する。
まず、銅配線３ｇが形成されたコア材３ｃを準備し、コア材３ｃの表裏両面にフィルム状のドライレジスト膜３ｆを配置する。その後、真空ラミネートにより真空吸着を行ってコア材３ｃの表裏面にフィルム状のドライレジスト膜３ｆを圧着する。その際、真空吸着を行ってドライレジスト膜３ｆ内に含まれる気泡を排除する。
その後、ホットプレスにより、プレス機２１で熱と荷重を付与し、フィルム状のドライレジスト膜３ｆを熱圧着で固着する。その際、ドライレジスト膜３ｆは、平坦な加圧面を備えたプレス機２１で加圧されるため、その表面は平坦化される。
その後、基板を冷却して平坦化されたドライレジスト膜３ｆの製造完了となる。
ウェットタイプのレジスト膜は、塗布した後、硬化させて形成するため、基板の表面に形成された凹凸に倣って、レジスト膜も形成される。したがって、平坦化することは困難である。
このようにＣＳＰ７に組み込まれるパッケージ基板３は、ドライレジスト膜３ｆを採用したことにより、その表面が平坦化されており、ドライレジスト膜３ｆの厚さのばらつきがウェットタイプのレジスト膜よりも少ないため、厚さの制御を容易に行うことができる。その結果、パッケージ基板３の反りを抑えることができる。
さらに、ドライレジスト膜３ｆの総厚をウェットタイプのレジスト膜に比較して薄く形成することができるため、パッケージ基板３の薄型化を図ることができる。
ここで、ドライレジスト膜３ｆを形成する際に、その膜厚と基板の反り方向について説明する。すなわち、本実施の形態１のＣＳＰ７に組み込まれるパッケージ基板３では、フィルムからなるドライレジスト膜３ｆを採用しているため、その膜厚を制御することが可能であり、ドライレジスト膜３ｆの厚さをその表裏で変えることにより、基板の反りをより低減できる。
具体的には、基板の表裏面それぞれに形成される銅配線（導体部）３ｇの配線密度を考慮し、例えば、銅配線３ｇの面積で考えた場合、銅配線３ｇの面積が小さい方の面に形成されるドライレジスト膜３ｆの厚さを、その反対側の面に形成されるドライレジスト膜３ｆの厚さより厚くする。
あるいは、銅配線３ｇの長さで考えた場合、銅配線３ｇの長さが短い方の面に形成されるドライレジスト膜３ｆの厚さを、その反対側の面に形成されるドライレジスト膜３ｆの厚さより厚くする。
このように、銅配線（導体部）３ｇの配線密度（面積や長さ）に応じて表裏面のドライレジスト膜３ｆの厚さを変えることにより、パッケージ基板３の反り方向を制御することが可能になるとともに、反りをより少なくすることができる。
また、本実施の形態１のＣＳＰ７では、そのパッケージ基板３にドライレジスト膜３ｆを採用したことにより、図８に示すように、その表面が平坦化されている。したがって、半導体チップ１を固着するダイボンド材として、図３に示すようにダイボンド用フィルム２を用いても、パッケージ基板３の表面とダイボンド用フィルム２との間には隙間が生じないため、半導体チップ１はダイボンド用フィルム２を介して固定することが可能である。
ここで、ダイボンド用フィルム２は、例えば、ダイシング用のテープ部材を用いることが好ましい。このダイシング用のテープ部材を詳細に説明すると、コア部と、その上に接着層（第１の接着層、ＵＶ接着材層）が形成された２層構造から成る。尚、本実施の形態１では、これに限定されるものではなく、例えばコア部と、その上に接着層（第１の接着層、ＵＶ接着材層）と、更にその上に接着層（第２の接着層、ダイボンド接着材層）例えば、半導体ウエハをダイシングによって個片化する際に用いるダイシング用のテープ部材の接着層をウエハ裏面に残留させ、この接着層をダイボンド用フィルム２として用いるものである。
これにより、パッケージ基板３の主面３ａ上にダイボンド用フィルム２を介して半導体チップ１を固着できる。
なお、半導体チップ１は、例えば、シリコンなどによって形成され、その主面１ａには集積回路が形成されている。さらに、図１に示すように主面１ａの周縁部には複数の電極であるパッド１ｃが形成されている。また、このパッド１ｃと、パッケージ基板３の主面３ａの周縁部に配置されたボンディング用電極３ｈとを電気的に接続する導電性ワイヤ４は、例えば、金線などである。
また、半導体チップ１は、図２，図３に示すように、その裏面１ｂが、ダイボンド用フィルム２を介してパッケージ基板３に固着され、主面１ａを上方に向けた状態でパッケージ基板３に搭載されている。
さらに、半導体チップ１や導電性ワイヤ４を樹脂封止する封止体６は、例えば、熱硬化性のエポキシ樹脂などによって形成されている。
次に、本実施の形態１のＣＳＰ７の製造方法を、図９および図１０に示す製造プロセスフロー図を用いて説明する。
まず、図９のステップＳ１に示す基板準備を行う。ここでは、複数のパッケージ基板３を形成する領域が区画配置された多数個取り基板９を準備する。なお、パッケージ基板３を形成する領域には、複数の銅配線３ｇと、銅配線３ｇの少なくとも一部を覆うドライレジスト膜３ｆが表裏両面に形成されているものを準備する。
その後、ステップＳ２に示すダイボンディングを行って多数個取り基板９上に図３に示すダイボンド用フィルム２を介して半導体チップ１を固着する。その際、ダイボンド用フィルム２は、例えば、半導体ウエハをダイシングによって個片化する際に用いるダイシング用のテープ部材の接着層をウエハ裏面に残留させたものである。
その後、ステップＳ３に示すワイヤボンディングを行う。ここでは、図１および図３に示すように、半導体チップ１の主面１ａのパッド１ｃと、これに対応する多数個取り基板９のパッケージ基板３のボンディング用電極３ｈとを金線などの導電性ワイヤ４によって電気的に接続する。
その後、ステップＳ４に示す樹脂モールドを行う。ここでは、多数個取り基板９上において、樹脂成形金型２０の１つのキャビティ２０ａで多数個取り基板９上の複数の領域（デバイス領域）を一括して覆った状態で樹脂封止を行い、これにより、一括封止体５を形成する。なお、一括封止体５を形成する封止用樹脂は、例えば、熱硬化性のエポキシ樹脂などである。
その後、図１０のステップＳ５に示すボールマウントを行って図３に示すように各ランド３ｄに半田バンプ８を接続する。
その後、ステップＳ６に示すマークを行う。ここではレーザマーキング法などでマーキング１０を行って一括封止体５にマークを付す。なお、マーキング１０は、例えば、インクマーキング法などで行ってもよい。
その後、ステップＳ７に示す個片化を行う。ここでは、一括封止体５の表面にダイシングテープ１２を貼り、ダイシングテープ１２で固定した状態でダイシングブレード１１によって切断して各ＣＳＰ７に個片化する。
これにより、ステップＳ８に示すようにＣＳＰ７の組み立てを完了して製品完成となる。すなわち、パッケージ基板３の主面３ａのドライレジスト膜３ｆ上に、ダイボンド用フィルム２を介して半導体チップ１を固定するＣＳＰ７の組み立ての完了となる。
本実施の形態１の半導体装置によれば、パッケージ基板３においてその主面３ａと裏面３ｂにフィルムからなるドライレジスト膜３ｆが形成されていることにより、ドライレジスト膜３ｆは、ウェットタイプのレジスト膜に比較して厚さのばらつきを少なくできるため、厚さの制御を容易に行うことができ、したがって、パッケージ基板３の反りを抑えることができる。
その結果、チップ下部にボイドが形成されることを防止でき、リフロー実装時などのパッケージクラックの発生を防ぐことができる。
これにより、ＣＳＰ７の信頼性の向上を図ることができる。
また、パッケージ基板３の反りを抑えることができるため、半導体チップ１の外周での基板からの剥離や、ボンディング不良、さらに、組み立てにおける搬送時のトラブルなどの発生も低減することができる。
その結果、ＣＳＰ７の品質の向上を図ることができる。
また、パッケージ基板３においてその主面３ａと裏面３ｂにフィルムからなるドライレジスト膜３ｆが形成されていることにより、主面３ａと裏面３ｂの平坦化を図ることができる。これにより、ＣＳＰ７においてパッケージ基板３の主面３ａのドライレジスト膜３ｆ上に、半導体チップ１をダイボンド用フィルム２を介して固定することができる。
これにより、ダイボンド材としてペースト材を使用しなくて済むため、ペースト材の流出を考慮する必要がなくなり、したがって、半導体チップ１の端部からパッケージ基板３の端部までの距離を可能な限り短くすることができ、ＣＳＰ７の小型化を図ることができる。
また、パッケージ基板３においてドライレジスト膜３ｆを採用することにより、ボンディング用電極３ｈを露出させるための開口部の位置精度をウェットタイプのレジスト膜に比較して、より高精度に形成することができる。さらに、ドライレジスト膜３ｆでは、前記開口部にバリが形成されないため、基板の品質を向上させることができる。
また、複数のデバイス領域を一括して樹脂モールディングする一括封止方法を採用したＣＳＰ７の組み立てにおいて、そのパッケージ基板３においてドライレジスト膜３ｆが形成されていることにより、基板の初期の反りを抑えることができるため、一括封止用の多数個取り基板９をさらに大きくすることができ、ＣＳＰ７の取り数を増やすことができる。
また、パッケージ基板３においてその主面３ａと裏面３ｂにフィルムからなるドライレジスト膜３ｆが形成されていることにより、半導体チップ１をダイボンド用フィルム２を介して固定することができ、その結果、デバイス領域をより小さくしてＣＳＰ７の更なる小型化を図ることができる。特に、一括モールディングを採用したＣＳＰ７の組み立てでは多数個取り基板９を大きくすることが可能になるため、パッケージが小さくなればなるほどより有効である。
次に、本実施の形態１の変形例について説明する。
図１１および図１２に示す変形例は、ＬＧＡ（Land Grid Array)型のＣＳＰ１３を示すものであり、ＣＳＰ１３のパッケージ基板３の裏面３ｂの外部端子がランド３ｄになっている。
ＣＳＰ１３の外部端子を除くそれ以外の構造は、図１〜図３に示すＣＳＰ７と同様であり、したがって、ＬＧＡ型のＣＳＰ１３においても、図１〜図３に示すＣＳＰ７と同様の効果を得ることができる。
（実施の形態２）
図１３は本発明の実施の形態２の半導体装置の構造の一例を封止体を透過して示す平面図、図１４は図１３に示す半導体装置の構造の一例を示す断面図、図１５は図１３のＡ−Ａ線に沿って切断した構造を示す拡大部分断面図、図１６は図１３のＢ−Ｂ線に沿って切断した構造を示す拡大部分断面図、図１７は本発明の実施の形態２の変形例の半導体装置の構造を封止体を透過して示す平面図、図１８は図１７に示す半導体装置の構造の一例を示す断面図、図１９は図１７のＡ−Ａ線に沿って切断した構造を示す拡大部分断面図、図２０は図１７のＢ−Ｂ線に沿って切断した構造を示す拡大部分断面図、図２１は本発明の実施の形態２の変形例の半導体装置の構造を封止体を透過して示す平面図、図２２は図２１に示す半導体装置の構造の一例を示す断面図、図２３は図２２に示すＡ部の構造を示す拡大部分断面図である。
図１３〜図１６に示す本実施の形態２の半導体装置は、半導体チップ１の上に第２の半導体チップ１７がダイボンド用フィルム２を介して固定されているものであり、ＣＳＰ７と同様に樹脂封止型で、かつ小型のチップスタック構造のＣＳＰ１４である。
すなわち、図１５および図１６に示すように、主面３ａおよび裏面３ｂにドライレジスト膜３ｆが形成されたパッケージ基板３の主面３ａのドライレジスト膜３ｆ上に、ダイボンド用フィルム２を介して１段目の半導体チップ１がその主面１ａを上方に向けてフェイスアップ実装されており、さらにこの上に２段目の第２の半導体チップ１７がその主面１７ａを上方に向けてフェイスアップ実装されている。その際、第２の半導体チップ１７もその裏面１７ｂがダイボンド用フィルム２を介して半導体チップ１の主面１ａ上に固定されている。
なお、１段目の半導体チップ１のパッド１ｃおよび２段目の第２の半導体チップ１７のパッド１７ｃは、図１５に示すように、それぞれ導電性ワイヤ４を介してパッケージ基板３のボンディング用電極３ｈと電気的に接続されているか、もしくは、図１６に示すように、１段目の半導体チップ１のパッド１ｃと２段目の第２の半導体チップ１７のパッド１７ｃとが導電性ワイヤ４によって電気的に接続されている。
その際、チップと基板の接続においては、チップ側が１ｓｔボンディング側となっており、一方、基板側が２ｎｄボンディング側となっている。さらに、チップ同士の接続においては、図１６に示すように、２段目の第２の半導体チップ１７側が１ｓｔボンディング側となっており、一方、１段目の半導体チップ１側が２ｎｄボンディング側となっている。
このようにチップスタック構造のＣＳＰ１４においても、パッケージ基板３の主面３ａおよび裏面３ｂにドライレジスト膜３ｆが形成されていることにより、１段目の半導体チップ１および２段目の第２の半導体チップ１７をそれぞれダイボンド用フィルム２によって固定することが可能になり、両チップとも同様の環境で組み立てることができるので、製造プロセスを簡略化することができる。つまり、１段目の半導体チップ１はペースト材を介して固定し、更に２段目の第２の半導体チップ１７は別のダイボンド装置によりダイボンド用フィルム２を介して固定する場合よりも、半導体装置の低コスト化を実現することができる。
さらに、１段目の半導体チップ１をダイボンド用フィルム２で固定することにより、１段目の半導体チップ１の実装傾きを低減できるため、高信頼性のスタックを実現することができる。
また、図１７〜図２０に示す変形例の半導体装置は、図１３〜図１６に示すＣＳＰ１４と同様の小型のチップスタック構造のＣＳＰ１５である。ＣＳＰ１５の前記ＣＳＰ１４との相違点は、チップと基板の接続においては、基板側が１ｓｔボンディング側となっており、一方、チップ側が２ｎｄボンディング側となっていることである。さらに、チップ同士の接続においては、図２０に示すように、１段目の半導体チップ１側が１ｓｔボンディング側となっており、一方、２段目の第２の半導体チップ１７側が２ｎｄボンディング側となっている。
これにより、ＣＳＰ１５はＣＳＰ１４よりも半導体装置を薄く形成することが可能である。
次に、図２１〜図２３に示す変形例の半導体装置は、ＣＳＰ１４やＣＳＰ１５と同様に、小型のチップスタック構造のＣＳＰ１６であるが、図２３に示すように、１段目の半導体チップ１がパッケージ基板３の主面３ａのドライレジスト膜３ｆ上にフリップチップ接続されており、この半導体チップ１の上に第２の半導体チップ１７がスタックされている。
すなわち、パッケージ基板３の主面３ａのフリップ用電極３ｉに半田突起電極１８および金バンプ１９を介して半導体チップ１がフリップチップ接続されている。フリップチップ接続部にはアンダーフィル樹脂２２が埋め込まれている。このアンダーフィル樹脂２２は、ペースト状の接着材であってもフィルム状の接着材であってもよい。
また、フリップチップ接続された半導体チップ１上には第２の半導体チップ１７がダイボンド用フィルム２を介してスタックされており、この第２の半導体チップ１７は、導電性ワイヤ４によってパッケージ基板３のボンディング用電極３ｈと電気的に接続されている。
ＣＳＰ１６においても、パッケージ基板３の主面３ａおよび裏面３ｂにドライレジスト膜３ｆが形成されていることにより、パッケージ基板３の反りが低減されているため、１段目の半導体チップ１のフリップチップ接続の安定化を図ることができる。このような１段目の半導体チップ１がフリップチップ接続されるチップスタック構造のＣＳＰ１６は、ＣＳＰ１４よりも半導体装置の高速化を実現することが可能である。
（実施の形態３）
図２４は樹脂モールド後の組み立ての一例を示す製造プロセスフロー図である。
本実施の形態３は、マークを行った後にボールマウントを行うものである。
ボールマウントの工程は、パッケージ基板３のランド３ｄに半田を塗布した後、リフロー処理により半田バンプ８を形成する。このため、ボールマウントの工程においても、このリフロー処理によりパッケージ基板３が更に反る問題が生じる。マークの工程では、レーザマーキング法などでマーキングを行うが、パッケージ基板３が反った状態では、一括封止体５の表面に垂直にレーザを照射することが困難となるため、一括封止体５の表面にマークが付されないというマーキング不良が発生する。
そこで、本実施の形態３は、パッケージ基板３が反る要因の一つである半田バンプ８形成時のリフロー処理を行う前に、先にマークの工程を行う。これにより、マーキング不良を抑制することができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態２で説明したチップスタック構造の半導体装置において、２段目の第２の半導体チップ１７の固定は、ダイボンド用フィルム２に限らず、例えば、ペースト状の接着材で固定してもよい。
本発明は、配線基板を有した電子装置およびその製造技術に好適である。
１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ パッド（電極）
２ ダイボンド用フィルム
３ パッケージ基板（配線基板）
３ａ 主面
３ｂ 裏面
３ｃ コア材
３ｄ ランド（導体部）
３ｅ スルーホール
３ｆ ドライレジスト膜
３ｇ 銅配線（導体部）
３ｈ ボンディング用電極（電極）
３ｉ フリップ用電極
４ 導電性ワイヤ
５ 一括封止体
６ 封止体
７ ＣＳＰ（半導体装置）
８ 半田バンプ
９ 多数個取り基板
１０ マーキング
１１ ダイシングブレード
１２ ダイシングテープ
１３，１４，１５，１６ ＣＳＰ（半導体装置）
１７ 第２の半導体チップ
１７ａ 主面
１７ｂ 裏面
１７ｃ パッド
１８ 半田突起電極
１９ 金バンプ
２０ 樹脂成形金型
２０ａ キャビティ
２１ プレス機
２２ アンダーフィル樹脂

Claims (2)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）上面、前記上面と反対側の下面、前記上面に形成された上面側導体部、前記上面に形成され、かつ前記上面側導体部と電気的に接続されたボンディング用電極、前記下面に形成された下面側導体部、前記下面に形成され、かつ前記下面側導体部と電気的に接続されたランド、前記上面側導体部を覆い、かつ前記ボンディング用電極を露出するように、前記上面に形成されたフィルム状の上面側絶縁膜、および前記下面側導体部を覆い、かつ前記ランドを露出するように、前記下面に形成されたフィルム状の下面側絶縁膜を有する配線基板を準備する工程；
    （ｂ）主面、前記主面に形成された電極、および前記主面と反対側の裏面を有する半導体チップを前記配線基板の前記上面側絶縁膜にフィルム状のダイボンド材を介して固定する工程；
    （ｃ）前記配線基板の前記ボンディング用電極と前記半導体チップの前記電極とをワイヤを介して電気的に接続する工程；
    （ｄ）前記半導体チップおよび前記ワイヤを封止する工程；
    （ｅ）前記配線基板の前記ランドに外部端子を形成する工程。
  2. 請求項１記載の半導体装置の製造方法において、前記配線基板の前記上面および前記下面のそれぞれに形成された前記上面側絶縁膜および前記下面側絶縁膜のそれぞれは、以下の工程により形成されたことを特徴とする；
    （ａ１）銅配線が形成されたコア材を準備する工程；
    （ａ２）前記（ａ１）工程の後、前記コア材の表面および裏面のそれぞれに前記フィルム状の絶縁膜を配置する工程；
    （ａ３）前記（ａ２）工程の後、真空吸着により前記コア材の表面および裏面のそれぞれに前記フィルム状の上面側絶縁膜および前記フィルム状の下面側絶縁膜を圧着する工程；
    （ａ４）前記（ａ３）工程の後、プレス機を用いて熱と荷重を前記フィルム状の上面側絶縁膜および前記フィルム状の下面側絶縁膜が圧着された前記コア材に付与し、前記フィルム状の上面側絶縁膜および前記フィルム状の下面側絶縁膜を前記コア材に熱圧着する工程；
    （ａ５）前記（ａ４）工程の後、前記フィルム状の上面側絶縁膜および前記フィルム状の下面側絶縁膜が熱圧着された前記コア材を冷却する工程。
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KR102113335B1 (ko) * 2013-11-08 2020-05-20 에스케이하이닉스 주식회사 반도체 패키지용 기판 및 이를 이용한 반도체 패키지

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