KR101117848B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR101117848B1
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 반도체 장치의 신뢰성을 향상시킨다. 배선 기판(3)의 상면(3a)에 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b)가 형성되고, 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 반도체 칩(2)이 접합되어 있다. 반도체 칩(2)의 전극(2a)은, 제2 솔더 레지스트부(14b)의 개구부(19)로부터 노출하는 접속 단자(15)에 본딩 와이어(4)를 통하여 전기적으로 접속되어 있다. 배선 기판(3)의 상면(3a)에, 반도체 칩(2) 및 본딩 와이어(4)를 피복하도록 밀봉 수지(5)가 형성되어 있다. 제1 솔더 레지스트부(14a)의 평면 치수는 반도체 칩(2)의 평면 치수보다도 작고, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 아래쪽으로도 밀봉 수지(5)가 충전되어 있다.
반도체 칩, 솔더 레지스트, 반도체 칩, 본딩 와이어, 밀봉 수지, 땜납볼

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시 형태인 반도체 장치의 상면도.
도 2는 도 1의 반도체 장치의 하면도.
도 3은 도 1의 반도체 장치의 단면도.
도 4는 도 1의 반도체 장치의 주요부 단면도.
도 5는 도 1의 반도체 장치의 측면도.
도 6은 밀봉 수지를 투시했을 때의 도 1의 반도체 장치의 평면 투시도.
도 7은 밀봉 수지, 반도체 칩 및 본딩 와이어를 투시했을 때의 도 1의 반도체 장치의 평면 투시도.
도 8은 제1 비교예의 반도체 장치의 주요부 단면도.
도 9는 제2 비교예의 반도체 장치의 주요부 단면도.
도 10은 제3 비교예의 반도체 장치의 주요부 단면도.
도 11은 본 발명의 다른 실시 형태의 반도체 장치의 주요부 단면도.
도 12는 도 11의 반도체 장치의 평면 투시도.
도 13은 본 발명의 일 실시 형태인 반도체 장치의 제조 공정 중의 단면도.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정 중에서의 단면도.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정 중에서의 단면도.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정 중에서의 단면도.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정 중에서의 단면도.
도 18은 도 17에 계속되는 반도체 장치의 제조 공정 중에서의 단면도.
도 19는 도 18에 계속되는 반도체 장치의 제조 공정 중에서의 단면도.
도 20은 도 19에 계속되는 반도체 장치의 제조 공정 중에서의 단면도.
도 21은 배선 기판의 제조 공정을 도시하는 평면도.
도 22는 도 21에 계속되는 배선 기판의 제조 공정 중에서의 평면도.
도 23은 도 22에 계속되는 배선 기판의 제조 공정 중에서의 평면도.
도 24는 본 발명의 일 실시 형태인 반도체 장치의 제조 공정 중의 주요부 단면도.
도 25는 본 발명의 일 실시 형태인 반도체 장치의 제조 공정 중의 평면도.
도 26은 와이어 본딩 공정의 설명도.
도 27은 와이어 본딩 공정의 설명도.
도 28은 본 발명의 일 실시 형태인 반도체 장치의 제조 공정 중의 주요부 단면도.
도 29는 본 발명의 일 실시 형태인 반도체 장치의 다른 주요부 단면도.
도 30은 본 발명의 다른 실시 형태인 반도체 장치의 주요부 단면도.
도 31은 와이어 본딩 공정의 설명도.
도 32는 와이어 본딩 공정의 설명도.
도 33은 와이어 본딩 공정의 설명도.
도 34는 본 발명의 다른 실시 형태인 반도체 장치의 주요부 단면도.
도 35는 도 34의 반도체 장치의 평면 투시도.
도 36은 본 발명의 다른 실시 형태인 반도체 장치의 주요부 단면도.
도 37은 본 발명의 다른 실시 형태인 반도체 장치의 평면 투시도.
도 38은 본 발명의 다른 실시 형태인 반도체 장치의 평면 투시도.
도 39는 본 발명의 다른 실시 형태인 반도체 장치의 주요부 단면도.
도 40은 도 39의 반도체 장치의 평면 투시도.
도 41은 도 39의 반도체 장치의 평면 투시도.
도 42는 도 39의 반도체 장치의 제조에 이용되는 배선 기판의 제조 공정을 도시하는 평면도.
도 43은 도 42에 계속되는 배선 기판의 제조 공정 중에서의 평면도.
도 44는 도 43에 계속되는 배선 기판의 제조 공정 중에서의 평면도.
도 45는 본 발명의 다른 실시 형태인 반도체 장치의 주요부 단면도.
도 46은 본 발명의 다른 실시 형태인 반도체 장치의 평면 투시도.
도 47은 도 46의 반도체 장치의 단면도.
도 48은 본 발명의 다른 실시 형태인 반도체 장치의 평면 투시도.
도 49는 도 48의 반도체 장치의 단면도.
도 50은 도 48의 반도체 장치의 다른 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 101, 201, 301 : 반도체 장치
2, 70 : 반도체 칩
2a, 70a : 전극
2b : 표면
2c : 이면
2d : 외주부
2e : 측면
2f : 단부
3 : 배선 기판
3a, 11a : 상면
3b, 11b : 하면
4 : 본딩 와이어
5, 5a : 밀봉 수지
6 : 땜납볼
8, 71 : 접착재
11 : 기재층
12 : 도체층
14 : 솔더 레지스트층
14a, 214a : 제1 솔더 레지스트부
14b, 214b : 제2 솔더 레지스트부
14c : 제3 솔더 레지스트부
15 : 접속 단자
16 : 랜드
17, 19, 19a, 20a : 개구부
18, 18a, 18b, 218 : 영역
20b : 후퇴부
21 : 공간
31 : 배선 기판
32 : 반도체 장치 영역
33 : 도체 패턴
34 : 도금 배선
35 : 스터드 범프
36 : 레이저
41 : 모세관
61 : 제1 부분
62 : 제2 부분
103, 203 : 배선 기판
103a, 203a : 상면
114, 214 : 솔더 레지스트층
221 : 공간
특허 문헌 1 : 일본 특개 2003-92374호 공보
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히 배선 기판 위에 반도체 칩이 탑재된 반도체 장치 및 그 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
배선 기판 위에 반도체 칩을 탑재하여, 반도체 칩의 전극과 배선 기판의 접속 단자를 본딩 와이어로 전기적으로 접속하고, 반도체 칩 및 본딩 와이어를 수지 밀봉하여, 배선 기판의 이면에 땜납볼을 접속함으로써, 반도체 패키지 형태의 반도체 장치가 제조된다. 이러한 반도체 장치에는, 예를 들면 CSP(Chip Size Package)라고 불리는 칩 사이즈 혹은 반도체 칩보다 약간 큰 정도의 소형의 반도체 패키지가 있다.
특허 문헌 1에는, 주면과 주면 위에 형성되는 절연막과 그 절연막으로부터 노출하여 상기 주면 위에 형성되는 전극을 갖는 배선 기판과, 배선 기판의 주면 위의 절연막 상에 접착재를 통하여 고정되는 반도체 칩과, 배선 기판 주면의 전극과 반도체 칩의 전극을 접속하는 도전성의 와이어와, 반도체 칩, 배선 기판의 주면 및 전극을 피복하는 밀봉체를 갖는 반도체 장치에서, 반도체 칩과 전극과의 사이에 절연막을 그 깊이 전체 영역에 걸쳐 제거함으로써 홈을 형성하고, 접착재(절연성 수 지)의 유출 부분이 홈 내에 저장 홈을 넘지 않아, 전극에는 도달하지 않도록 하는 기술이 기재되어 있다.
본 발명자의 검토에 따르면, 새롭게 다음의 것을 알 수 있다.
CSP 형태의 반도체 장치와 같이, 반도체 패키지가 소형화하면, 반도체 칩의 단부와 배선 기판의 전극과의 거리가 접근하도록 된다. 배선 기판에 반도체 칩을 접착재로 고정하는 경우, 이 접착재가 배선 기판의 전극 위에 유출하면, 그 전극에의 본딩 와이어의 접속 불량이 발생하기 쉽게 되어, 배선 기판의 전극과 본딩 와이어 사이의 전기적 접속의 신뢰성이 저하할 가능성이 있다.
배선 기판의 주면 위에 형성되는 절연막을 그 깊이 전체 영역에 걸쳐 제거함으로써 반도체 칩과 전극과의 사이에 홈을 형성하는 기술에서는, 접착재(절연성 수지)의 유출 부분이 홈 내에 저장 홈을 넘지 않아, 전극에는 도달하지 않도록 할 수 있다. 이에 의해, 접착재 유출에 수반하는 불량 발생을 억지할 수 있다.
그러나, 배선 기판의 주면 위의 절연막 상에 접착재를 통하여 반도체 칩을 고정하는 기술에서는, 반도체 칩의 이면에서의 전체면이 배선 기판의 주면 위의 절연막 상에 접착재를 통하여 접합된다. 접착재와 밀봉 수지와의 밀착성은, 반도체 칩과 밀봉 수지와의 밀착성에 비하여 낮다. 그 때문에, 도포된 접착재가 반도체 칩의 외주부로부터 비어져 나오거나, 혹은 칩의 측면에 스며나오면, 접착재와 밀봉 수지와의 접합 면적이 증가하기 때문에, 밀봉 수지의 밀착성이 저하한다. 밀봉 수지의 밀착성이 낮으면, 반도체 장치(반도체 패키지)의 신뢰성이나 제조 수율이 저 하할 가능성이 있다.
또한, 반도체 칩을 고정하기 위해 사용되는 접착재가 반도체 칩의 외주부보다도 비어져 나온 위치까지 도달하고 있으면, 배선 기판의 전극을 반도체 칩의 외주부에 의해 접근하여 배치하는 것이 곤란하기 때문에, 또 다른 반도체 장치의 소형화가 실현되지 않는다.
본 발명의 목적은, 반도체 장치의 신뢰성을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 반도체 패키지의 소형화를 실현할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 외의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면에서 밝혀질 것이다.
본원에서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 다음과 같다.
본 발명은, 배선 기판의 제1 주면에 제1 절연막부와 그 외주의 제2 절연막부가 형성되고, 제1 절연막부 위에 반도체 칩의 이면이 접합되어, 배선 기판의 제1 주면 위에 반도체 칩 및 본딩 와이어를 피복하도록 밀봉 수지가 형성되고, 반도체 칩의 이면의 외주부의 아래쪽으로도 밀봉 수지가 충전된 것이다.
또한, 본 발명은, 반도체 칩의 전극과 배선 기판의 전극과의 사이를 와이어 본딩할 때에, 본딩 와이어의 일단을 배선 기판의 전극에 접속하고 나서, 본딩 와이 어의 타단을 반도체 칩의 전극에 접속하는 것이다.
<실시 형태>
이하의 실시 형태에서는 편의 상 그 필요가 있을 때는, 복수의 섹션으로 분할하여 설명하지만, 특히 명시한 경우를 제외하고, 이들은 상호 무관한 것이 아니라, 한 쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함함)에 언급하는 경우, 특히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이나 이하라도 된다. 또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때는, 특히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여서, 그 반복된 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특히 필요할 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에서는, 단면도이어도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도라도 도면을 보기 쉽게 하기 위해 해칭을 하는 경우도 있다.
(실시 형태 1)
본 실시 형태의 반도체 장치 및 그 제조 공정을 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시 형태인 반도체 장치(1)의 상면도, 도 2는 그 하면도, 도 3은 그 단면도(전체 단면도), 도 4는 그 주요부 단면도(부분 확대 단면도), 도 5는 그 측면도이다. 도 1의 A-A선의 단면이 도 3에 거의 대응하고, 도 3의 단부 근방 영역의 확대도가 도 4에 거의 대응한다. 또한, 도 6은 밀봉 수지(5)를 투시했을 때의 반도체 장치(1)의 평면 투시도(상면도)이며, 도 7은 밀봉 수지(5), 반도체 칩(2) 및 본딩 와이어(4)를 투시했을 때의 반도체 장치(1)의 평면 투시도(상면도), 즉 반도체 장치(1)에 이용되고 있는 배선 기판(3)의 상면도이다. 또한, 도 7에서는, 반도체 칩(2)의 외형을 점선으로 나타내고 있다. 또한, 도 7은 평면도이지만, 이해를 간단하게 하기 위해, 제1 솔더 레지스트부(14a), 제2 솔더 레지스트부(14b), 및 제2 솔더 레지스트부(14b)의 개구부(19)로부터 노출하는 접속 단자(15)에 해칭을 해 둔다.
도 1～도 7에 도시되는 본 실시 형태의 반도체 장치(1)는, 반도체 칩(2)이 배선 기판(3)에 탑재(접합, 접속, 실장)된 반도체 장치(반도체 패키지)이며, 예를 들면 칩 사이즈 혹은 반도체 칩(2)보다 약간 큰 정도의 소형의 반도체 패키지인 CSP(Chip Size Package) 형태의 반도체 장치이다.
본 실시 형태의 반도체 장치(1)는, 반도체 칩(2)과, 반도체 칩(2)을 지지 또는 탑재하는 배선 기판(3)과, 반도체 칩(2)의 표면의 복수의 전극(제2 전극, 본딩 패드, 패드 전극)(2a)과 이것에 대응하는 배선 기판(3)의 복수의 접속 단자(제1 전극, 본딩 패드, 패드 전극)(15)를 전기적으로 접속하는 복수의 본딩 와이어(4)와, 반도체 칩(2) 및 본딩 와이어(4)를 포함하는 배선 기판(3)의 상면(3a)을 피복하는 밀봉 수지(밀봉 수지부, 밀봉부, 밀봉체)(5)와, 배선 기판(3)의 하면(3b)에 외부 단자로서 에리어 어레이 배치로 형성된 복수의 땜납볼(볼 전극, 돌기 전극, 전극, 외부 단자)(6)을 갖고 있다.
반도체 칩(2)은, 그 두께와 교차하는 평면 형상이 정방형이며, 예를 들면 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)의 주면에 여러 가지의 반도체 소자 또는 반도체 집적 회로를 형성한 후, 필요에 따라 반도체 기판의 이면 연삭을 하고 나서, 다이싱 등에 의해 반도체 기판을 각 반도체 칩(2)으로 분리한 것이다. 반도체 칩(2)은, 상호 대향하는 표면(반도체 소자 형성측의 주면, 상면)(2b) 및 이면(반도체 소자 형성측의 주면과는 역측의 주면, 하면)(2c)을 갖고, 그 표면(2b)이 상방을 향하도록 배선 기판(3) 상면(칩 지지면)(3a) 위에 배치되어, 반도체 칩(2)의 이면(2c)이 배선 기판(3)의 상면(3a)에 접착재(다이 본드재, 접합재, 접착제)(8)를 통하여 접착되어 고정되어 있다. 접착재(8)는, 예를 들면 절연성 또는 도전성의 페이스트재 등을 이용할 수 있다. 접착재(8)의 두께는, 예를 들면 20～30㎛ 정도로 할 수 있다. 반도체 칩(2)의 표면(2b)에는, 복수의 전극(2a)이 형성되어 있고, 전극(2a)은, 반도체 칩(2) 내부 또는 표층 부분에 형성된 반도체 소 자 또는 반도체 집적 회로에 전기적으로 접속되어 있다.
배선 기판(3)은, 절연성의 기재층(절연 기판, 코어재)(11)와, 기재층(11)의 상면(11a) 및 하면(11b)에 형성된 도체층(도체 패턴, 도체막 패턴, 배선층)(12)과, 기재층(11)의 상면(11a) 및 하면(11b) 상에 도체층(12)을 피복하도록 형성된 절연층(절연체층, 절연막)으로서의 솔더 레지스트층(절연막, 땜납 레지스트층)(14)을 갖고 있다. 다른 형태로서, 배선 기판(3)을, 복수의 절연층과 복수의 배선층을 적층한 다층 배선 기판에 의해 형성할 수도 있다.
도체층(12)은 패턴화되어 있고, 배선 기판(3)의 배선 또는 배선층으로 되는 도체 패턴이다. 도체층(12)은, 도전성 재료로 이루어지며, 예를 들면 도금법으로 형성된 구리 박막 등에 의해 형성할 수 있다. 기재층(11)의 상면(11a)의 도체층(12)에 의해, 본딩 와이어(4)를 접속하기 위한 접속 단자(전극, 본딩 패드, 패드 전극)(15)가 복수 형성되고, 기재층(11)의 하면(11b)의 도체층(12)에 의해, 땜납볼(6)을 접속하기 위한 도전성의 랜드(전극, 패드, 단자)(16)가 복수 형성되어 있다. 또한, 기재층(11)에는 복수의 개구부(쓰루홀, 비아, 관통 구멍)(17)이 형성되어 있고, 각 개구부(17)의 측벽 위에도 도체층(12)이 형성되어 있다. 기재층(11)의 상면(11a)의 접속 단자(15)는, 기재층(11)의 상면(11a)의 도체층(12)(도체층(12)으로 이루어지는 인출 배선), 개구부(17)의 측벽 위의 도체층(12), 및 기재층(11)의 하면(11b)의 도체층(12)을 통하여, 기재층(11)의 하면(11b)의 랜드(16)에 전기적으로 접속되어 있다. 따라서, 반도체 칩(2)의 복수의 전극(2a)은, 복수의 본딩 와이어(4)를 통하여 배선 기판(3)의 복수의 접속 단자(15)에 전기적으로 접속되고, 또한 배선 기판(3)의 도체층(12)을 통하여 배선 기판(3)의 복수의 랜드(16)에 전기적으로 접속되어 있다. 본딩 와이어(4)는, 예를 들면 금선 등의 금속 세선으로 이루어진다.
솔더 레지스트층(14)은, 도체층(12)을 보호하는 절연층(절연막)으로서의 기능을 갖고 있고, 예를 들면 유기계 수지 재료 등의 절연체 재료로 이루어진다. 또한, 솔더 레지스트층(14)은, 기재층(11)의 상면(11a) 및 하면(11b) 상에 도체층(12)을 피복하도록 형성되어 있고, 솔더 레지스트층(14)이 기재층(11)의 개구부(17)의 내부를 매립하고 있다. 솔더 레지스트층(14)이 기재층(11)의 개구부(17)를 매립하고 있기 때문에, 반도체 칩(2)을 배선 기판(3)에 접합하기 위한 접착재(8)가 개구부(17)로부터 배선 기판(3)의 하면(3b) 측에 누설되어 버리는 것을 방지할 수 있고, 또한 개구부(17)로부터 반도체 칩(2)의 이면(2c)이 노출되게 되는 것을 방지할 수 있다. 또한, 배선 기판(3)의 도체층(12) 중, 접속 단자(15)와 랜드(16)는, 솔더 레지스트층(14)(의 개구부)으로부터 노출되어 있다. 또한, 기재층(11)의 상면(11a) 및 하면(11b) 상의 솔더 레지스트층(14)의 두께는, 예를 들면 20～30㎛ 정도로 할 수 있다.
복수의 랜드(16)는, 배선 기판(3)의 하면(3b)에 어레이 형상으로 배치되어 있다. 각 랜드(16)의 옆에 개구부(17)가 형성되어 있다. 또한, 각 랜드(16)에는 땜납볼(6)이 접속되어 있다. 이 때문에, 배선 기판(3)의 하면(3b)에 복수의 땜납볼(6)이 어레이 형상으로 배치되어 있다. 땜납볼(6)은, 반도체 장치(1)의 외부 단자로서 기능할 수 있다. 따라서, 반도체 칩(2)의 복수의 전극(2a)은, 복수의 본딩 와이어(4)를 통하여 배선 기판(3)의 복수의 접속 단자(15)에 전기적으로 접속되고, 또한 배선 기판(3)의 도체층(12)을 통하여 배선 기판(3)의 복수의 랜드(16) 및 복수의 랜드(16)에 접속된 복수의 땜납볼(6)에 전기적으로 접속되어 있다. 또한, 도 2의 땜납볼(6)의 수와 도 6, 도 7의 접속 단자(15)의 수와는 일치하지 않지만, 도 1～도 7은 반도체 장치(1)의 구조를 모식적으로 나타낸 것으로, 반도체 장치(1)에서의 땜납볼(6)의 수나 접속 단자(15)의 수는 필요에 따라 여러 가지 변경 가능하고, 반도체 장치(1)에서의 땜납볼(6)의 수와 접속 단자(15)의 수를 동일한 것으로 할 수 있고, 또한 다르게 할 수도 있다. 또한, 반도체 칩(2)의 전극(2a)과 전기적으로 접속하지 않은 땜납볼(6)은, 방열용으로 이용할 수도 있다.
본 실시 형태에서는, 배선 기판(3)의 상면(3a)에 솔더 레지스트층(14)이 형성되어 있지만, 배선 기판(3)의 상면(3a)의 솔더 레지스트층(14)은, 반도체 칩(2)의 하방(즉, 배선 기판(3)의 상면(3a)의 중앙부)에 위치하는 제1 솔더 레지스트부(제1 절연막부)(14a)와, 제1 솔더 레지스트부(14a)의 외주(주위)에 위치한(즉, 배선 기판(3)의 상면(3a)의 외주부에 위치한) 제2 솔더 레지스트부(제2 절연막부)(14b)를 갖고 있다. 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b) 사이에는, 솔더 레지스트층(14)이 형성되지 않고서 기재층(11)이 노출된 영역(댐 영역)(18)이 존재하고 있다. 따라서, 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b)는, 영역(18)을 사이에 끼워 이격하고 있다. 영역(18)에서는, 접속 단자(15)와 개구부(17)의 측벽 위의 도체층(12) 사이를 접속하기 위한 인출 배선(이 인출 배선도 도체층(12)으로 이루어지지만, 도 6, 도 7의 평면도에서는 도시를 생략하고 있음) 도 노출되어 있다.
반도체 칩(2)은, 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 접합(탑재, 접속, 고정, 배치)되어 있다. 제2 솔더 레지스트부(14b)는, 접속 단자(15)를 노출시키기 위한 개구부(19)를 갖고 있다. 도 6에 도시된 바와 같이, 접속 단자(15)는 대략 장방형의 패턴(도체 패턴)을 갖고 있고, 제2 솔더 레지스트부(14b)의 개구부(19)는, 접속 단자(15)용 도체 패턴에 오버랩하도록 형성되어 있다. 이 때문에, 접속 단자(15)의 일부(양단부) 위에 제2 솔더 레지스트부(14b)가 중첩되고 있다. 이에 의해, 접속 단자(15)가 박리하는 것을 보다 확실하게 방지하고, 반도체 장치의 신뢰성을 보다 향상시킬 수 있다.
제2 솔더 레지스트부(14b)의 개구부(19)로부터 노출하는 접속 단자(15)에, 본딩 와이어(4)가 접속되어 있다. 접속 단자(15)에의 본딩 와이어(4)의 접속을 용이하고 또한 확실하게 하기 위해, 제2 솔더 레지스트부(14b)의 개구부(19)로부터 노출하는 접속 단자(15)의 상면(본딩 와이어(4)의 접속면)에는 금도금층(또는 니켈도금층(하층측)과 금도금층(상층측)의 적층막) 등이 형성되어 있다. 또한, 제2 솔더 레지스트부(14b)에는, 패키지 인덱스로서의 개구부(20a)도 형성되어 있다. 제2 솔더 레지스트부(14b)에 형성된 패키지 인덱스로서의 개구부(20a)는, 반도체 장치(1)의 제조 공정 중의 위치 결정이나 방향의 인식 등에 이용할 수 있다.
반도체 칩(2)은, 배선 기판(3)의 상면(3a)의 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 접합(탑재, 접속, 고정, 배치)되어 있지만, 이 제1 솔더 레지스트부(14a)의 평면 치수(면적)는, 반도체 칩(2)의 평면 치수(면적)보다도 작다. 이 때문에, 반도체 칩(2)을 탑재했을 때, 반도체 칩(2)의 이면(2c)의 외주부(주변부, 단부 근방 영역)(2d)의 아래쪽으로는, 제1 솔더 레지스트부(14a)가 연장(존재)하지 않는다. 따라서, 반도체 칩(2)의 이면(2c)의 외주부(2d) 및 이면(2c)의 단부(2f)는, 솔더 레지스트층(14)이 형성되어 있지 않은 영역(18) 위에 위치하게 된다. 또한, 반도체 칩(2)을 배선 기판(3) 위에 다이 본딩(접합)할 때에는, 반도체 칩(2)보다도 작은 치수의 제1 솔더 레지스트부(14a) 위에 접착재(8)를 배치하고 거기에 반도체 칩(2)이 접합되므로, 반도체 칩(2)의 이면(2c)의 외주부(2d) 상에는 접착재(8)가 연장(존재)하지 않는다. 따라서, 반도체 칩(2)을 배선 기판(3) 위에 다이 본딩했을 때, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 아래쪽으로는 접착재(8) 및 솔더 레지스트층(14)이 존재하지 않는다. 즉, 접착재(8) 및 솔더 레지스트층(14)(제1 솔더 레지스트부(14a))은 반도체 칩(2)의 측면(2e)(단부(2f))보다도 내측에 존재하기 때문에, 반도체 칩(2)의 이면(2c)의 외주부(2d)는 노출된 상태로 된다. 이 때문에, 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이에는 공간(간극)(21)이 형성된다. 공간(21)의 높이 방향의 치수(반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이의 거리) H1은, 제1 솔더 레지스트부(14a)의 두께 T1과, 접착재(8)의 두께 T2와의 합계에 거의 상당한다(H1=T1+T2). 밀봉 수지(5)를 형성할 때(몰드 공정)에는, 밀봉 수지(5)를 형성하기 위한 재료가 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(21)에도 충전되어, 경화(고화)한 밀봉 수지(5)가 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방을 충전하게 되어, 경화한 밀봉 수지(5)가 반도체 칩(2)의 표면(2b)과, 반도체 칩(2)의 측면(2e)과, 반도체 칩(2)의 이면(2c)의 외주부(2d)를 피복하기 때문에, 반도체 칩(2)과 밀봉 수지(5)와의 밀착성(접착 강도)을 높일 수 있고, 반도체 장치(1)의 신뢰성을 향상시킬 수 있다.
밀봉 수지(5)는, 예를 들면 열 경화성 수지 재료 등의 수지 재료 등으로 이루어져, 필러 등을 포함할 수도 있다. 예를 들면, 필러를 포함하는 에폭시 수지 등을 이용하여 밀봉 수지(5)를 형성할 수도 있다. 밀봉 수지(5)는, 배선 기판(3)의 상면(3a) 상에 반도체 칩(2) 및 본딩 와이어(4)를 피복하도록 형성되어 있고, 밀봉 수지(5)에 의해, 반도체 칩(2) 및 본딩 와이어(4)가 밀봉되어, 보호된다.
도 8은 제1 비교예의 반도체 장치(101)의 주요부 단면도(부분 확대 단면도)이며, 도 9는 제2 비교예의 반도체 장치(201)의 주요부 단면도(부분 확대 단면도)이며, 도 10은 제3 비교예의 반도체 장치(301)의 주요부 단면도(부분 확대 단면도)이며, 각각 본 실시 형태의 도 4에 대응하는 영역이 표시되어 있다.
도 8에 도시되는 제1 비교예의 반도체 장치(101)에서는, 본 실시 형태와는 달리, 접속 단자(15) 위를 제외한 배선 기판(103)의 상면(103a)의 전체면에 솔더 레지스트층(114)이 형성되어 있고, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 아래쪽으로도, 솔더 레지스트층(114)이 연장되어 있다. 이 때문에, 제1 비교예의 반도체 장치(101)에서는, 반도체 칩(2)을 배선 기판(103) 위에 다이 본딩했을 때에, 페이스트재 등으로 이루어지는 접착재(8)가 반도체 칩(2)의 이면(2c)의 단부를 넘어서 확대되고, 또한 솔더 레지스트층(114)의 상면 위를 흘러 접속 단자(15) 위에까 지 접착재(8)가 확대될 가능성이 있다. 접속 단자(15) 위에까지 접착재(8)가 확대되면(유출되면), 그 접속 단자(15)에의 본딩 와이어(4)의 접속 불량이 발생하기 쉽게 되어, 본딩 와이어(4)와 접속 단자(15) 사이의 전기적 접속의 신뢰성이 저하할 가능성이 있다. 또한, 접속 단자(15)에의 접착재(8)의 유출을 방지하기 위해 반도체 칩(2)의 단부와 배선 기판(3)의 접속 단자(15)와의 거리를 길게 하는 것도 생각되지만, 이것은 반도체 장치의 대형화(대면적화)를 초래하게 된다.
도 9에 도시되는 제2 비교예의 반도체 장치(201)에서는, 배선 기판(203)의 상면(203a)에 제1 솔더 레지스트부(214a)와 제2 솔더 레지스트부(214b)로 이루어지는 솔더 레지스트층(214)이 형성되어 있고, 제1 솔더 레지스트부(214a)와 제2 솔더 레지스트부(214b) 사이에는, 솔더 레지스트층(214)이 형성되지 않고서 배선 기판(203)의 기재층(11)이 노출된 영역(댐 영역)(218)이 존재하고 있지만, 본 실시 형태와는 달리, 제1 솔더 레지스트부(214a)의 평면 치수(면적)는, 반도체 칩(2)의 평면 치수(면적)보다도 크고, 반도체 칩(2)의 이면(2c) 전체면의 아래쪽으로 제1 솔더 레지스트부(214a)가 연장(존재)되어 있다. 제2 비교예의 반도체 장치(201)에서는, 반도체 칩(2)을 배선 기판(203) 위에 다이 본딩하였을 때에는, 제1 솔더 레지스트부(214a)와 제2 솔더 레지스트부(214b)와의 사이에 솔더 레지스트층(214)이 없는 기재층(11)이 노출된 영역(댐 영역)(218)을 형성함으로써, 페이스트재 등으로 이루어지는 접착재(8)가 영역(218)을 넘어서 제2 솔더 레지스트부(214b) 위에까지 확대되는 것을 방지할 수 있다. 이에 의해, 접착재(8)가 접속 단자(15) 위에까지 확대되는 것을 방지할 수 있고, 본딩 와이어(4)와 접속 단자(15)와의 사이의 전기 적 접속의 신뢰성을 향상할 수 있다.
그러나, 도 9에 도시되는 제2 비교예의 반도체 장치(201)에서는, 제1 솔더 레지스트부(214a)의 평면 치수(면적)이 반도체 칩(2)의 평면 치수(면적)보다도 크고, 반도체 칩(2)의 이면(2c) 전체면이 접착재(8)를 통하여 제1 솔더 레지스트부(214a)에 접착되어 있다. 밀봉 수지(5)와 접착재(8)와의 밀착성(접착 강도)은, 반도체 칩(2)과 밀봉 수지(5)와의 밀착성(접착 강도)에 비교하여 낮다. 이 때문에, 제2 비교예의 반도체 장치(201)에서는, 밀봉 수지(5)가 반도체 칩(2)의 표면(2b) 및 측면(2e)을 피복하지만, 밀봉 수지(5)는 반도체 칩(2)의 이면(2c)은 피복하지 않고, 반도체 칩(2)과 밀봉 수지(5)의 접합 면적이 본 실시 형태 1(의 반도체 장치(1))보다도 작기 때문에, 반도체 칩(2)과 밀봉 수지(5)와의 밀착성(접착 강도)가 본 실시 형태 1(의 반도체 장치(1))보다도 비교적 낮게 될 가능성이 있다. 또한, 반도체 칩(2)을 고정하기 위해 사용되는 접착재(8)가 반도체 칩(2)의 외주부보다도 비어져 나온 위치까지 도달하고 있으면, 배선 기판(203) 위의 접속 단자(15)를 반도체 칩(2)의 외주부에 의해 접근하여 배치하는 것이 곤란하기 때문에, 본 실시 형태 1(의 반도체 장치(1))에 비하여 반도체 장치(201)의 소형화가 실현되지 않는다.
도 10에 도시되는 제3 비교예의 반도체 장치(301)에서는, 제2 비교예의 반도체 장치(201)보다도 접착재(8)의 도포 영역이나 도포량을 적게 하고 있다. 이에 의해, 반도체 칩(2)을 배선 기판(203)의 상면(203a)의 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 접합하였을 때에, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 아래쪽으로 접착재(8)가 연장(존재)하지 않고, 반도체 칩(2)의 이면(2c)의 외주 부(2d)와 배선 기판(203)의 상면(203a) 사이에 공간(간극)(221)을 형성할 수 있다. 이에 의해, 밀봉 수지(5)를 형성할 때에는, 밀봉 수지(5)를 형성하기 위한 재료를 공간(221)에도 충전 가능해지고, 경화한 밀봉 수지(5)가 반도체 칩(2)의 표면(2b)과, 반도체 칩(2)의 측면(2e)과, 반도체 칩(2)의 이면(2c)의 외주부(2d)를 덮어, 반도체 칩(2)과 밀봉 수지(5)와의 밀착성(접착 강도)을 높일 수 있다.
그러나, 도 10에 도시되는 제3 비교예의 반도체 장치(301)에서는, 접착재(8)의 도포 영역이나 도포량을 조절함으로써 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(203)의 상면(203a) 사이에 공간(221)을 형성하고 있기 때문에, 접착재(8)의 도포량이 너무 적어서 반도체 칩(2)과 배선 기판(203)의 접합 강도가 저하하거나, 혹은 접착재(8)의 도포량이 너무 많아서 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(203)의 상면(203a) 사이에 공간(221)을 형성할 수 없을 가능성이 있다. 이 때문에, 다이 본딩 공정의 관리가 용이하지 않고, 제품마다의 변동이 커진다. 또한, 반도체 칩(2)보다도 평면 치수(면적)이 작은 다이 본드 필름을 접착재(8)로서 이용함으로써 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(203)의 상면(203a) 사이에 공간(221)을 형성하는 것도 생각되지만, 다이 본드 필름은 페이스트형의 접착재보다도 고가이며, 반도체 장치의 제조 코스트의 증대를 초래할 가능성이 있다.
또한, 도 10에 도시되는 제3 비교예의 반도체 장치(301)에서는, 본 실시 형태와는 달리, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 아래쪽으로 제1 솔더 레지스트부(214a)가 연장하고 있기 때문에, 반도체 칩(2)을 배선 기판(203) 위에 다이 본딩했을 때에, 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(203)의 상면(203a) 사이에 형성되는 공간(221)의 높이 방향의 치수 H2가 낮아진다(작아진다). 공간(221)의 높이 방향의 치수 H2는, 접착재(8)의 두께 T2에 거의 상당한다(H2=T2). 접착재(8)의 두께가 예를 들면 20～30㎛ 정도이면, 공간(221)의 높이 방향의 치수 H2도 20～30㎛ 정도로 된다. 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(221)의 높이 방향의 치수 H2가 작기 때문에, 밀봉 수지(5)를 형성할 때에, 밀봉 수지(5)를 형성하기 위한 재료에 포함되는 필러 등이, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(221)에 침입하기 어렵게 되어, 공간(221)을 충전한 밀봉 수지(5)의 성분비와, 다른 영역의 밀봉 수지(5)의 성분비가 불균일화하는 등으로 하여, 경화한 밀봉 수지(5)와 반도체 칩(2)과의 밀착성(접착 강도)가 저하할 가능성이 있다.
그것에 대하여, 본 실시 형태에서는, 배선 기판(3)의 상면(3a)에는, 그 위에 접착재(8)를 통하여 반도체 칩(2)을 접합하는 제1 솔더 레지스트부(제1 절연막부)(14a)와, 제1 솔더 레지스트부(14a)의 주위(외주)에 형성되고, 그 개구부(19)로부터 접속 단자(15)를 노출시키는 제2 솔더 레지스트부(제2 절연막부)(14b)가 형성되어 있다. 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b) 사이에는, 솔더 레지스트층(14)이 형성되지 않고서 기재층(11)이 노출되는 영역(댐 영역)(18)이 존재하고 있다. 이 때문에, 반도체 칩(2)을 배선 기판(3) 위에 다이 본딩했을 때에는, 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b) 사이에 솔더 레지스트 층(14)이 없는 기재층(11)이 노출된 영역(댐 영역)(18)을 형성함으로써, 접착재(8)가 영역(18)을 넘어서 제2 솔더 레지스트부(14b) 위에까지 확대되는 것을 방지할 수 있다. 이에 의해, 접착재(8)가 접속 단자(15) 위에까지 확대되는 것을 방지할 수 있고, 본딩 와이어(4)와 접속 단자(15) 사이의 전기적 접속의 신뢰성을 향상할 수 있다. 또한, 가령 유동성이 비교적 높은 페이스트형의 접착재(접합재)를 접착재(8)로서 이용한 것으로서도, 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b) 사이에 솔더 레지스트층(14)이 없는 영역(댐 영역)(18)을 형성함으로써, 페이스트재로 이루어지는 접착재(8)가 접속 단자(15) 위에까지 확대되는 것을 방지할 수 있으므로, 다이 본드 필름보다도 상대적으로 염가인 페이스트형의 접착재를 접착재(8)로서 이용할 수 있게 되고, 반도체 장치의 제조 코스트의 저감에 유리하다. 또한, 배선 기판(3)의 접속 단자(15)를 반도체 칩(2)의 외주부에 의해 접근하여 배치하는 것이 가능하게 되기 때문에, 반도체 장치의 또 다른 소형화가 가능하게 된다.
또한, 본 실시 형태에서는, 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 반도체 칩(2)이 탑재되어 고정되어 있지만, 이 제1 솔더 레지스트부(14a)의 평면 치수(면적)은, 반도체 칩(2)의 평면 치수(면적)보다도 작다. 이 때문에, 반도체 칩(2)을 배선 기판(3)의 상면(3a)의 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 접합했을 때에, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 아래쪽으로는 제1 솔더 레지스트부(14a) 및 접착재(8)가 연장(존재)하지 않고, 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이에 공간(21)이 형성된 다. 이 때문에, 밀봉 수지(5)를 형성할 때에는, 밀봉 수지(5)를 형성하기 위한 재료가 이 공간(21)에도 충전되어, 경화한 밀봉 수지(5)가 반도체 칩(2)의 표면(2b)과, 반도체 칩(2)의 측면(2e)과, 반도체 칩(2)의 이면(2c)의 외주부(2d)를 피복하므로, 반도체 칩(2)과 밀봉 수지(5)와의 접합 면적이 증가하기 때문에, 반도체 칩(2)과 밀봉 수지(5)와의 밀착성(접착 강도)을 높일 수 있어, 반도체 장치(1)의 신뢰성을 향상시킬 수 있다. 본 실시 형태와 같이, 반도체 칩(2)의 이면(2c) 측에도 밀봉 수지(5)를 돌아 들어가게 하고, 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이를 밀봉 수지(5)로 채우는(충전하는) 것에 의해, 반도체 칩(2)의 표면(2b) 및 이면(2c)의 양면(과 측면(2e))에서 밀봉 수지(5)에 의해 반도체 칩(2)을 확실히 밀봉할 수 있고, 반도체 칩(2)과 밀봉 수지(5)와의 밀착성을 높여, 반도체 칩(2)과 밀봉 수지(5) 사이에 박리 등이 발생하는 것을 보다 적확하게 방지할 수 있다.
또한, 본 실시 형태에서는, 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이에 형성되는 공간(21)의 높이 방향의 치수 H1은, 제3 비교예의 반도체 장치(301)의 공간(221)의 높이 방향의 치수 H2보다도, 제1 솔더 레지스트부(14a)의 두께 T1의 분만큼 크게할 수 있다(H1>H2). 예를 들면, 접착재(8)의 두께 T2가 20～30㎛ 정도로, 제1 솔더 레지스트부(14a)의 두께 T1이 20～30㎛ 정도이면, 공간(21)의 높이 방향의 치수 H1은 40～60㎛ 정도로 할 수 있다. 이와 같이, 본 실시 형태에서는, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(21)의 높이 방향의 치수 H1을 비교적 크게 할 수 있기 때문에, 밀봉 수지(5)를 형성할 때(몰드 공정)에, 밀봉 수지(5)를 형성하기 위한 재료에 포함되는 필러 등이, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(21)에 침입하기 쉽고, 공간(21)을 충전한 밀봉 수지(5)의 성분비와, 다른 영역의 밀봉 수지(5)의 성분비가 균일화된다. 이에 의해, 경화한 밀봉 수지(5)와 반도체 칩(2)과의 밀착성(접착 강도)을 보다 향상시키고, 반도체 장치(1)의 신뢰성을 보다 향상할 수 있다.
또한, 본 실시 형태에서는, 제2 솔더 레지스트부(14b)의 내주부(제1 솔더 레지스트부(14a)에 대향하는 제2 솔더 레지스트부(14b)의 내주부, 반도체 칩(2)의 4변에 대향하는 제2 솔더 레지스트부(14b)의 내주부)의 각부(네 구석, 코너부)에서는, 제2 솔더 레지스트부(14b)의 패턴을 반도체 장치(1)의 외주 방향으로(즉, 반도체 칩(2)으로부터 멀리 있는 방향으로) 후퇴시키고 있다. 즉, 제2 솔더 레지스트부(14b)의 내주부의 각부(네 구석)에, 솔더 레지스트가 형성되지 않고서 기재층(11)이 노출된 솔더 레지스트 후퇴부(20b)를 형성하고 있다.
제2 솔더 레지스트부(14b)의 내주부의 각부(네 구석)에서 제2 솔더 레지스트부(14b)의 패턴을 후퇴시키는(즉, 솔더 레지스트 후퇴부(20b)를 형성하는) 것으로, 밀봉 수지(5)를 트랜스퍼 몰드 공정 등에 따라서 형성할 때에, 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이의 공간(21)으로부터 공기가 빠지기 쉽게 되어, 밀봉 수지(5)를 형성하기 위한 재료의 유동성이 향상하고, 상기 공간(21)에의 밀봉 수지의 충전성을 보다 향상시킬 수 있다. 이 때문에, 반도체 칩(2)과 밀봉 수지(5)와의 밀착성(접착 강도)을 보다 향상시킬 수 있어, 반도체 장치(1)의 신뢰성을 보다 향상시킬 수 있다.
도 11은, 다른 형태의 반도체 장치(1a)의 주요부 단면도이며, 도 12는 그 평면 투시도(상면도)이다. 도 11은 상기 도 4에 대응한다. 또한, 도 12는 상기 도 7에 대응하고, 밀봉 수지(5), 반도체 칩(2) 및 본딩 와이어(4)를 투시했을 때의 반도체 장치(1a)의 평면 투시도(상면도), 즉 반도체 장치(1a)에 이용되고 있는 배선 기판(3)의 상면도가 도시되고 있다. 또한, 도 12에서는, 반도체 칩(2)의 외형을 점선으로 나타내고 있다. 또한, 도 12는 평면도이지만, 이해를 간단히 하기 위해, 제1 솔더 레지스트부(14a), 제2 솔더 레지스트부(14b), 및 제2 솔더 레지스트부(14b)의 개구부(19)로부터 노출하는 접속 단자(15)에 해칭을 해 둔다.
상기 반도체 장치(1)에서는, 반도체 칩(2)의 이면(2c)의 단부(2f)(반도체 칩(2)의 측면(2e))는, 솔더 레지스트층(14)이 형성되지 않고서 기재층(11)이 노출되는 영역(댐 영역)(18) 위에 위치하였지만, 도 11 및 도 12에 도시되는 반도체 장치(1a)에서는, 반도체 칩(2)의 이면(2c)의 단부(2f)(반도체 칩(2)의 측면(2e))은, 제2 솔더 레지스트부(14b) 위에 위치하고 있다. 반도체 장치(1a)의 다른 구성은 상기 반도체 장치(1)와 거의 마찬가지이다.
반도체 장치(1a)도 반도체 장치(1)와 거의 마찬가지의 효과를 얻을 수 있고, 본 발명의 반도체 장치에 포함하는 것으로 한다. 단, 반도체 장치(1)와 같이 반도체 칩(2)의 이면(2c)의 단부(2f)(반도체 칩(2)의 측면(2e))가 영역(댐 영역)(18) 위에 위치하고 있는 경우 쪽이, 반도체 장치(1a)와 같이 반도체 칩(2)의 이면(2c)의 단부(2f)(반도체 칩(2)의 측면(2e))가 제2 솔더 레지스트부(14b) 위에 위치하고 있는 경우보다도, 반도체 칩(2)을 배선 기판(3)의 상면(3a)에 다이 본딩했을 때에 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이에 형성되는 공간(21)을 보다 넓게 할 수 있어, 밀봉 수지(5)를 형성할 때에 필러 등이 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(21)에 침입하기 쉽게 되기 때문에, 공간(21)을 채우는 밀봉 수지(5)의 성분비와, 다른 영역의 밀봉 수지(5)의 성분비를 보다 균일하게 할 수 있다. 이 때문에, 반도체 장치(1)는, 밀봉 수지(5)와 반도체 칩(2)과의 밀착성(접착 강도) 향상이나 신뢰성의 향상에 의해 유리하다. 한편, 반도체 장치(1a)와 같이 반도체 칩(2)의 이면(2c)의 단부(2f)(반도체 칩(2)의 측면(2e))의 아래쪽으로 제2 솔더 레지스트부(14b)를 연장시킴으로써, 접속 단자(15)를 반도체 칩(2)측에 의해 가까이 할 수 있게 된다. 이 때문에, 반도체 장치(1a)는, 소형화(소면적화)에 의해 유리하다.
다음으로, 본 실시 형태의 반도체 장치의 제조 방법을, 도면을 참조하여 설명한다. 도 13～도 20은, 본 실시 형태의 반도체 장치의 제조 공정 중의 단면도이다. 도 21～도 23은, 본 실시 형태의 반도체 장치(1)의 제조에 이용되는 배선 기판(31)의 제조 공정의 일례를 모식적으로 도시하는 평면도(상면도)이다. 도 24는 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도 며, 도 14와 동일한 공정 단계(다이 본딩 공정)에 대응한다. 도 25는 본 실시 형태의 반도체 장치의 제조 공정 중의 평면도(상면도)이며, 도 15와 동일한 공정 단계에 대응한다. 도 26, 도 27은, 와이어 본딩 공정의 설명도(주요부 단면도)이다. 도 28은 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이며, 도 16와 동일한 공정 단계(몰드 공정)에 대응한다. 또한, 도 21～도 28에는 후술하는 절단 공정에서 배선 기판(31)을 절단하는 다이싱 영역(다이싱 라인)(39)도 나타내고 있다.
또한, 본 실시 형태에서는, 복수의 배선 기판(3)이 어레이 형상으로 연결되어 형성된 다수개취의 배선 기판(배선 기판 모체)(31)을 이용하여 개개의 반도체 장치(1)를 제조하는 경우에 대해 설명한다. 이 배선 기판(31)은, 상기 배선 기판(3)의 모체이며, 배선 기판(31)을 후술하는 절단 공정에서 절단하여, 각 반도체 장치 영역(기판 영역, 단위 기판 영역)(32)으로 분리한 것이 반도체 장치(1)의 배선 기판(3)에 대응한다. 배선 기판(31)은, 거기에서 1개의 반도체 장치(1)가 형성되는 영역인 반도체 장치 영역(기판 영역, 단위 기판 영역)(32)이 매트릭스 형상으로 복수 배열한 구성을 갖고 있다.
우선, 배선 기판(31)을 준비한다. 배선 기판(31)은 예를 들면 다음과 같이 하여 제조할 수 있다.
코어재로서의 절연성의 기재층(11)의 상면(11a) 및 하면상에 무전해 도금(무전계 도금)법에 의해 무전해 구리 도금층을 형성하고, 이 무전해 구리 도금층을 에칭등에 의해 패터닝한다. 그리고나서, 무전해 구리 도금층상에 전해 도금(전계 도금)법에 의해 전해 구리 도금층을 형성하고, 구리층의 두께를 두껍게 한다. 이 무전해 구리 도금층 및 전해 구리 도금층의 적층막(구리층)에 의해서, 상기 도체층(12)을 형성할 수 있다. 도 21에는, 쓰루홀용 도체 패턴(33)과 접속 단자(15)(용 도체 패턴)이, 기재층(11)의 상면에, 무전해 구리 도금층 및 전해 구리 도금층의 적층막(도체층(12))에 의해서 형성된 상태가 도시되어 있다. 접속 단자(15)와 도체 패턴(33)은, 기재층(11)의 상면(11a)에 형성된 무전해 구리 도금층 및 전해 구리 도금층의 적층막(도체층(12))으로 이루어진 인출 배선(도시 생략)에 의해서 전기적으로 접속되어 있다. 또한, 도시는 하지 않지만, 기재층(11)의 하면에는, 랜드(16)도, 무전해 구리 도금층 및 전해 구리 도금층의 적층막에 의해서 형성되어 있다. 또한, 전해 도금법을 이용하기 때문에, 기재층(11)의 상면(11a)에는, 도금 배선(급전선)(34)도 형성되어 있고, 이 도금 배선(34)을 통하여 소정의 전위(전력)을 공급하여, 무전해 구리 도금층 위에 전해 구리 도금층을 형성할 수 있다.
다음으로, 도 22에 도시된 바와 같이, 기재층(11)에 개구부(쓰루홀, 비아, 관통 구멍)(17)를 형성한다. 개구부(17)는, 쓰루홀용 도체 패턴(33)의 내측에 형성된다.
다음으로, 무전해 도금법에 의해 개구부(17)의 측벽 위에 무전해 구리 도금층을 형성한다. 이 기재층(11)의 개구부(17)의 측벽 위에 형성된 무전해 구리 도금층이, 개구부(17)의 측벽 위에 형성된 상기 도체층(12)으로 된다. 그리고나서, 도 23에 도시된 바와 같이, 인쇄법 등을 이용하여 솔더 레지스트층(14)을 기재층(11)의 상면(11a) 및 하면 상에 개구부(17) 내를 매립하도록 형성한다. 이에 의해, 기재층(11)의 상면(11a)에는, 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b)가 형성된다. 기재층(11)의 상면(11a)에서는, 접속 단자(15)가 솔더 레지스트층(14)(제2 솔더 레지스트부(14b))의 개구부로부터 노출되고, 기재층(11)의 하 면에서는, 랜드(16)가 솔더 레지스트층(14)의 개구부로부터 노출한다. 다음으로, 기재층(11)의 상면(11a) 및 하면 상의 구리 도금층의 노출부(즉, 접속 단자(15) 및 랜드(16)) 위에, 니켈 도금층 및 금도금층을 전해 도금법에 의해 순서대로 형성한다. 그 후, 필요에 따라 기재층(11)을 외형 가공(절단)하여 배선 기판(31)을 형성할 수 있다. 이와 같이 하여 준비된 배선 기판(31)은, 후술하는 배선 기판(31)의 절단 공정에서 분할되어 배선 기판(3)으로 되는 반도체 장치 영역(기판 영역, 단위 기판 영역)(32)을 복수 갖고 있고, 배선 기판(31)의 상면(31a)의 각 반도체 장치 영역(32)에 형성된 제1 솔더 레지스트부(14a)와, 이 제1 솔더 레지스트부(14a)의 외주에 형성된 제2 솔더 레지스트부(14b)를 갖고 있다.
상기한 바와 같이 하여 준비(제조)된 배선 기판(31)의 상면(31a)의 각 반도체 장치 영역(32) 위에, 도 14 및 도 24에 도시된 바와 같이, 반도체 칩(2)을 접착재(8)를 통하여 접합(다이 본딩, 칩 마운트)한다. 이 다이 본딩 공정에서는, 예를 들면 배선 기판(31)의 상면(31a)의 각 반도체 장치 영역(32)의 제1 솔더 레지스트부(14a) 위에 열 경화성의 접착재(8)를 도포하여 칩 고정용 접착층을 제1 솔더 레지스트부(14a) 위에 형성하고, 접착재(8) 위에 반도체 칩(2)을 재치하고, 가열 등에 의해 접착재(8)를 경화하여, 반도체 칩(2)의 이면(2c)과 제1 솔더 레지스트부(14a)를 접착재(8)를 통하여 접합한다. 반도체 칩(2)의 다이 본딩 공정에서는, 상기한 바와 같이, 반도체 칩(2)보다도 평면 치수(면적)이 작은 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 반도체 칩(2)을 접합하고 있기 때문에, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 아래쪽으로는 솔더 레지스트층(14)(제1 솔더 레지 스트부(14a) 및 제2 솔더 레지스트부(14b))나 접착재(8)가 연장(존재)하지 않는다. 이 때문에, 반도체 칩(2)을 배선 기판(31)의 각 반도체 장치 영역(32) 위에 접합했을 때에, 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이에 공간(21)이 형성되고, 이 공간(21)의 높이 방향의 치수 H1은, 제1 솔더 레지스트부(14a)의 두께 T1과, 접착재(8)의 두께 T2와의 합계에 거의 상당하는(H1=T1+T2) 것으로 되어, 공간(21)의 높이 방향의 치수 H1을 비교적 크게할 수 있다. 예를 들면, 접착재(8)의 두께 T2가 20～30㎛ 정도로, 제1 솔더 레지스트부(14a)의 두께 T1이 20～30㎛ 정도이면, 공간(21)의 높이 방향의 치수 H1은 40～60㎛ 정도로 할 수 있다.
다음으로, 도 15 및 도 25에 도시된 바와 같이, 와이어 본딩 공정을 행하여, 반도체 칩(2)의 각 전극(2a)과, 이것에 대응하는 배선 기판(31)에 형성된 접속 단자(15)를 본딩 와이어(4)를 통하여 전기적으로 접속한다. 즉, 배선 기판(31)의 상면(31a)의 각 반도체 장치 영역(32) 상의 복수의 접속 단자(15)와 그 반도체 장치 영역(32) 위에 접합된 반도체 칩(2)의 복수의 전극(2a)을 복수의 본딩 와이어(4)를 통하여 전기적으로 접속한다. 예를 들면, 와이어 본딩 장치를 이용하여, 반도체 칩(2)의 전극(2a)에 본딩 와이어(4)의 일단을 접속(퍼스트 본딩)하고나서, 배선 기판(31)의 접속 단자(15)에 본딩 와이어(4)의 타단을 접속(세컨드 본딩)한다.
이 와이어 본딩 공정에서는, 다른 형태로서, 도 26의 주요부 단면도에 도시된 바와 같이, 우선 배선 기판(31)의 접속 단자(15)에 금(Au) 등으로 이루어지는 스터드 범프(범프 전극, 범프)(35)를 형성한 후, 도 27에 도시된 바와 같이, 반도체 칩(2)의 전극(2a)에 본딩 와이어(4)의 일단을 접속하고 나서, 배선 기판(31)의 접속 단자(15) 위에 형성한 스터드 범프(35)에 본딩 와이어(4)의 타단을 접속할 수도 있다. 접속 단자(15)를 반도체 칩(2)에 비교적 가까운 위치에 형성하거나, 혹은 비교적 두꺼운 반도체 칩(2)을 이용하는 등으로 하여, 본딩 와이어(4)와 접속 단자(15)가 이루는 각도가 급하게(예를 들면, 수직에 가깝게) 되어, 본딩 와이어(4)에 대한 절곡 스트레스가 커졌다고 하여도, 접속 단자(15) 위에 스터드 범프(35)를 형성하고, 이 스터드 범프(35)에 본딩 와이어(4)를 접속한 것에 의해 본딩 와이어(4)와 접속 단자(15)(스터드 범프(35))와의 사이의 접속 강도를 향상할 수 있고, 본딩 와이어(4)의 접속 단자(15)(스터드 범프(35))로부터의 박리를 억제 또는 방지할 수 있다. 이 때문에, 접속 단자(15)로부터 반도체 칩(2)까지의 거리를 작게 할 수 있어, 반도체 장치(1)의 평면 치수를 저감하는 것이 가능해진다. 또한, 두께가 비교적 두꺼운 반도체 칩(2)의 사용도 가능하게 되어, 반도체 칩(2)에 대한 선택의 폭을 넓게 할 수 있다.
와이어 본딩 공정 후, 도 16 및 도 28에 도시된 바와 같이, 몰드 공정(예를 들면, 트랜스퍼 몰드 공정)에 의한 수지 밀봉을 하여 밀봉 수지(5a)(밀봉부)를 형성하고, 반도체 칩(2) 및 본딩 와이어(4)를 밀봉 수지(5a)에 의해서 밀봉한다. 이 몰드 공정에서는, 배선 기판(31)의 상면(31a)의 복수의 반도체 장치 영역(32)을 밀봉 수지(5a)로 일괄하여 밀봉하는 일괄 밀봉을 한다. 즉, 배선 기판(31)의 상면(31a)의 복수의 반도체 장치 영역(32) 위에 반도체 칩(2) 및 본딩 와이어(4)를 피 복하도록 밀봉 수지(5a)를 형성한다. 이 때문에, 밀봉 수지(5a)는, 배선 기판(31)의 상면(31a)의 복수의 반도체 장치 영역(32)을 피복하도록 형성된다. 밀봉 수지(5a)는, 예를 들면 열 경화성 수지 재료 등의 수지 재료 등으로 이루어지고, 필러 등을 포함할 수도 있다. 예를 들면, 필러를 포함하는 에폭시 등을 이용하여 밀봉 수지(5a)를 형성할 수 있다.
이 몰드 공정에서는, 밀봉 수지(5a)를 형성하기 위한 재료는, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(21)에도 충전된다. 본 실시 형태에서는, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(21)의 높이 방향의 치수 H1이 비교적 크기 때문에, 몰드 공정에서, 밀봉 수지(5a)를 형성하기 위한 재료에 포함되는 필러 등이, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(21)에 침입하기 쉽고, 공간(21)을 채운(충전한) 밀봉 수지(5a)의 성분비와, 다른 영역의 밀봉 수지(5a)의 성분비가 균일화되므로, 경화한 밀봉 수지(5a)와 반도체 칩(2)과의 밀착성(접착 강도)을 보다 향상시킬 수 있다.
다음으로, 도 17에 도시된 바와 같이, 배선 기판(31)의 하면(31b)의 랜드(16)에 땜납볼(6)을 접속(접합)한다. 예를 들면, 배선 기판(31)의 하면(31b)을 상방으로 향하여, 배선 기판(31)의 하면(31b)의 복수의 랜드(16) 위에 복수의 땜납볼(6)을 배치하여 플럭스등으로 가고정하고, 리플로우 처리(땜납 리플로우 처리, 열 처리)를 행하여 땜납을 용융하여, 땜납볼(6)과 배선 기판(31)의 하면(31b)의 랜드(16)를 접합할 수 있다. 그 후, 필요에 따라 세정 공정을 행하여, 땜납볼(6)의 표 면에 부착한 플럭스 등을 제거할 수도 있다. 이와 같이 하여, 반도체 장치(1)의 외부 단자로서의 땜납볼(6)이 접합된다. 또한, 본 실시 형태에서는, 반도체 장치(1)의 외부 단자로서 땜납볼(6)을 접합하는 경우에 대해 설명하였지만, 이것에 한정되는 것은 아니고, 예를 들면 땜납볼(6) 대신에 인쇄법 등에 의해 랜드(16) 위에 땜납을 공급하여 반도체 장치(1)의 외부 단자(범프 전극)를 형성할 수도 있다. 또한, 반도체 장치(1)는 BGA(Ball Grid Array) 형태의 반도체 장치로서 설명하였지만, 이것에 한정되는 것은 아니고, 땜납볼(6)의 형성을 생략하여, 반도체 장치(1)를 LGA(LandGridArray) 형태의 반도체 장치로 할 수도 있다. 또한, 반도체 장치(1)의 외부 단자(여기서는, 땜납볼(6))의 재질은, 납 함유 땜납이나 납을 함유하지 않은 납 프리 땜납을 이용할 수 있고, 또한 도금(예를 들면, 금도금이나 Pd 도금 등)에 의해 반도체 장치(1)의 외부 단자(범프 전극)를 형성할 수도 있다.
다음으로, 도 18에 도시된 바와 같이, 마킹을 행하여, 밀봉 수지(5a)의 표면에 제품 번호 등의 마크를 붙인다. 예를 들면, 레이저(36)에 의해 마킹을 행하는 레이저 마크를 할 수 있지만, 잉크에 의해 마킹을 행하는 잉크 마크를 할 수도 있다. 또한, 도 17의 땜납볼(6)의 접속 공정과 도 18의 마킹 공정의 순서를 교체시켜, 도 18의 마킹 공정을 행한 후에, 도 17의 땜납볼(6)의 접속 공정을 행할 수도 있다.
다음으로, 도 19에 도시된 바와 같이, 밀봉 수지(5a)의 상면을 패키지 고정 테이프(37)에 접착하고, 배선 기판(31) 및 그 위에 형성된 밀봉 수지(5a)를 다이싱 영역(다이싱 라인)(39)을 따라 다이싱 블레이드(38) 등에 의해 절단(다이싱)하고, 각각의 반도체 장치 영역(CSP 영역)을 개개의(개편화된) 반도체 장치(1)(CSP)에 절단 분리한다. 즉, 배선 기판(31) 및 밀봉 수지(5a)를 각 반도체 장치 영역(32)에 절단하여 분할한다. 이와 같이, 절단?개편화를 행하고, 도 1～도 7에 도시된 바와 같은 반도체 장치(1)를 제조할 수 있다. 각 반도체 장치 영역(32)에 절단되어 분리(분할)된 배선 기판(31)이 배선 기판(3)에 대응하고, 각 반도체 장치 영역(32)에 절단되어 분리(분할)된 밀봉 수지(5a)가 밀봉 수지(5)에 대응한다.
도 29는, 상기한 바와 같이 하여 제조된 반도체 장치(1)의 단부 근방 영역의 다른 주요부 단면도(부분 확대 단면도)이며, 도 4와는 다른 영역의 단면이 도시되어 있다. 상기한 바와 같이, 배선 기판(3)(배선 기판(31))의 도체층(12)을 전해 도금법을 이용하여 형성하고 있기 때문에, 배선 기판(3)을 구성하는 기재층(11)의 상면(11a) 주변부(기재층(11)의 상면(11a)의 단부와 접속 단자(15) 사이)에는, 도금 배선(34)이 존재하고 있다. 본 실시 형태에서는, 이 도금 배선(34) 상은 솔더 레지스트층(14)(제2 솔더 레지스트부(14b))에 의해 피복되고 있고, 도금 배선(34)과 밀봉 수지(5)는 접촉하지 않도록 되어 있다.
본 실시 형태와는 달리, 도금 배선(34) 위에 솔더 레지스트층(14)이 형성되어 있지 않은 경우, 접속 단자(15) 위에 금도금층을 형성하였을 때에, 도금 배선(34) 위에도 금도금층이 형성되어, 밀봉 수지(5)(밀봉 수지(5a))를 형성했을 때에는, 상면에 금도금층이 형성된 도금 배선(34)과 밀봉 수지(5)가 직접 접촉한다. 이 경우, 밀봉 수지(5)와 전해 금도금층의 밀착성은 솔더 레지스트층(14)과 밀봉 수지(5)와의 밀착성보다도 낮기 때문에, 도금 배선(34)과 밀봉 수지(5)에서의 밀착 성이 저하한다. 이 밀착성이 낮은 계면(도금 배선(34)과 밀봉 수지(5)와의 계면)은 개편화 후에 반도체 장치의 측면으로부터 노출하기 때문에, 그 계면에서 습기(수분)이 진입하는 흡습 불량을 야기한다. 이 흡습 불량에 의해 밀봉 수지(5)의 밀착성의 저하에 의한 박리나, 습기에 의한 본딩 와이어(4)의 녹이나 산화가 발생하여, 반도체 장치의 신뢰성이 저하할 가능성이 있다.
본 실시 형태에서는, 배선 기판(3)(배선 기판(31))의 도체층(12)을 전해 도금법을 이용하여 형성한 경우에는, 도금 배선(34) 위를 솔더 레지스트층(14)(제2 솔더 레지스트부(14b))에 의해 피복함으로써 도금 배선(34)과 밀봉 수지(5)가 접촉하지 않도록 하여, 밀착성이 낮은 계면이 반도체 장치의 측면에 형성되지 않도록 하기 때문에, 반도체 장치의 측면으로부터의 흡습 불량을 억제하고, 반도체 장치의 신뢰성을 향상시킬 수 있다.
(실시 형태 2)
도 30은, 본 발명의 다른 실시 형태인 반도체 장치(1b)의 제조 공정 중 주요부 단면도이며, 상기 실시 형태 1의 도 4에 거의 대응하는 영역이 표시되어 있다. 도 31 및 도 32는, 본 실시 형태의 와이어 본딩 공정의 설명도(주요부 단면도)이다.
본 실시 형태의 반도체 장치(1b)의 제조 공정은, 와이어 본딩 공정 이외는 상기 실시 형태 1과 거의 마찬가지이기 때문에 여기서는 그 설명은 생략하고, 본 실시 형태의 반도체 장치(1b)의 제조 공정에서의 와이어 본딩 공정에 대하여 설명한다.
상기 실시 형태 1에서는, 먼저 반도체 칩(2)의 전극(2a)에 본딩 와이어(4)의 일단을 접속(퍼스트 본딩)하고 나서, 배선 기판(31)의 접속 단자(15)에 본딩 와이어(4)의 타단을 접속(세컨드 본딩)하고 있지만, 본 실시 형태에서는, 먼저 배선 기판(31)의 접속 단자(15)에 본딩 와이어(4)의 일단을 접속(퍼스트 본딩)하고나서, 반도체 칩(2)의 전극(2a)에 본딩 와이어(4)의 타단을 접속(세컨드 본딩)하고 있다.
즉, 우선, 도 31에 도시된 바와 같이, 본딩 와이어(4) 형성용 와이어 본딩 장치의 모세관(41)에 유지된 금(Au) 등으로 이루어진 본딩 와이어(4)의 선단을 초음파를 인가하면서 배선 기판(31)의 접속 단자(15) 표면에 압박하여 접속한다. 그리고나서, 도 32에 도시된 바와 같이, 모세관(41)을 상방에 끌어올려서 가로 방향으로 이동시키고, 본딩 와이어(4)를 반도체 칩(2)의 전극(2a)의 표면에 초음파를 인가하면서 문질러서 접속하고나서 본딩 와이어(4)를 절단한다. 이에 의해, 배선 기판(31)의 접속 단자(15)와 반도체 칩(2)의 전극(2a)을 본딩 와이어(4)를 통하여 전기적으로 접속할 수 있다. 이와 같이 하여 와이어 본딩을 함으로써 도 30에 도시되는 반도체 장치(1b)를 제조할 수 있다.
도 33은, 본 실시 형태와는 달리, 먼저 반도체 칩(2)의 전극(2a)에 본딩 와이어(4)의 일단을 접속(퍼스트 본딩)하고나서, 배선 기판(31)의 접속 단자(15)에 본딩 와이어(4)의 타단을 접속(세컨드 본딩)하는 모습을 나타내는 주요부 단면도이다. 도 33에 도시된 바와 같이, 먼저 반도체 칩(2)의 전극(2a)에 본딩 와이어(4)의 일단을 접속하는 경우에는, 세컨드 본딩을 하기 위해서 모세관(41)을 접속 단자(15) 위에 이동할 때에 모세관(41)과 반도체 칩(2) 사이에 본딩 와이어(4)가 위치 하게 된다. 이 때문에, 배선 기판(31)의 접속 단자(15)를 반도체 칩(2)에 너무 가깝게 하면, 본딩 와이어(4)가 반도체 칩(2)과 접촉할 가능성이 있다.
그것에 대하여, 본 실시 형태에서는, 도 31 및 도 32에 도시된 바와 같이, 먼저 배선 기판(31)의 접속 단자(15)에 본딩 와이어(4)의 일단을 접속(퍼스트 본딩)하고나서, 반도체 칩(2)의 전극(2a)에 본딩 와이어(4)의 타단을 접속(세컨드 본딩)하고 있다. 즉, 배선 기판(31)의 접속 단자(15)에의 퍼스트 본딩을 한 후, 모세관(41)을 상방에 끌어올려서 가로 방향으로 이동시키고, 반도체 칩(2)의 전극(2a)에의 세컨드 본딩을 할 수 있다. 이 때문에, 세컨드 본딩을 하기 위해서 모세관(41)을 반도체 칩(2)의 전극(2a) 상에 이동할 때에, 모세관(41)과 반도체 칩(2) 사이에 본딩 와이어(4)가 위치하지 않는다. 따라서, 배선 기판(31)의 접속 단자(15)를 반도체 칩(2)에 가까이 하더라도, 본딩 와이어(4)가 반도체 칩(2)과 접촉하는 것을 방지할 수 있다. 이에 의해, 반도체 장치의 신뢰성을 높일 수 있다. 또한, 배선 기판(31)의 접속 단자(15)를 반도체 칩(2)에 의해 가깝게 할 수 있게 되기 때문에, 반도체 장치를 소형화(소면적화)할 수 있다.
또한, 와이어 본딩 공정에서는, 세컨드 본딩에 비교하여 퍼스트 본딩쪽이, 접속에 요하는 전극 면적을 작게 할 수 있다. 본 실시 형태에서는, 먼저 배선 기판(31)의 접속 단자(15)에 본딩 와이어(4)의 일단을 접속(퍼스트 본딩)함으로써, 접속 단자(15)의 면적을 작게 하는 것이 가능하게 되고, 제2 솔더 레지스트부(14b)의 접속 단자(15) 노출용 개구부(19)를 작게 할 수 있다. 즉, 모세관(41)에 유지된 본딩 와이어(4)의 선단을 초음파를 인가하면서 배선 기판(31)의 접속 단자(15) 표면에 압박하여 접속(퍼스트 본딩)하고나서, 모세관(41)을 상방으로 끌어올리기 때문에, 접속 단자(15)를 작게 할 수 있고, 제2 솔더 레지스트부(14b)의 접속 단자(15) 노출용 개구부(19)를 작게 할 수 있다. 예를 들면, 접속 단자(15)의 길이(접속 단자(15)의 연장 방향의 길이) L1, 즉 제2 솔더 레지스트부(14b)의 접속 단자(15) 노출용의 개구부(19)의 길이 L1을, 바람직하게는 120㎛ 이하(L1≤120㎛), 보다 바람직하게는 100㎛ 이하(L1≤100㎛)로 할 수 있다. 이에 의해, 반도체 장치의 소형화(소면적화)가 가능하게 된다.
또한, 도 31 및 도 32의 주요부 단면도에 도시된 바와 같이, 반도체 칩(2)의 전극(2a)에 금(Au) 등으로 이루어지는 스터드 범프(범프 전극, 범프)(42)를 형성해두고, 세컨드 본딩 시에는 반도체 칩(2)의 전극(2a) 상의 스터드 범프(42)에 본딩 와이어(4)를 접속하면 보다 바람직하다. 이에 의해, 본딩 와이어(4)와 반도체 칩(2)의 전극(2a)과의 접속 강도를 향상할 수 있다. 또한, 반도체 칩(2)의 전극(2a)에의 세컨드 본딩 시에 반도체 칩(2)에 공급되는 스트레스를 저감할 수 있다.
또한, 본딩 와이어(4)와 반도체 칩(2)(반도체 칩의 표면측에서의 단부(2f))과의 거리가 크게 떨어지기 때문에, 반도체 칩(2)의 이면(2c)측에의 밀봉 수지(5)의 유동성이, 도 33에 도시한 바와 같이 와이어 본딩하는 경우보다도 향상할 수 있다.
(실시 형태 3)
도 34는, 본 발명의 다른 실시 형태인 반도체 장치(1c)의 주요부 단면도이 며, 도 35는 그 평면 투시도(상면도)이다. 도 34는 상기 실시 형태 1의 도 4에 대응한다. 또한, 도 35는 상기 실시 형태 1의 도 7에 대응하여, 밀봉 수지(5), 반도체 칩(2) 및 본딩 와이어(4)를 투시했을 때의 반도체 장치(1c)의 평면 투시도(상면도), 즉 반도체 장치(1c)에 이용되고 있는 배선 기판(3)의 상면도가 도시되고 있다. 또한, 도 35에서는, 반도체 칩(2)의 외형을 점선으로 나타내고 있다. 또한, 도 35는 평면도이지만, 이해를 간단히 하기 위해, 제1 솔더 레지스트부(14a), 제2 솔더 레지스트부(14b), 제3 솔더 레지스트부(14c), 및 제2 솔더 레지스트부(14b)의 개구부(19)로부터 노출하는 접속 단자(15)에 해칭을 해 둔다.
본 실시 형태의 반도체 장치(1c)는, 배선 기판(3)의 상면(3a)에 형성된 솔더 레지스트층(14) 이외의 구성은, 상기 실시 형태 1의 반도체 장치(1)와 거의 마찬가지이기 때문에 여기서는 그 설명은 생략하고, 반도체 장치(1c)에서의 배선 기판(3)의 상면(3a)에 형성된 솔더 레지스트층(14)에 대하여 설명한다.
상기 실시 형태 1에서는, 배선 기판(3)의 상면(3a)의 솔더 레지스트층(14)은, 반도체 칩(2)의 아래쪽으로 위치하는 제1 솔더 레지스트부(14a)와, 배선 기판(3)의 상면(3a)의 외주부 위에 위치하는 제2 솔더 레지스트부(14b) 에 의해 구성되어 있었지만, 본 실시 형태의 반도체 장치(1c)에서는, 배선 기판(3)의 상면(3a)의 솔더 레지스트층(14)은, 도 34 및 도 35에 도시된 바와 같이, 반도체 칩(2)의 아래쪽으로 위치하는 제1 솔더 레지스트부(14a)와, 배선 기판(3)의 상면(3a)의 외주부 위에 위치하는 제2 솔더 레지스트부(14b)와, 또한 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b) 사이에 제1 솔더 레지스트부(14a)를 둘러싸도록 형성된 제3 솔더 레지스트부(14c)를 갖고 있다. 제1 솔더 레지스트부(14a)와 제3 솔더 레지스트부(14c) 사이에는, 솔더 레지스트층(14)이 형성되지 않고서 기재층(11)(및 도체층(12)으로 이루어지는 인출 배선)이 노출된 영역(댐 영역)(18a)이 존재하고, 제3 솔더 레지스트부(14c)와 제2 솔더 레지스트부(14b)와의 사이에는, 솔더 레지스트층(14)이 형성되지 않고서 기재층(11)(및 도체층(12)으로 이루어지는 인출 배선)이 노출된 영역(댐 영역)(18b)이 존재하고 있다. 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 반도체 칩(2)이 접합(탑재, 접속, 고정, 배치)되어 있다. 제2 솔더 레지스트부(14b)는, 접속 단자(15)를 노출시키기 위한 개구부(19)를 갖고 있다. 상기 실시 형태 1과 마찬가지로, 제1 솔더 레지스트부(14a)의 평면 치수(면적)은, 반도체 칩(2)의 평면 치수(면적)보다도 작다. 이 때문에, 반도체 칩(2)을 탑재하였을 때, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 아래쪽으로는, 제1 솔더 레지스트부(14a)가 연장(존재)하지 않는다.
이와 같이, 본 실시 형태에서는, 배선 기판(3)의 상면(3a)에는, 그 위에 접착재(8)를 통하여 반도체 칩(2)을 접합하는 제1 솔더 레지스트부(14a)와, 제1 솔더 레지스트부(14a)의 주위(외주)에 형성된 제3 솔더 레지스트부(14c)와, 제3 솔더 레지스트부(14c)의 주위(외주)에 형성되고 그 개구부(19)로부터 접속 단자(15)를 노출시키는 제2 솔더 레지스트부(14b)가 형성되어 있다. 제1 솔더 레지스트부(14a)와 제3 솔더 레지스트부(14c) 사이 및 제3 솔더 레지스트부(14c)와 제2 솔더 레지스트부(14b) 사이에는, 솔더 레지스트층(14)이 형성되지 않고서 기재층(11)이 노출되는 영역(댐 영역)(18a, 18b)이 존재하고 있다. 이 때문에, 반도체 칩(2)을 배선 기판(3) 상에 다이 본딩했을 때에는, 제1 솔더 레지스트부(14a)와 제3 솔더 레지스트부(14c) 사이에 솔더 레지스트층(14)이 없는 기재층(11)이 노출된 영역(댐 영역)(18a)을 형성함으로써, 페이스트재 등으로 이루어진 접착재(8)가 영역(18a)을 넘어서 제3 솔더 레지스트부(14c) 위에까지 확대되는 것을 방지하고, 또한 가령 페이스트재 등으로 이루어진 접착재(8)가 영역(18a)을 넘어서 제3 솔더 레지스트부(14c) 위에까지 확대되었다고 하여도, 제3 솔더 레지스트부(14c)와 제2 솔더 레지스트부(14b) 사이에 솔더 레지스트층(14)이 없는 기재층(11)이 노출된 영역(댐 영역)(18b)을 형성함으로써, 페이스트재 등으로 이루어지는 접착재(8)가 영역(18b)을 넘어서 제2 솔더 레지스트부(14b) 위에까지 확대되는 것을 방지할 수 있다. 이에 의해, 접착재(8)가 접속 단자(15) 위에까지 확대되는 것을 보다 확실하게 방지할 수 있고, 본딩 와이어(4)와 접속 단자(15) 사이의 전기적 접속의 신뢰성을 보다 적확하게 향상할 수 있다. 또한, 가령 유동성이 비교적 높은 페이스트형의 접착재(접합재)를 접착재(8)로서 이용했다고 하여도, 페이스트재로 이루어지는 접착재(8)가 접합 단자(15) 위에까지 확대되는 것을 방지할 수 있으므로, 다이 본드 필름보다도 상대적으로 염가인 페이스트형의 접착재를 접착재(8)로서 이용할 수 있게 되고, 반도체 장치의 제조 코스트의 저감에 유리하다.
(실시 형태 4)
도 36은 본 발명의 다른 실시 형태인 반도체 장치(1d)의 주요부 단면도이며, 상기 실시 형태 1의 도 4에 대응한다.
상기 실시 형태 1에서는, 반도체 장치(1)의 배선 기판(3)의 상면(3a)의 제1 솔더 레지스트부(14a)의 두께와 제2 솔더 레지스트부(14b)의 두께는, 거의 동일한 두께이지만, 본 실시 형태의 반도체 장치(1d)에서는, 배선 기판(3)의 상면(3a)의 제1 솔더 레지스트부(14a)의 두께 T1이 제2 솔더 레지스트부(14b)의 두께 T3보다도 두껍게(T1>T3) 되어 있다. 다른 구성은 상기 실시 형태 1과 거의 마찬가지이기 때문에, 여기서는 그 설명은 생략한다.
본 실시 형태에서는, 도 36에 도시된 바와 같이, 반도체 칩(2)보다도 평면 치수가 작고, 그 위에 접착재(8)를 통하여 반도체 칩(2)을 접합하는 제1 솔더 레지스트부(14a)의 두께를 T1을, 제1 솔더 레지스트부(14a)의 주위(외주)에 형성된 제2 솔더 레지스트부(14b)의 두께 T3보다도 두껍게(깊이)(T1>T3)하고 있다. 이러한 배선 기판(3)은, 예를 들면 기재층(11)의 상면(11a)에 솔더 레지스트층(14)을 형성할 때에, 솔더 레지스트층을 2번 도포(복수 도포, 복수 인쇄)하고, 제2 솔더 레지스트부(14b)는 1층째의 솔더 레지스트층에 의해 형성함으로써 상대적으로 얇게 하고, 제1 솔더 레지스트부(14a)는 1층째 및 2층째의 솔더 레지스트층(의 적층막)에 의해서 형성함으로써 상대적으로 두껍게(깊이) 함으로써, 준비(제조)할 수 있다.
본 실시 형태에서는, 제1 솔더 레지스트부(14a)의 두께 T1을 제2 솔더 레지스트부(14b)의 두께 T3보다도 두껍게(깊이)(T1>T3) 하고 있기 때문에, 제1 솔더 레지스트부(14a)의 두께 T1과 제2 솔더 레지스트부(14b)의 두께 T3이 동일한(T1=T3) 경우에 비하여, 배선 기판(3) 위에 반도체 칩(2)을 다이 본딩했을 때에 반도체 칩(2) 의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이에 형성되는 공간(21)의 높이 방향의 치수 H1을 보다 크게 할 수 있다. 이 때문에, 밀봉 수지(5)를 형성할 때에, 밀봉 수지(5)를 형성하기 위한 재료에 포함되는 필러 등이, 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(21)에 의해 침입하기 쉽게 되어, 공간(21)을 충전한 밀봉 수지(5)의 성분비와, 다른 영역의 밀봉 수지(5)의 성분비를 보다 균일화할 수 있다. 이에 의해, 경화한 밀봉 수지(5)와 반도체 칩(2)과의 밀착성(접착 강도)을 보다 향상시키고, 반도체 장치(1d)의 신뢰성을 보다 향상할 수 있다.
(실시 형태 5)
도 37은, 본 발명의 다른 실시 형태인 반도체 장치의 평면 투시도(상면도)이며, 도 38은, 본 발명의 또 다른 실시 형태인 반도체 장치의 평면 투시도(상면도)이며, 각각 상기 실시 형태 1의 도 7에 대응한다. 따라서 도 37 및 도 38에는, 밀봉 수지(5), 반도체 칩(2) 및 본딩 와이어(4)를 투시했을 때의 반도체 장치의 평면 투시도(상면도), 즉, 본 실시 형태의 반도체 장치에 이용되고 있는 배선 기판(3)의 상면도가 도시되고 있다. 또한, 도 37 및 도 38에서는, 반도체 칩(2)의 외형을 점선으로 나타내고 있다. 또한, 도 37 및 도 38은 평면도이지만, 이해를 간단히 하기 위해, 제1 솔더 레지스트부(14a), 제2 솔더 레지스트부(14b), 및 제2 솔더 레지스트부(14b)의 개구부(19)로부터 노출하는 접속 단자(15)에 해칭을 해 둔다.
본 실시 형태의 반도체 장치는, 배선 기판(3)의 상면(3a)에 형성된 제2 솔더 레지스트부(14b)의 패턴 형상 이외의 구성은, 상기 실시 형태 1의 반도체 장치(1) 와 거의 마찬가지이기 때문에 여기서는 그 설명은 생략하고, 본 실시 형태의 반도체 장치에서의 배선 기판(3)의 상면(3a)에 형성된 제2 솔더 레지스트부(14b)의 패턴 형상에 대하여 설명한다.
본 실시 형태에서는, 제2 솔더 레지스트부(14b)의 내주부(제1 솔더 레지스트부(14a)에 대향하는 제2 솔더 레지스트부(14b)의 4변, 반도체 칩(2)의 4변에 대향하는 제2 솔더 레지스트부(14b)의 4변)에는, 빗살 모양(요철 모양)의 패턴이 형성되어 있다. 즉, 제2 솔더 레지스트부(14b)는, 배선 기판(3)의 상면(3a)의 외주부 위에 형성되어, 접속 단자(15)를 노출시키기 위한 개구부(19)를 갖는 제1 부분(61)과, 제1 부분(61)에 접속하여, 제1 부분(61)으로부터 제1 솔더 레지스트부(14a)(반도체 칩(2))에 근접하는 방향으로 연장하는 복수의 제2 부분(62)을 갖고 있다. 빗살 모양의 패턴을 포함하는 제2 솔더 레지스트부(14b) 전체의 막 두께는 거의 균일하다.
제2 솔더 레지스트부(14b)를 제1 부분(61)과 복수의 제2 부분(62)에 의해 형성하고, 제2 솔더 레지스트부(14b)의 내주의 4변에 빗살 모양의 패턴(솔더 레지스트 패턴)을 형성함으로써, 밀봉 수지(5)를 트랜스퍼 몰드 공정 등에 따라서 형성할 때에, 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이의 공간(21)으로부터 공기가 빠지기 쉽게 되어, 밀봉 수지(5)를 형성하기 위한 재료의 유동성이 향상하고, 상기 공간(21)에의 밀봉 수지의 충전성을 보다 향상시킬 수 있다. 이 때문에, 반도체 칩(2)과 밀봉 수지(5)와의 밀착성(접착 강도)을 보다 향상시킬 수 있고, 반도체 장치의 신뢰성을 보다 향상시킬 수 있다.
또한, 도 37과 같이, 제2 솔더 레지스트부(14b)의 제2 부분(62)이 반도체 칩(2)의 하방까지 연장하지 않으면, 반도체 칩(2)을 배선 기판(3)의 상면(3a)에 다이 본딩했을 때에 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이에 형성되는 공간(21)을 보다 넓게 할 수 있어, 밀봉 수지(5)를 형성할 때에 필러 등이 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(21)에 침입하기 쉽게 할 수 있다. 이에 의해, 공간(21)을 채우는 밀봉 수지(5)의 성분비와, 다른 영역의 밀봉 수지(5)의 성분비를 보다 균일하게 할 수 있다. 또한, 도 38과 같이 제2 솔더 레지스트부(14b)의 제2 부분(62)을 반도체 칩(2)의 하방까지 연장시킬 수도 있어, 이 경우, 접속 단자(15)를 반도체 칩(2)측에 의해 가까이 할 수 있게 되고, 반도체 장치의 소형화(소면적화)에 의해 유리하다.
(실시 형태 6)
도 39는, 본 발명의 다른 실시 형태인 반도체 장치(1e)의 단부 근방 영역의 주요부 단면도(부분 확대 단면도)이며, 상기 실시 형태 1의 도 4에 대응한다. 도 40은, 밀봉 수지(5)를 투시했을 때의 반도체 장치(1e)의 평면 투시도(상면도)이며, 상기 실시 형태 1의 도 6에 대응한다. 도 41은, 밀봉 수지(5), 반도체 칩(2) 및 본딩 와이어(4)를 투시했을 때의 반도체 장치(1e)의 평면 투시도(상면도), 즉 반도체 장치(1e)에 이용되고 있는 배선 기판(3)의 상면도이며, 상기 실시 형태 1의 도 7에 대응한다. 도 42～도 44는, 본 실시 형태의 반도체 장치(1e)의 제조에 이용되는 배선 기판(31)의 제조 공정의 일례를 모식적으로 도시하는 평면도(상면도)이며, 상기 실시 형태 1의 도 21～도 23에 대응한다. 또한, 도 41에서는, 반도체 칩(2) 의 외형을 점선으로 나타내고 있다. 또한, 도 41은 평면도이지만, 이해를 간단히 하기 위해, 제1 솔더 레지스트부(14a), 제2 솔더 레지스트부(14b), 및 제2 솔더 레지스트부(14b)로부터 노출하는 접속 단자(15)에 해칭을 해 둔다.
상기 실시 형태 1에서는, 반도체 장치(1)의 배선 기판(3)의 상면(3a) 및 하면(3b)의 도체층(12)은, 주로 하여 전해 도금법을 이용하여 형성되어 있지만, 본 실시 형태에서는, 반도체 장치(1e)의 배선 기판(3)의 상면(3a) 및 하면(3b)의 도체층(12)은, 전해 도금법을 이용하지 않고서, 무전해 도금법을 이용하여 형성되어 있다. 또한, 상기 실시 형태 1에서는, 반도체 장치(1)의 배선 기판(3)의 상면(3a)의 외주 단부 위에는 제2 솔더 레지스트부(14b)가 형성되어 있지만, 본 실시 형태의 반도체 장치(1e)에서는, 도 39～도 41에 도시된 바와 같이, 배선 기판(3)의 상면(3a)의 접속 단자(15)보다도 외주측의 영역에는 제2 솔더 레지스트부(14b)(솔더 레지스트층(14))이 형성되어 있지 않고, 배선 기판(3)의 상면(3a)의 외주 단부에서는 배선 기판(3)의 기재층(11)이 밀봉 수지(5)와 밀착(접촉)하고 있다. 다른 구성은 상기 실시 형태 1과 거의 마찬가지이기 때문에, 여기서는 그 설명은 생략하다.
우선, 본 실시 형태의 반도체 장치(1e)의 제조에 이용되는 배선 기판(31)의 제조 공정에 대하여 설명한다. 배선 기판(31)은 예를 들면 다음과 같이 하여 제조할 수 있다.
코어재로서의 절연성의 기재층(11)의 상면(11a) 및 하면상에 무전해 도금(무전계 도금)법에 의해 무전해 구리 도금층을 형성하고, 이 무전해 구리 도금층을 에칭등에 의해 패터닝한다. 상기 실시 형태 1에서는 무전해 구리 도금층 위에, 전해 구리 도금층을 형성했지만, 본 실시 형태에서는, 무전해 구리 도금층을 두껍게 형성해 놓고, 전해 구리 도금층은 형성하지 않는다. 이 무전해 구리 도금층(구리층)에 의해서, 배선 기판(31)(배선 기판(3))의 도체층(12)을 형성할 수 있다. 도 42에는, 쓰루홀용 도체 패턴(33)과 접속 단자(15)(용 도체 패턴)가, 기재층(11)의 상면에, 무전해 구리 도금층(도체층(12))에 의해서 형성된 상태가 도시되고 있다. 접속 단자(15)와 도체 패턴(33)은, 기재층(11)의 상면(11a)에 형성된 무전해 구리 도금층(도체층(12))으로 이루어지는 인출 배선(도시 생략)에 의해서 전기적으로 접속되어 있다. 또한, 도시는 하지 않지만, 기재층(11)의 하면에는, 랜드(16)도, 무전해 구리 도금층(도체층(12))에 의해서 형성되어 있다. 또한, 본 실시 형태에서는, 전해 도금법을 이용하지 않기 때문에, 기재층(11)의 상면(11a)에는, 상기 실시 형태 1과 같은 도금 배선(급전선)(34)은 형성되어 있지 않다.
다음으로, 도 43에 도시된 바와 같이, 기재층(11)에 개구부(쓰루홀, 비아, 관통 구멍)(17)를 형성한다. 개구부(17)는, 쓰루홀용 도체 패턴(33)의 내측에 형성된다.
다음으로, 무전해 도금법에 의해 개구부(17)의 측벽 위에 무전해 구리 도금층을 형성한다. 이 기재층(11)의 측벽 위에 형성된 무전해 구리 도금층에 의해서, 개구부(17)의 측벽 위의 상기 도체층(12)이 형성된다. 그리고나서, 도 44에 도시된 바와 같이, 인쇄법 등을 이용하여 솔더 레지스트층(14)을 기재층(11)의 상면(11a) 및 하면상에 개구부(17) 내를 매립하도록 형성한다. 이에 의해, 기재층(11)의 상면(11a)에는, 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b)가 형성 된다. 기재층(11)의 상면(11a)에서는, 접속 단자(15)가 솔더 레지스트층(14)의 개구부(19a)로부터 노출하고, 기재층(11)의 하면에서는, 랜드(16)가 솔더 레지스트층(14)의 개구부로부터 노출한다. 접속 단자(15)를 노출하기 위한 개구부(19a)는, 제2 솔더 레지스트부(14b)에 형성되어 있고, 제2 솔더 레지스트부(14b)의 개구부(19a)의 중앙을 다이싱 영역(39)이 횡단하도록 형성되어 있다. 다음으로, 기재층(11)의 상면(11a) 및 하면 상의 무전해 구리 도금층의 노출부(즉, 접속 단자(15) 및 랜드(16)) 위에, 무전해 니켈 도금층, 무전해 팔라듐 도금층 및 금도금층을 무전해 도금법에 의해 순서대로 형성한다. 그 후, 필요에 따라 기재층(11)을 외형 가공(절단)하여 배선 기판(31)을 형성할 수 있다.
이와 같이 하여 제조된 배선 기판(31)을 이용하여 본 실시 형태의 반도체 장치(1e)를 제조할 수 있지만, 그 제조 공정은 상기 실시 형태 1과 거의 마찬가지이기 때문에, 여기서는 그 설명은 생략한다.
본 실시 형태에서는, 상기한 바와 같이, 배선 기판(3)(배선 기판(31))의 도체층(12)을 전해 도금법을 이용하지 않고서, 무전해 도금법을 이용하여 형성하고 있다. 즉, 배선 기판(3)의 접속 단자(15)나 랜드(16)를 전해 도금법을 이용하지 않고서, 무전해 도금법을 이용하여 형성하고 있다. 도체층(12)의 형성을 위해 전해 도금법을 이용하고 있지 않기 때문에, 배선 기판(3)의 상면(3a)(배선 기판(31) 상면(31a))에는, 상기 실시 형태 1과 같은 도금 배선(급전선)(34)은 형성되어 있지 않다. 또한, 본 실시 형태에서는, 상기한 바와 같이, 접속 단자(15)를 노출시키기 위한 개구부(19a)의 중앙을 다이싱 영역(39)이 횡단하도록 함으로써, 배선 기판(3)의 상면(3a)의 접속 단자(15)보다도 외주측의 영역에는 제2 솔더 레지스트부(14b)가 형성되지 않는다. 즉, 배선 기판(3)의 상면(3a)에서는, 접속 단자(15)로부터 배선 기판(3)의 단부에 걸쳐서 제2 솔더 레지스트부(14b)(솔더 레지스트층(14))가 연장하지 않는다. 이 때문에, 배선 기판(3)의 상면(3a)의 외주 단부에서는 배선 기판(3)의 기재층(11)이 노출되어, 노출한 기재층(11)이 밀봉 수지(5)와 밀착할 수 있다. 본 실시 형태에서는, 배선 기판(3)의 상면(3a)의 외주 단부에서는, 도금 배선이 존재하지 않고, 기재층(11)과 밀봉 수지(5)가 밀착하기 때문에, 밀착성이 낮은 계면이 반도체 장치의 측면에 형성되지 않아, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 배선 기판(3)의 상면(3a)의 접속 단자(15)보다도 외주측의 영역에는 제2 솔더 레지스트부(14b)가 형성되어 있지 않기 때문에, 접속 단자(15)에의 와이어 본딩을 할 때에, 모세관(상기 모세관(41)에 대응)이 제2 솔더 레지스트부(14b)에 접촉하는 것을 방지할 수 있다. 이 때문에, 접속 단자(15)에의 와이어 본딩이 안정되어, 접속 단자(15)와 본딩 와이어(4)와의 전기적 접속의 신뢰성을 보다 향상시킬 수 있다. 또한, 접속 단자(15)의 면적을 작게 하는 것도 가능하게 되고, 반도체 장치의 소형화(소면적화)에 유리하다. 또한, 하나의 접속 단자(15)에 복수의 본딩 와이어(4)를 접속하는 복수 본딩(예를 들면, 더블 본딩이나 트리플 본딩)도 용이하게 된다.
(실시 형태 7)
도 45는 본 발명의 다른 실시 형태인 반도체 장치(1f)의 주요부 단면도이며, 상기 실시 형태 6의 도 39에 대응한다.
상기 실시 형태 6의 반도체 장치(1e)에서는, 반도체 장치(1e)의 배선 기판(3)의 상면(3a) 및 하면(3b)의 도체층(12)은, 전해 도금법을 이용하지 않고서 무전해 도금법을 이용하여 형성하였지만, 본 실시 형태의 반도체 장치(1f)에서는, 상기 실시 형태 1의 반도체 장치(1)와 같이, 반도체 장치(1)의 배선 기판(3)의 상면(3a) 및 하면(3b)의 도체층(12)을 주로 전해 도금법(또는 전해 도금법 및 무전계 도금법의 조합)을 이용하여 형성하고 있다. 그러나, 상기 실시 형태 1의 반도체 장치(1)와는 달리, 본 실시 형태의 반도체 장치(1f)에서는, 도금 배선(급전선)(34)을 기재층(11)의 상면(11a) 위는 형성하지 않고서, 기재층(11)의 하면(11b) 위에 형성하고 있다. 본 실시 형태의 반도체 장치(1f)의 다른 구성 및 제조 공정은 상기 반도체 장치(1e)와 거의 마찬가지이다. 따라서, 밀봉 수지(5)를 투시했을 때의 반도체 장치(1f)의 평면 투시도(상면도)는, 상기 실시 형태 6의 도 40과 마찬가지이며, 밀봉 수지(5), 반도체 칩(2) 및 본딩 와이어(4)를 투시했을 때의 반도체 장치(1f)의 평면 투시도(상면도), 즉 반도체 장치(1f)에 이용되고 있는 배선 기판(3)의 상면도는, 상기 실시 형태 6의 도 41과 마찬가지이다. 즉, 본 실시 형태의 반도체 장치(1f)에서도, 상기 실시 형태 6의 반도체 장치(1e)와 마찬가지인 솔더 레지스트층(14)(제1 솔더 레지스트부(14a) 및 제2 솔더 레지스트부(14b))의 패턴 형상을 갖고 있다. 이 때문에, 상기 실시 형태 6의 반도체 장치(1e)와 마찬가지로, 본 실시 형태의 반도체 장치(1f)에서도, 배선 기판(3)의 상면(3a)의 접속 단자(15)보다도 외주측의 영역에는 제2 솔더 레지스트부(14b)(솔더 레지스트층(14))이 형성되어 있지 않고, 배선 기판(3)의 상면(3a)의 외주 단부에서는 배선 기판(3)의 기재층(11)이 밀봉 수지(5)와 밀착(접촉)하고 있다.
본 실시 형태에서도, 상기 실시 형태 6과 같이, 배선 기판(3)의 상면(3a)의 접속 단자(15)보다도 외주측의 영역에는 제2 솔더 레지스트부(14b)가 형성되어 있지 않기 때문에, 접속 단자(15)에의 와이어 본딩을 할 때에, 모세관(상기 모세관(41)에 대응)이 제2 솔더 레지스트부(14b)에 접촉하는 것을 방지할 수 있다. 이 때문에, 접속 단자(15)에의 와이어 본딩이 안정되어, 접속 단자(15)와 본딩 와이어(4)와의 전기적 접속의 신뢰성을 보다 향상시킬 수 있다. 또한, 접속 단자(15)의 면적을 작게 하는 것도 가능하게 되고, 반도체 장치의 소형화(소면적화)에 유리하다. 또한, 하나의 접속 단자(15)에 복수의 본딩 와이어(4)를 접속하는 복수 본딩(예를 들면, 더블 본딩이나 트리플 본딩)도 용이하게 된다.
또한, 본 실시 형태에서는, 배선 기판(3)의 상면(3a) 및 하면(3b)의 도체층(12)을 주로 전해 도금법을 이용하여 형성하고 있지만, 전해 도금시에 이용하는 도금 배선(급전선)(34)을 기재층(11)의 상면(11a) 위는 형성하지 않고서, 기재층(11)의 하면(11b) 위에 형성하고 있다. 이 때문에, 배선 기판(3)의 상면(3a)(배선 기판(31) 상면(31a))에는, 도금 배선(급전선)(34)은 형성되어 있지 않다. 또한, 본 실시 형태에서도, 상기 실시 형태 6과 같이, 접속 단자(15)를 노출시키기 위한 개구부(19a)의 중앙을 다이싱 영역(39)이 가로지르도록 함으로써, 배선 기판(3)의 상면(3a)의 접속 단자(15)보다도 외주측의 영역에는 제2 솔더 레지스트부(14b)가 형성되지 않는다. 즉, 반도체 장치(1f)의 배선 기판(3)의 상면(3a)에서는, 접속 단자(15)로부터 배선 기판(3)의 단부에 걸쳐서 제2 솔더 레지스트부(14b)(솔더 레지스트층(14))가 연장하지 않는다. 이 때문에, 배선 기판(3)의 상면(3a)의 외주 단부에서는 배선 기판(3)의 기재층(11)이 노출되어, 노출한 기재층(11)이 밀봉 수지(5)와 밀착할 수 있다. 본 실시 형태에서는, 배선 기판(3)의 상면(3a)의 외주 단부에서는, 도금 배선이 존재하지 않고, 기재층(11)과 밀봉 수지(5)가 밀착하기 때문에, 밀착성이 낮은 계면이 반도체 장치의 측면에 형성되지 않아, 반도체 장치의 신뢰성을 향상시킬 수 있다.
(실시 형태 8)
도 46은, 본 발명의 다른 실시 형태인 반도체 장치(1g)의 평면 투시도(상면도)이며, 도 47은 그 단면도이다. 도 46은 상기 실시 형태 1의 도 6에 대응하여, 밀봉 수지(5)를 투시했을 때의 반도체 장치(1g)의 평면 투시도(상면도)가 도시되고 있다. 도 47은 상기 실시 형태 1의 도 3에 대응하여, 도 46의 B-B선의 단면이 도 47에 거의 대응한다.
상기 실시 형태 1의 반도체 장치(1)에서는, 배선 기판(3) 위에 하나의 반도체 칩(2)이 탑재되어 있지만, 본 실시 형태의 반도체 장치(1g)에서는, 배선 기판(3) 위에 복수의 반도체 칩(2)이 탑재되어 있다. 여기서는 2개의 반도체 칩(2)이 탑재되어 있는 예에 대하여 설명하지만, 이것에 한정되는 것은 아니고, 배선 기판(3) 위에 2개 이상의 반도체 칩(2)을 탑재하여 반도체 장치(1g)를 제조할 수 있다.
본 실시 형태에서는, 배선 기판(3)의 상면(3a)에는, 그 위에 접착재(8)를 통하여 반도체 칩(2)을 접합하는 제1 솔더 레지스트부(14a)와, 제1 솔더 레지스트부 (14a)의 주위(외주)에 형성되고, 그 개구부(19)로부터 접속 단자(15)를 노출시키는 제2 솔더 레지스트부(14b)가 형성되어 있지만, 배선 기판(3) 위에 탑재하는 반도체 칩(2)의 수와 동수의 제1 솔더 레지스트부(14a)가 배선 기판(3)의 상면(3a)에 형성되어 있다. 예를 들면, 도 46 및 도 47과 같이 2개의 반도체 칩(2)을 배선 기판(3) 위에 탑재하는 경우에는, 2개의 제1 솔더 레지스트부(14a)가 배선 기판(3)의 상면(3a)에 형성되어, 각 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 반도체 칩(2)이 접합되어 있다. 복수의 반도체 칩(2)의 복수의 전극(2a)은, 배선 기판(3)의 복수의 접속 단자(15)에 복수의 본딩 와이어(4)를 통하여 전기적으로 접속되어 있다. 다른 구성은 상기 실시 형태 1과 거의 마찬가지이다.
본 실시 형태에서도, 반도체 칩(2)을 접합하는 제1 솔더 레지스트부(14a)의 각각과 제2 솔더 레지스트부(14b) 사이에는, 솔더 레지스트층(14)이 형성되지 않고서 기재층(11)이 노출되는 영역(댐 영역)(18)이 존재하고 있기 때문에, 반도체 칩(2)을 배선 기판(3) 위에 다이 본딩했을 때에, 페이스트재 등으로 이루어지는 접착재(8)가 영역(18)을 넘어서 제2 솔더 레지스트부(14b) 위에까지 확대되는 것을 방지할 수 있다. 이에 의해, 접착재(8)가 접속 단자(15) 위에까지 확대되는 것을 방지할 수 있고, 본딩 와이어(4)와 접속 단자(15) 사이의 전기적 접속의 신뢰성을 향상할 수 있다.
또한, 본 실시 형태에 있어서도, 각 반도체 칩(2)은, 그 반도체 칩보다도 평면 치수(면적)이 작은 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 접합되어 있다. 이 때문에, 각 반도체 칩(2)을 배선 기판(3)의 상면(3a)에 다이 본딩했 을 때에, 각 반도체 칩(2)의 이면(2c)의 외주부(2d)의 아래쪽으로는 제1 솔더 레지스트부(14a) 및 접착재(8)가 연장(존재)하지 않고, 각 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이에 공간(21)이 형성된다. 이 때문에, 밀봉 수지(5)를 형성할 때에는, 밀봉 수지(5)를 형성하기 위한 재료가 각 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이의 공간(21)에도 충전되어, 경화한 밀봉 수지(5)가 각 반도체 칩(2)의 표면(2b), 측면(2e), 및 이면(2c)의 외주부(2d)를 피복하기 때문에, 각 반도체 칩(2)과 밀봉 수지(5)와의 밀착성(접착 강도)을 높일 수 있어, 반도체 장치(1g)의 신뢰성을 향상시킬 수 있다. 또한, 밀봉 수지(5)를 형성할 때에, 밀봉 수지(5)를 형성하기 위한 재료에 포함되는 필러 등이, 각 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(21)에 침입하기 쉽고, 공간(21)을 충전한 밀봉 수지(5)의 성분비와, 다른 영역의 밀봉 수지(5)의 성분비가 균일화된다. 이에 의해, 경화한 밀봉 수지(5)와 각 반도체 칩(2)과의 밀착성(접착 강도)을 보다 향상시켜, 반도체 장치(1)g의 신뢰성을 보다 향상시킬 수 있다.
(실시 형태 9)
도 48은, 본 발명의 다른 실시 형태인 반도체 장치(1h)의 평면 투시도(상면도)이며, 도 49 및 도 50은 그 단면도이다. 도 48은 상기 실시 형태 1의 도 6에 대응하여, 밀봉 수지(5)를 투시했을 때의 반도체 장치(1h)의 평면 투시도(상면도)가 도시되고 있다. 또한, 도 49와 도 50과는 다른 단면이다.
상기 실시 형태 1의 반도체 장치(1)에서는, 배선 기판(3) 위에 하나의 반도 체 칩(2)이 탑재되어 있지만, 본 실시 형태의 반도체 장치(1h)에서는, 배선 기판(3) 위에 복수의 반도체 칩(2)을 적층하여 탑재하고 있다. 여기서는 2개의 반도체 칩(2)이 적층되어 배선 기판(3) 위에 탑재되어 있는 예에 대하여 설명하지만, 이것에 한정되는 것은 아니고, 2개 이상의 반도체 칩(2)을 적층하여 배선 기판(3) 위에 탑재하여 반도체 장치(1h)를 제조할 수 있다.
본 실시 형태에서는, 도 48～도 50에 도시된 바와 같이, 배선 기판(3)의 상면(3a)의 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 반도체 칩(2)을 탑재(접합)하고, 또한 반도체 칩(2)의 표면(2b) 위에 다른 반도체 칩(2), 즉 반도체 칩(70)을 접착재(71)를 통하여 탑재(접합)하고 있다. 즉, 배선 기판(3)의 상면(3a) 상에 반도체 칩(2) 및 반도체 칩(70)이 적층되어 있다. 상층측의 반도체 칩(70)의 평면 치수(면적)은 하층측의 반도체 칩(2)의 평면 치수(면적)보다도 작다. 하층측의 반도체 칩(2)의 복수의 전극(2a)은, 배선 기판(3)의 복수의 접속 단자(15)에 복수의 본딩 와이어(4)를 통하여 전기적으로 접속되어 있다. 상층측의 반도체 칩(70)의 복수의 전극(70a)은, 반도체 칩(2)의 복수의 전극(2a) 및/또는 배선 기판(3)의 복수의 접속 단자(15)에 복수의 본딩 와이어(4)를 통하여 전기적으로 접속되어 있다. 다른 구성은 상기 실시 형태 1과 거의 마찬가지이다.
본 실시 형태에서도, 하층측의 반도체 칩(2)을 접합하는 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b)와의 사이에는, 솔더 레지스트층(14)이 형성되지 않고서 기재층(11)이 노출되는 영역(댐 영역)(18)이 존재하고 있기 때문에, 반도체 칩(2)을 배선 기판(3) 위에 다이 본딩했을 때에, 페이스트재 등으로 이루어지 는 접착재(8)가 영역(18)을 넘어서 제2 솔더 레지스트부(14b) 위에까지 확대되는 것을 방지할 수 있다. 이에 의해, 접착재(8)가 접속 단자(15) 위에까지 확대되는 것을 방지할 수 있고, 본딩 와이어(4)와 접속 단자(15) 사이의 전기적 접속의 신뢰성을 향상할 수 있다.
또한, 본 실시 형태에 있어서도, 하층측의 반도체 칩(2)은, 그 반도체 칩(2)보다도 평면 치수(면적)가 작은 제1 솔더 레지스트부(14a) 위에 접착재(8)를 통하여 접합되어 있다. 이 때문에, 하층측의 반도체 칩(2)을 배선 기판(3)의 상면(3a)에 다이 본딩했을 때에, 하층측의 반도체 칩(2)의 이면(2c)의 외주부(2d)의 아래쪽으로는 제1 솔더 레지스트부(14a) 및 접착재(8)가 연장(존재)하지 않고, 하층측의 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이에 공간(21)이 형성된다. 이 때문에, 밀봉 수지(5)를 형성할 때에는, 밀봉 수지(5)를 형성하기 위한 재료가 하층측의 반도체 칩(2)의 이면(2c)의 외주부(2d)와 배선 기판(3)의 상면(3a) 사이의 공간(21)에도 충전되어, 경화한 밀봉 수지(5)가 하층측의 반도체 칩(2)의 표면(2b), 측면(2e), 및 이면(2c)의 외주부(2d)와 상층측의 반도체 칩(70)의 표면 및 측면을 피복하기 때문에, 반도체 칩(2, 70)과 밀봉 수지(5)와의 밀착성(접착 강도)을 높일 수 있어, 반도체 장치(1h)의 신뢰성을 향상시킬 수 있다. 또한, 밀봉 수지(5)를 형성할 때에, 밀봉 수지(5)를 형성하기 위한 재료에 포함되는 필러 등이, 하층측의 반도체 칩(2)의 이면(2c)의 외주부(2d)의 하방의 공간(21)에 침입하기 쉽고, 공간(21)을 충전한 밀봉 수지(5)의 성분비와, 다른 영역의 밀봉 수지(5)의 성분비가 균일화된다. 이에 의해, 경화한 밀봉 수지(5)와 각 반도 체 칩(2)과의 밀착성(접착 강도)을 보다 향상시키고, 반도체 장치(1h)의 신뢰성을 보다 향상시킬 수 있다.
또한, 본 실시 형태에서는, 복수의 반도체 칩(2)을 적층한 것에 의해, 여기서는 반도체 칩(2) 위에 다른 반도체 칩(70)을 적층한 것에 의해, 반도체 장치의 소형화(저면적화)가 가능하게 된다.
이상, 본 발명자에 의해서 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않은 범위에서 여러 가지 변경 가능한 것은 물론이다.
또한, 본 발명은, 배선 기판 위에 반도체 칩이 탑재된 여러 가지의 반도체 패키지 형태의 반도체 장치에 적용할 수 있지만, CSP(Chip Size Package)와 같은 소형의 반도체 패키지 형태의 반도체 장치에 적용하면, 보다 효과가 크다.
또한, 상기 실시 형태 1～9에서는, 배선 기판(3)의 상면(3a)의 솔더 레지스트층(14)의 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b) 사이에, 솔더 레지스트층(14)이 형성되지 않고서 기재층(11)이 노출된 영역(댐 영역)(18)을 형성하고 있었지만, 이 기재층(11)이 노출된 영역(18) 대신에 솔더 레지스트층(14)의 오목부(홈부)를 형성할 수도 있다. 즉, 영역(18)에도 솔더 레지스트층(14)을 제1 및 제2 솔더 레지스트부(14a, 14b)보다도 얇게 잔존(존재)시킬 수도 있고, 이러한 경우도 본 발명에 포함하는 것으로 한다. 이와 같이, 영역(18)에도 솔더 레지스트층(14)을 얇게 잔존시키고, 배선 기판(3)의 상면(3a)의 솔더 레지스트층(14)에 요철에 의해 제1 솔더 레지스트부(14a)(볼록부)와 제2 솔더 레지스트부(14b)(볼록부)와, 이들의 사이의 오목부(상기 영역(18)에 대응하는 위치의 오목부)를 형성한 경우도, 상기 실시 형태 1～9와 거의 마찬가지의 효과를 얻을 수 있다. 단, 상기 실시 형태 1～9와 같이, 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b) 사이의 영역(18)으로 기재층(11)을 노출시키게 한 경우 쪽이, 영역(18)에 솔더 레지스트층(14)을 얇게 잔존시킨 경우보다도, 제1 솔더 레지스트부(14a)와 제2 솔더 레지스트부(14b) 사이에 형성되는 오목부(홈부)의 깊이를 보다 깊게 할 수 있으므로, 반도체 칩(2)을 배선 기판(3) 위에 다이 본딩했을 때에 접착재(8)가 제2 솔더 레지스트부(14b) 위나 접속 단자(15) 위에까지 확대되는 것을 보다 확실하게 방지할 수 있고, 본딩 와이어(4)와 접속 단자(15) 사이의 전기적 접속의 신뢰성 향상의 효과는 크다.
<산업 상의 이용 가능성>
본 발명은, 배선 기판 위에 반도체 칩이 탑재된 반도체 장치 및 그 제조 기술에 적용할 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 이하와 같다.
반도체 칩의 이면의 외주부의 아래쪽으로도 밀봉 수지가 충전되기 때문에, 반도체 장치의 신뢰성을 향상할 수 있다.
또한, 반도체 칩과 밀봉 수지와의 접합 면적이 증가하기 때문에, 밀봉 수지의 밀착성이 향상하여, 반도체 장치의 제조 수율을 향상할 수 있다.

Claims (26)

  1. 평면 형상이 4각형으로 이루어지는 기재층과, 상기 기재층의 주면에 설치된 복수의 배선과, 상기 기재층의 각 변을 따라 배치되고, 상기 복수의 배선의 각각과 일체로 형성된 복수의 접속 단자와, 상기 기재층의 주연부 및 상기 복수의 접속 단자가 노출되도록 상기 복수의 배선을 덮는 절연막과, 상기 절연막에 있어서 상기 복수의 접속 단자보다도 내측의 영역에 형성되고, 상기 복수의 배선의 각각의 일부 및 상기 기재층의 일부를 노출하는 개구부를 갖는 배선 기판을 준비하는 공정과,
    복수의 전극이 형성된 주면과, 상기 주면과 대향하는 이면을 갖는 반도체 칩을 준비하는 공정과,
    상기 절연막에 있어서 상기 개구부보다도 내측의 영역에 공급된 페이스트 형상의 접착재를 통하여, 상기 반도체 칩의 이면이 상기 배선 기판의 주면과 대향하도록, 상기 반도체 칩을 상기 배선 기판의 주면 위에 탑재하는 공정과,
    상기 반도체 칩의 상기 복수의 전극과 상기 배선 기판의 상기 복수의 접속 단자를 복수의 본딩 와이어를 통해서 각각 전기적으로 접속하는 공정과,
    상기 반도체 칩, 상기 복수의 본딩 와이어, 및 상기 배선 기판의 주면을 수지로 밀봉하는 공정
    을 포함하고,
    상기 반도체 칩은, 상기 반도체 칩의 단부가 상기 절연막의 상기 개구부와 평면적으로 중첩되도록, 상기 배선 기판의 주면 위에 탑재되고,
    상기 반도체 칩의 주면, 상기 반도체 칩의 측면, 및 상기 반도체 칩의 이면의 일부를 상기 수지로 덮도록 밀봉하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 복수의 본딩 와이어의 접속은, 모세관을 이용해서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 개구부는, 상기 반도체 칩의 단부를 따라 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 개구부의 평면 형상은, 링 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 칩의 평면 형상은 4각형으로 이루어지고,
    상기 반도체 칩은, 상기 반도체 칩의 각 변이 상기 배선 기판의 각 변과 나란히 되도록 상기 배선 기판의 주면 위에 탑재되고,
    상기 개구부는, 상기 반도체 칩의 각 변을 따라 형성되고,
    상기 개구부의 각부는, 상기 배선 기판의 각부를 향해서 후퇴하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 개구부의 각 변의 각각의 일부는, 상기 배선 기판의 각 변을 향해서 후퇴하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 평면 형상이 4각형으로 이루어지는 기재층과, 상기 기재층의 주면에 설치된 복수의 배선과, 상기 기재층의 각 변을 따라 배치되고, 상기 복수의 배선의 각각과 일체로 형성된 복수의 접속 단자와, 상기 기재층의 주연부 및 상기 복수의 접속 단자가 노출되도록 상기 복수의 배선을 덮는 절연막과, 상기 절연막에 있어서 상기 복수의 접속 단자보다도 내측의 영역에 형성되고, 상기 복수의 배선의 각각의 일부 및 상기 기재층의 일부를 노출하는 개구부를 갖는 배선 기판과,
    상기 절연막에 있어서 상기 개구부보다도 내측의 영역에 공급된 페이스트 형상의 접착재와,
    복수의 전극이 형성된 주면과, 상기 주면과 대향하는 이면을 갖고, 상기 이면이 상기 배선 기판의 주면과 대향하도록, 상기 접착재를 통하여 상기 배선 기판의 주면 위에 탑재된 반도체 칩과,
    상기 반도체 칩의 상기 복수의 전극과 상기 배선 기판의 상기 복수의 접속 단자를 각각 전기적으로 접속하는 복수의 본딩 와이어와,
    상기 반도체 칩, 상기 복수의 본딩 와이어, 및 상기 배선 기판의 주면을 밀봉하는 밀봉 수지
    를 포함하고,
    상기 개구부는, 상기 절연막에 있어서 상기 반도체 칩의 단부와 평면적으로 중첩되는 영역에 형성되어 있고,
    상기 밀봉 수지는, 상기 반도체 칩의 주면, 상기 반도체 칩의 측면, 및 상기 반도체 칩의 이면의 일부를 덮도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 개구부는, 상기 반도체 칩의 단부를 따라 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 개구부의 평면 형상은, 링 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서,
    상기 반도체 칩의 평면 형상은 4각형으로 이루어지고,
    상기 반도체 칩은, 상기 반도체 칩의 각 변이 상기 배선 기판의 각 변과 나란히 되도록 상기 배선 기판의 주면 위에 탑재되고,
    상기 개구부는, 상기 반도체 칩의 각 변을 따라 형성되고,
    상기 개구부의 각부는, 상기 배선 기판의 각부를 향해서 후퇴하고 있는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 개구부의 각 변의 각각의 일부는, 상기 배선 기판의 각 변을 향해서 후퇴하고 있는 것을 특징으로 하는 반도체 장치.
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