KR100766503B1 - 반도체 소자 패키지 - Google Patents

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KR100766503B1
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김혜진
김경만
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 본딩 패드들을 갖는 반도체 칩, 반도체 칩의 가장자리에 대응되고, 반도체 칩의 가장자리 하부의 일부를 노출하는 홈을 포함하는 절연막 패턴, 및 본딩 패드들에 대응되는 본딩 전극들을 갖는 인쇄 회로 기판, 반도체 칩의 하부와 절연막 패턴을 접착하여 인쇄 회로 기판의 상부에 반도체 칩을 실장하는 접착 물질, 본딩 전극들과 그에 대응되는 본딩 패드들을 전기적으로 연결하는 본딩 와이어들, 및 인쇄 회로 기판, 반도체 칩, 접착 물질 및 본딩 와이어들을 봉지하는 몰딩 물질을 포함한다.
패키지, 인쇄 회로 기판, 필름형 접착 물질, 보이드, 스웰링

Description

반도체 소자 패키지{Semiconductor Device Package}
도 1a는 본 발명의 실시예에 따른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ' 선을 따라 절단한 단면을 보여주는 단면도;
도 2a는 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 2b 및 도 2c는 각각 도 2a의 Ⅱ-Ⅱ' 선 및 Ⅲ-Ⅲ' 선을 따라 절단한 단면을 보여주는 단면도들;
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 3b 및 도 3c는 각각 도 3a의 Ⅳ-Ⅳ' 선 및 Ⅴ-Ⅴ' 선을 따라 절단한 단면을 보여주는 단면도들;
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 4b 및 도 4c는 각각 도 4a의 Ⅵ-Ⅵ' 선 및 Ⅶ-Ⅶ' 선을 따라 절단한 단면을 보여주는 단면도들;
도 5a는 본 발명의 실시예에 따른 적층 칩 반도체 소자 패키지를 설명하기 위한 평면도이고, 도 5b는 도 5a의 Ⅷ-Ⅷ' 선을 따라 절단한 단면을 보여주는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
110, 210, 310, 410, 510a, 510b, 510c : 반도체 칩
112, 212, 312, 412, 512a, 512b, 512c : 본딩 패드
114, 214, 314, 414, 514 : 접착 물질
516a, 516b : 반도체 칩간 접착 물질
120, 220, 320, 420, 520 : 인쇄 회로 기판
122, 222, 322, 422, 522 : 절연막 패턴
124, 224, 324, 424, 524 : 본딩 전극
126, 226, 326, 426, 526 : 홈
128, 228, 328, 428, 528 : 접합 전극
130, 230, 330, 430, 530 : 절연 물질
132, 232, 332, 432, 532 : 솔더 볼
140, 240, 340, 440, 540a, 540b, 540c : 본딩 와이어
150, 250, 350, 450, 550 : 몰딩 물질
본 발명은 반도체 소자 패키지에 관한 것으로, 더 구체적으로 접착 방식을 사용하는 반도체 소자 패키지에 관한 것이다.
반도체 소자의 고집적화 및 전자 기기의 소형화, 다기능화는 다양한 반도체 소자 패키징(packaging) 기술을 요구하고 있다. 특히, 고성능이 요구되는 특수한 용도의 고밀도 실장으로 베어 칩(bare chip)의 실장이 행해지기도 한다. 그러나 베 어 칩의 품질 보증의 곤란함과 사용자에 의한 실장 기술의 확립 및 표준화, 실장 후의 신뢰성 보증 등과 같은 해결해야하는 많은 과제가 남아있어 일반적인 보급까지는 아직 이르지 못하고 있는 실정이다.
이러한 요구에 부응하여 개발된 반도체 소자 패키지 중의 하나가 볼 그리드 어레이 패키지(Ball Grid Array package : BGA package)이다. 볼 그리드 어레이 패키지는 리드 프레임(lead frame)을 대신하여 인쇄 회로 기판(Printed Circuit Board : PCB)을 사용하고 외부 리드가 필요없는 고밀도 표면 실장형 패키지이다. 최근에는 반도체 소자의 입/출력 단자의 수가 지속적으로 증가하면서 반도체 소자 패키지의 하부면 전체에 볼 모양의 돌출 단자가 형성된 볼 그리드 어레이 패키지가 주목받고 있다.
볼 그리드 어레이 패키지의 일반적인 구조의 특징은 반도체 칩(chip)과 주 기판(main board) 사이를 전기적으로 연결하는 접속 단자로서 리드 대신에 솔더 볼(solder ball)을 사용한다는 것이다. 볼 그리드 어레이 패키지는 세라믹 볼 그리드 어레이(Ceramic BGA : CBGA) 패키지, 플라스틱 볼 그리드 어레이(Plastic BGA : PBGA) 패키지, 테이프 볼 그리드 어레이(Tape BGA : TBGA) 패키지, 금속 볼 그리드 어레이(Metal BGA : MBGA) 패키지, 파인 피치 볼 그리드 어레이(Fine Pitch BGA : FPBGA) 패키지 등으로 분류된다.
또한, 반도체 소자 패키징 기술은 점차 경박단소화되는 추세이다. 이에 따라, 반도체 칩(또는 다이(die))을 인쇄 회로 기판에 접착할 때 사용되는 접착 물질은 대부분 반도체 소자 패키지의 낮은 프로파일 및 얇은 반도체 웨이퍼의 취급에 유리한 필름 형태로 바뀌고 있다. 그러나 필름 형태의 접착 물질을 사용하는 경우에 발생하는 불량의 전형적인 유형 중 하나는 반도체 칩과 인쇄 회로 기판의 계면 사이에 형성된 보이드(void)로부터 유발되는 박리(delamination)로 인한 스웰링(swelling) 현상이다. 이러한 스웰링 현상은 반도체 소자 패키지의 신뢰성 확보에 심각한 영향을 미치고 있다. 특히, 적층 칩 반도체 소자 패키지의 최하부 반도체 칩과 인쇄 회로 기판 사이의 스웰링 현상은 반도체 소자 패키지에서 발생하는 불량의 큰 부분을 차지하고 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 칩과 인쇄 회로 기판 사이에서 발생하는 스웰링 현상에 의한 불량을 방지할 수 있는 반도체 소자 패키지를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자 패키지를 제공한다. 이 반도체 소자 패키지는 본딩 패드들을 갖는 반도체 칩, 반도체 칩의 가장자리에 대응되고 반도체 칩의 가장자리 하부의 일부를 노출하는 홈을 포함하는 절연막 패턴, 및 본딩 패드들에 대응되는 본딩 전극들을 갖는 인쇄 회로 기판, 반도체 칩의 하부와 절연막 패턴을 접착하여 인쇄 회로 기판의 상부에 반도체 칩을 실장하는 접착 물질, 본딩 전극들과 그에 대응되는 본딩 패드들을 전기적으로 연결하는 본딩 와이어들, 및 인쇄 회로 기판, 반도체 칩, 접착 물질 및 본딩 와이어들을 봉지하는 몰딩 물질을 포함할 수 있다.
절연막 패턴은 포토 솔더 레지스트일 수 있다.
홈은 반도체 칩의 가장자리 하부의 일부와 인쇄 회로 기판을 동시에 노출할 수 있다.
반도체 칩은 직사각형 모양을 갖고, 홈은 반도체 칩의 적어도 하나의 가장자리 하부의 일부와 인쇄 회로 기판을 동시에 노출하는 직사각형 모양일 수 있으며, 홈은 반도체 칩의 마주보는 적어도 한 쌍의 가장자리들 하부의 일부와 인쇄 회로 기판을 동시에 노출할 수 있다. 또한, 직사각형의 홈은 인쇄 회로 기판의 가장자리 방향으로 연장되는 연장부를 가질 수 있으며, 홈은 반도체 칩의 마주보는 적어도 한 쌍의 가장자리들 하부의 일부와 인쇄 회로 기판을 동시에 노출할 수 있다.
접착 물질은 필름형 접착 물질일 수 있다.
몰딩 물질은 에폭시 몰딩 컴파운드일 수 있다.
반도체 칩 상에 적층되고, 각각의 본딩 패드들을 갖는 적어도 하나의 추가적인 반도체 칩을 더 포함할 수 있다.
추가적인 반도체 칩의 본딩 패드들은 그에 대응되는 반도체 칩의 본딩 패드들 또는 본딩 전극들 중에서 선택된 하나와 연결될 수 있다.
반도체 칩과 추가적인 반도체 칩 사이에는 반도체 칩간 접착 물질이 구비될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저 하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 1a는 본 발명의 실시예에 따른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ' 선을 따라 절단한 단면을 보여주는 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 칩 패키지는 반도체 칩(110), 인쇄 회로 기판(120), 접착 물질(114), 본딩 와이어들(bonding wire, 140) 및 몰딩 물질(molding material, 150)을 포함한다. 반도체 칩(110)은 상부에 본딩 패드들(bonding pad, 112)을 갖는다. 인쇄 회로 기판(120)은 상부에 반도체 칩(110)의 가장자리에 대응되고 반도체 칩(110)의 가장자리 하부의 일부를 노출하는 홈(126)을 포함하는 절연막 패턴(122) 및 본딩 패드들(112)에 대응되는 본딩 전극들(bonding electrode, 124)을 갖는다. 접착 물질(114)은 반도체 칩(110)의 하부와 절연막 패턴(122)을 접착하여 인쇄 회로 기판(120)의 상부에 반도체 칩(110)을 실장한다. 본딩 와이어들(114)은 본딩 전극들(124)과 그에 대응되는 본딩 패드들(112)을 전기적으로 연결한다. 그리고 몰딩 물질(150)은 인쇄 회로 기판(120), 반도체 칩(110), 접착 물질(114) 및 본딩 와이어들(140)을 봉지한다. 도면 부호 128, 130 및 132는 일반적인 볼 그리드 어레이 패키지 구조로 반도체 칩(110)이 실장된 인쇄 회로 기판(120)과 하부의 주 기판 사이를 전기적으로 연결하기 위한 접속 단자에 대한 접합 전극들(128), 절연 물질(130) 및 솔더 볼들(132)이다.
반도체 칩(110)은 접착 물질(114)에 의해 상부에 절연막 패턴(122)이 제공된 인쇄 회로 기판(120) 상에 실장될 수 있다. 절연막 패턴(120)은 포토 솔더 레지스트(Photo Solder Resist : PSR)일 수 있다. 접착 물질(114)은 필름형 접착 물질일 수 있다. 이는 반도체 소자 패키지의 낮은 프로파일 및 얇은 반도체 웨이퍼의 취급에 유리하기 때문이다.
홈(126)은 반도체 칩(110)의 가장자리 하부의 일부와 인쇄 회로 기판(120)을 동시에 노출할 수 있다. 이러한 홈(126)은 반도체 칩(110)을 인쇄 회로 기판(120)에 실장하는 공정에서 반도체 칩(110)과 인쇄 회로 기판(120) 사이의 계면에서 형성되는 보이드가 빠져나갈 수 있는 통로를 제공한다. 이에 따라, 반도체 칩(110)을 인쇄 회로 기판(120)에 실장하는 공정에서 반도체 칩(110)과 인쇄 회로 기판(120) 사이의 계면에서 보이드가 형성되는 것을 최소화할 수 있다.
반도체 칩(110)이 직사각형 모양일 경우, 홈(126)은 반도체 칩(110)의 적어도 하나의 가장자리 하부의 일부와 인쇄 회로 기판(120)을 동시에 노출할 수 있는 닫힌 직사각형 모양의 그루브(groove)일 수 있다. 도 1a에서 보이는 것과 같이, 바람직하게는 홈(126)은 반도체 칩(110)의 모든 사면의 가장자리들 하부의 일부와 인쇄 회로 기판(120)을 동시에 노출할 수 있다.
반도체 칩(110)의 인쇄 회로 기판(120)과의 전기적인 접속을 위해, 반도체 칩(110) 상부에 제공된 본딩 패드들(112)은 반도체 칩(110)과 소정 간격으로 이격되어 있는 본딩 전극들(124)에 도전성 금속선으로 이루어진 본딩 와이어들(140)로 와이어 본딩(wire bonding)될 수 있다. 본딩 전극들(124)은 반도체 칩(110)을 중심으로 배열되어 외부와의 전기적인 접속을 위한 단자로 사용될 수 있다.
몰딩 물질(150)은 반도체 칩(110)이 실장된 인쇄 회로 기판(120)을 완전히 덮을 수 있도록, 인쇄 회로 기판(120), 반도체 칩(110), 접착 물질(114) 및 본딩 와이어들(140)을 봉지할 수 있다. 몰딩 물질(150)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)일 수 있다.
또한, 홈(126)은 몰딩 물질(150)을 봉지하는 공정에서 몰딩 물질(150)의 흐름에 변화를 주는 지점이 될 수 있다. 이에 따라, 홈(126)은 몰딩 물질(150)을 봉지하는 공정에서 인쇄 회로 기판(120)의 반도체 칩(110)이 실장된 영역과 그렇지 않은 영역 사이의 몰딩 물질(150)의 흐름 속도 차이에 의해 발생하는 불완전 몰딩(Incomplete Molding) 불량을 방지할 수 있다. 게다가, 몰딩 물질(150)이 홈(126)에도 채워짐으로써, 반도체 칩(110)과 인쇄 회로 기판(120) 사이의 계면에 형성된 보이드가 외부 환경의 수분(H2O) 및 가스(gas)를 흡수하여 팽창하는 스웰링 현상을 방지할 수 있다. 이에 더하여, 몰딩 물질(150)은 절연막 패턴(122)보다는 인쇄 회로 기판(120)과의 접착력이 더 크기 때문에, 몰딩 물질(150)의 고착(locking) 효과를 향상시킬 수 있다.
조건 유형 신뢰도 평가 조건 리플로우 조건 검사 패키지 수량 스웰링 발생 수량
온도, 습도, 시간 최고 온도 개 개
0 85℃, 85％, 24hr 260℃ 180 0
1 85℃, 85％, 48hr 260℃ 180 0
2 85℃, 65％, 168hr 260℃ 180 0
표 1은 본 발명의 실시예에 따른 반도체 칩 패키지의 신뢰도를 평가하기 위한 사전 확인(pre-confirm) 검사의 조건 및 검사 결과를 정리한 것이다. 사전 확인 검사는 제 0 수준에서 제 2 수준까지에 대해 수행되었다. 제 0, 제 1 및 제 2 수준은 각각의 온도, 습도 및 시간을 갖는 과도한 환경 조건으로 이루어질 수 있다. 이러한 과도한 환경 조건을 겪은 반도체 칩 패키지는 최고 온도가 260℃인 리플로우(reflow) 공정을 거친다. 과도한 환경 조건 및 리플로우 공정은 반도체 칩(110)과 인쇄 회로 기판(120) 사이의 계면에 형성된 보이드가 외부 환경의 수분 및 가스를 흡수하여 팽창하는 스웰링 현상을 촉진하기 위한 것이다.
표 1의 결과에서 보이는 바와 같이, 본 발명의 실시예에 따른 많은 수(180개)의 반도체 칩 패키지는 제 2 수준의 사전 확인 검사에서 단 하나의 불량이 발생하지 않았다. 이에 따라, 본 발명의 실시예에 따른 반도체 칩 패키지는 반도체 칩(110)과 인쇄 회로 기판(120) 사이에서 발생하는 스웰링 현상에 의한 불량을 방지할 수 있다고 이해할 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 2b 및 도 2c는 각각 도 2a의 Ⅱ-Ⅱ' 선 및 Ⅲ-Ⅲ' 선을 따라 절단한 단면을 보여주는 단면도들이다.
도 2a 내지 도 2c를 참조하면, 반도체 칩 패키지는 반도체 칩 패키지는 반도체 칩(210), 인쇄 회로 기판(220), 접착 물질(214), 본딩 와이어들(240) 및 몰딩 물질(250)을 포함한다. 반도체 칩(210)은 상부에 본딩 패드들(212)을 갖는다. 인쇄 회로 기판(220)은 상부에 반도체 칩(210)의 가장자리에 대응되고 반도체 칩(210)의 가장자리 하부의 일부를 노출하는 홈(226)을 포함하는 절연막 패턴(222) 및 본딩 패드들(212)에 대응되는 본딩 전극들(224)을 갖는다. 접착 물질(214)은 반도체 칩(210)의 하부와 절연막 패턴(222)을 접착하여 인쇄 회로 기판(220)의 상부에 반도체 칩(210)을 실장한다. 본딩 와이어들(214)은 본딩 전극들(224)과 그에 대응되는 본딩 패드들(212)을 전기적으로 연결한다. 그리고 몰딩 물질(250)은 인쇄 회로 기판(220), 반도체 칩(210), 접착 물질(214) 및 본딩 와이어들(240)을 봉지한다. 도면 부호 228, 230 및 232는 일반적인 볼 그리드 어레이 패키지 구조로 반도체 칩(210)이 실장된 인쇄 회로 기판(220)과 하부의 주 기판 사이를 전기적으로 연결하기 위한 접속 단자에 대한 접합 전극들(228), 절연 물질(230) 및 솔더 볼들(232)이다.
반도체 칩(210)은 접착 물질(214)에 의해 상부에 절연막 패턴(222)이 제공된 인쇄 회로 기판(220) 상에 실장될 수 있다. 절연막 패턴(220)은 포토 솔더 레지스트일 수 있다. 접착 물질(214)은 필름형 접착 물질일 수 있다. 이는 반도체 소자 패키지의 낮은 프로파일 및 얇은 반도체 웨이퍼의 취급에 유리하기 때문이다.
홈(226)은 반도체 칩(210)의 가장자리 하부의 일부와 인쇄 회로 기판(220)을 동시에 노출할 수 있다. 이러한 홈(226)은 반도체 칩(210)을 인쇄 회로 기판(220)에 실장하는 공정에서 반도체 칩(210)과 인쇄 회로 기판(220) 사이의 계면에서 형성되는 보이드가 빠져나갈 수 있는 통로를 제공한다. 이에 따라, 반도체 칩(210)을 인쇄 회로 기판(220)에 실장하는 공정에서 반도체 칩(210)과 인쇄 회로 기판(220) 사이의 계면에서 보이드가 형성되는 것을 최소화할 수 있다.
반도체 칩(210)이 직사각형 모양일 경우, 홈(226)은 반도체 칩(210)의 적어도 하나의 가장자리 하부의 일부와 인쇄 회로 기판(220)을 동시에 노출할 수 있는 닫힌 직사각형 모양의 그루브일 수 있다. 바람직하게는 홈(226)은 반도체 칩(210)의 마주보는 적어도 한 쌍의 가장자리들 하부의 일부와 인쇄 회로 기판(220)을 동시에 노출할 수 있다. 도 2a에서 보이는 것과 같이, 홈(226)은 절취선인 Ⅱ-Ⅱ' 선과 직교하는 반도체 칩(210)의 한 쌍의 가장자리들 하부의 일부와 인쇄 회로 기판(220)을 동시에 노출할 수 있다.
몰딩 물질(250)은 반도체 칩(210)이 실장된 인쇄 회로 기판(220)을 완전히 덮을 수 있도록, 인쇄 회로 기판(220), 반도체 칩(210), 접착 물질(214) 및 본딩 와이어들(240)을 봉지할 수 있다. 몰딩 물질(250)은 에폭시 몰딩 컴파운드일 수 있다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 3b 및 도 3c는 각각 도 3a의 Ⅳ-Ⅳ' 선 및 Ⅴ-Ⅴ' 선을 따라 절단한 단면을 보여주는 단면도들이다.
도 3a 내지 도 3c를 참조하면, 반도체 칩 패키지는 반도체 칩(310), 인쇄 회로 기판(320), 접착 물질(314), 본딩 와이어들(340) 및 몰딩 물질(350)을 포함한다. 반도체 칩(310)은 상부에 본딩 패드들(312)을 갖는다. 인쇄 회로 기판(320)은 상부에 반도체 칩(310)의 가장자리에 대응되고 반도체 칩(310)의 가장자리 하부의 일부를 노출하는 홈(326)을 포함하는 절연막 패턴(322) 및 본딩 패드들(312)에 대응되는 본딩 전극들(324)을 갖는다. 접착 물질(314)은 반도체 칩(310)의 하부와 절연막 패턴(322)을 접착하여 인쇄 회로 기판(320)의 상부에 반도체 칩(310)을 실장한다. 본딩 와이어들(314)은 본딩 전극들(324)과 그에 대응되는 본딩 패드들(312)을 전기적으로 연결한다. 그리고 몰딩 물질(350)은 인쇄 회로 기판(320), 반도체 칩(310), 접착 물질(314) 및 본딩 와이어들(340)을 봉지한다. 도면 부호 328, 330 및 332는 일반적인 볼 그리드 어레이 패키지 구조로 반도체 칩(310)이 실장된 인쇄 회로 기판(320)과 하부의 주 기판 사이를 전기적으로 연결하기 위한 접속 단자에 대한 접합 전극들(328), 절연 물질(330) 및 솔더 볼들(332)이다.
반도체 칩(310)은 접착 물질(314)에 의해 상부에 절연막 패턴(322)이 제공된 인쇄 회로 기판(320) 상에 실장될 수 있다. 절연막 패턴(320)은 포토 솔더 레지스트일 수 있다. 접착 물질(314)은 필름형 접착 물질일 수 있다. 이는 반도체 소자 패키지의 낮은 프로파일 및 얇은 반도체 웨이퍼의 취급에 유리하기 때문이다.
홈(326)은 반도체 칩(310)의 가장자리 하부의 일부와 인쇄 회로 기판(320)을 동시에 노출할 수 있다. 이러한 홈(326)은 반도체 칩(310)을 인쇄 회로 기판(320)에 실장하는 공정에서 반도체 칩(310)과 인쇄 회로 기판(320) 사이의 계면에서 형성되는 보이드가 빠져나갈 수 있는 통로를 제공한다. 이에 따라, 반도체 칩(310)을 인쇄 회로 기판(320)에 실장하는 공정에서 반도체 칩(310)과 인쇄 회로 기판(320) 사이의 계면에서 보이드가 형성되는 것을 최소화할 수 있다.
반도체 칩(310)이 직사각형 모양일 경우, 홈(326)은 반도체 칩(310)의 적어도 하나의 가장자리 하부의 일부와 인쇄 회로 기판(320)을 동시에 노출할 수 있는 닫힌 직사각형 모양의 그루브일 수 있다. 바람직하게는 홈(326)은 반도체 칩(310)의 마주보는 적어도 한 쌍의 가장자리들 하부의 일부와 인쇄 회로 기판(320)을 동시에 노출할 수 있다. 도 3a에서 보이는 것과 같이, 홈(326)은 절취선인 Ⅳ-Ⅳ' 선과 평행한 반도체 칩(310)의 한 쌍의 가장자리들 하부의 일부와 인쇄 회로 기판(320)을 동시에 노출할 수 있다.
몰딩 물질(350)은 반도체 칩(310)이 실장된 인쇄 회로 기판(320)을 완전히 덮을 수 있도록, 인쇄 회로 기판(320), 반도체 칩(310), 접착 물질(314) 및 본딩 와이어들(340)을 봉지할 수 있다. 몰딩 물질(350)은 에폭시 몰딩 컴파운드일 수 있다.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 설명하기 위한 평면도이고, 도 4b 및 도 4c는 각각 도 4a의 Ⅵ-Ⅵ' 선 및 Ⅶ-Ⅶ' 선을 따라 절단한 단면을 보여주는 단면도들이다.
도 4a 내지 도 4c를 참조하면, 반도체 칩 패키지는 반도체 칩(410), 인쇄 회로 기판(420), 접착 물질(414), 본딩 와이어들(440) 및 몰딩 물질(450)을 포함한다. 반도체 칩(410)은 상부에 본딩 패드들(412)을 갖는다. 인쇄 회로 기판(420)은 상부에 반도체 칩(410)의 가장자리에 대응되고 반도체 칩(410)의 가장자리 하부의 일부를 노출하는 홈(426)을 포함하는 절연막 패턴(422) 및 본딩 패드들(412)에 대응되는 본딩 전극들(424)을 갖는다. 접착 물질(414)은 반도체 칩(410)의 하부와 절연막 패턴(422)을 접착하여 인쇄 회로 기판(420)의 상부에 반도체 칩(410)을 실장한다. 본딩 와이어들(414)은 본딩 전극들(424)과 그에 대응되는 본딩 패드들(412)을 전기적으로 연결한다. 그리고 몰딩 물질(450)은 인쇄 회로 기판(420), 반도체 칩(410), 접착 물질(414) 및 본딩 와이어들(440)을 봉지한다. 도면 부호 428, 430 및 432는 일반적인 볼 그리드 어레이 패키지 구조로 반도체 칩(410)이 실장된 인쇄 회로 기판(420)과 하부의 주 기판 사이를 전기적으로 연결하기 위한 접속 단자에 대한 접합 전극들(428), 절연 물질(430) 및 솔더 볼들(432)이다.
반도체 칩(410)은 접착 물질(414)에 의해 상부에 절연막 패턴(422)이 제공된 인쇄 회로 기판(420) 상에 실장될 수 있다. 절연막 패턴(420)은 포토 솔더 레지스트일 수 있다. 접착 물질(414)은 필름형 접착 물질일 수 있다. 이는 반도체 소자 패키지의 낮은 프로파일 및 얇은 반도체 웨이퍼의 취급에 유리하기 때문이다.
홈(426)은 반도체 칩(410)의 가장자리 하부의 일부와 인쇄 회로 기판(420)을 동시에 노출할 수 있다. 이러한 홈(426)은 반도체 칩(410)을 인쇄 회로 기판(420)에 실장하는 공정에서 반도체 칩(410)과 인쇄 회로 기판(420) 사이의 계면에서 형성되는 보이드가 빠져나갈 수 있는 통로를 제공한다. 이에 따라, 반도체 칩(410)을 인쇄 회로 기판(420)에 실장하는 공정에서 반도체 칩(410)과 인쇄 회로 기판(420) 사이의 계면에서 보이드가 형성되는 것을 최소화할 수 있다.
반도체 칩(410)이 직사각형 모양일 경우, 홈(426)은 반도체 칩(410)의 적어도 하나의 가장자리 하부의 일부와 인쇄 회로 기판(420)을 동시에 노출할 수 있는 닫힌 직사각형 모양에서 인쇄 회로 기판(420)의 가장자리 방향으로 연장되는 적어도 하나의 연장부를 가지는 그루브일 수 있다. 바람직하게는 홈(426)은 반도체 칩(410)의 마주보는 적어도 한 쌍의 가장자리들 하부의 일부와 인쇄 회로 기판(420)을 동시에 노출할 수 있다. 도 3a에서 보이는 것과 같이, 홈(426)은 절취선인 Ⅵ-Ⅵ' 선과 평행한 반도체 칩(410)의 한 쌍의 가장자리들 하부의 일부와 인쇄 회로 기판(420)을 동시에 노출할 수 있다. 또한, 홈(426)은 반도체 칩(410)의 가장자리에서 길이 방향으로 연장되어 본딩 전극들(424)이 형성된 영역에 인접하는 인쇄 회로 기판(420)을 더 노출할 수 있다.
몰딩 물질(450)은 반도체 칩(410)이 실장된 인쇄 회로 기판(420)을 완전히 덮을 수 있도록, 인쇄 회로 기판(420), 반도체 칩(410), 접착 물질(414) 및 본딩 와이어들(440)을 봉지할 수 있다. 몰딩 물질(450)은 에폭시 몰딩 컴파운드일 수 있다.
도 5a는 본 발명의 실시예에 따른 적층 칩 반도체 소자 패키지를 설명하기 위한 평면도이고, 도 5b는 도 5a의 Ⅷ-Ⅷ' 선을 따라 절단한 단면을 보여주는 단면도이다.
도 5a 및 도 5b를 참조하면, 적층 칩 반도체 소자 패키지는 적층된 반도체 칩들(510a, 510b, 510c, …), 인쇄 회로 기판(520), 접착 물질(514), 본딩 와이어들(540) 및 몰딩 물질(550)을 포함한다. 적층된 반도체 칩들(510a, 510b, 510c, …)은 상부에 각각의 본딩 패드들(512a, 512b, 512c, …)을 갖는다. 인쇄 회로 기판(520)은 상부에 최하부 반도체 칩(510a)의 가장자리에 대응되고 최하부 반도체 칩(510a)의 가장자리 하부의 일부를 노출하는 홈(526)을 포함하는 절연막 패턴(522) 및 본딩 패드들(512a, 512b, 512c, …)에 대응되는 본딩 전극들(524)을 갖는다. 접착 물질(514)은 최하부 반도체 칩(510a)의 하부와 절연막 패턴(522)을 접착하여 인쇄 회로 기판(520)의 상부에 적층된 반도체 칩들(510a, 510b, 510c, …)을 실장한다. 본딩 와이어들(514)은 본딩 전극들(524)과 그에 대응되는 본딩 패드들(512a, 512b, 512c, …)을 전기적으로 연결한다. 그리고 몰딩 물질(550)은 인쇄 회로 기판(520), 적층된 반도체 칩들(510a, 510b, 510c, …), 접착 물질(514) 및 본딩 와이어들(540)을 봉지한다. 도면 부호 516a 및 516b는 적층된 반도체 칩들(510a, 510b, 510c, …) 사이를 접착하기 위한 반도체 칩간 접착 물질들(516a 및 516b)이고, 도면 부호 528, 530 및 532는 일반적인 볼 그리드 어레이 패키지 구조로 적층된 반도체 칩들(510a, 510b, 510c, …)이 실장된 인쇄 회로 기판(520)과 하부의 주 기판 사이를 전기적으로 연결하기 위한 접속 단자에 대한 접합 전극들(528), 절연 물질(530) 및 솔더 볼들(532)이다.
적층된 반도체 칩들(510a, 510b, 510c, …)은 접착 물질(514)에 의해 상부에 절연막 패턴(522)이 제공된 인쇄 회로 기판(520) 상에 실장될 수 있다. 절연막 패턴(520)은 포토 솔더 레지스트일 수 있다. 접착 물질(514)은 필름형 접착 물질일 수 있다. 이는 반도체 소자 패키지의 낮은 프로파일 및 얇은 반도체 웨이퍼의 취급에 유리하기 때문이다. 여기서, 적층된 반도체 칩들(510a, 510b, 510c, …) 사이를 접착하기 위한 반도체 칩간 접착 물질들(516a 및 516b)은 필름형 접착 물질 또는 접착성을 갖는 에폭시 계열의 물질을 포함할 수 있다.
홈(526)은 최하부 반도체 칩(510a)의 가장자리 하부의 일부와 인쇄 회로 기판(520)을 동시에 노출할 수 있다. 이러한 홈(526)은 적층된 반도체 칩들(510a, 510b, 510c, …)을 인쇄 회로 기판(520)에 실장하는 공정에서 최하부 반도체 칩(510a)과 인쇄 회로 기판(520) 사이의 계면에서 형성되는 보이드가 빠져나갈 수 있는 통로를 제공한다. 이에 따라, 적층된 반도체 칩들(510a, 510b, 510c, …)을 인쇄 회로 기판(420)에 실장하는 공정에서 최하부 반도체 칩(510a)과 인쇄 회로 기판(420) 사이의 계면에서 보이드가 형성되는 것을 최소화할 수 있다.
최하부 반도체 칩(510)이 직사각형 모양일 경우, 홈(526)은 최하부 반도체 칩(510)의 적어도 하나의 가장자리 하부의 일부와 인쇄 회로 기판(520)을 동시에 노출할 수 있는 닫힌 직사각형 모양의 그루브이거나, 또는 닫힌 직사각형 모양에서 인쇄 회로 기판(520)의 가장자리 방향으로 연장되는 적어도 하나의 연장부를 가지는 그루브일 수 있다. 도 5a에서 보이는 것과 같이, 바람직하게는 홈(526)은 최하부 반도체 칩(510)의 모든 사면의 가장자리들 하부의 일부와 인쇄 회로 기판(520)을 동시에 노출할 수 있다.
최하부 반도체 칩(510a) 상에 적층된 추가적인 반도체 칩들(510b 및 510c)의 본딩 패드들(512b, 512c, …)은 그에 대응되는 하부의 반도체 칩들(510a 및 510b)의 본딩 패드들(512a, 512b, …) 또는 본딩 전극들(524) 중에서 선택된 하나와 연결될 수 있다. 도 5a에서 보이는 것과 같이, 바람직하게는 적층된 반도체 칩들(510a, 510b, 510c, …)의 본딩 패드들(512a, 512b, 512c, …)은 그에 대응되는 본딩 전극들(524)에 연결될 수 있다.
몰딩 물질(550)은 적층된 반도체 칩들(510a, 510b, 510c, …)이 실장된 인쇄 회로 기판(520)을 완전히 덮을 수 있도록, 인쇄 회로 기판(520), 적층된 반도체 칩들(510a, 510b, 510c, …), 접착 물질(514) 및 본딩 와이어들(540)을 봉지할 수 있다. 몰딩 물질(550)은 에폭시 몰딩 컴파운드일 수 있다.
상기한 본 발명의 실시예들에 따른 반도체 칩을 인쇄 회로 기판에 접착하는 공정에서 보이드가 빠져나갈 수 있는 공간이 확보되는 구조를 갖는 반도체 소자 패키지를 제공함으로써, 반도체 칩과 인쇄 회로 기판 사이에서 발생하는 스웰링 현상에 의한 불량을 방지할 수 있다. 이에 따라, 신뢰성이 높은 반도체 소자 패키지를 제공할 수 있다.
상술한 바와 같이, 본 발명에 따르면 반도체 칩을 인쇄 회로 기판에 접착하는 공정에서 보이드가 빠져나갈 수 있는 홈을 제공함으로써, 반도체 칩과 인쇄 회로 기판 사이에서 발생하는 스웰링 현상을 방지할 수 있다. 이에 따라, 신뢰성이 높은 반도체 소자 패키지를 제공할 수 있다.

Claims (12)

  1. 본딩 패드들을 갖는 반도체 칩;
    상기 반도체 칩의 가장자리에 대응되고 상기 반도체 칩의 상기 가장자리 하부의 일부를 노출하는 홈을 포함하는 절연막 패턴, 및 상기 본딩 패드들에 대응되는 본딩 전극들을 갖는 인쇄 회로 기판;
    상기 반도체 칩의 하부와 상기 절연막 패턴을 접착하여, 상기 인쇄 회로 기판의 상부에 상기 반도체 칩을 실장하는 접착 물질;
    상기 본딩 전극들과 그에 대응되는 상기 본딩 패드들을 전기적으로 연결하는 본딩 와이어들; 및
    상기 인쇄 회로 기판, 상기 반도체 칩, 상기 접착 물질 및 상기 본딩 와이어들을 봉지하는 몰딩 물질을 포함하는 반도체 소자 패키지.
  2. 제 1항에 있어서,
    상기 절연막 패턴은 포토 솔더 레지스트인 것을 특징으로 하는 반도체 소자 패키지.
  3. 제 1항에 있어서,
    상기 홈은 상기 반도체 칩의 상기 가장자리 하부의 일부와 상기 인쇄 회로 기판을 동시에 노출하는 것을 특징으로 하는 반도체 소자 패키지.
  4. 제 3항에 있어서,
    상기 반도체 칩은 직사각형 모양을 갖고,
    상기 홈은 상기 반도체 칩의 적어도 하나의 상기 가장자리 하부의 일부와 상기 인쇄 회로 기판을 동시에 노출하는 직사각형 모양인 것을 특징으로 하는 반도체 소자 패키지.
  5. 제 4항에 있어서,
    상기 홈은 상기 반도체 칩의 마주보는 적어도 한 쌍의 상기 가장자리들 하부의 일부와 상기 인쇄 회로 기판을 동시에 노출하는 것을 특징으로 하는 반도체 소자 패키지.
  6. 제 4항에 있어서,
    상기 직사각형의 홈은 상기 인쇄 회로 기판의 가장자리 방향으로 연장되는 적어도 하나의 연장부를 갖는 것을 특징으로 하는 반도체 소자 패키지.
  7. 제 6항에 있어서,
    상기 홈은 상기 반도체 칩의 마주보는 적어도 한 쌍의 상기 가장자리들 하부의 일부와 상기 인쇄 회로 기판을 동시에 노출하는 것을 특징으로 하는 반도체 소자 패키지.
  8. 제 1항에 있어서,
    상기 접착 물질은 필름형 접착 물질인 것을 특징으로 하는 반도체 소자 패키지.
  9. 제 1항에 있어서,
    상기 몰딩 물질은 에폭시 몰딩 컴파운드인 것을 특징으로 하는 반도체 소자 패키지.
  10. 제 1항에 있어서,
    상기 반도체 칩 상에 적층되고, 각각의 본딩 패드들을 갖는 적어도 하나의 추가적인 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  11. 제 10항에 있어서,
    상기 추가적인 반도체 칩의 상기 본딩 패드들은 그에 대응되는 상기 반도체 칩의 상기 본딩 패드들 또는 상기 본딩 전극들 중에서 선택된 하나와 연결되는 것을 특징으로 하는 반도체 소자 패키지.
  12. 제 10항에 있어서,
    상기 반도체 칩과 상기 추가적인 반도체 칩 사이에는 반도체 칩간 접착 물질 이 구비되는 것을 특징으로 하는 반도체 소자 패키지.
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