JP5511125B2 - 半導体モジュール及びその製造方法 - Google Patents

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Description

本発明は、基板上に装着された半導体チップを封止樹脂により封止するようにした半導体モジュールに関する。より詳しくは、封止樹脂で封止する際に、基板の所定領域から流れ出してしまう現象を防止する為の防止構造を有する半導体モジュールに関する。
近年、電子機器の薄型化、小型化に伴い、それを構成する半導体モジュールにおいても、軽量化、薄型化へのニーズが非常に高まっている。これらの要求を実現する為の半導体モジュール実装方法の一つとしては、COB(Chip On Board)実装が挙げられ、既に多分野で実用化されているのは承知の通りである。
一般に、COB型の半導体モジュールは、配線パターンが形成された基板上に半導体チップを搭載固定した後に、半導体チップと配線パターンとを接続した後、半導体チップと金ワイヤー及びボンディング接続部を完全に覆うように封止樹脂で封止保護した構造をとる。半導体チップと配線パターンとの接続は例えば、金ワイヤー等によるワイヤーボンディングにより行われる。
封止樹脂としては、細部までを完全に封止する目的に加えて、ディスペンサー方式や印刷方式のような量産性の高い生産方法をとる目的から、一般的にはエポキシ樹脂等の流動性のある封止樹脂が使用されている。
しかしながら、エポキシ樹脂のような流動性のある封止樹脂を使用した場合には、封止樹脂が意図しない領域まで流れ出てしまい、一定領域内に樹脂範囲を形成できないといったデメリットも持ち合わせている。その結果、更なる小型化を阻害する要因となっていた。
上記問題点を解決する手段としては、過去に数々の提案がなされている。例えば、チップ周囲にシルクダムを形成して堤防を設ける方法や、型枠を設けて樹脂を流し込んだ後に樹脂を硬化して型枠を除去する方法や、基板表面にコートされているソルダーレジストで土手形状のパターンを形成して堰き止め構造とする方法などが周知である。
中でも、ソルダーレジストによる方法は、新たに追加されるコスト要素が無く、基板製造工程で簡易に形成できることから非常に有効な手段であり、例えば、特許文献1にその構造が開示されている。
図7に、特許文献1で開示されている樹脂堰き止め構造を有する半導体モジュールの模式的概略図を示しており、図7(a)に平面図、図7(b)にA−A´断面図を示している。
半導体モジュールは、基板601と、基板の所定位置に搭載された半導体チップ607と、半導体チップと基板上の配線パターン603とを接続するボンディングワイヤー608と、半導体チップ及びボンディングワイヤーを封止する封止樹脂609から構成される。
ここで基板601は、絶縁基板602とその上の配線パターン603とからなり、配線パターンの上面にはソルダーレジスト604が形成されている。さらにソルダーレジスト604においては、半導体チップ及び半導体チップと配線パターン603との接続部を取り囲むように設けられたソルダーレジスト環状部605と、その内側及び外側領域にソルダーレジスト除去部606が設けられている。すなわち、ソルダーレジスト除去部を設けていることによって、ソルダーレジスト環状部の外周端部に段差が形成され、その段差部に生じる表面張力によって、封止樹脂の流れ出しを防止する構造となっている。
また特許文献2には配線パターンで封止樹脂の堰き止めを行う構成が開示されている。
特許第3391676号公報 特開2004−327851号公報
しかしながら、特許文献1で開示されている構成及び製造方法においては、配線パターンとソルダーレジスト環状部が交差している部分およびその近傍においては、交差部分から封止樹脂が流れ出しやすいという問題を生じていた。
本発明者は上記課題を解決するために鋭意研究開発を重ねた結果、以下のような封止樹脂流れ防止構造を有する半導体モジュールを見出した。
すなわち、本発明の一側面における半導体モジュールの製造方法は、半導体チップを準備する工程と、接続部と、前記接続部を取り囲む環状のソルダーレジストと、前記接続部に接続され、前記ソルダーレジストの外側まで延びた配線パターンと、前記ソルダーレジストに少なくとも一部が覆われ、前記配線パターンから前記ソルダーレジストの外周端に沿って延びた配線パターン延在部とが形成された基板を準備する工程と、前記基板上かつ前記ソルダーレジストの内側に前記半導体チップを固定して、前記半導体チップを前記接続部に接続する工程と、前記半導体チップを覆い、前記ソルダーレジストの上に設けられる樹脂を形成する工程と、を有し、前記基板を準備する工程において、前記ソルダーレジストが前記配線パターンの上で前記配線パターンに交差するとともに、前記配線パターン延在部には前記ソルダーレジストによって覆われていない部分が前記ソルダーレジストの外側に存在するように前記基板が準備されることを特徴とする。
本発明の一側面における半導体モジュールは、半導体チップと、前記半導体チップに接続された接続部と、前記半導体チップ及び前記接続部を取り囲む環状のソルダーレジストと、前記接続部に接続され、前記ソルダーレジストの外側まで延びた配線パターンと、前記ソルダーレジストに少なくとも一部が覆われ、前記配線パターンから前記ソルダーレジストの外周端に沿って延びた配線パターン延在部とを有する基板と、前記半導体チップを封止し、前記ソルダーレジストの上に設けられた樹脂と、を備える半導体モジュールであって、前記ソルダーレジストが前記配線パターンの上で前記配線パターンに交差するとともに、前記配線パターン延在部には前記ソルダーレジストによって覆われていない部分が前記ソルダーレジストの外側に存在することを特徴とする。
なお、本願において「配線パターン延在部」とは、配線パターンから延ばした線状部分をいい、線状部分に切れ目が入っているものも含む。
本発明の半導体モジュールによれば、封止樹脂の流れ出しを確実に防止することができ、製造安定性に優れ、低コストでかつ高歩留りの半導体モジュールを提供することが可能となる。
本発明の実施形態の説明に先立って、本発明に至る経緯について説明する。
図7の構成において、配線パターンとソルダーレジストパターンが交差している部分およびその近傍において封止樹脂が流れ出しやすい原因は必ずしも明らかではないが次のように考えることができる。
ここで、図8に配線パターンとソルダーレジストパターンが交差している部分およびその近傍を示す。また図9(a)〜図9(c)はそれぞれ図8のX1−X1線の断面図、図8のX2−X2線の断面図、図8のX3−X3線の断面図を示す。
ソルダーレジスト皮膜は通常20μm〜50μm程度の厚みで形成される。その為、図9(a)に示すように、ソルダーレジストパターンとソルダーレジスト除去部に形成される段差は、当然のことながら20μm〜50μm程度の段差を有しており、封止樹脂の流れを防止するのに必要な表面張力を働かせる段差としては充分なものと考えられる。
しかしながら、図7中B部及び図8で示すような、配線パターンとソルダーレジストパターンが交差している部分においては、配線パターン自体が通常20〜50μm程度の厚みを有している。その為に、図9(c)に示すように、ソルダーレジストのレベリング性により、配線パターン上にはソルダーレジストが薄い膜厚でしか形成されないという現象が生じる。また、通常の場合、ワイヤーのボンディング性を良好なものとする為に、形成したソルダーレジストをマスクとして配線パターン上に金メッキ皮膜を形成する工程があり、その場合、配線パターン上ではソルダーレジストの段差がさらにできにくい状況が発生する。このように配線パターン上でソルダーレジストによる段差ができにくい場合に、表面張力が働きにくいことに起因して、交差部分から封止樹脂が流れ出してしまうものと考えられる。
この現象は配線パターンとソルダーレジストパターンが交差している部分の近傍でも同様であり、交差部の影響を受けて交差部に近づくほど図8(b)に示すように段差が良好にできにくい。
結果的に図8に示すように、配線パターンとソルダーレジスト環状部が交差している部分およびその近傍において段差が生じにくい領域があり、この領域では表面張力が働きにくいものと考えられる。このように、交差部分に加えて、交差部分の近傍も段差ができにくく、表面張力が働きにくいために封止樹脂が流れ出してしまうものと考えられる。
本発明者らは、配線パターンから延長した配線パターン延在部を設けることで、ソルダーレジストよりも外側で封止樹脂が堰き止められ、流れ出しを抑制できることを見出した。これは、ソルダーレジストよりも外周側の配線パターン延在部の外周端部で段差が形成されるので、この段差で表面張力が働き、封止樹脂の流れ出しを抑制できるからである。
以下、本発明の一実施形態による半導体モジュールの構成について詳細に説明する。
(第1の実施の形態)
図1〜図4を用いて、本発明の第1の実施の形態について説明する。
図1(a)は本発明の第1の実施の形態を示す半導体モジュールの平面図であり、図1(b)は図1(a)のC−C´断面図を示している。
基板101は、例えばガラスエポキシ樹脂等に代表される絶縁基板102と、その上に形成された配線パターン103から構成されるものである。
配線パターン103は、後述する環状のソルダーレジストパターンの内側に形成された内部端子104と、環状のソルダーレジストパターンの外側に形成された外部端子105とを電気的に接続する配線である。内部端子104は、より具体的には、ワイヤーボンディング部110やダイパッド部111である。本実施形態では、外部端子105は、断面図で示されるように基板の裏面側に形成されており、スルーホール106を介して内部端子104と接続されている。
内部端子104、外部端子105、配線パターン103は、例えば銅部材の上にニッケルメッキを施し、さらに金メッキを施したものが好適であるが、特に材料はこれに限定されるものでは無い。また、内部端子104、外部端子105、配線パターン103の厚みは、20〜100μm程度の厚みのものが好適に用いられる。
配線パターン103の上には、配線パターンを外的要因から保護する為のソルダーレジスト107が設けられている。ソルダーレジスト107は、一旦基板全面に形成した後にフォトマスクを使用してパターニングする方法や、所望パターンを有する印刷マスクを用いて直接基板に印刷パターニングをする方法などにより、所望パターンのソルダーレジスト層を形成可能である。
図中108で示される領域はソルダーレジストが形成されていない領域であり、図中109の部分は環状のソルダーレジストパターンである。ソルダーレジストパターン109は上記方法によりソルダーレジスト107と同時に形成される。
ここで環状とは円形状の他に、円形に近い形状や、四角形以上の多角形状も含まれる。また、完全に閉じた構造であることが好ましいが、完全に閉じた構造でなくても、後述の封止樹脂の流れ出しに問題の無い範囲で細い開口部(切り目)があっても何等問題の無いものである。しかしながら、樹脂の表面張力が最も安定的に働くことによって封止樹脂の流れ出し防止に効果的な形状としては、閉じた円形状がソルダーレジストパターンとして、より好ましい。
ソルダーレジストパターンは必ずしも環状である必要はない。すなわち、半導体チップの搭載領域と、半導体チップと配線パターンとの接続部とが配置されるように開口されるとともに、外周端部が封止樹脂の流れ止めとなるように、搭載領域と接続部との外周を包囲していれば、その形状は問わない。
また環状には、内周の形状と外周の形状が一致しないものも含まれ、例えば、内周が四角形状や楕円形状で、外周が円形であってもよい。この場合外周の形状は円形状が好ましいが、必ずしも円形状でなくてもよい。また、環状とは一般的には内周と外周とが同心な形状が考えられるが、本願においては内周と外周とが同心でない形状も含まれる。
ソルダーレジストの厚みとしては、10〜120μm程度が好適に用いられる。
上述のような方法でソルダーレジストが形成された基板上では、ダイパッド部111の上に半導体チップ112が接続され、さらにはボンディングワイヤー113よって半導体チップ112と内部端子104とが接続される。その後、封止樹脂114によって、半導体チップ112及びボンディングワイヤー113、内部端子のボンディングワイヤー接続部を覆うように樹脂封止が行われる。
封止樹脂114の材料としては、例えばエポキシ樹脂等の流動性に優れた樹脂が好適に使用されるが限定されるものでは無い。また封止の方法としては、例えば、ディスペンサー法や、印刷法が好適に用いられる。
ディスペンサー法の場合には、例えば半導体チップ112の直上から、ニードル針を用いて所定量の樹脂を滴下する方法が用いられる。この時に、樹脂は滴下直後から外側方向に向かって拡がっていくが、環状のソルダーレジストパターン109の外側エッジがほぼ直角段差に形成されている為に、封止樹脂の表面張力により、封止樹脂の流れ出しを防止することが可能である。
印刷法の場合には、例えば環状のソルダーレジストパターン109よりも幾分狭い面積の開口部を有する印刷マスクを利用して印刷する方法が用いられる。その場合もディスペンサー法と同様に樹脂が広がっていくが、同様の原理によって、環状のソルダーレジストパターン109の部分で封止樹脂の流れ出しを防止することが可能である。
次に、環状のソルダーレジストパターンと配線パターンの交差部及びその近傍での樹脂の流れ出し防止性について詳述する。本実施形態は、環状のソルダーレジストパターンと配線パターンの交差部近傍に、環状のソルダーレジストパターンの外周に沿って、配線パターン延在部を設けており、図1中では、X部、Y部、Z部が該当する領域である。
図2は図1のX部の拡大図、図3(a)は図2中L−L´部の断面図、図3(b)は図2中M−M´断面図を示している。
図2中、201は配線パターン延在部であり、環状のソルダーレジストパターン202の外周側で、ソルダーレジストパターン202の外周に沿って設けられている羽根のような線分部分を指している。
配線パターン延在部201は環状のソルダーレジストパターンと重なりながら外周に沿っており、すなわち、線分の一部領域は環状のソルダーレジストパターンの下に潜り込み、残りの線分の一部は潜り込んでいない形状をとる。配線パターン延在部201の長さや幅に対しては特に限定は無い。ただし、ソルダーレジストパターン外周側に設けられた配線パターン延在部の外周端部の長さ、言い換えれば、ソルダーレジストパターンと重ならない、配線パターン延在部の外周端部の長さ(W1)は配線パターンの幅(W)以上(W1≧W)が望ましい。図7に示す交差部近傍で段差が生じにくい領域(図8(b)の断面を有する領域)は封止樹脂の材料にもよるが、配線パターンの幅(W)程度であると考えられる。よって、W1≧Wとなるように、配線パターン延在部のソルダーレジストパターンと重ならない部分の長さ(W1)を設定すれば、交差部およびその近傍の段差が生じにくい領域から封止樹脂が流出しても、流出した封止樹脂を堰き止めることができる。
また、封止樹脂の表面張力が保持できる範囲内で、配線パターン延在部201たる線分が分断されていても(切れ目が入っていても)特に問題は無いものである。しかしながら、封止樹脂の流れ止め防止性を良くする為には、延在部は表面張力の関係から円弧状の線分からなることが好ましい。また、その線分の先端は環状のソルダーレジストパターンの下に潜り込む形状が好適である。また、さらには、配線パターン延在部が円弧状の線分からなる場合には、環状のソルダーレジストパターンよりも曲率半径は小さくて、かつ、環状のソルダーレジストパターンの曲率半径に近い形状に形成してあることが好適である。
このような形状とすることで、配線パターン上のソルダーレジスト部分から樹脂漏れが生じた場合においても、延在部の円弧パターンの段差で表面張力が働く為、封止樹脂を堰き止めることが可能である。また、曲率半径を小さくすることによっては、前記先端が潜り込む形状を容易に形成することができる。また、曲率半径が環状のソルダーレジストパターンと近いことによって、図中Nで示すような配線パターン延在部の外周端部が環状のソルダーレジストパターン外周端部と交わる部分が浅い角度(鋭角形状)となる。このように鋭角形状となることで、樹脂に極端な表面張力がかかることが無くなる為、流れ防止性を向上することが可能である。
図3(a)には、図2のL−L´断面において樹脂が堰き止められている様子の模式的概略図を示す。図3(b)には、図2のM−M´断面において樹脂が堰き止められている様子の模式的概略図を示す。また、図3(c)には図2のP−P断面における(交差部の断面)の模式的断面図を示している。
図3(a)の場合には、配線パターン延在部による段差がしっかりと形成されており、また、図3(b)の場合には、環状のソルダーレジストパターンによる段差がしっかりと形成されている為、封止樹脂の流れ止めを充分防止することが可能である。そして、ソルダーレジストパターンの外周端部及び配線パターン延在部の外周端部まで封止樹脂を充填することができる。
(第2の実施の形態)
本発明の第2の実施の形態においては、環状のソルダーレジストパターンを多重に設けた例として、2重構造としたことが第1の実施の形態とは異なっており、他は第1の実施の形態と同様である。
図4は本発明の第2の実施の形態を示す半導体モジュールの平面図である。
図4中、401は一重目の環状のソルダーレジストパターン、403は一重目のソルダーレジストパターンの外周に沿って設けられた配線パターン延在部を示しており、形状等は第1の実施の形態と同様のものが適用できる。
また、402は二重目の環状のソルダーレジストパターン、404は二重目のソルダーレジストパターンの外周に沿って設けられた配線パターン延在部であり、こちらも同様である。
このような二重構造とすることで土手を二重とすることができる為、流れ防止確率をさらに向上させることが可能であり、歩留向上に好適である。
(第3の実施の形態)
本発明の第3の実施の形態においては、配線パターン延在部の一部に切れ目(スリット)が入っていることが第1の実施の形態とは異なっており、他は第1の実施の形態と同様である。
図5は本発明の第3の実施の形態を示す配線パターン延在部の概略図である。
図5中、501は配線パターン延在部、502は環状のソルダーレジストパターン、503は配線パターンを示している。また、504は配線パターン延在部の切れ目を示している。配線パターン延在部の切れ目としては、封止樹脂の表面張力が保持できる範囲内で、例えば100〜500μm幅程度の切れ目が入っていても、同様の効果を得ることが可能である。配線パターン延在部501の長さや幅に対しては特に限定は無い。ただし、ソルダーレジストパターン外周側に設けられた配線パターン延在部の外周端部の長さ、言い換えれば、ソルダーレジストパターンと重ならない、配線パターン延在部の外周端部の長さ(W2+W3)は配線パターンの幅(W)以上((W2+W3)≧W)が望ましい。図7に示す交差部近傍で段差が生じにくい領域(図8(b)の断面を有する領域)は封止樹脂の材料にもよるが、大きくとも配線パターンの幅(W)程度であると考えられる。よって、(W2+W3)≧Wとなるように、配線パターン延在部のソルダーレジストパターンと重ならない部分の長さ(W2+W3)を設定すれば、交差部およびその近傍の段差が生じにくい領域から封止樹脂が流出しても、その封止樹脂を堰き止めることができる。
なお、以上説明した各実施形態では、配線パターン延在部がソルダーレジストパターンの下に潜り込んだ形状について説明した。しかしながら、本発明の技術的思想によれば、ソルダーレジストパターンよりも外周側の配線パターン延在部の外周端部で段差が形成されればよいので、図6に示すように、配線パターン延在部201がソルダーレジストパターン202の下に潜り込まなくてもよい。
また、各実施形態では、配線パターン延在部は配線パターンの両側に設けた例について説明したが、配線パターン延在部を片側に設けても、その片側において封止樹脂を堰き止める効果を得ることができる。
封止樹脂で封止する際に、基板の所定領域から流れ出してしまう現象を防止する為の防止構造を有する半導体モジュールに用いられる。
本発明を適用できる第1の実施の形態を示す概略図である。 本発明を適用できる配線パターン延在部を示す概略図である。 本発明を適用できる第1の実施の形態の流れ防止を示す断面概略図である。 本発明を適用できる第2の実施の形態を示す概略図である。 本発明を適用できる第3の実施の形態を示す配線パターン延在部の概略図である。 本発明を適用できる他の形態を示す配線パターン延在部の概略図である。 本発明の従来例を示す概略図である。 配線パターンとソルダーレジスト環状部が交差している部分から封止樹脂が流れ出しやすい理由を説明する図である。 配線パターンとソルダーレジスト環状部が交差している部分から封止樹脂が流れ出しやすい理由を説明する断面図である。
符号の説明
101、301、601 基板
102、602 絶縁基板
103、203、503、603 配線パターン
104 内部端子
105 外部端子
106 スルーホール
107、304、604 ソルダーレジスト
108、606 ソルダーレジスト除去部
109、202、303、401、402、502 環状のソルダーレジストパターン
110 ワイヤーボンディング部
111 ダイパッド部
112、607 半導体チップ
113、608 ボンディングワイヤー
114、305、609 封止樹脂
201、302、403、404、501 配線パターン延在部
504 配線パターン延在部の切れ目
605 ソルダーレジスト環状部

Claims (13)

  1. 半導体チップを準備する工程と、
    接続部と、前記接続部を取り囲む環状のソルダーレジストと、前記接続部に接続され、前記ソルダーレジストの外側まで延びた配線パターンと、前記ソルダーレジストに少なくとも一部が覆われ、前記配線パターンから前記ソルダーレジストの外周端に沿って延びた配線パターン延在部とが形成された基板を準備する工程と、
    前記基板上かつ前記ソルダーレジストの内側に前記半導体チップを固定して、前記半導体チップを前記接続部に接続する工程と、
    前記半導体チップを覆い、前記ソルダーレジストの上に設けられる樹脂を形成する工程と、を有し、
    前記基板を準備する工程において、前記ソルダーレジストが前記配線パターンの上で前記配線パターンに交差するとともに、前記配線パターン延在部には前記ソルダーレジストによって覆われていない部分が前記ソルダーレジストの外側に存在するように前記基板が準備されることを特徴とする半導体モジュールの製造方法。
  2. 前記樹脂を形成する工程は、前記ソルダーレジストの内側に向けて樹脂を流し込む工程を含み、
    前記樹脂を流し込む工程において、前記ソルダーレジストの外周端のうち前記配線パターン延在部に重なる部分を超えて流れ出た前記樹脂の流れは、前記配線パターン延在部の前記覆われていない部分の外周端によって止まることを特徴とする請求項1に記載の半導体モジュールの製造方法。
  3. 前記樹脂を流し込む工程において、前記樹脂の流れは、前記ソルダーレジストの外周端のうち前記配線パターン延在部と前記配線パターンとのどちらにも重ならない部分によって止まることを特徴とする請求項2に記載の半導体モジュールの製造方法。
  4. 前記基板を準備する工程において、前記配線パターン延在部の前記覆われていない部分の外周端が前記ソルダーレジストの外周端よりも曲率半径が小さい円弧状となるように前記基板が準備されることを特徴とする請求項1乃至3のいずれか1項に記載の半導体モジュールの製造方法。
  5. 前記基板を準備する工程において、前記配線パターン延在部の前記覆われていない部分の外周端の長さが、前記ソルダーレジストの外周端と交差する前記配線パターンの部分の長さ以上になるように前記基板が準備されることを特徴とする請求項1乃至4のいずれか1項に記載の半導体モジュールの製造方法。
  6. 前記基板を準備する工程において、前記配線パターン延在部が前記配線パターンの両側に配置されるように前記基板が準備されることを特徴とする請求項1乃至5のいずれか1項に記載の半導体モジュールの製造方法。
  7. 前記基板を準備する工程において、前記接続部を取り囲む環状の前記ソルダーレジストが複数形成されるように前記基板が準備されることを特徴とする請求項1乃至6のいずれか1項に記載の半導体モジュールの製造方法。
  8. 半導体チップと、
    前記半導体チップに接続された接続部と、前記半導体チップ及び前記接続部を取り囲む環状のソルダーレジストと、前記接続部に接続され、前記ソルダーレジストの外側まで延びた配線パターンと、前記ソルダーレジストに少なくとも一部が覆われ、前記配線パターンから前記ソルダーレジストの外周端に沿って延びた配線パターン延在部とを有する基板と、
    前記半導体チップを封止し、前記ソルダーレジストの上に設けられた樹脂と、
    を備える半導体モジュールであって、
    前記ソルダーレジストが前記配線パターンの上で前記配線パターンに交差するとともに、前記配線パターン延在部には前記ソルダーレジストによって覆われていない部分が前記ソルダーレジストの外側に存在することを特徴とする半導体モジュール。
  9. 前記樹脂は、前記配線パターン延在部の前記覆われていない部分の外周端と、前記ソルダーレジストの外周端のうち前記配線パターン延在部と前記配線パターンとのどちらにも重ならない部分とを超えて流れ出していないことを特徴とする請求項8に記載の半導体モジュール。
  10. 前記配線パターン延在部の前記覆われていない部分の外周端が前記ソルダーレジストの外周端よりも曲率半径が小さい円弧状であることを特徴とする請求項8又は9に記載の半導体モジュール。
  11. 前記配線パターン延在部の前記覆われていない部分の外周端の長さが、前記ソルダーレジストの外周端と交差する前記配線パターンの部分の長さ以上であることを特徴とする請求項8乃至10のいずれか1項に記載の半導体モジュール。
  12. 前記配線パターン延在部が前記配線パターンの両側に配置されることを特徴とする請求項8乃至11のいずれか1項に記載の半導体モジュール。
  13. 前記半導体チップ及び前記接続部を取り囲む環状の前記ソルダーレジストが複数配置されることを特徴とする請求項8乃至12のいずれか1項に記載の半導体モジュール。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5511125B2 (ja) * 2006-12-27 2014-06-04 キヤノン株式会社 半導体モジュール及びその製造方法
ATE525747T1 (de) * 2008-04-03 2011-10-15 Heidenhain Gmbh Dr Johannes Bauelementanordnung und verfahren zur herstellung einer bauelementanordnung
JP5168160B2 (ja) * 2009-01-15 2013-03-21 ソニー株式会社 半導体装置及び半導体装置の製造方法
US20120193802A1 (en) * 2011-02-01 2012-08-02 Chin-Tien Chiu Glob top semiconductor package
JP6067262B2 (ja) 2012-07-06 2017-01-25 キヤノン株式会社 半導体装置およびその製造方法、ならびにカメラ
CN103531579B (zh) * 2013-11-06 2017-04-05 北京思比科微电子技术股份有限公司 一种改善半导体芯片封装可靠性的结构及其制备方法
CN104037092A (zh) * 2014-05-14 2014-09-10 华天科技(西安)有限公司 一种基于aaqfn的二次曝光和塑封技术的封装件及其制作工艺
CN104037093A (zh) * 2014-05-14 2014-09-10 华天科技(西安)有限公司 一种基于aaqfn的二次曝光和二次塑封的封装件及其制作工艺
JP6016965B2 (ja) * 2015-03-02 2016-10-26 三菱電機株式会社 電子機器ユニット及びその製造金型装置
CN111128900B (zh) * 2018-10-30 2021-06-08 株洲中车时代半导体有限公司 Igbt芯片子单元的封装结构及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5547065Y2 (ja) * 1977-12-30 1980-11-05
JP3391676B2 (ja) * 1997-10-28 2003-03-31 株式会社日立製作所 半導体モジュール及びその樹脂封止方法
JPH11233531A (ja) * 1998-02-17 1999-08-27 Nec Corp 電子部品の実装構造および実装方法
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
JP4963148B2 (ja) * 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2002237551A (ja) * 2001-12-14 2002-08-23 Toshiba Corp 半導体装置
JP3560599B2 (ja) * 2002-04-26 2004-09-02 松下電器産業株式会社 電子回路装置
WO2004060034A1 (ja) * 2002-12-24 2004-07-15 Matsushita Electric Industrial Co., Ltd. 電子部品内蔵モジュール
JP4437014B2 (ja) 2003-04-25 2010-03-24 パナソニック株式会社 電子回路装置
US7420282B2 (en) * 2004-10-18 2008-09-02 Sharp Kabushiki Kaisha Connection structure for connecting semiconductor element and wiring board, and semiconductor device
JP4651359B2 (ja) * 2004-10-29 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4068628B2 (ja) * 2005-05-30 2008-03-26 松下電器産業株式会社 配線基板、半導体装置および表示モジュール
JP5511125B2 (ja) * 2006-12-27 2014-06-04 キヤノン株式会社 半導体モジュール及びその製造方法

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