CN112638025B - 可挠性线路基板及薄膜覆晶封装结构 - Google Patents

Abstract

本发明提供一种可挠性线路基板，包括可挠性基材、多个引脚、防焊层以及至少一辅助图案。可挠性基材定义有预定芯片设置区以及最小容许芯片设置区。最小容许芯片设置区位于预定芯片设置区内。多个引脚配置于可挠性基材上，且延伸入最小容许芯片设置区内。防焊层配置于可挠性基材上，且局部覆盖多个引脚。防焊层具有开口。开口的边界对位重叠于预定芯片设置区的边界或最小容许芯片设置区的边界至预定芯片设置区的边界之间。辅助图案配置于可挠性基材上，且位于预定芯片设置区的边界或最小容许芯片设置区的边界。一种薄膜覆晶封装结构亦被揭示。

Description

可挠性线路基板及薄膜覆晶封装结构

技术领域

本发明涉及一种线路基板及封装结构，尤其涉及一种可挠性线路基板及薄膜覆晶封装结构。

背景技术

薄膜覆晶(Chip on Film,COF)封装结构为常见的液晶显示器的驱动芯片的封装型态。一般而言，薄膜覆晶封装结构的可挠性线路基板包括可挠性薄膜及位于其表面上的引脚和防焊层。防焊层(solder resist layer)局部覆盖引脚，而仅裸露出芯片设置区及引脚与外部元件连接的部分，藉以达到预防引脚受损、被污染或短路等问题的效果。

然而，在执行防焊层的涂布或印刷工艺时，防焊材料可能会因流体特性或涂布/印刷精准度差异而产生溢流的问题，造成防焊层超出预计形成的范围。特别是防焊层在形成开口以定义出芯片设置区时，防焊材料容易聚积于开口的长边与短边的交会处(即芯片设置区的角落)，过多的防焊材料因此溢流进入芯片设置区内。如此，易导致防焊层与芯片之间的间隙过狭，而影响封装胶体填充进入芯片底部的顺畅度。再者，溢流进入芯片设置区内的防焊材料也可能会影响芯片与引脚间的电性连接。因此，如何使薄膜覆晶封装结构能减少防焊层溢流的问题，为本领域亟需解决的一门课题。

发明内容

本发明是针对一种可挠性线路基板，其能减少防焊层溢流并提升防焊层形成位置的精准度。

本发明是针对一种薄膜覆晶封装结构，其能避免封装胶体包覆不完整以及提升电气品质。

根据本发明的实施例，可挠性线路基板包括可挠性基材、多个引脚、防焊层以及至少一辅助图案。可挠性基材定义有预定芯片设置区以及最小容许芯片设置区，且最小容许芯片设置区位于预定芯片设置区内。多个引脚配置于可挠性基材上，且多个引脚延伸入最小容许芯片设置区内。防焊层配置于可挠性基材上，且局部覆盖多个引脚。防焊层具有开口，且开口的边界对位重叠于预定芯片设置区的边界或最小容许芯片设置区的边界至预定芯片设置区的边界之间。至少一辅助图案配置于可挠性基材上，且至少一辅助图案位于预定芯片设置区的边界或最小容许芯片设置区的边界。

在根据本发明的实施例的可挠性线路基板中，预定芯片设置区的边界包括第一长边以及第一短边，第一长边连接于第一短边而形成第一角落，最小容许芯片设置区的边界包括第二长边以及第二短边，第二长边连接于第二短边而形成第二角落。

在根据本发明的实施例的可挠性线路基板中，至少一辅助图案配置于第一角落或第二角落。

在根据本发明的实施例的可挠性线路基板中，至少一辅助图案具有相连的第一线段以及第二线段，第一线段与第二线段分别对应重叠第一长边与第一短边或分别对应重叠第二长边与第二短边。

在根据本发明的实施例的可挠性线路基板中，至少一辅助图案具有图案化凸起结构，图案化凸起结构构成第一线段与第二线段。

在根据本发明的实施例的可挠性线路基板中，图案化凸起结构的边缘具有相连的第一内侧壁以及第二内侧壁，第一内侧壁与第二内侧壁分别对应重叠第一长边与第一短边或分别对应重叠第二长边与第二短边。

在根据本发明的实施例的可挠性线路基板中，至少一辅助图案具有图案化开口，图案化开口构成第一线段与第二线段。

在根据本发明的实施例的可挠性线路基板中，图案化开口的边缘具有相连的第一内侧壁以及第二内侧壁，第一内侧壁与第二内侧壁分别对应重叠第一长边与第一短边或分别对应重叠第二长边与第二短边。

在根据本发明的实施例的可挠性线路基板中，多个引脚与至少一辅助图案的材质包括金属或金属合金。

根据本发明的实施例，薄膜覆晶封装结构包括上述的可挠性线路基板以及芯片。芯片配置于可挠性线路基板上，且位于最小容许芯片设置区内。芯片电性连接多个引脚。

基于上述，由于本发明的可挠性线路基板及包括其的薄膜覆晶封装结构可通过配置辅助图案于预定芯片设置区或最小容许芯片设置区的边界(尤其是角落)，且使辅助图案的第一线段与第二线段对应重叠预定芯片设置区或最小容许芯片设置区的边界。藉此，辅助图案可以避免防焊层的材料溢流入预定芯片设置区和/或最小容许芯片设置区内。如此一来，防焊层的开口的边界可更精准地对位重叠预定芯片设置区的边界，或以可容许的公差而介于预定芯片设置区与最小容许芯片设置区之间。因此，可挠性线路基板的防焊层与芯片之间可维持足够的空间，避免过狭的空间阻扰封装胶体顺利流入芯片的底部的情况发生，藉以提升封装胶体的填充品质。再者，引脚的内接端可确保不会被防焊层所覆盖，避免了芯片与引脚之间的电性连接不良的问题，薄膜覆晶封装结构的电气品质可被提升。此外，辅助图案可填补可挠性线路基板于预定芯片设置区和/或最小容许芯片设置区的角落处的未布线空白，藉以提升可挠性线路基板的强度。

附图说明

包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。

图1是本发明一实施例的可挠性基材的俯视示意图；

图2是本发明一实施例的可挠性线路基板的俯视示意图；

图3是图2的区域R的局部放大剖面示意图；

图4是本发明另一实施例的可挠性线路基板的区域R的局部放大剖面示意图；

图5是本发明再一实施例的可挠性线路基板的区域R的局部放大剖面示意图；

图6是本发明又一实施例的可挠性线路基板的区域R的局部放大剖面示意图；

图7是本发明一实施例的薄膜覆晶封装结构的剖面示意图。

附图标号说明

1：薄膜覆晶封装结构；

10、10A、10B、10C：可挠性线路基板；

100：可挠性基材；

110：预定芯片设置区；

111：第一长边；

112：第一短边；

120：引脚；

122：内接端；

124：外接端；

130：最小容许芯片设置区；

131：第二长边；

132：第二短边；

140：芯片；

142：凸块；

160、160A：防焊层；

161、161A：第三长边；

162、162A：第三短边；

163、163A：开口；

180：封装胶体；

20、200、200A：辅助图案；

220：图案化开口；

221、231：第一内侧壁；

222、232：第二内侧壁；

230：图案化凸起结构；

C1：第一角落；

C2：第二角落；

L1、L1A：第一线段；

L2、L2A：第二线段；

R：区域。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层或区域的厚度、尺寸或大小会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。

图1是本发明一实施例的可挠性基材的俯视示意图。图2是本发明一实施例的可挠性线路基板的俯视示意图。图3是图2的区域R的局部放大剖面示意图。请先参考图1及图2，在本实施例中，可挠性线路基板10包括可挠性基材100、多个引脚120、防焊层160(示出于图2)以及至少一辅助图案200。在此需注意的是，为了附图清楚及方便说明，图1示出的可挠性基材100上尚未配置防焊层160。图2所示出的可挠性线路基板10则包括防焊层160覆盖可挠性基材100的部分表面及多个引脚120的部分，但未示出芯片140(示出于图7)。在本实施例中，可挠性基材100的材质例如是聚乙烯对苯二甲酸酯(polyethylene terephthalate,PET)、聚酰亚胺(Polyimide,PI)、聚醚(polyethersulfone,PES)、碳酸脂(polycarbonate,PC)或其他适合的可挠性材料，但本发明不以此为限。

在本实施例中，可挠性基材100上可定义有预定芯片设置区110以及最小容许芯片设置区130。最小容许芯片设置区130位于预定芯片设置区110内。在本实施例中，预定芯片设置区110可被定义为设置芯片140(示出于图7)所需的最适范围。最小容许芯片设置区130可被定义为形成预定芯片设置区110时根据内公差(tolerance)所产生的区域。

详细而言，如图1所示，预定芯片设置区110的边界包括第一长边111以及第一短边112。第一长边111与第一短边112分别对应芯片140的长边及短边。第一长边111连接于第一短边112而形成第一角落C1。在本实施例中，预定芯片设置区110例如是由两个平行的第一长边111与两个平行的第一短边112所围绕而成的矩形，因此可具有四个第一角落C1，而第一角落C1大致呈直角，但本发明不以此为限。在其他实施例中，第一角落C1也可为圆角(即R角)。

最小容许芯片设置区130的边界包括第二长边131以及第二短边132。第二长边131与第二短边132分别对应芯片140的长边及短边。第二长边131连接于第二短边132而形成第二角落C2。在本实施例中，最小容许芯片设置区130例如是由两个平行的第二长边131与两个平行的第二短边132所围绕而成的矩形，因此可具有四个第二角落C2，而第二角落C2大致呈直角，但本发明不以此为限。在其他实施例中，第二角落C2也可为圆角(即R角)。

在本实施例中，多个引脚120配置于可挠性基材100上。这些引脚120可以沿着第一长边111排列，且这些引脚120延伸入最小容许芯片设置区130内。举例而言，引脚120例如包括内接端122配置于最小容许芯片设置区130内，以与芯片140电性连接。引脚120还可包括相对于内接端122的外接端124，外接端124位于可挠性基材100上远离预定芯片设置区110的侧边，藉以与外部元件(未示出)连接。在本实施例中，引脚120的材质包括金属或金属合金，例如是由金、铜、银、钯、铝或其合金等导电金属材质所构成，但本发明不以此为限。

请参考图2，可挠性线路基板10还包括防焊层160。防焊层160配置于可挠性基材100上，且局部覆盖这些引脚120，以避免引脚120产生氧化、断裂受损，并防止因异物覆着所导致的引脚120桥接等问题。在本实施例中，防焊层160可以覆盖这些引脚120的部分，并裸露出内接端122及外接端124，以分别用于与芯片140和外部元件电性连接。防焊层160的材料例如是绿漆，但本发明不以此为限。在本实施例中，形成防焊层160的方法包括涂布(coating)制程或印刷(printing)制程。

在本实施例中，防焊层160具有开口163以暴露出预定芯片设置区110和/或最小容许芯片设置区130。更具体而言，预定芯片设置区110是由防焊层160的开口163所界定。而根据形成防焊层160的开口163的容许偏差所设定的内公差值，进一步界定出最小容许芯片设置区130。换言之，预定芯片设置区110是预定形成防焊层160的开口163的范围，而最小容许芯片设置区130是自预定芯片设置区110以一公差值向内缩而定义的范围。因此，开口163的边界对位重叠于预定芯片设置区110的边界或最小容许芯片设置区130的边界至预定芯片设置区110的边界之间的任一位置皆视为符合规格。一般而言，最小容许芯片设置区130会大于芯片140的尺寸，使得芯片140与防焊层160之间维持一间距，以利后续封装胶体180(标示于图7)顺利填充入芯片140的底部。举例说明，当芯片140按照预定位置放置于预定芯片设置区110内时，芯片140的边缘至预定芯片设置区110的边界的最短距离为250微米，而若开口163的公差值设定为±150微米，则最小容许芯片设置区130即是由预定芯片设置区110的边界向内缩150微米，也就是说芯片140的边缘至最小容许芯片设置区130的边界的最短距离为100微米。

如图2所示，在本实施例中，开口163的边界对位重叠于预定芯片设置区110的边界。详细而言，开口163的边界包括第三长边161以及第三短边162。第三长边161对位重叠于第一长边111，且第三短边162对位重叠于第一短边112。从另一角度而言，开口163的边界完全重叠于预定芯片设置区110的边界，但本发明不以此为限。在一些实施例中，开口163的边界也可以对位重叠于最小容许芯片设置区130的边界至预定芯片设置区110的边界之间。上述实施例将于后续段落中进行说明。

请参考图1、图2及图3，在本实施例中，可挠性线路基板10还包括至少一辅助图案200配置于可挠性基材100上。在本实施例中，辅助图案200位于预定芯片设置区110的边界，但本发明不以此为限。在一些实施例中，辅助图案200也可以位于最小容许芯片设置区130的边界。

详细而言，在本实施例中，至少一辅助图案200配置于第一角落C1。如图1及图2所示，辅助图案200的数量例如为四个，以分别对应预定芯片设置区110的四个第一角落C1，但本发明不以此为限。在一些实施例中，辅助图案200也可以配置为对应重叠第一长边111或第一短边112，且其数量可以为至少一个至四个或多于四个，视使用者的需求而决定。

在本实施例中，辅助图案200的材质可与引脚120的材质相同或不同，包括金属或金属合金，例如是由金、铜、银、钯、铝或其合金等导电金属材质所构成，但本发明不以此为限。在本实施例中，辅助图案200与引脚120可以相同材质同时制作于可挠性基材100上。如此一来，辅助图案200与引脚120可属于同一膜层。藉此，可以简化制程工艺，并节省制造成本。

详细而言，如图3所示，可挠性线路基板10的至少一辅助图案200配置于第一角落C1。在本实施例中，至少一辅助图案200可以为图案化凸起结构230，图案化凸起结构230构成相连的第一线段L1以及第二线段L2，且第一线段L1与第二线段L2在第一角落C1分别对应重叠第一长边111与第一短边112。更具体而言，图案化凸起结构230的边缘具有相连的第一内侧壁231以及第二内侧壁232。第一内侧壁231可对应第一线段L1，而第二内侧壁232可对应第二线段L2，进而使图案化凸起结构230在俯视上可形成L形。第一内侧壁231与第二内侧壁232分别对应重叠第一长边111与第一短边112，也就是说，图案化凸起结构230可位于预定芯片设置区110外，但本发明不以此为限。

在上述的设置下，至少一辅助图案200可以设置于第一角落C1且图案化凸起结构230构成的第一线段L1及第二线段L2(例如：第一内侧壁221及第二内侧壁222)可以对应重叠预定芯片设置区110的第一长边111及第一短边112。因此，形成防焊层160于可挠性基材100上时，防焊层160的材料可通过图案化凸起结构230的阻碍而不至于溢流入预定芯片设置区110内。藉此，可以降低防焊层160的材料进入预定芯片设置区110内的机率，而能更为精准地将防焊层160的开口163对位重叠于预定芯片设置区110。

简言之，本实施例的可挠性线路基板10可通过配置辅助图案200于预定芯片设置区110的角落，且使辅助图案200的第一线段L1与第二线段L2对应重叠预定芯片设置区110的第一长边111及第一短边112。藉此，辅助图案200可以阻碍防焊层160的材料溢流入预定芯片设置区110或最小容许芯片设置区130内。如此一来，防焊层160的开口163的第三长边161及第三短边162可更精准地对位重叠第一长边111及第一短边112，而达成将开口163对位重叠于预定芯片设置区110。因此，防焊层160不会因为溢流入预定芯片设置区110或最小容许芯片设置区130内而导致防焊层160与芯片140之间的空间过狭，进而影响封装胶体180流入芯片140的底部的流畅度及降低封装胶体180的包覆完整性。再者，引脚120的内接端122可确保不会被防焊层160所覆盖，避免了芯片140与引脚120之间的电性连接不良的问题。此外，辅助图案200可填补可挠性线路基板10于预定芯片设置区110和/或最小容许芯片设置区130的角落处的未布线空白，藉以提升可挠性线路基板10的强度。

在此必须说明的是，以下实施例沿用上述实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明，关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。

图4是本发明另一实施例的可挠性线路基板的区域R的局部放大剖面示意图。请参考图3及图4，本实施例的可挠性线路基板10A类似于上述实施例的可挠性线路基板10，而其差别在于：至少一辅助图案200的图案化凸起结构230配置于第二角落C2。具体而言，图案化凸起结构230第一内侧壁231以及第二内侧壁232分别对应重叠最小容许芯片设置区130的第二长边131与第二短边132，也就是说，图案化凸起结构230可位于最小容许芯片设置区130与预定芯片设置区110之间，但本发明不以此为限。在上述的设置下，图案化凸起结构230构成的第一线段L1及第二线段L2的L形图案可在第二角落C2对应第二长边131与第二短边132。在上述的设置下，当防焊层160A的材料部分地溢流进入预定芯片设置区110内时，辅助图案200可以阻挡防焊层160A的材料继续溢流进入最小容许芯片设置区130内。如图4所示，辅助图案200的第一线段L1可以阻挡防焊层160A的开口163A的第三长边161A继续往最小容许芯片设置区130靠近，第二线段L2也可以阻挡第三短边162A往最小容许芯片设置区130靠近，故可以避免防焊层160A进入最小容许芯片设置区130内或进一步覆盖内接端122。藉此，本实施例的可挠性线路基板10A可以获致与上述实施例相同的效果，故于此不再赘述。

图5是本发明再一实施例的可挠性线路基板的区域R的局部放大剖面示意图。请参考图3及图5，本实施例的可挠性线路基板10B类似于上述实施例的可挠性线路基板10，而其差别在于：辅助图案200A具有图案化开口220。图案化开口220例如是将辅助图案200A图案化后所形成的开口，其可裸露出可挠性基材100。在本实施例中，图案化开口220构成第一线段L1A以及第二线段L2A。举例而言，图案化开口220的边缘具有相连的第一内侧壁221以及第二内侧壁222。第一内侧壁221可对应第一线段L1A，而第二内侧壁222可对应第二线段L2A，进而使图案化开口220在俯视上可形成L形。在本实施例中，第一内侧壁221对应重叠第一长边111，而第二内侧壁222对应重叠第一短边112。如此一来，图案化开口220构成的第一线段L1A及第二线段L2A的L形图案可在第一角落C1对应重叠第一长边111与第一短边112。此外，如图5所示，辅助图案200A的部分位于预定芯片设置区110内，且图案化开口220可位于预定芯片设置区110外，但本发明不以此为限。在上述的设置下，防焊层160的材料在流经辅助图案200A时，部分材料会填入图案化开口220内，因此，防焊层160的材料除了可通过辅助图案200A的阻碍而减缓其流动之外，亦可通过图案化开口220的阻断，使得防焊层160的材料不至于溢流进入预定芯片设置区110内。藉此，可以降低防焊层160的材料进入预定芯片设置区110内的机率，而能更为精准地将防焊层160的开口163的边界对位重叠于预定芯片设置区110的边界。本实施例的可挠性线路基板10B可以获致与上述实施例相同的效果，故于此不再赘述。

图6是本发明又一实施例的可挠性线路基板的区域R的局部放大剖面示意图。请参考图4、图5及图6，本实施例的可挠性线路基板10C类似于上述实施例的可挠性线路基板10A、10B，而其差别在于：辅助图案20同时包括配置于第一角落C1的辅助图案200A以及配置于第二角落C2的辅助图案200。在本实施例中，辅助图案200A具有图案化开口220且图案化开口220构成第一线段L1A以及第二线段L2A。图案化开口220构成的第一线段L1A及第二线段L2A可在第一角落C1对应重叠第一长边111与第一短边112。本实施例的辅助图案200A的型式大致上与图5所示的实施例相同，故于此不再赘述。辅助图案200具有图案化凸起结构230且图案化凸起结构230构成第一线段L1与第二线段L2。图案化凸起结构230构成的第一线段L1及第二线段L2可在第二角落C2对应重叠最小容许芯片设置区130的第二长边131与第二短边132。本实施例的辅助图案200的型式大致上与图4所示的实施例相同，故于此不再赘述。在本实施例中，配置于第一角落C1的辅助图案200A为具有图案化开口220的图案，而配置于第二角落C2的辅助图案200为具有图案化凸起结构230的图案，然而本发明对于配置于预定芯片设置区110的边界的辅助图案200A及配置于最小容许芯片设置区130的边界的辅助图案200的形式不以此为限。在上述的设置下，可通过配置于第一角落C1的辅助图案200A来阻碍防焊层160的材料进入预定芯片设置区110内，当防焊层160的材料因聚集过多量仍不慎流入预定芯片设置区110内时，可进一步通过配置于第二角落C2的辅助图案200阻挡防焊层160的材料进入最小容许芯片设置区130内。藉此，本实施例的可挠性线路基板10C可以获致与上述实施例相同的效果，故于此不再赘述。

图7是本发明一实施例的薄膜覆晶封装结构的剖面示意图。请参考图2、图3及图7，薄膜覆晶封装结构1包括如图2及图3所示的可挠性线路基板10以及芯片140。在本实施例中，多个引脚120配置在可挠性基板100上，且防焊层160覆盖引脚120的部分。芯片140配置于可挠性线路基板10上，且位于最小容许芯片设置区130内。具体而言，芯片140配置于可挠性基材100上，并在最小容许芯片设置区130内与多个引脚120电性连接。芯片140的主动面上可具有多个凸块142，且芯片140可通过凸块142电性连接至引脚120的内接端122。在本实施例中，芯片140可例如是驱动芯片等。凸块142的材质包括金属或金属合金，例如是由金、铜、银、钯、铝或其合金等导电金属材质所构成，但本发明不以此为限。

此外，本实施例的辅助图案200与引脚120可为同一膜层制作。如此一来，除了可以简化制程，节省制作成本，辅助图案200的配置也不会影响芯片140的配置工艺，进而能提升薄膜覆晶封装结构1的结构可靠性及电性。

如图7所示，薄膜覆晶封装结构1还包括了封装胶体180填充于可挠性基材100与芯片140之间，以覆盖引脚120的内接端122与芯片140的凸块142间的电性接点。举例而言，封装胶体180可以点胶方式沿着芯片140的周缘涂布，经过防焊层160与芯片140之间的间隙流入芯片140的底部。更具体而言，封装胶体180覆盖预定芯片设置区110，并且也可局部覆盖芯片140的侧面。封装胶体180还可以覆盖防焊层160的部分，但本发明不以此为限。封装胶体180的材料例如是环氧树脂基础的底部填充材，但不以此为限。由于辅助图案200可避免防焊层160溢流进入预定芯片设置区110和/或最小容许芯片设置区130内，而使得防焊层160与芯片140之间可维持足够空间，而不至于干扰封装胶体180流动，因此，封装胶体180可顺利填充入芯片140的底部。此外，防焊层160不会因为溢流入最小容许芯片设置区130内而影响芯片140的凸块142与内接端122之间的电性连接，进而使薄膜覆晶封装结构1具有优良的电气品质。

综上所述，本发明的可挠性线路基板及包括其的薄膜覆晶封装结构，可通过配置辅助图案于预定芯片设置区或最小容许芯片设置区的边界(尤其是角落)，且使辅助图案的第一线段与第二线段对应重叠预定芯片设置区或最小容许芯片设置区的边界。藉此，辅助图案可以避免防焊层的材料溢流入预定芯片设置区和/或最小容许芯片设置区内。如此一来，防焊层的开口的边界可更精准地对位重叠预定芯片设置区的边界，或以可容许的公差而介于预定芯片设置区与最小容许芯片设置区之间。因此，可挠性线路基板的防焊层与芯片之间可维持足够的空间，避免过狭的空间阻扰封装胶体顺利流入芯片的底部的情况发生，藉以提升封装胶体的填充品质。再者，引脚的内接端可确保不会被防焊层所覆盖，避免了芯片与引脚之间的电性连接不良的问题，薄膜覆晶封装结构的电气品质可被提升。此外，辅助图案可填补可挠性线路基板于预定芯片设置区和/或最小容许芯片设置区的角落处的未布线空白，藉以提升可挠性线路基板的强度。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (9)

1.一种可挠性线路基板，其特征在于，包括：

可挠性基材，定义有预定芯片设置区以及最小容许芯片设置区，所述最小容许芯片设置区位于所述预定芯片设置区内，所述预定芯片设置区的边界包括第一长边以及第一短边；

多个引脚，配置于所述可挠性基材上，所述多个引脚延伸入所述最小容许芯片设置区内；

防焊层，配置于所述可挠性基材上，且局部覆盖所述多个引脚，所述防焊层具有开口，所述开口的边界对位重叠于所述预定芯片设置区的边界或所述最小容许芯片设置区的边界至所述预定芯片设置区的边界之间；以及

至少一辅助图案，配置于所述可挠性基材上，所述至少一辅助图案位于所述预定芯片设置区的边界，所述至少一辅助图案具有相连的第一线段以及第二线段，所述第一线段与所述第二线段分别对应重叠所述第一长边与所述第一短边。

2.根据权利要求1所述的可挠性线路基板，其特征在于，所述第一长边连接于所述第一短边而形成第一角落，所述最小容许芯片设置区的边界包括第二长边以及第二短边，所述第二长边连接于所述第二短边而形成第二角落。

3.根据权利要求2所述的可挠性线路基板，其特征在于，所述至少一辅助图案配置于所述第一角落。

4.根据权利要求1所述的可挠性线路基板，其特征在于，所述至少一辅助图案具有图案化凸起结构，所述图案化凸起结构构成所述第一线段与所述第二线段。

5.根据权利要求4所述的可挠性线路基板，其特征在于，所述图案化凸起结构的边缘具有相连的第一内侧壁以及第二内侧壁，所述第一内侧壁与所述第二内侧壁分别对应重叠所述第一长边与所述第一短边。

6.根据权利要求1所述的可挠性线路基板，其特征在于，所述至少一辅助图案具有图案化开口，所述图案化开口构成所述第一线段与所述第二线段。

7.根据权利要求6所述的可挠性线路基板，其特征在于，所述图案化开口的边缘具有相连的第一内侧壁以及第二内侧壁，所述第一内侧壁与所述第二内侧壁分别对应重叠所述第一长边与所述第一短边。

8.根据权利要求1所述的可挠性线路基板，其特征在于，所述多个引脚与所述至少一辅助图案的材质包括金属或金属合金。

9.一种薄膜覆晶封装结构，其特征在于，包括：

如权利要求1至8中任一项所述的可挠性线路基板；以及

芯片，配置于所述可挠性线路基板上，且位于所述最小容许芯片设置区内，其中所述芯片电性连接所述多个引脚。

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