JP6607441B2 - リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 - Google Patents

リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 Download PDF

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Description

本発明は、リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法に関する。
近年、基板に実装される半導体装置の小型化および薄型化が要求されてきている。このような要求に対応すべく、従来、リードフレームを用い、その搭載面に搭載した半導体素子を封止樹脂によって封止するとともに、裏面側にリードの一部分を露出させて構成された、いわゆるQFN(Quad Flat Non-lead)タイプの半導体装置が種々提案されている。
しかしながら、従来一般的な構造からなるQFNの場合、端子数が増加するにしたがってパッケージが大きくなるため、実装信頼性を確保することが難しくなるという課題があった。これに対して、多ピン化されたQFNを実現するための技術として、外部端子を2列に配列したパッケージの開発が進められている(例えば特許文献1)。このようなパッケージは、DR−QFN(Dual Row QFN)パッケージともよばれている。
特開2006−19767号公報 特開2010−263094号公報
近年、DR−QFNパッケージを生産するにあたり、チップサイズを変更することなく、リード部の数(ピン数)を増やすことが求められてきている。これに対して、従来、ピン数を増やすために、パッケージサイズを大きくする手法がとられてきた。しかしながら、パッケージを電子機器へ搭載する上での制約があるため、パッケージサイズを大きくすることには限界がある。
また、外部端子を3列に配列したパッケージとして、例えば特許文献2に記載されたものが知られている。しかしながら、特許文献2のパッケージにおいては、各外部端子が支持リードの垂直方向に一直線上に並んでいるため、端子間の距離を十分に確保できないおそれがある。
本発明はこのような点を考慮してなされたものであり、外部と接続される端子部の数(ピン数)を増やすとともに、各端子部間の距離を十分に確保することが可能な、リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法を提供することを目的とする。
本発明は、半導体装置用のリードフレームであって、半導体素子が搭載されるダイパッドと、前記ダイパッド周囲に設けられ、それぞれ第1端子部を含む複数の第1リード部と、前記ダイパッド周囲に設けられ、それぞれ第2端子部を含む複数の第2リード部と、前記ダイパッド周囲に設けられ、それぞれ第3端子部を含む複数の第3リード部とを備え、前記第1リード部、前記第2リード部および前記第3リード部は、それぞれ支持リードに支持され、前記第1リード部の前記第1端子部は、前記第2リード部の前記第2端子部よりも外側に位置するとともに、当該第1リード部に隣接する第2リード部の前記第2端子部に対して前記支持リードの長手方向にずれて配置され、前記第2リード部の前記第2端子部は、前記第3リード部の前記第3端子部よりも外側に位置するとともに、当該第2リード部に隣接する第3リード部の前記第3端子部に対して前記支持リードの長手方向にずれて配置されていることを特徴とするリードフレームである。
本発明は、前記第1リード部、前記第2リード部および前記第3リード部は、前記支持リードに沿ってこの順番に繰り返し配置されていることを特徴とするリードフレームである。
本発明は、前記第1リード部の前記第1端子部の中心と、当該第1リード部に隣接する第2リード部の前記第2端子部の中心と、当該第2リード部に隣接する第3リード部の前記第3端子部の中心とが一直線上に並んでいることを特徴とするリードフレームである。
本発明は、前記第1端子部、前記第2端子部および前記第3端子部の外周は、それぞれ平面円弧形状部分を有することを特徴とするリードフレームである。
本発明は、前記複数の第1リード部、前記複数の第2リード部および前記複数の第3リード部は、前記支持リードの長手方向中央部を中心として線対称に配置されていることを特徴とするリードフレームである。
本発明は、前記第1リード部、前記第2リード部および前記第3リード部は、それぞれ前記第1端子部、前記第2端子部および前記第3端子部から前記ダイパッド側に延びる内部領域を有し、前記内部領域のうち少なくとも前記第1端子部、前記第2端子部又は前記第3端子部との連結部分は、それぞれ前記支持リードに対して垂直な方向に延びていることを特徴とするリードフレームである。
本発明は、前記ダイパッドは、吊りリードを介して前記支持リードに連結支持されており、前記複数の第1リード部、前記複数の第2リード部および前記複数の第3リード部のうち、前記支持リードの長手方向端部近傍に位置するリード部は、前記吊りリードに連結されていることを特徴とするリードフレームである。
本発明は、前記ダイパッドの表面外周に沿って、めっき部が形成されていることを特徴とするリードフレームである。
本発明は、前記ダイパッドと、前記第1リード部、前記第2リード部および前記第3リード部との間に接続バーが配置され、前記接続バーに、複数の第4端子部が連結されていることを特徴とするリードフレームである。
本発明は、前記ダイパッドの裏面外周に沿って薄肉部が形成されていることを特徴とするリードフレームである。
本発明は、前記ダイパッドの表面に、前記ダイパッドと前記半導体素子とを固定する接着剤の流れを止める流れ止め凹部が形成されていることを特徴とするリードフレームである。
本発明は、半導体装置であって、ダイパッドと、前記ダイパッド周囲に設けられ、それぞれ第1端子部を含む複数の第1リード部と、前記ダイパッド周囲に設けられ、それぞれ第2端子部を含む複数の第2リード部と、前記ダイパッド周囲に設けられ、それぞれ第3端子部を含む複数の第3リード部と、前記ダイパッド上に搭載された半導体素子と、前記半導体素子と、前記第1リード部、前記第2リード部および前記第3リード部とをそれぞれ電気的に接続する導電部材と、前記ダイパッドと、前記第1リード部と、前記第2リード部と、前記第3リード部と、前記半導体素子と、前記導電部材とを封止する封止樹脂とを備え、前記第1リード部の前記第1端子部は、前記第2リード部の前記第2端子部よりも外側に位置するとともに、当該第1リード部に隣接する第2リード部の前記第2端子部に対して前記封止樹脂の周縁方向にずれて配置され、前記第2リード部の前記第2端子部は、前記第3リード部の前記第3端子部よりも外側に位置するとともに、当該第2リード部に隣接する第3リード部の前記第3端子部に対して前記封止樹脂の周縁方向にずれて配置されていることを特徴とする半導体装置である。
本発明は、前記リードフレームの製造方法であって、金属基板を準備する工程と、前記金属基板をエッチング加工することにより、前記金属基板に前記ダイパッド、前記複数の第1リード部、前記複数の第2リード部および前記複数の第3リード部を形成する工程とを備えたことを特徴とするリードフレームの製造方法である。
本発明は、半導体装置の製造方法であって、前記リードフレームを準備する工程と、前記リードフレームの前記ダイパッド上に前記半導体素子を搭載する工程と、前記半導体素子と、前記第1リード部、前記第2リード部および前記第3リード部とを導電部材により電気的に接続する工程と、前記ダイパッドと、前記複数の第1リード部と、前記複数の第2リード部と、前記複数の第3リード部と、前記半導体素子と、前記導電部材とを封止樹脂により封止する工程とを備えたことを特徴とする半導体装置の製造方法である。
本発明によれば、外部と接続される端子部の数(ピン数)を増やすとともに、各端子部間の距離を十分に確保することができる。
図1は、本発明の一実施の形態によるリードフレームを示す平面図。 図2は、本発明の一実施の形態によるリードフレームを示す断面図(図1のII−II線断面図)。 図3は、本発明の一実施の形態によるリードフレームを示す部分拡大平面図(図1のIII部拡大図)。 図4は、本発明の一実施の形態によるリードフレームを示す部分拡大平面図(図1のIV部拡大図)。 図5は、本発明の一実施の形態による半導体装置を示す平面図。 図6は、本発明の一実施の形態による半導体装置を示す断面図(図5のVI−VI線断面図)。 図7(a)−(f)は、本発明の一実施の形態によるリードフレームの製造方法を示す断面図。 図8(a)−(e)は、本発明の一実施の形態による半導体装置の製造方法を示す断面図。 図9は、リードフレームの変形例(変形例1)を示す部分拡大平面図。 図10は、リードフレームの変形例(変形例2)を示す部分拡大平面図。 図11は、リードフレームの変形例(変形例3)を示す部分拡大平面図。 図12は、リードフレームの変形例(変形例4)を示す部分拡大平面図。 図13は、リードフレームの変形例(変形例5)を示す部分拡大平面図。 図14は、リードフレームの変形例(変形例6)を示す部分拡大平面図。 図15は、リードフレームの変形例(変形例7)を示す部分拡大平面図。 図16(a)〜(c)は、リードフレームの変形例(変形例8)を示す部分拡大底面図。 図17は、リードフレームの変形例(変形例8)を示す断面図(図16(a)のXVII−XVII線断面図)。
以下、本発明の一実施の形態について、図1乃至図8を参照して説明する。なお、以下の各図において、同一部分には同一の符号を付しており、一部詳細な説明を省略する場合がある。
リードフレームの構成
まず、図1乃至図4により、本実施の形態によるリードフレームの概略について説明する。図1乃至図4は、本実施の形態によるリードフレームを示す図である。
図1乃至図3に示すように、リードフレーム10は、半導体素子21(後述)を搭載する平面矩形状のダイパッド11と、ダイパッド11周囲に設けられ、半導体素子21と外部回路(図示せず)とを接続する複数の細長いリード部12A、12B、12Cとを備えている。
図1において、符号10aは単位リードフレームを示しており、各単位リードフレーム10aは、それぞれ半導体装置20(後述)に対応している。また、各単位リードフレーム10aは、支持リード(支持部材)13を介して互いに連結されている。この支持リード13は、ダイパッド11とリード部12A、12B、12Cとを支持するものであり、X方向、およびX方向に垂直なY方向に沿ってそれぞれ延びている。なお、ダイパッド11の四隅には吊りリード14が連結されており、ダイパッド11は、この4本の吊りリード14を介して支持リード13に連結支持されている。
次に、リード部12A、12B、12Cの構成について説明する。なお、リード部12A、12B、12Cのことを、それぞれ第1リード部12A、第2リード部12B、第3リード部12Cともいう。
第1リード部12Aは、それぞれ第1端子部53Aと、第1端子部53Aに連結された内部領域(インナーリード)51Aとを有している。このうち内部領域51Aは、第1端子部53Aから内側(ダイパッド11側)に向けて延びるとともに、その先端部がダイパッド11から離間して配置されている。また第1端子部53Aは、支持リード13に対して直接連結されている。
第2リード部12Bは、それぞれ第2端子部53Bと、第2端子部53Bに連結された内部領域(インナーリード)51Bと、第2端子部53Bに連結された外部領域(接続リード)52Bとを有している。このうち内部領域51Bは、第2端子部53Bから内側(ダイパッド11側)に向けて延びるとともに、その先端部がダイパッド11から離間して配置されている。また外部領域52Bは、第2端子部53Bから外側(支持リード13側)に向けて延びるとともに、支持リード13に連結されている。
第3リード部12Cは、それぞれ第3端子部53Cと、第3端子部53Cに連結された内部領域(インナーリード)51Cと、第3端子部53Cに連結された外部領域(接続リード)52Cとを有している。このうち内部領域51Cは、第3端子部53Cから内側(ダイパッド11側)に向けて延びるとともに、その先端部がダイパッド11から離間して配置されている。また外部領域52Cは、第3端子部53Cから外側(支持リード13側)に向けて延びるとともに、支持リード13に連結されている。
リード部12A、12B、12Cの内部領域51A、51B、51Cの先端部(ダイパッド11側端部)の表面には、それぞれ内部端子15が形成されている。この内部端子15は、後述するようにボンディングワイヤ22を介して半導体素子21に電気的に接続される領域となっている。このため、内部端子15上には、ボンディングワイヤ22との密着性を向上させるめっき部25が設けられている。また、リード部12A、12B、12Cの各内部端子15は、ダイパッド11の辺に平行な直線に沿って配置されている。これにより、ボンディングワイヤ22の長さを略均一にすることができ、ボンディング作業の効率を高めることができる。
互いに隣接するリード部12A、12Bと、リード部12B、12Cと、リード部12C、12Aとは、それぞれ半導体装置20(後述)の製造後に互いに電気的に絶縁される形状となっている。また、各リード部12A、12B、12Cは、半導体装置20の製造後にダイパッド11と電気的に絶縁される形状となっている。この端子部53A、53B、53Cの裏面には、それぞれ外部の実装基板(図示せず)に電気的に接続される外部端子17A、17B、17Cが形成されている。各外部端子17A、17B、17Cは、半導体装置20(後述)の製造後に、それぞれ半導体装置20から外方に露出するようになっている。
リード部12A、12B、12Cの内部領域51A、51B、51Cおよび外部領域52B、52Cは、それぞれ裏面側(半導体素子21を搭載する面の反対側)からハーフエッチングにより薄肉に形成されている。一方、端子部53A、53B、53Cは、ハーフエッチングされることなく、ダイパッド11および支持リード13と同一の厚みを有している。このように、内部領域51A、51B、51Cおよび外部領域52B、52Cの厚みを端子部53A、53B、53Cの厚みよりも薄くすることにより、幅の狭いリード部12A、12B、12Cを精度良く形成することができ、小型でピン数の多い半導体装置20を得ることができる。なお、ハーフエッチングとは、被エッチング材料をその厚み方向に途中までエッチングすることをいう。なお、本実施の形態において、第1リード部12Aは外部領域を有していないが、これに限らず、第1リード部12Aが、裏面側からハーフエッチングにより薄肉に形成された外部領域を有していても良い。
図1および図3に示すように、第1リード部12A、第2リード部12Bおよび第3リード部12Cは、それぞれ支持リード13に支持されるとともに、支持リード13に沿ってこの順番に繰り返し配置されている。すなわち、本実施の形態において、支持リード13の長手方向端部側から長手方向中央部側に向けて、第1リード部12A、第2リード部12Bおよび第3リード部12Cがこの順に繰り返し配列されている。
なお、支持リード13の長手方向両端部には、それぞれ第2リード部12Bおよび第3リード部12Cが設けられている。これら一対のリード部12B、12Cは、支持リード13からダイパッド11側に延びて、それぞれ第2端子部53Bおよび第3端子部53Cで終端している。すなわち、これらのリード部12B、12Cは、他のリード部12B、12Cと異なり、内部領域51B、51Cを有していない。これにより、ダイパッド11の角部近傍で内部領域51A、51B、51Cが集中しすぎてこれらが接近してしまう不具合を防止するとともに、半導体装置20(後述)の角部近傍の領域を有効に利用することができる。なお、支持リード13の長手方向端部に、内部領域51Aを有していない、第1端子部53Aで終端する第1リード部12Aを設けても良い。
また、支持リード13の長手方向中央部には、第1リード部12Aが設けられている。
この中央の第1リード部12Aから、支持リード13の長手方向両端部側に向けて、第3リード部12C、第2リード部12Bおよび第1リード部12Aがこの順に繰り返し配列されている。この場合、支持リード13に支持された複数の第1リード部12A、複数の第2リード部12Bおよび複数の第3リード部12Cが、支持リード13の長手方向中央部を中心として線対称に配置されている。具体的には、中央の第1リード部12Aを中心として、その両側のリード部12A、12B、12Cの形状及び配置関係の両方が線対称となっている。これにより、端子部53A、53B、53Cをバランス良く配置することができ、半導体装置20の設計や製造を容易にすることができる。
図1に示すように、複数のリード部12A、12B、12Cの端子部53A、53B、53Cは、平面から見て千鳥状に配置されている。この場合、複数の端子部53A、53B、53Cは、それぞれX方向又はY方向のいずれかに対して平行な直線に沿って、3列に配列されている。すなわち、複数の端子部53A、53B、53Cは、それぞれ直線L、L、Lに沿って配列されている。なお、直線L、L間の距離Dと、直線L、L間の距離Dとは、互いに等しくなっている(D=D)。
さらに、第1リード部12Aの第1端子部53Aは、第2リード部12Bの第2端子部53Bよりも外側(支持リード13側)に位置している。また、第1端子部53Aは、その隣接する第2端子部53Bに対して支持リード13の長手方向にずれて配置されている。なお、「第1端子部53Aが第2端子部53Bに対してずれている」とは、第1端子部53Aの中心が第2端子部53Bの中心に対してずれていることをいう。また、「長手方向にずれて配置されている」とは、「長手方向に沿って、異なる位置に配置されている」ことをいう。例えば、支持リード13の長手方向がY方向に平行である場合、第1端子部53Aの中心と第2端子部53Bの中心とがY方向に異なる位置にあることをいう。
同様に、第2リード部12Bの第2端子部53Bは、第3リード部12Cの第3端子部53Cよりも外側(支持リード13側)に位置している。また、第2端子部53Bは、その隣接する第3端子部53Cに対して支持リード13の長手方向にずれて配置されている。さらに、第3端子部53Cは、その隣接する第1端子部53Aに対して支持リード13の長手方向にずれて配置されている。
これにより、リード部12A、12B、12Cの端子部53A、53B、53C間のピッチが確保されるので、端子部53A、53B、53Cが、隣接するリード部12A、12B、12Cに接触する不具合が防止される。
次に、図4を参照して、各リード部12A、12B、12Cの構成について更に説明する。
図4に示すように、リード部12A、12B、12Cの内部領域51A、51B、51Cは、平面から見て支持リード13に対して垂直な方向に延びる垂直領域51pと、支持リード13に対して傾斜して(非垂直に)延びる傾斜領域51tとを有している。図4に示すように、各内部領域51A、51B、51Cは、それぞれ複数の垂直領域51pと、複数の傾斜領域51tとを有していても良い(例えば図4中、最も上方の第1リード部12A)。また、各内部領域51A、51B、51Cは、それぞれ複数の垂直領域51pと、1つの傾斜領域51tとを有していても良い(例えば図4中、最も下方の第3リード部12C)。さらに、内部端子15は、垂直領域51pに設けられていても良く(図4参照)、傾斜領域51tに設けられていても良い(図3参照)。
一方、第2リード部12Bの外部領域52Bは、平面から見て支持リード13に対して垂直な方向に延びる垂直領域52pを有している。また、第3リード部12Cの外部領域52Cは、平面から見て支持リード13に対して垂直な方向に延びる垂直領域52pと、支持リード13に対して傾斜して延びる傾斜領域52tとを有している。
この場合、内部領域51A、51B、51Cのうち、少なくとも第1端子部53A、第2端子部53B又は第3端子部53Cとの連結部分は、それぞれ垂直領域51pとなっている。同様に、外部領域52B、52Cのうち、少なくとも第2端子部53B又は第3端子部53Cとの連結部分は、それぞれ垂直領域52pとなっている。これにより、半導体装置20を実装する際、外部端子17A、17B、17Cに付着した溶融半田が支持リード13に垂直な方向(図4のX方向)に流され、支持リード13に平行な方向(図4のY方向)に流れることが防止される。この結果、外部端子17A、17B、17C上の半田が他の外部端子17A、17B、17C上の半田と短絡する不具合(半田ブリッジ)を防止することができる。
図4に示すように、互いに隣接する第1端子部53A同士の間には、2本の垂直領域52p、52pが配置されている。同様に、互いに隣接する第2端子部53B同士の間には、2本の垂直領域51p、52pが配置され、互いに隣接する第3端子部53C同士の間には、2本の垂直領域51p、51pが配置される。このように、第1端子部53A同士の間、第2端子部53B同士の間又は第3端子部53C同士の間に他の端子部53A、53B、53Cを配置しないことにより、端子部53A、53B、53C同士が過度に接近することが防止され、端子部53A、53B、53C間のピッチを確保することができる。
また、図4に示すように、端子部53A、53B、53Cの平面形状は、それぞれ半円と長方形とを合わせた形状であり、その外周は、それぞれ平面円弧形状部分を有している。この場合、円弧形状部分は、内部領域51A、51B、51C側(ダイパッド11側)に設けられている。これにより、半導体装置20を実装する際、外部端子17A、17B、17Cに付着した溶融半田が外部端子17A、17B、17Cの特定の箇所に集中することを防止し、外部端子17A、17B、17Cの外に拡がることが防止される。また、隣接する端子部53A、53B、53C間の間隔(ピッチ)dを拡げることができるので、外部端子17A、17B、17C上の半田が他の外部端子17A、17B、17C上の半田と短絡する不具合(半田ブリッジ)を防止することができる。
さらに、図4において、第1リード部12Aの第1端子部53Aの中心Cと、当該第1リード部12Aに隣接する第2リード部12Bの第2端子部53Bの中心Cと、当該第2リード部12Bに隣接する第3リード部12Cの第3端子部53Cの中心Cとが一直線上に並んでいる。この直線は、支持リード13に対して斜め(非垂直)に配置されている。また、互いに隣接する第1端子部53A同士のピッチpと、互いに隣接する第2端子部53B同士のピッチpと、互いに隣接する第3端子部53C同士のピッチpとが同一となっている(p=p=p)。これにより、端子部53A、53B、53C間のピッチを確保しつつ、端子部53A、53B、53Cを均等に配置することができる。
なお、図4において、互いに隣接する端子部53A、53B、53C間の間隔(ピッチ)dは、70μm〜150μm(70μm以上150μm以下をいう。以下同様)とすることが好ましい。このように、間隔dを70μm以上とすることにより、互いに隣接する端子部53A、53B、53C間の貫通部分をエッチングにより確実に形成することができる。また、上記間隔dを150μm以下とすることにより、各半導体装置20の外部端子17A、17B、17Cの数(ピン数)を一定数以上確保することができる。
以上説明したリードフレーム10は、全体として銅、銅合金、42合金(Ni42%のFe合金)等の金属から構成されている。また、リードフレーム10の厚みは、製造する半導体装置20の構成にもよるが、80μm〜200μmとすることができる。本実施の形態によるリードフレーム10は、内部領域(インナーリード)51A、51B、51Cが長く、細いため、リードフレーム10の材料としては、高強度材(引張強度750MPa〜1100MPa)を用いることが好ましい。
なお、本実施の形態において、リード部12A、12B、12Cは、ダイパッド11の4辺全てに沿って配置されているが(図1参照)、これに限られるものではなく、例えばダイパッド11の対向する2辺のみに沿って配置されていても良い。
半導体装置の構成
次に、図5および図6により、本実施の形態による半導体装置について説明する。図5および図6は、本実施の形態による半導体装置(DR−QFN(Dual Row QFN)タイプ)を示す図である。
図5および図6に示すように、半導体装置(半導体パッケージ)20は、ダイパッド11と、ダイパッド11の周囲に配置された複数の第1リード部12A、複数の第2リード部12Bおよび複数の第3リード部12Cと、ダイパッド11上に搭載された半導体素子21と、リード部12A、12B、12Cと半導体素子21とを電気的に接続する複数のボンディングワイヤ(導電部材)22とを備えている。また、ダイパッド11、リード部12A、12B、12C、半導体素子21およびボンディングワイヤ22は、封止樹脂23によって樹脂封止されている。
このうち第1リード部12A、第2リード部12Bおよび第3リード部12Cは、封止樹脂23の周縁23aに沿ってこの順番に繰り返し配置されている。また、第1リード部12Aの第1端子部53Aは、第2リード部12Bの第2端子部53Bよりも外側(封止樹脂23の周縁23a側)に位置するとともに、その隣接する第2端子部53Bに対して封止樹脂23の周縁方向にずれて配置されている。さらに、第2リード部12Bの第2端子部53Bは、第3リード部12Cの第3端子部53Cよりも外側(封止樹脂23の周縁23a側)に位置するとともに、その隣接する第3端子部53Cに対して封止樹脂23の周縁方向にずれて配置されている。なお、封止樹脂23の周縁方向とは、封止樹脂23の周縁23aを構成する辺に沿う方向をいう。
なお、ダイパッド11およびリード部12A、12B、12Cは、上述したリードフレーム10から作製されたものである。このダイパッド11およびリード部12A、12B、12Cの構成は、半導体装置20に含まれない領域を除き、上述した図1乃至図4に示すものと同様であるため、ここでは詳細な説明を省略する。
また、半導体素子21としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子21は、各々ボンディングワイヤ22が取り付けられる複数の電極21aを有している。また、半導体素子21は、例えばダイボンディングペースト又はめっき等の接着剤24により、ダイパッド11の表面に固定されている。
各ボンディングワイヤ22は、例えば金、銅等の導電性の良い材料からなっている。各ボンディングワイヤ22は、それぞれその一端が半導体素子21の電極21aに接続されるとともに、その他端が各リード部12A、12B、12Cの内部端子15にそれぞれ接続されている。なお、内部端子15には、ボンディングワイヤ22と密着性を向上させるめっき部25が設けられている。
なお、半導体装置20の角部近傍に設けられた、内部領域51B、51Cを有していない第2リード部12Bおよび第3リード部12Cに関しては、それぞれ第2端子部53Bおよび第3端子部53Cの表面に、直接ボンディングワイヤ22が接続されている。当該第2端子部53Bおよび第3端子部53Cは、例えばグランド端子として用いられても良い。
封止樹脂23としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはPPS樹脂等の熱可塑性樹脂を用いることができる。封止樹脂23全体の厚みは、300μm〜2700μm程度とすることができる。また、封止樹脂23の一辺(半導体装置20の一辺)は、例えば8mm〜16mmすることができる。なお、図5において、封止樹脂23のうち、ダイパッド11およびリード部12A、12B、12Cよりも表面側に位置する部分の表示を省略している。
リードフレームの製造方法
次に、図1乃至図4に示すリードフレーム10の製造方法について、図7(a)−(f)を用いて説明する。なお、図7(a)−(f)は、リードフレーム10の製造方法を示す断面図(図2に対応する図)である。
まず図7(a)に示すように、平板状の金属基板31を準備する。この金属基板31としては、銅、銅合金、42合金(Ni42%のFe合金)等の金属からなる基板を使用することができる。なお金属基板31は、その両面に対して脱脂等を行い、洗浄処理を施したものを使用することが好ましい。
次に、金属基板31の表裏全体にそれぞれ感光性レジスト32a、33aを塗布し、これを乾燥する(図7(b))。なお感光性レジスト32a、33aとしては、従来公知のものを使用することができる。
続いて、この金属基板31に対してフォトマスクを介して露光し、現像することにより、所望の開口部32b、33bを有するエッチング用レジスト層32、33を形成する(図7(c))。
次に、エッチング用レジスト層32、33を耐腐蝕膜として金属基板31に腐蝕液でエッチングを施す(図7(d))。これにより、ダイパッド11および複数のリード部12A、12B、12Cの外形(図1および図3参照)が形成される。なお、腐蝕液は、使用する金属基板31の材質に応じて適宜選択することができ、例えば、金属基板31として銅を用いる場合、通常、塩化第二鉄水溶液を使用し、金属基板31の両面からスプレーエッチングを行うことができる。
その後、エッチング用レジスト層32、33を剥離して除去する(図7(e))。
なお、上記においては、金属基板31の両面側からスプレーエッチングを行う場合を例にとって説明したが、これに限られるものではない。例えば、金属基板31の片面ずつ2段階のスプレーエッチングを行っても良い。具体的には、まず所定のパターンをもつエッチング用レジスト層32、33を形成し(図7(c)参照)、その後、金属基板31の裏面側に耐エッチング性のある封止層を設け、この状態で金属基板31の表面側のみエッチングを実施する。次いで、当該裏面側の封止層を剥離し、金属基板31の表面側に封止層を設ける。このとき、表面側の封止層は、エッチング加工された金属基板31の表面側の凹部内にも進入する。続いて、金属基板31の露出した裏面のみをエッチングし、その後表面側の封止層を剥離することにより、ダイパッド11および複数のリード部12A、12B、12Cの外形が形成される。このように金属基板31の片面ずつスプレーエッチングを行うことにより、リード部12A、12B、12Cの変形を回避しやすいという効果が得られる。
次に、ボンディングワイヤ22と内部端子15との密着性を向上させるため、内部端子15にメッキ処理を施し、めっき部25を形成する(図7(f))。この場合、選択されるメッキ種は、ボンディングワイヤ22との密着性を確保できればその種類は問わないが、たとえばAgやAuなどの単層めっきでもよいし、Ni/PdやNi/Pd/Auがこの順に積層される複層めっきでもよい。また、めっき部25は、リード部12A、12B、12Cのうちボンディングワイヤ22との接続部のみに施してもよいし、リードフレーム10の全面に施してもよい。
このようにして、図1乃至図4に示すリードフレーム10が得られる。
半導体装置の製造方法
次に、図5および図6に示す半導体装置20の製造方法について、図8(a)−(e)を用いて説明する。
まず、例えば図7(a)−(f)に示す方法により、リードフレーム10を作製する(図8(a))。
次に、リードフレーム10のダイパッド11上に、半導体素子21を搭載する。この場合、例えばダイボンディングペースト又はめっき等の接着剤24を用いて、半導体素子21をダイパッド11上に載置して固定する(ダイアタッチ工程)(図8(b))。
次に、半導体素子21の各電極21aと、各リード部12A、12B、12Cのめっき部25(内部端子15)とを、それぞれボンディングワイヤ(導電部材)22によって互いに電気的に接続する(ワイヤボンディング工程)(図8(c))。
次に、リードフレーム10に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止樹脂23を形成する(図8(d))。このようにして、リードフレーム10、半導体素子21、リード部12A、12B、12Cおよびボンディングワイヤ22を封止する。
次に、各半導体素子21間の封止樹脂23をダイシングすることにより、リードフレーム10を各半導体装置20毎に分離する。この際、例えばダイヤモンド砥石からなるブレード(図示せず)を回転させながら、各半導体装置20間のリードフレーム10および封止樹脂23を切断しても良い。
このようにして、図5および図6に示す半導体装置20が得られる(図8(e))。
以上説明したように、本実施の形態によれば、第1リード部12A、第2リード部12Bおよび第3リード部12Cは、支持リード13に沿ってこの順番に繰り返し配置されている。また、第1端子部53Aは、第2端子部53Bよりも外側に位置するとともに、その隣接する第2端子部53Bに対して支持リード13の長手方向にずれて配置されている。さらに、第2端子部53Bは、第3端子部53Cよりも外側に位置するとともに、その隣接する第3端子部53Cに対して支持リード13の長手方向にずれて配置されている。
このように、端子部53A、53B、53Cを3列に配置することにより、外部の実装基板(図示せず)に接続される外部端子17A、17B、17Cの数(ピン数)を増やすとともに、各外部端子17A、17B、17C間の距離を十分に確保することができる。
変形例
次に、図9乃至図17により、本実施の形態によるリードフレームの変形例について説明する。図9乃至図17において、図1乃至図8に示す実施の形態と同一部分には同一の符号を付して、詳細な説明は省略する。
変形例1
図9は、本実施の形態の変形例(変形例1)を示す部分拡大平面図(図4に対応する図)である。図9において、図1乃至図8に示す実施の形態と異なり、第2端子部53Bの平面形状を楕円形(小判形)としている。この場合、第2端子部53Bの外周のうち、内部領域51B側(ダイパッド11側)と外部領域52B側(支持リード13側)との両方に円弧形状部分が設けられている。また、第3端子部53Cの平面形状は、半円と長方形とを合わせた形状であり、円弧形状部分は、外部領域52C側(支持リード13側)に設けられている。これにより、隣接する端子部53A、53B、53C間の間隔(ピッチ)dを更に拡げることができるので、外部端子17A、17B、17C上の半田が他の外部端子17A、17B、17C上の半田と短絡する不具合(半田ブリッジ)をより確実に防止することができる。
変形例2
図10は、本実施の形態の変形例(変形例2)を示す部分拡大平面図(図4に対応する図)である。図10において、第2端子部53Bだけでなく、第3端子部53Cの平面形状を楕円形(小判形)とした点が、図9(変形例1)と異なっている。すなわち、第3端子部53Cの外周のうち、内部領域51C側(ダイパッド11側)と外部領域52C側(支持リード13側)との両方に円弧形状部分が設けられている。これにより、図9(変形例1)おける効果に加え、半導体装置20を実装する際、外部端子17Cに付着した溶融半田が内部領域51C側(ダイパッド11側)に流れにくくする効果も得られる。
変形例3
図11は、本実施の形態の変形例(変形例3)を示す部分拡大平面図(図3に対応する図)である。図11において、ダイパッド11の裏面外周に沿って薄肉部11aが形成されている点が、図1乃至図8に示す実施の形態と異なっている。この場合、薄肉部11aは、ダイパッド11および複数のリード部12A、12B、12Cの外形を形成する際(図7(e)参照)、ハーフエッチングによって形成される。このように、ダイパッド11の裏面外周に沿って薄肉部11aを設けたことにより、ダイパッド11と封止樹脂23との密着性を更に高めることができる。
変形例4
図12は、本実施の形態の変形例(変形例4)を示す部分拡大平面図(図3に対応する図)である。図12において、ダイパッド11の表面外周に沿って、めっき部26が形成されている(図12の斜線部)。このように、ダイパッド11にめっき部26を形成したことにより、半導体素子21をダイパッド11に固定する際(図8(b))、ダイボンディングペースト又はめっき等の接着剤24がダイパッド11から流れ出る不具合を防止することができる。また、このめっき部26をグランド端子等の端子として用いることもできる。さらに、ダイパッド11の周囲に沿って複数の貫通口11bが形成されている。この貫通口11b内に封止樹脂23(後述)が進入することにより、ダイパッド11と封止樹脂23とを確実に密着させることができる。
変形例5
図13は、本実施の形態の変形例(変形例5)を示す部分拡大平面図(図3に対応する図)である。図13において、支持リード13の長手方向各端部に設けられた第2リード部12Bおよび第3リード部12Cは、それぞれ内部領域51B、51Cを有している。これらリード部12B、12Cの内部領域51B、51Cは、各単位リードフレーム10aでそれぞれ吊りリード14に直接連結されている。この場合、リード部12B、12Cを例えばグランド端子として用いることができる。なお、支持リード13の長手方向端部に第1リード部12Aを設け、この第1リード部12Aを吊りリード14に連結しても良い。
変形例6
図14は、本実施の形態の変形例(変形例6)を示す部分拡大平面図(図3に対応する図)である。図14において、ダイパッド11の表面に、ダイボンディングペースト又はめっき等の接着剤24の流れを止める流れ止め凹部11cが形成されている。流れ止め凹部11cは、ダイパッド11の一辺に沿って複数個配置されている。この流れ止め凹部11cは、ハーフエッチングにより表面側から薄肉化されることによって形成されたものである。なお、流れ止め凹部11cの平面形状は、例えばX字状(十字状)のほか、L字状、T字状、円形状、環形状又は多角形状としても良い。このように流れ止め凹部11cを設けたことにより、半導体素子21をダイパッド11に固定する際(図8(b))、接着剤24がダイパッド11から流れ出る不具合を防止することができる。
変形例7
図15は、本実施の形態の変形例(変形例7)を示す部分拡大平面図(図3に対応する図)である。図15において、図1乃至図8に示す実施の形態と異なり、ダイパッド11と、リード部12A、12B、12Cとの間に、接続バー41が配置されている。この接続バー41は、X方向又はY方向に沿って一直線状に延びており、その長手方向両端部は、それぞれ吊りリード14に連結されている。また接続バー41には、複数の第4端子部18が所定間隔を空けて連結されている。各第4端子部18の表面には、ボンディングワイヤ22が接続される内部端子15が形成され、各第4端子部18の裏面には、外部の実装基板(図示せず)に接続される外部端子17Dが形成されている。この場合、各第4端子部18は、接続バー41に対して外側(支持リード13側)に突出しているが、これに限らず接続バー41に対して内側(ダイパッド11側)に突出していても良い。なお、半導体装置20の製造時に封止樹脂23によって樹脂封止された後(図8(d))、接続バー41の一部又は全部は、裏面側から例えばエッチング又はダイシングにより除去される。これにより、複数の第4端子部18がそれぞれ個別に分離される。このように端子部53A、53B、53C、18を4列に配置することにより、外部端子17A、17B、17C、17Dの数(ピン数)を更に増やすことができる。また、第4端子部18(外部端子17D)を接続バー41とは別途設けるのではなく、接続バー41の一部を除去した後、接続バー41の残部を第4端子部18として用いてもよい。
変形例8
図16(a)〜(c)は、本実施の形態の変形例(変形例8)を示す部分拡大底面図である。このうち図16(a)は、第1端子部53Aの裏面(外部端子17A)の周囲を示す図であり、図16(b)は、第2端子部53Bの裏面(外部端子17B)の周囲を示す図であり、図16(c)は、第3端子部53Cの裏面(外部端子17C)の周囲を示す図である。図16(a)〜(c)中、網掛けされた領域は、裏面側からハーフエッチングにより薄肉化されている領域を示している。
図16(a)において、第1端子部53Aの側方(第1リード部12Aの長さ方向に垂直な方向)の位置PC1、PB1における、第3リード部12Cの外部領域52C又は第2リード部12Bの外部領域52Bの厚みをtとする。また、図16(b)において、第2端子部53Bの側方(第2リード部12Bの長さ方向に垂直な方向)の位置PA1、PC2における、第1リード部12Aの内部領域51A又は第3リード部12Cの外部領域52Cの厚みをtとする。さらに、図16(c)において、第3端子部53Cの側方(第3リード部12Cの長さ方向に垂直な方向)の位置PB2、PA2における、第2リード部12Bの内部領域51B又は第1リード部12Aの内部領域51Aの厚みをtとする。このとき、t>t>tという関係が成り立つ。
また、図16(a)において、第1リード部12Aの第1端子部53Aに隣接する位置PA3(第1リード部12Aの長さ方向に隣接する位置)における、内部領域51Aの厚みをtとする。また、図16(b)において、第2リード部12Bの第2端子部53Bに隣接する位置PB3、PB4(第2リード部12Bの長さ方向に隣接する位置)における、内部領域51B又は外部領域52Bの厚みをtとする。さらに、図16(c)において、第3リード部12Cの第3端子部53Cに隣接する位置PC3、PC4(第3リード部12Cの長さ方向に隣接する位置)における、内部領域51C又は外部領域52Cの厚みをtとする。このとき、t>t>tという関係が成り立つ。
このように、各リード部12A、12B、12Cは、根元側(支持リード13側)から先端側(ダイパッド11側)へ向けて徐々に厚みが薄くなっている。これにより、リード部12A、12B、12Cの根元側(支持リード13側)の強度を高め、リード部12A、12B、12Cの変形を防止することができる。
図16(a)に示すように、順に並んで配置されたリード部12A、12C、12Bにおいて、第1リード部12Aの第1端子部53Aと第2リード部12Bの第2端子部53Bとの間に位置する第3リード部12Cの外部領域52Cに、外部領域52Cの他の部分よりも幅が広い幅広部52wが形成されている。また、図16(b)に示すように、順に並んで配置されたリード部12B、12A、12Cにおいて、第2リード部12Bの第2端子部53Bと第3リード部12Cの第3端子部53Cとの間に位置する第1リード部12Aの内部領域51Aに、内部領域51Aの他の部分よりも幅が広い幅広部51wが形成されている。このように、内部領域51A、外部領域52Cにそれぞれ幅広部51w、52wを設けたことにより、リード部12A、12Cの強度を高め、リード部12A、12Cの変形を防止することができる。
図16(a)に示すように、支持リード13と単位リードフレーム10aの外周部との間に、補強領域13a(二点鎖線)が設けられている。補強領域13aは、支持リード13から内側(ダイパッド11側)に延出するとともに、第2リード部12Bと第3リード部12Cとの間に延びて第2リード部12Bと第3リード部12Cとを連結している。この場合、補強領域13aは、裏面側からハーフエッチングにより薄肉に形成されているが、これに限らず、薄肉化されることなく支持リード13と同一の厚みを有していても良い。このように、補強領域13aを設けたことにより、リード部12B、12Cの根元の強度を高め、リード部12B、12Cの変形を防止することができる。
図16(b)に示すように、第2端子部53Bの外部端子17Bは、先端側(ダイパッド11側)に位置する先端側周縁部53sと、根元側(支持リード13側)に位置する根元側周縁部53tとを有している。先端側周縁部53sおよび根元側周縁部53tは、それぞれ円弧状部分を有しており、先端側周縁部53sの円弧状部分の曲率半径は、根元側周縁部53tの円弧状部分の曲率半径よりも小さくなっている。これにより、半導体装置20を外部の実装基板(図示せず)に実装する際に用いる導電性接合部、例えば半田ペーストの流れ方向を制御することが可能となり、外部端子17A、17B、17C間の短絡を防ぐことができる。具体的には、先端側周縁部53sの円弧状部分の曲率半径は、例えば30μm〜70μmであり、根元側周縁部53tの円弧状部分の曲率半径は、例えば100μm〜250μmである。なお、第3端子部53Cの外部端子17Cの形状についても同様である(図16(c)参照)。
図17は、図16(a)のXVII−XVII線断面図である。図17に示すように、第1リード部12Aの第1端子部53Aは、その両側面が内方に向けて湾曲した形状を有している。外部端子17Aの幅wA2は、第1端子部53Aの表面の幅wA1よりも広くなっている。これにより、互いに隣接する第1リード部12Aと、第2リード部12B又は第3リード部12Cとの間隔を狭めた場合であっても、外部端子17Aの面積を広く確保することができ、外部端子17Aと外部の実装基板(図示せず)とを確実に接続することができる。なお、第2リード部12Bの第2端子部53Bおよび第3リード部12Cの第3端子部53Cについても、同様に、その両側面が内方に向けて湾曲した形状を有しており、かつ外部端子17B、17Cの幅が第2端子部53B、第3端子部53Cの表面の幅よりも広くなっている。
上記実施の形態および変形例に開示されている複数の構成要素を必要に応じて適宜組合せることも可能である。あるいは、上記実施の形態および変形例に示される全構成要素から幾つかの構成要素を削除してもよい。
10 リードフレーム
10a 単位リードフレーム
11 ダイパッド
12A 第1リード部
12B 第2リード部
12C 第3リード部
13 支持リード(支持部材)
14 吊りリード
15 内部端子
17A、17B、17C 外部端子
20 半導体装置
21 半導体素子
22 ボンディングワイヤ(導電部材)
23 封止樹脂
24 接着剤
25 めっき部
51A、51B、51C 内部領域
52B、52C 外部領域
53A 第1端子部
53B 第2端子部
53C 第3端子部

Claims (12)

  1. 半導体装置用のリードフレームであって、
    半導体素子が搭載されるダイパッドと、
    前記ダイパッド周囲に設けられ、それぞれ第1端子部を含む複数の第1リード部と、
    前記ダイパッド周囲に設けられ、それぞれ第2端子部を含む複数の第2リード部と、
    前記ダイパッド周囲に設けられ、それぞれ第3端子部を含む複数の第3リード部とを備え、
    前記第1リード部、前記第2リード部および前記第3リード部は、それぞれ支持リードに支持され、
    前記第1リード部の前記第1端子部は、前記第2リード部の前記第2端子部よりも外側に位置するとともに、当該第1リード部に隣接する第2リード部の前記第2端子部に対して前記支持リードの長手方向にずれて配置され、
    前記第2リード部の前記第2端子部は、前記第3リード部の前記第3端子部よりも外側に位置するとともに、当該第2リード部に隣接する第3リード部の前記第3端子部に対して前記支持リードの長手方向にずれて配置され
    前記第1リード部、前記第2リード部および前記第3リード部は、前記支持リードに沿ってこの順番に繰り返し配置され、
    前記第1リード部、前記第2リード部および前記第3リード部は、それぞれ前記第1端子部、前記第2端子部および前記第3端子部から前記ダイパッド側に延びる内部領域を有し、
    前記第2リード部および前記第3リード部は、それぞれ前記第2端子部および前記第3端子部から前記支持リード側に延びる外部領域を有し、
    前記第1リード部および前記第3リード部は、それぞれ平面から見て前記支持リードに対して垂直な方向に延びる垂直領域と、前記支持リードに対して傾斜して延びる傾斜領域とを有し、
    前記第2リード部は、平面から見て前記支持リードに対して垂直な方向に延びる垂直領域を有し、
    前記第1リード部、前記第2リード部および前記第3リード部の前記内部領域のうち、前記第1端子部、前記第2端子部または前記第3端子部との連結部分は、それぞれ前記垂直領域となっており、
    前記第2リード部および前記第3リード部の前記外部領域のうち、少なくとも前記第2端子部または前記第3端子部との連結部分は、それぞれ前記垂直領域となっており、
    前記第1リード部の前記内部領域が、前記支持リードに対して垂直な方向において、前記第2端子部と前記第3端子部との間に前記傾斜領域を有し、
    前記第3リード部の前記外部領域が、前記支持リードに対して垂直な方向において、前記第1端子部と前記第2端子部との間に前記傾斜領域を有することを特徴とするリードフレーム。
  2. 前記第1リード部の前記第1端子部の中心と、当該第1リード部に隣接する第2リード部の前記第2端子部の中心と、当該第2リード部に隣接する第3リード部の前記第3端子部の中心とが一直線上に並んでいることを特徴とする請求項1記載のリードフレーム。
  3. 前記第1端子部、前記第2端子部および前記第3端子部の外周は、それぞれ平面円弧形状部分を有することを特徴とする請求項1又は2記載のリードフレーム。
  4. 前記複数の第1リード部、前記複数の第2リード部および前記複数の第3リード部は、前記支持リードの長手方向中央部を中心として線対称に配置されていることを特徴とする請求項1乃至のいずれか一項記載のリードフレーム。
  5. 前記ダイパッドは、吊りリードを介して前記支持リードに連結支持されており、前記複数の第1リード部、前記複数の第2リード部および前記複数の第3リード部のうち、前記支持リードの長手方向端部近傍に位置するリード部は、前記吊りリードに連結されていることを特徴とする請求項1乃至のいずれか一項記載のリードフレーム。
  6. 前記ダイパッドの表面外周に沿って、めっき部が形成されていることを特徴とする請求項1乃至のいずれか一項記載のリードフレーム。
  7. 前記ダイパッドと、前記第1リード部、前記第2リード部および前記第3リード部との間に接続バーが配置され、前記接続バーに、複数の第4端子部が連結されていることを特徴とする請求項1記載のリードフレーム。
  8. 前記ダイパッドの裏面外周に沿って薄肉部が形成されていることを特徴とする請求項1乃至のいずれか一項記載のリードフレーム。
  9. 前記ダイパッドの表面に、前記ダイパッドと前記半導体素子とを固定する接着剤の流れを止める流れ止め凹部が形成されていることを特徴とする請求項1乃至のいずれか一項記載のリードフレーム。
  10. 半導体装置であって、
    ダイパッドと、
    前記ダイパッド周囲に設けられ、それぞれ第1端子部を含む複数の第1リード部と、
    前記ダイパッド周囲に設けられ、それぞれ第2端子部を含む複数の第2リード部と、
    前記ダイパッド周囲に設けられ、それぞれ第3端子部を含む複数の第3リード部と、
    前記ダイパッド上に搭載された半導体素子と、
    前記半導体素子と、前記第1リード部、前記第2リード部および前記第3リード部とをそれぞれ電気的に接続する導電部材と、
    前記ダイパッドと、前記第1リード部と、前記第2リード部と、前記第3リード部と、前記半導体素子と、前記導電部材とを封止する封止樹脂とを備え、
    前記第1リード部の前記第1端子部は、前記第2リード部の前記第2端子部よりも外側に位置するとともに、当該第1リード部に隣接する第2リード部の前記第2端子部に対して前記封止樹脂の周縁方向にずれて配置され、
    前記第2リード部の前記第2端子部は、前記第3リード部の前記第3端子部よりも外側に位置するとともに、当該第2リード部に隣接する第3リード部の前記第3端子部に対して前記封止樹脂の周縁方向にずれて配置され
    前記第1リード部、前記第2リード部および前記第3リード部は、前記封止樹脂の周縁に沿ってこの順番に繰り返し配置され、
    前記第1リード部、前記第2リード部および前記第3リード部は、それぞれ前記第1端子部、前記第2端子部および前記第3端子部から前記ダイパッド側に延びる内部領域を有し、
    前記第2リード部および前記第3リード部は、それぞれ前記第2端子部および前記第3端子部から前記封止樹脂の周縁側に延びる外部領域を有し、
    前記第1リード部および前記第3リード部は、それぞれ平面から見て前記封止樹脂の周縁に対して垂直な方向に延びる垂直領域と、前記封止樹脂の周縁に対して傾斜して延びる傾斜領域とを有し、
    前記第2リード部は、平面から見て前記封止樹脂の周縁に対して垂直な方向に延びる垂直領域を有し、
    前記第1リード部、前記第2リード部および前記第3リード部の前記内部領域のうち、前記第1端子部、前記第2端子部または前記第3端子部との連結部分は、それぞれ前記垂直領域となっており、
    前記第2リード部および前記第3リード部の前記外部領域のうち、少なくとも前記第2端子部または前記第3端子部との連結部分は、それぞれ前記垂直領域となっており、
    前記第1リード部の前記内部領域が、前記封止樹脂の周縁に対して垂直な方向において、前記第2端子部と前記第3端子部との間に前記傾斜領域を有し、
    前記第3リード部の前記外部領域が、前記封止樹脂の周縁に対して垂直な方向において、前記第1端子部と前記第2端子部との間に前記傾斜領域を有することを特徴とする半導体装置。
  11. 請求項1乃至のいずれか一項記載のリードフレームの製造方法であって、
    金属基板を準備する工程と、
    前記金属基板をエッチング加工することにより、前記金属基板に前記ダイパッド、前記複数の第1リード部、前記複数の第2リード部および前記複数の第3リード部を形成する工程とを備えたことを特徴とするリードフレームの製造方法。
  12. 半導体装置の製造方法であって、
    請求項1乃至のいずれか一項記載のリードフレームを準備する工程と、
    前記リードフレームの前記ダイパッド上に前記半導体素子を搭載する工程と、
    前記半導体素子と、前記第1リード部、前記第2リード部および前記第3リード部とを導電部材により電気的に接続する工程と、
    前記ダイパッドと、前記複数の第1リード部と、前記複数の第2リード部と、前記複数の第3リード部と、前記半導体素子と、前記導電部材とを封止樹脂により封止する工程とを備えたことを特徴とする半導体装置の製造方法。
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JP7215110B2 (ja) * 2018-11-27 2023-01-31 大日本印刷株式会社 リードフレームおよび半導体装置
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246447A (ja) * 1996-03-12 1997-09-19 Hitachi Ltd 半導体装置及びその製造方法
JP3292082B2 (ja) * 1997-03-10 2002-06-17 松下電器産業株式会社 ターミナルランドフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP3003653B2 (ja) * 1997-11-27 2000-01-31 日本電気株式会社 ボールグリッドアレイ型半導体装置
JP2004214233A (ja) * 2002-12-26 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
JP4533875B2 (ja) * 2006-09-12 2010-09-01 株式会社三井ハイテック 半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法
JP4531073B2 (ja) * 2007-03-20 2010-08-25 三洋電機株式会社 半導体装置
JP2010010634A (ja) * 2008-06-30 2010-01-14 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置の製造方法
US20110140253A1 (en) * 2009-12-14 2011-06-16 National Semiconductor Corporation Dap ground bond enhancement
JP2013069741A (ja) * 2011-09-21 2013-04-18 Renesas Electronics Corp リードフレーム、半導体装置、リードフレームの製造方法及び半導体装置の製造方法

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