JPH04179255A - Ｌｃｃ型半導体装置およびその製造方法 - Google Patents

Ｌｃｃ型半導体装置およびその製造方法

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JPH04179255A
JPH04179255A JP2307704A JP30770490A JPH04179255A JP H04179255 A JPH04179255 A JP H04179255A JP 2307704 A JP2307704 A JP 2307704A JP 30770490 A JP30770490 A JP 30770490A JP H04179255 A JPH04179255 A JP H04179255A
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lcc
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external electrode
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Yoshifumi Moriyama
森山　好文
Hideo Miyauchi
宮内　秀男
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＬＣＣ型半導体装置およびその製造方法に関す
る。
〔従来の技術〕
従来のリードレスチップキャリア（ＬＣＣ）型半導体装
置は、セラミックス基板あるいはカラスエポキシ基板等
の配線基板上に半導体素子を実装し、セラミックキャッ
プあるいはチップコート樹脂で封止する構造を有してお
り、基板周縁部には導体により外部電極か形成されてい
た。第３図は、従来のＬＣＣ基板の一例としてガラスエ
ポキシ基板を用いた場合の構造概略を示している。ガラ
スエポキシ基板］上に、導体層２による外部電極３とス
テッチランド４が形成され、通常７配線部には導体保護
層９か形成され、基板の半導体素子のラウンｌ−ラン１
〜６として、サクリ加工により凹部か形成される。また
、半導体素子実装時のコーチインク樹脂の流れ防止用と
して、樹脂枠１０あるいは樹脂印刷によるタムか形成さ
れる。第４図は、半導体素子１１を実装したＬ　ＣＣ型
半導体装置を示す断面概略図である。樹脂枠］０は、０
．３〜０．８朋厚程度のガラスエポキシ基板を金型で打
ち抜くことによって形成され、接着剤を用いて加圧プレ
スすることによって基板と接着される。
〔発明か解決しようとする課題〕
従来のガラスエポキシ基板を用いたＬＣＣ基板ては、半
導体素子実装時のチップコート樹脂か、周囲の外部電極
に至らない様にするなめ、チップ＝１−１〜樹脂の流れ
止めが必要とされていたが、樹脂枠を用いた場合、樹脂
枠の幅が約１　ｍｍであるのに加えて、樹脂枠の基板上
への搭載精度を±０．５ｍｍ程度見込む必要があった。
従って、樹脂の流れ止めの目的で、半導体素子のステッ
ヂランドから外部電極の間に２■幅のスペースが必要と
され、小型化の妨げとなっていた。また、従来の構造と
するためには、導体保護層を形成する工程と、樹脂枠を
取り付ける工程が、必要であり、基板製造コス１−の増
加となっていた。
〔課題を解決するだめの手段〕
本発明のＬＣＣ型半導体装置は、半導体素子を搭載する
マウントランド、ボンディングワイヤ接続用のステッチ
ランドを有する内部電極および周辺部に設けられた外部
電極を有するＬ　ＣＣ基板と、前記内部電極の一部およ
び外部電極」二部をほぼ完全に被覆する枠状の樹脂膜と
、前記樹脂膜の内側に充填された封止樹脂とを有すると
いうものである。
又、本発明のＬ　ＣＣ型半導体装置の製造方法は、絶縁
基板の所定領域を囲んで複数のスルーホールおよび前記
スルーホールに接続された内部電極を形成する工程と、
前記スルーホールとその近傍に樹脂膜を被着する工程と
、前記絶縁基板の所定領域に凹部を形成する工程と、前
記凹部に半導体素子をマウントし、前記半導体素子のボ
ンデインク゛パッｌ〜と前記内部電極とをホンディング
ワイヤで接続する工程と、前記半導体素子表面を覆って
樹脂封止する工程と、前記スルーホールを結ぶ領域で切
断して個片化する工程とを有するというものである。
〔実施例〕
次に本発明について図面を参照して説明する。
第］ＩＥＩ（ａ）、（ｂ）は本発明のＬＣＣ型半導体装
置の一実施例の概略を示す平面図および断面図である。
カラスエポキシ基板１上に、ワイヤーボンディング接続
用のステッチランド４およびｒ、　ｃ　ｃの半田実装用
の外部電極３を導体層２によって形成し、外部電極３の
上部は樹脂膜５によってほぼ完全に覆われている。外部
電極の上部がほぼ完全に枠状の樹脂膜５〈従来例の導体
保護膜９に相当する）て覆われていることもあって従来
のように流れ止め用の樹脂枠１０を導体保護層９の外に
必要とすることはない。
第２図（ａ、　）へ・（ｃ）は本発明１−　ＣＣ型半導
体装置の製造方法の一実施例を説明するための工程順断
面図である。
まず第２図（ａ、　）に示すように、０．５〜・１゜０
ｍｍ厚のガラスエポキシ基板１に円形又は楕円形のスル
ーホール用の穴を複数個設ける。この孔て長方形の領域
を囲むようにする。次に、導体層２を被着しパターニン
グしてスルーホール７とス１へライブ状に前述の長方形
の領域に向って延びる内部型ｉ（第１図の１５）を形成
する。内部電極１５の先端はステッチラン１−であり、
他端はスルーホール７に接続されている。次に第２図（
ｂ）に示すように、サクリ加工により前述の長方形の領
域に凹部６を設けてマウン１へランドとする。
次にスルーホール７とその近傍上に枠状の樹脂膜５を形
成する。ここで樹脂膜５は、ドライフィルムレシス１〜
等のフィルム状の樹脂膜を被着し、フォトリソグラフィ
ー工程によりパターニングして形成され導体層の保護と
スルーホールの被覆の役割りをしている。スルーホール
の径を０３〜１．０ｍｍに形成しておけは、通常のガラ
スエボキシ基板に用いられる６０〜１５０１１ｒｎ厚の
ドライフィルムレジストてスルーホールを被覆すること
かできる。スルーホールかトライフィルムレジストて埋
まることはない。
次に、第２図（ｃ）に示すように、マウン１へランドに
半導体樹脂１１をマウント材１４で接着し、ボンディン
グワイヤドとステッチラント間をボンディングワイヤ１
２て接続する。次に、チップコート樹脂１３で封止する
。このとき樹脂膜５のトにチップコート樹脂か被着しな
い方か好ましいが、着下被着しても差支えない。次に、
隣接する複数のスルーホールの中心（２点線で示す）を
結ぶ線−にでカラスエポキシ基板、導体膜および樹脂膜
（場合によりチップコート樹脂も）を切断して個片化す
ると第１図に示したり、　ＣＣ型半導体装置が得らノ′
しる。
スルーホールを樹脂膜で被覆した状態でチップコー１−
を行なってから個片化するので、樹脂止め用の枠が不要
となる。
〔発明の効果〕
以上説明したように本発明は、外部電極となるスルーホ
ール上部を樹脂膜により被覆したために、従来用いられ
ていた樹脂止め用の枠か不要となり、価格の低減か可能
となると同時に、樹脂止め用の枠を搭載するスペースか
不要となるために、小型化が可能となる。
従来Ｌ　ＣＣ型半導体装置は］−２〜１５ｍｍ四方程度
の大きさであったか、本発明により、周囲より２　ｍｍ
幅のスペースが不要になるので、２５％〜３０％の所要
面積の削減がなされる。
【図面の簡単な説明】
第１図（ａ）は本発明Ｌ　ＣＣ型半導体装置の一実施例
においてチップコート樹脂を除いて示す平面図、第１図
（１））は一実施例の断面図、第２図（ａ）〜（Ｃ）は
本発明のＬＣＣ型半導体装置の製造方法の一実施例にお
ける工程順断面図、第３図（ａ）は従来例のｒ＝　ｃ　
ｃ型半導体装置に使用されるｒ、　ｃ　ｃ基板の平面図
、第３図（ｂ）は第３図（ａ、　）のＸ−Ｘ線断面図、
第４図は従来例の１、＋　ｃ　ｃ型半導体装置の断面図
である。 １・・・ガラスエポキシ基板、２　・導体層、３　・外
部電極、４・・ステッチラン１〜．５・・樹脂膜、６・
・ラウン１〜ランド、７・スルーホール、８・・・樹脂
ダム、９・・導体保護層、１０・・・樹脂枠、］１・・
・半導体素子、１２　・ボンデインクワイヤ、］３・・
・チップヨーｌ−樹脂、１４・ラウン１〜剤、１５・・
内部電極。

Claims (1)

  1. 【特許請求の範囲】 １、半導体素子を搭載するマウントランド、ボンディン
    グワイヤ接続用のステッチランドを有する内部電極およ
    び周辺部に設けられた外部電極を有するＬＣＣ基板と、
    前記内部電極の一部および外部電極上部をほぼ完全に被
    覆する枠状の樹脂膜と、前記樹脂膜の内側に充填された
    封止樹脂とを有することを特徴とするＬＣＣ型半導体装
    置。 ２、絶縁基板の所定領域を囲んで複数のスルーホールお
    よび前記スルーホールに接続された内部電極を形成する
    工程と、前記スルーホールとその近傍に樹脂膜を被着す
    る工程と、前記絶縁基板の所定領域に凹部を形成する工
    程と、前記凹部に半導体素子をマウントし、前記半導体
    素子のボンディングパッドと前記内部電極とをボンディ
    ングワイヤで接続する工程と、前記半導体素子表面を覆
    って樹脂封止する工程と、前記スルーホールを結ぶ領域
    で切断して個片化する工程とを有することを特徴とする
    ＬＣＣ型半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729437A (en) * 1994-06-22 1998-03-17 Seiko Epson Corporation Electronic part including a thin body of molding resin
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
EP1630955A3 (en) * 2004-08-30 2006-09-13 Fujitsu Media Devices Limited Surface acoustic wave device and manufacturing method of the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729437A (en) * 1994-06-22 1998-03-17 Seiko Epson Corporation Electronic part including a thin body of molding resin
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
EP1630955A3 (en) * 2004-08-30 2006-09-13 Fujitsu Media Devices Limited Surface acoustic wave device and manufacturing method of the same
US7301224B2 (en) 2004-08-30 2007-11-27 Fujitsu Media Devices Limited Surface acoustic wave device and manufacturing method of the same

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