CN101635264A - 制造半导体模块的方法 - Google Patents

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Abstract

一种制造半导体模块的方法，该半导体模块包括用封装树脂密封的半导体芯片，其中通过在阻焊剂图案的外边缘的外部从布线图案开始沿着阻焊剂图案的外边缘延伸的布线图案延伸部分，防止封装树脂从该外边缘的内部溢出。该方法包括：制备半导体芯片；制备具有连接部分、连接到连接部分的布线图案和阻焊剂的基板，其中布线图案的布线图案延伸部分延伸以与布线图案的一部分交叉，布线图案具有连接部分一侧的第一边缘和与连接部分一侧相反一侧的第二边缘，阻焊剂设置在连接部分的周边以覆盖布线图案，使得阻焊剂的外边缘在第二边缘一侧沿着布线图案延伸部分设置；在基板的阻焊剂的内部部分上安装半导体芯片；施加封装树脂以覆盖半导体芯片。

Description

制造半导体模块的方法
本分案申请是基于申请号为200710305585.8，申请日为2007年12月27日，发明名称为“半导体模块”的中国专利申请的分案申请。
技术领域
[0001]本发明涉及一种配置成用封装树脂密封安装在基板上的半导体芯片的半导体模块及其制造方法。具体地说，本发明涉及一种具有用于在用封装树脂密封半导体芯片时防止封装树脂从基板的预定区域溢出的结构的半导体模块及其制造方法。
背景技术
[0002]近年来，随着电子器件的厚度和尺寸的减小，越来越紧迫地需要减小构成电子器件的半导体模块的重量和厚度。用于满足这些需要的半导体模块安装方法之一是COB(Chip On Board，板上芯片)，该方法公知已在很多领域得到了实际应用。
[0003]通常，COB类型的半导体模块是这样构造的：半导体芯片安装和固定在已经形成了布线图案的基板上，然后该半导体芯片与布线图案连接，接着用封装树脂密封该半导体芯片以完全覆盖该半导体芯片、金引线和接合连接部分。半导体芯片与布线图案的连接例如通过金引线进行的引线接合来建立的。
[0004]作为封装树脂，通常具有可流动性的封装树脂如环氧树脂不仅用于密封所有部件，而且用于采用高产率生产方法如分配器方法或印刷方法。
[0005]但是，使用具有可流动性的封装树脂如环氧树脂存在封装树脂会流到不期望区域从而树脂区域不能形成在特定范围之内的缺点。这已经成为阻碍进一步降低尺寸的因素。
[0006]为了解决上述问题，过去提出了各种方法。它们包括例如在芯片的外围上形成丝制屏障以提供堤岸的方法，提供模具，将树脂浇入该模具中，然后树脂固化并去掉模具的方法，以及用涂敷在基板表面上的阻焊剂(solder resist)来形成堤岸形状的图案以提供阻挡结构的方法。
[0007]首先，采用阻焊剂的方法非常有效，因为这是没有额外的成本要素，而且阻焊剂可以很容易地在基板制造过程中形成。该结构例如在日本专利申请公开文本H11-135685中讨论。
[0008]图7A和7B示出具有在日本专利申请公开文本H11-135685中讨论的树脂阻挡结构的半导体模块的示意图。图7A是平面图，图7B是沿着图7A的线7B-7B的截面视图。
[0009]该半导体模块包括基板601、安装在基板上预定位置的半导体芯片607、将半导体芯片连接到基板上的布线图案603的接合引线608、用于密封半导体芯片和接合引线的封装树脂609。
[0010]基板601包括绝缘基板602和绝缘基板上的布线图案603，阻焊剂604形成在布线图案的上表面上。此外，焊料树脂604具有阻焊剂环形部分605和该阻焊剂环形部分的内部及外部区域上的阻焊剂去除部分606，该阻焊剂环形部分605形成为围绕半导体芯片和该半导体芯片与布线图案603之间的连接部分。也就是说，通过提供阻焊剂去除部分，在阻焊剂环形部分的外边缘形成台阶形状，由此通过在该台阶状部分中产生的表面张力抑制封装树脂的溢出。
[0011]日本专利申请公开文本2004-327851讨论了一种配置为用布线图案阻挡封装树脂的结构。
[0012]但是，在日本专利申请公开文本H11-135685中讨论的结构和制造方法存在以下缺点：在布线图案和阻焊剂环形部分彼此交叉的部分中以及该部分的附近，封装树脂倾向于从交叉部分溢出。
发明内容
[0013]作为努力研究和开发解决上述问题的方法的结果，本发明的发明人发现了一种如下所述的具有抑制封装树脂溢出的结构的半导体模块。
[0014]即，本发明的半导体模块至少包括半导体芯片、其上安装半导体芯片的基板、以及用于密封半导体芯片的封装树脂，在该基板上形成了阻焊剂和连接到半导体芯片的布线图案，其中阻焊剂被构图为具有开口，在该开口中设置安装半导体芯片的区域以及半导体芯片与布线图案之间的连接部分，阻焊剂还被构图为具有围绕安装半导体芯片的区域以及半导体芯片与布线图案之间的连接部分的外周边的外边缘，从而抑制封装树脂从该外边缘内部溢出，所述布线图案与阻焊剂图案交叉，而且该半导体模块还包括布线图案延伸部分，该布线图案延伸部分在阻焊剂图案的外边缘的外部从布线图案开始沿着阻焊剂图案的外边缘延伸，并且一直到阻焊剂图案的外边缘和一直到布线图案延伸部分的外边缘都填充了封装树脂。
根据本发明，提供了一种制造半导体模块的方法，包括以下步骤：制备半导体芯片；制备具有连接部分、连接到连接部分的布线图案和阻焊剂的基板，其中布线图案具有布线图案延伸部分，布线图案延伸部分延伸以与布线图案的一部分交叉，布线图案具有连接部分一侧的第一边缘和与连接部分一侧相反一侧的第二边缘，阻焊剂设置在连接部分的周边以覆盖布线图案，使得阻焊剂的外边缘在第二边缘一侧沿着布线图案延伸部分设置；在基板的阻焊剂的内部部分上安装半导体芯片；施加封装树脂以覆盖半导体芯片。
[0015]在本申请中，“布线图案延伸部分”是指从布线图案开始延伸的线形部分，并且包括该线形部分具有缝隙的情况。
[0016]根据本发明，可以提供一种可以可靠地抑制封装树脂的溢出，具有优异的制造稳定性，价格便宜而且产率增加的半导体模块。
[0017]通过下面参照附图对示例性实施例的描述，本发明的其它特征将变得明显。
附图说明
[0018]图1A和1B是示出可以适用本发明的第一实施例的示意图。
[0019]图2是示出可以适用本发明的布线图案延伸部分的示意图。
[0020]图3A、3B、3C是示出在可以适用本发明的第一实施例中抑制溢出的截面示意图。
[0021]图4是示出可以适用本发明的第二实施例的示意图。
[0022]图5是示出可以适用本发明的第三实施例的示意图。
[0023]图6是示出可以适用本发明的另一实施例的布线图案延伸部分的示意图。
[0024]图7A和7B是示出用于本发明的传统技术的示例的示意图。
[0025]图8是示出封装树脂倾向于从布线图案和阻焊剂环形部分彼此交叉的部分溢出的原因的图。
[0026]图9A、9B、9C是示出封装树脂倾向于从布线图案和阻焊剂环形部分彼此交叉的部分溢出的原因的截面图。
具体实施方式
[0027]在描述本发明的实施例之前描述导致本发明产生的环境。
[0028]在图7A和7B的配置中，封装树脂倾向于在布线图案和阻焊剂环形部分彼此交叉的部分以及在该部分附近溢出的原因尚不清楚，但是可以做如下假定。
[0029]在此，图8示出布线图案和阻焊剂图案彼此交叉的部分以及该部分的附近。图9A、9B、9C分别示出沿着图8中的线X1-X1的截面图、沿着图8中的线X2-X2的截面图、沿着图8中的线X3-X3的截面图。
[0030]阻焊剂膜正常形成为具有大约20μm到50μm的厚度。因此如图9A所示，形成在阻焊剂图案和阻焊剂去除部分之间的台阶形状基本上具有大约20μm到50μm的高度。因此，该台阶足以施加抑制封装树脂的流动所需要的表面张力。
[0031]但是如图7B和8所示，布线图案本身在布线图案与阻焊剂图案彼此交叉的部分中通常具有大约20μm到50μm的厚度。因此如图9C所示，出现了由于阻焊剂的趋平(leveling)特性而导致阻焊剂仅以很小的厚度形成在布线图案上的情况。通常，存在一个采用已形成的阻焊剂作为掩模在布线图案上形成镀金膜以提高引线的接合特性的步骤。在这种情况下，出现更难形成阻焊剂的台阶形状的情况。可以想到，封装树脂从所述交叉部分溢出是由于当在布线图案上难以形成阻焊剂的台阶形状时难以施加表面张力。
[0032]对布线图案和阻焊剂图案彼此交叉的部分的附近来说也是如此。在该交叉部分的影响下，朝着交叉部分的方向越来越难以令人满意地形成台阶形状，如图9B所示。
[0033]因此，如图8所示，存在这样一个区域，其中台阶形状难以形成在布线图案和阻焊剂环形部分彼此交叉的部分中以及该部分附近，而且可以想到，在该区域难以施加表面张力。可以想到，封装树脂溢出是因为难以形成台阶形状，并且不但在交叉部分而且该交叉部分附近都难以施加表面张力。
[0034]本发明的发明人发现通过提供从布线图案开始延伸的布线图案延伸部分，封装树脂被阻挡在阻焊剂外部，由此可以抑制封装树脂的溢出。其原因是：因为布线图案延伸部分的在阻焊剂的外边缘之外的外边缘上形成台阶形状，由该台阶形状施加表面张力，由此可以抑制封装树脂的溢出。
[0035]下面详细描述按照本发明的第一实施例的半导体模块的配置。
[0036](第一实施例)
[0037]采用图1A至图4描述本发明的第一实施例。
[0038]图1A是示出本发明的第一实施例的半导体模块的平面图，图1B是沿着图1A的1B-1B的截面图。
[0039]基板101包括例如以玻璃环氧树脂为代表的绝缘基板102，以及形成在该绝缘基板上的布线图案103。
[0040]布线图案103是电连接形成在下面描述的环形阻焊剂图案内部的内部端子104和形成在环形阻焊剂图案之外的外部端子105的布线。具体地说，内部端子104包括引线接合部分110和单元片安装垫(die pad)部分111。在该实施例中，外部端子105如截面图所示形成在基板的背面上，并且穿过通孔106而连接到内部端子104。
[0041]内部端子104、外部端子105以及布线图案103优选例如通过将镍镀敷在铜材料上并在其上进一步镀敷金来制备，但是它们的材料不具体限于此。内部端子104、外部端子105以及布线图案103的合适厚度大约是20到100μm。
[0042]在布线图案103上设置了用于保护布线图案免受外界因素影响的阻焊剂107。可以通过将阻焊剂形成在基板的整个表面上，然后使用遮光掩模对阻焊剂构图的方法，或者通过用具有期望图案的印刷掩模以印刷图案的方式将阻焊剂直接形成在基板上的方法，将阻焊剂107形成为具有期望图案的阻焊剂层。
[0043]该图中示出的区域108是未形成阻焊剂的区域，该图中示出的部分109是环形阻焊剂部分。阻焊剂图案109与阻焊剂107通过上述方法同时形成。
[0044]在此，除了圆形形状之外，环形形状还包括接近圆形形状的形状以及包括具有4个或更多个角的多边形的多边形形状。环形阻焊剂图案优选具有完全封闭的结构，但是下面描述的没有完全封闭而是在不导致封装树脂溢出的范围内具有薄开口(缝隙)的结构也可以接受。但是，作为就通过最稳定地施加树脂的表面张力而抑制封装树脂溢出而言有效的形状，对于阻焊剂图案来说封闭的圆形形状更为优选。
[0045]阻焊剂图案不必具有环形形状。即，只要阻焊剂图案具有其中设置了安装半导体芯片的区域以及半导体芯片与布线图案之间的连接部分的开口，并且具有围绕安装了半导体芯片的区域和半导体芯片与布线图案之间的连接部分的外周边的外边缘，从而能抑制封装树脂的溢出，阻焊剂图案就可以具有任何形状。
[0046]该环形形状包括内周边的形状与外周边的形状不一致的形状，例如，内周边可以具有四边形形状或椭圆形状，而外周边可以具有圆形形状。在这种情况下，外周边优选具有圆形形状，但是也不必要求具有圆形形状。环形形状通常被认为具有同心的内周边和外周边，但是本申请涵盖了具有不同心的内周边和外周边的形状。
[0047]阻焊剂的合适厚度是大约10到120μm。
[0048]在按照如上所述的方式形成了阻焊剂的基板上，半导体芯片112连接到芯片安装垫部分111的顶部，此外，半导体芯片112和内部端子104通过接合引线113连接。此后，用封装树脂114密封半导体芯片以覆盖该半导体芯片112、接合引线113和接合引线连接部分。
[0049]所采用的封装树脂114的合适材料例如是具有优异的可流动性的树脂，如环氧树脂，但是封装树脂114的材料不限于此。所采用的密封的合适方法例如是分配器方法或印刷方法。
[0050]在分配器方法的情况下，例如采用使用针状物将预定量的树脂从半导体芯片112正上方滴落的方法。此时，树脂在其滴落之后立即向外扩散，但是因为环形阻焊剂图案109的外边缘被形成为具有几乎垂直的台阶形状，所以可以通过封装树脂的表面张力抑制封装树脂的溢出。
[0051]在印刷方法中，例如采用使用具有开口的印刷掩模来执行印刷的方法，该开口的面积稍小于环形阻焊剂图案109的面积。在这种情况下，树脂像在分配器方法中那样扩散，但是基于相同的原理在环形阻焊剂图案109的部分内可以抑制树脂的溢出。
[0052]下面详细描述树脂在环形阻焊剂图案和布线图案彼此交叉的部分内以及在该部分附近溢出的可抑制性。在该实施例中，在环形阻焊剂图案和布线图案彼此交叉的部分的附近，沿着环形阻焊剂图案的外周边设置了布线图案延伸部分。在图1A中，部分X、部分Y和部分Z对应于布线图案延伸部分。
[0053]图2是图1中部分X的放大图，图3A是沿着图2的3A-3A的截面图，图3B是沿着图2的3B-3B的截面图。
[0054]在图2中，布线图案延伸部分201是翅膀形的线形部分，其沿着阻焊剂图案202的外周边而设置在环形阻焊剂图案202的外周边上。
[0055]布线图案延伸部分201沿着该外周边延伸，并与环形阻焊剂图案重叠。即，线条的一部分位于环形阻焊剂图案之下，线条的另一部分不位于环形阻焊剂图案之下。布线图案延伸部分201的长度和宽度没有特殊限制。但是，设置在阻焊剂图案的外周边上的布线图案延伸部分的外边缘长度，即布线图案延伸部分的外边缘的长度(W1)理想的是等于或大于布线图案的宽度(W)(W1≥W)。图7A和7B中难以形成台阶形状的区域(具有图9B中的截面的区域)被认为其宽度根据封装树脂的材料而大致等于布线图案的宽度(W)。因此，与阻焊剂图案重叠的布线图案延伸部分的长度(W1)可以设置为满足W1≥W。
[0056]即使封装树脂经阻焊剂图案202(该阻焊剂图案202是难以在交叉部分以及交叉部分的附近形成台阶形状的区域)溢出，因为在具有长度W1的布线图案延伸部分的边缘上的台阶形状，封装树脂也能被表面张力阻挡。
[0057]即使布线图案延伸部分201的线条在保持封装树脂的表面张力的范围内被分开(具有缝隙)，也没有什么特别的问题。但是，为了提高抑制封装树脂的溢出的能力，该延伸部分就表面张力而言优选包括弧形线条。该线条的末端优选位于环形阻焊剂图案之下。如果布线图案延伸部分包括弧形线条，则布线图案延伸部分优选具有这样的形状：其曲率半径小于环形阻焊剂图案的曲率半径并接近环形阻焊剂图案的曲率半径。
[0058]通过给出这种形状可以阻挡封装树脂，这是因为即使树脂从布线图案上的阻焊剂部分流出，在该延伸部分的弧形图案的台阶形状中也施加了表面张力。通过减小曲率半径，布线图案延伸部分可以很容易形成使得线条的末端位于环形阻焊剂图案下方的形状。通过使得曲率半径接近环形阻焊剂图案的曲率半径，布线图案延伸部分的外边缘与环形阻焊剂图案的外边缘交叉的部分N具有低(shallow)角度(尖角形状)。这种尖角形状防止在树脂上施加极大的表面张力，因此可以提高抑制溢出的能力。
[0059]图3A是示出在沿着图2的3A-3A的截面图中遭到阻挡的树脂的示意图。图3B是示出在沿着图2的3B-3B的截面图中遭到阻挡的树脂的示意图。图3C是以沿着图2的3C-3C的截面示出的交叉部分的截面的截面图。
[0060]由于在图3A的情况下恰当地形成由布线图案延伸部分造成的台阶形状，在图3B的情况下恰当地形成由环形阻焊剂图案造成的台阶形状，因此可以有效地抑制封装树脂的溢出。封装树脂可以一直填充到阻焊剂图案的外边缘以及一直到布线图案延伸部分的外边缘。
[0061](第二实施例)
[0062]本发明的第二实施例与第一实施例相同，只是提供了双重结构作为多个阻焊剂图案的例子。
[0063]图4是示出本发明第二实施例的半导体模块的平面图。
[0064]图4示出第一环形阻焊剂图案401和沿着第一阻焊剂图案的外周边设置的布线图案延伸部分403，它们的形状可以与第一实施例中的形状类似。
[0065]此外，图4示出第二环形阻焊剂图案402和沿着第二阻焊剂图案的外周边设置的布线图案延伸部分404，它们的形状也可以与第一实施例中的形状类似。
[0066]通过提供这样一种双重结构，堤岸可以加倍，因此可以进一步提高抑制溢出的可能性，从而有助于提高产率。
[0067](第三实施例)
[0068]本发明的第三实施例与第一实施例相同，只是布线图案延伸部分的一部分具有缝隙(狭缝)。
[0069]图5是示出本发明第三实施例的布线图案延伸部分的示意图。
[0070]图5示出布线图案延伸部分501、环形阻焊剂图案502、布线图案503和布线图案延伸部分的缝隙504。只要可以保持封装树脂的表面张力，布线延伸部分的缝隙就是可以接受的。例如，宽度为大约100到500μm的缝隙不会影响可以获得的效果。布线图案延伸部分501的长度和宽度没有特殊限制。但是，设置在阻焊剂图案的外周边上的布线图案延伸部分的外边缘的长度可以得到优化。即，不与阻焊剂图案重叠的布线图案延伸部分的外边缘的长度(W2+W3)理想的是等于或大于布线图案的宽度((W2+W3)≥W)。在图7A和7B中难以形成台阶形状的区域(具有图9B的截面的区域)被认为其宽度最多根据封装树脂的材料而近似等于布线图案的宽度(W)。因此，如果将布线图案延伸部分的不与阻焊剂图案重叠的部分的长度(W2+W3)设置为满足(W2+W3)≥W，则可以阻挡封装树脂。
[0071]在上述实施例中，布线图案延伸部分位于阻焊剂图案之下。但是根据本发明的技术思想，可以在布线图案延伸部分的在阻焊剂图案的外周边一侧上的外边缘形成台阶形状。因此，如图6所示，不必要求布线图案延伸部分201位于阻焊剂图案202之下。
[0072]在上述实施例中，布线图案延伸部分设置在布线图案的相反两侧上，但即使布线图案延伸部分仅设置在布线图案的一侧上，也可以获得在该侧阻挡封装树脂的效果。
[0073]本发明用于具有抑制结构的半导体模块，该抑制结构在用封装树脂密封半导体芯片时抑制封装树脂从基板的预定区域溢出。
[0074]虽然参照示例性实施例描述了本发明，但是应当理解，本发明不限于所公开的示例性实施例。所附权利要求的范围应当被赋予最宽泛的解释，从而涵盖所有这样的修改和等价结构及功能。

Claims (9)

1.一种制造半导体模块的方法，包括以下步骤：
制备半导体芯片；
制备具有连接部分、连接到所述连接部分的布线图案和阻焊剂的基板，其中所述布线图案具有布线图案延伸部分，所述布线图案延伸部分延伸以与所述布线图案的一部分交叉，所述布线图案延伸部分具有所述连接部分一侧的第一边缘和与所述连接部分一侧相反一侧的第二边缘，所述阻焊剂设置在连接部分的周边以覆盖所述布线图案，使得阻焊剂的外边缘在所述第二边缘一侧沿着所述布线图案延伸部分设置；
在所述基板的被阻焊剂围绕的部分上安装半导体芯片；以及
施加封装树脂以覆盖所述半导体芯片。
2.根据权利要求1的方法，其中在所述施加封装树脂的步骤中，所述布线图案延伸部分的第二边缘用于使所述封装树脂停止在所述布线图案上的阻焊剂的外边缘上方流动。
3.根据权利要求1的方法，其中所述阻焊剂被构图为环形形状。
4.根据权利要求3的方法，其中多重设置了被构图为环形形状的阻焊剂。
5.根据权利要求4的方法，其中所述布线图案延伸部分被形成为弧形，其曲率半径小于所述阻焊剂的外边缘的曲率半径。
6.根据权利要求1的方法，其中所述布线图案延伸部分的在所述阻焊剂的外边缘外部的外边缘比所述布线图案的宽度长。
7.根据权利要求1的方法，其中所述布线图案延伸部分设置在所述布线图案的每一侧。
8.根据权利要求1的方法，其中在所述施加封装树脂的步骤中，封装树脂被施加，使得封装树脂的流动被由所述布线图案延伸部分的的第二边缘和所述阻焊剂的外边缘形成的外边缘停止。
9.根据权利要求1的方法，其中所述安装半导体芯片的步骤包括通过导线将半导体芯片电连接到所述连接部分。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5511125B2 (ja) * 2006-12-27 2014-06-04 キヤノン株式会社 半導体モジュール及びその製造方法
WO2009121675A1 (de) * 2008-04-03 2009-10-08 Dr. Johannes Heidenhain Gmbh Bauelementanordnung und verfahren zur herstellung einer bauelementanordnung
JP5168160B2 (ja) * 2009-01-15 2013-03-21 ソニー株式会社 半導体装置及び半導体装置の製造方法
US20120193802A1 (en) * 2011-02-01 2012-08-02 Chin-Tien Chiu Glob top semiconductor package
JP6067262B2 (ja) 2012-07-06 2017-01-25 キヤノン株式会社 半導体装置およびその製造方法、ならびにカメラ
CN103531579B (zh) * 2013-11-06 2017-04-05 北京思比科微电子技术股份有限公司 一种改善半导体芯片封装可靠性的结构及其制备方法
CN104037093A (zh) * 2014-05-14 2014-09-10 华天科技（西安）有限公司 一种基于aaqfn的二次曝光和二次塑封的封装件及其制作工艺
CN104037092A (zh) * 2014-05-14 2014-09-10 华天科技（西安）有限公司 一种基于aaqfn的二次曝光和塑封技术的封装件及其制作工艺
JP6016965B2 (ja) * 2015-03-02 2016-10-26 三菱電機株式会社 電子機器ユニット及びその製造金型装置
CN111128900B (zh) * 2018-10-30 2021-06-08 株洲中车时代半导体有限公司 Igbt芯片子单元的封装结构及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5547065Y2 (zh) * 1977-12-30 1980-11-05
JP3391676B2 (ja) * 1997-10-28 2003-03-31 株式会社日立製作所 半導体モジュール及びその樹脂封止方法
JPH11233531A (ja) * 1998-02-17 1999-08-27 Nec Corp 電子部品の実装構造および実装方法
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
JP4963148B2 (ja) * 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2002237551A (ja) * 2001-12-14 2002-08-23 Toshiba Corp 半導体装置
JP3560599B2 (ja) * 2002-04-26 2004-09-02 松下電器産業株式会社 電子回路装置
US6998532B2 (en) * 2002-12-24 2006-02-14 Matsushita Electric Industrial Co., Ltd. Electronic component-built-in module
JP4437014B2 (ja) 2003-04-25 2010-03-24 パナソニック株式会社 電子回路装置
US7420282B2 (en) * 2004-10-18 2008-09-02 Sharp Kabushiki Kaisha Connection structure for connecting semiconductor element and wiring board, and semiconductor device
JP4651359B2 (ja) * 2004-10-29 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4068628B2 (ja) * 2005-05-30 2008-03-26 松下電器産業株式会社 配線基板、半導体装置および表示モジュール
JP5511125B2 (ja) * 2006-12-27 2014-06-04 キヤノン株式会社 半導体モジュール及びその製造方法

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