JP2008166363A - 半導体モジュール - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 229910000679 solder Inorganic materials 0.000 claims abstract description 89
- 229920005989 resin Polymers 0.000 claims abstract description 67
- 239000011347 resin Substances 0.000 claims abstract description 67
- 238000007789 sealing Methods 0.000 claims abstract description 57
- 230000002093 peripheral effect Effects 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 description 17
- 230000002265 prevention Effects 0.000 description 8
- 239000003822 epoxy resin Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 230000003405 preventing effect Effects 0.000 description 4
- 238000005476 soldering Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
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Abstract
【解決手段】半導体チップ112と、半導体チップを搭載するとともに、半導体チップに接続される配線パターン103及びソルダーレジスト109が形成された基板と、半導体チップを封止する封止樹脂114とを有し、ソルダーレジストパターン109は、半導体チップの搭載領域と、半導体チップと配線パターンとの接続部とが配置されるように開口されるとともに、外周端部が前記封止樹脂の流れ止めとなるように搭載領域と接続部との外周を包囲し、配線パターンはソルダーレジストパターンと交差してなる半導体モジュールにおいて、ソルダーレジストパターンの外周側に、ソルダーレジストパターンの外周に沿って配線パターンから延びた配線パターン延在部が設けられており、ソルダーレジストパターンの外周端部及び配線パターン延在部の外周端部まで封止樹脂が充填されている。
【選択図】図1
Description
前記ソルダーレジストパターンは、前記半導体チップの搭載領域と、前記半導体チップと前記配線パターンとの接続部とが配置されるように開口されるとともに、外周端部が前記封止樹脂の流れ止めとなるように前記搭載領域と前記接続部との外周を包囲し、
前記配線パターンは前記ソルダーレジストパターンと交差してなる半導体モジュールにおいて、
前記ソルダーレジストパターンの外周側に、前記ソルダーレジストパターンの外周に沿って前記配線パターンから延びた配線パターン延在部を設け、
前記ソルダーレジストパターンの外周端部及び前記配線パターン延在部の外周端部まで前記封止樹脂を充填したことを特徴とする。
(第1の実施の形態)
図1〜図4を用いて、本発明の第1の実施の形態について説明する。
図1(a)は本発明の第1の実施の形態を示す半導体モジュールの平面図であり、図1(b)は図1(a)のC−C´断面図を示している。
(第2の実施の形態)
本発明の第2の実施の形態においては、環状のソルダーレジストパターンを多重に設けた例として、2重構造としたことが第1の実施の形態とは異なっており、他は第1の実施の形態と同様である。
このような二重構造とすることで土手を二重とすることができる為、流れ防止確率をさらに向上させることが可能であり、歩留向上に好適である。
(第3の実施の形態)
本発明の第3の実施の形態においては、配線パターン延在部の一部に切れ目(スリット)が入っていることが第1の実施の形態とは異なっており、他は第1の実施の形態と同様である。
102、602 絶縁基板
103、203、503、603 配線パターン
104 内部端子
105 外部端子
106 スルーホール
107、304、604 ソルダーレジスト
108、606 ソルダーレジスト除去部
109、202、303、401、402、502 環状のソルダーレジストパターン
110 ワイヤーボンディング部
111 ダイパッド部
112、607 半導体チップ
113、608 ボンディングワイヤー
114、305、609 封止樹脂
201、302、403、404、501 配線パターン延在部
504 配線パターン延在部の切れ目
605 ソルダーレジスト環状部
Claims (6)
- 少なくとも、半導体チップと、該半導体チップを搭載するとともに、前記半導体チップに接続される配線パターン及びソルダーレジストが形成された基板と、前記半導体チップを封止する封止樹脂とを有し、
前記ソルダーレジストパターンは、前記半導体チップの搭載領域と、前記半導体チップと前記配線パターンとの接続部とが開口内に配置されるように開口されるとともに、外周端部が前記封止樹脂の流れ止めとなるように前記搭載領域と前記接続部との外周を包囲し、
前記配線パターンは前記ソルダーレジストパターンと交差してなる半導体モジュールにおいて、
前記ソルダーレジストパターンの外周側に、前記ソルダーレジストパターンの外周に沿って前記配線パターンから延びた配線パターン延在部を設け、
前記ソルダーレジストパターンの外周端部及び前記配線パターン延在部の外周端部まで前記封止樹脂を充填したことを特徴とする半導体モジュール。 - 前記ソルダーレジストパターンが、環状であることを特徴とする請求項1に記載の半導体モジュール。
- 前記環状のソルダーレジストパターンが、多重に設けられていることを特徴とする請求項2に記載の半導体モジュール。
- 前記配線パターン延在部が円弧状に形成されており、前記配線パターン延在部の円弧の曲率半径は、前記環状のソルダーレジストパターンの曲率半径よりも小さく形成されていることを特徴とする請求項2又は3に記載の半導体モジュール。
- ソルダーレジストパターン外周側に設けられた前記配線パターン延在部の外周端部の長さが前記配線パターンの幅以上である請求項1から4のいずれか1項に記載の半導体モジュール。
- 前記配線パターン延在部は前記配線パターンの両側に設けられている請求項1から5のいずれか1項に記載の半導体モジュール。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006351926A JP5511125B2 (ja) | 2006-12-27 | 2006-12-27 | 半導体モジュール及びその製造方法 |
US11/955,504 US7622812B2 (en) | 2006-12-27 | 2007-12-13 | Semiconductor module |
CN200910168033.6A CN101635264B (zh) | 2006-12-27 | 2007-12-27 | 制造半导体模块的方法 |
CN200710305585.8A CN100543979C (zh) | 2006-12-27 | 2007-12-27 | 半导体模块 |
US12/490,656 US7955903B2 (en) | 2006-12-27 | 2009-06-24 | Method of suppressing overflowing of an encapsulation resin in a semiconductor module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006351926A JP5511125B2 (ja) | 2006-12-27 | 2006-12-27 | 半導体モジュール及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008166363A true JP2008166363A (ja) | 2008-07-17 |
JP2008166363A5 JP2008166363A5 (ja) | 2010-02-12 |
JP5511125B2 JP5511125B2 (ja) | 2014-06-04 |
Family
ID=39582765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006351926A Active JP5511125B2 (ja) | 2006-12-27 | 2006-12-27 | 半導体モジュール及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7622812B2 (ja) |
JP (1) | JP5511125B2 (ja) |
CN (2) | CN101635264B (ja) |
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- 2006-12-27 JP JP2006351926A patent/JP5511125B2/ja active Active
-
2007
- 2007-12-13 US US11/955,504 patent/US7622812B2/en not_active Expired - Fee Related
- 2007-12-27 CN CN200910168033.6A patent/CN101635264B/zh not_active Expired - Fee Related
- 2007-12-27 CN CN200710305585.8A patent/CN100543979C/zh not_active Expired - Fee Related
-
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JP5511125B2 (ja) | 2014-06-04 |
US20090298237A1 (en) | 2009-12-03 |
US7955903B2 (en) | 2011-06-07 |
US20080157400A1 (en) | 2008-07-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090326 |
|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20090427 |
|
A521 | Request for written amendment filed |
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