JP2002237551A - 半導体装置 - Google Patents

半導体装置

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JP2002237551A
JP2002237551A JP2001381523A JP2001381523A JP2002237551A JP 2002237551 A JP2002237551 A JP 2002237551A JP 2001381523 A JP2001381523 A JP 2001381523A JP 2001381523 A JP2001381523 A JP 2001381523A JP 2002237551 A JP2002237551 A JP 2002237551A
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Abstract

(57)【要約】 【課題】回路基板の厚さにばらつきがあったとしてもバ
リの発生を抑えることができ、また、樹脂を金型に流し
込む際に樹脂の未充填や回路基板と半導体チップの剥離
を引き起こすなどの不具合を発生することを防止する。 【解決手段】基板11の一主面上に搭載され、電極を有す
る半導体チップ13と、半導体チップを封止するように基
板の一主面側に形成された樹脂封止層18と、半導体チッ
プの電極に接続され、一部が樹脂封止層により被覆され
るように形成された第１の配線15と、樹脂封止層の外周
部に沿って形成され配線15の一部を引きまわして形成さ
れたダミー配線19とを有し、ダミー配線19同士は、所定
の領域で互いに離間している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は回路基板上に半導
体チップを搭載してなる半導体装置に係り、特に半導体
チップ搭載面を樹脂によって封止するようにした半導体
装置に関する。
【０００２】
【従来の技術】最近の半導体装置は、薄型化、多ピン化
が要求されると共に、低コスト化が要求されている。こ
のような要求に対し、従来では、ＢＧＡ（Ball Grid Ar
ray ）、ＬＧＡ（Land Grid Array ）等の半導体パッケ
ージ方式のものが良く知られている。図５はこのような
半導体パッケージ方式の半導体装置の構成を示す断面図
である。図示のように半導体チップ41は接着剤42によっ
て回路基板43の表面上に搭載されている。半導体チップ
41上の電極（図示せず）は、ワイヤ44、回路基板43に設
けられたスルーホール45を介して、回路基板43の裏面上
に形成された外部電極端子46と電気的に接続されてい
る。また、回路基板43の半導体チップ搭載面はモールド
樹脂層47によって封止されている。さらに、図６は複数
個（例えば２個）の半導体チップ41ａ、41ｂを回路基板
43上に搭載した例を示しており、図５と対応する箇所に
は同じ符号を付し、その説明は省略する。
【０００３】上記のような低コスト化、薄型化の要求か
ら、上記モールド樹脂層47は、図７に示すように、上型
51及び下型52からなるモールド用金型53のキャビティ54
内に半導体チップを搭載した前記回路基板43を収納し、
熱硬化樹脂タブレット55を加熱することによって一時的
に軟化させ、プランジャ56によって押圧して、金型ラン
ナ部57、ゲート部58を通してキャビティ54内に注入し、
硬化させるトランスファモールド（移送成形）で形成す
ることが多い。
【０００４】
【発明が解決しようとする課題】ところで、樹脂からな
る回路基板を用いたＢＧＡ、ＬＧＡ等の半導体パッケー
ジにおいては、回路基板の厚さ自体の寸法公差が±１０
μｍ程度あるために、同一回路基板内で厚さにばらつき
があり、薄い部分では、厚い部分に比べてバリが大きく
発生し、パッケージとしての寸法が満足できなくなるだ
けではなく、外観も損ねていた。すなわち、このような
バリは、回路基板の厚い部分に金型が当たるために、金
型の位置がそこで固定され、反対側の部分に隙間が生
じ、この隙間に樹脂が入り込むことにより発生する。ま
た、仮に基板精度が良好に仕上がり、バリの発生が防げ
たとしても、樹脂を金型に流し込む際にパッケージ内の
空気の逃げ場がなくなり、ゲート部とは反対側に圧縮さ
れた空気が溜まり、樹脂の未充填や回路基板と半導体チ
ップの剥離を引き起こすなどの不具合を発生させてい
た。
【０００５】図８は、上記のトランスファモールドによ
ってモールド樹脂層が形成された従来の半導体装置の平
面図を示している。図中、回路基板43上にはチップ搭載
領域48が設けられている。このチップ搭載領域48上には
少なくとも１個以上の半導体チップが接着剤を介して搭
載されるものであるが、本例では半導体チップの図示は
省略した。また、回路基板43の表面上には、前記ワイヤ
を介して上記半導体チップ上の電極と接続するための複
数の接続端子49及びこれら複数の接続端子49と電気的に
接続された複数の配線50が設けられており、また複数の
配線50は前記スルーホール45と電気的に接続されてい
る。なお、図中、右下り斜線を施した領域が前記モール
ド樹脂層47に対応している。
【０００６】このような構成の半導体装置において、モ
ールド樹脂層47から露出している部分、つまりパッケー
ジが出来上がった状態で外気に晒される部分の配線50同
志の間隔が０．５ｍｍ以下のような狭ピッチで形成され
た場合に、高温、多湿の状態で通電試験（加速試験）を
行なうと、これら配線間にデンドライト現象と呼ばれる
配線材料（例えばＣｕ、Ａｕ等）が溶け出してリーク電
流が流れる現象が発生し、バッケージとしての信頼性が
乏しいものとなる。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高い信頼性を確保する
ことができる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】第１の発明の半導体装置
は、基板の一主面上に搭載され、電極を有する少なくと
も１個の半導体チップと、前記半導体チップを封止する
ように前記基板の一主面側に形成された樹脂封止層と、
前記電極に接続され、一部が前記樹脂封止層により被覆
されるように形成された複数の第１の配線と、前記樹脂
封止層の外周部に沿って形成され前記配線の一部を引き
まわして形成されたダミー配線とを有し、前記ダミー配
線同士は、所定の領域で互いに離間していることを特徴
とする。
【０００９】第２の発明の半導体装置は、基板の第１の
面上に搭載され、電極を有する少なくとも１個の半導体
チップと、前記半導体チップを封止するように前記基板
の第１の面側に形成された樹脂封止層と、前記電極に接
続され、一部が前記樹脂封止層により被覆されるように
形成された複数の第１の配線と、前記樹脂封止層の外周
部に沿って形成され前記第１の配線の一部を引きまわし
て形成された複数のダミー配線と、前記基板を貫通する
ように形成されたスルーホールと、前記基板の第１の面
と反対側の第２の面上に形成され、前記スルーホールを
介して前記第１の配線と接続された第２の配線とを有
し、前記樹脂封止層の外周部に沿って形成されている前
記ダミー配線同士は、所定の領域で互いに離間している
ことを特徴とする。
【００１０】第１または第２の発明の半導体装置におい
て、前記ダミー配線同士は、前記樹脂封止層を形成する
ために樹脂を注入する側と反対側で互いに離間している
ことを特徴とする。
【００１１】さらに、第１または第２の発明の半導体装
置において、前記第１の配線の一部および前記ダミー配
線上にレジスト層が形成されていることを特徴とする。
【００１２】またさらに、第１または第２の発明の半導
体装置において、前記第１の配線は、前記スルーホール
よりも前記基板の端部方向へ延在していること特徴とす
る。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。
【００１４】図１はこの発明に係る半導体装置の第１の
実施の形態による構成を示すものであり、図１（ａ）は
平面図、図１（ｂ）は断面図である。図において、11は
例えばガラスエポキシ、ＢＴレジン等の樹脂材料を用い
て構成された回路基板であり、この回路基板11の表面
（一主面）上には、半導体チップが搭載されるチップ搭
載領域12が設けられている。このチップ搭載領域12上に
は、少なくとも１個以上の半導体チップ13（図１（ａ）
では半導体チップの図示は省略し、図１（ｂ）にのみ示
した）が接着剤を介して搭載される。また、回路基板表
面上の上記チップ搭載領域12の周囲の四隅に対応した位
置にはそれぞれ、前記ワイヤを介して上記半導体チップ
13上の電極と接続される例えばそれぞれ５個の接続端子
14が設けられている。さらに、上記回路基板11の表面上
には、上記複数の接続端子14と電気的に接続された複数
の配線15が設けられている。また、これら複数の配線15
は基板11の表裏を貫通するように設けられたスルーホー
ル16を介して、回路基板11の裏面に設けられた複数の配
線17と電気的に接続されている。
【００１５】上記回路基板11の表面上には、半導体チッ
プ13を封止するようにモールド樹脂層18（図１（ａ）
中、右下りの斜線を施した部分であり、図１（ｂ）にの
み図示）が形成されている。そして、このモールド樹脂
層18の外周部に沿うように、上記配線15の一部とこの配
線を引きまわしたダミー配線19と、これら配線14の一部
及びダミー配線19上に塗布形成されたソルダレジスト層
20とにより構成されたダム枠21が設けられている。上記
ソルダレジスト層20は、液状熱硬化性のものでもドライ
フィルムタイプのものでもよい。また、上記ダム枠21の
一部には、ソルダレジスト層20が設けられていない欠け
部分22が複数箇所設けられている。この欠け部分22にお
けるダム枠21が設けられていない部分の寸法は例えば１
ｍｍ程度にされている。さらに、上記モールド樹脂層18
もしくはダム枠21から露出している部分における複数の
配線15の間隔は、モールド樹脂層18もしくはダム枠21で
覆われている部分に存在する配線15の間隔のうち最も狭
い間隔よりも広くなるようにされている。
【００１６】なお、図１ではモールド樹脂を充填後の回
路基板11を個々に切り離した状態を示しているが、通
常、モールド樹脂の充填は、図示しないが回路基板11が
複数個連結された状態で行なわれる。
【００１７】図２は、上記図１に示す半導体装置におけ
るモールド樹脂層18を形成する際の工程を示す断面図で
ある。図示のように、上型31及び下型32からなるモール
ド用金型33のキャビティ34内に半導体チップを搭載した
前記回路基板11を収納すると、ダム枠21が押し切り面と
なり、ダム枠21が上型32と接触してキャビティ34の気密
性が保たれた状態で、キャビティ34の中にモールド樹脂
が充填される。一般に、樹脂による回路基板11の厚さＡ
の寸法ばらつきが±１０μｍ程度あるために、ダム枠21
の位置における配線15の一部もしくはダミー配線19上に
塗布形成されたソルダレジスト層の厚さＢを１５μｍ程
度とすることで、実際に金型の型締めを行なう際に、回
路基板11が厚い部分については、ソルダレジスト層が潰
れて回路基板11の厚さのばらつきを吸収できるようにな
る。これにより、金型と上記押し切り面全体との密着性
が向上し、モールド樹脂の充填性が良くなり、バリ等の
発生が最小限に抑えられるようになる。この結果、半導
体装置として高い信頼性を確保することができる。
【００１８】なお、上記実施の形態では、ダム枠21に欠
け部分22を設ける場合について説明したが、この欠け部
分22は必ずしも設ける必要はない。従って、この欠け部
分22を設けない場合もこの実施の形態に含まれる。しか
し、この欠け部分22を設けると、モールドの際に前記キ
ャビティの気密性が完全に保たれていた場合に問題にな
っていた、キャビティ内に空気が残存し、それが未充
填、チップ剥離を生じさせる現象を回避することができ
るという効果を得ることができる。
【００１９】また、この欠け部分22を、モールド樹脂が
注入される側の反対側に設けることにより、充填時に残
存空気を効率的に外部に排出することができる。
【００２０】また、モールド樹脂層18もしくはダム枠21
から露出している部分における複数の配線15の間隔を、
モールド樹脂層18もしくはダム枠21で覆われている部分
に存在する配線15の間隔のうち最も狭い間隔よりも広く
なるようにしたので、従来で問題になっていた加速試験
の際のデンドライト現象の発生を防止することができ、
信頼性が大幅に向上する。
【００２１】また、上記実施の形態では、モールド樹脂
層18もしくはダム枠21から露出している部分における複
数の配線15の間隔が、モールド樹脂層18もしくはダム枠
21で覆われている部分に存在する配線15の間隔のうち最
も狭い間隔よりも広くなるようにされている場合につい
て説明したが、これはモールド樹脂層18もしくはダム枠
21から露出している部分における複数の配線15におい
て、その間隔が狭くなっている部分が存在している場合
には、その部分に選択的にソルダレジスト層20を塗布形
成すれば、これらの配線間に生ずるリーク電流の発生を
防止することができる。
【００２２】図３はこの発明に係る半導体装置の第２の
実施の形態による構成を示す平面図である。この実施の
形態では、前記ダミー配線19を設けることなく、前記ダ
ム枠21を実質上、ソルダレジスト層20のみにより構成す
るようにしたものである。従って、図１（ａ）と対応す
る箇所には同じ符号を付してその説明は省略する。また
この第２の実施の形態においても、ダム枠21に欠け部分
22を必ずしも設ける必要はなく、この欠け部分22を設け
ない場合も実施の形態に含まれる。
【００２３】また、この実施の形態においても、モール
ド樹脂層18もしくはダム枠21から露出している部分にお
ける複数の配線15において、その間隔が狭くなっている
部分が存在している場合には、その部分に選択的にソル
ダレジスト層20を塗布形成すれば、これらの配線間に生
ずるリーク電流の発生を防止することができる。
【００２４】また、図４はこの発明に係る半導体装置の
第３の実施の形態による構成を示す平面図である。この
実施の形態では、前記ソルダレジスト層20を設けること
なく、前記ダム枠21を前記配線15の一部とこの配線を引
きまわしたダミー配線19のみにより構成するようにした
ものである。従って、図１（ａ）と対応する箇所には同
じ符号を付してその説明は省略する。なお、この実施の
形態ではダム枠21を前記配線15の一部とこの配線を引き
まわしたダミー配線19とで構成している。これら配線15
及びダミー配線19はソルダレジスト層20に比べて堅く、
モールド時の金型の型締めを行なう際の回路基板11の厚
さのばらつきが吸収される度合いは多少低下するが、金
型との密着性を上げることはできる。
【００２５】
【発明の効果】以上、説明したように、この発明によれ
ば高い信頼性を確保することができる半導体装置を提供
することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体装置の第１の実施の形態
による構成を示すものであり、（ａ）は平面図、（ｂ）
は断面図。
【図２】図１の半導体装置のモールド樹脂層を形成する
際の工程を示す断面図。
【図３】この発明に係る半導体装置の第２の実施の形態
による構成を示す平面図。
【図４】この発明に係る半導体装置の第３の実施の形態
による構成を示す平面図。
【図５】従来の半導体装置の構成を示す断面図。
【図６】従来の半導体装置の構成を示す断面図。
【図７】図５及び図６に示す従来の半導体装置のモール
ド樹脂層を形成する際の工程を示す断面図。
【図８】トランスファモールドによってモールド樹脂層
が形成された従来の半導体装置の平面図。
【符号の説明】
11…回路基板、 12…チップ搭載領域、 13…半導体チップ、 14…接続端子、 15…表面上の配線、 16…スルーホール、 17…裏面上の配線、 18…モールド樹脂層、 19…ダミー配線、 20…ソルダレジスト層、 21…ダム枠、 22…欠け部分。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基板の一主面上に搭載され、電極を有す
    る少なくとも１個の半導体チップと、 前記半導体チップを封止するように前記基板の一主面側
    に形成された樹脂封止層と、 前記電極に接続され、一部が前記樹脂封止層により被覆
    されるように形成された複数の第１の配線と、 前記樹脂封止層の外周部に沿って形成され前記配線の一
    部を引きまわして形成されたダミー配線とを有し、 前記ダミー配線同士は、所定の領域で互いに離間してい
    ることを特徴とする半導体装置。
  2. 【請求項２】 基板の第１の面上に搭載され、電極を有
    する少なくとも１個の半導体チップと、 前記半導体チップを封止するように前記基板の第１の面
    側に形成された樹脂封止層と、 前記電極に接続され、一部が前記樹脂封止層により被覆
    されるように形成された複数の第１の配線と、 前記樹脂封止層の外周部に沿って形成され前記第１の配
    線の一部を引きまわして形成された複数のダミー配線
    と、 前記基板を貫通するように形成されたスルーホールと、 前記基板の第１の面と反対側の第２の面上に形成され、
    前記スルーホールを介して前記第１の配線と接続された
    第２の配線とを有し、 前記樹脂封止層の外周部に沿って形成されている前記ダ
    ミー配線同士は、所定の領域で互いに離間していること
    を特徴とする半導体装置。
  3. 【請求項３】 前記ダミー配線同士は、前記樹脂封止層
    を形成するために樹脂を注入する側と反対側で互いに離
    間していることを特徴とする請求項１または２に記載の
    半導体装置。
  4. 【請求項４】 前記第１の配線の一部および前記ダミー
    配線上にレジスト層が形成されていることを特徴とする
    請求項１または２に記載の半導体装置。
  5. 【請求項５】 前記第１の配線は、前記スルーホールよ
    りも前記基板の端部方向へ延在していること特徴とする
    請求項１または２に記載の半導体装置。
  6. 【請求項６】 前記半導体チップは、相対向する第１及
    び第２の辺対と、相対向する第３及び第４の辺対とを有
    する長方形をなし、 前記複数の第１の配線のそれぞれは接続端子を有し、前
    記複数の第１の配線と前記電極とはワイヤを介してこれ
    ら接続端子にて接続されており、これら接続端子は前記
    第１及び第２の辺にのみ沿って前記基板の一主面側に形
    成されていること特徴とする請求項１ないし５のいずれ
    か１項に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741725B2 (en) 2006-09-20 2010-06-22 Sharp Kabushiki Kaisha Semiconductor apparatus and method of producing the same
JP2008166363A (ja) * 2006-12-27 2008-07-17 Canon Inc 半導体モジュール
JP2010034603A (ja) * 2009-11-16 2010-02-12 Panasonic Corp 電子回路装置

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