KR100201168B1 - 반도체 장치와 그의 제조 및 실장방법 - Google Patents

반도체 장치와 그의 제조 및 실장방법 Download PDF

Info

Publication number
KR100201168B1
KR100201168B1 KR1019950022303A KR19950022303A KR100201168B1 KR 100201168 B1 KR100201168 B1 KR 100201168B1 KR 1019950022303 A KR1019950022303 A KR 1019950022303A KR 19950022303 A KR19950022303 A KR 19950022303A KR 100201168 B1 KR100201168 B1 KR 100201168B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
semiconductor chip
conductor layer
electrode
adhesive member
Prior art date
Application number
KR1019950022303A
Other languages
English (en)
Other versions
KR960005966A (ko
Inventor
테쓰야 우에다
Original Assignee
다니구찌 이찌로오; 기타오카 다카시
미쓰비시 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오; 기타오카 다카시, 미쓰비시 덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오; 기타오카 다카시
Publication of KR960005966A publication Critical patent/KR960005966A/ko
Application granted granted Critical
Publication of KR100201168B1 publication Critical patent/KR100201168B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09709—Staggered pads, lands or terminals; Parallel conductors in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10439—Position of a single component
    • H05K2201/10454—Vertically mounted
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10568—Integral adaptations of a component or an auxiliary PCB for mounting, e.g. integral spacer element
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10659—Different types of terminals for the same component, e.g. solder balls combined with leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10696—Single-in-line [SIL] package
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/167—Using mechanical means for positioning, alignment or registration, e.g. using rod-in-hole alignment
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H05K3/3426—Leaded components characterised by the leads
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

반도체 장치는 반도체 칩과; 도체층을 가지며 상기 반도체 칩위에 배치된 테이프와; 상기 도체층을 반도체 칩 위에 형성하여 전극으로 작용하는 본딩 패드에 전기적으로 접속하는 금속 세선과; 반도체 칩과 도체층과 테이프 및 금속 세선을 밀봉하기 위한 밀봉수지와; 상기 밀봉수지안에 형성된 개구부를 통해서 도체층을 접속되어 외부 전극으로 작용하는 땜납 범프를 포함한다.
이러한 반도체 장치는 작은 공간에 실장될 수 있고 그리하여 고밀도 패킹이 달성될 수 있다. 이러한 반도체 장치는 고신뢰도와 뛰어난 내습성을 갖는다. 이 반도체 장치와 제조와 실장방법은 다양한 응용력을 갖는다.

Description

반도체 장치와 그의 제조 및 실장방법
제1도는 본 발명에 따른 반도체 장치의 제 1 실시예의 내부 구조가 보일 수 있도록 반도체 장치의 일부가 제거된 사시도.
제2도는 선 a-a′를 따라 절단된, 제 1도의 반도체 장치의 단면도.
제3도는 본 발명의 제 1 실시예에 따른 반도체 장치의 중간 제조단계에 있어서, 반도체 장치의 땜납 범프(bump)형성공정을 행할 준비가 되어 있는 반도체 장치의 단면도.
제4도는 내부 구조가 보일 수 있도록 반도체 장치의 일부가 제거되어 있는 본 발명의 제 1 실시예에 따른 제조공정을 나타낸 반도체 장치의 사시도.
제5도는 내부 구조가 보일 수 있도록 반도체 장치의 일부가 제거되어 있는 본 발명에 따른 반도체 장치의 제 2 실시예의 사시도.
제6도는 선 k-k′를 따라 절단된 제5도의 반도체 장치에 대한 단면도.
제7도는 본 발명의 제 2 실시예에 따른 중간 제조단계에 있어서, 반도체 장치가 수지밀봉(encapsulation)공정을 행할 준비가 되어 있는 반도체 장치의 단면도.
제8도는 내부 구조가 보일수 있도록 반도체 장치의 일부가 제거되어 있는 본 발명의 제 2 실시예에 따른 제조공정을 나타내는 반도체 장치의 사시도.
제9도는 본 발명의 제 3 실시예에 따른 반도체 장치의 외관의 일부를 나타낸 사시도.
제10도는 내부 구조가 보일수 있도록 반도체 장치의 일부가 제거되어 있는 반도체 장치의 제 3 실시예에 따른 사시도.
제11도는 본 발명의 제 3 실시예에 있어서, 기판 위에 실장된 반도체 장치를 나타낸 사시도.
제12도는 선 b-b′를 따라 절단된 제 11도의 반도체 장치의 단면도.
제13도는 본 발명의 제 4 실시예에 따른 반도체 장치의 외관의 일부를 나타낸 사시도.
제14도는 내부 구조가 보일 수 있도록 반도체 장치의 일부가 제거되어 있는 제 4 실시예에 따른 반도체 장치의 사시도.
제15도는 본 발명의 제 4 실시예에 있어서, 기판 위에 실장된 반도체 장치를 나타낸 사시도.
제16도는 선 c-c′를 따라 절단된 제15도의 반도체 장치의 단면도.
제17도는 본 발명의 제 4 실시예에 따라, 기판 위에 실장된 반도체 장치를 나타낸 평면도.
제18도는 본 발명의 제 4 실시예에 따라, 기판 위에 실장된 복수개의 반도체 장치를 나타낸 평면도.
제19도는 본 발명의 제 4 실시예에 따라, 기판 위에 다른 방식으로 실장 복수개의 반도체 장치를 나타낸 평면도.
제20도는 반도체 장치가 리드(lead)에 관련된 공정을 행할 준비가 되어 있는, 본 발명의 제 5 시시예에 따른 제조단계에 있는 반도체 장치의 사시도.
제21도는 본 발명의 제 5 실시예에 따라, 기판 위에 실장된 반도체 장치를 나타낸 사시도.
제22도는 제21도의 반도체 장치에서 화살표 d로 표시된 방향으로 본 측면도.
제23도는 본 발명의 제 5 실시예에 따라, 기본 리드, 테이프 및 환형 리드를 포함하는 반도체 장치의 소자를 나타낸 사시도.
제24도는 반도체 장치의 일부가 제거되어 그 내부를 볼수 있는, 상기 반도체 장치의 제 6 실시예의 사시도.
제25도는 제24도의 반도체 장치의, 선 e-e′를 따라 절단된 단면도.
제26도는 본 발명에 따른 반도체 장치의 제 7 실시예의 사시도.
제27도는 제26도의 반도체 장치의, 선 f-f′를 따라 절단된 단면도.
제28도는 반도체 장치의 일부가 제거되어 내부의 구조를 볼 수 있는, 종래의 반도체 장치의 사시도.
제29도는 제28도의 반도체 장치에서, 선 g-g′을 따라 절단된 단면도.
제30도는 ZIP를 이용한 종래의 반도체 장치의 사시도.
제31도는 ZIP를 이용한 종래의 반도체 장치의 측면도.
제32도는 SVP를 이용한 종래의 반도체 장치의 사시도.
제33도는 제32도의 SVP를 사용한 h에 의해 표시된 방향으로 나타난 종래의 반도체 장치의 측면도.
제34도는 제32도에서 선 j-j′를 따라 절단된 반도체 장치의 단면도.
제 35a 도는 종래 반도체 장치의 단면도.
제 35b 도는 종래 반도체 장치의 단면도.
본 발명은 반도체 장치와, 그의 제조방법 및 실장방법에 관한 것으로, 특히, 본 발명은 반도체 장치의 고-밀도 표면 실장 패키지에 관한 것이다.
최근 반도체 장치 기술에서, 고밀도 패케이징이 요구되고 있어, 표면 실장 기법이 대중화 되고 있다.
고밀도 실장 및 표면 실장 기법에 관한 여러가지 기술이 있다. 표면 실장 기법에서는, 리드를 사용하는 종래 실장 기술과는 다르게, 플라스틱 몰드 반도체 장치가 리플로우 기법에 의해 범프라고 하는 상부로 돌출한 금속 전극을 용융시키는 것에 의해 기판 위에 실장된다.
제28도는 반도체 장치의 일부가 제거되어, 그 내부 구조가 보이는 것으로서 일본 특개평 1-179334에 개시되어 있는 표면실장을 위해서 설계된 반도체 장치의 일 예이다.
제29도는 제28도의 선 g-g′을 따라 절단된 반도체 장치의 단면도이다.
이 도면에 나타낸 바와 같이, 그 반도체 장치는 반도체 칩(2)과; 그 반도체칩 위에 형성되어 전극으로서 기능하는 본딩 패드(3)와; 반도체 칩(2)에 부착된 배선 도체(4)와; 배선 도체(4)위헤 설치된 땜납 칩(5) 및 외부 환경으로부터 반도체 칩(2)을 보호하는 밀봉수지(6)를 포함한다.
이 반도체 장치(1)에서, 반도체 칩(2)은 외부 환경으로부터 보호되도록 밀봉 수지내에 밀폐되어 있고, 밀봉수지(6)는 그 반도체 장치(1)의 부피를 최소화시키기 위해 가능한한 얇게되어 있는 것에 의해 더 높은 패킹 밀도를 달성 하게된다.
범프를 개재하여 실장되도록 설계된 반도체 장치 패키지의 일 예가 BGA(bump-grid array)이고, 이는 EIAJ의 규격에 통합될 것으로 예상된다.
BGA의 특정한 예는 테세라사(Tessera Corp)로부터 개발되었다. 이 기법에서, 그리드 어레이의 형태로 배열된 범프를 갖는 회로막이 반도체 칩 위에 본딩됨으로써 전기적 접속이 달성된다(테세라사 호환 칩 TM 기법일 함).
반도체 장치에 대한 또 다른 고-밀도 패키지는 제30도 및 제31도에 나타낸 ZIP(zigzag in-line package)이고, 제30도는 그 ZIP의 외관을 나타내며, 제31도는 그의 측면도를 나타낸다.
제30도 및 제31도에 나타낸 바와 같이, ZIP는 내부 리드로부터 몰드된 수지(6)의 외부까지 연장하는 외부 리드(7)을 가지며, 각 내부 리드의 타단은 그 몰드된 수지(6)에서 본딩 패드(3)에 전기적으로 접속된다. 이런 유형의 패키지는 단위 면적당 다수의 반도체 장치를 실장하는데 사용된다.
그러나, ZIP 기법에서, 기판에 성된 스루-홀(through-hole)의 내부로 외부 리드를 삽입하는 것에 의해 반도체 장치가 실장되므로, 이런 유형의 반도체 장치를 기판의 양 표면 상에 실장하는 것은 불가능하다. 이런 이유 때문에, 표면 실장 기법이 보다 범용적이며 ZIP 기법은 적용되지 않고 있다.
상술한 ZIP 기법이 가지는 문제점을 해결하기 위하여, SVP(표면 수직 패키지 ; surface vertical package)이 제안되었다. 이 기법에서, 제32도-제34도에 나타낸 바와 같이, 패키지는 기판상에 수직이되는 위치로 실장된다. 제32도는 SVP의 외관을 나타내고, 제33도는 화살표 h로 표시된 방향으로 본 제32도의 SVP의 측면도이다.
제34도는 선 j-j′을 따라 절단된 제32도의 단면도이다. 이들 도면에 나타낸 바와 같이, 상기 SVP는 수직인 위치로 SVP를 실장하는데 사용된 스탠드(stand) 리드(8)을 가지며, 그 스탠드 리드는 서수의 외부 리드(7) 보다 더 긴 길이를 가지며 그 스탠드 리드 중의 몇개는 서수의 리드(7)과 같은 방향으로 굴곡되고 다른 리드들은 반대 방향으로 굽혀진다.
반도체 장치의 다른 고-밀도 실장 기법이 일본 특개평 제 HEI5-309983호에 공개되어있다. 이 기법은 특히 메모리 카드에 사용되는 반도체 장치에 대하여 개발되었다. 이 기법에서는, 제35도에 나타난 대로, 전기적 접속이 와이어 본딩에 의해서 실현된다. 그러나, 이 기법은 패키지에서 단차 구조와 관련 된 문제를 가진다. 예를 들면, 제 35B도에 나타난 그 패키지의 상면 위에 배치된 리드를 갖는 플라스틱 몰드 패키지 안에 하우징된 반도체 장치의 경우에서는, 반도체 칩(40)위에 배치된 플라스틱 몰드재료(43)부의 표면과 위로 향하는 리드(47) 사이에 큰 단차가 있다.
배선(42)이 반도체 칩(40)으로 부터 약 200㎛높이 까지 연장한다고 가정하면; 반도체 칩(40)을 피복하는 그 몰드 플라스틱(43)은 배선(42)의 높이 보다 적어도 50㎛ 더 두꺼운 두께를 갖고; 그 패키지의 굴곡을 수용하기 위해서는 패키지의 두께에서 대략 50㎛의 여유도가 요구되고; 그때 그 단차는 최소한 300㎛가 된다.
제 35A 도에 나타난 것과 같이 플라스틱 몰드 패키지에 하우징된 반도체 장치(44)가 그패키지의 하면 위에 설치된 리드를 갖는 경우에서는, 하향의 리드(45)는 배선(42)이 반도체 칩(40)의 가장자리와 접촉하게 되는 것을 피하기 위하여 반도체 칩(40)의 능동면(상면)쪽으로 다이 패드(41)로부터 약 200㎛의 위치에 설치되어야 한다.
또한, 다이 패드(41)의 하부는 200㎛의 두께를 갖는 몰드 플라스틱으로 피복되어야 한다.
그 결과, 그 리드(45)과 반도체 칩(40) 아래에 놓여진 몰드 플라스틱(43)일부의 하면 사이에는 대략 400㎛의 단차가 있다. 이 단차는 제 35B 도에 나타난 것과 같은 리드(47)을 갖는 패키지의 단차 보다 크다.
종래 반도체 장치는 아래와 같은 문제점을 갖는다.
일본 특개평 제HEI1-179334(제28도 및 제29도)에 공개된 반도체 장치에서, 반도체 칩(2) 위에서 땜납 범프(5)와 전극으로 쓰이는 본딩 패드(3) 사이에 짧은 거리만이 존재하고, 그 밀봉수지(6)는 땜납 범프(5)와 배선 도체(4)와 같은 금속에 대하여 접착성이 좋지 않다.
그 결과, 물이나 습기가 밀봉수지 재료(6)와 땜납 범프(5) 또는 배선 도체(4) 사이의 경계를 통하여 그 패키지 안으로 침투하고, 이는 본딩 패드(3)의 부식의 원인이 되고, 그래서 반도체 장치(1)에서 불량이 발생한다.
또한, 각 본딩 패드(3)는 그 자신의 땜납 범프(5)를 필요로하고, 그래서 이 기법은 본딩 패드(3)이 갖는 땜납 볼(도시되지 않음)만큼의 땜납 볼을 필요로 한다. 그러므로, 반도체 칩 상의 여러 회로 점에 의해 공통으로 사용될 수 있는 전력 공급 전극이나 접지 전극을 갖는 것은 불가능하다.
또한 반도체 장치에 형성된 전극이 기판에 형성된 리드에 접속될때, 기판의 리드가 반도체 장치 아래에 숨겨져있으므로 반도체 장치의 전극이 기판의 리드에 대응하는 위치를 수정하도록 반도체를 적당하게 놓는 것은 어렵다.
BGA 패키지의 경우에, 그 리드 어레이의 형태로 배열된 범프를 가진 회로막은 반도체 칩 위에 본딩되므로서 전기적 접속을 이룬다.
이 경우에, 반도체 칩은 몰드 수지 안에 에워싸이지 않고 그 반도체 칩은 회로막을 거쳐 외부 환경에 노출된다.
그러므로, 회로막에 대한 재료는, 저속 재료 또는 폴리아미드막에 , 턴성체를 본딩하기 위한 접착 재료, 본딩 패드의 부식의 원인이 될 수도 있는 염소 이온과 같은 어떠한 불순물도 실질적으로 포함하지 않도록 아주 순수해야만 한다.
또한, 탄성체와 폴리마이드 막은 쉽게 습기를 흡수하므로, 이들 물질이 물을 흡수하는 것을 예방할 필요가 있다.
이들 물질이 물을 포함한다면, 리플로우 처리 동안 수분의 폭발적인 기화가 발생하여, 탄성체 또는 폴리마이드 막에서 균열을 가져온다.
최악의 경우에, 배선의 단선이 발생한다.
SVP(제32도-34도)로 수용된 반도체 장치의 경우에, 기판(도시않함)에 접속되어야 할 외부 리드(7)은 그 반도체 바디를 지지할 충분한 기계적인 강도가 있어야 한다.
이 요구를 만족시키기 위하여, 리드의 두께는 0.125mm이어야 하고 그 폭은 0.25mm이어야하고, 그리하여 리드 대 리드 피치는 0.5mm 이상이 된다. 특히, 패키지가 여러개의 핀(리드)를 후용할 만큼 충분한 길이를 가져야 해서 반도체 장치의 크기는 크게 된다.
SVP의 경우에, 패케지의 하변 아래에 배열된 외부 리드(7)은 굴곡부(도 34에서 k로 표시된 부분)가 0.65mm~1.20mm의 길이를 갖도록 L형태로 굴곡된다. 외부 리드(7)는 그처럼 다소 긴 길이를 가지며, 그래서 만일 반도체 장치(1)가 예를 들면 편심(decentering)때문에 그의 수직인 구조로 굴곡된다면, 리드의 외관의 폭은 증가한다. 이는 리드(7)를 충분히 큰 피치로 배열하는 것을 곤란하게 한다.
일반적으로, 표면 실장 반도체 장치가 기판에 실장될 때, 스크린 인쇄 기법을 사용하여 땜납 페이스트(paste)가 기판 위에 피막되고, 그후 반도체 장치의 리드가 막대모양의 땜납 페이스트에 접촉하도록 그 표면 실장 반도체 장치는 기판 위에 배치된다. 그 후, 그 땜납 페이스트에 포함된 땜납 성분은 리플로우 기법에 의하여 용융되어서 접속을 이루게 된다. 이 기법에서, 그 기판 위에 피막된 땜납 페이스트의 최대 두께는 근사적으로 스크린 마스크의 두께와 같고, 한편 스크린 마스크의 전형적인 두께는 약 200㎛이다.
그러나, 일본 특개평 제 HEI5-309983(제35도)에 따른 반도체 장치는 그 땜납 페이스트(200㎛)의 두께 보다 큰 보드-대-리드 단차(최소한 300㎛)를 가진다. 그러므로, 그 리드는 그 땜납 페이스트에 접촉할 수 없게되고, 그래서 이런 유형의 반도체 장치를 표면 실장 기법의 수단으로 실장하는 것은 불가능하다. 이 문제를 해결하기 위한 한 기법은 300㎛이상인 두께를 갖는 스크린 마스크를 사용하는 것이다. 이 경우에, 그러나, 스크린 마스크의 창(window)이 적어도 그 스크린 마스크의 두께와 같거나 큰 폭을 가지므로, 그 땜납의 두께는 더 크게 되고, 그 인쇄된 땜납 패턴의 폭도 더 커지게 된다.
그 결과, 이 기법은 그 패키지의 4 변으로부터 연장하는 0.5mm의 피치 리드를 갖는 QFP(quad flat package)에서, 그 패키지의 2 변으로부터 연장하는 리드를 갖는 TSOP(thin small outline package)에서, 또는 065mm 피치 리드를 갖는 QFP 에서와 같이 작은 피치에 배열된 다량의 핀을 갖는 패키지에서 사용될 때, 다량의 땜납은 브리지 또는 인접한 리드사이의 단락 회로의 원인이 되는 문제점을 가진다. 그리하여, 이 기법은 제한된 응용 범위에만 사용될 수 있다. 상기 문제를 해결하는 것이 위한 본 발명의 일반적인 목적이다.
특히, 본 발명의 목적은 높은 신뢰도, 강한 내습성, 높은 패킹 밀도 및 범용성을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 그러한 반도체 장치를 제조 및 실장하는 것이다. 본 발명의 제 1 국면에 따르면, 반도체 칩과; 그 반도체 칩 위에 배치되고, 도체층을 갖는 접착 부재와; 그 반도체 칩 위에 설치된 전극과; 상기 전극을 상기 도체층에 전기적으로 접속하기 위한 접속 부재와; 상기 반도체 칩, 상기 도체층, 상기 접착 부재 및 상기 접속 부재를 밀봉하기 위한 수지 밀봉 부재와; 그 수지 밀봉 부재에서 형성된 개구부를 개재하여 도체층에 접속된 외부 전극을 구비하는 반도체 장치가 제공된다.
본 발명의 제1국면에 따르는 반도체 장치에 있어서, 반도체 칩과 칩위에 배치된 접착 부재는 수지 안에 완전히 밀봉되어있으므로, 우수한 내습성이 얻어진다.
또한, 이 구조는 밀봉수지와 접착 부재, 그 접착 부재 위에 형성된 도체층 또는 리드와 같은 내부 소자 사이의 경계를 통하여 수분 또는 습기의 침투의 발생이 줄어들게 되어 내습성이 더 개선된다. 이 구조는 또한 반도체 장치의 크기를 축소시키고 그로 인하여 반도체 장치의 실장의 고밀도 패킹을 가능하게 한다.
본 발명의 제2국면에 따르면 반도체 장치는: 반도체 칩과; 상기 반도체 칩 위에 설치되고, 도체층을 가지는 접착 부재와; 상기 반도체 칩 위에 설치된 전극과; 상기 전극을 상기 도체층에 전기적으로 접속하기 위한 접속 부재와; 상기 도체층 위에 설치된 금속 돌기와; 상기 반도체 칩, 상기 도체층, 상기 접착 부재 및 상기 저속 부재 및 상기 금속 돌기가 밀봉되고, 상기 금속 돌기의 일부가 상기 수지 밀봉 부재의 외부로 노출된 수지 밀봉 부재 및 그 외부로 노출된 상기 금속 돌기에 접속된 외부 전극을 구비한다.
본 발명의 제2국면에 따른 반도체 장치에서, 반도체 칩과 그 위에 설치된 접착 부재는 수지 안에 완전히 밀봉되어, 우수한 내습성이 얻어진다. 더 나아가, 이 구조는 밀봉수지와 접착 부재, 그 접착 부재위에 형성된 도체층, 또는 리드와 같은 내부 소자 사이의 경계를 통하여 수분 또는 습기의 침투가 결과적으로 줄어들게 되어 내습성이 한층 더 개선된다. 이 구조는 또한 반도체 장치의 크기를 축소시키고 그로 인하여 반도체 장치의 시장의 고밀도 패킹을 가능하게 한다.
상기 제 1 또는 제 2 국면을, 각각 근거로 한 제 3 또는 제 4 국면에 따르면, 상기 접착 부재는 그 반도체 칩 위에 설치된 전극에 접속된 빗살형 도체층을 포함하는 반도체 장치가 제공된다. 이 배열은 그 반도체 장치에 인가된 신호가 외부 전극에 의하여 반도체 칩 위에 설치된 여러 전극으로 전달될 수 있게한다.
상기 제 2 국면에 기초한 본 발명의 제 5 국면에 따르면, 상기 노출된 금속 돌기는 오목부로 에워 싸여 있고 외부 전극의 일부는 상기 오목부에 삽입되게 수지 밀봉 부재 위에 설치되는 반도체 장치가 제공된다. 이 배열로, 외부 전극이 설치될때 땜납은 그 오목부 안으로 흘러들어가서 상기 땜납과 상기 밀봉수지 사이 및 상기 외부 전극과 상기 금속 돌기 사이의 튼튼한 기계적인 접속을 이룬다.
상기 제 1 또는 제 2 국면에, 각각, 근거를 둔 본 발명의 제 6 또는 제 7 국면에 따르면, 상기 접착 부재는 상기 반도체 칩 위에 설치된 전극에 접속된 빗살형 도체층을 포함하고, 상기 빗살형 도체층은 전원 선 또는 접지 선으로 사용된반도체 장치가 제공된다. 이 배열은 결과적으로 그 반도체 칩 위에 분포된 접속선의 길이를 단축시킨다. 그 결과, 그 접속선에 관련된 인덕턴스는 줄어들고 그래서 고속 동작이 달성된다.
본 발명의 제 8 국면에 따르면, 반도체 장치는: 반도체 칩과; 상기 반도체 칩의 한 측면에 설치되고, 도체층을 가지는 접착부재와; 상기 반도체 칩의 그 반대 측면에 설치된 전극과; 상기 전극을 상기 도체층에 전기적으로 접속하기 위한 접속부재 및 ; 상기 반도체 칩, 상기 도체층 및 상기 접속부재가 그 안에 밀봉된 수지 밀봉 부재를 구비하고, 상기 도체층의 일부는 상기 수지 밀봉 부재의 외부로 노출된다.
본 발명의 이러한 국면은 수직의 위치의 반도체 장치의 실장에서 고밀도 패킹의 개선을 가능하게 한다.
상기 제 8 국면에 의거한 본 발명의 제 9 국면에 따르며, 상기 수지 밀봉부재는 상기 반도체 칩의 능동면(active surface)에 대해 수직 방향으로 설치된 지지 부재를 포함하는 반도체 장치가 제공된다.
이 배열로, 상기 반도체 장치는 기판 위에서 수직인 위치로 쉽게 실장될 수 있다.
본 발명의 제 10 국면에 따르면, 반도체 장치는: 반도체 칩과; 도전성을 갖추고, 상기 반도체 칩으로 부터 격리되어 설치된 기본 부재와; 도체층을 갖추고, 상기 기본 부재 위에 설치된 접착 부재와; 상기 제1전극 및 제2전극을, 각각, 상기 도체층과 상기 기본 부재에 전기적으로 접속하기 위한 접속 부재 및; 반도체 칩, 기본 부재, 접착 부재 및 접속 부재가 밀봉되어있는 수지 밀봉 부재를 구비하고, 기본 부재의 적어도 한 측면과 상기 도체층의 적어도 한 측면은 수지 밀봉 부재의 외부로 노출된다.
이 반도체 장치에서, 그 반도체 칩은, 그 밀봉수지가 상기 반도체 칩에 대하여 다소 강하게 부착하는 저수분 흡입성을 갖는 밀봉수지로 피복된다. 그 결과, 상기 반도체 장치가 기판 위에 칩을 실장하기 위하여 가열될 때, 흡수된 수분에 대하여 아무런 폭발적인 기화도 일어나지 않는다. 그리하여, 상기 반도체 칩과 상기 밀봉수지 사이의 격리도 또한 상기 접속 부재의 단선도 일어나지 않는다. 이는 상기 반도체 장치의 신뢰도를 향상시켜 준다.
본 발명의 제 11 국면에 따르면, 반도체 장치는: 반도체 칩과; 도전성을 가지며, 상기 반도체 칩으로 부터 격리되어 설치된 기본 부재와; 도전성을 가지며, 상기 기본 부재 주위에 배치되고, 상기 반도체 칩으로부터 격리되어 설치된 환형 부재와; 상기 기본 부재 위에 설치되고, 도체층을 가지는 접착 부재와; 상기 반도체 칩 위에 설치된 제 1 전극, 제 2 전극 및 제 3 전극과; 상기 제 1 전극, 제 2 전극 및 제 3 전극을 각각 상기 도체층, 상기 기본 부재 및 상기 환형 부재에 전긱적으로 접속하기 위한 접속 부재 및; 상기 반도체, 상기 기본 부재, 상기 환형 부재, 상기 도체층, 상기 접착 부재 및 상기 접속 부재가 밀봉된 수지 밀봉 부재를 구비하고, 상기 기본 부재의 적어도 한 측면과, 상기 환형 부재의 적어도 한 측면 및 상기 도체층의 적어도 한 측면은 상기 수지 밀봉 부재의 외부로 노출된다. 이 배열은 결과적으로, 상기 반도체 칩 위에 분포된 접속의 길이를 줄어들게 한다. 그 결과, 그 접속과 관련 된 인덕턴스는 감소되고 그래서 동작 속도 등이 전기적 특성은 향상된다.
제 10 또는 제 11 국면에 , 각각, 의거한 본 발명이 제 12 또는 제 13 국면에 따르면, 반도체 장치는: 상기 수지 밀봉의 외부로 노출된 그 기본 부재의 일부는 지지 부재로서 사용된다. 이 배열은 그 반도체 장치가 좋은 자체-지지 능력을 갖게 해준다.
제 10 또는 제 11 국면에, 각각, 의거한 본 발명의 제 14 또는 제 15 국면에 따르면, 상기 수지 밀봉 부재로부터 바깥 쪽으로 0.2-1.0mm 연장한 노출부를 갖는 반도체 장치가 제공된다. 이 배열은 상기 도체층과 기판 위에 설치 배선 도체 사이의 접속을 가능하게 하여서 땜납 접합부분에서 일어나는 단락-회로 불량을 막아준다.
제 10 또는 제 11 국면에, 각각, 의거한 본 발명의 제 16 또는 제 17 국면에 따르면, 상기 도체층의 그 노출부는, 상기 반도체 장치가 기판 위에 실장될 때 그 기판 위에 설치된 배선 패턴에 접속되어 있는 힌지(hinge)로서 사용되는 반도체 장치가 제공된다. 이 배선은 실장의 용이성 및 높은 신뢰도를 제공한다.
상기 제 10 또는 제 11 국면에, 각각, 의거한 본 발명의 제 18 또는 제 19 국면에 따르면, 상기 기본 부재가 접지선으로 사용되는 반도체 장치가 제공된다. 이 배열은 상기 반도체 칩 위에 분포된 저속선의 길이를 단축하는 결과가 된다. 그 결과, 그 접속에 관련된 인덕턴스는 감소되고 그리하여 고속 동작이 달성된다.
제 10 또는 제 11 국면에 의거한 제 20 또는 제 21 국면에 따르면, 상기 기본 부재는 노출부를 가지며, 상기 노출부는 상기 전극이 설치된 것과 같은 측면위에 설치되어 있고, 상기 노출부가 와이어 본딩에 의해서 와이어에 접속되기 위해 사용되는 반도체 장치가 제공된다. 이 배열은 결과적으로 사이 반도체 칩 위에 분포된 배선의 길이를 단축시킨다. 그 결과, 그 접속에 관련된 인덕턴스는 감소되고 동작 속도 등의 전기적인 특성은 향상된다. 또한, 본 발명에 대한 이러한 국면은 반도체 장치 제조에 대한 간단한 공정을 제공한다.
제 10 또는 제 11 국면에, 각각, 의거한 본 발명의 제 22 또는 제 23 국면 따르면, 상기 기본 부재는 노출부를 가지며, 상기 노출부는 상기 전극이 설치된 것과 같은 측면위에 설치되어 있고, 상기 노출부가 와이어 본딩에 의해서 와이어에 접속되기 위해 사용되는 반도체 장치가 제공된다. 이 배열은 복수개의 반도체 장치가 좁은 간격으로 실장 될 수 있게 해서 고밀도 패킹을 달성하게 한다. 이 배열은 또한 반도체 장치의 실장을 용이하게 해준다.
제 10 또는 제 11 국면에, 각각, 의거한 본 발명의 제 24 또는 제 25 국면에 따르면, 상기 기본 부재 및 상기 환형 부재는 그 전극에 의해서 서로 반대되는 위해 설치되는 반도체 장치가 제공된다. 이 배열은 그 반도체 칩 위에 분포된 접속의 길이를 단축하는 결과가 되고, 그래서 신호 전파의 지연(delay) 시간은 더 짧게된다. 또한, 그 접속에 관련 된 인덕턴스는 최소화된다. 그 결과, 동작 속도등의 전기적 속도는 향상된다.
제 10 또는 제 11 국면에, 각각, 의거한 본 발명의 제 26 또는 제 27 국면에 따르면, 상기 기본 부재 및 환형 부재는 전력 공급선 또는 접지선으로 사용되는 반도체 장치가 제공된다. 이 배열은 상기 반도체 칩에 분포된 접속의 길이를 단축하는 결과가 되고, 그리하여 신호 전파의 지연 시간은 더 짧게 된다. 또한, 그 접속에 관련된 인덕턴스는 최소화된다. 그 결과, 동작 속도 등의 전기적 속도는 향상된다.
제 10 또는 제 11 국면에, 각각, 의거한 본 발명의 제 28 또는 제 29 국면에 따르면, 상기 기본 부재의 한 측면은 부분적으로 삭제되어 상기 접착 부재와 상기 도체층에 대향하는 부분 이외에는 빗살형으로 남아있는 반도체 장치가 제공된다. 이 배열은 그 밀봉수지와 그 기본 부재 사이의 접착을 향상시켜서, 수분이나 습기의 침투를 막아준다. 그리하여, 그 반도체 장치에 대한 내습성이 개선된다.
본 발명의 제 30 국면에 따르면, 반도체 장치는: 반도체 칩과; 상기 반도체 칩 위에 설치된 접착 부재와; 상기 반도체 칩 위에 설치되고, 상기 접착 부재로부터 연장된 전극과; 상기 전극에 전기적으로 접속된 접속 부재와; 상기 반도체 칩, 상기 접착 부재 및 상기 접속 부재가 밀봉된 수지 밀봉 부재 및; 외부 전그을 구비하고, 상기 외부 전극은 상기 수지 밀봉 부재에 설치된 개구부를 개재하여 상기 접속부재에 접속되어 있다. 본 발명의 이러한 국면은 그 반도체 장치의 크기를 감축 가능하게 하여 반도체 장치 실장의 고밀도 패킹을 가능하게 한다. 본 발명의 이러한 국면은 반도체 장치에 있어서 높은 신뢰도를 제공한다.
본 발명의 제 31 국면에 따르면, 반도체 장치는 : 반도체 칩과; 상기 반도체 칩 위에 설치된 접착 부재와; 상기 반도체 칩 위에 설치되고, 상기 접착 부재로부터 연장된 극과; 상기 전극에 전기적으로 접속된 접속 부재와; 상기 반도체 칩, 상기 접착 부재 및 상기 접속 부재가 밀봉된 수지 밀봉 부재를 구비하고, 상기 수지 밀봉 부재는 상기 접속 부재의 한 측면이 외부로 노출되도록 미리 정한 양 만큼 부분적으로 오목부가 된다. 본 발명의 이러한 국면은 반도체 장치의 크기를 줄어들게 하여 반도체 장치의 실장에서 고밀도 패킹을 가능하게 한다.
제 30 또는 제 31 국면을, 각각, 근거로하여 본 발명의 제 32 또는 제 33 국면에 따르면, 상기 접착부재가 TAB 테이프인 반도체 장치가 제공된다. 이 반도체 장치에서, TAB 테이프는 접착 부재로 사용되고 그래서 상기 반도체 장치의 크기는 감축될 수 있다.
제 30 또는 제 31 국면을, 각각, 근거로하여 본 발명이 제 34 또는 제 35 국면에 따르면, 상기 접착 부재는 TAB 테이프이고, TAB 테이프 위에 설치된 배선부재는 외부 전극으로 사용되는 반도체 장치가 제공된다. 이 배열은 그 밀봉수지의 두께를 줄어들게 한다.
제 31 국면에 의거한 본 발명의 제 36 국면에 따르면, 상기 밀봉 부재는, 반도체 장치가 기판에 실장될때 기판에 대하여 배치되는 배선 도체를 받아들이기 위해 사용되는 위치 결정 오목부를 가지며, 상기 위치 결정 오목부는 그 기판과 접촉하게 될 상기 수지 밀봉 부재의 부분 위에 설치되는 반도체 장치가 제공된다. 이 배열은 반도체 장치의 실장을 용이하게 한다.
제 31 국면에 의거한 본 발명의 제 36 국면에 따르면, 상기 밀봉 부재는, 반도체 장치가 기판에 실장될때 기판에 대하여 배치되는 배선 도체를 받아들이기 위해 사용되는 위치 결정 오목부를 가지며, 상기 위치 결정 오목부는 그 기판과 접촉하게 될 상기 수지 밀봉 부재의 부분 위에 설치되는 반도체 장치가 제공된다. 이 배열은 반도체 장치의 실장을 용이하게 한다.
제 31 국면에 의거한 본 발명의 제 37 국면에 따르면, 상기 수지 밀봉 부재는 상기 반도체 장치가 그 기판 위에 실장될때 기판 안에 형성된 스루홀과의 간섭을 방지하기 위한 도피 오목부를 가지며, 상기 도피 오목부는 그 기판과 접촉하게 될 상기 수지 밀봉 부재의 부분 위에 형성되는 반도체 장치가 제공된다. 이 배열로, 그 반도체 장치는 상기 위치결정 오목부로 실행된 대강의 위치결정에 의해 주어진 위치로 부터 적절한 실장 위치로 이동할 수 있고 그래서 상기 반도체 장치는 자기정렬 된다.
본 발명의 제 38 국면에 따르면, 반도체 장치의 제조방법은: 반도체 칩 위에 도체층을 갖는 접착 부재를 부착하는 공정과; 상기 반도체 칩 위에 전극을 형성하는 공정과; 상기 전극과 상기 도체층 사이에 전기적으로 접속하는 공정과; 수지로 상기 반도체 칩, 상기 도체층 및 상기 접착 부재를 밀봉하는 공정과; 개구부가 상기 도체층에 도달하도록 그 수지 밀봉에 상기 개구부를 형성하는 공정과; 땜납으로 상기 개구부를 채워서 외부 전극을 형성하는 공정을 구비한다. 본 발명의 이러한 국면은 반도체 장치의 제조공정을 단순화 가능하게 한다.
제 38 국면에 근거한 본 발명의 제39국면에 따르면, 상기 개구부가 상기 밀봉 공정 동안에 몰드에서 설치된 돌기를 사용하여 형성되는, 반도체 장치 제조방법이 제공된다. 본 발명의 이러한 국면은 반도체 장치 제조를 용이하게 해준다.
제 38 국면에 근거한 본 발명의 제 40 국면에 따르면, 반도체 장치 제조방법에 있어서, 상기 밀봉 공정은 상기 반도체 칩과 돌기를 갖는 몰드안에 접착 부재를 설치하는 공정을 구비하고, 상기 돌기는 상기 도체층을 미리 정한 양으로 낮추는데 사용되어 상기 개구부는 상기 돌기에 의해서 설치된다. 본 발명의 이러한 국면은, 만약 그렇지 않으면 상기 몰드의 돌기와 도체층 사이의 계면 안으로 수지가 침투하기 때무에 생성될 버르(burr)의 발생을 방지하여 도전 불량을 막아준다.
제 38 국면에 의거한 본 발명의 제 41 국면에 따르면, 상기 접착 부재의 브리지는, 상기 반도체 칩과 상기 접착 부재를 상기 몰드에서 적당한 위치에 유지하기 위하여 상기 몰드에 의해 끼워지는 반도체 장치 제조방법이 제공된다. 이 제조방법에서, 반도체 칩과 접착 부재의 위치결정은 상기 몰드로 상기 접착 부재의 브리지를 끼워짐으로써 용이하게 실현될수 있다.
제 38 국면에 근거한 본 발명의 제 42 국면에 따르면, 반도체 장치 제조방법에 있어서, 땜납 볼(solder ball)이 개구부에 삽입되어 리플로우(reflow) 공정을 행하므로서 상기 전극을 형성하는 반도체 장치 제조방법이 제공된다. 본 발명의 이러한 국면은 반도체 장치 제조에 대한 단순화된 공정을 제공한다.
본 발명의 제 43 국면에 따르면, 반도체 장치 제조방법은: 반도체 칩 위에, 도체층을 갖는 접착 부재를 부착하는 공정과; 상기 반도체 칩 위에 전극을 형성하는 공정과; 상기 전극 및 상기 도체층 사이를 전기적으로 접속하는 공정과; 와이어 본딩 기법에 의해서 상기 도체층 위에 금속 돌기를 형성하는 공정과; 상기 금소 돌기가 외부로 일부 노출시키도록 상기 반도체 칩, 상기 도체층, 상기 접착 부재 및 상기 금속 돌기를 수지로 밀봉하는 공정과; 외부로 노출된 상기 금속 돌기에 접속되는 외부 전극을 형성하는 공정을 구비한다. 본 발명의 이러한 국면은 소형화된 반도체 장치를 얻기 위한 단순한 제조공정을 제공한다.
제 43 국면을 근거로 한 본 발명의 제 44 국면에 따르면, 반도체 장치 제조방법에 있어서, 상기 금속 돌기의 일부를 외부로 노출시키는 상기 공정에서, 그 금속 돌기의 높이는, 삭제된 후에 남아있는 금속 돌기의 양을 조정함으로써 조정되고, 상기 금속 돌기를 그 몰드에 대향 압박하여서 상기 금속 돌기를 외부로 일부 노출시키는 동안에 상기 밀봉 공정이 수행된다. 본 발명의 이러한 국면은 소형화된 반도체 장치를 얻기 위한 단순한 제조공정을 제시한다.
본 발명의 제 45 국면에 따르면, 반도체 장치의 제조방법은: 도체층을 가지는 접착 부재를 반도체 칩의 한 측면위에 부착하는 공정과; 상기 반도체 칩의 반대 측면에 전극을 형성하는 공정과; 상기 전극 및 상기 도체층 사이를 전기적으로 접속하는 공정과; 상기 금속 돌기가 외부로 일부 노출 시키도록 상기 반도체 칩, 상기 도체층, 상기 접착 부재 및 상기 금속 돌기를 수지로 밀봉하는 공정을 구비한다. 본 발명에 대한 이러한 국면은 작은 공간에 실장될 수 있는 소형화된 반도체 장치를 얻기 위한 단순한 제조공정을 제공한다.
본 발명의 제 46 국면에 따르면, 반도체 장치 제조방법은 : 도전성을 지닌 기본 부재를 반도체 칩으로부터 격리하여 배치하는 공정과; 도체층을 가지는 접착 부재를 상기 기본 부재 위에 부착하는 공정과; 상기 반도체 칩 위에 제 1 및 제 2 전극을 형성하는 공정과; 상기 제 1 전극과 상기 도체층 사이 및 상기 제 2전극과 상기 기본 부재 사이를 전기적으로 접속시키는 공정 및; 상기 반도체 칩, 상기 기본 부재, 상기 도체층 및 상기 접착 부재를, 상기 기본 부재의 적어도 한 측면과 상기 도체층의 적어도 한 측면이 외부로 노출 시키도록, 수지로 밀봉하는 공정을 구비한다. 본 발명의 이러한 국면은 높은 신뢰도를 갖는 반도체 장치를 얻기 위한 단순한 제조공정을 제공한다.
본 발명의 제 47국면에 따르면, 반도체 장치 제조방법은: 도전성을 지닌 기본 부재를 반도체 칩으로부터 격리하여 배치하는 공정과; 도전성을 갖는 환형 부재를, 상기 환형 부재가 상기 기본 부재를 에워싸도록 반도체 칩으로부터 격리하여 배치하는 공정과; 상기 기본 부재 위에 도체층을 갖는 접착 부재를 부착하는 공정과; 상기 반도체 칩 위에 제1, 제 2 및 제 3 전극을 형성하는 공정과; 상기 제1전극과 상기 도체층 사이, 상기 제2전극과 상기 기본 부재 사이 및 상기 제3전극과 상기 환형 부재 사이를 전기적으로 접속시키는 공정 및; 상기 반도체 칩, 상기 기본 부재, 상기 환형 부재, 상기 도체층 및 상기 접착 부재를 상기 기본 부재의 적어도 한 측면과, 상기 환형 부내의 적어도 한 측면 및 상기 도체층의 적어도 한 측면이 그 외부로 노출시키도록 수지로 밀봉하는 공정을 구비한다. 본 발명의 이러한 국면은 우수한 전기적 특성을 갖는 반도체 장치를 얻기 위한 단순한 제조공정을 제공한다.
본 발명의 제 48 국면에 따르면, 반도체 장치 제조방법은: 반도체 칩 위에 접착 부재를 부착하는 공정과; 상기 반도체 칩 위에 전극을 형성하는 공정과; 상기 전극과 상기 접착 부재로부터 연장한 리드 사이를 전기적으로 접속시키는 공정과; 상기 반도체 칩, 상기 접착 부재 및 상기 리드를 수지로 밀봉하는 공정과; 그 밀봉수지에서 상기 개구부가 상기 도체층에 도달하는 형태의 개구부를 형성하는 공정 및; 땜납으로 상기 개구부를 채워서 외부 전극을 형성하는 공정을 구비한다. 본 발명의 이러한 국면은 좁은 공간에 실장될 수 있는 소형화 된 반도체 장치를 얻기 위한 단순한 제조공정을 제공한다.
본 발명의 제 49 국면에 따르면, 반도체 장치 제조공정은 : 반도체 칩 위에 접착 부재를 부착하는 공정과; 상기 반도체 칩 위에 전극을 형성하는 공정과; 상기 전극과 상기 접착 부재로부터 연장하는 리드 사이를 전기적으로 접속시키는 공정과; 상기 리드는 상기 반도체 칩 위에 형성된 전극에 전기적으로 접속되고, 상기 접착 부재로부터 연장한 그 리드에 전기적으로 접속되어 있는 전기적 접속 부재를 설치하는 공정과; 상기 수지 밀봉 부재가 미리 정한 양 만큼 일부 오목하게 되어 상기 리드의 한 쪽이 외부로 노출시키도록 상기 반도체 칩, 상기 접착 부재, 상기 리드를 수지로 밀봉하는 공정을 구비한다. 본 발명의 이러한 국면은 좁은 공간에 실장될 수 있는 소형화 된 반도체 장치를 얻기 위한 단순한 제조공정을 제공한다.
본 발명의 제 50 국면에 따르면, 반도체 장치 실장방법은: 기판 위에 반도체 장치를 기판에 대하여 수직인 위치로 반도체 장치를 배치하는 공정과; 반도체 장치 안에 배치된 반도체 칩의 한 측면에 부착되어 있는 접착 부재 위에 형성된 도체층과 상기 기판 위에 배치된 배선 도체 사이를 전기적으로 접속시키는 공정을 구비한다. 이 실장방법에서는, 고밀도 패킹이 얻어진다.
본 발명의 제 51 국면에 따르면, 반도체 장치 실장방법은: 그 반도체 장치의 지지 부재를 인접한 반도체 장치의 한개의 홈안에 삽입하는 공정을 구비하고, 그 반도체 장치의 밀봉수지는 기본 부재의 굴곡부를 수용하는데 사용되는 복수개의 홈을 가지며, 상기 지지 부재가 삽입된 그 홈은 임의의 기본 부재의 굴곡부를 수용하는데 사용되지 않는다. 이 실장방법에서는, 고밀도 패킹이 달성된다.
본 발명의 제52국면에 따르면, 반도체 장치 실장방법은: 수지 밀봉 부재가 미리 정한 양 만큼 또는 그 이하 만큼 부분적으로 오목하게 되어, 리드를 갖는 접착 부재가 그 반도체 장치의 수지 밀봉 부재의 그 오목하게 된 표면에 노출 시키도록 밀봉 공정을 수행하는 공정을 구비하고, 반도체 칩은 그 수지 밀봉 부재 안에 배치되어 상기 반도체 칩은 상기 오목부가 형성된 그 수지 밀봉 부재의 표면과 마주하고; 상기 접착 부재 위에 형성된 리드가 그 기판에 마주하도록 반도체 장치를 기판에 배치하는 공정과; 그 기판 위에 배치된 배선 도체와 상기 접착 부재 위에 형성된 리드 사이를 전기적으로 접속시키는 공정을 구비한다. 이 실장방버에서, 고밀도 패킹이 달성된다.
도면을 참조로 하여, 본 발명이 바람직한 실시예가 이하에서 설명된다.
[실시예 1]
제1도 -제4도는 본 발명의 제 1 실시예를 나타낸다. 제1도는 제 1 실시예에 따른 반도체 장치의 외관을 나타내고 그 반도체 장치의 일부가 제거되어 내부 구조를 볼 수 있다.
제2도는 제1도의 반도체 장치를 선a-a′를 따라 절단한 단면도이다.
제3도는 본 발명의 제 1 실시예에 따른 중간 제조공정에 있어서 상기 반도체 장치가 땜납 펌프 형성단계를 미리 행하는 반도체 장치의 단면도이다.
제4도는 제 1 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도이고, 그 내부 구조가 보일 수 있도록 그 반도체 장치의 일부는 제거된다. 이들 도면에서, 제28도 또는 제29도의 소자와 같은 소자들은 제28도 및 제 29도에 있는 번호와 같은 참조번호로 나타냈고, 이 소자들은 여기서 다시 상세하게 설명하지 않는다. 이 실시예에서, 제1도 내지 제4도에 나타낸 것처럼, 반도체 장치(1A)는 반도체 칩(2)에 접착되는 접착 부재로 작용하는 테이프(9)와, 상기 테이프(9)위에 형성된 도체 층(10)과, 와이어 본딩으로 전기적 접속을 하는 접속 부재로 작용하는 금속세선(11)과, 반도체 칩(2)과 다른 소자들이 플라스틱 몰딩으로 밀봉될 때 상기 테이프(9)위에 형성되어 있는 상기 도체막리드(10)에 도달하도록 밀봉 부재로 작용하는 밀봉수지(6)안에 형성되는 개구부(12)와, 상기 테이프(9)의 일부인 브리지(13)를 구비한다.
제1도 및 제2도에 나타낸 것과 같이, 테이프(9)는 반도체칩(2)에 본딩 되고 테이프(9)위에 형성된 도체막 리드(10)는 금속 세선(11)을 통하여 반도체 칩(2)에 형성되어 전극으로 작용하는 와이어 본딩 패드(3)에 연결되며 상기 금속세선(11)은 와이어 본딩에 의해서 도체막 리드(10)와 상기 본딩 패드(3)에 본딩된다.
제3도에 나타낸 것과 같이, 각 도체막 리드(10)의 표면의 일부가 상기 개구부(12)를 통해서 밖으로 노출되도록 상기 개구부(12)가 밀봉수지(6)안에 형성된다. 제조공정의 수지 밀봉 단계에서, 이 개구부(12)는 몰드를 사용하여 돌출하게 형성되어서 테이프(9) 위의 도체막 리드(10)와 접촉하게 된다.
수지 밀봉 단계에서 사용된 몰드의 돌기는 테이프(9)위의 도체막 리드(10)를 5-100㎛만큼 누르도록 하는 것이 좋으며, 더 좋은 것은 수십 ㎛이어서, 상기 개구부(12)는 전기적 도전의 불량을 일으키는 버르(burr)를 갖지 않도록 형성되어야 한다. 테이프(9)의 탄성은 몰드의 돌기를 통해서 도체막 리드(10)에 인가된 힘으로 부터 발생되는 압력을 흡수하며 반도체 칩(2)은 충격으로부터 보호된다.
땜납 범프(5)를 형성하기 위하여, 땜납 볼(도시되지 않았음)은 제3도에 나타낸 중간 제조 구조를 가진 반도체 장치(1A)의 개구부(12)에 놓여 있으며, 리플로우에 의해서 녹여지고, 그것에 의해 수 ㎛이하의 오차안에서 원하는 점에 땜납 범프(5)를 형성하게 된다. 더구나, 테이프(9)의 일부는 브리지(13)를 형성하도록 반도체 장치(1A)의 예상되는 외형을 벗어나서 밖으로 확장된다.
수지 밀봉 공정에서, 상기 테이프(9)의 상기 설명된 부분은 몰드에 의해서 눌려지고 그에 의해서 몰드 사이의 적당한 캐비티안에 반도체 칩(2)과 테이프(9)를 고착하고 몰드의 돌기부가 테이프(9)위의 도체막 리드(10)와 접촉하며 그에 의해 밀봉수지 안에서 개구부(12)를 형성하고 개구부(12)는 접촉 구멍으로 사용되는데 이 구멍을 통하여 상기 도체막 리드(10)가 땜납 범프(5)에 접속된다. 이러한 기술은 몰드의 돌기부가 테이프(9)위의 도체막 리드(10)와 밀착된 접촉을 하게 되고 긍 의해 버르의 생성을 방지하는데 그렇지 않으면 몰드의 돌기부와 테이프(9)위의 도체막 리드(10)사이의 계면으로 수지가 침투되어 버르가 생성된다.
[실시예 2]
제5도 내지 제8도는 본 발명의 제 2 실시예를 나타낸다.
제5도는 제 2 실시예에 따른 반도체 장치의 외관을 나타내는데 반도체 장치의 일부가 제거되어서 내부 구조가 보인다.
제6도는 제5도에서 선 k-k′에 따른 반도체 장치의 단면도를 나타낸다.
제7도는 제 2 실시예에 따른 제조공정의 중간단계에 있는 반도체 장치의 단면도이며 이 반도체 장치는 수지로 밀봉될 단계에 있다.
제8도는 제 2 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 부분적으로 절단한 단면도의 구조도이다. 이들 도면에서, 제1도 내지 제4도와 같은 소자들에는 같은 참조 번호를 붙였으며, 여기서 이들을 상세하게 설명하지 않는다.
제 2 실시예에서, 상기 도면에 나타낸 것과 같이, 반도체 장치(1B)는 와이어 본딩에 의해 반도체 칩(2)위에 형성된 금속 돌기(14)와, 테이프(9)위에 형성된 도체층의 일부가 되도록 테이프(9)위에 형성되어서 와이어 본딩된 금속 세선을 통하여 복수개의 도체층막에 연결될 수 있는 빗살 모양의 도체막(15)과, 돌기부(16)를 가진 땜납 범프(5)를 포함하고 상기 돌기부(16)는 상기 땜납 범프와 상기 금속 돌기(14)사이에 더 좋은 접촉을 이루도록 밀봉수지(6)안에 형성된 오목한 곳에 수용된다.
종래에는, 와이어 본딩에 의해 금속 돌기부를 형성하는 기술은 반도체 칩(2)의 본딩 패드(3)에 범프를 형성하기 위하여 사용되었고 그에 의해 TAB(tape automated bonding) 테이프에 대한 접속이 이루어졌다. 이 실시예에서, 이러한 기술은 테이프(9)위의 도체층(10)에서 금속 돌기(14)를 형성하기 위하여 이용된다. 이 기술은 일본 특허출원 제HEI 1-179334호에 공개된 기술에 비교해서 간단하다. 더구나, 이 기술에서, 반도체 장치가 기판(제11도에 나타낸 기판(18)은 아래에서 상세하게 설명함)에 아래로 향하게 실장되는 FDBT(face down bonding technique) 본딩 기술과는 다르게, 배열과 관련되는 어려운 점은 없다.
리플로우(reflow) 공정에서 납선으로 만들어진 금속 돌기부가 융합되어서 땜납 범프(5)의 강력한 접속이 형성되어야 하기 때문에 와이어 본딩에 의해서 금속 돌기부를 형성하도록 납선은 좋은 재료이어야 한다. 도체층(10)을 가진 테이프(9)위에 형성된 빗살 모양의 도체층(15)은 반도체 칩(2)과 테이프(9)위의 복수개의 점 사이의 접속을 가능하게 한다. 그리하여, 예를 들면, 반도체 장치(1B)의 한 땜납 범프(5)를 통하여 수신된 신호는 반도체 칩(2)의 여러 본딩 패드로 분배될 수 있다.
빗살 모양의 도체층(15)은 전력 공급선 또는 접지선으로 사용될 수 있으며, 이 선에 의해서 전력이나 접지 레벨이 반도체 칩(2)의 복수개의 부분으로 공급된다. 알루미늄 상호접속선을 사용하는 종래의 전력 공급 또는 접지선은 빗살 모양의 도체층(15)으로 대체될 수 있으며 그에 의해서 상기 선의 인덕턴스를 최소화할 수 있고 반도체 장치의 동작속도를 최대화할 수 있다.
제7도에 있어서, 파선(broken line)은 반도체 칩(2)이 밀봉되는 수지의 예상되는 외형을 나타낸다.
이 도면에서 나타난 것과 같이, 금속 돌기(14)는 각 금속돌기(14)의 일부가 상기 밀봉수지의 외부로 노출될 충분히 큰 높이를 갖도록 와이어 본딩에 의해 형성된다. 수지 몰드 공정에서, 금속 돌기(14)는 몰드의 내벽과 밀접하게 접촉되어서 각 금속 돌기(14)의 일부가 몰드 수지가 생성된 외형의 외부로 노출 되게 된다. 즉, 와이어 본딩에 의해 만들어진 금속 돌기(14)의 높이는 와이어 본딩 후에 남아있는 금속돌기의 양을 제어함으로써 적당한 값으로 조정된다. 그 후, 몰딩 공정에서는 반도체 칩이 금속 돌기와 그 몰드의 내벽 사이의 밀접한 접촉을 유지하면서 수지로 밀봉되어서 각 금속 돌기의 일부가 상기 몰드 수지의 외부로 노출 되게 된다. 그리하여, 이 기법은 제조를 용이하게 한다.
제8도에 나타난 것과 같이, 오목부가 밀봉수지(6) 안에 설치되어 땜납 범프(5)가 이들 오목부로 끼워지게 된다. 땜납 범프(5)가 형성될 때, 각 땜납 범프의 일부는 그 오목부 안으로 흘러 들어간다. 그 결과, 땜납 범프(5)와 밀봉수지(6) 사이에 강력한 기계적인 접속이 형성되고 땜납 범프(5)와 대응하는 금속 돌기(14) 사이에도 강력한 기게적인 접속이 형성된다.
상기 빗살-모양 층(15)이 제 1 실시예의 반도체 장치에도 적용될 수 있다.
[실시예 3]
제9도 내지 제 12도는 본 발명의 제 3 실시예를 나타낸다.
제9도는 제 3 실시예에 따른 반도체 장치의 외부 모양의 일부를 나타낸 구조도이다.
제10도는 제 3 실시예에 따른 반도체 장치의 외관을 나타내는데 반도체 장치의 장치의 일부가 제거되어서 내부 구조가 보인다.
제11도는 기판에 실장된 제 3 실시예에 따른 반도체 장치의 외관을 나타내는 구조도이다.
제12도는 제11도에서 선 b-b′에 따른 반도체 장치의 단면도를 나타낸다.
이들 도면에서, 제1도 내지 제4도와 같은 소자들에는 같은 참조 번호를 붙였으며, 여기서 이들을 상세하게 설명하지 않는다. 이들 도면에 나타낸 것과 같이, 제 3 실시예의 반도체 장치(1c)는 반도체 장치(1c)를 수직의 위치로 유지하기 위한 스탠드 블록(17)을 포함한다. 이들 도면에는 반도체 장치(1c)가 실장되는 기판(18)과, 상기 기판(18) 위에 형성된 배선 패턴(19) 및 도체막 리드(10)도 나타냈다.
제9도에 나타낸 것과 같이, 반도체 장치(1c)는 반도체 칩(2)의 한 측면에 본딩된 테이프(9)를 포함하며 도체막 리드(10)는 테이프(9)위에 형성되어 있다. 반도체 칩(2)은 수지(6)로 밀봉되어 있고 테이프(9)와 도체막 리드(10)는 밀봉수지의 줄(stripe)모양으로 절단된 부분을 통해서 부분적으로 노출되어 있다.
제10도에 나타낸 것과 같이, 도체막 리드(10)는 금속 세선(11)을 통하여 반도체 칩(2)의 본딩 패드에 연결된다. 반도체 장치(1c)는, 상기 장치(1c)에 배치된 반도체 칩(2)이 수직으로 놓여서 테이프(9)의 도체막 리드(10)가 기판(18)에 수직인 위치가 되게 하며 상기 도체막 리드(10)의 노출된 부분이 제11도에 나타난 것처럼 기판(18)위에 형성된 배선 패턴(19)에 땜납되도록 기판(18)위에 설치되어 있다.
스탠드 블록(17)은 수지 몰딩 공정에서 반도체 장치(1c)위에 형성되며 상기 스탠드 블록(17)은 반도체 칩(2)의 능동면에 수직인 방향으로 설치되고 반도체 장치(1C)의 한 표면과 스탠드 블록(17)의 한 표면이 하나의 수평면을 이루게 된다. 이 예에서, 테이프(9)에 의해 지지된 반도체 칩(2)은 수지로 밀봉된다. 또한, 종래 기술에 하는 것과 같이 리드프레임의 다이 패드라고 부르는 부분에 반도체 칩(2)을 부착시킴으로서 리드프레임에 의해 반도체 칩(2)을 지지하 수도 있다.
[실시예 4]
제13도 내지 제 19도는 본 발명의 제 4 실시예를 나타낸다.
제13도는 제 4 실시예에 따른 반도체 장치의 외관의 일부를 나타낸 구조도이다.
제14도는 제 4 실시예에 따른 반도체 장치의 외관을 나타내는데 반도체 장치의 일부가 제거되어서 내부 구조가 보인다.
제15도는 기판에 실장된 제 4 시시예에 따른 반도체 장치의 외관의 일부를 나타태는 구조도이다.
제16도는 제15도에서 선 c-c′에 따른 반도체 장치의 단면도를 나타낸다.
제17도는 기판에 실장된 제 4 실시예에 따른 반도체 장치의 평면도이다.
제18도는 기판에 실장된 제 4 실시예에 따른 복수개의 반도체 장치를 예시하는 평면도이다.
제19도는 역시 기판에 실장된 제 4 실시예에 따른 복수개의 반도체 장치를 예시하는 평면도이다. 이들 도면에서, 제1도 내지 제4도 또는 제11도 또는 제12도와 같은 소자들에는 같은 참조 번호를 붙였으며, 여기서 이들을 상세하게 설명하지 않는다.
이들 도면에 나타낸 것과 같이, 제 4 실시예의 반도체 장치(1D)는 리드프레임의 일부인 다이 패드(21)위에 부착되며 반도체 칩(2)은 리드프레임에 의해서 지지된다. 더구나, 기본(base) 리드(22)를 가진 다른 리드 프레임은 상기 반도체 칩(2)위로 배치되고 도체막 리드(10)를 가진 테이프(9)는 이 리드 프레임에 본딩된다. 기본리드(22)의 일부는 스탠드 리드(8)로 작용한다. 반도체 장치(1D)는 역시 밀봉수지(6)안에 형성된 홈(23)을 포함하며 스탠드 리드(8)의 굴곡부는 홈(23)에 수용된다. 이 실시예에서, 도체막 리드(10)를 가진 테이프(9)는 반도체 칩(2)의 한 측면에 설치된 기본리드(22)에 본딩되며 상기 기본리드(22)와 상기 반도체(2)사이에는 갭이 있게 된다.
제14도는 제조의 중간단계에 있는 반도체 장치를 예시한 것인데, 리드 프레임의 바깥 부분이 절단되어 있고 남겨진 기본리드(22)는 곧 굽혀질 것이다. 반도체 칩(2)은 리드 프레임의 바깥 부분이 절단되어 있고 남겨진 기본리드(22)는 곧 굽혀질 것이다. 반도체 칩(2)은 리드 프레임의 일부가 되는 다이 패드(21)에 강하게 부착된다.
이 실시예에서, 테이프(9)가 반도체 칩(2)에 직접 본딩된 제 1 실시예에 따른 반도체 칩(1A)과는 달리, 반도체 칩(2)은 낮은 수분 흡수율을 가진 밀봉수지(6)로 밀봉되어 밀봉수지(6)은 반도체 칩(2)에 더 강하게 달라붙는다. 그 결과, 반도체 장치가 기판위에 실장되기 위하여 가열될 때 흡수된 수분의 방출이 일어나지 않는다. 이와 같이, 테이프(9)가 반도체 칩에 직접 본딩되는 경우에 일어날 수 있는 반도체 칩(2)과 테이프(9)의 분리나 또는 금속 세선(11)의 절단이 일어나지 않는다. 이것이 반도체 장치의 신뢰도를 개선하는 것이다.
이 실시예에서, 제13도에 나타낸 것과 같이, 테이프(9) 위에 형성된 도체막 리드(10)는 밀봉수지(6)의 가장자리를 지나서 밖으로 확장되어 0.2-1mm의 길이를 가진 돌기부를 갖는다. 이러한 상기 도체막 리드(10)의 돌기부는 L자 형으로 굽혀진다. 상기 반도체 장치는 기판(18)위 배치되어서 상기 도체막 리드(10)의 돌기부가 기판(18)의 배선 패턴(19)에 적절히 놓이게 되고 이 돌기부들은 상기 배선 패턴(19)에 땜납(20)을 통하여 접속된다. 이 기술은 제 3 실시예의 반도체 장치(1c)의 경우에 비해서 테이프(9) 위에 형성된 도체막 리드(10)와 기판(18)의 배선 패턴사이의 접속에서 접속 불량율(개방회로 불량율)을 감소시킨다.
제 4 실시예에서, 기본리드(22)는 테이프(9) 위에 형성된 도체막 리드(10)보다 더 낮은 임피던스를 갖는 접지선으로 사용될 수 있게 설계되어서 반도체 장치(1D)가 고속으로 동작할 수 있다.
제14도에 나타낸 것과 같이, 테이프(9)는 반도체 칩(2)의 내부 줄무늬 부분(본딩패드(3)이 위치한 곳)이 노출되게 기본리드(22)의 일부에 부착되어 있다. 그러므로, 반도체칩(2)에서는 접지될 필요가 있는 어떤 본딩패드(3)이든 그것은 접지선으로 작용하는 기본리드(22)의 적당한 위치에 접속될 수 있다. 이것은 반도체 장치(1D)의 반도체 칩(2)위에 분산된 알루미늄 상호 접속선의 길이를 감소시키는 결과를 얻고, 그리하여 신호 전파의 지연 시간이 짧아지고, 더 높은 동작 속도를 얻는다.
제14도의 예에서, 8개의 금속 세선(11)중 제14도의 왼쪽부터 차례로 제1, 제 5 및 제7번째의 선은 기본리드(22)에 접속되어서 반도체칩(2)에 대응하는 본딩 패드(3)를 접지시킨다.
반도체 장치(1D)는 기본리드(22)로 부터 연장된 외부 리드에 의해 실현된 두개의 스탠드 리드(8)를 가지며 상기 두개의 스탠드 리드(8)는 제17도에 나타낸 것과 같이 서로 반대의 방향으로 굽혀진다. 반도체 장치(1D)는 두개의 스탠드 리드(8)에 의해 수직으로 지지될 수 있는데, 제32도에 나타낸 종래의 SVP 장치는 4개의 외부 리드를 필요로 한다. 이것은, 본 실시예의 반도체 장치가 SVP와 같은 외부 치수를 가진다면 SVP보다 두배나 더 많은 외부 리드를 가질 수 있음을 의미한다.
제18도는 기판위에 평행하게 실장된 복수개의 반도체 장치(1D)를 예시한 것이다. 이 경우에, 반도체 장치(1D)의 스탠드 리드(8)는 이웃하는 반도체 장치의 홈(23)에 도달하지 않으며 홈(23)는 밀봉수지(6)안에 형성되어 있어서 스탠드 리드(8)의 굴곡부는 사이 홈에 수용된다.
제19도는 역시 기판위에 평행하게 실장된 복수개의 반도체 장치(1D)를 예시한 것이다. 이 경우에는, 그러나, 반도체 장치(1D)의 스탠드 리드(8)의 끝 부분이 이웃하는 반도체 장치의 홈(23)에 놓여 있다.
반도체 장치(1D)의 스탠드 리드(8)가 이웃하는 반도체 장치의 밀봉수지(6)의 스탠드 리드 수용 홈(23)에 놓이게 하는 이러한 실장 기술에서는, 작은 간격에 다수의 반도체 장치(1D)의 실장이 가능하게 하며 고밀도 패킹을 달성하게 한다.
이러한 제 4 실시예에서, 상술한 것과 같이, 테이프(9) 위에 형성된 도체막 리드(10)는 밀봉수지(6)을 지나서 밖으로 0.2-1mm의 길이를 갖는 돌기부를 가지며 상기 도체막 리드(10)의 상기 돌기부는 L자형으로 굽혀져서, 상기 도체막 리드(10)의 상기 돌기부가 기판(18)의 배선 패턴(19) 위에 알맞게 놓이고 이 돌기부들은 땜납(20)을 통하여 배선 패턴(19)에 접속되는 그런 형태로 상기 반도체 장치가 기판(18)위에 놓일 수 있게 된다. 이런 기술은 SVP와 같은 다른 형태의 반도체 장치에도 적용될 수 있다. 여기서 설명된 실장방법은 특히 메모리 집적 회로에 유용하다.
[실시예 5]
제20도 내지 제23도는 본 발명의 제 5 실시예를 나타낸다.
제20도는 리드에 수반된 제조공정에 사용될 반도체 장치의 외관을 예시한 것인데 반도체 장치의 일부가 제거되어서 내부 구조가 보이게 한 것이다.
제21도는 기판에 실장된 제 5 실시예에 따른 반도체 장치의 외관의 일부를 나타내는 구조도이다.
제22도는 제21도에서 화살표 d의 방향에서 본 반도체 장치의 측면도이다.
제23도는 제 5 실시예의 반도체 장치에서 사용된 기본리드, 테이프, 환형 리드(ring lead)등의 몇개 소자를 예시하는 사시도이다. 이 도면에서, 제1도 내지 제4도 또는 제11, 12, 15도와 같은 소자에는 그들 도면의 것과 동일한 참조 번호를 붙였고, 여기서 그들은 설명하지 않는다.
제 5 실시예에 따른 반도체 장치(1E)에서, 이들 도면에 나타낸 것과 같이, 환형 리드(24)는 기본리드(22)의 주위에 배치되고, 빗살형 부분(25)은 기본리드(22) 안에 형성되어서 기본리드(22)와 테이프(9) 또는 밀봉수지(6) 사이의 접착을 개선하게 된다.
제20도에 나타낸 것처럼, 본딩 패드(3)는 반도 칩(2)위에서 일렬로 배열되고, 환형 리드(23)는 반도체 칩(2)의 한 측면에 배열되며 기본리드(22)는 반도체 칩(2)의 반대 측면에 배열된다. 본딩 패드(3)의 라인은 환형 리드(23)와 기본리드(23) 사이에 배치된다. 환형 리드(23)는 기본리드(22)의 위치에 상대적으로 바깥의 위치에 배치 된다.
기본 리드(22)와 환형 리드(23)는 각각 전력 공급선과 접지선으로 사용된다. 이 배열은 반도체 칩(2)위의 임의의 소망된 본딩 패드(3)가 접지되거나 전력 공급선에 접속될 수 있게 허용한다. 이것은 반도체 칩(2)위에 분포된 알루미늄 상호 접속선의 길이를 감소시키는 결과를 얻으며 그리하여 신호 전파의 지연 시간이 짧아진다. 더구나, 접지선과 전력 공급 선의 인덕턴스가 최소화된다. 결과적으로, 제 4 실시예의 반도체 장치(1D)의 경우보다 더 높은 동작 속도가 달성될 수 있다.
제 5 실시예에서, 제21도에 나타낸 것과 같이, 밀봉수지(6)의 밖으로 노출된 기본리드(22)와 환형 리드(23)의 일부분이 스탠드 리드(8)로 사용된다. 이 예에서, 각 측면에 두개의 스탠드 리드가 있고 전체적으로는 4개의 스탠드 리드(8)가 있으며, 각 측면에 있는 두개의 스탠드 리드는 앞에서 설명한 SVP의 경우와 같이 서로 반대 방향으로 굽혀져 있다.
제22도에서 파선은 각 스탠드 리드(8)의 일부와 각 스탠드 리드(8)의 굽혀진 부분을 수용하도록 밀봉수지(6)안에 형성된 홈(23)를 나타낸다.
제23도에 나타낸 것과 같이, 테이프(9)위의 도체막 리드(10)가 존재하지 않는 부분에 대응하는 기본리드(22)의 일부가 빗살모양으로 절단되어 있다.
제23도에서, 설명을 간략하게 하기 위하여, 테이프(9)가 환형 리드(23) 안에 배치된 기본리드(22)로 부터 분리되어 있다. 기본리드(22)가 제23도에서 언급된 것과 같이 절단되어 있는 한편, 기본리드(22)의 나머지 부분은 아직도 테이프(9)의 도체막 리드(10)가 존재하는 부분 아래에 존재하며 그리하여 상기 절단은 금속 세선(11)을 통하여 반도체 칩(2)위에 있는 본딩 패드(3)와 테이프(9)위에 있는 도체막 리드(10) 사이를 접속하는 와이어 본딩 공정에서 아무런 문제도 일으키지 않는다. 만일 본 실시예와는 반대로 도체막 리드(10)가 존재하는 테이프(9)의 일부분 아래에 기본리드(22)가 존재하지 않는다면, 와이어 본딩에 의해 인가되는 하중을 수용할 수 있는 충분한 강도를 가진 기초 층이 없어지기 때문에 와이어 본딩 불량 또는 분리가 발생한다.
기본리드(22)안에 빗살형의 부분을 형성한 결과, 밀봉수지(6)와 기본리드(22) 사이의 접착이 개선된다. 이것은 수분이 밀봉수지(6)와 기본리드(22) 사이의 계면을 통하여 반도체 장치로 침투하는 것을 방지한다. 그리하여, 반도체 장치의 내습성이 개선된다. 빗살 모양 부분(25)의 형성은 기본리드(22)와 테이프(9) 사이의 접착 또는 밀봉수지(6)와 기본리드(22) 사이의 접착을 개선하도록 다른 실시예의 기본리드(22)에 적용될 수도 있다.
[실시예 6]
제24도와 제26도는 본 발명의 제 6 실시예이다.
제24도는 제 6 실시예에 따른 반도체 장치의 외관의 일부를 나타낸다.
제25도는 제24도에서 선 e-e′에 따른 반도체 장치의 단면도를 나타낸 것이다.
이 도면들에서, 제1도 내지 제4도의 경우와 같은 소자는 그들 도면과 같은 참조 번호를 붙이고 여기서 그들은 설명되지 않는다.
제 6 실시예에서, 이 도면들에 나타낸 것과 같이, 반도체 장치(1F)는 반도체 칩(2)위에 배치된 접착 부재로 작용하는 TAB 테이프(26)와, TAB 테이프(26)위에 배치되어 외부 전극으로 작용하는 리드(27)과, TAB 테이프(26)의 내부 리드(28)과, TAB 테이프(26)의 빗살형 리드(29)과, TAB 테이프(26)의 브리지(30), 및 본딩 패드(3)위에 형성된 범프(31)를 포함한다.
제 6 실시예에 따른 반도체 장치에서는, 제2도에 나타낸 것과 같이, TAB기술이 TAB 테이프(26)이 내부 리드(28)의 끝 부분이 범프(31) 또는 높여진 금속 전극을 통하여 반도체 칩(2)위에 형성된 본딩 패드(3)에 접속되게 하는 전기적 접속을 하기 위하여 사용된다. TAB 테이프(26)의 브리지(30)는 밀봉수지의 에상 외형을 지나서 밖으로 확장된다.
제 1 실시예의 브리지(14)의 경우(제4도)와 같이, 브리지(30)는 몰드안의 적당한 위치에 반도체 칩(2)를 고착시키고 몰드의 돌기부가 TAB 테이프(26)와 강하게 접촉을 하여 밀봉수지(6)에 개구부가 형성되도록 사용되며, 상기 개구부는 그 후의 공정에서 땜납 범프(6)로 메꾸어질 것이다.
TAB 테이프의 브리지(30)은 수지 몰딩 공정후에 절단된다. TAB 테이프 기술을 사용하는 본 실시예에서는, 제 1 실시예에 따른 반도체 장치(1A)와는 달리, 내부 리드(28)은 반도체 칩(2)에 접속될 때 내부 리드(28)의 TAB 테이프(26)보다 더 높은 위치에 배치되어야할 필요는 없다. 이것은 TAB 테이프(26) 위에 존재하는 밀봉수지(6)의 부분의 두께를 감소시키는 것이 가능하며 그리하여 반도체 장치(1F)의 전체 크기를 감소시키는 것이 가능함을 의미한다. 범프(31)는 TAB테이프(26)의 내부 리드(28) 위와 본딩 패드(3) 위중 나에 배치될 수 있다.
한편 상술한 예에서 TAB 테이프(26)가 반도체 칩(2) 위에 부착되지만, TAB 테이프(26)가 반도체 칩(2)에 반드시 부착되어야 할 필요는 없다. 예를 들어, 반도체 칩(2)과 TAB 테이프(9) 사이가 직접 연결되지 않고서 반도체 칩(2)이 TAB 테이프(9)로 부터 확장된 내부 리드(28)에 의해 지지되는 것이 가능하다.
[실시예 7]
제26도와 제27도는 본 발명의 제 7 실시예를 나타낸다.
제26도는 제 7 실시예에 따른 반도체 장치의 외관의 일부를 나타낸 것이다.
제27도는 제26도에서 선 f-f′에 따른 반도체 장치의 단면도를 나타낸 것이다.
이 도면들에서, 제1도 내지 제4도 또는 제11, 12, 15, 24도의 경우와 같은 소자는 그들 도면의 것과 같은 참조 번호를 붙이고, 여기서 그들은 설명되지 않는다.
제 7 실시예에서, 제26도 및 제27도에 나타낸 것과 같이, 반도체 장치(1G)는 몰드를 사용하여 반도체 장치(1G)의 표면에 형성되어서 반도체 장치(1G)가 기판(18)위에서 정확한 위치에 실장되도록 기판(18)의 리드(19)를 수용하는 위치 결정 오목부(32)와, 반도체 장치(1G)와 기판(18)의 스루홀(33) 사이의 간섭을 방지하도록 반도에 장치(1G)의 표면에 형성되는 도피 오목부(34)를 더 포함한다.
이 실시예에서, 리드(27)를 가진 TAB 테이프(26)는 반도체 칩(2)위에 배치되고 리드(27)는 반도체 칩(2)에 전기적으로 접속된다. TAB 테이프(26)의 리드(27)의 밀봉수지의 줄무늬 절단부를 통하여 밖으로 부분적으로 노출되고 밀봉수지의 표면과 TAB 테이프(26)의 리드(27) 사이의 최종적인 단차가 200㎛이하가 되도록 하는 방법으로 반도체 칩(2)은 수지로 밀봉된다.
반도체 장치(1G)가 기판(18)에 맞대고 있는 TAB 테이프(26)의 리드(27)과 함께 배치되어서 기판(18)윙 형성된 배선 패턴(19)에 관련하여 리드(27)을 배치시키도록 반도체 장치(1G)는 기판에 실장되며, 그후 리드(27)은 배선 패턴(19)에 땜납된다. 상술한 것과 같이, 밀봉수지의 표면과 리드(27) 사이의 단차는 200㎛이하로 작다. 이것은, 예를 들어 스크린 프린트 기술에 의해 코팅된 땜납은 테이프(26)위에 형성된 리드(27)과 접촉을 할 수 있어서 개-회로 불량율이 없이 리플로우 기술을 사용하는 고 신뢰도의 땜납을 달성할 수 있음을 의미한다.
이 실시예에서, 반도체 장치(1G)는 밀봉수지의 측면으로부터 밖으로 연장되는 리드프레임을 갖지 않는다. 그러므로, 반도체 장치(1G)는 작은 공간에 실장될 수 있다. 이와 같이, 이 기술은 반도체 장치를 실장할 때 고밀도의 패킹을 제공한다. 더구나, 기판(18)우에 반도체 장치(1G)를 실장할 때. 기판(18)의 배선 패턴(19)을 오목부(32)에 맞춤으로써 대략적인 위치 결정이 수행될 수 있다. 이것은 반도체 장치(1G)가 쉽게 실장되게 한다. 이 실시예에서, 상술한 것과 같이, 도피 오목부(34)는 몰딩 기술을 이용하는 반도체 장치(1G)의 표면에 형성된다.
반도체 장치(1G)의 이 도피 오목부(34)는 스루홀(33)과 같은 배선 패턴 이외의 기판(18)의 부분과의 간섭을 방지하며, 위치 결정 오목부(32)는 더 효과적으로 동작한다. 도피 오목부(34)는 또한 반도체 장치(1G)와 기판(18) 사이의 접촉 면적을 감소시키는 결과를 얻으며 반도체 장치(1G)는 리플로우 공정에서 약간 이동할 수 있어서 반도체 장치(1G)는 위치 결정 오목부(32)에 따라 수행된 대략적인 위치 결정에 의해서 주어진 위치로부터 알맞은 실장위치로 자기-정렬 된다.
더구나, 제26도에 나타낸 것과 같이, 리드(27)은 반도체 장치(1G)의 표면으로부터 200㎛보다 적게 오목해진 평면에 배치되고 상기 반도체 칩(2)은 반도체 칩(2)의 표면이 상술한 꼭대기 표면과 대향하도록 배치된다. 실장 공정에서, 리드(27)는 땜납 페이스트를 통하여 기판(18)위의 배선 패턴(19)와 접촉하게 되어 그후 리플로우 공정에 투입된다.
제27도에서, m은 반도체 장치(1G)의 표면과 전극면 또는 리드(27) 사이의 단차를 표시하는데 m은 200㎛와 같거나 그 이하이다. 땜납 페이스트의 두께 n도 200㎛와 같거나 그 이하이다. 이 실시예에서, 리드(27)가 TAB 기술을 이용하는 반도체 칩(2)에 전기적으로 접속되기 때문에, 높여진 수지의 두께 m은 내부리드(28)이 밀봉수지(6)의 밖으로 노출되지 않는 한 50㎛정도로 얇아질 수 있다.

Claims (52)

  1. 반도체 장치에 있어서, 반도체 칩과; 상기 반도체 칩 위에 설치되고, 도체층을 가지는 접착부재와; 상기 반도체 칩 위에 설치된 전극과; 상기 전극을 상기 도체층에 전기적으로 접속하기 위한 접속부재와; 상기 반도체 칩, 상기 도체층, 상기 접착 부재 및 상기 접속부재를 밀봉하기 위한 수지 밀봉 부재 ; 및 상기 수지 밀봉 부재에 설치된 개구부를 개재하여 상기 도체층에 접속된 외부 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 칩과; 상기 반도체 칩 위에 설치되고, 도체층을 가지는 접착부재와; 상기 반도체 칩 위에 설치된 전극과; 상기 전극을 상기 도체층에 전기적으로 접속하기 위한 접속 부재와; 상기 도체층 위에 설치된 금속 돌기와; 상기 반도체 칩, 상기 도체층, 상기 접착 부재, 상기 접속 부재 및 상기 금속 돌기가 밀봉하고, 상기 금속 돌기의 일부가 외부로 노출되는 수지 밀봉 부재 ; 및 외부로 노출된 상기 금속 돌기에 접속된 외부 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 접착 부재는 상기 반도체 칩 위에 형성된 전극에 접속된 빗살형 도체층을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 접착 부재는 상기 반도체 칩 위에 형성된 전극에 접속되는 빗살형 도체층을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 금속 돌기가 노출 하고 있는 상기 수지 밀봉 부재의 주위에 오목부가 형성되고 상기 오목부에 상기 외부 전극의 일부가 삽입되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 접착 부재는 상기 반도체 칩 위에 형성된 전극에 접속된 빗살형 도체층을 포함하고, 상기 빗살형 도체층은 전원 선 또는 접지 선으로 사용됨을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서, 상기 접착 부재는 상기 반도체 칩 위에 설치된 전극에 접속된 빗살형 도체층을 포함하고, 상기 빗살형 도체층은 전원 선 또는 접지 선으로 사용되는 것을 특징으로 하는 반도체 장치.
  8. 반도체 칩과; 상기 반도체 칩의 한 측면에 설치되고 도체층을 가진 접착부재와; 상기 반도체 칩의 그 반대 측면에 설치된 전극과; 상기 전극을 상기 도체층에 전기적 접속을 하기 위한 접속 부재; 및 상기 반도체 칩, 상기 도체층 및 상기 접속 부재를 밀봉하는, 수지 밀봉 부재를 구비하고, 상기 도체층의 일부는 상기 수지 밀봉 부재의 외부로 노출되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 수지 밀봉 부재는 상기 반도체 칩의 능동면에 대해 수직 방향으로 설치된 지지 부재를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 반도체 칩과; 도전성을 가지며 상기 반도체 칩으로 부터 격리되어 설치된 기본 부재와; 상기 기본 부재 위에 설치되고 도체층을 갖는 접착부재와; 상기 반도체 장치위에 설치된 제 1 및 제 2 전극과; 상기 제1전극 및 제2전극을 상기 도체층과 상기 기본 부재에, 각각, 전기적으로 접속하기 위한 접속 부재 ; 및 상기 반도체 칩, 상기 기본 부재, 상기 접착 부재 및 상기 접속 부재가 밀봉되어 있는 수지 밀봉 부재를 구비하고, 적어도 상기 기본 부재의 한 측면과 상기 도체층의 한 측면은 상기 수지 밀봉 부재의 외부로 노출되는 것을 특징으로 하는 반도체 장치.
  11. 반도체 칩과; 도전성을 가지며, 상기 반도체 칩으로 부터 격리되어 설치된 기본 부재와; 도전성을 가지며, 상기 기본 부재 주위에 설치되고, 상기 반도체 칩으로부터 격리되어 설치된 환형 부재와; 상기 기본 부재 위에 설치되고, 도체층을 가지는 접착 부재와; 상기 반도체 칩 위에 설치된 제 1 전극, 제 2 전극 및 제 3 전극과; 상기 제 1 전극, 제 2 전극 및 제 3 전극을 각각 상기 도체층, 상기 기본 부재 및 상기 환형 부재에 전기적으로 접속하기 위한 접속 부재 ; 및 상기 반도체, 상기 기본 부재, 상기 환형 부재, 상기 도체층, 상기 접착 부재 및 상기 접속 부재가 밀봉된 수지 밀봉 부재를 구비하고, 상기 기본 부재의 적어도 한 측면과, 상기 환형 부재의 적어도 한 측면 및 상기 도체층의 적어도 한 측면은 상기 수직 밀봉 부재의 외부로 노출되는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 수지 밀봉 부재의 외부로 노출된 상기 기본 부재의 일부는 지지 부재로서 사용되는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 수지 밀봉 부재의 외부로 노출된 상기 기본 부재의 일부는 지지 부재로서 사용되는 것을 특징으로 하는 반도체 장치.
  14. 제10항에 있어서, 상기 도체층은 상기 수지 밀봉 부재로 부터 바깥쪽으로 0.2-1㎜ 정도 연장되는 노출부를 가지는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서, 상기 도체층은 상기 수지 밀봉 부재로 부터 바깥쪽으로 0.2-1.0㎜ 정도 연장되는 노출부를 가지는 것을 특징으로 하는 반도체 장치.
  16. 제10항에 있어서, 상기 도체층의 그 노출부는, 상기 반도체 장치가 기판위에 실장될 때 상기 기판 위에 설치된 배선 패턴에 접속되는 힌지(hinge)로서 사용되는 것을 특징으로 하는 반도체 장치.
  17. 제11항에 있어서, 상기 도체층의 그 노출부는, 상기 반도체 장치가 기판위에 실장될 때 상기 기판 위에 설치된 배선 패턴에 접속되는 힌지(hinge)로서 사용되는 것을 특징으로 하는 반도체 장치.
  18. 제10항에 있어서, 상기 기본 부재는 접지선으로 사용 되는 것을 특징으로 하는 반도체 장치.
  19. 제11항에 있어서, 상기 기본 부재는 접지선으로 사용되는 것을 특징으로 하는 반도체 장치.
  20. 제10항에 있어서, 상기 기본 부재는 노출부를 가지며, 상기 노출부는 상기 전극이 설치된 것과 같은 측면 위에 설치되어 있고, 상기 노출부는 와이어 본딩에 의해서 와이어에 접속되도록 사용되는 것을 특징으로 하는 반도체 장치.
  21. 제11항에 있어서, 상기 기본 부재는 노출부를 가지며, 상기 노출부는 상기 전극이 설치된 것과 같은 측면위에 설치되어 있고, 상기 노출부는 와이어 본딩에 의해서 와이어에 접속되기 위해 사용되는 것을 특징으로 하는 반도체 장치.
  22. 제10항에 있어서, 상기 수지 밀봉 부재는, 상기 기본 부재가 노출된 위치에 설치된 홈을 가지는 것을 특징으로 하는 반도체 장치.
  23. 제11항에 있어서, 상기 수지 밀봉 부재는, 상기 기본 부재가 노출된 위치에 설치된 홈을 가지는 것을 특징으로 하는 반도체 장치.
  24. 제10항에 있어서, 상기 기본 부재와 상기 환형 부재는 상기 전극을 개재하여 서로 반대되는 위치에 설치되는 것을 특징으로 하는 반도체 장치.
  25. 제11항에 있어서, 상기 기본 부재와 상기 환형 부재는 상기 전극을 개재하여 서로 반대되는 위치에 설치되는 것을 특징으로 하는 반도체 장치.
  26. 제10항에 있어서, 상기 기본 부재와 상기 환형 부재는 전력 공급선 또는 접지 선으로 사용되는 것을 특징으로 하는 반도체 장치.
  27. 제11항에 있어서, 상기 기본 부재와 상기 환형 부재는 전력 공급선 또는 접지 선으로 사용되는 것을 특징으로 하는 반도체 장치.
  28. 제10항에 있어서, 상기 기본 부재의 한 측면은 상기 접착 부재와 상기 도체층에 대향하는 부분 이외는 제거되어 빗살형을 이루는 것을 특징으로 하는 반도체 장치.
  29. 제11항에 있어서, 상기 기본 부재의 한 측면은 상기 접착 부재와 상기 도체층에 대향하는 부분 이외는 제거되어 빗살형을 이루는 것을 특징으로 하는 반도체 장치.
  30. 반도체 칩과; 상기 반도체 칩 위에 설치된 접착 부재와; 상기 반도체 칩 위에 설치되고 상기 접착 부재로부터 연장되는 전극과; 상기 전극에 전기적으로 접속되는 상호 접속 부재와; 상기 반도체 칩, 상기 접착 부재 및 상기 접속 부재가 밀봉된 수지 밀봉 부재 ; 및 상기 수지 밀봉 부재에 설치된 개구부를 개재하여 상기 접속 부재에 접속되는 외부 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  31. 반도체 칩과; 상기 반도체 칩 위에 설치된 접착 부재와; 상기 반도체 칩 위에 설치되고 상기 접착 부재로부터 연장되는 전극과; 상기 전극에 전기적으로 접속되는 상호 접속 부재 ; 및 상기 반도체 칩, 상기 접착 부재 및 상기 접속 부재가 밀봉된 수지 밀봉 부재를 구비하고, 상기 수지 밀봉 부재는 소정양 만큼 부분적으로 오목하게 되어서 상기 접속 부재의 한 측면이 외부로 노출되는 것을 특징으로 하는 반도체 장치.
  32. 제30항에 있어서, 상기 접착 부재는 TAB 테이프인 것을 특징으로 하는 반도체 장치.
  33. 제31항에 있어서, 상기 접착 부재는 TAB 테이프인 것을 특징으로 하는 반도체 장치.
  34. 제30항에 있어서, 상기 접착 부재는 TAB 테이프이고, 상기 TAB 테이프위에 형성된 접속 부재는 외부 전극으로 사용되는 것을 특징으로 하는 반도체 장치.
  35. 제31항에 있어서, 상기 접착 부재는 TAB 테이프이고, 상기 TAB 테이프위에 형성된 접속 부재는 외부 전극으로 사용되는 것을 특징으로 하는 반도체 장치.
  36. 제31항에 있어서, 상기 밀봉 부재는, 반도체 장치가 기판에 실장될때 상기 기판에 대하여 배치되는 배선 도체를 삽입하기 위해 사용되는 위치결정 오목부를 가지며, 상기 위치 결정 오목부는 상기 기판과 접촉하게 될 상기 수지 밀봉 부재의 한 부분 위에 형성되는 것을 특징으로 하는 반도체 장치.
  37. 제31항에 있어서, 상기 수지 밀봉 부재는 상기 반도체 장치가 기판위에 실장될때 상기 기판 안에 형성된 수루홀과의 간섭을 방지하기 위한 도피 오목부를 가지며, 상기 도피 오목부는 상기 기판과 접촉하게 될 상기 수지 밀봉 부재의 한 부분 위에 형성되는 것을 특징으로 하는 반도체 장치.
  38. 반도체 칩 위에 도체층을 가진 접착 부재를 부착하는 공정과; 상기 반도체 칩 위에 전극을 형성하는 공정과; 상기 전극과 상기 도체층 사이에 전기적으로 접속하는 공정과; 수지로 상기 반도체 칩, 상기 도체층 및 상기 접착 부재를 밀봉하는 공정과; 상기 밀봉수지 안에 상기 도체층에 도달하는 개구부를 형성하는 공정과; 외부 전극을 형성하도록 땜납으로 상기 개구부를 채우는 공정을 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  39. 제38항에 있어서, 상기 개구부는 상기 밀봉 공정 중에 몰드 안에 설치된 돌기를 사용하여 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  40. 제38항에 있어서, 상기 밀봉 공정은 상기 반도체 칩과 접착 부재를 돌기를 가진 몰드 안에 배치하는 공정을 구비하고, 상기 돌기는 상기 도체층을 소정양 만큼 낮추도록 조정되어 상기 개구부는 상기 돌기에 의해서 형성되는 것을 특징으로 하는 반도체 장치.
  41. 제38항에 있어서, 상기 접착부재의 브리지는 상기 반도체 칩과 상기 접착 부재를 상기 몰드 안의 적당한 위치에 지지시키도록 상기 몰드에 의해 끼워지도록 한 것을 특징으로 한느 반도체 장치.
  42. 제38항에 있어서, 땜납 볼을 개구부에 태워서 리플로우(reflow) 공정으로 상기 외부전극을 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
  43. 반도체 칩 위에, 도체층을 갖는 접착 부재를 부착하는 공정과; 상기 반도체 칩 위에 전극을 형성하는 공정과; 상기 전극 및 상기 도체층 사이를 전기적으로 접속하는 공정과; 와이어 본딩 기법에 의해서 상기 도체층 위에 금속 돌기를 형성하는 공정과; 상기 금속 돌기가 외부로 일부 노출되게 상기 반도체 칩, 상기 도체층, 상기 접착 부재 및 상기 금속 돌기를 수지로 밀봉하는 공정 ; 및 외부로 노출된 상기 금속 돌기에 접속되는 외부 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  44. 제 43 항에 있어서; 상기 금속 돌기의 일부를 외부로 노출시키는 상기 공정에 있어서, 상기 금속 돌기의 높이를 삭제된 후에 남아있는 금속 돌기의 양을 조정하고, 상기 금속 돌기를 몰드로 압축하면서 상기 밀봉 공정이 행해지므로서 상기 금속돌기의 일부를 노출시키도록 하는 것을 특징으로 하는 반도체 장치 제조방법.
  45. 도체층을 가지는 접착 부재를 반도체 칩의 한 측면위에 부착하는 공정과; 상기 반도체 칩의 반대 측면에 전극을 형성하는 공정과; 상기 전극과 상기 도체층 사이를 전기적으로 접속하는 공정; 및 상기 금속 돌기가 외부로 일부 노출 시키도록 상기 반도체 칩, 상기 도체층 및 상기 접착 부재를 수지로 밀봉하는 공정을 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  46. 반도체 칩으로부터 격리하여 도전성을 지닌 기본 부재를 배치하는 공정과; 도체층을 가지는 접착 부재를 상기 기본 부재 위에 부착하는 공정과; 상기 반도체 칩 위에 제 1 및 제 2 전극을 형성하는 공정과; 상기 제 1 전극과 상기 도체층 사이 및 상기 제2전극과 상기 기본 부재 사이를 전기적으로 접속시키는 공정 ; 및 적어도 상기 기본 부재의 한 측면과 상기 도체층의 한 측면이 외부로 노출되게 상기 반도체 칩, 상기 기본 부재, 상기 도체층 및 상기 접착 부재를 수지로 밀봉하는 공정을 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  47. 도전성을 지닌 기본 부재를 반도체 칩으로부터 격리하여 배치하는 공정과; 상기 기본 부재를 에워싸서 반도체 칩으로부터 격리하여 도전성을 갖는 환형 부재를 배치하는 공정과; 상기 기본 부재 위에 도체층을 갖는 접착 부재를 부착하는 공정과; 상기 반도체 칩 위에 제1, 제 2 및 제 3 전극을 형성하는 공정과; 상기 제1전극과 상기 도체층 사이, 상기 제2전극과 상기 기본 부재 사이 및 상기 제3전극과 상기 환형 부재사이를 전기적으로 접속시키는 공정 ; 및 상기 반도체 칩, 상기 기본 부재, 상기 환형 부재, 상기 도체층 및 상기 접착 부재를 수지로 밀봉하고 적어도 상기 기본 부재의 한 측면과 상기 환형 부재의 한 측면 및 상기 도체층의한 측면이 외부로 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  48. 반도체 칩 위에 접착 부재를 부착하는 공정과; 상기 반도체 칩 위에 전극을 형성하는 공정과; 상기 전극과 상기 접착 부재로부터 연장한 리드 사이를 전기적으로 접속시키는 공정과; 상기 반도체 칩, 상기 접착 부재 및 상기 리드를 수지로 밀봉하는 공정과; 그 밀봉수지 안에 상기 도체층에 도달하는 개구부를 형성하는 공정 ; 및 외부 전극을 형성하도록 땜납으로 상기 개구부를 채우는 공정을 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  49. 반도체 칩 위에 접착 부재를 부착하는 공정과; 상기 반도체 칩 위에 전극을 형성하는 공정과; 상기 전극과 상기 접착 부재로부터 연장하는 리드 사이를 전기적으로 접속시키는 공정과; 상기 리드는 상기 반도체 칩 위에 형성된 전극에 전기적으로 접속되고 상기 접착 부재로부터 연장한 상기 리드에 전기적으로 접속되는 전기적 접속 부재를 형성하는 공정 ; 및 상기 반도체 칩, 상기 접착 부재, 상기 리드를 수지 밀봉 부재로 밀봉하고 소정양 만큼 일부 오목하게 되어서 상기 리드의 한 쪽이 외부로 노출시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  50. 기판에 대하여 수직인 위치로 상기 기판 위에 반도체 장치를 배치하는 공정과; 상기 기판 위에 배치된 배선 도체와 접착 부재 위에 형성된 도체층 사이를 전기적으로 접속시키는 공정을 구비하고, 상기 접착 부재는 반도체 칩의 한 측면에 배치되어 있고, 상기 반도체 칩은 상기 반도체 장치 안에 배치되는 것을 특징으로 하는 반도체 장치 실장방법.
  51. 반도체 장치의 지지 부재를 인접한 상기 반도체 장치의 한개의 홈 안에 삽입하는 공정을 구비하고, 상기 반도체 장치의 밀봉수지는 기본 부재의 굽혀진 부분을 수용하는데 사용되는 복수개의 홈을 가지며, 상기 지지 부재가 삽입된 상기 홈은 임의의 기본 부재의 굽혀진 부분을 수용하는데 사용되지 않음을 특징으로 하는 반도체 장치 실장방법.
  52. 수지 밀봉 부재가 소정양 또는 그 이하 만큼 부분적으로 오목하게 되어, 리드를 갖는 접착 부재가 그 반도체 장치의 수지 밀봉 부재의 그 오목해진 표면에서 노출되고, 반도체 칩은 상기 수지 밀봉 부재 안에 배치되어 상기 반도체 칩은 상기 오목부가 형성된 상기 수지 밀봉 부재의 표면과 대향하도록 밀봉 공정을 행하는 공정과; 상기 접착 부재 위에 형성된 리드가 기판에 대향하도록 반도체 장치를 상기 기판에 배치하는 공정 ; 및 상기 기판 위에 배치된 배선 도체와 상기 접착 부재 위에 형성된 리드 사이를 전기적으로 접속시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치 실장방법.
KR1019950022303A 1994-07-22 1995-07-22 반도체 장치와 그의 제조 및 실장방법 KR100201168B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-171020 1994-07-22
JP17102094A JP3150253B2 (ja) 1994-07-22 1994-07-22 半導体装置およびその製造方法並びに実装方法

Publications (2)

Publication Number Publication Date
KR960005966A KR960005966A (ko) 1996-02-23
KR100201168B1 true KR100201168B1 (ko) 1999-06-15

Family

ID=15915607

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950022303A KR100201168B1 (ko) 1994-07-22 1995-07-22 반도체 장치와 그의 제조 및 실장방법

Country Status (3)

Country Link
JP (1) JP3150253B2 (ko)
KR (1) KR100201168B1 (ko)
DE (1) DE19526511A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997001865A1 (en) * 1995-06-28 1997-01-16 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
JP3793628B2 (ja) * 1997-01-20 2006-07-05 沖電気工業株式会社 樹脂封止型半導体装置
JP2978861B2 (ja) * 1997-10-28 1999-11-15 九州日本電気株式会社 モールドｂｇａ型半導体装置及びその製造方法
JP3450238B2 (ja) 1999-11-04 2003-09-22 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP4780844B2 (ja) * 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP3651413B2 (ja) * 2001-05-21 2005-05-25 日立電線株式会社 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法
DE10156386B4 (de) 2001-11-16 2007-08-09 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterchips
DE10359260A1 (de) * 2003-12-17 2005-07-21 Conti Temic Microelectronic Gmbh Elektronisches Gerät sowie Verfahren zum Bonden eines elektronischen Geräts
JP2006339180A (ja) * 2005-05-31 2006-12-14 Akita Denshi Systems:Kk 半導体装置及びその製造方法
DE102006025553B4 (de) * 2006-06-01 2020-01-16 Hahn-Schickard-Gesellschaft für angewandte Forschung e.V. Verfahren zum Herstellen einer elektronischen Baueinheit
KR101336572B1 (ko) * 2007-05-09 2013-12-03 삼성전자주식회사 반도체 패키지
JP5272191B2 (ja) * 2007-08-31 2013-08-28 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2010287900A (ja) * 2010-07-20 2010-12-24 Oki Semiconductor Co Ltd 半導体装置
WO2016092695A1 (ja) 2014-12-12 2016-06-16 株式会社メイコー モールド回路モジュール及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63152162A (ja) * 1986-12-16 1988-06-24 Nec Corp 半導体装置
US5025306A (en) * 1988-08-09 1991-06-18 Texas Instruments Incorporated Assembly of semiconductor chips
JP2836027B2 (ja) * 1989-12-18 1998-12-14 カシオ計算機株式会社 半田バンプの形成方法
JP2816239B2 (ja) * 1990-06-15 1998-10-27 株式会社日立製作所 樹脂封止型半導体装置
US5227232A (en) * 1991-01-23 1993-07-13 Lim Thiam B Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution
US5206536A (en) * 1991-01-23 1993-04-27 Texas Instruments, Incorporated Comb insert for semiconductor packaged devices
US5289346A (en) * 1991-02-26 1994-02-22 Microelectronics And Computer Technology Corporation Peripheral to area adapter with protective bumper for an integrated circuit chip
JP2612114B2 (ja) * 1991-08-02 1997-05-21 三菱電機株式会社 半導体装置
JPH0563133A (ja) * 1991-08-27 1993-03-12 Toshiba Corp 樹脂封止型半導体装置
JPH0574776A (ja) * 1991-09-13 1993-03-26 Hitachi Ltd 半導体装置の実装構造
JP2500555B2 (ja) * 1991-10-28 1996-05-29 関西日本電気株式会社 半導体装置
JPH05243456A (ja) * 1992-02-26 1993-09-21 Nec Kyushu Ltd 樹脂封止形半導体装置
KR950014123B1 (ko) * 1992-09-08 1995-11-21 삼성전자주식회사 반도체 패키지
JP3232698B2 (ja) * 1992-09-14 2001-11-26 ソニー株式会社 樹脂封止型半導体装置とその製造方法
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
DE4239087A1 (de) * 1992-11-20 1994-05-26 Strautmann & Soehne Gerät zur Entnahme von Silagefutter aus Flachsilos
JPH06188286A (ja) * 1992-12-16 1994-07-08 Mitsubishi Electric Corp テープキャリアパッケージ型半導体装置

Also Published As

Publication number Publication date
JP3150253B2 (ja) 2001-03-26
KR960005966A (ko) 1996-02-23
DE19526511A1 (de) 1996-01-25
JPH0837253A (ja) 1996-02-06

Similar Documents

Publication Publication Date Title
US6410979B2 (en) Ball-grid-array semiconductor device with protruding terminals
US5939779A (en) Bottom lead semiconductor chip stack package
US7820486B2 (en) Method of fabricating a semiconductor device having a heat sink with an exposed surface
US5977615A (en) Lead frame, method of manufacturing lead frame, semiconductor device and method of manufacturing semiconductor device
KR100918745B1 (ko) 반도체 장치 및 그 제조 방법
US6130115A (en) Plastic encapsulated semiconductor device and method of manufacturing the same
KR100864781B1 (ko) 반도체 장치
KR0185512B1 (ko) 칼럼리드구조를갖는패키지및그의제조방법
TWI431738B (zh) 半導體裝置之製造方法
US6790711B2 (en) Method of making semiconductor device
KR100201168B1 (ko) 반도체 장치와 그의 제조 및 실장방법
KR19990083550A (ko) 수지밀봉형반도체장치및그제조방법,리드프레임
JP2000294715A (ja) 半導体装置及び半導体装置の製造方法
US6501160B1 (en) Semiconductor device and a method of manufacturing the same and a mount structure
KR19980055817A (ko) 버텀리드 반도체 패키지 및 그 제조 방법
JP2915282B2 (ja) プラスチックモールドした集積回路パッケージ
JP3274343B2 (ja) 半導体装置
JPH0936155A (ja) 半導体装置の製造方法
JP2003197828A (ja) 樹脂封止型半導体装置
JP2518575B2 (ja) 半導体チップ封止方法
KR940008340B1 (ko) 반도체 장치용 리이드 프레임
KR100199854B1 (ko) 칩 스케일 패키지용 리드 프레임 및 그를 이용한 칩 스케일 패키지
JP2002237551A (ja) 半導体装置
JP3024046B2 (ja) 半導体パッケージ
JP2005135938A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee