CN104299947B - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN104299947B
CN104299947B CN201410345262.1A CN201410345262A CN104299947B CN 104299947 B CN104299947 B CN 104299947B CN 201410345262 A CN201410345262 A CN 201410345262A CN 104299947 B CN104299947 B CN 104299947B
Authority
CN
China
Prior art keywords
semiconductor chip
circuit board
main surface
plain conductor
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410345262.1A
Other languages
English (en)
Other versions
CN104299947A (zh
Inventor
大桥显
梅津彰
武田博充
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN104299947A publication Critical patent/CN104299947A/zh
Application granted granted Critical
Publication of CN104299947B publication Critical patent/CN104299947B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明涉及半导体器件及其制造方法。提供一种半导体器件，其遵守对安装基板边上的布局的限制。该半导体器件包括：在具有矩形形状的上表面处具有多个键合引线的布线基板；安装在该布线基板的上表面上方的半导体芯片，并且该半导体芯片在具有类似于正方形的矩形形状的主表面处具有多个电极焊盘；以及多个用于将布线基板的键合引线与半导体芯片的电极焊盘相连接的金属导线。在BGA中，金属导线布置在半导体芯片的主表面的三边处，在半导体芯片的主表面的各个相对短边的外部，在布线基板的上表面处设置多行键合引线，并且将金属导线连接到键合引线。

Description

制造半导体器件的方法
相关申请的交叉引用
包括说明书、附图和摘要的于2013年7月19日提交的日本专利申请No.2013-150391的公开，其整体通过引用被包含在此。
技术领域
本发明涉及一种半导体器件及其制造技术，更具体地，涉及有效地应用于具有安装在布线基板上方的半导体芯片的半导体器件的技术，以及半导体器件的组件。
背景技术
日本专利公布No.4942020(专利文献1)公开了一种包括容纳在一个封装内的两个半导体芯片的层压体的堆叠结构。具体地，两个半导体芯片在模组基板上方彼此堆叠，并且分别经由导线与模块基板上的键合引线连接。
此外，日本未审查专利公布No.2000-294684(专利文献2)公开了一种结构，包括安装在四边形封装基底表面的中心处的半导体芯片。多个键合引线在封装基底的同一平面上的中心周围处排列成两行。
[相关技术文献]
[专利文献]
[专利文献1]
日本专利公布No.4942020
[专利文献2]
日本未审查专利公布No.2000-294684
发明内容
例如，对于安装在诸如平板移动终端的电子器件上的半导体器件，(在下文中也称为“封装”或“半导体封装”)，当被安装在该电子器件的显示单元等上时，在大多数情况下，半导体器件被定位在容纳在诸如液晶面板的显示单元的主体的边缘处的细长的安装基板上。
在这种情况下，包含在半导体器件中的封装基板的平面形状变得细长，这会导致对封装基板的平面形状的限制。
另一方面，为了提高组装在半导体器件中的半导体芯片的处理速度，经常使用包含诸如动态随机存取存储器(DRAM)的存储器电路和诸如处理器的逻辑电路的组合的半导体芯片。这种组合半导体芯片优选具有用存储器电路占用大面积且多个逻辑电路布置在存储器电路周围以提高面积效率和设计效率的电路布局。
由此，组合半导体芯片的主表面基本上变为正方形，这造成了对半导体芯片主表面的平面形状的限制。
也就是说，在上述的半导体器件结构中，具有基本正方形形状的半导体芯片安装在细长的封装基板上。另外，上述化合物半导体芯片包括除了存储器电路之外的逻辑电路，从而导致相对高数目的焊盘用于探针测试和引线键合。
结果，从空间的角度来考虑，由于封装基板和半导体芯片之间平面形状的关系，导致很难在半导体芯片的四边处布置引线键合。
虽然专利文献1和2中的每个都公开了通过键合导线将半导体芯片和基板连接在一起的结构，但是这些专利文献没有考虑到用许多焊盘安装在细长半导体基板上的具有基本正方形形状的半导体芯片的结构。
结合附图，在下面的详细描述中将澄清本发明的其它问题和新特征。
根据本发明的一个方面，一种半导体器件包括：布线基板，其在具有矩形形状的上表面处具有多个键合引线；半导体芯片，其安装在布线基板的上表面上方，并且在具有矩形形状的主表面处具有多个电极焊盘；多个金属导线，用于将布线基板的键合引线连接到半导体芯片的电极焊盘；和多个端子，用于在布线基板的第二表面处设置的外部连接。在该半导体器件中，金属导线布置在半导体芯片的主表面的四边当中的三个上。此外，键合引线沿着半导体芯片的主表面的两对相对边中任意一对的各边外部的第一表面的短边成行地设置在布线基板的第一表面处，且金属导线电连接到引线。
根据本发明的一个实施例，可以实现符合对安装基板边的布局限制的半导体器件。
附图说明
图1是示出根据本发明的一个实施例的半导体器件的结构的一个例子的平面图；
图2是示出在图1中所示的其纵向方向上的半导体器件的结构的边视图；
图3是示出图1中所示的半导体器件的背面结构的背面图；
图4是示出在图1中所示的其宽度方向上的半导体器件的结构的边视图；
图5是示出在穿过密封体看到的图1中所示的半导体器件的内部结构的平面图；
图6是沿着图5的线A-A截取的截面图；
图7是沿着图5的线B-B截取的截面图；
图8是示出安装在图1所示的半导体器件上的半导体芯片的焊盘布局的一个示例的平面图；
图9是示出安装在图1所示的半导体器件上的半导体芯片内的电路块的布局的一个示例的平面图；
图10是示出图1中所示的半导体器件的要用于组装的布线基板的上表面的结构的一个示例的平面图；
图11是通过示例从图10中所示的布线基板的下表面边上的布线图案上方看到的平面图；
图12是示出在组装图1所示的半导体器件中在管芯键合之后获得的结构的一个示例的平面图；
图13是示出在图1所示的半导体器件的组装中在引线键合之后获得的结构的一个示例的平面图；
图14是示出在组装图1所示的半导体器件中在树脂模铸步骤中注入树脂的方向的一个示例的平面图；和
图15是示出在组装图1所示的半导体器件中在树脂模铸步骤中注入树脂状态的一个示例的平面图。
具体实施方式
在以下实施例中，除非绝对有必要，原则上相同或相似的部件将不再重复描述。
为了方便，必要时，下面可以通过划分成多个部分或实施例描述本发明的以下优选实施例，除非另有规定哪些不是彼此独立的。一个部分或实施例可以是变形例、详细描述、或其他的一部分或全部的补充说明。
甚至当提到下面实施例中的有关要素等的具体数字(包括要素的数量、数值、量、范围等)时，本发明也不限于特定的数量，并且可以选取大于或小于该特定符号数量的数量，除非另有规定，并且除了当原则上限于具体数量时之外。
除非另有规定，并且除了当原则上明确地认为是必不可少之外，下面实施例中的部件(包括要素步骤)不一定是必要的。
在下面的实施例中，有关部件等的术语“由A组成”、“由A构成”、“具有A”和“包括A”不排除除了要素“A”之外的要素，除非另有规定，并且除了从上下文当被认为是仅由要素A构成之外。同样地，当谈及一个部件的形状或者以下实施例中的部件之间的位置关系时，基本上类似或接近于本文描述的任何形状或位置关系可以包括在本发明中，除非另有规定，并且原则上明确地认为不是这样的除外。这同样适用于上述的数值和范围。
下面将基于附图详细地描述本发明的优选实施例。在用于说明实施例的所有附图中，具有相同功能的部件由相同或相似的附图标记表示，并且将省略其重复的描述。为了易于理解，甚至一些平面图也可以通过影线来指示。
优选实施例
图1是示出根据本发明该实施例的半导体器件结构的一个示例的平面图，图2是示出在图1中所示的其纵向方向上的半导体器件的结构的边视图，图3是示出图1中所示的半导体器件的背面结构的背面图，以及图4是示出在图1中所示的其宽度方向上的半导体器件的结构的边视图。图5是示出在穿过密封体看到的图1中所示的半导体器件的内部结构的平面图，图6是沿着图5的线A-A截取的截面图，以及图7是沿着图5的线B-B截取的截面图。此外，图8是示出安装在图1所示的半导体器件上的半导体芯片的焊盘布局的一个示例的平面图，以及图9是示出安装在图1所示的半导体器件上的半导体芯片内的电路块的布局的一个示例的平面图。
图1至图7中所示的本实施例的半导体器件是其中半导体芯片安装在封装基板上方作为布线基板并且通过金属导线电连接到封装基板上的半导体封装。
在本实施例中，将描述其中布置在布线基板的下表面处的球电极通过半导体器件用作外部连接的端子情况。因此，本实施例中描述的半导体器件也是球栅阵列(BGA)类型的半导体封装。
本实施例的半导体器件具有半导体芯片和通过树脂模制用树脂密封的金属导线。
下面利用图1至图7将描述作为本实施例的半导体器件的该BGA 5结构。例如，BGA5安装在平板个人电脑或诸如蜂窝电话的移动终端装置(电子装置)上。
因此，在许多情况下，当安装在电子装置的显示单元等上时，将该半导体器件安装在容纳于诸如液晶面板的显示单元的主体边缘处的细长安装基板上。
如图1所示，本实施例的BGA 5具有在平面图上为细长的矩形形状的外形，使得可安装在细长狭窄的安装基板上。也就是说，布线基板(封装基板)1在平面图上具有细长的矩形形状。半导体芯片2安装在矩形布线基板1的上表面1a上方。
布线基板1具有上表面(第一表面，前表面)1a和与其相反的下表面(第二表面，背表面)1b。如图5所示，多个键合引线(端子、电极、引线、键合针脚)1c设置在上方安装有半导体芯片2的上表面1a上方，以通过金属导线4电连接到半导体芯片2。电连接到键合引线1c的多个布线部(布线图案)1e形成在上表面1a上方。
每个布线部1e从每个键合引线1c向外或向内延伸(朝向芯片下方的区域，或图10所示的芯片安装区1h)，导致通孔布线1g。如图6所示，布线部1e经由通孔布线1g电连接到下表面1b边上的每个焊区1d上。
如图5所示，布线基板1的上表面1a形成为细长的矩形形状，其具有第一边1aa和第三边1ac作为一对相对的长边，与第一和第三边1aa和1ac相交的第二边1ab和第四边1ad作为一对相对的短边。
如图2至图4所示，多个焊球(用于外部连接的端子、外部电极端子)3在布线基板1的下表面1b上方布置成栅格图案。如图6和7所示，各个焊球3设置在设置于布线基板1的下表面1b处的多个焊区(端子、电极、引线)1d上。
上表面1a上的键合引线1c经由形成在上表面1a上的布线部(布线图案)和从上表面1e引向下表面1b的通孔布线1g等电连接到下表面1b上的焊区1d。
如图5所示，设置形成在布线基板1的上表面1a处的键合引线1c以在上表面1a上的绝缘膜(阻焊膜)的开口1f处被暴露。
半导体芯片2具有四边形形状，其具有主表面(前表面)2a和与其相反的背表面2b。多个电极焊盘(电极、端子)2c形成在主表面2a处。具体地，主表面2a形成为大致正方形的平面形状，其第一边2aa和第三边2ac为一对相对的长边，第二边2ab和第四边2ad为分别与第一边2aa和第三边2ac相交的一对相对的短边。在本实施例中，下面将描述其中半导体芯片2的主表面2a为大致正方形的情况。
如图8所示，沿着半导体芯片2的主表面2a的周围边缘(外周)设置电极焊盘2c。
如图6和7所示，半导体芯片2经由管芯接合材料(安装材料、粘合剂)6接合到布线基板1。即，半导体芯片2的背表面2b经由管芯接合材料6接合到布线基板1的上表面1a。例如，管芯接合材料6是树脂粘合剂等。
如图5至图7所示，布线基板1的上表面1a上的键合引线1c经由金属导线(导线、导电组件)4电连接到半导体芯片2的电极焊盘2c。
因此，在BGA 5中，半导体芯片2的各个电极焊盘2c经由金属导线4、布线基板1的接合引线1c、布线部1e和通孔布线1g和焊区1d电连接到用作用于外部连接的端子的焊球3。
例如，金属导线4由金线、铜线等形成。
如图2和4所示，BGA 5包括由树脂9形成的密封体(树脂组件、树脂部)7(参见图15)，用于密封在布线基板1的上表面1a上方。半导体芯片2和金属导线4通过密封体7用树脂密封。例如，密封体7由热固性环氧树脂等形成。
如图1所示，索引标记7a形成在密封体7的表面上。
现在，将描述安装在BGA 5上方的半导体芯片2。
如图9所示，本实施例的半导体芯片2是具有存储器电路和逻辑电路的复合型。具体地，半导体芯片2具有动态随机存取存储器(DRAM，存储器电路)2e和形成在其中的多个逻辑电路2f、2g、2h、2i和2j。即，半导体芯片2是包括在一个芯片内的多个逻辑电路和DRAM 2e的组合的半导体器件。
例如，逻辑电路2f、2g、2h、2i和2j中的每一个是处理器、频负反馈电路等等。如图9所示，芯片中的DRAM 2e的区域具有大致正方形的形状，并且占据了大部分的芯片面积，而没有分成两个或更多个区域。这是因为DRAM 2e形成为具有类似于正方形形状的一个大的形状，其可以提高面积效率和设计效率。在DRAM 2e的环境中，形成具有特定功能(进行宏处理)的逻辑电路2f、2g、2h、2i和2j以及另一逻辑电路2k(不进行宏处理)，从而使DRAM、逻辑电路和电极焊盘2c经由形成在半导体芯片中的金属布线连接在一起。
结果，半导体芯片2的主表面2a具有与正方形形状大致相似的矩形形状，具有相对大的面积。
半导体芯片2是包括DRAM 2e和逻辑电路2f、2g、2h、2i、2j和2k的组合的复合芯片1。参照图8，电极焊盘2c沿矩形的四个各边形成在其主表面2a的周围边缘处。因此，半导体芯片是具有相对大数量的焊盘的芯片。
如上所述，在布线基板1的平面形状是细长的长方形的情况下设置本实施例的BGA5，并且与将要安装的半导体芯片2的平面形状与正方形(或矩形)类似。即，用于BGA 5的结构条件受布线基板1的形状、半导体芯片2的形状和半导体芯片2的电极焊盘的数量的限制。
如图5所示，在本实施例的BGA 5中，在布线基板1的矩形的上表面1a处，半导体芯片2的主表面2a的一对相对的长边(第一边2aa和第三边2ac)沿布线基板1的上表面1a的长边(第一边1aa、第三边1ac)布置。此时，半导体芯片2在布线基板1的矩形上表面1a的宽度方向上(沿短边的方向)被布置接近一个端部。换句话说，半导体芯片2的一个长边(第一边2aa)定位为接近布线基板1的一个长边(第一边1aa)侧。
电极焊盘2c形成在半导体芯片2的主表面2a的四个各边的周围边缘处。金属导线(键合线)4可以连接到沿着四个边处的电极焊盘2c中的三个边形成的电极焊盘2c。
即，在本实施例的BGA 5中，半导体芯片2的主表面2a的四个边中的第一边2aa布置得接近布线基板1的第一边1aa旁边的布线基板1的端部，使得可以对半导体芯片2的主表面2a的三个边进行引线键合。结果，在作为半导体芯片2的主表面2a的一对相对的长边的第一边2aa和第三边2ac当中，在沿着主表面2a的第一边2aa的周围边缘处形成的全部的各个电极焊盘2c不能被连接到金属导线4。
通过有效地利用布线基板的矩形上表面1a的纵向方向(沿作为长边的第一边1aa和第三边1ac的方向)，对作为半导体芯片2的短边的各个第二边2ab和第四边2ad的两个边执行引线键合，使得金属导线4的环形高度分阶级改变。因此，甚至具有相对多焊盘的半导体芯片2也可以电连接到布线基板1。
如上所述，本实施例的BGA 5的结构可以通过对半导体芯片2的三个边执行引线键合来实现，以满足对布线基板1的形状的上述限制和对包括多个焊盘的半导体芯片2的形状的上述限制。
这里，将详细描述在布线基板1的上表面1a上形成的键合引线(引线)1c的布局。
如图5所示，在BGA 5中，键合引线1c成行地布置在作为半导体芯片2的相对短边的第二和第四边2ab和2ad外部的布线基板1的位置上，该第二和第四边2ab和2ad与作为上表面1a的短边的第二和第四边1ab和1ad平行。键合引线1c电连接到多个金属导线4。
因此，沿着布线基板1的上表面1a的长边(第一边1aa和第三边1ac)布置的金属导线4分别布置在半导体芯片2的主表面2a的两个相对的边(第二边2ab和第四边2ad)处。另外，金属导线4也布置在作为半导体芯片2的主表面2a的长边的第三边2ac处。
即，在BGA 5中，金属导线4布置在半导体芯片2的主表面2a的各个第二边2ab(短边)、第三边2ac(长边)和第四边2ad(短边)上方。换句话说，金属导线4分别布置在第二边2ab(短边)、第三边2ac(长边)和第四边2ad(短边)处，以横跨每个边。
具体地，沿着上表面1a的短边(第二边1ab和第四边1ad)在半导体芯片2的主表面2a的两个各自的相对两边的外部成行地设置键合引线1c。在图5所示的BGA 5中，在沿着半导体芯片2的第二边2ab外部的布线基板1的第二边1ab设置三行键合引线1c，并且沿着半导体芯片2的第四边2ad外部的布线基板1的第四边1ad设置两行键合引线1c。
金属导线4连接在半导体芯片2的电极焊盘的2c和键合引线1c之间。如图6所示，连接的金属导线4的环形高度随着每一行键合引线1c会发生变化。
即，在半导体芯片2的主表面2a的第二和第四边2ab和2ad的任一个中，当沿着布线基板1的短边(第二边1ab和第四边1ad)的键合引线1c的行离(隔开)半导体芯片2越远时，执行引线键合使得金属导线4的环形高度变得越高。
因此，在图5和6所示的BGA 5中，设置在半导体芯片2的第二边2ab旁边的金属导线4被布置成，因为三行键合引线1c(键合引线1ca、1cb和1cc)具有三种(三个阶级)环路高度。
具体地，在半导体芯片2的第二边2ab的一边，连接到键合引线1ca的第一导线(金属导线4)4a的环形高度是最低的，连接到键合引线1cc的第三导线(金属导线4)4c的环路高度是最高的，以及连接到键合引线1cb的第二导线(金属导线4)4b的环形高度为中间高度。
另一方面，设置在半导体芯片2的第四边2ad旁边的金属导线4被布置成，因为两行键合引线1c(键合引线1cd和1ce)具有两种(两个阶级)环路高度。
具体地，在半导体芯片2的第四边2ad的一边上，连接到键合引线1ce的第五导线(金属导线4)4e的环路高度比连接到键合引线1cd的第四导线(金属导线4)4d的环路高度高。
因此，导线环路形成为多个阶级(具有多个环形高度)，其可以防止在分别连接到成行形成的键合引线1c的行的金属导线之间发生电短路。
在如图8所示的半导体芯片2中，沿着主表面2a的两个相对的短边(第二边2ab和第四边2ad)形成在主表面2a上的电极焊盘2cb和2cd以交错的布置排列设置。通过以交错的布置排列放置电极焊盘2c，可以增加在半导体芯片2的主表面2a的短边(第二边2ab和第四边2ad)的边缘处的电极焊盘的数量。
在多个阶级中接合金属导线4时，交错排列可以使每个焊盘位置移动半个节距，从而防止了金属导线(电短路)之间的干扰。
如图5所示，金属导线4布置在作为与半导体芯片2的主表面2a的两个相对的边(第二边2ab和第四边2ad作为短边)相交的一个长边的第三边2ac旁边。即，电极焊盘2cc(2c)沿着作为图8中所示的半导体芯片的主表面2a的一个长边的第三边2ac的周围边缘1设置成一行。另一方面，响应于半导体芯片2的电极焊盘2cc，在与半导体芯片2的两个相对的短边相交的一边(第三边2ac)的外部，沿着作为上表面1a的长边的第三边1ac在布线基板1的上表面1a处设置一行键合引线1cf(1c)。
如图5和7所示，沿着半导体芯片2的主表面2a的第三边(长边)2ac形成的电极焊盘2cc(2c)，经由多个第六导线(金属导线4)4f，电连接到位于半导体芯片2的第三边2ac外部的布线基板1的上表面1a上的键合引线1cf。
如上所述，键合引线1c被布置成一行、两行和三行，用于布线基板1的上表面1a处的芯片安装部分(图10中所示的芯片安装区1h)的各个边，由此对半导体芯片2的主表面2a的三个边(第二边2ab、第三边2ac和第四边2ad)执行引线键合(三边键合)。
在作为在其上面形成有金属导线4的长边的半导体芯片2的主表面2a的两个相对长边的第三边2ac的一边处，在布线部1e的布线基板1的上表面1a处，在位于半导体芯片2的第三边2ac旁边的键合引线1cf(1c)的行的外部没有形成作为布线图案的布线部1e。
即，如后面将要描述的图10所示，沿着布线基板1的第三边(长边)1ac设置的键合引线1cf朝着内部区域(芯片安装区1h)延伸，而不是朝着该布置的外部区域延伸，并且经由内部区域中的通孔布线1g电连接到图11所示的下表面侧的焊区1d。
在BGA 5中，在半导体芯片2的矩形主表面2a的边当中，沿着其中没有设置金属导线4的第一边(长边)2aa在主表面2a处形成电极焊盘(第一电极焊盘)2ca(2c)。这些电极焊盘2ca中的任何一个都没有连接到金属导线4。换句话说，执行三边键合，使得金属导线4不连接到在半导体芯片2的主表面2a的第一边2aa的周围边缘处形成的电极焊盘2ca。
在半导体芯片2的第一边2aa处金属导线4没有连接到的电极焊盘2ca(2c)被电连接到在半导体芯片2内部形成的保护电路。
即，在半导体芯片2的主表面2a处沿着未进行引线键合的一边(第一边2aa)形成的每个电极焊盘2ca是电连接到芯片内的保护电路(电源)的虚设电极焊盘。
这样可以减少静电击穿(或稳定静电击穿的耐受力)。
如上所述，在本实施例的BGA 5中，具有大致正方形平面形状的半导体芯片2安装在细长的矩形布线基板1上方，金属导线4布置在半导体芯片2的主表面2a的三个边处，并且分别设置在半导体芯片2的两个短边处的金属导线4被设定成具有不同类型的环路高度，使得可以对大致正方形的半导体芯片2执行三边键合。
因此，在具有安装在细长的矩形布线基板1上方的大致正方形平面形状的半导体芯片2的结构中，可以应用三边键合以在细长的布线基板1上方安装大致正方形形状的半导体芯片2。此外，可以安装具有许多电极焊盘的半导体芯片2，其可以实现具有上述结构的BGA(半导体器件)5。
即，甚至具有对布线基板1的平面形状的限制、对半导体芯片2的平面形状的限制和对电极焊盘2c的数量的限制的半导体器件也可以实现所需的结构。
换句话说，甚至在对诸如用于安装半导体器件(BGA 5)的电路基板的安装基板侧的布局的限制下，该实施例也可以实现可以在安装基板上方安装同时符合对安装基板侧的布局的限制的半导体器件(BGA 5)。
接着，将描述本实施例的BGA(半导体器件)5的制造方法。
图10是示出图1中所示的半导体器件的要用于组装的布线基板的上表面的结构的一个示例的平面图，图11是通过示例的方式从图10中所示的布线基板的下表面边上的布线图案上方看到的透视平面图，图12是示出在组装图1所示的半导体器件中在管芯键合之后获得的结构的一个示例的平面图，以及图13是示出在图1所示的半导体器件的组装中在引线键合之后获得的结构一个示例的平面图。此外，图14是示出在组装图1所示的半导体器件中在树脂模铸步骤中注入树脂的方向的一个示例的平面图，图15是示出在组装图1所示的半导体器件中树脂模铸步骤中注入树脂状态的一个示例的平面图。
首先，设置图15中所示的多片基板8。多片基板8具有多个器件区域(封装区域，半导体器件区)8a，其中的每一个可以形成BGA 5，并且其被分割开。在本实施例中，为了简化描述，作为示例，通过仅取一个器件区8a，将在下文中描述BGA 5的组装。
首先，如图10和11所示，设置布线基板1，其具有矩形形状的上表面1a和与其相反的下表面1b。键合引线1c布置在上表面1a上的芯片安装区1h的三个边的周围。
围绕布线基板1的上表面1a上的芯片安装区1h形成的键合引线1c分别沿四边形的芯片安装区1h的三个边布置。对于芯片安装区1h的各个三个边，键合引线1c被安排成一行、两行和三行。
在芯片安装区1h和布线基板1的第二边(短边)1ab之间的区域中沿着第二边1ab设置三行(键合引线1ca、1cb和1cc)键合引线1c。另一方面，在芯片安装区1h和第四边(短边)1ad之间的区域中沿着第四边1ad设置两行(键合引线1cd和1ce)键合引线1c。
此外，在芯片安装区1h和第三边(长边)1ac之间的区域中沿着第三边1ac设置一行键合引线1cf。
如图11所示，在布线基板1的下表面边上多个焊区1d平行形成为栅格图案。上表面边上的键合引线1c经由在上表面1a和下表面1b上形成的布线部1e和通孔布线1g电连接到下表面边上的焊区1d。
平面图中布线基板1的外观的形状(平面形状)为细长的矩形，使得BGA 5可安装在细长狭窄的安装基板上。
之后，执行管芯键合。此时，具有四边形主表面2a、在主表面2a处形成的焊盘2c和与主表面2a相反的背表面2b的半导体芯片2布置在布线基板1的上表面1a上方，使得半导体芯片2的背表面2b与布线基板1的上表面1a相对。
如图8所示，半导体芯片2的电极焊盘2c沿着主表面2a的各个四边设置在主表面2a的周围边缘处。电极焊盘2c中，沿着主表面2a的一对相对短边形成的电极焊盘2cb和2cd，即，第二边2ab和第四边2ad，以交错排列的方式设置。
沿着主表面2a的一对相对长边，即，第一边2aa和第三边2ac，分别形成为一行电极焊盘2ca和2cc。沿着作为一个长边的第一边2aa在周围边缘处设置的电极焊盘(第一电极焊盘)2ca电连接到芯片内的保护电路。由此，每个电极焊盘2ca是虚设电极焊盘。
如图9所示，半导体芯片2是具有存储器电路和逻辑电路的复合型。具体地，半导体芯片2具有DRAM(存储器电路)2e和在其中形成的多个逻辑电路2f、2g、2h、2i和2j。即，半导体芯片2是在一个芯片内包括多个逻辑电路和DRAM 2e的组合的半导体器件。
芯片中的DRAM 2e的区域具有大致正方形的形状，并占据了大部分的芯片面积，而没有被分成两个或更多个区域。这是因为DRAM 2e形成为具有与正方形形状相似的一个大形状，其可以提高面积效率和设计效率。结果，半导体芯片2的主表面2a具有与正方形形状相似的矩形形状，具有相对大的面积。
半导体芯片2是包括DRAM 2e和逻辑电路2f、2g、2h、2i、2j和2k的组合的复合半导体芯片。参照图8，沿着矩形主表面2a的四个各边在矩形主表面2a的周围处形成电极焊盘2c。由此，半导体芯片是具有相对大数量的焊盘的芯片。
上述的半导体芯片2具有图12所示的结构，其包括图10中所示的布线基板1的上表面1a上的芯片安装区1h。此时，如图6所示，半导体芯片2经由管芯键合材料(粘接剂)6安装在布线基板1的上表面1a上方。
在本实施例的BGA 5中，半导体芯片2布置在布线基板1上方，使得作为与半导体芯片2的主表面2a相对的一对长边的第一边2aa和第三边2ac分别沿着第一边1aa和第三边1ac延伸，作为与布线基板1的上表面1a相对的一对长边。
即，如图12所示，半导体芯片2安装在布线基板1上方，使得半导体芯片2的一对长边(第一边2aa、第三边2ac)沿着布线基板1的相对的长边(第一边1aa、第三边1ac)延伸。
由此，布线基板1的长边和半导体芯片2的长边被布置成沿着彼此延伸，并且布线基板1的短边和半导体芯片2的短边也布置成沿着彼此延伸。
之后，执行引线键合。如图13所示，沿着半导体芯片2的主表面2a的四个边中的三个形成的电极焊盘2c(2cb、2cc、2cd)，和在布线基板1的上表面1a处的键合引线1c经由金属导线4电连接在一起。
此时，如图6所示，以使具有三个不同的环路高度的方式，对连接到沿着半导体芯片2的主表面2a的第二边2ab设置的电极焊盘2cb的金属导线4进行引线键合。
具体地，连接到最靠近半导体芯片2的位置(行)中设置的键合引线1ca的第一导线4a被设成具有最低的环路高度，而连接到离半导体芯片2最远的位置(行)设置的键合引线1cc的第三导线4c在执行引线键合时具有最高的环路高度。此外，连接到在中间行中设置的键合引线1cb的第二导线4b被设成在执行引线键合中具有中间的环路高度。
另一方面，连接到沿着半导体芯片2的主表面2a的第四边2ad设置的电极焊盘2cd的金属导线4被设成在执行引线接合中具有两种不同类型的环路高度。
具体地，在两行键合引线1c当中，连接到靠近半导体芯片2(内部)的位置(行)设置的键合引线1cd的第四导线4d的环路高度被设置为，比在执行键合引线中连接到远离半导体芯片2(外部)的位置(行)设置的引线键合1ce的第五导线4e低。
即，在半导体芯片2的第四边2ad的一边上，在执行引线键合中第五导线(金属导线4)4e的环路高度被设定为比第四导线(金属导线)4d高。
通过这种方式，用金属导线4具有多个不同类型的环路高度的方式执行引线键合，这样可以防止通过对形成为诸如两行或三行的行中的各个键合引线1c执行引线键合所形成的金属导线之间的电短路发生。
如图7所示，连接到键合引线1cf的第六导线(金属导线4)4f设置在半导体芯片2和布线基板1的第三边(长边)1ac之间的区域中，并且设成在执行引线键合中具有一种类型的环路高度。
注意，为了用多种类型(多个阶级)的环路高度执行引线键合，按照增加环路高度的顺序执行引线键合。
通过这种方式，完成了半导体芯片2的主表面2a的三个边(第二边2ab、第三边2ac和第四边2ad)上的引线键合。由此，沿着第一边2aa设置的电极焊盘(第一电极焊盘)2ca是其中没有执行引线键合的虚设电极焊盘。
然后，执行树脂模铸。如图6和7所示，用树脂密封半导体芯片2和金属导线4，从而在布线基板1的上表面1a上方形成密封体7。
参照图14，在本实施例的树脂模铸步骤中，图15中示出的用于密封的树脂9(树脂)被从与半导体芯片2的主表面2a的四个边中没有任何金属导线4的第一边2aa相对的第三边2ac注入，从而制造作为单一单元的密封体7。
即，当在树脂模铸步骤中注入树脂时，用于密封的树脂9被从与半导体芯片2的主表面2a处不具有金属导线4的第一边2aa相对的第三边2ac，在树脂注入方向P上注入。
此时，如图15所示，用于密封的树脂9，在流动方向Q上经由坩埚10和转轮11，流向多片基板8的各个器件区8a。
在注入树脂中，当用于密封的树脂9定位远离每个器件区8a中的注入边(密封入口)S时，促进树脂9的固化，从而容易引起导线流动。即，在图15所示的部分R中，更容易产生用于密封的树脂9的导线流动。
在组装本实施例的BGA 5时，在半导体芯片2的主表面2a的四个边的一个上没有执行引线键合，而没有在该边处布置金属导线4。当在树脂模铸步骤中注入树脂时，从与半导体芯片2的不具有任何金属导线4的第一边2aa相对的第三边2ac，向着第一边2aa侧，注入用于密封的树脂9，使得金属导线4没有布置在远离用于密封的树脂9的注入边S的一边T上，这几乎不会造成导线流动。
即，金属导线4没有布置在促进用于密封的树脂9的固化的边上，这能够抑制导线流动的发生。简言之，注入用于密封的树脂9可以减少麻烦，包括因为导线流动造成的金属导线4与其它相邻金属导线4的接触。
在上述方式中，密封体7被形成为多片基板8上方的单个单元，由此致使树脂模铸步骤结束。
然后，如图6所示，焊球(用于外部连接的端子，外部电极端子)3形成在布线基板1(多片基板8)的下表面1b处的各个焊区1d上方。
其后，将图15中所示的多片基板8切割成封装尺寸，其完成了BGA 5的组装。
虽然基于实施例已经具体描述了由本发明人提出的发明，但是本发明并不限于上述实施例。很明显，在没有偏离本发明的范围的情况下，可以进行各种修改和改变。
虽然本实施例已经说明，通过示例半导体芯片2的主表面2a形成为与正方形相似的矩形形状，但是半导体芯片2的主表面2a可以形成为正方形形状。
虽然在上述实施例中，通过示例半导体器件是BGA，但是半导体器件可以是平面栅格阵列(LGA)，其包括设置在布线基板1的下表面1b上的焊区1d的表面处的导电组件。

Claims (4)

1.一种制造半导体器件的方法，包括以下步骤：
(a)设置具有第一表面和与其相反的第二表面的布线基板，所述第一表面被形成为矩形形状并且设置有多个引线；
(b)在所述步骤(a)之后，在所述布线基板的所述第一表面上方布置半导体芯片，所述半导体芯片具有四边形的主表面、在该主表面处形成的多个电极焊盘以及与该主表面相反的背表面，以及使得所述半导体芯片的背表面与所述布线基板的所述第一表面相对；
(c)在所述步骤(b)之后，经由多个金属导线，将沿着所述半导体芯片的所述主表面的四个边当中的三个边形成的电极焊盘与被设置在所述布线基板的所述第一表面处的所述引线电连接；以及
(d)在所述步骤(c)之后，通过用树脂密封所述半导体芯片和所述金属导线，在所述布线基板的所述第一表面上方形成密封体，
其中，在所述步骤(d)中，从与在所述半导体芯片的所述主表面的四个边当中的在其处没有设置有所述金属导线的一个边相对的一边，来注入用于密封的树脂，由此形成所述密封体。
2.根据权利要求1所述的制造半导体器件的方法，其中，
所述半导体芯片包括存储器电路和逻辑电路。
3.根据权利要求2所述的制造半导体器件的方法，
其中，在所述半导体芯片的所述主表面的相对的两个边的各边处，来布置沿着所述布线基板的所述第一表面的短边被平行地设置的所述金属导线，
其中，在所述芯片的相对的两个边的各边的外部，沿着所述第一表面的短边以多行的方式来设置所述引线，以及
其中，所述金属导线被电连接到所述引线。
4.根据权利要求2所述的制造半导体器件的方法，
其中，在与所述半导体芯片的所述主表面的两个相对的边相交的一边处，布置所述金属导线，
其中，在所述布线基板的所述第一表面处，在所述相交的一边的外部以一行的方式来布置所述引线，以及
其中，所述金属导线被电连接到所述引线。
CN201410345262.1A 2013-07-19 2014-07-18 制造半导体器件的方法 Active CN104299947B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-150391 2013-07-19
JP2013150391A JP6129671B2 (ja) 2013-07-19 2013-07-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN104299947A CN104299947A (zh) 2015-01-21
CN104299947B true CN104299947B (zh) 2018-04-06

Family

ID=52319617

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410345262.1A Active CN104299947B (zh) 2013-07-19 2014-07-18 制造半导体器件的方法

Country Status (4)

Country Link
US (2) US9275940B2 (zh)
JP (1) JP6129671B2 (zh)
CN (1) CN104299947B (zh)
HK (1) HK1202184A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITUB20155696A1 (it) * 2015-11-18 2017-05-18 St Microelectronics Srl Dispositivo a semiconduttore, corrispondenti procedimenti di produzione ed uso e corrispondente apparecchiatura
KR20230141770A (ko) * 2021-02-05 2023-10-10 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 장치, 촬상 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101071810A (zh) * 2006-05-12 2007-11-14 株式会社瑞萨科技 半导体器件
CN101467251A (zh) * 2007-06-01 2009-06-24 松下电器产业株式会社 半导体器件
CN102157482A (zh) * 2010-02-12 2011-08-17 乾坤科技股份有限公司 具有复合基材的电子系统

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3048496B2 (ja) * 1993-04-16 2000-06-05 株式会社東芝 半導体装置
JPH07122703A (ja) * 1993-10-22 1995-05-12 Kawasaki Steel Corp 樹脂封止型半導体装置及びその製造方法
JP3421747B2 (ja) * 1995-02-15 2003-06-30 セイコーエプソン株式会社 圧電発振器及び電圧制御発振器
JPH09260418A (ja) * 1996-03-27 1997-10-03 Oki Micro Design Miyazaki:Kk ワイヤーボンディングを考慮したｔｃｐ用半導体装置
US5955777A (en) * 1997-07-02 1999-09-21 Micron Technology, Inc. Lead frame assemblies with voltage reference plane and IC packages including same
JP2000100854A (ja) * 1998-09-17 2000-04-07 Toshiba Corp 半導体装置
JP2000294684A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd 半導体装置およびその製造方法
JP4820683B2 (ja) * 2006-04-28 2011-11-24 川崎マイクロエレクトロニクス株式会社 半導体装置と半導体装置の絶縁破壊防止方法
JP4362784B2 (ja) * 2006-07-06 2009-11-11 エルピーダメモリ株式会社 半導体装置
JP5113509B2 (ja) * 2007-12-25 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5191915B2 (ja) * 2009-01-30 2013-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5750937B2 (ja) * 2011-02-25 2015-07-22 富士通株式会社 半導体装置及びその製造方法
WO2012117960A1 (ja) * 2011-03-02 2012-09-07 シャープ株式会社 半導体素子および表示パネル
JP5848517B2 (ja) * 2011-04-26 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101071810A (zh) * 2006-05-12 2007-11-14 株式会社瑞萨科技 半导体器件
CN101467251A (zh) * 2007-06-01 2009-06-24 松下电器产业株式会社 半导体器件
CN102157482A (zh) * 2010-02-12 2011-08-17 乾坤科技股份有限公司 具有复合基材的电子系统

Also Published As

Publication number Publication date
CN104299947A (zh) 2015-01-21
US20160148895A1 (en) 2016-05-26
US9275940B2 (en) 2016-03-01
US20150021749A1 (en) 2015-01-22
JP2015023159A (ja) 2015-02-02
HK1202184A1 (zh) 2015-09-18
JP6129671B2 (ja) 2017-05-17

Similar Documents

Publication Publication Date Title
CN102487021B (zh) 形成用于倒装半导体管芯的焊盘布局的半导体器件和方法
US7391105B2 (en) Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same
KR0147259B1 (ko) 적층형 패키지 및 그 제조방법
US8269323B2 (en) Integrated circuit package with etched leadframe for package-on-package interconnects
CN103201836B (zh) 具有面阵单元连接体的可堆叠模塑微电子封装
US8587123B2 (en) Multi-chip and multi-substrate reconstitution based packaging
CN103208487B (zh) 用于较薄堆叠封装件结构的方法和装置
CN101582395B (zh) 布线基板
US20110140262A1 (en) Module package with embedded substrate and leadframe
CN102768959B (zh) 具有绕线电路引线阵列的集成电路封装系统及其制造方法
KR100959957B1 (ko) 랜드 그리드 어레이 반도체 디바이스 패키지, 이를포함하는 어셈블리 및 제조 방법
JP2012104790A (ja) 半導体装置
CN104769714A (zh) 包括交替形成台阶的半导体裸芯堆叠的半导体器件
TWI486105B (zh) 封裝結構及其製造方法
CN107546180A (zh) 半导体装置
CN103050467A (zh) 封装结构及其制造方法
JP2001156251A (ja) 半導体装置
CN103635999A (zh) 半导体装置
CN103650135B (zh) 半导体装置
CN104299947B (zh) 制造半导体器件的方法
US8217281B2 (en) Package, method of manufacturing a package and frame
CN107039390A (zh) 半导体封装
JP4503611B2 (ja) 半導体装置及びその製造方法
CN101241905A (zh) 半导体器件
JPS6127667A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1202184

Country of ref document: HK

CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1202184

Country of ref document: HK