CN107546180A - 半导体装置 - Google Patents

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Abstract

目的是提供可防止由于将外部电极焊接于半导体芯片而产生的问题并减小电流路径的电阻的半导体装置。具备：固定于基板的多个半导体芯片；形成有贯通孔的绝缘板；第1下部导体，其是1个导体，具有形成在该绝缘板下表面的与该多个半导体芯片的任意者电连接的下部主体、俯视观察时延伸至该绝缘板外的下部凸出部；第2下部导体，其形成在该绝缘板下表面，与该多个半导体芯片的任意者电连接；上部导体，其是1个导体，具有在该绝缘板上表面形成的上部主体、俯视观察时延伸至该绝缘板外的上部凸出部；连接部，其设置于该贯通孔，连接该上部主体和该第2下部导体；以及树脂，其覆盖该半导体芯片和该绝缘板，该下部凸出部和该上部凸出部延伸至该树脂之外。

Description

半导体装置
技术领域
本发明涉及例如用于大电流的控制的半导体装置。
背景技术
存在例如搭载有IGBT(Insulated Gate Bipolar Transistor)等，用于大电流的控制的半导体装置。这样的半导体装置的内部配线如果使用铝线等配线材料，则不能充分确保功率循环等的接合可靠性。
在专利文献1中公开了下述方法，即，为了提高接合可靠性，将元件焊接于基板，将引线端子直接焊接于该元件。该引线端子是延伸至装置外部的外部电极。
专利文献1：日本特开2015-162649号公报
露出于半导体装置外部的电极即外部电极，大多是利用模具等对1片金属板进行冲裁而形成的。将外部电极焊接于半导体芯片的情况与使某种部件存在于外部电极和半导体芯片之间的情况相比，能够降低从半导体芯片经由外部电极而到达至外部的电流路径的电阻。
然而，如果将外部电极焊接于半导体芯片，则会产生各种各样的问题。例如，与半导体芯片接合的多个外部电极构成2维的配线，因此配线的自由度低，半导体装置的外形尺寸变大。另外，在同时将半导体芯片与多个外部电极焊接的情况下，难以将多个外部电极的高度保持恒定。并且，不易于将为了确保一定程度的强度而形成得较厚的外部电极高精度地焊接在半导体芯片的信号焊盘等面积狭小部位。
发明内容
本发明就是为了解决上述课题而提出的，其目的在于提供一种半导体装置，该半导体装置能够防止由于将外部电极焊接于半导体芯片而产生的问题，并减小电流路径的电阻。
本发明涉及的半导体装置，其特征在于，具备：基板；多个半导体芯片，它们固定在该基板；绝缘板，其形成有贯通孔；第1下部导体，其是1个导体，具有形成在该绝缘板的下表面的与该多个半导体芯片的任意者电连接的下部主体、以及在俯视观察时延伸至该绝缘板之外的下部凸出部；第2下部导体，其形成在该绝缘板的下表面，与该多个半导体芯片的任意者电连接；上部导体，其是1个导体，具有形成在该绝缘板的上表面的上部主体、以及在俯视观察时延伸至该绝缘板之外的上部凸出部；连接部，其设置于该贯通孔，连接该上部主体和该第2下部导体；以及树脂，其覆盖该半导体芯片和该绝缘板，该下部凸出部和该上部凸出部延伸至该树脂之外。
本发明的其他特征在下面加以明确。
发明的效果
根据本发明，通过使用将电路图案和外部电极一体化的中继基板，从而能够防止由于将外部电极焊接至半导体芯片而产生的问题，并减小电流路径的电阻。
附图说明
图1是实施方式1涉及的半导体装置的剖视图。
图2是中继基板的俯视图。
图3是中继基板的仰视图。
图4是贯通孔的附近的剖视图。
图5是贯通孔的附近的俯视图。
图6是贯通孔的附近的剖视图。
图7是表示P相图案和N相图案的图。
图8是半导体装置的电路图。
图9是实施方式2涉及的半导体装置的局部剖视图。
图10是表示栅极引出部的图。
图11是表示变形例涉及的栅极引出部的图。
图12是实施方式3涉及的半导体装置的局部剖视图。
标号的说明
15基板，18半导体芯片，20中继基板，20A绝缘板，20B上部导体，20C第1下部导体，20D第2下部导体，20a下部主体，20b下部凸出部，20c上部主体，20d上部凸出部，40树脂
具体实施方式
参照附图，对本发明的实施方式涉及的半导体装置进行说明。对相同或对应的结构要素标注相同的标号，有时省略重复的说明。
实施方式1.
图1是本发明的实施方式1涉及的半导体装置的剖视图。该半导体装置具备基板15。基板15具备由金属形成的基座板10、设置在基座板10之上的绝缘层12、以及形成在绝缘层12的表面的电路图案14。绝缘层12例如既可以由无机陶瓷材料形成，也可以由将陶瓷粉末分散于环氧树脂等热硬化性树脂之中而得到的材料形成。基板15与半导体芯片18通过焊料16而进行固定。半导体芯片18的背面焊接于电路图案14。设置有多个半导体芯片18。
半导体芯片18并不特别限定，例如是IGBT等晶体管芯片和二极管芯片。晶体管芯片例如在下表面具有集电极，在上表面具有发射极和栅极。在通过半导体装置构成3相逆变器电路的情况下，设置6个晶体管芯片和与它们逆接的6个二极管。
在半导体芯片18之上存在中继基板20。中继基板20具有绝缘板20A、形成在绝缘板20A的上表面侧的上部导体20B、以及形成在绝缘板20A的下表面侧的第1下部导体20C。绝缘板20A的材料例如是环氧玻璃、用于柔性印刷基板的聚酰亚胺膜、或者陶瓷。绝缘板20A的厚度是由半导体装置的额定电压决定的。
第1下部导体20C具备下部主体20a和下部凸出部20b。下部主体20a形成于绝缘板20A的下表面。半导体芯片18的上表面通过焊料19焊接于下部主体20a。下部凸出部20b在俯视观察时延伸至绝缘板20A之外。下部凸出部20b具有弯折的形状，即具有在x方向延伸的部分和在z方向延伸的部分。下部主体20a和下部凸出部20b是由无接缝的1个导体形成的。例如，在弯折1个导体之后将该导体粘贴在绝缘板20A的下表面，从而形成第1下部导体20C，但也可以在对1个导体进行弯折之前将该导体粘贴在绝缘板20A的下表面，从而形成第1下部导体20C。第1下部导体20C的厚度例如是大于或等于0.2mm。
上部导体20B具备上部主体20c和上部凸出部20d。上部主体20c形成于绝缘板20A的上表面。上部凸出部20d在俯视观察时延伸至绝缘板20A之外。上部凸出部20d具有弯折的形状，即具有在x方向延伸的部分和在z方向延伸的部分。上部主体20c和上部凸出部20d是由无接缝的1个导体形成的。例如，在弯折1个导体之后将该导体粘贴在绝缘板20A的上表面，从而形成上部导体20B，但也可以在对1个导体进行弯折之前将该导体粘贴在绝缘板20A的上表面，随后将该导体弯折，从而形成上部导体20B。上部导体20B的厚度例如是大于或等于0.2mm。
绝缘板20A及半导体芯片18等被壳体30包围。壳体30由热塑性树脂等形成。壳体30的内部填充有树脂40。树脂40只要是具有绝缘性的材料即可，并不特别限定，例如是环氧树脂。半导体芯片18和绝缘板20A被树脂40覆盖。下部凸出部20b和上部凸出部20d的一部分被树脂40覆盖，下部凸出部20b和上部凸出部20d的其他部分延伸至树脂40之外。因此，上部导体20B和第1下部导体20C成为露出在半导体装置外部的外部电极。
图2是中继基板20的俯视图。记载于上部导体20B的“P1”示出的是，上部导体20B被用作P相的图案。作为上部导体20B的一部分的上部凸出部20d与绝缘板20A的外周相比凸出至外侧。也可以形成多个上部导体20B。在绝缘板20A的存在上部导体20B的部分，形成有将中继基板20贯通的贯通孔20H。在绝缘板20A的不存在上部导体20B的部分设置有绝缘板开口20I。绝缘板开口20I由树脂40填埋。
图3是中继基板20的仰视图。记载于第1下部导体20C的“N1”示出的是，第1下部导体20C被用作N相的图案。作为第1下部导体20C的一部分的下部凸出部20b与绝缘板20A的外周相比凸出至外侧。也可以形成多个第1下部导体20C。在绝缘板20A的下表面，除了第1下部导体20C以外，还形成有第2下部导体20D。第2下部导体20D不具有在俯视观察时与绝缘板20A的外周相比凸出至外侧的凸出部。换言之，第2下部导体20D只形成在绝缘板20A的下表面。第2下部导体20D焊接于图1中未示出的焊接于基板15的半导体芯片。
设置有多个第2下部导体20D。将例如晶体管芯片的发射极、集电极或栅极、或二极管芯片的阳极或阴极焊接于下部主体20a和第2下部导体20D。例如，在将下部主体20a用作N相图案的情况下将发射极焊接在下部主体20a。在将上部导体20B用作P相图案的情况下将第2下部导体20D和电路图案14进行焊接。
在绝缘板20A的存在第2下部导体20D的部分形成有贯通孔20H。图3的贯通孔20H和图2的贯通孔20H是相同的贯通孔。图4是贯通孔20H的附近的剖视图。在贯通孔20H设置有将上部主体20c和第2下部导体20D连接的连接部20R。连接部20R只要是将上部主体20c和第2下部导体20D电连接的结构即可，并不特别限定，例如是铜镀层。在形成了15～75μm左右的厚度的铜镀层的情况下，为了应对大电流，需要设置大量形成有铜镀层的贯通孔。例如，在以50μm的厚度设置于1个贯通孔20H中的铜镀层流过10A的电流。
为了避免设置大量贯通孔20H，优选对金属部件进行压接而形成连接部20R。在此情况下，通过对孔眼进行加压变形、铆接而形成连接部20R。这样，与通过镀敷形成连接部20R的情况相比，能够通过少量的贯通孔20H而流过大电流。
图5是连接部20R的俯视图。连接部20R如之前所述，优选通过对孔眼进行加压变形而形成。构成这样的连接部20R的金属部件不对贯通孔20H进行填埋。为了进一步提高电流容量，可以利用金属对贯通孔20H进行填埋。图6是贯通孔20H周边的剖视图，其示出了由填埋金属20J将贯通孔20H填埋。填埋金属20J与连接部20R相接，将贯通孔20H填埋。填埋金属20J是通过向贯通孔20H中流入例如焊料等金属而形成的。
优选使该填埋金属20J向半导体芯片18的方向凸出。在使第2下部导体20D与半导体芯片18的信号焊盘等面积小的部分电接触的情况下，能够通过以凸出的填埋金属20J为基准而进行对位，从而防止位置偏离。
图7是在中继基板20的仰视图上添加了上部导体20B的轮廓后的图。上部导体20B的轮廓通过虚线示出。描绘有正交的斜线的区域是下部主体20a和上部主体20c在俯视观察时重叠的区域。在作为半导体芯片18而具有晶体管芯片的情况下，在下部主体20a和上部主体20c的一方流过晶体管芯片的集电极电流，在另一方流过晶体管芯片的发射极电流。并且，在俯视观察时下部主体20a和上部主体20c重叠的部分，如果使晶体管芯片的集电极电流和发射极电流在俯视观察时向相反方向流动，则能够降低半导体装置的内部电感。
参照图1对本发明的实施方式1涉及的半导体装置的制造方法进行说明。首先，通过焊料16将半导体芯片18固定于基板15。接下来，将壳体30固定于基板15。接下来，从该半成品的上方使中继基板20靠近，沿壳体30的槽使下部凸出部20b和上部凸出部20d滑动。然后，通过焊料19将中继基板20固定于半导体芯片18。半导体芯片18和中继基板20的连接使用除焊料19以外的多个焊料。例如将电路图案14与形成在绝缘板20A的下表面的导体进行焊接。此外，将对半导体芯片18与下部主体20a或第2下部导体20D进行连接的焊料19的厚度设为小于或等于1mm，从而能够抑制半导体装置的厚度。
接下来，通过向壳体30中注入树脂40，从而完成图1的半导体装置。为了确保半导体装置的绝缘性能，需要在壳体30的内部无间隙地填充树脂40。
然而，例如在绝缘板20A大，中继基板20和壳体30之间几乎没有间隙的情况下，由于中继基板20的存在使树脂40变得难以注入至中继基板20的下方。因此，在本发明的实施方式1中，如图2所示，在绝缘板20A设置有绝缘板开口20I。树脂40经由该绝缘板开口20I而容易地从中继基板20之上向中继基板20的下方流动。为了顺利地向中继基板20的下方供给树脂40，优选将绝缘板开口20I的宽度设为大于或等于绝缘板20A的厚度的3倍。
图8是本发明的实施方式1的半导体装置的电路图。作为多个半导体芯片18，具备晶体管芯片及二极管芯片等各芯片，从而形成转换器电路、逆变器电路及制动电路。逆变器电路具有P相电路部C1和N相电路部C2。当然，也可以构成与图8不同的电路。
在晶体管芯片和二极管芯片流过大电流。例如，将下部主体20a或第2下部导体20D电连接至IGBT的集电极或发射极等流过大电流的端子。这样，能够使电流从半导体芯片18经由无接缝的低电阻的上部导体20B或第1下部导体20C向外部流动。这样，优选将上部导体20B和第1下部导体20C用于流过装置的主电流。此外，上部导体20B、第1下部导体20C及第2下部导体20D是以所需数量设置的。
并且，本发明的实施方式1涉及的半导体装置，由于在中继基板20的上表面和下表面形成有导体，因此能够通过这些导体3维地进行配线。由此，与直接将外部电极固定在半导体芯片的情况相比，配线的制约少，因此能够减小半导体装置的外形尺寸。
就本发明的实施方式1涉及的半导体装置而言，作为外部电极，具有上部导体20B和第1下部导体20C。全部外部电极均在俯视观察时延伸至绝缘板20A的外部，因此易于将具有外部电极的半成品安装于壳体30。
对于在中继基板20形成的导体，也可以使流过小电流的信号电路部分和流过大于或等于数十安培的大电流的主电路部分为不同的材料。例如，能够使信号用导体由黄铜类的材质形成，主电路用导体由纯铜类的材质形成。例如，在将下部主体20a和第2下部导体20D电连接于晶体管芯片的集电极或发射极的情况下，第1下部导体20C、第2下部导体20D和上部导体20B使用纯铜类等导电率高的材料。为了削减成本，也可以使用铝。或者，对于在绝缘板20A形成的导体，也可以使信号用导体薄，主电路用导体厚。
将设置于绝缘板20A的下表面的导体和半导体芯片18的栅极焊接，将该导体引出至装置的外部，从而能够从外部向栅极供给信号。
将P相电路部设置在中继基板20的上表面侧，N相电路部设置在中继基板20的下表面侧，从而如图7所示，能够平行地设置P相的图案和N相的图案。由此，能够实现电感的降低。另外，通过在半导体装置内避免使用导线连接，从而能够进一步降低封装件内的电感。
本发明的实施方式1涉及的半导体装置在不丧失其特征的范围能够进行各种各样的变形。中继基板20只要实现3维的配线即可，能够进行各种各样的变形。例如，也可以在中继基板提供大于或等于3层的导体，提高配线的自由度。在该情况下，在上部导体20B之上设置新的绝缘板，在该绝缘板之上设置导体而提供3层导体。当在中继基板设置大于或等于3层导体的情况下，能够通过将P侧电路图案和N侧电路图案分别设置于相邻的上下层，从而降低电感。
在中继基板20和壳体30的内壁之间存在充分的空间的情况下，也可以省略绝缘板开口20I。由多个半导体芯片18构成的电路不限定于图8的电路。例如也可以构成半桥电路。半导体芯片不限定于在上表面和下表面之间流过电流的纵向型元件，也可以是在芯片上表面的2点间流过电流的横向型元件。
将部件和部件接合的手段不限定于焊料，能够利用任何导电性接合材料。优选使用焊料、采用了金属填料的金属膏、或通过热而金属化的烧结金属等电阻低的金属作为导电性接合材料。需要使焊料19及将电路图案与中继基板20连接的焊料的高度增大至能够确保半导体芯片18与中继基板20之上的电路图案之间的绝缘性的程度，但为了降低电感而应减小该高度。例如，如果将焊料19的厚度设为小于或等于1mm，则能够得到降低电感的效果。如果超过1mm，则几乎不能得到降低电感的效果。
也可以使主电流流过上部导体20B和第1下部导体20C的某一方，另一方作为信号电路。形成在绝缘板20A的导体的厚度是考虑到电流容量而决定的。
这些变形能够适当地应用于以下的实施方式涉及的半导体装置。此外，以下的实施方式涉及的半导体装置与实施方式1的半导体装置的共通点多，因此以与实施方式1的不同点为中心进行说明。
实施方式2.
图9是实施方式2涉及的半导体装置的局部剖视图。半导体芯片18是在下表面具有集电极，在上表面具有发射极和栅极的晶体管芯片。发射极通过焊料19与下部主体20a连接。
在绝缘板20A形成有栅极图案20E。栅极图案20E具备形成在绝缘板20A的下表面的第1部分20F、以及形成在绝缘板20A的上表面的第2部分20G。第1部分20F和第2部分20G通过连接部20S相连接。连接部20S与前述连接部20R同样地，将绝缘板20A之上的导体和绝缘板20A之下的导体相连。
第1部分20F通过焊料50与半导体芯片18的栅极电连接。栅极引出部52通过设置在第2部分20G之上的焊料54而固定于第2部分20G。栅极引出部52是在z方向上细长的导体，延伸至树脂40之外。图10是栅极引出部52的放大图。如图10所示，栅极引出部52在下端部分宽度变宽，因此能够使栅极引出部52和第2部分20G的连接稳定。
这样，实施方式2涉及的半导体装置通过用作信号电路的栅极图案20E和固定在栅极图案20E的栅极引出部52，实现信号向栅极的输入。既可以将具有栅极图案20E和栅极引出部52的结构用于多个栅极的一部分栅极，也可以将该结构用于所有栅极。
根据本发明的实施方式2的半导体装置，能够将栅极引出部52固定在栅极图案20E的任何部位。因此，能够提高栅极引出部52的设置位置的自由度。上部导体20B和第1下部导体20C在俯视观察时在绝缘板20A的外侧与外部连接，但栅极引出部52能够在绝缘板20A的正上方与外部连接。这样的高自由度有助于半导体装置的小型化。此外，栅极驱动信号等信号相比于主电流是小电流，因此无需将栅极引出部52和栅极图案20E一体化。
图11是表示变形例涉及的栅极的连接方法的图。在中继基板20设置有贯通孔20T。作为与栅极连接的外部电极而设置有栅极引出部60。栅极引出部60将贯通孔20T贯通。在图11中，示出了栅极引出部60和第2部分20G通过焊料62相连接。但是，栅极引出部60也可以在贯通孔20T之内与第1部分20F连接。使用焊料等导电性接合材料或压合连接等压接连接等作为连接方法。能够对应于连接方法来选定栅极引出部60的形状和材质。图11所示的栅极引出部60与图10所示的栅极引出部52相比中继基板中的占有面积小，因此适合于装置的小型化。
下部凸出部20b、上部凸出部20d及栅极引出部60全部固定于绝缘板20A。因此，如果通过使延伸至树脂40之外的导体仅是下部凸出部20b、上部凸出部20d及栅极引出部60，从而避免外部端子与基板15的连接，则与将外部端子和基板15连接的情况相比，能够减小基板15。另外，通过避免外部端子与基板15的连接，从而半导体装置的组装也变得容易。
实施方式3.
图12是实施方式3涉及的半导体装置的局部剖视图。在绝缘板20A固定有电子部件70。电子部件70是电阻、电容或控制IC等。电子部件70固定于绝缘板20A之上的导体、绝缘板20A之下的导体或绝缘板20A处。电子部件70是为了附加对半导体芯片18的保护或半导体装置的保护功能而设置的。以往是通过将在半导体装置的外部设置的电子部件作为有源部件而固定在中继基板20，从而能够提高半导体装置的功能及可靠性。此外，电子部件70不仅能够设置在中继基板20的上表面或下表面，也能够设置在中继基板20的内侧。
并且，也可以不使用壳体，而是通过树脂40对组装有基板15、半导体芯片18及中继基板20的半成品进行封装。在该情况下，将模具作为外框使用。在真空环境下，以注入压力10～15MPa左右的低压力，将树脂向模具内注入。由此，能够向基板15和中继基板20之间的非常狭窄的区域填充树脂。在采用含有低应力剂的树脂的情况下，也能够通过在低压下向模具中注入树脂，从而将树脂供给至模具的所有位置。另外，通过使树脂中含有低应力剂，从而能够降低在焊料19和半导体芯片18等产生的应力，提高半导体装置的可靠性。另外，通过使用模具，从而能够无壳体地完成半导体装置的外形，因此能够实现低成本化。如果无壳体地构成半导体装置，则树脂40露出于半导体装置的侧面。
此外，也可以将上述的各实施方式涉及的半导体装置的特征适当地组合来提高本发明的效果。

Claims (9)

1.一种半导体装置，其特征在于，
具备：
基板；
多个半导体芯片，它们固定在所述基板；
绝缘板，其形成有贯通孔；
第1下部导体，其是1个导体，具有形成在所述绝缘板的下表面的与所述多个半导体芯片的任意者电连接的下部主体、以及在俯视观察时延伸至所述绝缘板之外的下部凸出部；
第2下部导体，其形成在所述绝缘板的下表面，与所述多个半导体芯片的任意者电连接；
上部导体，其是1个导体，具有形成在所述绝缘板的上表面的上部主体、以及在俯视观察时延伸至所述绝缘板之外的上部凸出部；
连接部，其设置于所述贯通孔，连接所述上部主体和所述第2下部导体；以及
树脂，其覆盖所述半导体芯片和所述绝缘板，
所述下部凸出部和所述上部凸出部延伸至所述树脂之外。
2.根据权利要求1所述的半导体装置，其特征在于，
所述多个半导体芯片具有晶体管芯片，该晶体管芯片具有集电极、发射极及栅极，
所述下部主体、所述第2下部导体与所述集电极或所述发射极电连接。
3.根据权利要求2所述的半导体装置，其特征在于，
所述下部主体和所述上部主体具有在俯视观察时重叠的部分，从而所述晶体管芯片的集电极电流和发射极电流在俯视观察时向相反方向流动。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
连接所述半导体芯片和所述下部主体的导电性接合材料的厚度是小于或等于1mm。
5.根据权利要求1所述的半导体装置，其特征在于，
所述多个半导体芯片具有晶体管芯片，该晶体管芯片具有集电极、发射极及栅极，
该半导体装置具备：
栅极图案，其形成在所述绝缘板，与所述栅极电连接；以及
栅极引出部，其与所述栅极图案相连，延伸至所述树脂之外。
6.根据权利要求5所述的半导体装置，其特征在于，
所述栅极引出部通过设置在所述栅极图案之上的导电性接合材料而固定于所述栅极图案。
7.根据权利要求5所述的半导体装置，其特征在于，
所述栅极引出部将设置在所述绝缘板的贯通孔贯通。
8.根据权利要求6或7所述的半导体装置，其特征在于，
延伸至所述树脂之外的导体仅是所述下部凸出部、所述上部凸出部及所述栅极引出部。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
具备电子部件，该电子部件固定在所述绝缘板、所述第1下部导体、所述第2下部导体或所述上部导体。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109659294A (zh) * 2019-01-15 2019-04-19 海安市高童自动化科技有限公司 一种电力转换电路装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7042651B2 (ja) * 2018-02-28 2022-03-28 三菱電機株式会社 電力用半導体装置および電力変換装置
JP7035920B2 (ja) 2018-09-06 2022-03-15 三菱電機株式会社 半導体装置および電力変換装置
JP7172338B2 (ja) * 2018-09-19 2022-11-16 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7392308B2 (ja) * 2019-07-19 2023-12-06 富士電機株式会社 半導体装置
DE102020124149A1 (de) 2020-09-16 2022-03-17 Danfoss Silicon Power Gmbh Leistungsmodul

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017658A (ja) * 2001-06-28 2003-01-17 Toshiba Corp 電力用半導体装置
CN101546716A (zh) * 2008-03-25 2009-09-30 富士电机电子技术株式会社 半导体装置的制造方法
US20110057713A1 (en) * 2008-06-12 2011-03-10 Kabushiki Kaisha Yaskawa Denki Power module
JP2012028561A (ja) * 2010-07-23 2012-02-09 Mitsubishi Electric Corp 半導体装置
CN102456652A (zh) * 2010-10-20 2012-05-16 三菱电机株式会社 功率半导体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022968A (ja) * 2002-06-19 2004-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004172211A (ja) * 2002-11-18 2004-06-17 Yaskawa Electric Corp パワーモジュール
JP4450230B2 (ja) * 2005-12-26 2010-04-14 株式会社デンソー 半導体装置
KR101489325B1 (ko) * 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
DE102011083223B4 (de) * 2011-09-22 2019-08-22 Infineon Technologies Ag Leistungshalbleitermodul mit integrierter Dickschichtleiterplatte
DE102012218868B3 (de) * 2012-10-17 2013-11-07 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul
JP6092644B2 (ja) * 2013-02-07 2017-03-08 株式会社ダイワ工業 半導体モジュール
JP6120704B2 (ja) * 2013-07-03 2017-04-26 三菱電機株式会社 半導体装置
JP6135552B2 (ja) 2014-02-28 2017-05-31 三菱電機株式会社 半導体装置
US10204886B2 (en) 2016-01-29 2019-02-12 Mitsubishi Electric Corporation Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017658A (ja) * 2001-06-28 2003-01-17 Toshiba Corp 電力用半導体装置
CN101546716A (zh) * 2008-03-25 2009-09-30 富士电机电子技术株式会社 半导体装置的制造方法
US20110057713A1 (en) * 2008-06-12 2011-03-10 Kabushiki Kaisha Yaskawa Denki Power module
JP2012028561A (ja) * 2010-07-23 2012-02-09 Mitsubishi Electric Corp 半導体装置
CN102456652A (zh) * 2010-10-20 2012-05-16 三菱电机株式会社 功率半导体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109659294A (zh) * 2019-01-15 2019-04-19 海安市高童自动化科技有限公司 一种电力转换电路装置
CN109659294B (zh) * 2019-01-15 2021-10-29 江苏双聚智能装备制造有限公司 一种电力转换电路装置

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