JP2000294684A - 半導体装置およびその製造方法 - Google Patents
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- H01L2924/1304—Transistor
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Abstract
(57)【要約】
【課題】 多ピンパッケージの外形サイズを小さくする
ことができるパッケージ基板およびそれを用いた半導体
装置を提供する。 【解決手段】 四角形のパッケージベース２の表面の中
央部に半導体チップ７を搭載するものであり、その中央
部の周辺のパッケージベース２の同一平面上に複数個の
ボンディングリード３が二列状に配置されているもので
ある。
ことができるパッケージ基板およびそれを用いた半導体
装置を提供する。 【解決手段】 四角形のパッケージベース２の表面の中
央部に半導体チップ７を搭載するものであり、その中央
部の周辺のパッケージベース２の同一平面上に複数個の
ボンディングリード３が二列状に配置されているもので
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、パッケージ基板お
よびそれを用いた半導体装置に関し、特に、多ピンパッ
ケージの外形サイズを小さくすることができるパッケー
ジ基板およびそれを用いた半導体装置に関するものであ
る。
よびそれを用いた半導体装置に関し、特に、多ピンパッ
ケージの外形サイズを小さくすることができるパッケー
ジ基板およびそれを用いた半導体装置に関するものであ
る。
【０００２】
【従来の技術】ところで、本発明者は、パッケージ基板
およびそれを用いた半導体装置について検討した。以下
は、本発明者によって検討された技術であり、その概要
は次のとおりである。
およびそれを用いた半導体装置について検討した。以下
は、本発明者によって検討された技術であり、その概要
は次のとおりである。
【０００３】すなわち、最近のＬＳＩ（Large Scale In
tegrated Circuit）などの半導体集積回路装置におい
て、ワークステーションやパソコンなどに使用されてい
る場合、性能の向上と共に多ピン化が必要となってお
り、ＢＧＡ（Ball Grid Array ）やＣＳＰ（Chip Size
Package ）のパッケージ構造のものが採用されている。
tegrated Circuit）などの半導体集積回路装置におい
て、ワークステーションやパソコンなどに使用されてい
る場合、性能の向上と共に多ピン化が必要となってお
り、ＢＧＡ（Ball Grid Array ）やＣＳＰ（Chip Size
Package ）のパッケージ構造のものが採用されている。
【０００４】この場合、ＢＧＡ（Ball Grid Array ）基
板において、四角形状のＢＧＡ基板の中央部にＬＳＩチ
ップなどの半導体チップを搭載し、半導体チップのボン
ディングパッド（チップ上の電気端子）とＢＧＡ基板の
ボンディングリード（パッド）とをボンディングワイヤ
によって、電気的に接続されている。
板において、四角形状のＢＧＡ基板の中央部にＬＳＩチ
ップなどの半導体チップを搭載し、半導体チップのボン
ディングパッド（チップ上の電気端子）とＢＧＡ基板の
ボンディングリード（パッド）とをボンディングワイヤ
によって、電気的に接続されている。
【０００５】この場合、ＢＧＡ基板などのパッケージ基
板は、ＬＳＩチップのボンディングパッド（表面電極）
数に対応した数のボンディングリードが一列に配置され
ている。
板は、ＬＳＩチップのボンディングパッド（表面電極）
数に対応した数のボンディングリードが一列に配置され
ている。
【０００６】なお、ＬＳＩパッケージとしてのＢＧＡ型
パッケージについて記載されている文献としては、例え
ば「日経エレクトロニクス１９９３年８月２日号」ｐ１
０４に記載されているものがある。
パッケージについて記載されている文献としては、例え
ば「日経エレクトロニクス１９９３年８月２日号」ｐ１
０４に記載されているものがある。
【０００７】
【発明が解決しようとする課題】ところが、前述したＢ
ＧＡ基板などの従来のパッケージ基板を使用する場合、
種々の問題があることを本発明者が見い出した。
ＧＡ基板などの従来のパッケージ基板を使用する場合、
種々の問題があることを本発明者が見い出した。
【０００８】すなわち、（１）．従来のＢＧＡ基板など
のパッケージ基板における一列のボンディングリードの
加工技術の限界から、最小１５０μm ピッチとされてい
ることにより、ＬＳＩチップのボンディングパッドのピ
ッチが５０μm である場合、ボンディングリードの横方
向への広がりは、チップサイズの約３倍となってしまう
ので、パッケージサイズが大きくなってしまうという問
題点がある。
のパッケージ基板における一列のボンディングリードの
加工技術の限界から、最小１５０μm ピッチとされてい
ることにより、ＬＳＩチップのボンディングパッドのピ
ッチが５０μm である場合、ボンディングリードの横方
向への広がりは、チップサイズの約３倍となってしまう
ので、パッケージサイズが大きくなってしまうという問
題点がある。
【０００９】（２）．ＬＳＩチップの微細化および多ボ
ンディングパッド化に伴い、パッケージサイズが大きく
なる。また、ボンディングワイヤの長さが長くなり、半
導体集積回路装置の信頼性および電気的特性が低減化さ
れてしまうという問題点が発生している。
ンディングパッド化に伴い、パッケージサイズが大きく
なる。また、ボンディングワイヤの長さが長くなり、半
導体集積回路装置の信頼性および電気的特性が低減化さ
れてしまうという問題点が発生している。
【００１０】（３）．ＬＳＩチップのボンディングパッ
ド配置が微細化され、千鳥配置で最小５０μm ピッチと
なってきているのに対し、パッケージ基板のボンディン
グリードは、現状において１５０μm ピッチが限界であ
る。
ド配置が微細化され、千鳥配置で最小５０μm ピッチと
なってきているのに対し、パッケージ基板のボンディン
グリードは、現状において１５０μm ピッチが限界であ
る。
【００１１】したがって、従来のパッケージ基板におけ
るボンディングリードが一列に設けられていることによ
り、パッケージサイズは、チップサイズの約３倍とな
る。そのため、パッケージサイズを小さくするため、ボ
ンディングリードを多段にする方法があるが、コストが
高くなってしまうという問題点が発生している。
るボンディングリードが一列に設けられていることによ
り、パッケージサイズは、チップサイズの約３倍とな
る。そのため、パッケージサイズを小さくするため、ボ
ンディングリードを多段にする方法があるが、コストが
高くなってしまうという問題点が発生している。
【００１２】本発明の目的は、多ピンパッケージの外形
サイズを小さくすることができるパッケージ基板および
それを用いて外形サイズを小さくした半導体装置を提供
することにある。
サイズを小さくすることができるパッケージ基板および
それを用いて外形サイズを小さくした半導体装置を提供
することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１５】すなわち、（１）本発明のパッケージ基板
は、四角形のパッケージベースの表面の中央部に半導体
チップを搭載するものであり、その中央部の周辺のパッ
ケージベースの同一平面上に複数個のボンディングリー
ドが複数列、例えば二列状に配置されているものであ
る。
は、四角形のパッケージベースの表面の中央部に半導体
チップを搭載するものであり、その中央部の周辺のパッ
ケージベースの同一平面上に複数個のボンディングリー
ドが複数列、例えば二列状に配置されているものであ
る。
【００１６】（２）本発明のパッケージ基板は、四角形
のパッケージベースの表面の中央部に半導体チップを搭
載するものであり、その中央部の周辺のパッケージベー
スの同一平面上に複数個のボンディングリードが複数
列、例えば二列状に配置されており、二列状のボンディ
ングリードの間に電源用のパワーリングおよびグランド
用のパワーリングが配置されているものである。
のパッケージベースの表面の中央部に半導体チップを搭
載するものであり、その中央部の周辺のパッケージベー
スの同一平面上に複数個のボンディングリードが複数
列、例えば二列状に配置されており、二列状のボンディ
ングリードの間に電源用のパワーリングおよびグランド
用のパワーリングが配置されているものである。
【００１７】（３）本発明の半導体装置は、前記（１）
または（２）記載のパッケージ基板を用いて、そのパッ
ケージベースの表面に、半導体チップが搭載されている
ものである。
または（２）記載のパッケージ基板を用いて、そのパッ
ケージベースの表面に、半導体チップが搭載されている
ものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１９】（実施の形態１）図１は、本発明の実施の
形態１であるパッケージ基板を示す概略平面図である。
図２は、図１におけるＡ−Ａ矢視断面を示す概略断面図
である。
形態１であるパッケージ基板を示す概略平面図である。
図２は、図１におけるＡ−Ａ矢視断面を示す概略断面図
である。
【００２０】図１および図２に示すように、本実施の形
態のパッケージ基板１は、ＢＧＡ基板であり、四角形の
パッケージベース２の裏面に外部端子としてのハンダボ
ール（ボール）が配置されるものである。なお、本実施
の形態のパッケージ基板１の他の態様として、ハンダボ
ールを電線状態のピン線に変換したパッケージ基板の構
造のものなどの種々の構造のパッケージ基板に適用する
ことができる。
態のパッケージ基板１は、ＢＧＡ基板であり、四角形の
パッケージベース２の裏面に外部端子としてのハンダボ
ール（ボール）が配置されるものである。なお、本実施
の形態のパッケージ基板１の他の態様として、ハンダボ
ールを電線状態のピン線に変換したパッケージ基板の構
造のものなどの種々の構造のパッケージ基板に適用する
ことができる。
【００２１】この場合、本実施の形態のパッケージ基板
１におけるパッケージベース２の本体の材料は、セラミ
ックスまたはガラスエポキシあるいはプリント配線材
料、例えば銅膜、金膜などからなるものである。
１におけるパッケージベース２の本体の材料は、セラミ
ックスまたはガラスエポキシあるいはプリント配線材
料、例えば銅膜、金膜などからなるものである。
【００２２】本実施の形態のパッケージ基板１は、四角
形のパッケージベース２の表面の中央部に半導体装置の
チップである半導体チップ７を搭載（設置）するもので
あり、その中央部の周辺のパッケージベース２の同一平
面上に複数個のボンディングリード（パッド、表面電
極）３が二列状（二列）に配置されていることを特徴と
している。
形のパッケージベース２の表面の中央部に半導体装置の
チップである半導体チップ７を搭載（設置）するもので
あり、その中央部の周辺のパッケージベース２の同一平
面上に複数個のボンディングリード（パッド、表面電
極）３が二列状（二列）に配置されていることを特徴と
している。
【００２３】この場合、ボンディングリード３は、短辺
が７０μm であり、長辺が１４０μm の長方形の形状と
されており、一列状の各々のボンディングリード３の間
隔距離は１５０μm とされている。また、ボンディング
リード３は、金（Ａｕ）層からなる0.１μm の膜厚を有
する導電性層とされている。
が７０μm であり、長辺が１４０μm の長方形の形状と
されており、一列状の各々のボンディングリード３の間
隔距離は１５０μm とされている。また、ボンディング
リード３は、金（Ａｕ）層からなる0.１μm の膜厚を有
する導電性層とされている。
【００２４】さらに、ボンディングリード３の製造方法
は、パッケージベース２の表面に金層をＣＶＤ（Chemic
al Vapor Deposition ）法またはスパッタリング法を使
用して堆積した後、リソグラフィ技術と選択エッチング
技術とを使用して、パターン化されたボンディングリー
ド３を形成する製造工程を有するものである。
は、パッケージベース２の表面に金層をＣＶＤ（Chemic
al Vapor Deposition ）法またはスパッタリング法を使
用して堆積した後、リソグラフィ技術と選択エッチング
技術とを使用して、パターン化されたボンディングリー
ド３を形成する製造工程を有するものである。
【００２５】このようにリソグラフィ技術と選択エッチ
ング技術とを用いて、ボンディングリード３を形成する
ため、微細な加工が実現でき、例えばピッチ１５０μm
、幅７０μm のボンディングリード３が形成できる。
ング技術とを用いて、ボンディングリード３を形成する
ため、微細な加工が実現でき、例えばピッチ１５０μm
、幅７０μm のボンディングリード３が形成できる。
【００２６】また、本実施の形態のパッケージ基板１
は、パッケージベース２の表面に配置されているボンデ
ィングリード３とパッケージベース２の裏面に配置され
ている外部電極４とをスルーホールに埋め込まれている
配線層５によって電気的に接続されており、またスルー
ホールに埋め込まれている配線層５に電気的に接続され
ている配線層６がパッケージベース２の内部に配置され
ている。
は、パッケージベース２の表面に配置されているボンデ
ィングリード３とパッケージベース２の裏面に配置され
ている外部電極４とをスルーホールに埋め込まれている
配線層５によって電気的に接続されており、またスルー
ホールに埋め込まれている配線層５に電気的に接続され
ている配線層６がパッケージベース２の内部に配置され
ている。
【００２７】本実施の形態のパッケージ基板１によれ
ば、四角形のパッケージベース２の表面の中央部に半導
体装置のチップである半導体チップ７を搭載（設置）す
るものであり、その中央部の周辺のパッケージベース２
の同一平面上に複数個のボンディングリード（パッド、
表面電極）３が二列状（二列）に配置されていることに
より、一列で複数個のボンディングリード３を並べた態
様の従来のパッケージ基板よりも一方向の端部のボンデ
ィングリード３と他方向の端部のボンディングリード３
との距離（広がり）を１／２以下にすることができるの
で、パッケージ基板１の外部サイズを小さくすることが
できる。なお、ボンディングリードは３列以上の複数列
で配列しても良い。
ば、四角形のパッケージベース２の表面の中央部に半導
体装置のチップである半導体チップ７を搭載（設置）す
るものであり、その中央部の周辺のパッケージベース２
の同一平面上に複数個のボンディングリード（パッド、
表面電極）３が二列状（二列）に配置されていることに
より、一列で複数個のボンディングリード３を並べた態
様の従来のパッケージ基板よりも一方向の端部のボンデ
ィングリード３と他方向の端部のボンディングリード３
との距離（広がり）を１／２以下にすることができるの
で、パッケージ基板１の外部サイズを小さくすることが
できる。なお、ボンディングリードは３列以上の複数列
で配列しても良い。
【００２８】したがって、本実施の形態のパッケージ基
板１によれば、一列で複数個のボンディングリード３を
並べた態様の従来のパッケージ基板よりも一方向の端部
のボンディングリード３と他方向の端部のボンディング
リード３との距離（広がり）を１／２以下にすることが
できることにより、パッケージ基板１の外部サイズを小
さくすることができるので、多ピン状態のパッケージ基
板１の外部サイズを小さくすることができ、多ピンパッ
ケージの外形サイズを小さくすることができる。また、
配線長さを短くして高性能で高信頼度のパッケージ基板
１とすることができる。
板１によれば、一列で複数個のボンディングリード３を
並べた態様の従来のパッケージ基板よりも一方向の端部
のボンディングリード３と他方向の端部のボンディング
リード３との距離（広がり）を１／２以下にすることが
できることにより、パッケージ基板１の外部サイズを小
さくすることができるので、多ピン状態のパッケージ基
板１の外部サイズを小さくすることができ、多ピンパッ
ケージの外形サイズを小さくすることができる。また、
配線長さを短くして高性能で高信頼度のパッケージ基板
１とすることができる。
【００２９】本実施の形態のパッケージ基板１によれ
ば、パッケージベース２の表面に金層をＣＶＤ法または
スパッタリング法を使用して堆積した後、リソグラフィ
技術と選択エッチング技術とを使用して、パターン化さ
れたボンディングリード３を形成する製造工程を有する
ものであることにより、高製造歩留りをもって低減化さ
れたコストをもってパッケージ基板１を製造することが
できる。
ば、パッケージベース２の表面に金層をＣＶＤ法または
スパッタリング法を使用して堆積した後、リソグラフィ
技術と選択エッチング技術とを使用して、パターン化さ
れたボンディングリード３を形成する製造工程を有する
ものであることにより、高製造歩留りをもって低減化さ
れたコストをもってパッケージ基板１を製造することが
できる。
【００３０】次に、本実施の形態のパッケージ基板１を
用いた半導体装置およびその製造方法を説明する。
用いた半導体装置およびその製造方法を説明する。
【００３１】図３および図４に示すように、本実施の形
態のパッケージ基板１のパッケージベース２の中央部
に、絶縁性の接着剤８を介在させて例えばＬＳＩなどの
半導体集積回路装置（多数のボンディングパッドを備え
ている半導体装置）の半導体素子を有する半導体チップ
７を搭載し、パッケージベース２の中央部に半導体チッ
プ７をセットする。この場合、７ａは、半導体チップ７
の表面に配置されているボンディングパッド（外部電
極）であり、隣接するボンディングパッド７ａのピッチ
は、５０μm とされている。
態のパッケージ基板１のパッケージベース２の中央部
に、絶縁性の接着剤８を介在させて例えばＬＳＩなどの
半導体集積回路装置（多数のボンディングパッドを備え
ている半導体装置）の半導体素子を有する半導体チップ
７を搭載し、パッケージベース２の中央部に半導体チッ
プ７をセットする。この場合、７ａは、半導体チップ７
の表面に配置されているボンディングパッド（外部電
極）であり、隣接するボンディングパッド７ａのピッチ
は、５０μm とされている。
【００３２】その後、図５および図６に示すように、ワ
イヤボンディング装置を使用して、半導体チップ７の表
面に配置されている外部電極としてのボンディングパッ
ド７ａとパッケージ基板１におけるボンディングリード
３とをボンディングワイヤ９を用いて電気的に接続す
る。この場合、ボンディングワイヤ９は、金またはアル
ミニウム（Ａｌ）などからなるワイヤである。このボン
ディングワイヤ７の接続の際、以下の方法をとることに
よりワイヤ間の干渉あるいはワイヤとキャピラリとの干
渉を防止できる。すなわち、内側のボンディングリード
３と外側のボンディングパッド７とをまず接続する。つ
まり、最近接状態にあるリード・パッド間を接続して、
最短距離の列同士を接続する。次に、外側同士の列を接
続する。このようにすれば、キャピラリとワイヤとの干
渉が防止でき、同一平面内に複数列配置されたパッド・
リード間をワイヤ接続することが可能になる。
イヤボンディング装置を使用して、半導体チップ７の表
面に配置されている外部電極としてのボンディングパッ
ド７ａとパッケージ基板１におけるボンディングリード
３とをボンディングワイヤ９を用いて電気的に接続す
る。この場合、ボンディングワイヤ９は、金またはアル
ミニウム（Ａｌ）などからなるワイヤである。このボン
ディングワイヤ７の接続の際、以下の方法をとることに
よりワイヤ間の干渉あるいはワイヤとキャピラリとの干
渉を防止できる。すなわち、内側のボンディングリード
３と外側のボンディングパッド７とをまず接続する。つ
まり、最近接状態にあるリード・パッド間を接続して、
最短距離の列同士を接続する。次に、外側同士の列を接
続する。このようにすれば、キャピラリとワイヤとの干
渉が防止でき、同一平面内に複数列配置されたパッド・
リード間をワイヤ接続することが可能になる。
【００３３】次に、図７に示すように、樹脂封止装置を
使用して、パッケージ基板１におけるパッケージベース
２の上にポッティングレジンなどからなる封止用樹脂１
０を塗布する（封止剤で封止する）。
使用して、パッケージ基板１におけるパッケージベース
２の上にポッティングレジンなどからなる封止用樹脂１
０を塗布する（封止剤で封止する）。
【００３４】その後、図８に示すように、パッケージベ
ース２の裏面に配置されている外部電極４に外部端子
（パッケージ電極）としてのハンダボール（ボール）１
１を配置する。この場合、本実施の形態のパッケージ基
板１は、パッケージベース２の裏面に配置されている外
部電極４に外部端子としてのハンダボール１１が配置さ
れていることにより、ＢＧＡ基板となっている。なお、
本実施の形態のパッケージ基板１の他の態様として、ハ
ンダボール１１を電線状態のピン線に変換したＣＳＰ基
板などからなるパッケージ基板の構造のものなどの種々
の構造のパッケージ基板とすることができる。
ース２の裏面に配置されている外部電極４に外部端子
（パッケージ電極）としてのハンダボール（ボール）１
１を配置する。この場合、本実施の形態のパッケージ基
板１は、パッケージベース２の裏面に配置されている外
部電極４に外部端子としてのハンダボール１１が配置さ
れていることにより、ＢＧＡ基板となっている。なお、
本実施の形態のパッケージ基板１の他の態様として、ハ
ンダボール１１を電線状態のピン線に変換したＣＳＰ基
板などからなるパッケージ基板の構造のものなどの種々
の構造のパッケージ基板とすることができる。
【００３５】本実施の形態のパッケージ基板１を用いた
半導体装置およびその製造方法によれば、パッケージベ
ース２の同一平面上に複数個のボンディングリード（パ
ッド、表面電極）３が二列状（二列）に配置されてい
て、外部サイズが小さいパッケージ基板１を用いて、そ
のパッケージベース２の表面の中央部に半導体装置のチ
ップである半導体チップ７を搭載（設置）していること
により、ボンディングワイヤ９の長さを小さくすること
ができる。また、封止用樹脂１０を少なくすることがで
きる。よって、高性能で高信頼度の半導体装置とするこ
とができると共に高製造歩留りをもって低減化されたコ
ストをもって半導体装置を製造することができる。
半導体装置およびその製造方法によれば、パッケージベ
ース２の同一平面上に複数個のボンディングリード（パ
ッド、表面電極）３が二列状（二列）に配置されてい
て、外部サイズが小さいパッケージ基板１を用いて、そ
のパッケージベース２の表面の中央部に半導体装置のチ
ップである半導体チップ７を搭載（設置）していること
により、ボンディングワイヤ９の長さを小さくすること
ができる。また、封止用樹脂１０を少なくすることがで
きる。よって、高性能で高信頼度の半導体装置とするこ
とができると共に高製造歩留りをもって低減化されたコ
ストをもって半導体装置を製造することができる。
【００３６】（実施の形態２）図９は、本発明の実施の
形態２であるパッケージ基板を示す概略平面図である。
図１０は、図９におけるＡ−Ａ矢視断面を示す概略断面
図である。
形態２であるパッケージ基板を示す概略平面図である。
図１０は、図９におけるＡ−Ａ矢視断面を示す概略断面
図である。
【００３７】図９および図１０に示すように、本実施の
形態のパッケージ基板１は、前述した実施の形態１のパ
ッケージ基板１における二列状のボンディングリード３
の間に電源用のパワーリング１２およびグランド用のパ
ワーリング１３が配置されていることを特徴としている
パッケージ基板１である。
形態のパッケージ基板１は、前述した実施の形態１のパ
ッケージ基板１における二列状のボンディングリード３
の間に電源用のパワーリング１２およびグランド用のパ
ワーリング１３が配置されていることを特徴としている
パッケージ基板１である。
【００３８】この場合、電源用のパワーリング１２およ
びグランド用のパワーリング１３は、その幅が７０μm
である線型状の配線層とされている。また、電源用のパ
ワーリング１２およびグランド用のパワーリング１３
は、ボンディングリード３と同様の材料からなり、金層
からなる0.１μm の膜厚を有する導電性層とされてい
る。
びグランド用のパワーリング１３は、その幅が７０μm
である線型状の配線層とされている。また、電源用のパ
ワーリング１２およびグランド用のパワーリング１３
は、ボンディングリード３と同様の材料からなり、金層
からなる0.１μm の膜厚を有する導電性層とされてい
る。
【００３９】さらに、電源用のパワーリング１２および
グランド用のパワーリング１３の製造方法は、ボンディ
ングリード３の製造工程と同時の製造工程が適用されて
おり、パッケージベース２の表面に金層をＣＶＤ法また
はスパッタリング法を使用して堆積した後、リソグラフ
ィ技術と選択エッチング技術とを使用して、パターン化
された電源用のパワーリング１２およびグランド用のパ
ワーリング１３を形成する製造工程を有するものであ
る。
グランド用のパワーリング１３の製造方法は、ボンディ
ングリード３の製造工程と同時の製造工程が適用されて
おり、パッケージベース２の表面に金層をＣＶＤ法また
はスパッタリング法を使用して堆積した後、リソグラフ
ィ技術と選択エッチング技術とを使用して、パターン化
された電源用のパワーリング１２およびグランド用のパ
ワーリング１３を形成する製造工程を有するものであ
る。
【００４０】また、本実施の形態のパッケージ基板１
は、電源用のパワーリング１２およびグランド用のパワ
ーリング１３が配置されていることが特徴であり、それ
以外の構成要素は、前述した実施の形態１のパッケージ
基板１の構成要素と同様であることにより、その説明を
省略する。
は、電源用のパワーリング１２およびグランド用のパワ
ーリング１３が配置されていることが特徴であり、それ
以外の構成要素は、前述した実施の形態１のパッケージ
基板１の構成要素と同様であることにより、その説明を
省略する。
【００４１】本実施の形態のパッケージ基板１によれ
ば、四角形のパッケージベース２の表面の中央部に半導
体装置のチップである半導体チップ７を搭載（設置）す
るものであり、その中央部の周辺のパッケージベース２
の同一平面上に複数個のボンディングリード（パッド、
表面電極）３が二列状（二列）に配置されており、二列
状のボンディングリード３の間に電源用のパワーリング
１２およびグランド用のパワーリング１３が配置されて
いることにより、複数個のボンディングリード３から電
源用のボンディングリード３とグランド用のボンディン
グリード３を取り除くことができるので、パッケージ基
板１の外部サイズを極めて小さくすることができる。
ば、四角形のパッケージベース２の表面の中央部に半導
体装置のチップである半導体チップ７を搭載（設置）す
るものであり、その中央部の周辺のパッケージベース２
の同一平面上に複数個のボンディングリード（パッド、
表面電極）３が二列状（二列）に配置されており、二列
状のボンディングリード３の間に電源用のパワーリング
１２およびグランド用のパワーリング１３が配置されて
いることにより、複数個のボンディングリード３から電
源用のボンディングリード３とグランド用のボンディン
グリード３を取り除くことができるので、パッケージ基
板１の外部サイズを極めて小さくすることができる。
【００４２】したがって、本実施の形態のパッケージ基
板１によれば、パッケージ基板１の外部サイズを小さく
することができるので、多ピン状態のパッケージ基板１
の外部サイズを極めて小さくすることができ、多ピンパ
ッケージの外形サイズを極めて小さくすることができ
る。よって高性能で高信頼度のパッケージ基板１とする
ことができる。
板１によれば、パッケージ基板１の外部サイズを小さく
することができるので、多ピン状態のパッケージ基板１
の外部サイズを極めて小さくすることができ、多ピンパ
ッケージの外形サイズを極めて小さくすることができ
る。よって高性能で高信頼度のパッケージ基板１とする
ことができる。
【００４３】次に、本実施の形態のパッケージ基板１を
用いた半導体装置およびその製造方法を説明する。
用いた半導体装置およびその製造方法を説明する。
【００４４】図１１および図１２に示すように、本実施
の形態のパッケージ基板１のパッケージベース２の中央
部に、絶縁性の接着剤８を介在させて例えばＬＳＩなど
の半導体集積回路装置（多数のボンディングパッドを備
えている半導体装置）の半導体素子を有する半導体チッ
プ７を搭載し、パッケージベース２の中央部に半導体チ
ップ７をセットする。この場合、７ａは、半導体チップ
７の表面に配置されているボンディングパッド（外部電
極）であり、隣接するボンディングパッド７ａのピッチ
は、５０μm とされている。
の形態のパッケージ基板１のパッケージベース２の中央
部に、絶縁性の接着剤８を介在させて例えばＬＳＩなど
の半導体集積回路装置（多数のボンディングパッドを備
えている半導体装置）の半導体素子を有する半導体チッ
プ７を搭載し、パッケージベース２の中央部に半導体チ
ップ７をセットする。この場合、７ａは、半導体チップ
７の表面に配置されているボンディングパッド（外部電
極）であり、隣接するボンディングパッド７ａのピッチ
は、５０μm とされている。
【００４５】その後、図１３および図１４に示すよう
に、ワイヤボンディング装置を使用して、半導体チップ
７の表面に配置されている外部電極としての電源用のボ
ンディングパッド７ａとパッケージ基板１における電源
用のパワーリング１２とをボンディングワイヤ９を用い
て電気的に接続する。また、グランド用のボンディング
パッド７ａとパッケージ基板１におけるグランド用のパ
ワーリング１３とをボンディングワイヤ９を用いて電気
的に接続する。さらに、ボンディングパッド７ａとパッ
ケージ基板１におけるボンディングリード３とをボンデ
ィングワイヤ９を用いて電気的に接続する。この場合、
ボンディングワイヤ９は、金またはアルミニウムなどか
らなるワイヤである。
に、ワイヤボンディング装置を使用して、半導体チップ
７の表面に配置されている外部電極としての電源用のボ
ンディングパッド７ａとパッケージ基板１における電源
用のパワーリング１２とをボンディングワイヤ９を用い
て電気的に接続する。また、グランド用のボンディング
パッド７ａとパッケージ基板１におけるグランド用のパ
ワーリング１３とをボンディングワイヤ９を用いて電気
的に接続する。さらに、ボンディングパッド７ａとパッ
ケージ基板１におけるボンディングリード３とをボンデ
ィングワイヤ９を用いて電気的に接続する。この場合、
ボンディングワイヤ９は、金またはアルミニウムなどか
らなるワイヤである。
【００４６】次に、前述した実施の形態１のパッケージ
基板１を用いた半導体装置の製造工程と同様に、図７に
示すように、樹脂封止装置を使用して、パッケージ基板
１におけるパッケージベース２の上にポッティングレジ
ンなどからなる封止用樹脂１０を塗布する（封止剤で封
止する）。
基板１を用いた半導体装置の製造工程と同様に、図７に
示すように、樹脂封止装置を使用して、パッケージ基板
１におけるパッケージベース２の上にポッティングレジ
ンなどからなる封止用樹脂１０を塗布する（封止剤で封
止する）。
【００４７】その後、前述した実施の形態１のパッケー
ジ基板１を用いた半導体装置の製造工程と同様に、図８
に示すように、パッケージベース２の裏面に配置されて
いる外部電極４に外部端子（パッケージ電極）としての
ハンダボール（ボール）１１を配置する。この場合、本
実施の形態のパッケージ基板１は、パッケージベース２
の裏面に配置されている外部電極４に外部端子としての
ハンダボール１１が配置されていることにより、ＢＧＡ
基板となっている。なお、本実施の形態のパッケージ基
板１の他の態様として、ハンダボール１１を電線状態の
ピン線に変換したＰＧＡ基板あるいはＣＳＰ基板などか
らなるパッケージ基板の構造のものなどの種々の構造の
パッケージ基板とすることができる。
ジ基板１を用いた半導体装置の製造工程と同様に、図８
に示すように、パッケージベース２の裏面に配置されて
いる外部電極４に外部端子（パッケージ電極）としての
ハンダボール（ボール）１１を配置する。この場合、本
実施の形態のパッケージ基板１は、パッケージベース２
の裏面に配置されている外部電極４に外部端子としての
ハンダボール１１が配置されていることにより、ＢＧＡ
基板となっている。なお、本実施の形態のパッケージ基
板１の他の態様として、ハンダボール１１を電線状態の
ピン線に変換したＰＧＡ基板あるいはＣＳＰ基板などか
らなるパッケージ基板の構造のものなどの種々の構造の
パッケージ基板とすることができる。
【００４８】本実施の形態のパッケージ基板１を用いた
半導体装置およびその製造方法によれば、パッケージベ
ース２の同一平面上に複数個のボンディングリード（パ
ッド、表面電極）３が二列状（二列）に配置されてい
て、しかも二列状のボンディングリード３の間に電源用
のパワーリング１２およびグランド用のパワーリング１
３が配置されていて、外部サイズが極めて小さいパッケ
ージ基板１を用いて、そのパッケージベース２の表面の
中央部に半導体装置のチップである半導体チップ７を搭
載（設置）していることにより、ボンディングワイヤ９
の長さを極めて小さくすることができると共に封止用樹
脂１０を極めて少なくすることができるので、高性能で
高信頼度の半導体装置とすることができると共に高製造
歩留りをもって低減化されたコストをもって半導体装置
を製造することができる。
半導体装置およびその製造方法によれば、パッケージベ
ース２の同一平面上に複数個のボンディングリード（パ
ッド、表面電極）３が二列状（二列）に配置されてい
て、しかも二列状のボンディングリード３の間に電源用
のパワーリング１２およびグランド用のパワーリング１
３が配置されていて、外部サイズが極めて小さいパッケ
ージ基板１を用いて、そのパッケージベース２の表面の
中央部に半導体装置のチップである半導体チップ７を搭
載（設置）していることにより、ボンディングワイヤ９
の長さを極めて小さくすることができると共に封止用樹
脂１０を極めて少なくすることができるので、高性能で
高信頼度の半導体装置とすることができると共に高製造
歩留りをもって低減化されたコストをもって半導体装置
を製造することができる。
【００４９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５０】例えば、本発明のパッケージ基板は、四角
形のパッケージベースの表面の中央部に半導体装置のチ
ップである半導体チップを搭載（設置）するものであ
り、その中央部の周辺のパッケージベースの同一平面上
に二列状の複数個のボンディングリードを、四角形のパ
ッケージベースの１辺のみまたは２辺のみまたは３辺の
みあるいは４辺 に配置した態様のパッケージ基板とす
ることができる。
形のパッケージベースの表面の中央部に半導体装置のチ
ップである半導体チップを搭載（設置）するものであ
り、その中央部の周辺のパッケージベースの同一平面上
に二列状の複数個のボンディングリードを、四角形のパ
ッケージベースの１辺のみまたは２辺のみまたは３辺の
みあるいは４辺 に配置した態様のパッケージ基板とす
ることができる。
【００５１】また、本発明のパッケージ基板における複
数個のボンディングリードならびに電源用のパワーリン
グおよびグランド用のパワーリングは、銅（Ｃｕ）層な
どの導電性層または銅層などの導電層とその表面に金め
っき膜が形成されている配線層構造の態様を適用するこ
とができる。
数個のボンディングリードならびに電源用のパワーリン
グおよびグランド用のパワーリングは、銅（Ｃｕ）層な
どの導電性層または銅層などの導電層とその表面に金め
っき膜が形成されている配線層構造の態様を適用するこ
とができる。
【００５２】また、本発明の半導体装置は、半導体チッ
プとして、ＬＳＩチップ以外の種々の半導体集積回路装
置チップを適用でき、そのチップに形成されている半導
体素子として、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴまたはバ
イポーラトランジスタあるいはそれらを組み合わせた半
導体素子とすることができ、ＭＯＳ型、ＣＭＯＳ型、Ｂ
ｉＭＯＳ型またはＢｉＣＭＯＳ型の半導体集積回路装置
に適用できる。
プとして、ＬＳＩチップ以外の種々の半導体集積回路装
置チップを適用でき、そのチップに形成されている半導
体素子として、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴまたはバ
イポーラトランジスタあるいはそれらを組み合わせた半
導体素子とすることができ、ＭＯＳ型、ＣＭＯＳ型、Ｂ
ｉＭＯＳ型またはＢｉＣＭＯＳ型の半導体集積回路装置
に適用できる。
【００５３】さらに、本発明の半導体装置は、ＭＯＳＦ
ＥＴ、ＣＭＯＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成
要素とするＤＲＡＭ（Dynamic Random Access Memor
y）、ＳＲＡＭ（Static Random Access Memory ）など
のメモリ系、あるいはロジック系などを有する種々の半
導体集積回路装置に適用できる。
ＥＴ、ＣＭＯＳＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成
要素とするＤＲＡＭ（Dynamic Random Access Memor
y）、ＳＲＡＭ（Static Random Access Memory ）など
のメモリ系、あるいはロジック系などを有する種々の半
導体集積回路装置に適用できる。
【００５４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５５】（１）．本発明のパッケージ基板によれ
ば、四角形のパッケージベースの表面の中央部に半導体
装置のチップである半導体チップを搭載（設置）するも
のであり、その中央部の周辺のパッケージベースの同一
平面上に複数個のボンディングリード（パッド、表面電
極）が二列状（二列）に配置されていることにより、一
列で複数個のボンディングリードを並べた態様の従来の
パッケージ基板よりも一方向の端部のボンディングリー
ドと他方向の端部のボンディングリードとの距離（広が
り）を１／２以下にすることができるので、パッケージ
基板の外部サイズを小さくすることができる。
ば、四角形のパッケージベースの表面の中央部に半導体
装置のチップである半導体チップを搭載（設置）するも
のであり、その中央部の周辺のパッケージベースの同一
平面上に複数個のボンディングリード（パッド、表面電
極）が二列状（二列）に配置されていることにより、一
列で複数個のボンディングリードを並べた態様の従来の
パッケージ基板よりも一方向の端部のボンディングリー
ドと他方向の端部のボンディングリードとの距離（広が
り）を１／２以下にすることができるので、パッケージ
基板の外部サイズを小さくすることができる。
【００５６】したがって、本発明のパッケージ基板によ
れば、一列で複数個のボンディングリードを並べた態様
の従来のパッケージ基板よりも一方向の端部のボンディ
ングリードと他方向の端部のボンディングリードとの距
離（広がり）を１／２以下にすることができることによ
り、パッケージ基板の外部サイズを小さくすることがで
きるので、多ピン状態のパッケージ基板の外部サイズを
極めて小さくすることができ、多ピンパッケージの外形
サイズを小さくすることができると共に高性能で高信頼
度のパッケージ基板とすることができる。
れば、一列で複数個のボンディングリードを並べた態様
の従来のパッケージ基板よりも一方向の端部のボンディ
ングリードと他方向の端部のボンディングリードとの距
離（広がり）を１／２以下にすることができることによ
り、パッケージ基板の外部サイズを小さくすることがで
きるので、多ピン状態のパッケージ基板の外部サイズを
極めて小さくすることができ、多ピンパッケージの外形
サイズを小さくすることができると共に高性能で高信頼
度のパッケージ基板とすることができる。
【００５７】（２）．本発明のパッケージ基板によれ
ば、パッケージベースの表面に金層をＣＶＤ法またはス
パッタリング法を使用して堆積した後、リソグラフィ技
術と選択エッチング技術とを使用して、パターン化され
たボンディングリードを形成する製造工程を有するもの
であることにより、高製造歩留りをもって低減化された
コストをもってパッケージ基板を製造することができ
る。
ば、パッケージベースの表面に金層をＣＶＤ法またはス
パッタリング法を使用して堆積した後、リソグラフィ技
術と選択エッチング技術とを使用して、パターン化され
たボンディングリードを形成する製造工程を有するもの
であることにより、高製造歩留りをもって低減化された
コストをもってパッケージ基板を製造することができ
る。
【００５８】（３）．本発明のパッケージ基板を用いた
半導体装置およびその製造方法によれば、パッケージベ
ースの同一平面上に複数個のボンディングリード（パッ
ド、表面電極）が二列状（二列）に配置されていて、外
部サイズが小さいパッケージ基板を用いて、そのパッケ
ージベースの表面の中央部に半導体装置のチップである
半導体チップを搭載（設置）していることにより、ボン
ディングワイヤの長さを小さくすることができると共に
封止用樹脂を少なくすることができるので、高性能で高
信頼度の半導体装置とすることができると共に高製造歩
留りをもって低減化されたコストをもって半導体装置を
製造することができる。
半導体装置およびその製造方法によれば、パッケージベ
ースの同一平面上に複数個のボンディングリード（パッ
ド、表面電極）が二列状（二列）に配置されていて、外
部サイズが小さいパッケージ基板を用いて、そのパッケ
ージベースの表面の中央部に半導体装置のチップである
半導体チップを搭載（設置）していることにより、ボン
ディングワイヤの長さを小さくすることができると共に
封止用樹脂を少なくすることができるので、高性能で高
信頼度の半導体装置とすることができると共に高製造歩
留りをもって低減化されたコストをもって半導体装置を
製造することができる。
【００５９】（４）．本発明のパッケージ基板によれ
ば、四角形のパッケージベースの表面の中央部に半導体
装置のチップである半導体チップを搭載（設置）するも
のであり、その中央部の周辺のパッケージベースの同一
平面上に複数個のボンディングリード（パッド、表面電
極）が二列状（二列）に配置されており、二列状のボン
ディングリードの間に電源用のパワーリングおよびグラ
ンド用のパワーリングが配置されていることにより、複
数個のボンディングリードから電源用のボンディングリ
ードとグランド用のボンディングリードを取り除くこと
ができるので、パッケージ基板の外部サイズを極めて小
さくすることができる。
ば、四角形のパッケージベースの表面の中央部に半導体
装置のチップである半導体チップを搭載（設置）するも
のであり、その中央部の周辺のパッケージベースの同一
平面上に複数個のボンディングリード（パッド、表面電
極）が二列状（二列）に配置されており、二列状のボン
ディングリードの間に電源用のパワーリングおよびグラ
ンド用のパワーリングが配置されていることにより、複
数個のボンディングリードから電源用のボンディングリ
ードとグランド用のボンディングリードを取り除くこと
ができるので、パッケージ基板の外部サイズを極めて小
さくすることができる。
【００６０】したがって、本発明のパッケージ基板によ
れば、パッケージ基板の外部サイズを極めて小さくする
ことができるので、多ピン状態のパッケージ基板の外部
サイズを極めて小さくすることができ、多ピンパッケー
ジの外形サイズを極めて小さくすることができると共に
高性能で高信頼度のパッケージ基板とすることができ
る。
れば、パッケージ基板の外部サイズを極めて小さくする
ことができるので、多ピン状態のパッケージ基板の外部
サイズを極めて小さくすることができ、多ピンパッケー
ジの外形サイズを極めて小さくすることができると共に
高性能で高信頼度のパッケージ基板とすることができ
る。
【００６１】（５）．本発明のパッケージ基板を用いた
半導体装置およびその製造方法によれば、パッケージベ
ースの同一平面上に複数個のボンディングリード（パッ
ド、表面電極）が二列状（二列）に配置されていて、し
かも二列状のボンディングリードの間に電源用のパワー
リングおよびグランド用のパワーリングが配置されてい
て、外部サイズが極めて小さいパッケージ基板を用い
て、そのパッケージベースの表面の中央部に半導体装置
のチップである半導体チップを搭載（設置）しているこ
とにより、ボンディングワイヤの長さを極めて小さくす
ることができると共に封止用樹脂を極めて少なくするこ
とができるので、高性能で高信頼度の半導体装置とする
ことができると共に高製造歩留りをもって低減化された
コストをもって半導体装置を製造することができる。
半導体装置およびその製造方法によれば、パッケージベ
ースの同一平面上に複数個のボンディングリード（パッ
ド、表面電極）が二列状（二列）に配置されていて、し
かも二列状のボンディングリードの間に電源用のパワー
リングおよびグランド用のパワーリングが配置されてい
て、外部サイズが極めて小さいパッケージ基板を用い
て、そのパッケージベースの表面の中央部に半導体装置
のチップである半導体チップを搭載（設置）しているこ
とにより、ボンディングワイヤの長さを極めて小さくす
ることができると共に封止用樹脂を極めて少なくするこ
とができるので、高性能で高信頼度の半導体装置とする
ことができると共に高製造歩留りをもって低減化された
コストをもって半導体装置を製造することができる。
【図１】本発明の実施の形態１であるパッケージ基板を
示す概略平面図である。
示す概略平面図である。
【図２】図１におけるＡ−Ａ矢視断面を示す概略断面図
である。
である。
【図３】本発明の実施の形態１であるパッケージ基板を
用いた半導体装置の製造工程を示す概略平面図である。
用いた半導体装置の製造工程を示す概略平面図である。
【図４】図３におけるＡ−Ａ矢視断面を示す概略断面図
である。
である。
【図５】本発明の実施の形態１であるパッケージ基板を
用いた半導体装置の製造工程を示す概略平面図である。
用いた半導体装置の製造工程を示す概略平面図である。
【図６】図５におけるＡ−Ａ矢視断面を示す概略断面図
である。
である。
【図７】本発明の実施の形態１であるパッケージ基板を
用いた半導体装置の製造工程を示す概略断面図である。
用いた半導体装置の製造工程を示す概略断面図である。
【図８】本発明の実施の形態１であるパッケージ基板を
用いた半導体装置の製造工程を示す概略断面図である。
用いた半導体装置の製造工程を示す概略断面図である。
【図９】本発明の実施の形態２であるパッケージ基板を
示す概略平面図である。
示す概略平面図である。
【図１０】図９におけるＡ−Ａ矢視断面を示す概略断面
図である。
図である。
【図１１】本発明の実施の形態２であるパッケージ基板
を用いた半導体装置の製造工程を示す概略平面図であ
る。
を用いた半導体装置の製造工程を示す概略平面図であ
る。
【図１２】図１１におけるＡ−Ａ矢視断面を示す概略断
面図である。
面図である。
【図１３】本発明の実施の形態２であるパッケージ基板
を用いた半導体装置の製造工程を示す概略平面図であ
る。
を用いた半導体装置の製造工程を示す概略平面図であ
る。
【図１４】図１３におけるＡ−Ａ矢視断面を示す概略断
面図である。
面図である。
１ パッケージ基板 ２ パッケージベース ３ ボンディングリード ４ 外部電極 ５ 配線層 ６ 配線層 ７ 半導体チップ ７ａ ボンディングパッド ８ 接着剤 ９ ボンディングワイヤ １０ 封止用樹脂 １１ ハンダボール １２ 電源用のパワーリング １３ グランド用のパワーリング
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 優之 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 三輪 孝志 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内
Claims (9)
- 【請求項１】 四角形のパッケージベースの表面の中央
部に半導体チップが搭載され、前記半導体チップの周辺
の前記パッケージベースの同一平面上に複数個のボンデ
ィングリードが複数列に配置されていることを特徴とす
る半導体装置。 - 【請求項２】 四角形のパッケージベースの表面の中央
部に半導体チップが搭載され、前記半導体チップの周辺
の前記パッケージベースの同一平面上に複数個のボンデ
ィングリードが複数列に配置されており、前記複数列の
ボンディングリードの列間に電源用のパワーリング又は
グランド用のパワーリングが配置されていることを特徴
とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置であ
って、前記ボンディングリードは、短辺が７０μm であ
り、長辺が１４０μm の長方形の形状を有し、一列状の
各々の前記ボンディングリードのピッチは１５０μm で
あることを特徴とする半導体装置。 - 【請求項４】 請求項１または２記載の半導体装置であ
って、前記ボンディングリードは、金層からなる0.１μ
m の膜厚を有する導電性層からなることを特徴とする半
導体装置。 - 【請求項５】 請求項４記載の半導体装置であって、前
記ボンディングリードは、前記パッケージベースの表面
に金層をＣＶＤ法またはスパッタリング法を使用して堆
積した後、リソグラフィ技術と選択エッチング技術とを
使用して、パターン化することにより形成されたもので
あることを特徴とする半導体装置。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体装置であって、前記パッケージベースおよびボンデ
ィングリードを含むパッケージ基板は、ＢＧＡ基板また
はＣＳＰ基板であることを特徴とする半導体装置。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体装置であって、前記半導体チップの表面に配置され
ている外部電極としてのボンディングパッドと前記パッ
ケージ基板におけるボンディングリードとがボンディン
グワイヤによって電気的に接続されていることを特徴と
する半導体装置。 - 【請求項８】 請求項１〜７のいずれか１項に記載の半
導体装置であって、前記半導体チップは、半導体集積回
路装置の半導体素子を備えている半導体チップであるこ
とを特徴とする半導体装置。 - 【請求項９】 四角形のパッケージベース表面の中央に
配置された半導体チップと、前記半導体チップ周辺のパ
ッケージベースの同一表面に配置された複数列の複数の
ボンディングリードとを有する半導体装置の製造方法で
あって、（ａ）前記半導体チップ表面に形成された複数
のボンディングパッドのうちその一部と、前記複数のボ
ンディングリードの複数列のうち内側列とを接続する第
１のボンディング工程、（ｂ）前記複数のボンディング
パッドのうち他の一部と、前記内側列の外側に配置され
た前記複数のボンディングリードの外側列とを接続する
第２のボンディング工程、を有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102327A JP2000294684A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102327A JP2000294684A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294684A true JP2000294684A (ja) | 2000-10-20 |
Family
ID=14324458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11102327A Pending JP2000294684A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294684A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104299947A (zh) * | 2013-07-19 | 2015-01-21 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
-
1999
- 1999-04-09 JP JP11102327A patent/JP2000294684A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104299947A (zh) * | 2013-07-19 | 2015-01-21 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| US20150021749A1 (en) * | 2013-07-19 | 2015-01-22 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2015023159A (ja) * | 2013-07-19 | 2015-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9275940B2 (en) | 2013-07-19 | 2016-03-01 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
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