KR20050065318A - 반도체장치 및 그 제조 방법 - Google Patents

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KR20050065318A
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semiconductor chip
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semiconductor
chip
wiring board
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KR1020040106950A
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키노시타노부히로
콘노준페이
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로서 반도체 웨이퍼의 이면을 연삭하여 얇게 형성하고 상기 반도체 웨이퍼의 이면의 평탄화 가공을 실시해 상기 반도체 웨이퍼를 복수의 반도체 칩으로 개편화하여 상기 복수의 반도체 칩의 전극에 금 범프(1d)를 형성해 패키지 기판(5)의 주면(5a)상에 NCP(7)를 배치하고 또 NCP(7)를 개재하여 상기 반도체 칩을 배치한 후 칩이면을 눌러 상기 반도체 칩을 패키지 기판(5)에 플립 칩 접속함으로써 상기 플립 칩 접속시의 상기 칩 이면으로의 NCP(7)의 따라 올라감을 방지할 수 있고 상기 칩 이면과 봉합용 수지의 계면에 있어서의 박리의 발생을 막을 수가 있어 따라서 그 후의 조립이나 반도체장치의 실장에 있어서의 고온 처리로 상기 계면에서의 박리나 크랙의 발생을 방지 할 수가 있고 상기 반도체장치의 신뢰성의 향상을 도모할 수가 있고 플립 칩 접속을 하는 반도체장치에 있어서의 신뢰성의 향상을 도모하는 기술을 제공한다.

Description

반도체장치 및 그 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 및 그 제조 방법에 관하여 특히 플립 칩 접속에 적용하는 유효한 기술에 관한 것이다.
종래의 접착제를 이용한 플립 칩 접속에서는 측면을 다단 형상으로 한 반도체장치를 이용해 이 반도체장치와 회로 기판을 접속한다. 그 때 본딩툴과 반도체장치의 사이에 유치 부재 혹은 다층 구조로 이루어지는 개재 부재를 개재하여 반도체장치와 회로 기판을 가열 접속해 접속 공정 후에 필요에 따라서 개재 부재를 파괴 혹은 박리 해 제거한다(예를 들면 특허 문헌 1 참조).
[특허 문헌 1] 일본국 특개2000-216193호 공보(도 1)
플립 칩 접속을 적용한 반도체장치의 일례로서 복수의 반도체 칩을 다단으로 겹쳐 쌓은 칩 적층형의 반도체장치가 알려져 있고 이러한 칩 적층형의 반도체장치에서는 주로 최하단의 반도체 칩이 배선 기판에 플립 칩 접속된다.
또한, 칩 적층형의 반도체장치에서는 향후 소형화나 다핀화에 의한 패드(전극)의 협피치화가 더욱 더 요구된다. 거기에서 반도체장치의 소형화(박형화)를 도모 하기 위한 하나의 수단으로서 반도체 칩의 박형화가 고안되고 있다. 즉, 반도체 칩의 이면연삭을 실시해 반도체 칩을 얇게 형성하는 것이다.
한편, 패드의 협피치화에 의해 플립 칩 접속부의 언더 필 봉합은 수지의 침투 등에 시간이 걸리기 때문에 매우 어렵게 되어 있고 따라서 반도체 칩을 배치하기 전에 접착제를 배선 기판상에 먼저 도포해 이 접착제상에 반도체 칩을 배치한 후 반도체 칩을 가압·가열해 플립 칩 접속을 실시하고 있다.
본 발명자는 칩 적층형의 반도체장치에 있어서 최하단의 반도체 칩의 이면연삭과 접착제의 선도포를 취입한 기술에 대해서 검토한 결과 이하와 같은 문제를 찾아냈다.
즉 반도체 칩의 열압착에 있어서 반도체 칩의 이면을 억압하면 반도체 칩에 의해 억압된 접착제가 반도체 칩의 측면을 따라 올라가고 한층 더 이면까지 도달한다. 그 때 반도체 칩의 이면에 연삭흔적(요철)이 잔류하고 있으면 칩의 엣지부의 연삭흔적을 개재하여 이면 측에 접착제가 따라 올라가고 그 결과 최하단의 반도체 칩의 이면에 접착제가 부착한다. 접착제는 예를 들면 에폭시계의 비도전성(절연성)의 수지 접착제등이고 주로 열경화성 수지이다.
또한 반도체 칩의 이면에 수지 접착제가 부착하면 다른 수지와의 밀착성이 나쁘기 때문에 봉합용 수지와의 계면이나 2단째의 반도체 칩의 다이 본드제(수지 접착제)와의 계면에서 박리가 형성되어 이 박리 지점에 수분이 모인다. 이 상태로 조립을 계속하면 다음 고온 처리시(예를 들면, 납땜 리플로우 챠트때나 기판 실장시)에 열로 수분이 팽창해 상기 박리 지점을 기점으로 반도체장치에 크랙이 발생한다는 문제가 일어난다.
본 발명의 목적은 신뢰성의 향상을 도모할 수가 있는 반도체장치 및 그 제조 방법을 제공하는 것에 있다.
또, 본 발명의 다른 목적은 박형화를 도모할 수가 있는 반도체장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면 이하와 같다.
즉 본 발명은 주면과 이면을 가진 배선 기판과 상기 배선 기판의 주면상에 돌기 전극을 개재하여 플립 칩 접속되어 있고 주면과 이면을 가진 제 1의 반도체 칩과 주면과 이면을 가지고 있고 상기 이면이 상기 제 1의 반도체 칩의 이면과 접착제를 개재하여 접속해 상기 제 1의 반도체 칩상에 적층 배치된 제 2의 반도체 칩과 상기 배선 기판과 상기 제 1의 반도체 칩 사이에 배치된 비도전성의 수지 접착제와 상기 배선 기판의 주면상에 형성되고 있고 상기 제 1 및 제 2의 반도체 칩을 수지 봉합하는 봉합체를 갖고 상기 제 1의 반도체 칩은 그 이면이 연삭가공되어 얇게 형성되고 있고 상기 이면은 상기 연삭가공 후의 폴리싱(폴리싱) 가공에 의해 형성된 평탄면이다.
또 본 발명은 (a) 반도체 웨이퍼의 이면을 연삭 해 얇게 형성하는 공정과 ; (b) 상기 (a) 공정 후 상기 반도체 웨이퍼의 이면의 평탄화 가공을 실시하는 공정과; (c) 상기 (b) 공정 후 상기 반도체 웨이퍼를 복수의 반도체 칩에 개편화하는 공정과 ; (d) 상기 (c) 공정 후 상기 복수의 반도체 칩의 전극에 돌기 전극을 형성하는 공정과 ; (e) 배선 기판의 주면상에 비도전성의 수지 접착제를 배치하는 공정과; (f) 상기 배선 기판의 주면상에 상기 수지 접착제를 개재하여 상기 반도체 칩을 배치하여 그 후 상기 반도체 칩의 이면을 눌러 상기 반도체 칩을 상기 배선 기판에 상기 돌기 전극을 개재하여 플립 칩 접속하는 공정과 ; (g) 상기 반도체 칩을 수지 봉합하는 공정을 가지는 것이다.
또한, 본 발명은 (a) 반도체 웨이퍼의 이면을 연삭 해 얇게 형성하는 공정과 ; (b) 상기(a) 공정 후 상기 반도체 웨이퍼의 이면을 경면 마감하는 공정과 ; (c) 상기 (b) 공정 후 상기 반도체 웨이퍼를 복수의 반도체 칩에 개편화하는 공정과 ; (d) 상기 (c) 공정 후 상기 복수의 반도체 칩의 전극에 돌기 전극을 형성하는 공정과 ; (e) 배선 기판의 주면상에 비도전성의 수지 접착제를 배치하는 공정과 ; (f) 상기 배선 기판의 주면상에 상기 수지 접착제를 개재하여 상기 반도체 칩을 배치하는 공정과 ; (g) 상기(f) 공정 후 상기 반도체 칩의 상기 경면 마감된 상기 이면을 눌러 상기 반도체 칩을 상기 배선 기판에 상기 돌기 전극을 개재하여 플립 접속하는 공정과 ; (h) 상기 반도체 칩을 수지 봉합하는 공정을 가지는 것이다.
또 본 발명은 (a) 주면과 이면을 가지고 있어 상기 이면이 연삭되어 얇게 형성되어 상기 이면이 상기 연삭 후의 평탄화 가공에 의해 평탄화된 복수의 반도체 칩을 준비하는 공정과 ; (b) 상기 복수의 반도체 칩의 전극에 돌기 전극을 형성하는 공정과 ; (c) 배선 기판의 주면상에 비도전성의 수지 접착제를 배치하는 공정과 ; (d) 상기 배선 기판의 주면상에 상기 수지 접착제를 개재하여 상기 반도체 칩을 배치하는 공정과 ; (e) 상기(d) 공정 후 상기 반도체 칩의 상기 평탄화된 이면을 눌러서 상기 반도체 칩을 상기 배선 기판에 상기 돌기 전극을 개재하여 플립 칩 접속하는 공정과 ; (f) 상기 반도체 칩을 수지 봉합하는 공정을 가지는 것이다.
이하의 실시의 형태에서는 특별히 필요할때 이외는 동일 또는 동일한 부분의 설명을 원칙으로 하여 반복하지 않는다.
또한, 이하의 실시의 형태에서는 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시 형태로 분할해 설명하지만 특별히 명시한 경우를 제외하고 그들은 서로 무관계한 것은 아니고 한쪽은 다른 한쪽의 일부 또는 전부의 변형예 상세 보충 설명등의 관계가 있다.
또, 이하의 실시의 형태에 있어서 요소의 수등(개수 수치 양 범위등을 포함한다)에 언급하는 경우 특히 명시한 경우 및 원리적으로 분명하게 특정 수로 한정되는 경우등을 제외해 그 특정 수로 한정되는 것은 아니고 특정의 수이상도 이하도 좋은 것으로 한다.
이하 본 발명의 실시의 형태를 도면에 근거해 상세하게 설명한다. 덧붙여 실시의 형태를 설명하기 위한 전도에 있어서 동일 기능을 가지는 부재에는 동일한 부호를 교부해 그 반복 설명은 생략 한다.
(실시의 형태)
도 1은 본 발명의 실시의 형태의 반도체장치의 구조의 일례를 나타내는 단면도이고 도 2는 도 1에 나타내는 반도체장치의 제조 방법의 일례를 나타내는 조립 플로우 챠트이고 도 3은 도 2에 나타내는 조립 플로우 챠트의 스텝 S1~S5에 대응한 조립 상태의 일례를 나타내는 단면도이고 도 4는 도 2에 나타내는 조립 플로우 챠트의 스텝 S6~S9에 대응한 조립 상태의 일례를 나타내는 단면도이고 도 5는 도 2에 나타내는 조립 플로우 챠트의 스텝 S10~S11에 대응한 조립 상태의 일례를 나타내는 부분 단면도이고 도 6은 도 2에 나타내는 조립 플로우 챠트의 스텝 S12~S13에 대응한 조립 상태의 일례를 나타내는 부분 단면도이고 도 7은 도 2에 나타내는 조립 플로우 챠트의 스텝 S1~S4에 대응한 웨이퍼 상태의 일례를 나타내는 사시도이고 도 8은 도 2에 나타내는 조립 플로우 챠트의 NCP 도포 공정에 있어서의 NCP 도포 방법의 일례를 나타내는 단면도이고 도 9는 도 2에 나타내는 조립 플로우 챠트의 FC탑재 공정에 있어서의 가탑재 방법의 일례를 나타내는 단면도이고 도 10은 도 2에 나타내는 조립 플로우 챠트의 FC탑재 공정에 있어서의 본압착 방법의 일례를 나타내는 단면도이고 도 11은 도 10에 나타내는 A부의 구조를 나타내는 확대 부분 단면도이고 도 12는 본 발명의 실시 형태의 변형 예의 압착 방법을 나타내는 확대 부분 단면도이고 도 13은 도 1에 나타내는 반도체장치의 실장 기판의 실장 구조의 일례를 나타내는 부분 단면도이고 도 14는 도 10에 나타내는 본압착 방법에 대한 비교 예의 압착 방법을 나타내는 확대 부분 단면도이고 도 15는 도 14에 나타내는 비교 예의 압착 방법에 의한 칩 이면의 수지 접착제의 부착 상태를 나타내는 평면도이다.
도 1에 나타나는 본 실시 형태의 반도체장치는 반도체 칩이 배선 기판에 대해서 플립 칩 접속된 구조를 가지는 것이고 본 실시 형태에서는 상기 반도체장치의 일례로서 4개의 반도체 칩이 탑재되고 있는 것과 동시에 수지에 의해 봉합된SIP(System In Package, 16)를 채택해 설명한다.
SIP(16)는 제어용의 제 1의 반도체 칩(1)과 각각 메모리 회로를 갖춘 제 2의 반도체 칩(2) 제 3의 반도체 칩(3) 및 제 4의 반도체 칩(4)을 가지고 있어 상기 4개의 반도체 칩 가운데 제 1의 반도체 칩(1)이 배선 기판인 패키지 기판(5)에 대해서 돌기 전극을 개재하여 플립 칩 접속되고 또 이 제 1의 반도체 칩(1)상에 제 2의 반도체 칩(2)이 적층되고 있다. 또 제 3의 반도체 칩(3)은 패키지 기판(5)상에 페이스 업 실장되고 또 제 3의 반도체 칩(3)상에 제 4의 반도체 칩(4)이 페이스 업 실장으로 적층되고 있다.
덧붙여 제 1의 반도체 칩(1)만 패키지 기판(5)에 플립 칩 접속되고 있어 제 2의 반도체 칩(2) 제 3의 반도체 칩(3) 및 제 4의 반도체 칩(4)은 각각 패키지 기판(5)과 와이어 접속하고 있다.
도 1에 나타내는 SIP(16)의 상세 구조에 대해서 설명하면 주면(5a)과 이면(5b)을 가진 배선 기판인 패키지 기판(5)과 패키지 기판(5)의 주면(5a)상에 돌기 전극을 개재하여 플립 칩 접속되는 한편 주면(1a)과 이면(1b)을 가진 제 1의 반도체 칩(1)과 주면(2a)과 이면(2b)을 갖고 또한 이면(2b)이 제 1의 반도체 칩(1)의 이면(1b)과 다이 본드제(접착제, 12)를 개재하여 접속하고 제 1의 반도체 칩(1)상에 적층 배치된 제 2의 반도체 칩(2)과 패키지 기판(5)의 주면(5a)상에 페이스 업 실장으로 탑재된 제 3의 반도체 칩(3)과 제 3의 반도체 칩(3)의 주면(3a) 상에 동일하게 페이스 업 실장으로 적층된 제 4의 반도체 칩(4)과 패키지 기판(5)의 주면(5a)과 제 1의 반도체 칩(1) 사이에 배치된 비도전성의 수지 접착제인 NCP (Non-Conductive Paste, 7)와 제 2 제 3 및 제 4의 반도체 칩 각각과 패키지 기판(5)을 전기적으로 접속하는 복수의 와이어(6)와 패키지 기판(5)의 주면(5a)상에 형성되고또한 4개의 반도체 칩 및 복수의 와이어(6)를 수지 봉합하는 봉합체(10)와 패키지 기판(5)의 이면(5b)에 설치된 복수의 외부 단자인 납땜 볼(11)로 이루어진다.
또한 SIP(16)에 탑재된 제 1의 반도체 칩(1)은 그 이면(1b)이 연삭가공되어 얇게 형성되고 있고 또 이면(1b)은 상기 연삭가공 후의 폴리쉬 가공에 의해 형성된 평탄면이다. 즉 이면(1b)은 경면 마감된 것이다.
또한 제 1의 반도체 칩(1) 이면(1b)은 연마(grinding) 가공에 의해 연삭된 것이고 이것에 의해 제 1의 반도체 칩(1)은 그 두께가 예를 들면 140 ㎛정도로 얇게 형성되고 있다. 다른 3개의 반도체 칩도 필요에 따라서 동일하게 얇게 형성되어 있어도 좋다.
또, 제 1의 반도체 칩(1)은 금 범프(돌기 전극 1d)에 의해 패키지 기판(5)에 플립 칩 접속되어 상기 플립 칩 접속에 의한 접속부에서는 금 범프(1d)가 패키지 기판(5)에 대해서 납땜 접속되고 있다. 그 때 패키지 기판(5)과 제 1의 반도체 칩(1)의 사이에는 수지 접착제인 NCP(7)가 배치되고 있고 이 NCP(7)에 의해 플립 칩 접속에 의한 각 접속부가 고정되어 보호되고 있다.
덧붙여 NCP(7)는 예를 들면 에폭시계의 비도전성(절연성)으로 또한 열경화성의 수지 접착제이다.
또 제 2의 반도체 칩(2) 제 3의 반도체 칩(3) 및 제 4의 반도체 칩(4)은 각각 다이 본드제(12)에 의해 고착되고 있다. 즉 제 2의 반도체 칩(2)은 제 1의 반도체 칩(1)상에 적층되고 있기 때문에 제 1의 반도체 칩(1)의 이면(1b)과 제 2의 반도체 칩(2)의 이면(2b)이 다이 본드제(12)를 개재하여 접속하고 있다. 또 제 3의 반도체 칩(3)은 그 이면(3b)이 패키지 기판(5)에 다이 본드제(12)를 개재하여 접속되고 있고 제 4의 반도체 칩(4)은 제 3의 반도체 칩(3) 주면(3a)상에 적층되고 있기 때문에 제 3의 반도체 칩(3)의 주면(3a)과 제 4의 반도체 칩(4)의 이면(4b)이 다이 본드제(12)를 개재하여 접속되고 있다.
이들의 배치에 의해 제 2의 반도체 칩(2)의 주면(2a) 제 3의 반도체 칩(3)의 주면(3a) 및 제 4의 반도체 칩(4)의 주면(4a)은 각각 윗쪽을 향해 배치되고 있고 따라서 각각 와이어 접속이 가능해지고 있다.
또한 다이 본드제(12)도 예를 들면 에폭시계의 비도전성(절연성)으로 또한 열경화성의 수지 접착제이다.
또, 봉합체(10)를 형성하는 봉합용 수지도 예를 들면 에폭시계의 절연성의 열경화성 수지이다.
또 와이어(6)는 도체(道體) 세선(細線)이고 예를 들면 금선이다.
또 패키지 기판(5)의 이면(5b)에 설치된 복수의 외부 단자는 납땜 볼(11)이고 패키지 기판(5)의 이면(5b)에 예를 들면 격자형상으로 배치되고 있다. 즉 본 실시의 형태의 SIP(16)는 BGA (Ball Grid Array) 형의 반도체장치이기도 하다.
또 패키지 기판(5)에는 도 5에 나타나는 바와 같이 그 주면(5a)에 복수의 리드(전극,5c) 나 와이어 접속용 리드(5f)가 형성되고 있어 각각의 노출부 이외의 영역은 절연막인 납땜레지스트막(5i)에 의해 덮여 있다. 한편 이면(5b)에는 각 납땜볼(11)이 장착되는 범프 랜드(5h)가 설치되고 있다. 또한, 주면(5a)측의 리드(5c)나 와이어 접속용 리드(5f)는 이면(5b)측의 범프 랜드(5h)와 각각 내부 배선(5e) 및 스루홀 배선(5g)을 개재하여 전기적으로 접속되고 있다.
이것에 의해 각각의 반도체 칩의 전극이 패키지 기판(5)의 이면(5b)에 설치된 복수의 외부 단자인 납땜 볼(11)과 전기적으로 접속되고 있다. 또한, 리드(5c)나 와이어 접속용 리드(5f) 및 스루홀 배선(5g) 등은 구리합금에 의해 형성되고 있다.
본 실시의 형태의 SIP(16)에서는 패키지 기판(5)에 플립 칩 접속된 제 1의 반도체 칩(1)의 이면(1b)이 칩 박막화를 위해서 각각의 칩으로 분할하기 전의 웨이퍼 상태에서 이면연삭(백 그라인딩이라고도 한다)되고 또한 상기 연삭 후에 폴리싱 혹은 웨트 에칭등으로 평탄화 가공되었기 때문에 이면(1b)이 평탄도가 높은 평탄면이 되고 있다. 따라서 제 1의 반도체 칩(1)의 이면(1b)에 도 14의 비교예에 나타나는 요철(9c)이 형성되어 있지 않기 때문에 도 10에 나타나는 바와 같이 플립 칩 접속시에 가압 블럭(l3)으로 가압했을 때의 NCP(7)의 따라 오름에 의한 이면(1b)으로의 NCP(7)의 진입을 막을 수가 있고 도 15의 비교예에 나타내는 칩(18)의 이면 (18a)의 NCP(7)의 부착을 방지할 수가 있다.
그 결과, 제 1의 반도체 칩(1)의 이면(1b)과 봉합체(10)의 계면이나 제 1의 반도체 칩(1)의 이면(1b)과 제 2의 반도체 칩(2)의 다이 본드제(12)의 계면에 있어서의 박리의 발생을 막을 수가 있고 납땜 볼(11)의 설치나 기판 실장에 있어서의 고온 처리시의 상기 계면에서의 박리나 크랙의 발생을 막을 수가 있다.
이것에 의해 SIP(16) 등의 반도체장치의 신뢰성의 향상을 도모할 수가 있다.
또 플립 칩 접속된 제 1의 반도체 칩(1)이 그 이면연삭 후에 폴리싱 혹은 웨트 에칭등으로 평탄화 가공된 것이고 이면(1b)에 도 14에 나타나는 바와 같은 요철(9c)이 형성되어 있지 않기 때문에 제 1의 반도체 칩(1)의 항절(抗折) 강도를 높일 수가 있다.
따라서 플립 칩 접속시의 가압 블럭(13)에 의한 누름시의 칩 파손도 방지할 수가 있어 박막화된 제 1의 반도체 칩(1) 상에 제 2의 반도체 칩(2)을 적층하는 것이 가능해진다. 즉 플립 칩 접속에 있어서 박막화 칩을 채용할 수가 있기 때문에 SIP(16) 등의 칩 적층형의 반도체장치에 있어서도 박형화나 소형화를 도모할 수가 있다.
상기 백 그라인딩공정은 상기 폴리싱공정이나 웨트에칭공정과 비교해 연삭속도가 빠르지만 공정 종료후의 표면 엉성함이 큰 것이 특징이다. 웨이퍼를 얇게 하는 공정에서서는 일반적으로 백 그라인딩공정만으로 실시하는 것도 가능하다. 그러나 그 경우 발명이 해결 하려고 하는 과제에 기재한 것처럼 칩 이면이 엉성하게 마감되는 것으로 접착재의 따라 올라감이 문제가 된다. 또 웨이퍼를 얇게 하는 공정을 표면의 평탄도가 높게 완성되는 폴리싱이나 웨트에칭공정만에 의해 실시하는 것도 가능하다. 그러나 그 경우 폴리싱이나 웨트 에칭은 박형화하는 속도가 백 그라인딩공정보다 늦기 때문에 공정 시간이 길어져 생산성이 떨어진다고 하는 문제가 생긴다. 그점에서 생산성을 유지하면서 칩 이면의 평탄도를 향상하기 위해서 웨이퍼의 박형화 공정에 있어서 우선 고속으로 박형화를 달성할 수 있는 공정 예를 들면 백 그라인딩공정에 의해 어느 정도까지 웨이퍼를 박형화한 후에 공정 후의 이면 평탄도의 높은 공정 예를 들면 폴리싱이나 웨트에칭공정에 의해 웨이퍼를 박형화하는 것이 유효하다. 이 경우 생산성을 유지하기 위해서 최종적으로 달성하는 웨이퍼의 박형화 가운데 그 반이상을 고속으로 박형화를 달성할 수 있는 공정에 의해 달성하는 것이 바람직하다.
다음에 도 2에 나타내는 조립 플로우 챠트를 이용해 본 실시의 형태의 반도체장치의 제조 방법에 대해서 설명한다.
우선 도 2의 스텝 S1에 나타내는 웨이퍼 처리를 실시한다. 즉 도 3 및 도 7의 스텝 S1에 나타나는 바와 같이 주면(9a)측에 있는 패턴 형성이 완료한 반도체 웨이퍼(9)를 준비한다.
그 후 도 2의 스텝 S2에 나타내는 BG(백 그라인딩) 즉 반도체 웨이퍼(9)의 이면(9b)을 연삭 해 반도체 웨이퍼(9)의 박막화를 실시한다. 또한, 도 3의 스텝 S2에 나타나는 바와 같이 상기 연삭에 의해 반도체 웨이퍼(9)의 이면(9b)에는 요철(9c)이 형성된다. 이 요철(9c)은 예를 들면 0.05~0.1 ㎛정도의 것이지만 이 수치로 한정되는 것은 아니다. 또 도 7의 스텝 S2에 나타나는 바와 같이 반도체 웨이퍼(9)의 이면(9b)에는 연삭 흔적(9d)이 방사형상으로 형성된다.
그 후 도 2의 스텝 S3에 나타내는 드라이 폴리쉬를 실시해 반도체 웨이퍼(9)의 이면(9b)을 평탄화 가공한다. 여기에서는 드라이 폴리싱에 의해 반도체 웨이퍼(9)의 이면(9b)을 도 7의 스텝 S3에 나타나는 바와 같이 경면 마감한다. 또한 드라이 폴리싱은 예를 들면 실리카를 함유 시킨 섬유를 눌러 고정하여 형성한 연마포를 이용해 표면을 2 ㎛정도 깎는(새기는) 가공 방법이고 드라이 폴리싱 후의 반도체 웨이퍼(9)의 이면(9b)의 요철(9c)은 예를 들면, 0.0015 ㎛정도이다.
이것에 의해 반도체 웨이퍼(9)는 도 3의 스텝 S3에 나타나는 바와 같이 얇게 형성된다. 박막화된 반도체 웨이퍼(9)의 두께는 예를 들면 140 ㎛이지만 필요에 따라서 그 두께로 형성한다(예를 들면 백 그라인딩과 드라이 폴리싱에 의해 두께 9 ㎛ 정도까지 얇게 형성하는 것이 가능하다).
또한 반도체 웨이퍼(9)의 이면(9b)의 백 그라인딩 후의 평탄화 가공은 드라이 폴리싱에 한정하지 않고 웨트 에칭등이라도 가능하다. 이 경우의 웨트 에칭은 예를 들면 스피너로 반도체 웨이퍼(9)를 회전시키면서 불소산을 공급해 에칭을 실시하는 스핀 에칭이고 드라이 폴리싱보다 한층 더 요철(9c)을 작게 마감하는 것이 가능하다.
그 후 도 2의 스텝 S4에 나타내는 칩다이싱을 실시한다. 즉 박막화된 반도체 웨이퍼(9)를 절단 해 도 3의 스텝 S4에 나타나는 바와 같이 복수의 반도체 칩(여기에서는 제 1의 반도체 칩(1)으로 개편화한다(분할한다). 그 때, 도 7의 스텝 S4에 나타나는 바와 같이 반도체 웨이퍼(9)의 다이싱라인(9e)을 따라 다이싱에 의해 절단을 실행한다.
또한, 제 1의 반도체 칩(1)의 이면(1b)에는 도 14의 비교예에 나타나는 바와 같은 요철(9c)이 형성되어 있지 않기 때문에 이 제 1의 반도체 칩(1)의 항절강도를 높일 수가 있다.
그 후 도 2의 스텝 S5에 나타내는 스터드 범프 형성을 실시한다. 즉 복수의 반도체 칩의 전극에 돌기 전극을 형성한다. 예를 들면 제 1의 반도체 칩(1)의 각각의 전극인 패드(1c)상에 돌기 전극으로서 금 범프(1d)를 형성한다. 그 때 와이어 본딩 기술을 이용해 제 1의 반도체 칩(1)의 패드(1c)상에 금 범프(1d)를 형성한다(이와 같이 해 형성한 범프를 스터드 범프라고 한다). 또한, 제 1의 반도체 칩(1)의 주면(1a)의 패드(1c)가 형성된 지점 이외의 그 주위의 영역은 표면 보호막(1e)에 의해 덮여 있다.
한편 도 2의 스텝 S6 이후에 나타내는 배선 기판측의 처리에 대해서 설명한다.
우선 도 4의 스텝 S6에 나타내는 배선 기판인 패키지 기판(5)을 준비한다. 패키지 기판(5)의 주면(5a)에는 복수의 리드(5c)가 형성되고 있고 그 주위에는 절연막인 납땜 레지스트막(5i)이 형성되고 있다.
또한 도 2의 스텝 S6 이후의 조립에 대해서는 복수의 배선 기판을 가지는 다수개 취합기판을 이용해 조립을 실시하는 것도 가능하지만 본 실시의 형태에서는 1개의 SIP(16)에 대응한 패키지 기판(5)을 이용해 조립을 실시하는 경우를 설명한다.
그 후 도 2의 스텝 S7에 나타내는 납땜 프리코트를 실시한다. 즉 도 4의 스텝 S7에 나타나는 바와 같이 패키지 기판(5)의 주면(5a)의 플립 칩 접속을 하는 복수의 리드(5c) 각각의 위에 납땜 프리코트(5d)를 형성한다. 이 납땜 프리코트(5d)는 플립 칩 접속때의 돌기 전극인 금 범프(1d) 와 리드(5c)의 접속을 납땜 접속으로서 그 접속 강도를 더욱 높이기 위한 것이다.
그 후 도 2의 스텝 S8에 나타내는 NCP 도포를 실시한다. 즉 도 4의 스텝 S8에 나타나는 바와 같이 패키지 기판(5)의 주면(5a)상에 비도전성의 수지 접착제인 NCP(7)를 배치한다. NCP(7)는예를 들면 열경화성 수지로부터 완성되는 것이다.
또한, 본 실시의 형태의 반도체장치의 제조 방법에서는 플립 칩 접속을 실시하기 전에 미리 패키지 기판(5)상의 플립 칩 접속 지점에 NCP(7)를 배치해 둔다. 이것은 반도체 칩이 다핀화등에 의해 그 협패드 피치화가 도모되면 금 범프(1d)의 크기도 작아져 그 결과 반도체 칩과 패키지 기판(5)의 틈새(예를 들면, 5~1O㎛정도)가 작아져 플립 칩 접속 후에 언더 필 봉합에 의해 수지를 주입하는 것은 매우 곤란해지기 때문에 미리 패키지 기판(5)상에 NCP(7)를 배치하는 것이고 또 만일 주입 가능하였다 하여도 상기 틈새가 좁아진 칩-기판간에 수지가 회입하는데 매우 시간이 걸리기 때문에 미리 패키지 기판(5)상에 NCP(7)를 배치하는 것이다.
이것에 의해 협패드 피치화가 도모된 경우에 있어서도 반도체 칩과 패키지 기판(5)의 틈새에 비도전성의 수지 접착제인 NCP(7)를 배치할 수가 있다.
본 실시의 형태에서는 도 8에 나타나는 바와 같이 노즐(8)로부터 페이스트상의 NCP(7)를 패키지 기판(5)의 주면(5a)상에 적하하여 도포하고 주면(5a)상에 배치한다. 또한, 비도전성의 수지 접착제는 페이스트상의 수지 접착제에 한정하지 않고 필름상의 수지 접착제(예를 들면 NCF(Non-Conductive Film))를 채용해도 가능하다.
또 NCP(7)는 가능한 한 많은 양을 도포해 반도체 칩의 측면 주위를 NCP(7)에 의해 덮어서 보호하도록 하는 것이 바람직하다.
그 후 도 2나 도 4의 스텝 S9에 나타내는 FC(플립 칩) 탑재 즉 플립 칩 접속을 실시한다. 그 때, 우선 도 9에 나타나는 바와 같이 흡착 블럭(13b)에 의해 흡착 반송된 제 1의 반도체 칩(1)을 패키지 기판(5)의 주면(5a)상에 NCP(7)를 개재하여 배치하는 가탑재를 실시한다.
이어서 도 10에 나타나는 바와 같이 제 1의 반도체 칩(1)의 경면 마감된 이면(1b)을 가압 블럭(13)에 의해 누름과 동시에 열을 인가해 이것에 의해 제 1의 반도체 칩(1)을 패키지 기판(5)에 금 범프(1d)를 개재하여 플립 칩 접속한다. 예를 들면 가압 블럭(13)의 온도를 300 ℃로 설정해 500 g의 하중으로 제 1의 반도체 칩(1)을 누른다. 가압 블럭(13)으로부터 부여된 열은 제 1의 반도체 칩(1)을 전하여 NCP(7) 및 납땜 프리코트(5d)를 용해 한다. 즉 열압착에 의한 플립 칩 접속이다.
이것에 의해 납땜 프리코트(5d)가 녹아 돌기 전극인 금 범프(1d)와 리드(5c)가 도 4의 스텝 S9에 나타나는 바와 같이 납땜(17)에 의해 접속된 상태가 된다.
또한 본 실시의 형태에서는 가압 블럭(13)에 의해 제 1의 반도체 칩(1)의 이면(1b)을 누를 때에 도 11에 나타나는 바와 같이 제 1의 반도체 칩(1)과 가압 블럭(13)의 사이에 시트형상 부재(14)를 개재시켜 시트형상 부재(14)를 개재하여 가압 블럭(13)에 의해 제 1의 반도체 칩(1)의 이면(1b)을 누른다. 시트형상 부재(14)는 두께가 예를 들면 50 ㎛정도이고 예를 들면 불소 수지로부터 완성되는 것이다. 불소 수지는 내열성이 높고 한편 수지와의 박리성이 좋기 때문에 불소 수지로부터 완성되는 시트형상 부재(14)를 이용하는 것이 바람직하다.
또 본 실시의 형태에서는 플립 칩 접속되는 제 1의 반도체 칩(1)의 이면(1b)이 연삭되고 한편 상기 연삭 후에 폴리싱 혹은 웨트 에칭등이 실행되어 평탄화된 것이기 때문에 이면(1b)이 평탄도가 높은 평탄면으로 되어 있어 따라서, 제 1의 반도체 칩(1)의 이면(1b)에 도 14의 비교예에 나타나는 바와 같은 큰 요철(9c)이 형성되어 있지 않기 때문에 도 11에 나타나는 바와 같이 가압 블럭(13)으로 가압했을때의 NCP(7)의 따라 올라감에 의한 이면(1b)으로의 NCP(7)의 진입을 막을 수가 있다.
즉 제 1의 반도체 칩(1)의 이면(1b)이 경면 마감된 평탄면이기 때문에 제 1의 반도체 칩(1)이 가압 블럭(13)에 의해 눌러졌을 때에 칩 측면을 따라 올라간 NCP(7)가 제 1의 반도체 칩(1)의 이면(1b)과 시트형상 부재(14)의 사이의 틈새로부터 진입해 도 15의 비교예에 나타내는 칩(18)의 이면 (18a)으로의 NCP(7)의 부착과 같이 제 1의 반도체 칩(1)의 이면(1b)에 NCP(7)가 부착하는 것을 방지할 수 있다.
게다가 가압 블럭(13)의 가압면(13a)이 시트형상 부재(14)에 의해 덮여 있기 때문에 NCP(7)가 따라 올라갔을 때에도 가압 블럭(13)에 NCP(7)가 부착하는 것을 막을 수가 있어 가압 블럭(13)이 NCP(7)에 의해 더러워지는 것을 방지할 수 있다.
또한, 제 1의 반도체 칩(1)은 두께 140 ㎛정도로 박막화된 칩이고 그 항절강도와의 균형으로부터 가압 블럭(13)에 의한 가압 하중을 불필요하게 크게는 할 수 없다. 따라서 더욱 확실히 제 1의 반도체 칩(1)의 이면(1b)에 NCP(7)를 부착하지 않게 하는 수단으로서 도 12의 변형예에 나타나는 바와 같이 두께를 두껍게 형성한 시트형상 부재(14)를 이용해도 가능하다.
예를 들면 두께 100 ㎛정도의 두꺼운 시트형상 부재(14)를 채용하고 시트형상 부재(14)에 제 1의 반도체 칩(1)의 이면(1b)이 빨아들이는 상태가 형성되도록 누름으로써 시트형상 부재(l4)와 제 1의 반도체 칩(1)의 이면(1b)을 밀착시킨 상태를 형성할 수 있기 때문에 제 1의 반도체 칩(1)의 이면(1b)에 NCP(7)가 부착하는 것을 확실히 방지할 수 있다.
또한 가압 블럭(13)으로 제 1의 반도체 칩(1)을 누를 때에 반드시 시트형상 부재(14)를 개재시키지 않아도 좋다. 즉 제 1의 반도체 칩(1)의 이면(1b)은 경면 마감된 평탄면이기 때문에 가압 블럭(13)의 가압면(13a)과 제 1의 반도체 칩(1)의 이면(1b)의 밀착에 의해 시트형상 부재(14)를 개재시키지 않아도 제 1의 반도체 칩(1)의 이면(1b)으로의 NCP(7)의 부착을 방지할 수 있는 경우에는 시트형상 부재(l4)를 개재시키지 않고 가압 블럭(13)에 의해 직접 제 1의 반도체 칩(1)의 이면(1b)을 눌러도 가능하다.
이상에 의해 도 4의 스텝 S9에 나타나는 바와 같이 제 1의 반도체 칩(1)의 플립 칩 접속을 완료한다.
그 후 SIP(16)에 있어서의 제 3의 반도체 칩(3)의 다이본딩을 실시한다. 여기에서는 도 1에 나타나는 바와 같이 패키지 기판(5)의 주면(5a)상에 다이 본드제(12)를 개재하여 제 3의 반도체 칩(3)을 그 주면(3a)을 윗쪽으로 향해 접속한다. 또한 다이 본드제(12)는 예를 들면 열경화성의 수지 접착제이다.
그 후 도 2의 스텝 S10에 나타내는 2nd 칩 고정을 실시한다. 여기에서는, 도 1 및 도 5의 스텝 S10에 나타나는 바와 같이 제 1의 반도체 칩(1) 위에 제 2의 반도체 칩(2)을 또한 제 3의 반도체 칩(3) 위에 제 4의 반도체 칩(4)를 각각 접착제인 다이 본드제(l2)에 의해 고착한다.
즉 제 1의 반도체 칩(1)의 이면(1b)상에 다이 본드제(12)를 개재하여 제 2의 반도체 칩(2)을 그 주면(2a)를 윗쪽으로 향해 적층 배치해 제 1의 반도체 칩(1)의 이면(1b)과 제 2의 반도체 칩(2)의 이면(2b)을 다이 본드제(12)를 개재하여 접속한다.
또한 제 3의 반도체 칩(3)의 주면(3a)상에 다이 본드제(l2)를 개재하여 제 4의 반도체 칩(4)을 그 주면(4a)을 윗쪽으로 향해 적층 배치해 제 3의 반도체 칩(3)의 주면(3a)과 제 4의 반도체 칩(4)의 이면(4b)을 다이 본드제(12)를 개재하여 접속한다.
또한 각각의 다이 본드제(12)는 예를 들면 열경화성의 수지 접착제이다.
그 후 도 2의 스텝 S11에 나타나는 와이어 본딩(W/B)을 실시한다. 여기에서는 도 1 및 도 5의 스텝 S1l에 나타나는 바와 같이 제 2의 반도체 칩(2) 제 3의 반도체 칩(3) 및 제 4의 반도체 칩(4) 각각과 패키지 기판(5)의 와이어 접속용 리드(5f)를 금선등의 와이어(6)에 의해 전기적으로 접속한다.
그 후 도 2의 스텝 S12에 나타내는 몰드를 실시한다. 여기에서는 도 1 및 도 6의 스텝 S12에 나타나는 바와 같이 제 1의 반도체 칩(1) 제 2의 반도체 칩(2) 제 3의 반도체 칩(3) 및 제 4의 반도체 칩(4)과 복수의 와이어(6)을 수지 몰딩에 의해 봉합해 봉합체(10)를 형성한다. 또한 수지 봉합할 때에 이용하는 봉합용 수지는 예를 들면 에폭시계의 열경화성 수지이다.
그 후 도 2의 스텝 S13에 나타내는 납땜 볼부착을 실시한다. 여기에서는 도 1 및 도 6의 스텝 S13에 나타나는 바와 같이 패키지 기판(5)의 이면(5b)의 범프 랜드(5h)에 외부 단자인 복수의 납땜 볼(11)을 설치한다. 그 때 리플로우에 의한 고온 처리에서는 납땜 볼(11)을 용해하여 각 범프 랜드(5h)에 단다.
본 실시 형태에서는 제 1의 반도체 칩(1)의 이면(1b)으로의 NCP(7)의 부착을 방지할 수 있기 때문에 제 1의 반도체 칩(1)의 이면(1b)과 봉합체(10)의 계면이나 제 1의 반도체 칩(1)의 이면(1b)과 제 2의 반도체 칩(2)의 다이 본드제(12)와의 계면에 있어서의 박리의 발생을 막을 수가 있다.
이것에 의해 납땜 볼(11) 탑재시의 리플로우에 의한 고온 처리때의 상기 계면에서의 박리나 크랙의 발생을 막을 수가 있고 따라서 SIP(16) (반도체장치)의 신뢰성의 향상을 도모할 수가 있다.
그 후 다수개 취합기판을 이용해 조립을 실시한 때에는 도 2의 스텝 S14에 나타나는 기판 개편절단을 실시해 개개의 SIP(16)에 개편화한다.
또한 도 13에 나타나는 바와 같이 SIP(16)의 실장 기판(15)으로의 실장 시에도 납땜 볼(11)과 실장 기판(15)의 단자(15a)의 접속을 리플로우에 의한 고온 처리로 실시하기 때문에 그 때 제 1의 반도체 칩(1)의 이면(1b)과 봉합체(10)의 계면이나 제 1의 반도체 칩(1)의 이면(1b)과 제 2의 반도체 칩(2)의 다이 본드제(12)의 계면에서의 박리나 크랙의 발생을 막을 수가 있고 이것에 의해 SIP(16)의 신뢰성의 향상을 도모할 수가 있다.
본 실시 형태의 반도체장치의 제조 방법에서는 반도체 웨이퍼(9)의 이면(9b)에 백 그라인딩(연삭)을 실시해 박막화하는 공정에서부터 개시하는 경우를 채택해 설명했지만 미리 이면(1b)이 연삭되어 얇게 형성되는 한편 이면(1b)이 연삭 후의 평탄화 가공에 의해 평탄화 된 복수의 반도체 칩을 준비해 이들의 반도체 칩에 도 2의 스텝 S5에 나타내는 스터드 범프 형성을 실시해 금 범프(1d)가 설치된 반도체 칩을 플립 칩 접속해 반도체장치의 조립을 실시해도 가능하다. 즉 미리 도 2의 스텝 S1~S4까지의 처리가 실행된 반도체 칩을 납입하여 이 반도체 칩에 대해서 도 2의 스텝 S5~S14까지의 처리를 실시해 반도체장치를 조립해도 가능하다.
이상 본 발명자에 의해 이루어진 발명을 발명의 실시의 형태에 근거해 구체적으로 설명했지만 본 발명은 상기 발명의 실시의 형태로 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.
예를 들면 상기 실시의 형태에서는 플립 칩 접속에 있어서 금 범프(1d)를 납땜 접속에 의해 패키지 기판(5)의 리드(5c)에 열압착으로 접속하는 경우를 설명했지만 상기 플립 칩 접속은 예를 들면 패키지 기판(5)의 리드(5c) 표면에 금 도금을형성함으로써 금 범프(1d)와 리드(5c)의 상기 금 도금을 금-금에 의한 압접 접속으로 실행해도 가능하다.
또, 반도체장치의 일례로서 SIP(16)를 채택해 설명했지만 상기 반도체장치는 적어도 1개의 반도체 칩이 그 이면이 연삭가공과 평탄화 가공에 의해 박막화된 것을 배선 기판에 대해서 비도전성의 수지 접착제를 이용해 플립 칩 접속하는 장치이면 SIP(16) 이외의 BGA나 LGA (LandGridArray)등의 다른 반도체장치에 있어서도 가능하다.
숙원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 이하와 같다.
반도체 웨이퍼의 이면을 연삭 해 얇게 형성해 한층 더 이면의 평탄화 가공을 실시하는 것으로 반도체 웨이퍼의 이면의 요철을 없앨 수 있다. 이것에 의해 플립 칩 접속에 있어서 칩 이면으로의 수지 접착제의 따라 올라감을 방지할 수가 있어 칩 이면과 봉합용 수지의 계면이나 2단째의 반도체 칩의 다이 본드재의 계면에 있어서의 박리의 발생을 막을 수가 있다. 그 결과 후의 조립이나 반도체장치의 실장에 있어서의 고온 처리에서의 상기 계면에서의 박리나 크랙의 발생을 막을 수가 있어 반도체장치의 신뢰성의 향상을 도모할 수가 있어 전자 장치 및 반도체 제조 기술에 매우 적합하다.
도 1은 본 발명의 실시의 형태의 반도체장치의 구조의 일례를 나타내는 단면도이다.
도 2는 도 1에 나타내는 반도체장치의 제조 방법의 일례를 나타내는 조립 플로우 챠트이다.
도 3은 도 2에 나타내는 조립 플로우 챠트의 스텝 S1~S5에 대응한 조립 상태의 일례를 나타내는 단면도이다.
도 4는 도 2에 나타내는 조립 플로우 챠트의 스텝 S6~S9에 대응한 조립 상태의 일례를 나타내는 단면도이다.
도 5는 도 2에 나타내는 조립 플로우 챠트의 스텝 S10~S11에 대응한 조립 상태의 일례를 나타내는 부분 단면도이다.
도 6은 도 2에 나타내는 조립 플로우 챠트의 스텝 S12~S13에 대응한 조립 상태의 일례를 나타내는 부분 단면도이다.
도 7은 도 2에 나타내는 조립 플로우 챠트의 스텝 S1~S4에 대응한 웨이퍼 상태의 일례를 나타내는 사시도이다.
도 8은 도 2에 나타내는 조립 플로우 챠트의 NCP 도포 공정에 있어서의 NCP 도포 방법의 일례를 나타내는 단면도이다.
도 9는 도 2에 나타내는 조립 플로우 챠트의 FC탑재 공정에 있어서의 가탑재 방법의 일례를 나타내는 단면도이다.
도 10은 도 2에 나타내는 조립 플로우 챠트의 FC탑재 공정에 있어서의 본압착 방법의 일례를 나타내는 단면도이다.
도 11은 도 10에 나타내는 A부의 구조를 나타내는 확대 부분 단면도이다.
도 12는 본 발명의 실시의 형태의 변형 예의 압착 방법을 나타내는 확대 부분 단면도이다.
도 13은 도 1에 나타내는 반도체장치의 실장 기판의 실장 구조의 일례를 나타내는 부분 단면도이다.
도 14는 도 10에 나타내는 본압착 방법에 대한 비교 예의 압착 방법을 나타내는 확대 부분 단면도이다.
도 15는 도 14에 나타내는 비교 예의 압착 방법에 의한 칩 이면의 수지 접착제의 부착 상태를 나타내는 평면도이다.
*주요부분을 나타내는 도면부호의 설명*
1 : 제 1의 반도체 칩 1a : 주면
1b : 이면 1c : 패드
1d : 금 범프(돌기 전극) 1e : 표면 보호막
2 : 제 2의 반도체 칩 2a : 주면
2b : 이면 3 : 제 3의 반도체 칩
3a :주면 3b : 이면
4 : 제 4의 반도체 칩 4a : 주면
4b : 이면 5 : 패키지 기판(배선 기판)
5a : 주면 5b : 이면
5c : 리드(전극) 5d : 납땜 프리코트
5e : 내부 배선 5f : 와이어 접속용 리드
5g : 스루홀 배선 5h : 범프 랜드
5i : 납땜 레지스트막 6 : 와이어
7 : NCP(비도전성의 수지 접착제) 8 : 노즐
9 : 반도체 웨이퍼 9a : 주면
9b : 이면 9c : 요철
9d : 연삭흔적 9e : 다이싱라인
10 : 봉합체 11 : 납땜 볼(외부 단자)
12 : 다이 본드제(접착제) 13 : 가압 블럭
13a : 가압면 13b : 흡착 블럭
14 : 시트형상 부재 15 : 실장 기판
15a : 단자 16 : SIP (반도체장치)
17 : 납땜 18 : 칩
18a: 이면

Claims (19)

  1. 주면과 이면을 가진 배선 기판과,
    상기 배선 기판의 주면상에 돌기 전극을 개재하여 플립 칩 접속되어 있고 주면과 이면을 가진 제 1의 반도체 칩과,
    주면과 이면을 가지고 있고 상기 이면이 상기 제 1의 반도체 칩의 이면과 접착제를 개재하여 접속해 상기 제 1의 반도체 칩상에 적층 배치된 제 2의 반도체 칩과,
    상기 배선 기판과 상기 제 1의 반도체 칩 사이에 배치된 비도전성의 수지 접착제와,
    상기 배선 기판의 주면상에 형성되어 있고 상기 제 1 및 제 2의 반도체 칩을 수지 봉합하는 봉합체를 갖고,
    상기 제 1의 반도체 칩은 그 이면이 연삭가공되어 얇게 형성되어 있고 상기 이면은 상기 연삭가공 후의 폴리쉬 가공에 의해 형성된 평탄면인 것을 특징으로 하는 반도체장치.
  2. 청구항 1 에 있어서,
    상기 돌기 전극은 금 범프이고 상기 플립 칩 접속에 의한 접속부에 있어서 상기 금 범프가 납땜 접속되어 있는 것을 특징으로 하는 반도체장치.
  3. (a) 반도체 웨이퍼의 이면을 연삭하여 얇게 형성하는 공정과,
    (b) 상기 (a) 공정 후 상기 반도체 웨이퍼의 이면의 평탄화 가공을 실시하는 공정과,
    (c) 상기 (b) 공정 후 상기 반도체 웨이퍼를 복수의 반도체 칩에 개편화하는 공정과,
    (d) 상기 (c) 공정 후 상기 복수의 반도체 칩의 전극에 돌기 전극을 형성하는 공정과,
    (e) 배선 기판의 주면상에 비도전성의 수지 접착제를 배치하는 공정과,
    (f) 상기 배선 기판의 주면상에 상기 수지 접착제를 개재하여 상기 반도체 칩을 배치해 그 후 상기 반도체 칩의 이면을 눌러 상기 반도체 칩을 상기 배선 기판에 상기 돌기 전극을 개재하여 플립 칩 접속하는 공정과,
    (g) 상기 반도체 칩을 수지 봉합하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조 방법.
  4. 청구항 3 에 있어서,
    상기 (b) 공정에서 상기 평탄화 가공으로서 폴리싱 가공을 실시하는 것을 특징으로 하는 반도체장치의 제조 방법.
  5. 청구항 3 에 있어서,
    상기 (b) 공정에서 상기 평탄화 가공으로서 웨트 에칭 가공을 실시하는 것을 특징으로 하는 반도체장치의 제조 방법.
  6. 청구항 3 에 있어서,
    상기 (f) 공정에서 상기 반도체 칩의 이면을 누를 때에 시트형상 부재를 개재하여 블럭에 의해 상기 반도체 칩의 이면을 누르는 것을 특징으로 하는 반도체장치의 제조 방법.
  7. 청구항 6 에 있어서,
    상기 시트형상 부재 불소 수지로 이루어지는 것을 특징으로 하는 반도체장치의 제조 방법.
  8. 청구항 3 에 있어서,
    상기 (f) 공정에서 상기 배선 기판의 주면에 제 1의 반도체 칩을 플립 칩 접속해하고 상기 (f) 공정 후 상기 제 1의 반도체 칩의 이면상에 접착제를 개재하여 제 2의 반도체 칩을 적층 배치하여 상기 제 1의 반도체 칩의 이면과 상기 제 2의 반도체 칩의 이면을 상기 접착제를 개재하여 접속하는 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 청구항 3 에 있어서,
    상기 비도전성의 수지 접착제는 열경화성 수지로 이루어지는 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 청구항 8 에 있어서,
    상기 제 1의 반도체 칩과 상기 제 2의 반도체 칩을 접속하는 상기 접착제는 열경화성 수지로 이루어지는 것을 특징으로 하는 반도체장치의 제조 방법.
  11. 청구항 3 에 있어서,
    상기 (g) 공정에서 수지 봉합할 때에 이용하는 봉합용 수지는 열경화성 수지인 것을 특징으로 하는 반도체장치의 제조 방법.
  12. 청구항 3 에 있어서,
    상기 (g) 공정 후 상기 배선 기판의 이면에 외부 단자로서 복수의 납땜 볼을 설치하는 것을 특징으로 하는 반도체장치의 제조 방법.
  13. 청구항 3 에 있어서,
    상기 (e) 공정 전에 상기 배선 기판의 주면의 플립 칩 접속이 실행되는 복수의 전극상에 납땜을 프리코트 하는 것을 특징으로 하는 반도체장치의 제조 방법.
  14. 청구항 13에 있어서,
    상기 프리코트된 납땜을 이용해 플립 칩 접속 시에 돌기 전극인 금 범프를 납땜 접속하는 것을 특징으로 하는 반도체장치의 제조 방법.
  15. 청구항 3 에 있어서,
    상기 (e) 공정에서 페이스트상의 상기 비도전성의 수지 접착제를 상기 배선 기판의 주면상에 도포하는 것을 특징으로 하는 반도체장치의 제조 방법.
  16. (a) 반도체 웨이퍼의 이면을 연삭 해 얇게 형성하는 공정과,
    (b) 상기 (a) 공정 후 상기 반도체 웨이퍼의 이면을 경면 마감하는 공정과,
    (c) 상기 (b) 공정 후 상기 반도체 웨이퍼를 복수의 반도체 칩에 개편화하는 공정과,
    (d) 상기 (c) 공정 후 상기 복수의 반도체 칩의 전극에 돌기 전극을 형성하는 공정과,
    (e) 배선 기판의 주면상에 비도전성의 수지 접착제를 배치하는 공정과,
    (f) 상기 배선 기판의 주면상에 상기 수지 접착제를 개재하여 상기 반도체 칩을 배치하는 공정과,
    (g) 상기 (f) 공정 후 상기 반도체 칩의 상기 경면 마감된 상기 이면을 눌러 상기 반도체 칩을 상기 배선 기판에 상기 돌기 전극을 개재하여 플립 칩 접속하는 공정과,
    (h) 상기 반도체 칩을 수지 봉합하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조 방법.
  17. 청구항 16 에 있어서,
    상기 (b) 공정에서 상기 주경면마감으로서 폴리싱 가공을 실시하는 것을 특징으로 하는 반도체장치의 제조 방법.
  18. 청구항 16 에 있어서,
    상기 (g) 공정에서 상기 배선 기판의 주면에 제 1의 반도체 칩을 플립 칩 접속하고 상기 (g) 공정 후 상기 제 1의 반도체 칩의 이면상에 접착제를 개재하여 제 2의 반도체 칩을 적층 배치해 상기 제 1의 반도체 칩의 이면과 상기 제 2의 반도체 칩의 이면을 상기 접착제를 개재하여 접속하는 것을 특징으로 하는 반도체장치의 제조 방법.
  19. (a) 주면과 이면을 가지고 있고 상기 이면이 연삭되어 얇게 형성되고 상기 이면이 상기 연삭 후의 평탄화 가공에 의해 평탄화된 복수의 반도체 칩을 준비하는 공정과,
    (b) 상기 복수의 반도체 칩의 전극에 돌기 전극을 형성하는 공정과,
    (c) 배선 기판의 주면상에 비도전성의 수지 접착제를 배치하는 공정과,
    (d) 상기 배선 기판의 주면상에 상기 수지 접착제를 개재하여 상기 반도체칩을 배치하는 공정과,
    (e) 상기 (d) 공정 후 상기 반도체 칩의 상기 평탄화된 이면을 눌러 상기 반도체 칩을 상기 배선기판에 상기 돌기전극을 개재하여 플립 칩 접속하는 공정과,
    (f) 상기 반도체 칩을 수지 봉합하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조 방법.
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