KR100615019B1 - 반도체 패키지, 멀티칩 모듈 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 적층상태에서의 강도를 높여 구부림 방향의 하중에 대해 쪼개짐의 발생을 방지할 수 있는 반도체 패키지, 이 반도체 패키지를 이용한 멀티칩 모듈 및 그 제조방법을 제공한다.
이를 위해, (a) 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 디바이스 홀을 갖춘 절연성 기판과, (b) 상기 절연성 기판의 표면에 배치된 배선층, (c) 상기 절연성 기판보다 더 얇고, 본딩 패드를 갖춘 반도체칩, (d) 대응하는 상기 배선층에 상기 본딩 패드의 적어도 일부를 접속하기 위한 내부접합도체 및, (e) 상기 배선층에 접속된 접속용 랜드를 구비하고, 상기 반도체칩은 그 저부가 상기 디바이스 홀에서 노출되어 저부 레벨이 상기 절연성 기판의 저면으로 분출되고 또한 상기 반도체칩의 상면이 상기 절연성 기판에 직접 접촉하지 않도록 상기 디바이스 홀내에 배치되어 있다.

Description

반도체 패키지, 멀티칩 모듈 및 그 제조방법 {SEMICONDUCTOR PACKAGE, MULTICHIP MODULE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 제1실시형태에 따른 반도체장치의 단면구조도이고,
도 2는 도 1의 반도체장치에 스택탑재된 반도체 패키지 단체의 단면구조도,
도 3은 제1실시형태의 반도체 패키지의 적층상태를 설명하기 위한 도면,
삭제
도 5는 제1실시형태의 반도체 패키지에 있어서, 실리콘칩의 어드레스를 선택하기 위한 구조를 나타낸 도면,
도 6은 박형 실리콘칩의 제조방법을 나타낸 공정도,
도 7은 도 6의 후속의 공정도,
도 8은 제1실시형태의 박형 패키지의 제조방법을 나타낸 공정도,
도 9는 본 발명의 제2실시형태에 따른 반도체장치의 단면구조도,
도 10은 도 9의 반도체장치에 스택탑재된 반도체 패키지 단체의 단면구조도,
도 11은 제2실시형태의 박형 패키지의 제조방법을 나타낸 공정도,
도 12는 본 발명의 제3실시형태에 따른 반도체장치의 구조를 나타낸 도면,
도 13은 종래의 반도체 패키지를 적층한 반도체장치의 단면구조도,
도 14는 일본 특원평 제10-63135호에 개시된 반도체장치의 개략 단면구성도 이다.
<도면의 주요부분에 대한 부호설명>
11 -- 절연성 수지 필름, 11a -- 디바이스 홀,
11b -- 접착제, 12 -- Cu배선층,
12a -- 내부리드, 13 -- 실리콘칩,
14 -- 밀봉수지층, 15 -- 접속용 랜드.
본 발명은 박형(薄型)의 반도체 칩을 탑재하는 박형의 반도체 패키지, 이 반도체 패키지를 적층(積層)한 멀티칩 모듈(MCM) 및 그 제조방법에 관한 것이다.
종래, 이 분야의 기술로서는, 예컨대 도 13에 나타낸 바와 같은 것이 있었다.
도 13은 종래의 반도체 패키지를 적층한 반도체장치의 단면구조도이다.
이 반도체장치는 높이 제약이 있는 스페이스에 TCP(Tape Carrier Package)를 2단으로 적층한 구조로 되어 있다.
각 단의 반도체 패키지(TCP)의 구조를 설명하면, 도면내의 참조부호 101은 절연성 기재(基材)로서 폴리이미드수지 필름이고, 그 편면(片面)에는 Cu배선층 (102)이 형성되어 있다. Cu배선층(102)의 일단부는 내부리드(103)에 접합되고, 이 내부리드(103)가 실리콘칩(104)의 전극단자에 접합되어 있다. 더욱이, 절연성 기 재(101)와 실리콘칩(104)이 절연성 접착제(도시생략)에 의해 접착되고, 상기 내부리드(103)를 포함하는 실리콘칩(104)의 상부 주변이 에폭시 등의 밀봉수지층(105)으로 밀봉되어 있다.
이러한 종래 구조의 반도체 패키지는, 실리콘칩(104)의 두께가 200㎛ 정도에서, 패키지 두께가 500㎛ 정도 이상으로 된다. 이 때문에, 패키지의 구부림 강도도 비교적 강하여 구부림에 의한 패키지 쪼개짐의 가능성이 거의 없다.
그러나, 실장면(實裝面)으로부터의 높이가 두꺼워지기 때문에, 휴대기기 등의 소형화, 경량화 등에 따른 근래의 패키지의 박형화의 요구에 충분히 만족할 수 있는 것으로 되고 있지 못했다.
그래서, 근래에는 반도체 패키지 두께를 한층 얇게 하는 것이 시도되고 있다. 예컨대, 본원 출원인은 일본 특원평 제10-63135호에서 두께가 절연성 기재보다도 얇은 박형 실리콘칩을 사용하고, 이 박형 실리콘칩이 절연성 기재의 디바이스 홀(device hole)에 완전히 매립된 형상의 반도체장치를 제안하고 있다. 이 반도체장치의 개략 단면구조도를 도 14에 나타낸다.
이 반도체장치는 디바이스 홀(204)을 갖춘 폴리이미드수지 필름 등의 절연성 기재(201)를 구비하고, 그 편면에는 Cu배선층(202)이 형성되어 있다. Cu배선층 (202)의 일단은 내부리드(203)로서 구성되고, 이 내부리드(203)가 박형 실리콘칩 (205)의 전극단자에 접합되어 있다. 이 박형 실리콘칩(205)의 두께는 상기 절연성 기재(201)의 두께보다도 얇은, 예컨대 30㎛~120㎛ 정도로 아주 얇고, 상기 디바이스 홀(204)내에 있어서 내부리드(203)를 포함하는 박형 실리콘칩(205)이 에폭시 등 의 수지(206)로 밀봉되어 매립되어 있다.
이러한 얇은 실리콘칩을 탑재하여 반도체 패키지를 구성한 경우에는, 패키지 전체의 두께를 200㎛ 이하로 아주 얇게 할 수 있다.
그렇지만, 도 14에 나타낸 반도체장치의 구조를 적용하여 패키지 전체의 두께를 200㎛ 이하로 아주 얇게 구성한 경우에는 패키지 자체의 강도가 약하기 때문에, 도 13에 나타낸 바와 같은 종래형의 적층구조에서는 실장상태에서도 구부림 방향으로 하중이 가해진 때에 패키지 쪼개짐이 발생한다는 문제가 있었다.
본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 적층상태에서의 강도를 강하게 하여 구부림 방향의 하중에 대해 쪼개짐의 발생을 방지할 수 있는 반도체 패키지, 이 반도체 패키지를 이용한 멀티칩 모듈 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명의 제1특징은, (a) 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 디바이스 홀을 갖춘 절연성 기판과, (b) 상기 절연성 기판의 표면에 배치된 배선층, (c) 상기 절연성 기판보다 더 얇고, 본딩 패드를 갖춘 반도체칩, (d) 대응하는 상기 배선층에 상기 본딩 패드의 적어도 일부를 접속하기 위한 내부접합도체 및, (e) 상기 배선층에 접속된 접속용 랜드를 구비하고, 상기 반도체칩은 그 저부가 상기 디바이스 홀에서 노출되어 저부 레벨이 상기 절연성 기판의 저면으로 분출되고, 또한 상기 반도체칩의 상면이 상기 절연성 기판에 직접 접촉하지 않도록 상기 디바이스 홀내에 배치되어 있는 반도체 패키지에 있다.
본 발명의 제2특징은, 그 중앙부를 관통하는 디바이스 홀을 갖춘 절연성 기판과, 상기 절연성 기판의 표면에 배치된 배선층, 상기 절연성 기판보다 더 얇고, 본딩 패드를 갖춘 반도체칩, 대응하는 상기 배선층에 상기 본딩 패드의 적어도 일부를 접속하기 위한 내부접합도체, 상기 배선층에 접속된 접속용 랜드 및, 상기 디바이스 홀의 측벽과, 그 저부가 상기 절연성 기판의 저면으로 분출되도록 구성된 상기 반도체칩 사이의 갭에 충전된 밀봉수지를 구비하고, 상기 반도체칩은 그 저부가 상기 디바이스 홀에서 노출되어 저부 레벨이 상기 절연성 기판의 저면으로 분출되도록 상기 디바이스 홀내에 배치되어 있는 반도체 패키지에 있다.
삭제
본 발명의 제3특징은, (a) 그 표면에 거의 수직인 모노토닉 측벽을 따라 그 중앙부를 관통하는 제1디바이스 홀을 갖춘 제1절연성 기판과, (b) 상기 제1절연성 기판의 표면에 배치된 제1배선층, (c) 상기 제1절연성 기판보다 더 얇고, 제1본딩 패드를 갖춘 반도체칩, (d) 대응하는 상기 제1배선층에 상기 제1본딩 패드의 적어도 일부를 접속하기 위한 제1내부접합도체, (e) 상기 제1배선층에 접속된 제1접속용 랜드, (f) 그 표면에 거의 수직인 모노토닉 측벽을 따라 그 중앙부를 관통하는 제2디바이스 홀을 갖추고, 상기 제1절연성 기판 위에 배치된 제2절연성 기판, (g) 상기 제2절연성 기판의 표면에 배치된 제2배선층, (h) 상기 제2절연성 기판보다 더 얇고, 제2본딩 패드를 갖춘 제2반도체칩, (i) 대응하는 상기 제2배선층에 상기 제2본딩 패드의 적어도 일부를 접속하기 위한 제2내부접합도체 및, (j) 상기 제2배선층에 접속되고, 상기 제1접속용 랜드에 전기적으로 접속된 제2접속용 랜드를 구비하고, 상기 제1반도체칩은 그 저부가 상기 제1절연성 기판의 저면으로 분출되고 또한 상기 제1반도체칩의 상면이 상기 제1절연성 기판에 직접 접촉하지 않도록 구성된 상기 제1디바이스 홀내에 배치되며, 상기 제2반도체칩은 그 저부가 상기 제2절연성 기판의 저면으로 분출되고 또한 상기 제2반도체칩의 상면이 상기 제2절연성 기판에 직접 접촉하지 않도록 구성된 상기 제2디바이스 홀내에 배치되어 있는 멀티칩 모듈에 있다.
본 발명의 제4특징은, (a) 제1본딩 패드를 갖춘 제1반도체칩을 10㎛∼150㎛의 두께로 박형화하고, 제2본딩 패드를 갖춘 제2반도체칩을 10㎛∼150㎛의 두께로 박형화하는 단계와, (b) MCM 기판의 주면에 패키지 배선을 묘사하는 단계, (c) 제1접속용 랜드 및 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 제1디바이스 홀을 갖춘 제1절연성 기판과, 제2접속용 랜드 및 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 제2디바이스 홀을 갖춘 제2절연성 기판을 준비하는 단계, (d) 상기 제1접속용 랜드에 접속되도록 상기 제1절연성 기판의 표면에 제1배선층을 묘사하는 단계, (e) 상기 제2접속용 랜드에 접속되도록 상기 제2절연성 기판의 표면에 제2배선층을 묘사하는 단계, (f) 그 저부가 상기 제1 및 제2절연성 기판의 저면으로 분출되고 또한 상기 제1 및 제2반도체칩의 상면이 상기 제1 및 제2절연성 기판에 직접 접촉하지 않도록 구성된 상기 제1 및 제2디바이스 홀에 있어서 각각 상기 제1 및 제2반도체칩을 탑재하도록 테이블상에 상기 제1 및 제2절연성 기판을 배치하는 단계, (g) 제1내부접합도체를 통해 적어도 상기 제1본딩 패드의 일부를 대응하는 상기 제1배선층에 접속하는 단계, (h) 제2내부접합도체를 통해 상기 제2본딩 패드를 대응하는 상기 제2배선층에 접속하는 단계, (i) 상기 제1반도체칩과 상기 제1내부접합도체를 수지로 밀봉하고, 상기 제2반도체칩과 상기 제2내부접합도체를 수지로 밀봉하는 단계, (j) 상기 패키지 배선을 상기 제1접속용 랜드에 전기적으로 접속하도록 상기 MCM 기판상에 상기 제1절연성 기판을 탑재하는 단계 및, (k) 상기 제1접속용 랜드를 상기 제2접속용 랜드에 전기적으로 접속하도록 상기 제1절연성 기판상에 상기 제2절연성 기판을 탑재하는 단계를 구비한 것을 특징으로 하는 멀티칩 모듈의 제조방법에 있다.
삭제
삭제
(발명의 실시형태)
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.
제1실시형태
도 1은 본 발명의 제1실시형태에 따른 반도체장치의 단면구조도이고, 도 2는 도 1의 반도체장치에 스택(stack) 탑재된 반도체 패키지 단체의 단면구조도이다.
먼저, 도 2에 있어서, 이 반도체 패키지는 중앙부에 디바이스 홀(11a)을 갖춘 두께, 예컨대 75㎛의 절연성 수지 필름(예컨대, 폴리이미드수지 필름; 11)을 구비하고 있다. 이 절연성 수지 필름(11)의 편면에 두께, 예컨대 18㎛의 Cu배선층 (12)이, 접착제(11b)로 접착된 동박(銅箔)의 포토에칭처리 등에 의해 형성되어 있다.
또, 이 Cu배선층(12)의 단부가 디바이스 홀(11a)로 돌출하여 내부리드(12a)군(群)을 구성하고 있다. 더욱이, 내부리드(12a)의 선단부(先端部)에는 전극단자와의 접속을 용이하게 하기 위해, Au(금) 등의 도금(도시를 생략)이 실시되어 있다.
그리고, 이러한 구성의 인터포저(예컨대, TAB 테이프)의 상기 디바이스 홀(11a)내에는 절연성 수지 필름(11)의 두께보다도 얇은(따라서, 인터포저의 두께보다도 얇은) 실리콘칩(13)이 수납되어 있다. 즉, 각 변이 디바이스 홀(11a)의 대응하는 변보다 작고, 두께 예컨대 50㎛의 실리콘칩(13)이 페이스업(face up)으로 배치되어 디바이스 홀(11a)내에 매립되어 있으며, 이 실리콘칩(13)의 각 전극단자와 내부리드(12a)가 가열·가압에 의해 접합(ILB)되어 있다.
인터포저는, TAB 테이프 이외에 플렉시블(flexible) 기판이나 리지드(rigid) 기판(예컨대, FR-4)을 사용해도 좋다. 또, 인터포저와 칩의 접속은 범프부착의 빔리드(beam lead) 또는 와이어 본딩을 이용해도 좋다.
이와 같이, 디바이스 홀(11a) 내에 매립된 실리콘칩(13)의 전극단자 형성면 및 전극단자와 내부리드(12a)의 접합부의 외측에는 밀봉수지층(14)이 형성되어 있다. 또, Cu배선층(12)에는 접속용 랜드(15)가 접속되어 있다.
이와 같은 구조의 박형 패키지는, 패키지 총두께가 예컨대 200㎛로 아주 얇고, 이 박형 패키지를 칩면에 수직방향으로 적층하는 경우에 있어서, 본 실시형태에서는 도 1에 나타낸 바와 같이 적층하는 상하단의 패키지를 서로 맞대게 하여(즉, 패키지를 표면과 이면을 반대로 하여) 적층한다.
구체적으로는, 동 기능의 패키지를 표면과 이면을 반대로 하여 적층하고, 또 동 전위의 핀을 평면상에서는 동일한 위치에 도출하기 위해, 각 단의 실리콘칩 (13) 및 인터포저는 모두 미러(mirror) 대칭(도 3 참조)의 것을 준비한다. 또한, 실리콘칩 및 배선중 어느 하나에만 대응하는 것도 가능하다.
그리고, 실장기판(16)상에 도 1에 나타낸 바와 같이 적층하는 상하단의 패키지를 서로 맞대게 하여 쌓아 위치정합한다. 그러면, 각 단의 접속용 랜드(15)의 홀이 실장기판(16) 표면상의 실장배선층(17)까지 관통한 상태로 된다. 이 상태에서, 당해 관통홀에 도전성 접착제(15a)를 매립경화시켜, 각 단 패키지의 접속용 랜드(15)와 실장기판(16)의 실장배선층(17)을 전기적으로 접속하면, 도 1에 나타낸 바와 같은 구조의 반도체장치가 완성된다.
또, 패키지를 적층하는 목적의 하나로서, 예컨대 메모리의 용량을 증대시키는 것을 들 수 있다. 이 경우, 전체 핀이 동 전위에서는 동일한 동작으로 되어 의미가 없기 때문에, 일부 핀에 전원전압을 가하는가의 여부로 박형 실리콘칩(13)의 어드레스를 선택하고, 적층한 각 박형 실리콘칩(13)이 독립하여 동작하도록 구성한다.
이를 실현하기 위해, 전원전압의 인가를 선택하는(인가하거나 그렇지 않거나) 핀에는 미리 배선을 해 두고, 도 5의 CT에 나타낸 바와 같이 인가하지 않은 핀의 인터포저상의 배선층(12)을 적층 직전에 뚫어 단선(斷線)시키도록 한다. 그 결과, 본 실시형태와 같이 패키지를 4단으로 적층한 경우에는, 전원전압의 인가를 선택하는 핀을 2개 설정하여 두고, 이에 대응하는 배선층(12)의 단선처리에 있어서, 단선한 경우를 "0", 단선하지 않은 경우를 "1"로 하면, 각 단의 패키지에 각각 "0, 0", "0, 1", "1, 0", "1, 1"의 어드레스 데이터를 설정할 수 있다.
또, 적층 직전에 배선층(12)을 뚫어 단선시키기 때문에, 패키지의 제조단계에서는 1종류의 패키지로서 취급할 수 있다.
본 실시형태는, 상술한 바와 같은 박형 패키지의 적층구조를 채용하기 때문에, 다음과 같은 이점이 있다.
삭제
(1) 본 실시형태의 반도체장치에서는 50㎛ 정도의 박형 실리콘칩을 탑재한 200㎛ 이하의 박형 패키지를 적층했기 때문에, 집적도가 현저하게 향상되고, 예컨대 디지털 카메라의 미디어 카드에 적용하면, 소형이어도 메모리 용량이 큰 미디어 카드를 실현할 수 있다. 또, 이 이점을 알맞게 실현하기 위해서는 박형 실리콘칩 (13)의 두께는 30㎛~120㎛ 범위내이면 좋고, 반도체 패키지의 두께는 박형 실리콘칩 두께의 4배 이내로 설정하면 좋다.
(2) 본 실시형태의 반도체 패키지에서는 인터포저보다도 얇은 실리콘칩(13)을 사용했기 때문에, 칩 에지(edge)에 내부리드(12a)가 접촉하여 발생하는 리크에 의한 불량을 방지할 수 있다.
다음으로, 도 1에 나타낸 박형 실리콘칩(13)의 제조방법에 대해 설명한다.
이 박형 실리콘칩(13)의 제조방법은, 반도체소자가 형성된 웨이퍼의 다이싱 라인(dicing line)을 따라 상기 반도체소자의 형성면측으로부터 완성시의 실리콘칩의 두께보다도 깊은 홈을 형성하는 홈형성공정과, 상기 웨이퍼에서의 반도체소자의 형성면상에 유지용의 시트를 부착하는 시트부착공정, 상기 웨이퍼의 이면을 상기 완성시의 실리콘칩의 두께까지 연삭(硏削) 및 연마하는 연삭·연마공정 및, 웨이퍼를 각각의 실리콘칩으로 분리하는 실리콘칩 분리공정으로 이루어진다. 이하, 이 박형 실리콘칩(13)의 제조방법을 도 6의 (a), (b), (c) 및 도 7을 참조하여 구체적으로 설명한다.
먼저, 홈형성공정에서는 도 6의 (a)에 나타낸 바와 같이 반도체소자가 형성된 웨이퍼(21)를 패턴형성면(21')측을 위로 하여 다이싱장치의 작업테이블(23)에 흡착고정한다. 그리고, 다이싱용 블레이드(blade; 24)를 회전시키고, 완성시의 실리콘칩의 두께, 예컨대 50㎛보다도 적어도 5㎛ 정도 깊은 홈(22)을 형성한다.
다음의 시트부착공정에서는, 도 6의 (b)에 나타낸 바와 같이 플랫링(flat ring; 25)을 표면보호 테이프(26)에 부착하고, 이 표면보호 테이프(26)의 주름 등을 제거한 상태에서 홈(22)을 형성한 웨이퍼(21)의 패턴형성면(21')을 표면보호 테이프(26)의 접착제측에 부착고정한다.
이어지는 연삭·연마공정에서는, 예컨대 인필드 연삭법을 이용하여 웨이퍼 (21)의 이면을 삭제한다. 즉, 도 6의 (c)에 나타낸 바와 같이 플랫링(25)과 표면보호 테이프(26)로 유지된 웨이퍼(21)를 연삭장치의 작업테이블(27)에 흡착고정한다. 그리고, 작업테이블(21)과 지석(砥石; 28)을 회전시키고, 지석(28)을 눌러대면서 웨이퍼(21)의 이면을 연삭한다. 상기 웨이퍼(21)의 이면을 홈(22)에 도달시킬 때까지 연삭하면, 웨이퍼(21)는 각각의 실리콘칩으로 분할된다. 이 연삭 및 연마량은 완성시의 실리콘칩의 두께(예컨대, 50㎛)를 고려하여 설정된다.
그리고, 실리콘칩 분리공정에서는 도 7에 나타낸 바와 같이, 분할된 각각의 실리콘칩(13)이 접착고정되어 있는 플랫링(25)을 다이본딩(die bonding)장치에 설치하고, 픽업 니들(pickup needle) 등의 툴(tool; 30)을 이용하여 표면보호 테이프(26) 넘어 패턴형성면(22) 아래쪽으로 압력을 가한다. 그러면, 실리콘칩(13)이 표면보호 테이프(26)로부터 박리된다. 이렇게 해서, 예컨대 50㎛ 두께의 박형 실리콘칩(13)이 완성되고, 이 박형 실리콘칩(13)은 상기 도 2에 나타낸 본 실시형태의 반도체 패키지에 사용되게 된다.
다음으로, 도 8의 (a), (b), (c)를 참조하여 상기 도 2에 나타낸 박형 패키지의 제조방법에 대해 설명한다.
먼저, 도 8의 (a)에 나타낸 바와 같이, 중앙부에 디바이스 홀(11a)을 갖춘 두께 75㎛의 절연성 수지 필름(예컨대, 폴리이미드수지 필름; 11)의 편면에 두께 18㎛의 Cu배선층(12)이 동박의 포토에칭 등에 의해 형성된 인터포저를 준비한다. 여기에서, 내부리드(12a)를 구성하는 Cu배선층(12)의 단부는 디바이스 홀(11a)측에 돌출한 형상을 이루고, 더욱이 내부리드(12a)의 선단부는 전극단자와의 접속을 용이하게 하기 위해 Au도금을 실시해 둔다. 또, 절연성 수지 필름(11)의 두께는 예컨대 75㎛, Cu배선층(12)의 두께는 예컨대 18㎛로 한다.
다음으로, 도 8의 (b)에 나타낸 바와 같이, 상기의 인터포저를 테이블에 얹고, 디바이스 홀(11a)내에 페이스업으로 상기 박형 실리콘칩(13)을 탑재한다. 이에 따라, 실리콘칩(13)의 이면과 인터포저의 이면의 위치가 일치한다. 그리고, 이 실리콘칩(13)의 각 전극단자와 내부리드(12a)를 본딩툴(40)을 사용하여 싱글포인트 본딩법에 의해 접합한다.
이어지는 공정에서는, 이와 같이 디바이스 홀(11a)내에 탑재된 실리콘칩(13)의 전극단자 형성면 및 전극단자와 내부리드(12a)의 접합부의 외측 주변부분을 수지밀봉한다.
그를 위해, 먼저 스크린 인쇄법을 이용하여 밀봉수지(14)를 도포한다. 구체적으로는, 도 8의 (c)에 나타낸 바와 같이 전(前)공정에서 실리콘칩(13)이 탑재된 인터포저상에 상기 수지밀봉부분에 대응한 형상으로 패터닝된 금속마스크(스텐슬 (stencil) 스크린; 50)를 세트한다. 그리고, 이 상태에서 상부로부터 액상의 밀봉수지(14)를 도포한 후, 금속마스크(50)면 전체에 대해 스퀴즈(squeeze; 51)를 이동함으로써 금속마스크(50)를 통해 밀봉수지(14)를 문지르기 시작한다. 그 결과, 밀봉수지(14)는 금속마스크(50)를 통과해 인터포저의 상기 소망하는 장소에 전사(轉寫)된다.
이어서, 액상의 밀봉수지(14)를 경화시키기 위해 가열처리(큐어(cure))를 행한다. 이 때의 큐어조건으로서는, 예컨대 100℃의 분위기내에서 1시간, 그 후 재차 160℃의 분위기내에서 2시간으로 한다. 이에 따라, 액상의 밀봉수지(14)가 경화되고, 두께 예컨대 50㎛의 실리콘칩(13)이 페이스업으로 배치되어 디바이스 홀(11a)내에 매립된 상태로 된다.
이 단계에서는 연속 테이프의 인터포저상에 패키지가 연속하여 형성된 상태로 있기 때문에, 이를 각각의 패키지로 잘라내면 도 2의 구조의 박형 패키지가 완성된다.
본 실시형태에서는, 수지밀봉에 스크린 인쇄법을 이용했지만, 예컨대 포팅 (potting)법이나 라미네이트(laminate)법이어도 좋다.
제2실시형태
도 9는 본 발명의 제2실시형태에 따른 반도체장치의 단면구조도이고, 도 10은 도 9의 반도체장치에 스택탑재된 반도체 패키지 단체의 단면구조도이다.
먼저, 도 10에 있어서, 이 반도체 패키지는 Cu배선층(61)을 갖춘 인터포저 (60)와 박형 실리콘칩(13; 제1실시형태에서 사용한 것과 동일)의 전극부를 이방성 도전막(62)을 이용하여 전기적 및 기계적으로 접속한 구조로 되어 있다. 구체적으로는, 인터포저로서 Cu배선층(61)이 편면에 배치된 절연성 수지 필름(예컨대, 폴리이미드수지 필름; 60)을 구비하고 있다. Cu배선층(61)의 두께는 예컨대 18㎛, 절연성 수지 필름(60)의 두께는 예컨대 75㎛로 되어 있다.
이러한 구성의 인터포저(예컨대, TAB테이프; 60)의 중앙부에는 두께가, 예컨대 50㎛인 박형 실리콘칩(13)이 탑재되어 있다. 즉, 인터포저(60)의 Cu배선층(61)과 박형 실리콘칩(13)의 Au(금)범프(13a)가 ACF수지 등의 이방성 도전막(62)에 의해 플립칩(flip chip)구조로 접속되어 있다. 인터포저(60)의 Cu배선층(61)은 박형 실리콘칩(13)의 외측으로 도출되어 접속용 랜드(61a)가 형성되어 있다.
이와 같은 구조의 반도체 패키지는 다음과 같이 하여 제조한다.
다음으로, 도 11의 (a), (b), (c), (d)를 참조하여 상기 도 10에 나타낸 박형 패키지의 제조방법에 대해 설명한다.
먼저, 도 11의 (a)에 나타낸 바와 같이, 인터포저로서 두께가 예컨대 75㎛ 정도의 테이프형상의 절연성 수지 필름(예컨대, 폴리이미드수지 필름; 60)을 사용하고, 그 표면상에 두께 18㎛의 Cu배선층(61)을, 예컨대 포토에칭법을 이용하여 패터닝한다.
다음의 공정에서는, 도 11의 (b)에 나타낸 바와 같이 전(前)공정의 Cu배선층 (61)의 패터닝에 있어서 형성된 칩 탑재용의 개구부(60')에 접속용 수지인 ACF수지(62; 혹은 ACP수지여도 좋다)를 포팅법 등에 의해 도포한다.
이어지는 공정에서는, 도 11의 (c)에 나타낸 바와 같이 인터포저(60)측의 Cu배선층(61)과 박형 실리콘칩(13)측의 Au범프(13a)의 위치정합을 행하고, 열압착하여 박형 실리콘칩(13)을 인터포저(60)상에 탑재한다.
이 단계에서는, 연속 테이프형상의 인터포저(60)상에 패키지가 연속하여 형성된 상태로 있기 때문에, 도 11의 (d)에 나타낸 바와 같이 각각의 패키지로 잘라내면 도 10에 나타낸 본 실시형태의 박형 패키지가 완성된다.
그리고, 이와 같은 구조의 반도체 패키지를 페이스다운(face down)으로 적층하여 도 9에 나타낸 반도체장치를 실현한다.
본 실시형태의 박형 패키지를 적층할 때, 패키지로서 강도가 약한 부분을 보충하기 위해 상하단의 패키지를 상호 어긋나게 하여(상호 이동시켜) 적층한다. 즉, 상하간의 소정의 동 전위의 핀(예컨대, Cu배선층(61)에 Au도금을 실시한 패드)은 어긋난 상태에서 각각 상하로 접속한다. 이 핀 사이의 접속은, 박형 실리콘칩(13)의 외측으로 도출된 Cu배선층(61)의 접속용 랜드(61a)에, 예컨대 땜납 등의 도전체(63)를 설치하여 행한다.
본 실시형태와 같은 적층구조에서는, 상기 제1실시형태의 적층구조와 같이 미러 대칭의 2종의 패키지를 준비할 필요가 없게 된다.
제3실시형태
도 12의 (a) 및 (b)는 본 발명의 제3실시형태에 따른 반도체장치의 구조를 나타낸 도면으로, 도 12의 (a)는 그 적층단면도이고, (b)는 측면도이다.
본 실시형태의 반도체장치에 스택탑재하는 반도체 패키지는, 상기 제2실시형태와 마찬가지로 Cu배선층(61)을 갖춘 인터포저(60)와 박형 실리콘칩(13)의 전극부가 이방성 도전막(62)을 이용하여 플립칩구조로 접속되어 있다. 더욱이, 인터포저 (60)의 Cu배선층(61)이 실리콘칩(13)의 외측으로 도출되어 외부리드(61b)를 구성하고 있다.
본 실시형태의 적층구조도, 패키지로서 강도가 약한 부분을 보충하기 위해, 상하단의 패키지를 어긋나게 하여 적층한다. 그 결과, 도 12의 (b)에 나타낸 바와 같이 상하단의 패키지로부터 각각 도출된 외부리드(61b)가 실장기판(64)상에 각각 어긋나게 실장된다.
본 실시형태와 같은 적층구조에서도, 상기 제1실시형태의 적층구조와 같이 미러 대칭의 2종의 패키지를 준비할 필요가 없게 된다.
또한, 본 발명은 도시한 실시형태에 한정되지 않고 여러 가지 변형이 가능하다. 그 변형례로서, 예컨대 다음과 같은 것이 있다.
(1) 제2실시형태 구조의 반도체 패키지(도 10)를 이용하여 제1실시형태의 적층구조, 즉 박형 패키지 표면을 표리반대로 하여 적층하고, 소정의 전극을 각각 전기적으로 접속한 구조를 실현하는 것도 가능하다.
(2) 제1실시형태 구조의 반도체 패키지(도 2)를 이용하여 제2실시형태의 적층구조, 즉 패키지의 위치를 평면방향으로 어긋나게 하여 적층하고, 소정의 전극을 각각 전기적으로 접속한 구조를 실현하는 것도 가능하다.
또한, 이들 변형례 및 상기 제2와 제3실시형태에 있어서, 상기 제1실시형태와 마찬가지로(도 5 참조) 전기적으로 접속하지 않은 예정된 전극에 대응한 Cu배선층을 적층전에 패키지의 상태에서 절단함으로써 칩선택을 행한다.
이상 상세히 설명한 바와 같이 본 발명에 의하면, 집적도를 현저히 향상시킬 수 있어, 예컨대 디지털 카메라의 미디어 카드에 적용하면, 소형이어도 메모리 용량이 큰 미디어 카드를 실현할 수 있다.
또, 본 발명에 의하면, 적층한 상태에서의 강도를 증대시킬 수 있고, 구부림방향의 하중에 대해 패키지의 약한 부분의 보강을 행하는 것이 가능하게 되어 패키지 쪼개짐을 방지할 수 있다.
또, 본 발명에 의하면, 인터포저보다도 얇은 실리콘칩을 사용했기 때문에, 칩 에지에 내부리드가 접촉하여 발생하는 리크에 의한 불량을 방지할 수 있다.
또, 본 발명에 의하면, 반도체 패키지는 전기적으로 접속하지 않은 전극에 대응한 배선층을 적층전에 패키지의 상태에서 절단하도록 했기 때문에, 적층한 반도체 패키지의 칩선택의 배선을 행하는 것이 가능하게 되어, 적층한 박형 실리콘칩을 독립하여 동작시킬 수 있다.
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  11. (a) 그 표면에 거의 수직인 모노토닉 측벽을 따라 그 중앙부를 관통하는 제1디바이스 홀을 갖춘 제1절연성 기판과,
    (b) 상기 제1절연성 기판의 표면에 배치된 제1배선층,
    (c) 상기 제1절연성 기판보다 더 얇고, 제1본딩 패드를 갖춘 반도체칩,
    (d) 대응하는 상기 제1배선층에 상기 제1본딩 패드의 적어도 일부를 접속하기 위한 제1내부접합도체,
    (e) 상기 제1배선층에 접속된 제1접속용 랜드,
    (f) 그 표면에 거의 수직인 모노토닉 측벽을 따라 그 중앙부를 관통하는 제2디바이스 홀을 갖추고, 상기 제1절연성 기판 위에 배치된 제2절연성 기판,
    (g) 상기 제2절연성 기판의 표면에 배치된 제2배선층,
    (h) 상기 제2절연성 기판보다 더 얇고, 제2본딩 패드를 갖춘 제2반도체칩,
    (i) 대응하는 상기 제2배선층에 상기 제2본딩 패드의 적어도 일부를 접속하기 위한 제2내부접합도체 및,
    (j) 상기 제2배선층에 접속되고, 상기 제1접속용 랜드에 전기적으로 접속된 제2접속용 랜드를 구비하고,
    상기 제1반도체칩은, 그 저부가 상기 제1절연성 기판의 저면으로 분출되고, 또한 상기 제1반도체칩의 상면이 상기 제1절연성 기판에 직접 접촉하지 않도록 구성된 상기 제1디바이스 홀내에 배치되며,
    상기 제2반도체칩은, 그 저부가 상기 제2절연성 기판의 저면으로 분출되고, 또한 상기 제2반도체칩의 상면이 상기 제2절연성 기판에 직접 접촉하지 않도록 구성된 상기 제2디바이스 홀내에 배치되어 있는 것을 특징으로 하는 멀티칩 모듈.
  12. 제11항에 있어서, 상기 제1디바이스 홀의 측벽과, 그 저부가 상기 제1절연성 기판의 저면으로 분출되도록 구성된 상기 제1반도체칩 사이의 갭에 충전된 제1밀봉수지를 더 구비한 것을 특징으로 하는 멀티칩 모듈.
  13. 제12항에 있어서, 상기 제2디바이스 홀의 측벽과, 그 저부가 상기 제2절연성 기판의 저면으로 분출되도록 구성된 상기 제2반도체칩 사이의 갭에 충전된 제2밀봉수지를 더 구비한 것을 특징으로 하는 멀티칩 모듈.
  14. 제11항에 있어서, 상기 제1절연성 기판에 있어서, 상기 제1접속용 랜드 바로 아래에 형성된 제1관통홀과,
    상기 제2절연성 기판에 있어서, 상기 제2접속용 랜드 바로 아래에 형성된 제2관통홀을 더 구비한 것을 특징으로 하는 멀티칩 모듈.
  15. 제14항에 있어서, 상기 제1관통홀의 각각에 매립된 제1스터드 도체와,
    상기 제1스터드 도체에 전기적으로 접속된 패키지 배선을 갖춘 MCM 기판을 더 구비한 것을 특징으로 하는 멀티칩 모듈.
  16. 제15항에 있어서, 상기 제2관통홀내에 매립된 제2스터드 도체와,
    그 중앙부를 관통하는 제3디바이스 홀을 갖추고, 상기 제2절연성 기판 위에 배치된 제3절연성 기판,
    상기 제3절연성 기판의 표면에 배치된 제3배선층,
    상기 제3절연성 기판보다 더 얇고, 제3본딩 패드를 갖춘 제3반도체칩,
    대응하는 상기 제3배선층에 상기 제3본딩 패드의 적어도 일부를 접속하기 위한 제3내부접합도체,
    상기 제3배선층에 접속되고, 상기 제2접속용 랜드에 전기적으로 접속된 제3접속용 랜드,
    상기 제3절연성 기판에 있어서, 상기 제3접속용 랜드 바로 아래에 형성된 제3관통홀 및,
    상기 제3관통홀내에 매립되고, 상기 제2스터드 도체에 전기적으로 접속된 제3스터드 도체를 더 구비하고,
    상기 제3반도체칩은, 그 저부가 상기 제3절연성 기판의 저면으로 분출되도록 상기 제3디바이스 홀내에 배치되어 있는 것을 특징으로 하는 멀티칩 모듈.
  17. 제11항에 있어서, 상기 제1 및 제2배선층은 상기 제1 및 제2절연성 기판 표면에 각각 미러 대칭 형태로 배치되어 있는 것을 특징으로 하는 멀티칩 모듈.
  18. 제16항에 있어서, 상기 제2 및 제3배선층은 상기 제2 및 제3절연성 기판 표면에 각각 미러 대칭 형태로 배치되어 있는 것을 특징으로 하는 멀티칩 모듈.
  19. 제16항에 있어서, 상기 제2 및 제3반도체칩은 그 저면이 서로 접촉하고 있는 것을 특징으로 하는 멀티칩 모듈.
  20. 제11항에 있어서, 상기 제2절연성 기판은 상기 제1절연성 기판과 평행한 면을 따라 상기 제2절연성 기판의 에지가 상기 제1반도체 칩과 겹치지 않는 소정 거리만큼 이동되어 있는 것을 특징으로 하는 멀티칩 모듈.
  21. 제16항에 있어서, 상기 제3절연성 기판은 상기 제2절연성 기판과 평행한 면을 따라 상기 제3절연성 기판의 에지가 상기 제2반도체 칩과 겹치지 않는 소정 거리만큼 이동되어 있는 것을 특징으로 하는 멀티칩 모듈.
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  24. (a) 제1본딩 패드를 갖춘 제1반도체칩을 10㎛∼150㎛의 두께로 박형화하고, 제2본딩 패드를 갖춘 제2반도체칩을 10㎛∼150㎛의 두께로 박형화하는 단계와,
    (b) MCM 기판의 주면에 패키지 배선을 묘사하는 단계,
    (c) 제1접속용 랜드 및 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 제1디바이스 홀을 갖춘 제1절연성 기판과, 제2접속용 랜드 및 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 제2디바이스 홀을 갖춘 제2절연성 기판을 준비하는 단계,
    (d) 상기 제1접속용 랜드에 접속되도록 상기 제1절연성 기판의 표면에 제1배선층을 묘사하는 단계,
    (e) 상기 제2접속용 랜드에 접속되도록 상기 제2절연성 기판의 표면에 제2배선층을 묘사하는 단계,
    (f) 그 저부가 상기 제1 및 제2절연성 기판의 저면으로 분출되고 또한 상기 제1 및 제2반도체칩의 상면이 상기 제1 및 제2절연성 기판에 직접 접촉하지 않도록 구성된 상기 제1 및 제2디바이스 홀에 있어서 각각 상기 제1 및 제2반도체칩을 탑재하도록 테이블상에 상기 제1 및 제2절연성 기판을 배치하는 단계,
    (g) 제1내부접합도체를 통해 적어도 상기 제1본딩 패드의 일부를 대응하는 상기 제1배선층에 접속하는 단계,
    (h) 제2내부접합도체를 통해 상기 제2본딩 패드를 대응하는 상기 제2배선층에 접속하는 단계,
    (i) 상기 제1반도체칩과 상기 제1내부접합도체를 수지로 밀봉하고, 상기 제2반도체칩과 상기 제2내부접합도체를 수지로 밀봉하는 단계,
    (j) 상기 패키지 배선을 상기 제1접속용 랜드에 전기적으로 접속하도록 상기 MCM 기판상에 상기 제1절연성 기판을 탑재하는 단계 및,
    (k) 상기 제1접속용 랜드를 상기 제2접속용 랜드에 전기적으로 접속하도록 상기 제1절연성 기판상에 상기 제2절연성 기판을 탑재하는 단계를 구비한 것을 특징으로 하는 멀티칩 모듈의 제조방법.
  25. 제24항에 있어서, 상기 제1배선층중 적어도 하나 또는 상기 제2배선층중 적어도 하나를 절단하는 단계를 더 구비한 것을 특징으로 하는 멀티칩 모듈의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492719B2 (en) * 1999-07-30 2002-12-10 Hitachi, Ltd. Semiconductor device
TW472330B (en) * 1999-08-26 2002-01-11 Toshiba Corp Semiconductor device and the manufacturing method thereof
JP2001077501A (ja) * 1999-09-03 2001-03-23 Seiko Epson Corp フレキシブル配線基板、電気光学装置および電子機器
US6608258B1 (en) * 1999-11-18 2003-08-19 Nortel Networks Limited High data rate coaxial interconnect technology between printed wiring boards
JP2001185566A (ja) * 1999-12-22 2001-07-06 Nec Corp 液状樹脂による樹脂封止装置及び樹脂封止方法
JP2001185578A (ja) 1999-12-24 2001-07-06 Toshiba Corp 半導体装置
JP4251421B2 (ja) * 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
US6528870B2 (en) * 2000-01-28 2003-03-04 Kabushiki Kaisha Toshiba Semiconductor device having a plurality of stacked wiring boards
KR100335717B1 (ko) * 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
JP2001257307A (ja) * 2000-03-09 2001-09-21 Sharp Corp 半導体装置
US6900534B2 (en) * 2000-03-16 2005-05-31 Texas Instruments Incorporated Direct attach chip scale package
JP2002009236A (ja) * 2000-06-21 2002-01-11 Shinko Electric Ind Co Ltd 多層半導体装置及びその製造方法
JP2002026242A (ja) * 2000-07-10 2002-01-25 Shinko Electric Ind Co Ltd 半導体装置
EP1318546A4 (en) * 2000-07-19 2007-08-08 Shindo Company Ltd SEMICONDUCTOR COMPONENT
US6472758B1 (en) * 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
JP4361670B2 (ja) * 2000-08-02 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
JP2002110806A (ja) * 2000-09-29 2002-04-12 Rohm Co Ltd Ｉｃチップおよび半導体装置
JP4447143B2 (ja) * 2000-10-11 2010-04-07 新光電気工業株式会社 半導体装置及びその製造方法
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
US6707135B2 (en) * 2000-11-28 2004-03-16 Texas Instruments Incorporated Semiconductor leadframe for staggered board attach
JP3798620B2 (ja) * 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
JP2002184937A (ja) * 2000-12-18 2002-06-28 Shinko Electric Ind Co Ltd 半導体装置の実装構造
US6503776B2 (en) * 2001-01-05 2003-01-07 Advanced Semiconductor Engineering, Inc. Method for fabricating stacked chip package
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
JP4586273B2 (ja) * 2001-01-15 2010-11-24 ソニー株式会社 半導体装置構造
JP2002231885A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
JP2002359346A (ja) * 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
US6881593B2 (en) * 2001-05-31 2005-04-19 The Johns Hopkins University Semiconductor die adapter and method of using
KR100488412B1 (ko) * 2001-06-13 2005-05-11 가부시키가이샤 덴소 내장된 전기소자를 갖는 인쇄 배선 기판 및 그 제조 방법
US20030006494A1 (en) * 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
US6831370B2 (en) * 2001-07-19 2004-12-14 Micron Technology, Inc. Method of using foamed insulators in three dimensional multichip structures
DE10134648A1 (de) * 2001-07-20 2002-10-10 Infineon Technologies Ag Anordnung aus gestapelten elektronischen Bauteilen und Verfahren zur Herstellung der Anordnung
US6790710B2 (en) * 2002-01-31 2004-09-14 Asat Limited Method of manufacturing an integrated circuit package
US20030057544A1 (en) * 2001-09-13 2003-03-27 Nathan Richard J. Integrated assembly protocol
US6613606B1 (en) * 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
US6528351B1 (en) 2001-09-24 2003-03-04 Jigsaw Tek, Inc. Integrated package and methods for making same
US20030059976A1 (en) * 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
US6916682B2 (en) * 2001-11-08 2005-07-12 Freescale Semiconductor, Inc. Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing
US6486549B1 (en) * 2001-11-10 2002-11-26 Bridge Semiconductor Corporation Semiconductor module with encapsulant base
JP2003179099A (ja) * 2001-12-12 2003-06-27 Toshiba Corp 半導体装置およびその製造方法
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
WO2003067656A1 (fr) 2002-02-06 2003-08-14 Ibiden Co., Ltd. Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur
US20030153119A1 (en) * 2002-02-14 2003-08-14 Nathan Richard J. Integrated circuit package and method for fabrication
SG115456A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
US6975035B2 (en) * 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
SG115459A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
SG121707A1 (en) * 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
SG115455A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
US7046522B2 (en) * 2002-03-21 2006-05-16 Raymond Jit-Hung Sung Method for scalable architectures in stackable three-dimensional integrated circuits and electronics
US6903458B1 (en) 2002-06-20 2005-06-07 Richard J. Nathan Embedded carrier for an integrated circuit chip
US6940154B2 (en) * 2002-06-24 2005-09-06 Asat Limited Integrated circuit package and method of manufacturing the integrated circuit package
CN100401485C (zh) * 2002-06-26 2008-07-09 威宇科技测试封装有限公司 一种能提高多芯片封装合格率的封装方法
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US7049691B2 (en) * 2002-10-08 2006-05-23 Chippac, Inc. Semiconductor multi-package module having inverted second package and including additional die or stacked package on second package
KR100480437B1 (ko) * 2002-10-24 2005-04-07 삼성전자주식회사 반도체 칩 패키지 적층 모듈
KR20040045696A (ko) * 2002-11-25 2004-06-02 주식회사 하이닉스반도체 반도체 패키지 제조 방법
TW569416B (en) * 2002-12-19 2004-01-01 Via Tech Inc High density multi-chip module structure and manufacturing method thereof
US7253510B2 (en) * 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
US20040160742A1 (en) * 2003-02-14 2004-08-19 Weiss Roger E. Three-dimensional electrical device packaging employing low profile elastomeric interconnection
KR100498488B1 (ko) * 2003-02-20 2005-07-01 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
JP3680839B2 (ja) * 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US7229201B2 (en) * 2003-03-26 2007-06-12 Optim Inc. Compact, high-efficiency, high-power solid state light source using a single solid state light-emitting device
US7102217B2 (en) * 2003-04-09 2006-09-05 Micron Technology, Inc. Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same
JP3912318B2 (ja) * 2003-05-02 2007-05-09 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法
US20040262728A1 (en) * 2003-06-30 2004-12-30 Sterrett Terry L. Modular device assemblies
CN1577819A (zh) * 2003-07-09 2005-02-09 松下电器产业株式会社 带内置电子部件的电路板及其制造方法
US6983359B2 (en) * 2003-08-13 2006-01-03 Via-Cyrix, Inc. Processor and method for pre-fetching out-of-order instructions
US20050035441A1 (en) * 2003-08-15 2005-02-17 Kwanghak Lee Integrated circuit stack with partially etched lead frames
US7180165B2 (en) * 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly
DE10345391B3 (de) * 2003-09-30 2005-02-17 Infineon Technologies Ag Verfahren zur Herstellung eines Multi-Chip-Moduls und Multi-Chip-Modul
US8970049B2 (en) * 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
JP4103796B2 (ja) * 2003-12-25 2008-06-18 沖電気工業株式会社 半導体チップパッケージ及びマルチチップパッケージ
US7262507B2 (en) * 2003-12-26 2007-08-28 Nec Electronics Corporation Semiconductor-mounted device and method for producing same
JP3950868B2 (ja) * 2004-04-28 2007-08-01 エルピーダメモリ株式会社 半導体装置及びその製造方法
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US8552551B2 (en) * 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US20050258527A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US7208346B2 (en) * 2004-06-14 2007-04-24 David Lee Methods of forming interposers on surfaces of dies of a wafer
US7744802B2 (en) * 2004-06-25 2010-06-29 Intel Corporation Dielectric film with low coefficient of thermal expansion (CTE) using liquid crystalline resin
US7250684B2 (en) * 2004-06-30 2007-07-31 Intel Corporation Circular wire-bond pad, package made therewith, and method of assembling same
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
KR101078717B1 (ko) * 2004-07-20 2011-11-02 주식회사 하이닉스반도체 칩 스택 패키지
KR100688501B1 (ko) * 2004-09-10 2007-03-02 삼성전자주식회사 미러링 구조를 갖는 스택 ｂｏｃ 패키지 및 이를 장착한양면 실장형 메모리 모듈
JP2006120935A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20060267174A1 (en) * 2005-02-09 2006-11-30 William Macropoulos Apparatus and method using stackable substrates
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
US7160798B2 (en) * 2005-02-24 2007-01-09 Freescale Semiconductor, Inc. Method of making reinforced semiconductor package
US8238699B2 (en) * 2005-03-04 2012-08-07 Finisar Corporation Semiconductor-based optical transceiver
US20060202317A1 (en) * 2005-03-14 2006-09-14 Farid Barakat Method for MCP packaging for balanced performance
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7372141B2 (en) * 2005-03-31 2008-05-13 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
US7429787B2 (en) * 2005-03-31 2008-09-30 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate with exposed surfaces on upper and lower sides
JP4551255B2 (ja) * 2005-03-31 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
JP4237160B2 (ja) * 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
US7098073B1 (en) * 2005-04-18 2006-08-29 Freescale Semiconductor, Inc. Method for stacking an integrated circuit on another integrated circuit
US7196427B2 (en) * 2005-04-18 2007-03-27 Freescale Semiconductor, Inc. Structure having an integrated circuit on another integrated circuit with an intervening bent adhesive element
JP4400506B2 (ja) * 2005-04-28 2010-01-20 エルピーダメモリ株式会社 半導体装置及びその製造方法、並びに、回路基板の接続方法
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US20060270104A1 (en) * 2005-05-03 2006-11-30 Octavio Trovarelli Method for attaching dice to a package and arrangement of dice in a package
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7518224B2 (en) * 2005-05-16 2009-04-14 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US7746656B2 (en) * 2005-05-16 2010-06-29 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
JP4983049B2 (ja) * 2005-06-24 2012-07-25 セイコーエプソン株式会社 半導体装置および電子機器
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
JP5116268B2 (ja) * 2005-08-31 2013-01-09 キヤノン株式会社 積層型半導体装置およびその製造方法
WO2007029253A2 (en) * 2005-09-06 2007-03-15 Beyond Blades Ltd. 3-dimensional multi-layered modular computer architecture
KR100668858B1 (ko) 2005-09-07 2007-01-16 주식회사 하이닉스반도체 적층형 패키지 모듈 및 그 제조방법
US8067831B2 (en) * 2005-09-16 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with planar interconnects
US7352058B2 (en) * 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
US7511371B2 (en) * 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
JP2007266540A (ja) * 2006-03-30 2007-10-11 Elpida Memory Inc 半導体装置及びその製造方法
US7498667B2 (en) * 2006-04-18 2009-03-03 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US8164168B2 (en) * 2006-06-30 2012-04-24 Oki Semiconductor Co., Ltd. Semiconductor package
US7732912B2 (en) * 2006-08-11 2010-06-08 Tessera, Inc. Semiconductor chip packages and assemblies with chip carrier units
US7868440B2 (en) * 2006-08-25 2011-01-11 Micron Technology, Inc. Packaged microdevices and methods for manufacturing packaged microdevices
US20080054429A1 (en) * 2006-08-25 2008-03-06 Bolken Todd O Spacers for separating components of semiconductor device assemblies, semiconductor device assemblies and systems including spacers and methods of making spacers
KR100817073B1 (ko) * 2006-11-03 2008-03-26 삼성전자주식회사 휨방지용 보강부재가 기판에 연결된 반도체 칩 스택 패키지
US20080123318A1 (en) * 2006-11-08 2008-05-29 Atmel Corporation Multi-component electronic package with planarized embedded-components substrate
US20080160670A1 (en) * 2006-12-27 2008-07-03 Atmel Corporation Physical alignment features on integrated circuit devices for accurate die-in-substrate embedding
US8163600B2 (en) * 2006-12-28 2012-04-24 Stats Chippac Ltd. Bridge stack integrated circuit package-on-package system
US7508070B2 (en) * 2007-01-13 2009-03-24 Cheng-Lien Chiang Two dimensional stacking using interposers
US7800916B2 (en) * 2007-04-09 2010-09-21 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal stacked semiconductor chips, method of making same, electrical assembly utilizing same and information handling system utilizing same
US8421244B2 (en) 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
US7982137B2 (en) * 2007-06-27 2011-07-19 Hamilton Sundstrand Corporation Circuit board with an attached die and intermediate interposer
US20110024890A1 (en) * 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
MY154596A (en) * 2007-07-25 2015-06-30 Carsem M Sdn Bhd Thin plastic leadless package with exposed metal die paddle
KR20090033605A (ko) * 2007-10-01 2009-04-06 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
US7985628B2 (en) * 2007-12-12 2011-07-26 Stats Chippac Ltd. Integrated circuit package system with interconnect lock
US8084849B2 (en) * 2007-12-12 2011-12-27 Stats Chippac Ltd. Integrated circuit package system with offset stacking
US8536692B2 (en) * 2007-12-12 2013-09-17 Stats Chippac Ltd. Mountable integrated circuit package system with mountable integrated circuit die
US7781261B2 (en) * 2007-12-12 2010-08-24 Stats Chippac Ltd. Integrated circuit package system with offset stacking and anti-flash structure
DE102008005320A1 (de) * 2008-01-21 2009-07-23 Giesecke & Devrient Gmbh Kartenförmiger Datenträger
US8063474B2 (en) * 2008-02-06 2011-11-22 Fairchild Semiconductor Corporation Embedded die package on package (POP) with pre-molded leadframe
JP2009194143A (ja) * 2008-02-14 2009-08-27 Elpida Memory Inc 半導体装置
US20090243069A1 (en) * 2008-03-26 2009-10-01 Zigmund Ramirez Camacho Integrated circuit package system with redistribution
US9059074B2 (en) * 2008-03-26 2015-06-16 Stats Chippac Ltd. Integrated circuit package system with planar interconnect
CN101572261A (zh) * 2008-04-28 2009-11-04 鸿富锦精密工业（深圳）有限公司 芯片封装结构
US9293385B2 (en) * 2008-07-30 2016-03-22 Stats Chippac Ltd. RDL patterning with package on package system
US8043894B2 (en) * 2008-08-26 2011-10-25 Stats Chippac Ltd. Integrated circuit package system with redistribution layer
KR100997793B1 (ko) 2008-09-01 2010-12-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
KR101013563B1 (ko) * 2009-02-25 2011-02-14 주식회사 하이닉스반도체 스택 패키지
JP2010262992A (ja) * 2009-04-30 2010-11-18 Sanyo Electric Co Ltd 半導体モジュールおよび携帯機器
US7939369B2 (en) * 2009-05-14 2011-05-10 International Business Machines Corporation 3D integration structure and method using bonded metal planes
KR101078734B1 (ko) * 2009-07-07 2011-11-02 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법과, 이를 이용한 스택 패키지
US8390083B2 (en) * 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
US8698321B2 (en) * 2009-10-07 2014-04-15 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
US20110110061A1 (en) * 2009-11-12 2011-05-12 Leung Andrew Kw Circuit Board with Offset Via
US9407997B2 (en) 2010-10-12 2016-08-02 Invensense, Inc. Microphone package with embedded ASIC
US9165795B2 (en) * 2010-12-09 2015-10-20 Cypress Semiconductor Corporation High performance low profile QFN/LGA
DE102011100255B3 (de) * 2011-05-03 2012-04-26 Danfoss Silicon Power Gmbh Verfahren zum Herstellen eines Halbleiterbauelements
JP5673423B2 (ja) * 2011-08-03 2015-02-18 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
KR101887084B1 (ko) * 2011-09-22 2018-08-10 삼성전자주식회사 멀티-칩 반도체 패키지 및 그 형성 방법
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8896106B2 (en) * 2012-07-09 2014-11-25 Infineon Technologies Ag Semiconductor packages having multiple lead frames and methods of formation thereof
US8963335B2 (en) * 2012-09-13 2015-02-24 Invensas Corporation Tunable composite interposer
US20140168914A1 (en) * 2012-12-13 2014-06-19 Kabushiki Kaisha Toshiba Semiconductor device
JP2014187354A (ja) * 2013-02-21 2014-10-02 Ricoh Co Ltd デバイス、及びデバイスの作製方法
US9195929B2 (en) * 2013-08-05 2015-11-24 A-Men Technology Corporation Chip card assembling structure and method thereof
KR102161173B1 (ko) * 2013-08-29 2020-09-29 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
CN104576883B (zh) 2013-10-29 2018-11-16 普因特工程有限公司 芯片安装用阵列基板及其制造方法
US10049977B2 (en) * 2014-08-01 2018-08-14 Qualcomm Incorporated Semiconductor package on package structure and method of forming the same
CN107851586B (zh) * 2015-01-23 2021-07-06 维耶尔公司 到受体衬底的选择性微型器件转移
US9768108B2 (en) * 2015-02-20 2017-09-19 Qualcomm Incorporated Conductive post protection for integrated circuit packages
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
US10276541B2 (en) 2015-06-30 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D package structure and methods of forming same
US10892248B2 (en) 2016-12-20 2021-01-12 Intel Corporation Multi-stacked die package with flexible interconnect
US11869872B2 (en) 2021-08-05 2024-01-09 Institute of semiconductors, Guangdong Academy of Sciences Chip stack packaging structure and chip stack packaging method

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2876773B2 (ja) * 1990-10-22 1999-03-31 セイコーエプソン株式会社 プログラム命令語長可変型計算装置及びデータ処理装置
JP3547146B2 (ja) * 1991-06-10 2004-07-28 日本特殊陶業株式会社 集積回路用パッケージ
US5334857A (en) * 1992-04-06 1994-08-02 Motorola, Inc. Semiconductor device with test-only contacts and method for making the same
JPH07193184A (ja) * 1993-12-27 1995-07-28 Fujitsu Ltd マルチチップモジュールの製造方法及びマルチチップモジュール
US5418687A (en) * 1994-02-01 1995-05-23 Hewlett-Packard Company Wafer scale multi-chip module
JPH07335783A (ja) * 1994-06-13 1995-12-22 Fujitsu Ltd 半導体装置及び半導体装置ユニット
KR0147259B1 (ko) * 1994-10-27 1998-08-01 김광호 적층형 패키지 및 그 제조방법
JP2944449B2 (ja) 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US5657537A (en) * 1995-05-30 1997-08-19 General Electric Company Method for fabricating a stack of two dimensional circuit modules
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5874781A (en) * 1995-08-16 1999-02-23 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5798564A (en) * 1995-12-21 1998-08-25 Texas Instruments Incorporated Multiple chip module apparatus having dual sided substrate
US5656552A (en) * 1996-06-24 1997-08-12 Hudak; John James Method of making a thin conformal high-yielding multi-chip module
JP3176307B2 (ja) * 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JPH10270592A (ja) * 1997-03-24 1998-10-09 Texas Instr Japan Ltd 半導体装置及びその製造方法
JPH11145381A (ja) 1997-11-12 1999-05-28 Denso Corp 半導体マルチチップモジュール
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
US6051887A (en) * 1998-08-28 2000-04-18 Medtronic, Inc. Semiconductor stacked device for implantable medical apparatus
US6242279B1 (en) * 1999-06-14 2001-06-05 Thin Film Module, Inc. High density wire bond BGA

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