KR100615019B1 - 반도체 패키지, 멀티칩 모듈 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 적층상태에서의 강도를 높여 구부림 방향의 하중에 대해 쪼개짐의 발생을 방지할 수 있는 반도체 패키지, 이 반도체 패키지를 이용한 멀티칩 모듈 및 그 제조방법을 제공한다.
이를 위해, (a) 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 디바이스 홀을 갖춘 절연성 기판과, (b) 상기 절연성 기판의 표면에 배치된 배선층, (c) 상기 절연성 기판보다 더 얇고, 본딩 패드를 갖춘 반도체칩, (d) 대응하는 상기 배선층에 상기 본딩 패드의 적어도 일부를 접속하기 위한 내부접합도체 및, (e) 상기 배선층에 접속된 접속용 랜드를 구비하고, 상기 반도체칩은 그 저부가 상기 디바이스 홀에서 노출되어 저부 레벨이 상기 절연성 기판의 저면으로 분출되고 또한 상기 반도체칩의 상면이 상기 절연성 기판에 직접 접촉하지 않도록 상기 디바이스 홀내에 배치되어 있다.

Description

반도체 패키지, 멀티칩 모듈 및 그 제조방법 {SEMICONDUCTOR PACKAGE, MULTICHIP MODULE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 제1실시형태에 따른 반도체장치의 단면구조도이고,
도 2는 도 1의 반도체장치에 스택탑재된 반도체 패키지 단체의 단면구조도,
도 3은 제1실시형태의 반도체 패키지의 적층상태를 설명하기 위한 도면,
삭제
도 5는 제1실시형태의 반도체 패키지에 있어서, 실리콘칩의 어드레스를 선택하기 위한 구조를 나타낸 도면,
도 6은 박형 실리콘칩의 제조방법을 나타낸 공정도,
도 7은 도 6의 후속의 공정도,
도 8은 제1실시형태의 박형 패키지의 제조방법을 나타낸 공정도,
도 9는 본 발명의 제2실시형태에 따른 반도체장치의 단면구조도,
도 10은 도 9의 반도체장치에 스택탑재된 반도체 패키지 단체의 단면구조도,
도 11은 제2실시형태의 박형 패키지의 제조방법을 나타낸 공정도,
도 12는 본 발명의 제3실시형태에 따른 반도체장치의 구조를 나타낸 도면,
도 13은 종래의 반도체 패키지를 적층한 반도체장치의 단면구조도,
도 14는 일본 특원평 제10-63135호에 개시된 반도체장치의 개략 단면구성도 이다.
<도면의 주요부분에 대한 부호설명>
11 -- 절연성 수지 필름, 11a -- 디바이스 홀,
11b -- 접착제, 12 -- Cu배선층,
12a -- 내부리드, 13 -- 실리콘칩,
14 -- 밀봉수지층, 15 -- 접속용 랜드.
본 발명은 박형(薄型)의 반도체 칩을 탑재하는 박형의 반도체 패키지, 이 반도체 패키지를 적층(積層)한 멀티칩 모듈(MCM) 및 그 제조방법에 관한 것이다.
종래, 이 분야의 기술로서는, 예컨대 도 13에 나타낸 바와 같은 것이 있었다.
도 13은 종래의 반도체 패키지를 적층한 반도체장치의 단면구조도이다.
이 반도체장치는 높이 제약이 있는 스페이스에 TCP(Tape Carrier Package)를 2단으로 적층한 구조로 되어 있다.
각 단의 반도체 패키지(TCP)의 구조를 설명하면, 도면내의 참조부호 101은 절연성 기재(基材)로서 폴리이미드수지 필름이고, 그 편면(片面)에는 Cu배선층 (102)이 형성되어 있다. Cu배선층(102)의 일단부는 내부리드(103)에 접합되고, 이 내부리드(103)가 실리콘칩(104)의 전극단자에 접합되어 있다. 더욱이, 절연성 기 재(101)와 실리콘칩(104)이 절연성 접착제(도시생략)에 의해 접착되고, 상기 내부리드(103)를 포함하는 실리콘칩(104)의 상부 주변이 에폭시 등의 밀봉수지층(105)으로 밀봉되어 있다.
이러한 종래 구조의 반도체 패키지는, 실리콘칩(104)의 두께가 200㎛ 정도에서, 패키지 두께가 500㎛ 정도 이상으로 된다. 이 때문에, 패키지의 구부림 강도도 비교적 강하여 구부림에 의한 패키지 쪼개짐의 가능성이 거의 없다.
그러나, 실장면(實裝面)으로부터의 높이가 두꺼워지기 때문에, 휴대기기 등의 소형화, 경량화 등에 따른 근래의 패키지의 박형화의 요구에 충분히 만족할 수 있는 것으로 되고 있지 못했다.
그래서, 근래에는 반도체 패키지 두께를 한층 얇게 하는 것이 시도되고 있다. 예컨대, 본원 출원인은 일본 특원평 제10-63135호에서 두께가 절연성 기재보다도 얇은 박형 실리콘칩을 사용하고, 이 박형 실리콘칩이 절연성 기재의 디바이스 홀(device hole)에 완전히 매립된 형상의 반도체장치를 제안하고 있다. 이 반도체장치의 개략 단면구조도를 도 14에 나타낸다.
이 반도체장치는 디바이스 홀(204)을 갖춘 폴리이미드수지 필름 등의 절연성 기재(201)를 구비하고, 그 편면에는 Cu배선층(202)이 형성되어 있다. Cu배선층 (202)의 일단은 내부리드(203)로서 구성되고, 이 내부리드(203)가 박형 실리콘칩 (205)의 전극단자에 접합되어 있다. 이 박형 실리콘칩(205)의 두께는 상기 절연성 기재(201)의 두께보다도 얇은, 예컨대 30㎛~120㎛ 정도로 아주 얇고, 상기 디바이스 홀(204)내에 있어서 내부리드(203)를 포함하는 박형 실리콘칩(205)이 에폭시 등 의 수지(206)로 밀봉되어 매립되어 있다.
이러한 얇은 실리콘칩을 탑재하여 반도체 패키지를 구성한 경우에는, 패키지 전체의 두께를 200㎛ 이하로 아주 얇게 할 수 있다.
그렇지만, 도 14에 나타낸 반도체장치의 구조를 적용하여 패키지 전체의 두께를 200㎛ 이하로 아주 얇게 구성한 경우에는 패키지 자체의 강도가 약하기 때문에, 도 13에 나타낸 바와 같은 종래형의 적층구조에서는 실장상태에서도 구부림 방향으로 하중이 가해진 때에 패키지 쪼개짐이 발생한다는 문제가 있었다.
본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 적층상태에서의 강도를 강하게 하여 구부림 방향의 하중에 대해 쪼개짐의 발생을 방지할 수 있는 반도체 패키지, 이 반도체 패키지를 이용한 멀티칩 모듈 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명의 제1특징은, (a) 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 디바이스 홀을 갖춘 절연성 기판과, (b) 상기 절연성 기판의 표면에 배치된 배선층, (c) 상기 절연성 기판보다 더 얇고, 본딩 패드를 갖춘 반도체칩, (d) 대응하는 상기 배선층에 상기 본딩 패드의 적어도 일부를 접속하기 위한 내부접합도체 및, (e) 상기 배선층에 접속된 접속용 랜드를 구비하고, 상기 반도체칩은 그 저부가 상기 디바이스 홀에서 노출되어 저부 레벨이 상기 절연성 기판의 저면으로 분출되고, 또한 상기 반도체칩의 상면이 상기 절연성 기판에 직접 접촉하지 않도록 상기 디바이스 홀내에 배치되어 있는 반도체 패키지에 있다.
본 발명의 제2특징은, 그 중앙부를 관통하는 디바이스 홀을 갖춘 절연성 기판과, 상기 절연성 기판의 표면에 배치된 배선층, 상기 절연성 기판보다 더 얇고, 본딩 패드를 갖춘 반도체칩, 대응하는 상기 배선층에 상기 본딩 패드의 적어도 일부를 접속하기 위한 내부접합도체, 상기 배선층에 접속된 접속용 랜드 및, 상기 디바이스 홀의 측벽과, 그 저부가 상기 절연성 기판의 저면으로 분출되도록 구성된 상기 반도체칩 사이의 갭에 충전된 밀봉수지를 구비하고, 상기 반도체칩은 그 저부가 상기 디바이스 홀에서 노출되어 저부 레벨이 상기 절연성 기판의 저면으로 분출되도록 상기 디바이스 홀내에 배치되어 있는 반도체 패키지에 있다.
삭제
본 발명의 제3특징은, (a) 그 표면에 거의 수직인 모노토닉 측벽을 따라 그 중앙부를 관통하는 제1디바이스 홀을 갖춘 제1절연성 기판과, (b) 상기 제1절연성 기판의 표면에 배치된 제1배선층, (c) 상기 제1절연성 기판보다 더 얇고, 제1본딩 패드를 갖춘 반도체칩, (d) 대응하는 상기 제1배선층에 상기 제1본딩 패드의 적어도 일부를 접속하기 위한 제1내부접합도체, (e) 상기 제1배선층에 접속된 제1접속용 랜드, (f) 그 표면에 거의 수직인 모노토닉 측벽을 따라 그 중앙부를 관통하는 제2디바이스 홀을 갖추고, 상기 제1절연성 기판 위에 배치된 제2절연성 기판, (g) 상기 제2절연성 기판의 표면에 배치된 제2배선층, (h) 상기 제2절연성 기판보다 더 얇고, 제2본딩 패드를 갖춘 제2반도체칩, (i) 대응하는 상기 제2배선층에 상기 제2본딩 패드의 적어도 일부를 접속하기 위한 제2내부접합도체 및, (j) 상기 제2배선층에 접속되고, 상기 제1접속용 랜드에 전기적으로 접속된 제2접속용 랜드를 구비하고, 상기 제1반도체칩은 그 저부가 상기 제1절연성 기판의 저면으로 분출되고 또한 상기 제1반도체칩의 상면이 상기 제1절연성 기판에 직접 접촉하지 않도록 구성된 상기 제1디바이스 홀내에 배치되며, 상기 제2반도체칩은 그 저부가 상기 제2절연성 기판의 저면으로 분출되고 또한 상기 제2반도체칩의 상면이 상기 제2절연성 기판에 직접 접촉하지 않도록 구성된 상기 제2디바이스 홀내에 배치되어 있는 멀티칩 모듈에 있다.
본 발명의 제4특징은, (a) 제1본딩 패드를 갖춘 제1반도체칩을 10㎛∼150㎛의 두께로 박형화하고, 제2본딩 패드를 갖춘 제2반도체칩을 10㎛∼150㎛의 두께로 박형화하는 단계와, (b) MCM 기판의 주면에 패키지 배선을 묘사하는 단계, (c) 제1접속용 랜드 및 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 제1디바이스 홀을 갖춘 제1절연성 기판과, 제2접속용 랜드 및 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 제2디바이스 홀을 갖춘 제2절연성 기판을 준비하는 단계, (d) 상기 제1접속용 랜드에 접속되도록 상기 제1절연성 기판의 표면에 제1배선층을 묘사하는 단계, (e) 상기 제2접속용 랜드에 접속되도록 상기 제2절연성 기판의 표면에 제2배선층을 묘사하는 단계, (f) 그 저부가 상기 제1 및 제2절연성 기판의 저면으로 분출되고 또한 상기 제1 및 제2반도체칩의 상면이 상기 제1 및 제2절연성 기판에 직접 접촉하지 않도록 구성된 상기 제1 및 제2디바이스 홀에 있어서 각각 상기 제1 및 제2반도체칩을 탑재하도록 테이블상에 상기 제1 및 제2절연성 기판을 배치하는 단계, (g) 제1내부접합도체를 통해 적어도 상기 제1본딩 패드의 일부를 대응하는 상기 제1배선층에 접속하는 단계, (h) 제2내부접합도체를 통해 상기 제2본딩 패드를 대응하는 상기 제2배선층에 접속하는 단계, (i) 상기 제1반도체칩과 상기 제1내부접합도체를 수지로 밀봉하고, 상기 제2반도체칩과 상기 제2내부접합도체를 수지로 밀봉하는 단계, (j) 상기 패키지 배선을 상기 제1접속용 랜드에 전기적으로 접속하도록 상기 MCM 기판상에 상기 제1절연성 기판을 탑재하는 단계 및, (k) 상기 제1접속용 랜드를 상기 제2접속용 랜드에 전기적으로 접속하도록 상기 제1절연성 기판상에 상기 제2절연성 기판을 탑재하는 단계를 구비한 것을 특징으로 하는 멀티칩 모듈의 제조방법에 있다.
삭제
삭제
(발명의 실시형태)
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.
제1실시형태
도 1은 본 발명의 제1실시형태에 따른 반도체장치의 단면구조도이고, 도 2는 도 1의 반도체장치에 스택(stack) 탑재된 반도체 패키지 단체의 단면구조도이다.
먼저, 도 2에 있어서, 이 반도체 패키지는 중앙부에 디바이스 홀(11a)을 갖춘 두께, 예컨대 75㎛의 절연성 수지 필름(예컨대, 폴리이미드수지 필름; 11)을 구비하고 있다. 이 절연성 수지 필름(11)의 편면에 두께, 예컨대 18㎛의 Cu배선층 (12)이, 접착제(11b)로 접착된 동박(銅箔)의 포토에칭처리 등에 의해 형성되어 있다.
또, 이 Cu배선층(12)의 단부가 디바이스 홀(11a)로 돌출하여 내부리드(12a)군(群)을 구성하고 있다. 더욱이, 내부리드(12a)의 선단부(先端部)에는 전극단자와의 접속을 용이하게 하기 위해, Au(금) 등의 도금(도시를 생략)이 실시되어 있다.
그리고, 이러한 구성의 인터포저(예컨대, TAB 테이프)의 상기 디바이스 홀(11a)내에는 절연성 수지 필름(11)의 두께보다도 얇은(따라서, 인터포저의 두께보다도 얇은) 실리콘칩(13)이 수납되어 있다. 즉, 각 변이 디바이스 홀(11a)의 대응하는 변보다 작고, 두께 예컨대 50㎛의 실리콘칩(13)이 페이스업(face up)으로 배치되어 디바이스 홀(11a)내에 매립되어 있으며, 이 실리콘칩(13)의 각 전극단자와 내부리드(12a)가 가열·가압에 의해 접합(ILB)되어 있다.
인터포저는, TAB 테이프 이외에 플렉시블(flexible) 기판이나 리지드(rigid) 기판(예컨대, FR-4)을 사용해도 좋다. 또, 인터포저와 칩의 접속은 범프부착의 빔리드(beam lead) 또는 와이어 본딩을 이용해도 좋다.
이와 같이, 디바이스 홀(11a) 내에 매립된 실리콘칩(13)의 전극단자 형성면 및 전극단자와 내부리드(12a)의 접합부의 외측에는 밀봉수지층(14)이 형성되어 있다. 또, Cu배선층(12)에는 접속용 랜드(15)가 접속되어 있다.
이와 같은 구조의 박형 패키지는, 패키지 총두께가 예컨대 200㎛로 아주 얇고, 이 박형 패키지를 칩면에 수직방향으로 적층하는 경우에 있어서, 본 실시형태에서는 도 1에 나타낸 바와 같이 적층하는 상하단의 패키지를 서로 맞대게 하여(즉, 패키지를 표면과 이면을 반대로 하여) 적층한다.
구체적으로는, 동 기능의 패키지를 표면과 이면을 반대로 하여 적층하고, 또 동 전위의 핀을 평면상에서는 동일한 위치에 도출하기 위해, 각 단의 실리콘칩 (13) 및 인터포저는 모두 미러(mirror) 대칭(도 3 참조)의 것을 준비한다. 또한, 실리콘칩 및 배선중 어느 하나에만 대응하는 것도 가능하다.
그리고, 실장기판(16)상에 도 1에 나타낸 바와 같이 적층하는 상하단의 패키지를 서로 맞대게 하여 쌓아 위치정합한다. 그러면, 각 단의 접속용 랜드(15)의 홀이 실장기판(16) 표면상의 실장배선층(17)까지 관통한 상태로 된다. 이 상태에서, 당해 관통홀에 도전성 접착제(15a)를 매립경화시켜, 각 단 패키지의 접속용 랜드(15)와 실장기판(16)의 실장배선층(17)을 전기적으로 접속하면, 도 1에 나타낸 바와 같은 구조의 반도체장치가 완성된다.
또, 패키지를 적층하는 목적의 하나로서, 예컨대 메모리의 용량을 증대시키는 것을 들 수 있다. 이 경우, 전체 핀이 동 전위에서는 동일한 동작으로 되어 의미가 없기 때문에, 일부 핀에 전원전압을 가하는가의 여부로 박형 실리콘칩(13)의 어드레스를 선택하고, 적층한 각 박형 실리콘칩(13)이 독립하여 동작하도록 구성한다.
이를 실현하기 위해, 전원전압의 인가를 선택하는(인가하거나 그렇지 않거나) 핀에는 미리 배선을 해 두고, 도 5의 CT에 나타낸 바와 같이 인가하지 않은 핀의 인터포저상의 배선층(12)을 적층 직전에 뚫어 단선(斷線)시키도록 한다. 그 결과, 본 실시형태와 같이 패키지를 4단으로 적층한 경우에는, 전원전압의 인가를 선택하는 핀을 2개 설정하여 두고, 이에 대응하는 배선층(12)의 단선처리에 있어서, 단선한 경우를 "0", 단선하지 않은 경우를 "1"로 하면, 각 단의 패키지에 각각 "0, 0", "0, 1", "1, 0", "1, 1"의 어드레스 데이터를 설정할 수 있다.
또, 적층 직전에 배선층(12)을 뚫어 단선시키기 때문에, 패키지의 제조단계에서는 1종류의 패키지로서 취급할 수 있다.
본 실시형태는, 상술한 바와 같은 박형 패키지의 적층구조를 채용하기 때문에, 다음과 같은 이점이 있다.
삭제
(1) 본 실시형태의 반도체장치에서는 50㎛ 정도의 박형 실리콘칩을 탑재한 200㎛ 이하의 박형 패키지를 적층했기 때문에, 집적도가 현저하게 향상되고, 예컨대 디지털 카메라의 미디어 카드에 적용하면, 소형이어도 메모리 용량이 큰 미디어 카드를 실현할 수 있다. 또, 이 이점을 알맞게 실현하기 위해서는 박형 실리콘칩 (13)의 두께는 30㎛~120㎛ 범위내이면 좋고, 반도체 패키지의 두께는 박형 실리콘칩 두께의 4배 이내로 설정하면 좋다.
(2) 본 실시형태의 반도체 패키지에서는 인터포저보다도 얇은 실리콘칩(13)을 사용했기 때문에, 칩 에지(edge)에 내부리드(12a)가 접촉하여 발생하는 리크에 의한 불량을 방지할 수 있다.
다음으로, 도 1에 나타낸 박형 실리콘칩(13)의 제조방법에 대해 설명한다.
이 박형 실리콘칩(13)의 제조방법은, 반도체소자가 형성된 웨이퍼의 다이싱 라인(dicing line)을 따라 상기 반도체소자의 형성면측으로부터 완성시의 실리콘칩의 두께보다도 깊은 홈을 형성하는 홈형성공정과, 상기 웨이퍼에서의 반도체소자의 형성면상에 유지용의 시트를 부착하는 시트부착공정, 상기 웨이퍼의 이면을 상기 완성시의 실리콘칩의 두께까지 연삭(硏削) 및 연마하는 연삭·연마공정 및, 웨이퍼를 각각의 실리콘칩으로 분리하는 실리콘칩 분리공정으로 이루어진다. 이하, 이 박형 실리콘칩(13)의 제조방법을 도 6의 (a), (b), (c) 및 도 7을 참조하여 구체적으로 설명한다.
먼저, 홈형성공정에서는 도 6의 (a)에 나타낸 바와 같이 반도체소자가 형성된 웨이퍼(21)를 패턴형성면(21')측을 위로 하여 다이싱장치의 작업테이블(23)에 흡착고정한다. 그리고, 다이싱용 블레이드(blade; 24)를 회전시키고, 완성시의 실리콘칩의 두께, 예컨대 50㎛보다도 적어도 5㎛ 정도 깊은 홈(22)을 형성한다.
다음의 시트부착공정에서는, 도 6의 (b)에 나타낸 바와 같이 플랫링(flat ring; 25)을 표면보호 테이프(26)에 부착하고, 이 표면보호 테이프(26)의 주름 등을 제거한 상태에서 홈(22)을 형성한 웨이퍼(21)의 패턴형성면(21')을 표면보호 테이프(26)의 접착제측에 부착고정한다.
이어지는 연삭·연마공정에서는, 예컨대 인필드 연삭법을 이용하여 웨이퍼 (21)의 이면을 삭제한다. 즉, 도 6의 (c)에 나타낸 바와 같이 플랫링(25)과 표면보호 테이프(26)로 유지된 웨이퍼(21)를 연삭장치의 작업테이블(27)에 흡착고정한다. 그리고, 작업테이블(21)과 지석(砥石; 28)을 회전시키고, 지석(28)을 눌러대면서 웨이퍼(21)의 이면을 연삭한다. 상기 웨이퍼(21)의 이면을 홈(22)에 도달시킬 때까지 연삭하면, 웨이퍼(21)는 각각의 실리콘칩으로 분할된다. 이 연삭 및 연마량은 완성시의 실리콘칩의 두께(예컨대, 50㎛)를 고려하여 설정된다.
그리고, 실리콘칩 분리공정에서는 도 7에 나타낸 바와 같이, 분할된 각각의 실리콘칩(13)이 접착고정되어 있는 플랫링(25)을 다이본딩(die bonding)장치에 설치하고, 픽업 니들(pickup needle) 등의 툴(tool; 30)을 이용하여 표면보호 테이프(26) 넘어 패턴형성면(22) 아래쪽으로 압력을 가한다. 그러면, 실리콘칩(13)이 표면보호 테이프(26)로부터 박리된다. 이렇게 해서, 예컨대 50㎛ 두께의 박형 실리콘칩(13)이 완성되고, 이 박형 실리콘칩(13)은 상기 도 2에 나타낸 본 실시형태의 반도체 패키지에 사용되게 된다.
다음으로, 도 8의 (a), (b), (c)를 참조하여 상기 도 2에 나타낸 박형 패키지의 제조방법에 대해 설명한다.
먼저, 도 8의 (a)에 나타낸 바와 같이, 중앙부에 디바이스 홀(11a)을 갖춘 두께 75㎛의 절연성 수지 필름(예컨대, 폴리이미드수지 필름; 11)의 편면에 두께 18㎛의 Cu배선층(12)이 동박의 포토에칭 등에 의해 형성된 인터포저를 준비한다. 여기에서, 내부리드(12a)를 구성하는 Cu배선층(12)의 단부는 디바이스 홀(11a)측에 돌출한 형상을 이루고, 더욱이 내부리드(12a)의 선단부는 전극단자와의 접속을 용이하게 하기 위해 Au도금을 실시해 둔다. 또, 절연성 수지 필름(11)의 두께는 예컨대 75㎛, Cu배선층(12)의 두께는 예컨대 18㎛로 한다.
다음으로, 도 8의 (b)에 나타낸 바와 같이, 상기의 인터포저를 테이블에 얹고, 디바이스 홀(11a)내에 페이스업으로 상기 박형 실리콘칩(13)을 탑재한다. 이에 따라, 실리콘칩(13)의 이면과 인터포저의 이면의 위치가 일치한다. 그리고, 이 실리콘칩(13)의 각 전극단자와 내부리드(12a)를 본딩툴(40)을 사용하여 싱글포인트 본딩법에 의해 접합한다.
이어지는 공정에서는, 이와 같이 디바이스 홀(11a)내에 탑재된 실리콘칩(13)의 전극단자 형성면 및 전극단자와 내부리드(12a)의 접합부의 외측 주변부분을 수지밀봉한다.
그를 위해, 먼저 스크린 인쇄법을 이용하여 밀봉수지(14)를 도포한다. 구체적으로는, 도 8의 (c)에 나타낸 바와 같이 전(前)공정에서 실리콘칩(13)이 탑재된 인터포저상에 상기 수지밀봉부분에 대응한 형상으로 패터닝된 금속마스크(스텐슬 (stencil) 스크린; 50)를 세트한다. 그리고, 이 상태에서 상부로부터 액상의 밀봉수지(14)를 도포한 후, 금속마스크(50)면 전체에 대해 스퀴즈(squeeze; 51)를 이동함으로써 금속마스크(50)를 통해 밀봉수지(14)를 문지르기 시작한다. 그 결과, 밀봉수지(14)는 금속마스크(50)를 통과해 인터포저의 상기 소망하는 장소에 전사(轉寫)된다.
이어서, 액상의 밀봉수지(14)를 경화시키기 위해 가열처리(큐어(cure))를 행한다. 이 때의 큐어조건으로서는, 예컨대 100℃의 분위기내에서 1시간, 그 후 재차 160℃의 분위기내에서 2시간으로 한다. 이에 따라, 액상의 밀봉수지(14)가 경화되고, 두께 예컨대 50㎛의 실리콘칩(13)이 페이스업으로 배치되어 디바이스 홀(11a)내에 매립된 상태로 된다.
이 단계에서는 연속 테이프의 인터포저상에 패키지가 연속하여 형성된 상태로 있기 때문에, 이를 각각의 패키지로 잘라내면 도 2의 구조의 박형 패키지가 완성된다.
본 실시형태에서는, 수지밀봉에 스크린 인쇄법을 이용했지만, 예컨대 포팅 (potting)법이나 라미네이트(laminate)법이어도 좋다.
제2실시형태
도 9는 본 발명의 제2실시형태에 따른 반도체장치의 단면구조도이고, 도 10은 도 9의 반도체장치에 스택탑재된 반도체 패키지 단체의 단면구조도이다.
먼저, 도 10에 있어서, 이 반도체 패키지는 Cu배선층(61)을 갖춘 인터포저 (60)와 박형 실리콘칩(13; 제1실시형태에서 사용한 것과 동일)의 전극부를 이방성 도전막(62)을 이용하여 전기적 및 기계적으로 접속한 구조로 되어 있다. 구체적으로는, 인터포저로서 Cu배선층(61)이 편면에 배치된 절연성 수지 필름(예컨대, 폴리이미드수지 필름; 60)을 구비하고 있다. Cu배선층(61)의 두께는 예컨대 18㎛, 절연성 수지 필름(60)의 두께는 예컨대 75㎛로 되어 있다.
이러한 구성의 인터포저(예컨대, TAB테이프; 60)의 중앙부에는 두께가, 예컨대 50㎛인 박형 실리콘칩(13)이 탑재되어 있다. 즉, 인터포저(60)의 Cu배선층(61)과 박형 실리콘칩(13)의 Au(금)범프(13a)가 ACF수지 등의 이방성 도전막(62)에 의해 플립칩(flip chip)구조로 접속되어 있다. 인터포저(60)의 Cu배선층(61)은 박형 실리콘칩(13)의 외측으로 도출되어 접속용 랜드(61a)가 형성되어 있다.
이와 같은 구조의 반도체 패키지는 다음과 같이 하여 제조한다.
다음으로, 도 11의 (a), (b), (c), (d)를 참조하여 상기 도 10에 나타낸 박형 패키지의 제조방법에 대해 설명한다.
먼저, 도 11의 (a)에 나타낸 바와 같이, 인터포저로서 두께가 예컨대 75㎛ 정도의 테이프형상의 절연성 수지 필름(예컨대, 폴리이미드수지 필름; 60)을 사용하고, 그 표면상에 두께 18㎛의 Cu배선층(61)을, 예컨대 포토에칭법을 이용하여 패터닝한다.
다음의 공정에서는, 도 11의 (b)에 나타낸 바와 같이 전(前)공정의 Cu배선층 (61)의 패터닝에 있어서 형성된 칩 탑재용의 개구부(60')에 접속용 수지인 ACF수지(62; 혹은 ACP수지여도 좋다)를 포팅법 등에 의해 도포한다.
이어지는 공정에서는, 도 11의 (c)에 나타낸 바와 같이 인터포저(60)측의 Cu배선층(61)과 박형 실리콘칩(13)측의 Au범프(13a)의 위치정합을 행하고, 열압착하여 박형 실리콘칩(13)을 인터포저(60)상에 탑재한다.
이 단계에서는, 연속 테이프형상의 인터포저(60)상에 패키지가 연속하여 형성된 상태로 있기 때문에, 도 11의 (d)에 나타낸 바와 같이 각각의 패키지로 잘라내면 도 10에 나타낸 본 실시형태의 박형 패키지가 완성된다.
그리고, 이와 같은 구조의 반도체 패키지를 페이스다운(face down)으로 적층하여 도 9에 나타낸 반도체장치를 실현한다.
본 실시형태의 박형 패키지를 적층할 때, 패키지로서 강도가 약한 부분을 보충하기 위해 상하단의 패키지를 상호 어긋나게 하여(상호 이동시켜) 적층한다. 즉, 상하간의 소정의 동 전위의 핀(예컨대, Cu배선층(61)에 Au도금을 실시한 패드)은 어긋난 상태에서 각각 상하로 접속한다. 이 핀 사이의 접속은, 박형 실리콘칩(13)의 외측으로 도출된 Cu배선층(61)의 접속용 랜드(61a)에, 예컨대 땜납 등의 도전체(63)를 설치하여 행한다.
본 실시형태와 같은 적층구조에서는, 상기 제1실시형태의 적층구조와 같이 미러 대칭의 2종의 패키지를 준비할 필요가 없게 된다.
제3실시형태
도 12의 (a) 및 (b)는 본 발명의 제3실시형태에 따른 반도체장치의 구조를 나타낸 도면으로, 도 12의 (a)는 그 적층단면도이고, (b)는 측면도이다.
본 실시형태의 반도체장치에 스택탑재하는 반도체 패키지는, 상기 제2실시형태와 마찬가지로 Cu배선층(61)을 갖춘 인터포저(60)와 박형 실리콘칩(13)의 전극부가 이방성 도전막(62)을 이용하여 플립칩구조로 접속되어 있다. 더욱이, 인터포저 (60)의 Cu배선층(61)이 실리콘칩(13)의 외측으로 도출되어 외부리드(61b)를 구성하고 있다.
본 실시형태의 적층구조도, 패키지로서 강도가 약한 부분을 보충하기 위해, 상하단의 패키지를 어긋나게 하여 적층한다. 그 결과, 도 12의 (b)에 나타낸 바와 같이 상하단의 패키지로부터 각각 도출된 외부리드(61b)가 실장기판(64)상에 각각 어긋나게 실장된다.
본 실시형태와 같은 적층구조에서도, 상기 제1실시형태의 적층구조와 같이 미러 대칭의 2종의 패키지를 준비할 필요가 없게 된다.
또한, 본 발명은 도시한 실시형태에 한정되지 않고 여러 가지 변형이 가능하다. 그 변형례로서, 예컨대 다음과 같은 것이 있다.
(1) 제2실시형태 구조의 반도체 패키지(도 10)를 이용하여 제1실시형태의 적층구조, 즉 박형 패키지 표면을 표리반대로 하여 적층하고, 소정의 전극을 각각 전기적으로 접속한 구조를 실현하는 것도 가능하다.
(2) 제1실시형태 구조의 반도체 패키지(도 2)를 이용하여 제2실시형태의 적층구조, 즉 패키지의 위치를 평면방향으로 어긋나게 하여 적층하고, 소정의 전극을 각각 전기적으로 접속한 구조를 실현하는 것도 가능하다.
또한, 이들 변형례 및 상기 제2와 제3실시형태에 있어서, 상기 제1실시형태와 마찬가지로(도 5 참조) 전기적으로 접속하지 않은 예정된 전극에 대응한 Cu배선층을 적층전에 패키지의 상태에서 절단함으로써 칩선택을 행한다.
이상 상세히 설명한 바와 같이 본 발명에 의하면, 집적도를 현저히 향상시킬 수 있어, 예컨대 디지털 카메라의 미디어 카드에 적용하면, 소형이어도 메모리 용량이 큰 미디어 카드를 실현할 수 있다.
또, 본 발명에 의하면, 적층한 상태에서의 강도를 증대시킬 수 있고, 구부림방향의 하중에 대해 패키지의 약한 부분의 보강을 행하는 것이 가능하게 되어 패키지 쪼개짐을 방지할 수 있다.
또, 본 발명에 의하면, 인터포저보다도 얇은 실리콘칩을 사용했기 때문에, 칩 에지에 내부리드가 접촉하여 발생하는 리크에 의한 불량을 방지할 수 있다.
또, 본 발명에 의하면, 반도체 패키지는 전기적으로 접속하지 않은 전극에 대응한 배선층을 적층전에 패키지의 상태에서 절단하도록 했기 때문에, 적층한 반도체 패키지의 칩선택의 배선을 행하는 것이 가능하게 되어, 적층한 박형 실리콘칩을 독립하여 동작시킬 수 있다.
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  11. (a) 그 표면에 거의 수직인 모노토닉 측벽을 따라 그 중앙부를 관통하는 제1디바이스 홀을 갖춘 제1절연성 기판과,
    (b) 상기 제1절연성 기판의 표면에 배치된 제1배선층,
    (c) 상기 제1절연성 기판보다 더 얇고, 제1본딩 패드를 갖춘 반도체칩,
    (d) 대응하는 상기 제1배선층에 상기 제1본딩 패드의 적어도 일부를 접속하기 위한 제1내부접합도체,
    (e) 상기 제1배선층에 접속된 제1접속용 랜드,
    (f) 그 표면에 거의 수직인 모노토닉 측벽을 따라 그 중앙부를 관통하는 제2디바이스 홀을 갖추고, 상기 제1절연성 기판 위에 배치된 제2절연성 기판,
    (g) 상기 제2절연성 기판의 표면에 배치된 제2배선층,
    (h) 상기 제2절연성 기판보다 더 얇고, 제2본딩 패드를 갖춘 제2반도체칩,
    (i) 대응하는 상기 제2배선층에 상기 제2본딩 패드의 적어도 일부를 접속하기 위한 제2내부접합도체 및,
    (j) 상기 제2배선층에 접속되고, 상기 제1접속용 랜드에 전기적으로 접속된 제2접속용 랜드를 구비하고,
    상기 제1반도체칩은, 그 저부가 상기 제1절연성 기판의 저면으로 분출되고, 또한 상기 제1반도체칩의 상면이 상기 제1절연성 기판에 직접 접촉하지 않도록 구성된 상기 제1디바이스 홀내에 배치되며,
    상기 제2반도체칩은, 그 저부가 상기 제2절연성 기판의 저면으로 분출되고, 또한 상기 제2반도체칩의 상면이 상기 제2절연성 기판에 직접 접촉하지 않도록 구성된 상기 제2디바이스 홀내에 배치되어 있는 것을 특징으로 하는 멀티칩 모듈.
  12. 제11항에 있어서, 상기 제1디바이스 홀의 측벽과, 그 저부가 상기 제1절연성 기판의 저면으로 분출되도록 구성된 상기 제1반도체칩 사이의 갭에 충전된 제1밀봉수지를 더 구비한 것을 특징으로 하는 멀티칩 모듈.
  13. 제12항에 있어서, 상기 제2디바이스 홀의 측벽과, 그 저부가 상기 제2절연성 기판의 저면으로 분출되도록 구성된 상기 제2반도체칩 사이의 갭에 충전된 제2밀봉수지를 더 구비한 것을 특징으로 하는 멀티칩 모듈.
  14. 제11항에 있어서, 상기 제1절연성 기판에 있어서, 상기 제1접속용 랜드 바로 아래에 형성된 제1관통홀과,
    상기 제2절연성 기판에 있어서, 상기 제2접속용 랜드 바로 아래에 형성된 제2관통홀을 더 구비한 것을 특징으로 하는 멀티칩 모듈.
  15. 제14항에 있어서, 상기 제1관통홀의 각각에 매립된 제1스터드 도체와,
    상기 제1스터드 도체에 전기적으로 접속된 패키지 배선을 갖춘 MCM 기판을 더 구비한 것을 특징으로 하는 멀티칩 모듈.
  16. 제15항에 있어서, 상기 제2관통홀내에 매립된 제2스터드 도체와,
    그 중앙부를 관통하는 제3디바이스 홀을 갖추고, 상기 제2절연성 기판 위에 배치된 제3절연성 기판,
    상기 제3절연성 기판의 표면에 배치된 제3배선층,
    상기 제3절연성 기판보다 더 얇고, 제3본딩 패드를 갖춘 제3반도체칩,
    대응하는 상기 제3배선층에 상기 제3본딩 패드의 적어도 일부를 접속하기 위한 제3내부접합도체,
    상기 제3배선층에 접속되고, 상기 제2접속용 랜드에 전기적으로 접속된 제3접속용 랜드,
    상기 제3절연성 기판에 있어서, 상기 제3접속용 랜드 바로 아래에 형성된 제3관통홀 및,
    상기 제3관통홀내에 매립되고, 상기 제2스터드 도체에 전기적으로 접속된 제3스터드 도체를 더 구비하고,
    상기 제3반도체칩은, 그 저부가 상기 제3절연성 기판의 저면으로 분출되도록 상기 제3디바이스 홀내에 배치되어 있는 것을 특징으로 하는 멀티칩 모듈.
  17. 제11항에 있어서, 상기 제1 및 제2배선층은 상기 제1 및 제2절연성 기판 표면에 각각 미러 대칭 형태로 배치되어 있는 것을 특징으로 하는 멀티칩 모듈.
  18. 제16항에 있어서, 상기 제2 및 제3배선층은 상기 제2 및 제3절연성 기판 표면에 각각 미러 대칭 형태로 배치되어 있는 것을 특징으로 하는 멀티칩 모듈.
  19. 제16항에 있어서, 상기 제2 및 제3반도체칩은 그 저면이 서로 접촉하고 있는 것을 특징으로 하는 멀티칩 모듈.
  20. 제11항에 있어서, 상기 제2절연성 기판은 상기 제1절연성 기판과 평행한 면을 따라 상기 제2절연성 기판의 에지가 상기 제1반도체 칩과 겹치지 않는 소정 거리만큼 이동되어 있는 것을 특징으로 하는 멀티칩 모듈.
  21. 제16항에 있어서, 상기 제3절연성 기판은 상기 제2절연성 기판과 평행한 면을 따라 상기 제3절연성 기판의 에지가 상기 제2반도체 칩과 겹치지 않는 소정 거리만큼 이동되어 있는 것을 특징으로 하는 멀티칩 모듈.
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  23. 삭제
  24. (a) 제1본딩 패드를 갖춘 제1반도체칩을 10㎛∼150㎛의 두께로 박형화하고, 제2본딩 패드를 갖춘 제2반도체칩을 10㎛∼150㎛의 두께로 박형화하는 단계와,
    (b) MCM 기판의 주면에 패키지 배선을 묘사하는 단계,
    (c) 제1접속용 랜드 및 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 제1디바이스 홀을 갖춘 제1절연성 기판과, 제2접속용 랜드 및 그 표면에 거의 수직인 모노토닉(단조) 측벽을 따라 그 중앙부를 관통하는 제2디바이스 홀을 갖춘 제2절연성 기판을 준비하는 단계,
    (d) 상기 제1접속용 랜드에 접속되도록 상기 제1절연성 기판의 표면에 제1배선층을 묘사하는 단계,
    (e) 상기 제2접속용 랜드에 접속되도록 상기 제2절연성 기판의 표면에 제2배선층을 묘사하는 단계,
    (f) 그 저부가 상기 제1 및 제2절연성 기판의 저면으로 분출되고 또한 상기 제1 및 제2반도체칩의 상면이 상기 제1 및 제2절연성 기판에 직접 접촉하지 않도록 구성된 상기 제1 및 제2디바이스 홀에 있어서 각각 상기 제1 및 제2반도체칩을 탑재하도록 테이블상에 상기 제1 및 제2절연성 기판을 배치하는 단계,
    (g) 제1내부접합도체를 통해 적어도 상기 제1본딩 패드의 일부를 대응하는 상기 제1배선층에 접속하는 단계,
    (h) 제2내부접합도체를 통해 상기 제2본딩 패드를 대응하는 상기 제2배선층에 접속하는 단계,
    (i) 상기 제1반도체칩과 상기 제1내부접합도체를 수지로 밀봉하고, 상기 제2반도체칩과 상기 제2내부접합도체를 수지로 밀봉하는 단계,
    (j) 상기 패키지 배선을 상기 제1접속용 랜드에 전기적으로 접속하도록 상기 MCM 기판상에 상기 제1절연성 기판을 탑재하는 단계 및,
    (k) 상기 제1접속용 랜드를 상기 제2접속용 랜드에 전기적으로 접속하도록 상기 제1절연성 기판상에 상기 제2절연성 기판을 탑재하는 단계를 구비한 것을 특징으로 하는 멀티칩 모듈의 제조방법.
  25. 제24항에 있어서, 상기 제1배선층중 적어도 하나 또는 상기 제2배선층중 적어도 하나를 절단하는 단계를 더 구비한 것을 특징으로 하는 멀티칩 모듈의 제조방법.
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