KR101887084B1 - 멀티-칩 반도체 패키지 및 그 형성 방법 - Google Patents

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Abstract

상면에 제1 돌출 전극을 갖는 제1 반도체 칩을 준비한다. 상기 제1 반도체 칩 상에 제2 돌출 전극을 갖는 제2 반도체 칩을 상기 제1 돌출 전극이 노출되도록 탑재한다. 상기 제1 돌출 전극과 상기 제2 돌출 전극 사이에 절연막을 형성한다. 상기 절연막 내에 그루브를 형성한다. 상기 그루브의 내부를 채우고 상기 제1 돌출 전극 및 상기 제2 돌출 전극과 접속되는 상호접속을 형성한다.

Description

멀티-칩 반도체 패키지 및 그 형성 방법{Multi-chip semiconductor package and method of forming the same}
본 발명은 와이어-리스(wire-less) 멀티-칩 반도체 패키지 및 그 형성 방법에 관한 것이다.
반도체 패키지의 크기를 축소하면서 다수의 반도체 칩들을 탑재하기 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 신호 전달 경로를 단축하고, 원가를 낮추며, 양산 효율을 높이면서 다수의 반도체 칩들을 탑재할 수 있는 반도체 패키지 제조 방법 및 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 패키지 형성 방법을 제공한다. 이 방법은 상면에 제1 돌출 전극을 갖는 제1 반도체 칩을 준비하는 것을 포함한다. 상기 제1 반도체 칩 상에 제2 돌출 전극을 갖는 제2 반도체 칩을 상기 제1 돌출 전극이 노출되도록 탑재한다. 상기 제1 돌출 전극과 상기 제2 돌출 전극 사이에 절연 막을 형성한다. 상기 절연 막 내에 그루브를 형성한다. 상기 그루브의 내부를 채우고 상기 제1 돌출 전극 및 상기 제2 돌출 전극과 접속되는 상호접속을 형성한다.
응용 실시 예에서, 상기 그루브를 형성하는 것은 상기 그루브의 폭을 상기 제1 돌출 전극의 폭보다 좁게 형성하는 것을 포함할 수 있다.
다른 실시 예에서, 상기 그루브(groove)를 형성하는 것은 레이저(Laser)를 이용하여 상기 절연 막의 일부를 제거하는 것을 포함할 수 있다.
또 다른 실시 예에서, 상기 상호접속을 형성하는 것은 상기 제2 돌출 전극의 일부를 용융하여 상기 그루브(groove)를 채우는 것을 포함할 수 있다.
또 다른 실시 예에서, 상기 상호접속은 상기 제2 돌출 전극과 동일 물질 막을 포함할 수 있다. 상기 상호접속은 상기 제2 돌출 전극에 물질적으로 연속(in continuity with)될 수 있다.
또 다른 실시 예에서, 상기 상호접속을 형성하는 것은 상기 그루브(groove) 내에 도전성 페이스트(conductive paste), 도전성 볼(conductive ball), 또는 이들의 조합을 제공하는 것을 포함할 수 있다.
또 다른 실시 예에서, 상기 상호접속은 상기 제1 돌출 전극 및 상기 제2 돌출 전극 보다 낮은 온도에서 용융하는 물질을 포함할 수 있다.
또 다른 실시 예에서, 상기 상호접속은 수평 폭보다 큰 수직 깊이를 가질 수 있다.
또 다른 실시 예에서, 상기 상호접속은 상기 절연 막의 상부 표면의 일부를 덮을 수 있다.
또 다른 실시 예에서, 상기 상호접속의 폭은 상기 제1 돌출 전극의 폭보다 좁을 수 있다.
또 다른 실시 예에서, 상기 상호접속은 상기 제1 돌출 전극의 상부 표면 및 상기 제2 돌출 전극의 측면과 접촉될 수 있다.
또 다른 실시 예에서, 상기 그루브의 측벽은 울퉁불퉁할 수 있다.
또 다른 실시 예에서, 상기 절연 막은 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이를 채울 수 있다.
또 다른 실시 예에서, 상기 제1 반도체 칩의 하부에 기판을 부착할 수 있다. 상기 기판 및 상기 제1 반도체 칩 사이에 로직 칩 및 버퍼 칩을 탑재 할 수 있다. 상기 기판 상에 상기 로직 칩, 상기 버퍼 칩, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮는 봉지재를 형성할 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 패키지 형성 방법을 제공한다. 이 방법은 제1 반도체 칩 및 제2 반도체 칩을 준비하는 것을 포함한다. 상기 제1 반도체 칩은 제1 칩 패드 및 상기 제1 칩 패드 상에 형성된 제1 레이저 블로킹 전극을 갖는다. 상기 제2 반도체 칩은 제2 칩 패드 및 상기 제2 칩 패드 상에 형성된 제2 레이저 블로킹 전극을 갖는다. 상기 제1 반도체 칩 상에 상기 제1 레이저 블로킹 전극이 노출되도록 상기 제2 반도체 칩을 탑재한다. 상기 제1 레이저 블로킹 전극 및 상기 제2 레이저 블로킹 전극 사이에 절연 막을 형성한다. 레이저(Laser)를 이용하여 상기 절연 막 내에 그루브(groove)를 형성한다. 상기 그루브(groove) 내에 상기 제1 레이저 블로킹 전극 및 상기 제2 레이저 블로킹 전극과 접촉하는 상호접속(interconnection)을 형성한다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 반도체 패키지를 제공한다. 상기 반도체 패키지는 상면에 제1 돌출 전극을 갖는 제1 반도체 칩을 포함한다. 상면에 제2 돌출 전극을 갖는 제2 반도체 칩이 상기 제1 반도체 칩 상에 탑재된다. 상기 제1 돌출 전극은 노출된다. 상기 제1 돌출 전극 및 상기 제2 돌출 전극 사이에 제1 절연 막이 형성된다. 상기 제1 절연 막 내에 제1 그루브(groove)가 형성된다. 상기 제1 그루브 내에 상기 제1 돌출 전극 및 상기 제2 돌출 전극과 접촉하는 제1 상호접속(interconnection)이 형성된다. 상기 제1 그루브(groove)의 폭은 상기 제1 돌출 전극의 폭보다 좁다.
다른 실시 예에서, 상기 제1 상호접속은 수평 폭보다 큰 수직 높이를 가질 수 있다.
또 다른 실시 예에서, 상기 제1 상호접속은 상기 제1 절연 막의 상부 표면의 일부를 덮을 수 있다.
또 다른 실시 예에서, 상기 제1 상호접속의 수평 폭은 상기 제1 돌출 전극의 수평 폭보다 좁을 수 있다.
또 다른 실시 예에서, 상기 제1 상호접속은 상기 제2 돌출 전극과 동일한 물질을 포함할 수 있다. 상기 제1 상호접속은 상기 제2 돌출 전극과 물질적으로 연속될(in continuity with) 수 있다.
또 다른 실시 예에서, 상기 제1 상호접속은 상기 제1 돌출 전극의 상부 표면 및 상기 제2 돌출 전극의 측면과 접촉될 수 있다.
또 다른 실시 예에서, 상기 제1 상호접속은 상기 제1 돌출 전극 및 상기 제2 돌출 전극 보다 낮은 온도에서 용융하는 물질을 포함할 수 있다.
또 다른 실시 예에서, 상기 제1 절연 막은 상기 제1 상호접속 및 상기 제2 반도체 칩 사이에 개재될 수 있다. 상기 제1 상호접속은 상기 제1 절연 막에 의하여 상기 제2 반도체 칩과 격리될 수 있다.
또 다른 실시 예에서, 상기 제1 절연 막은 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이를 채울 수 있다.
또 다른 실시 예에서, 상기 제1 반도체 칩의 하부에 기판이 부착될 수 있다. 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 덮는 봉지재가 제공될 수 있다.
또 다른 실시 예에서, 상기 기판 및 상기 제1 반도체 칩 사이에 로직 칩이 부착될 수 있다. 상기 로직 칩에 인접한 버퍼 칩이 제공될 수 있다.
또 다른 실시 예에서, 상기 제2 반도체 칩 상에 상면에 제3 돌출 전극을 갖는 제3 반도체 칩이 탑재될 수 있다. 상기 제3 돌출 전극을 노출시키도록 탑재되고 제4 돌출 전극을 갖는 제4 반도체 칩이 제공될 수 있다. 상기 제3 돌출 전극 및 상기 제4 돌출 전극 사이에 제2 절연 막이 형성될 수 있다. 상기 제3 돌출 전극 및 상기 제3 돌출 전극 사이의 상기 제2 절연 막 내에 제2 그루브가 형성될 수 있다. 상기 제2 그루브 상에 상기 제3 돌출 전극 및 상기 제4 돌출 전극에 접촉된 제2 상호접속이 형성될 수 있다. 상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 제1 방향으로 오프셋 정렬되고, 상기 제4 반도체 칩은 상기 제3 반도체 칩 상에 상기 제1 방향과 다른 제2 방향으로 오프셋 정렬될 수 있다.
또 다른 실시 예에서, 상기 제2 반도체 칩 및 상기 제3 반도체 칩 사이의 인터포저(interposer)가 제공될 수 있다. 상기 제3 돌출 전극은 상기 인터포저를 경유하여 상기 제2 돌출 전극에 전기적으로 접속될 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 패키지를 제공한다. 상기 반도체 패키지는 상면에 제1 돌출 전극을 갖는 제1 반도체 칩을 포함한다. 상기 제1 돌출 전극을 노출시키도록 상기 제1 반도체 칩 상에 탑재되고, 상면에 제2 돌출 전극을 갖는 제2 반도체 칩이 제공된다. 상기 제1 돌출 전극 및 상기 제2 돌출 전극 사이에 절연 막이 형성된다. 상기 절연 막 내에 상기 제1 돌출 전극 및 상기 제2 돌출 전극의 측면들의 일부들을 노출시키는 그루브가 형성된다. 상기 그루브 내에 상기 제1 돌출 전극 및 상기 제2 돌출 전극의 노출된 면들과 접촉하는 상호접속이 형성된다.
다른 실시 예에서, 상기 절연 막은 상기 제1 반도체 칩과 상기 제2 반도체 칩의 사이로 연장 형성된다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 절연 막, 돌출 전극들, 및 상호접속들을 갖는 반도체 패키지가 제공될 수 있다. 이에 따라, 신호전달 경로 단축, 칩/크랙(chip/crack)과 같은 불량률 감소, 재료비 감소, 및 공정시간 단축과 같이 품질 및 양산효율 측면에서 다양한 개선효과를 갖는 반도체 패키지를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 제1 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 도 1의 일부분을 다른 각도에서 보여주는 레이아웃들이다.
도 3a는 도 2a의 일부분을 상세히 보여주는 확대도이다.
도 3b는 도 3a의 절단선 I-I'을 따라 취해진 부분단면도이다.
도 3c는 도 3a의 절단선 Ⅱ-Ⅱ'을 따라 취해진 부분단면도이다.
도 4a 및 도 4b는 도 3b의 응용 실시 예들을 설명하기 위한 부분단면도들이다.
도 5 내지 도 13b는 본 발명 기술적 사상의 제2 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 14는 본 발명 기술적 사상의 제3 실시 예들에 따른 반도체 패키지의 제조방법들을 설명하기 위한 공정흐름도이다.
도 15, 도 16, 도 18, 도 19, 및 도 20은 본 발명 기술적 사상의 제3 실시 예들에 따른 반도체 패키지의 제조방법들을 설명하기 위한 단면도들이다.
도 17a는 도 16의 일부분을 상세히 보여주는 확대도이다.
도 17b는 도 17a의 절단선 I-I'을 따라 취해진 부분단면도이다.
도 17c는 도 17a의 절단선 Ⅱ-Ⅱ'을 따라 취해진 부분단면도이다.
도 21 내지 도 23은 응용 실시 예에 따른 반도체 패키지의 제조방법들을 설명하기 위한 단면도들이다.
도 24 내지 도 28은 또 다른 실시 예에 따른 반도체 패키지의 제조방법들을 설명하기 위한 단면도들이다.
도 29는 본 발명의 기술적 사상의 제4 실시 예에 따른 카드 패키지를 설명하기 위한 레이아웃이다.
도 30은 본 발명의 기술적 사상의 제4 실시 예에 따른 카드 패키지를 설명하기 위한 단면도이다.
도 31 및 도 32는 본 발명의 기술적 사상의 제5 실시 예에 따른 전자 장치의 사시도 및 시스템 블록도이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[ 실시예 1]
도 1은 본 발명 기술적 사상의 제1 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 2a 내지 도 2c는 도 1의 일부분을 다른 각도에서 보여주는 레이아웃들이다. 도 3a는 도 2a의 일부분을 상세히 보여주는 확대도이고, 도 3b는 도 3a의 절단선 I-I'을 따라 취해진 부분단면도이며, 도 3c는 도 3a의 절단선 Ⅱ-Ⅱ'을 따라 취해진 부분단면도이다. 도 4a 및 도 4b는 도 3b의 응용 실시 예들을 설명하기 위한 부분단면도들이다.
도 1을 참조하면, 절연 막(8)을 사용하여 기판(3) 상에 제1 내지 제4 반도체 칩들(11, 21, 31, 41)이 탑재될 수 있다. 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 제1 칩 스택(10)을 구성할 수 있다.
상기 기판(3)은 핑거 전극(finger electrode; 6)을 포함할 수 있으며, 상기 핑거 전극(6) 상에 기판 돌출 전극(7)이 형성될 수 있다. 상기 제1 반도체 칩(11)은 제1 칩 패드(16)를 포함할 수 있으며, 상기 제1 칩 패드(16) 상에 제1 돌출 전극(17)이 형성될 수 있다. 상기 제2 반도체 칩(21)은 제2 칩 패드(26)를 포함할 수 있으며, 상기 제2 칩 패드(26) 상에 제2 돌출 전극(27)이 형성될 수 있다. 상기 제3 반도체 칩(31)은 제3 칩 패드(36)를 포함할 수 있으며, 상기 제3 칩 패드(36) 상에 제3 돌출 전극(37)이 형성될 수 있다. 상기 제4 반도체 칩(41)은 제4 칩 패드(46)를 포함할 수 있으며, 상기 제4 칩 패드(46) 상에 제4 돌출 전극(47)이 형성될 수 있다.
상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 솔더 볼(solder ball), 전도성 범프(conductive bump), 전도성 핀(conductive pin), 전도성 스페이서(conductive spacer), 또는 이들의 조합을 포함할 수 있다. 그리고 본 실시 예에서, 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)인 경우를 상정하여 설명하기로 한다. 따라서, 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 구형 또는 라운드진 표면들을 가질 수 있다.
상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 제1 방향으로 순차적으로 오프셋 탑재될 수 있다. 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 카스케이드(cascade) 구조를 이룰 수 있다. 구체적으로, 상기 제1 반도체 칩(11)은 상기 핑거 전극(6) 및 상기 기판 돌출 전극(7)과 중첩되지 않고 노출되도록 정렬될 수 있다. 상기 제2 반도체 칩(21)은 상기 제1 칩 패드(16) 및 상기 제1 돌출 전극(17)과 중첩되지 않고 노출되도록 상기 제1 반도체 칩(11) 상에 오프셋 정렬될 수 있다. 상기 제3 반도체 칩(31)은 상기 제2 칩 패드(26) 및 상기 제2 돌출 전극(27)과 중첩되지 않고 노출되도록 상기 제2 반도체 칩(21) 상에 오프셋 정렬될 수 있다. 상기 제4 반도체 칩(41)은 상기 제3 칩 패드(36) 및 상기 제3 돌출 전극(37)과 중첩되지 않고 노출되도록 상기 제3 반도체 칩(31) 상에 오프셋 정렬될 수 있다.
상기 절연 막(8)은 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)의 사이를 완전히 채우고 상기 제1 칩 스택(10) 및 상기 기판(3) 사이를 완전히 채울 수 있다. 또한, 상기 절연 막(8)은 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)의 측면들을 덮을 수 있다. 이에 더하여, 상기 절연 막(8)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47) 사이를 덮을 수 있다. 상기 절연 막(8)은 접착성을 가질 수 있다. 예를 들어, 고분자 수지 또는 몰딩 컴파운드를 포함할 수 있다.
상기 절연 막(8) 내에 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)이 형성될 수 있다. 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47) 사이에 형성될 수 있다.
상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)을 따라 제1 내지 제4 상호접속들(Interconnections; 18, 28, 38, 48)이 형성될 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)에 물리적 및/또는 전기적으로 접속될 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)의 각각은 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)의 대응하는 하나에 물질적으로(materially) 연속될(in continuity with) 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)과 동일한 물질을 포함할 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48) 및 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41) 사이에 상기 절연 막(8)이 보존될 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 절연 막(8)에 의하여 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)과 격리될 수 있다.
상기 기판(3) 상에 상기 제1 칩 스택(10)을 덮는 봉지재(92)가 형성될 수 있다. 상기 기판(3)의 후면에 제1 및 제2 외부 단자들(5A, 5B)이 형성될 수 있다. 상기 핑거 전극(6)은 상기 기판(3)을 통하여 상기 제1 및 제2 외부 단자들(5A, 5B) 중 대응하는 하나와 전기적으로 접속될 수 있다. 상기 제1 외부 단자(5A)는 솔더 볼(solder ball), 솔더 범프(solder bump), 핀 그리드 어레이(pin grid array), 리드 그리드 어레이(lead grid array), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다. 상기 제2 외부 단자(5B)는 금속성 범프 또는 솔더 랜드를 포함할 수 있다.
다른 실시 예에서, 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 레이저 블로킹 전극(laser blocking electrode)으로 지칭될 수 있다.
도 2a 내지 도 2c를 참조하면, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G) 및 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 다양한 모양으로 형성될 수 있다. 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G) 및 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 및 상기 제3 돌출 전극(37)보다 좁은 폭일 수 있다.
도 2a를 참조하면, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G) 및 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 동일한 폭을 유지할 수 있다. 도 2b를 참조하면, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G) 및 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 중앙이 오목한 모양을 가질 수 있다. 이와 반대로, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G) 및 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 중앙이 볼록한 모양을 가질 수도 있다. 도 2c를 참조하면, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G) 및 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상대적으로 넓은 위 폭과 상대적으로 좁은 아래 폭을 가질 수 있다. 이와는 반대로, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G) 및 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상대적으로 좁은 위 폭과 상대적으로 넓은 아래 폭을 가질 수도 있다.
도 3a 내지 도 3c를 참조하면, 상기 제1 내지 제3 그루브들(18G, 28G, 38G)의 내벽들은 레이저 스폿(laser spot)의 크기에 대응하는 거친 표면을 포함할 수 있다. 즉, 상기 제1 내지 제3 그루브들(18G, 28G, 38G)의 측벽들 및 바닥들은 울퉁불퉁한 다수 개의 반원형 바닥면 또는 측벽을 가질 수 있다. 상기 제1 내지 제3 그루브들(18G, 28G, 38G)의 내부에 상기 제1 내지 제3 상호접속들(18, 28, 38)이 형성될 수 있다. 상기 제1 내지 제3 그루브들(18G, 28G, 38G)의 울퉁불퉁한 측벽들 및 바닥들은 상기 제1 내지 제3 상호접속들(18, 28, 38)의 접착력을 강화하는 역할을 할 수 있다.
도 3b를 참조하면, 상기 제1 내지 제3 상호접속들(18, 28, 38)은 상기 제1 내지 제3 그루브들(18G, 28G, 38G)의 내부를 채우고, 상기 절연 막(8)의 상부 표면보다 높은 볼록한 상부 면을 가질 수 있다. 상기 제1 내지 제3 상호접속들(18, 28, 38)은 수평 폭보다 큰 수직 높이를 가질 수 있다.
도 3c를 참조하면, 상기 제1 상호 접속(18)은 상기 제1 돌출 전극(17)의 측면과 접촉할 수 있다. 상기 제2 상호접속(28)은 상기 제1 돌출 전극(17)의 상면 및 상기 제2 돌출 전극(27)의 측면과 접촉할 수 있다. 상기 제3 상호접속(30)은 상기 제2 돌출 전극(27)의 측면과 접촉할 수 있다.
상기 제1 칩 패드(16) 상에 제1 유비엠(under bump metal; UBM; 16A)이 형성될 수 있으며, 상기 제2 칩 패드(26) 상에 제2 유비엠(26A)이 형성될 수 있다. 상기 제1 유비엠(16A)은 상기 제1 칩 패드(16) 및 상기 제1 돌출 전극(17) 사이에 개재될 수 있으며, 상기 제2 유비엠(26A)은 상기 제2 칩 패드(26) 및 상기 제2 돌출 전극(27) 사이에 개재될 수 있다.
도 4a를 참조하면, 상기 제1 내지 제3 상호접속들(18, 28, 38)은 상기 제2 그루브(28G)를 완전히 채우고 인접한 상기 절연 막(8)의 표면을 부분적으로 덮을 수 있다. 상기 제1 내지 제3 상호접속들(18, 28, 38)은 종단면에서 볼록하게 라운드진 상부 표면들을 가질 수 있다. 예를 들면, 상기 제2 상호접속(28)은 수평 폭보다 큰 수직 깊이를 가질 수 있다.
도 4b를 참조하면, 상기 제1 내지 제3 상호접속들(18, 28, 38)은 인접한 상기 절연 막(8)의 상부 표면보다 낮게 리세스된 상부 표면을 가질 수 있다.
[ 실시예 2]
도 5 내지 도 13b는 본 발명 기술적 사상의 제2 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 5를 참조하면, 제1 상호접속(18)은 핑거 전극(6) 및 제1 돌출 전극(17) 사이에 형성될 수 있다. 상기 제1 상호접속(18)의 일단은 상기 핑거 전극(6)에 직접적으로 접촉할 수 있다.
도 6a를 참조하면, 절연 막(8)은 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)의 사이에 부분적으로 개재되고 상기 제1 반도체 칩(11) 및 상기 기판(3) 사이에 부분적으로 개재될 수 있다. 이 경우에, 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)의 사이와 상기 제1 반도체 칩(11) 및 상기 기판(3) 사이에 빈 공간들(8V)이 제공될 수 있다.
도 6b를 참조하면, 절연 막(8)은 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)의 사이에 부분적으로 개재되고 상기 제1 반도체 칩(11) 및 상기 기판(3) 사이에 부분적으로 개재될 수 있다. 상기 절연 막(8)은 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)의 일 측면들을 덮을 수 있으며, 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)의 다른 측면들은 노출될 수 있다.
도 7a 및 도 7b를 참조하면, 제1 내지 제4 상호접속들(18, 28, 38, 48)은 제1 돌출 전극(17), 제2 돌출 전극(27), 제3 돌출 전극(37), 및 제4 돌출 전극(47)과 다른 물질을 포함할 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)보다 낮은 온도에서 용융하는 물질을 포함할 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)의 측면들에 접촉될 수 있다.
도 8a 및 도 8b를 참조하면, 제1 내지 제4 상호접속들(18, 28, 38, 48)은 제1 돌출 전극(17), 제2 돌출 전극(27), 제3 돌출 전극(37), 및 제4 돌출 전극(47)과 다른 물질을 포함할 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)보다 낮은 온도에서 용융하는 물질을 포함할 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)의 측면들 및 상부 표면들을 덮을 수 있다.
도 9a 및 도 9b를 참조하면, 제1 돌출 전극(17), 제2 돌출 전극(27), 제3 돌출 전극(37), 및 제4 돌출 전극(47)은 전도성 범프(conductive bump), 전도성 핀(conductive pin), 또는 전도성 스페이서(conductive spacer)일 수 있다. 도 9a를 참조하면, 제1 돌출 전극(17), 제2 돌출 전극(27), 제3 돌출 전극(37), 및 제4 돌출 전극(47)은 필라(pillar) 또는 메사(mesa) 형태를 가질 수 있다. 즉, 제1 돌출 전극(17), 제2 돌출 전극(27), 제3 돌출 전극(37), 및 제4 돌출 전극(47)은 평평한 상부 표면들 및/또는 측벽들을 가질 수 있다. 다른 실시예에서, 제1 내지 제4 돌출 전극들(17, 27, 37, 47)은 원기둥 또는 다각형 기둥 형태를 가질 수 있다. 도 9b를 참조하면, 제1 돌출 전극(17), 제2 돌출 전극(27), 제3 돌출 전극(37), 및 제4 돌출 전극(47) 원추 또는 사다리꼴 형태를 가질 수 있다. 즉, 제1 돌출 전극(17), 제2 돌출 전극(27), 제3 돌출 전극(37), 및 제4 돌출 전극(47)은 평평한 상부 표면들 및/또는 측벽들을 가질 수 있다.
제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)과 다른 물질을 포함할 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)보다 낮은 온도에서 용융하는 물질을 포함할 수 있다. 예를 들어, 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 금속을 포함할 수 있고, 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 솔더를 포함할 수 있다.
도 10a를 참조하면, 제1 칩 스택(10) 상에 인터포저(interposer; 113)가 탑재될 수 있다. 상기 제1 칩 스택(10) 및 상기 인터포저(113) 사이에 절연 막(8)이 개재될 수 있다. 상기 인터포저(113)는 하부 패드(114), 내부 배선(115) 및 상부 패드(116)를 포함할 수 있다. 상기 하부 패드(114)는 제4 돌출 전극(47)에 접촉될 수 있다. 상기 상부 패드(116)는 상기 내부 배선(115)을 경유하여 상기 하부 패드(114)에 전기적으로 접속될 수 있다. 상기 상부 패드(116) 상에 인터포저 돌출 전극(117)이 형성될 수 있다.
상기 절연 막(8)을 사용하여 상기 인터포저(113) 상에 제5 내지 제8 반도체 칩들(51, 61, 71, 81)이 탑재될 수 있다. 상기 제5 내지 제8 반도체 칩들(51, 61, 71, 81)은 제2 칩 스택(50)을 구성할 수 있다. 상기 절연 막(8)은 상기 제5 내지 제8 반도체 칩들(51, 61, 71, 81)의 사이를 완전히 채우고 상기 제2 칩 스택(50) 및 상기 인터포저(113) 사이를 완전히 채울 수 있다.
상기 제5 반도체 칩(51)은 제5 칩 패드(56)를 포함할 수 있으며, 상기 제5 칩 패드(56) 상에 제5 돌출 전극(57)이 형성될 수 있다. 상기 제6 반도체 칩(61)은 제6 칩 패드(66)를 포함할 수 있으며, 상기 제6 칩 패드(66) 상에 제6 돌출 전극(67)이 형성될 수 있다. 상기 제7 반도체 칩(71)은 제7 칩 패드(76)를 포함할 수 있으며, 상기 제7 칩 패드(76) 상에 제7 돌출 전극(77)이 형성될 수 있다. 상기 제8 반도체 칩(81)은 제8 칩 패드(86)를 포함할 수 있으며, 상기 제8 칩 패드(86) 상에 제8 돌출 전극(87)이 형성될 수 있다.
상기 제5 내지 제8 반도체 칩들(51, 61, 71, 81)은 상기 제1 방향과 다른 제2 방향으로 순차적으로 오프셋 탑재될 수 있다. 상기 제5 내지 제8 반도체 칩들(51, 61, 71, 81)은 카스케이드(cascade) 구조를 이룰 수 있다. 상기 제1 방향과 상기 제2 방향은 반대일 수 있다. 예를 들면, 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 우측 방향으로 순차적으로 오프셋 적층될 수 있으며, 상기 제5 내지 제8 반도체 칩들(51, 61, 71, 81)은 좌측 방향으로 순차적으로 오프셋 적층될 수 있다.
상기 인터포저 돌출 전극(117), 상기 제5 돌출 전극(57), 상기 제6 돌출 전극(67), 상기 제7 돌출 전극(77), 및 상기 제8 돌출 전극(87) 사이에 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)과 유사한 제5 내지 제8 상호접속들(58, 68, 78, 88)이 형성될 수 있다. 상기 기판(3) 상에 상기 제1 칩 스택(10) 및 상기 제2 칩 스택(50)을 덮는 봉지재(92)가 형성될 수 있다.
도 10b를 참조하면, 제4 반도체 칩(41) 상에 재배선 층(123)이 형성될 수 있다. 상기 재배선 층(123)은 제1 재배선 패드(124), 내부 배선(125) 및 제2 재배선 패드(126)를 포함할 수 있다. 상기 제1 재배선 패드(124)는 제4 칩 패드(46)에 접속될 수 있다. 상기 제1 재배선 패드(124) 상에 제4 돌출 전극(47)이 형성될 수 있다. 상기 제2 재배선 패드(126)는 상기 내부 배선(125)을 경유하여 상기 제1 재배선 패드(124)에 전기적으로 접속될 수 있다. 상기 제2 재배선 패드(126) 상에 재배선 돌출 전극(127)이 형성될 수 있다.
절연 막(8)을 사용하여 상기 재배선 층(123) 상에 제5 내지 제8 반도체 칩들(51, 61, 71, 81)이 탑재될 수 있다. 상기 제5 내지 제8 반도체 칩들(51, 61, 71, 81)은 제2 칩 스택(50)을 구성할 수 있다. 상기 재배선 돌출 전극(127), 제5 돌출 전극(57), 제6 돌출 전극(67), 제7 돌출 전극(77), 및 제8 돌출 전극(87) 사이에 제5 내지 제8 상호접속들(58, 68, 78, 88)이 형성될 수 있다.
도 11b는 도 11a의 절단선 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 11a 및 도 11b를 참조하면, 제4 반도체 칩(41) 상에 재배선 층(123)이 형성될 수 있다. 상기 재배선 층(123)은 제1 재배선 패드(124), 내부 배선(125) 및 제2 재배선 패드(126)를 포함할 수 있다. 상기 제1 재배선 패드(124)는 제4 칩 패드(46)에 접속될 수 있다. 상기 제1 재배선 패드(124) 상에 제4 돌출 전극(47)이 형성될 수 있다. 상기 제2 재배선 패드(126)는 상기 내부 배선(125)을 경유하여 상기 제1 재배선 패드(124)에 전기적으로 접속될 수 있다. 상기 제2 재배선 패드(126) 상에 재배선 돌출 전극(127)이 형성될 수 있다.
제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 순차적으로 제1 방향으로 순차적으로 오프셋 탑재될 수 있다. 상기 재배선 층(123) 상에 제5 내지 제8 반도체 칩들(51, 61, 71, 81)이 상기 제1 방향과 다른 제2 방향으로 순차적으로 오프셋 탑재될 수 있다. 상기 제2 방향은 상기 제1 방향에 대하여 90도의 교각을 이룰 수 있다.
도 12를 참조하면, 기판(3) 상에 로직 칩(logic chip; 211) 및 지지대(291)가 부착될 수 있다. 상기 로직 칩(211)은 플립-칩(flip-chip) 기술을 이용하여 장착될 수 있다. 상기 지지대(291)는 상기 로직 칩(211)과 동일한 레벨에 탑재될 수 있다. 상기 지지대(291) 및 상기 로직 칩(211) 상에 제1 내지 제4 반도체 칩들(11, 21, 31, 41)이 탑재될 수 있다. 절연 막(8)은 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41), 상기 지지대(291) 및 상기 로직 칩(211)의 사이를 채울 수 있다.
도 13a를 참조하면, 기판(3) 상에 로직 칩(logic chip; 211), 버퍼 칩(295), 및 지지대(291)가 부착될 수 있다. 상기 로직 칩(211) 및 상기 버퍼 칩(295)은 플립-칩(flip-chip) 기술을 이용하여 장착될 수 있다. 상기 로직 칩(211), 상기 버퍼 칩(295) 및 상기 지지대(291) 상에 제1 내지 제4 반도체 칩들(11, 21, 31, 41)이 탑재될 수 있다. 절연 막(8)은 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41), 상기 지지대(291), 상기 버퍼 칩(295) 및 상기 로직 칩(211)의 사이를 채울 수 있다.
상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 메모리 칩들일 수 있다. 예를 들면, 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 낸드 플래시 메모리(NAND flash memory)와 같은 비-휘발성 메모리소자(non-volatile memory device)를 포함할 수 있다. 상기 버퍼 칩(295)은 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)에 비하여 빠른 동작속도를 갖는 반도체 소자를 포함할 수 있다. 예를 들면, 상기 버퍼 칩(295)은 디램(DRAM) 또는 에스램(SRAM)과 같은 휘발성 메모리 소자(volatile memory device)를 포함할 수 있다.
도 13b를 참조하면, 기판(3) 상에 로직 칩(logic chip; 211)이 부착될 수 있다. 상기 로직 칩(211)은 제1 반도체 칩(11)과 동일한 레벨에 탑재될 수 있다. 상기 로직 칩(211)은 절연 막(8)의 외측에 탑재될 수 있다.
[ 실시예 3]
도 14는 본 발명 기술적 사상의 제3 실시 예들에 따른 반도체 패키지의 제조방법들을 설명하기 위한 공정흐름도이다. 도 15, 도 16, 도 18, 도 19, 및 도 20은 본 발명 기술적 사상의 제3 실시 예들에 따른 반도체 패키지의 제조방법들을 설명하기 위한 단면도들이고, 도 17a는 도 16의 일부분을 상세히 보여주는 확대도이고, 도 17b는 도 17a의 절단선 I-I'을 따라 취해진 부분단면도이며, 도 17c는 도 17a의 절단선 Ⅱ-Ⅱ'을 따라 취해진 부분단면도이다.
도 14를 참조하면, 본 발명 기술적 사상의 제3 실시 예들에 따른 반도체 패키지의 제조방법은 절연 막을 이용하여 다수의 반도체 칩들을 적층하고(S10), 상기 절연 막 내에 그루브(Groove)를 형성하고(S20), 상호접속(Interconnections)을 형성하고(S30), 봉지재를 형성하고(S40), 반도체 패키지를 분리하는(S50) 것을 포함할 수 있다. 이하에서는 공정 단면도들 및 부분 확대도들을 사용하여 보다 상세히 설명하기로 한다.
도 14 및 도 15를 참조하면, 절연 막(8)을 사용하여 기판(3) 상에 제1 내지 제4 반도체 칩들(11, 21, 31, 41)이 적층될 수 있다(S10). 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 제1 칩 스택(10)을 구성할 수 있다.
상기 기판(3)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board)일 수 있다. 상기 기판(3)의 일면에 핑거 전극(finger electrode; 6)이 형성될 수 있다. 상기 기판(3)의 하부 표면을 덮는 하부 솔더 레지스트(2)가 형성될 수 있으며, 상기 기판(3)의 상부 표면을 덮고 상기 핑거 전극(6)을 노출하는 상부 솔더 레지스트(4)가 형성될 수 있다.
상기 핑거 전극(6) 상에 기판 돌출 전극(7)이 형성될 수 있다. 상기 제1 반도체 칩(11)은 제1 칩 패드(16)를 포함할 수 있으며, 상기 제1 칩 패드(16) 상에 제1 돌출 전극(17)이 형성될 수 있다. 상기 제2 반도체 칩(21)은 제2 칩 패드(26)를 포함할 수 있으며, 상기 제2 칩 패드(26) 상에 제2 돌출 전극(27)이 형성될 수 있다. 상기 제3 반도체 칩(31)은 제3 칩 패드(36)를 포함할 수 있으며, 상기 제3 칩 패드(36) 상에 제3 돌출 전극(37)이 형성될 수 있다. 상기 제4 반도체 칩(41)은 제4 칩 패드(46)를 포함할 수 있으며, 상기 제4 칩 패드(46) 상에 제4 돌출 전극(47)이 형성될 수 있다.
상기 제1 반도체 칩(11)은 상기 절연 막(8)을 사용하여 상기 기판(3) 상에 부착될 수 있다. 상기 제1 반도체 칩(11)은 상기 핑거 전극(6) 및 상기 기판 돌출 전극(7)과 중첩되지 않도록 정렬될 수 있다. 상기 제2 반도체 칩(21)은 상기 절연 막(8)을 사용하여 상기 제1 반도체 칩(11) 상에 부착될 수 있다. 상기 제2 반도체 칩(21)은 상기 제1 칩 패드(16) 및 상기 제1 돌출 전극(17)과 중첩되지 않도록 상기 제1 반도체 칩(11) 상에 오프셋 정렬될 수 있다. 상기 제3 반도체 칩(31)은 상기 절연 막(8)을 사용하여 상기 제2 반도체 칩(21) 상에 부착될 수 있다. 상기 제3 반도체 칩(31)은 상기 제2 칩 패드(26) 및 상기 제2 돌출 전극(27)과 중첩되지 않도록 상기 제2 반도체 칩(21) 상에 오프셋 정렬될 수 있다. 상기 제3 반도체 칩(31)은 상기 절연 막(8)을 사용하여 상기 제3 반도체 칩(31) 상에 부착될 수 있다. 상기 제4 반도체 칩(41)은 상기 제3 칩 패드(36) 및 상기 제3 돌출 전극(37)과 중첩되지 않도록 상기 제3 반도체 칩(31) 상에 오프셋 정렬될 수 있다. 바꾸어 말하면, 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 제1 방향으로 순차적으로 오프셋 탑재될 수 있다. 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 카스케이드(cascade) 구조를 이룰 수 있다.
상기 절연 막(8)은 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)의 사이를 채우고 상기 제1 반도체 칩(11) 및 상기 기판(3) 사이를 채울 수 있다. 또한, 상기 절연 막(8)은 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)의 측면들을 덮을 수 있다. 이에 더하여, 상기 절연 막(8)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47) 사이를 덮을 수 있다. 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 상기 절연 막(8)을 관통하여 노출될 수 있다. 다른 실시 예에서, 상기 절연 막(8)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)의 상단들을 완전히 덮을 수 있다.
상기 절연 막(8)은 액상 에폭시(liquid epoxy)를 사용하여 형성될 수 있다. 상기 절연 막(8)은 접착성을 가질 수 있다.
상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 솔더 볼(solder ball), 전도성 범프(conductive bump), 전도성 핀(conductive pin), 전도성 스페이서(conductive spacer), 또는 이들의 조합을 포함할 수 있다. 그리고 본 실시 예에서, 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)인 경우를 상정하여 설명하기로 한다. 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 솔더 제팅(solder jetting), 롤 프린팅(roll printing), 리토그라픽 솔더 범핑(lithographic solder bumping), 또는 이들의 조합을 이용하여 형성될 수 있다.
상기 핑거 전극(6), 상기 제1 칩 패드(16), 상기 제2 칩 패드(26), 상기 제3 칩 패드(36), 및 상기 제4 칩 패드(46)는 Cu, Al, Ni, Pd, Au, Pt, Ag, W, 또는 이들의 조합을 포함할 수 있다. 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 메모리 칩들일 수 있다. 예를 들면, 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 낸드 플래시 메모리(NAND flash memory)와 같은 비-휘발성 메모리소자(non-volatile memory device)를 포함할 수 있다.
도 14 및 도 16을 참조하면, 상기 절연 막(8) 내에 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)이 형성될 수 있다(S20). 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)은 레이저(Laser)를 이용하여 형성될 수 있다. 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G) 및 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41) 사이에 상기 절연 막(8)이 보존될 수 있다. 도면에서, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)이 형성되기 전의 절연 막(8)의 표면은 점선으로 표시되었고, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)의 바닥 면들은 실선으로 표시되었다.
상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 레이저(Laser)를 반사하는 특성을 보일 수 있다. 이에 따라, 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)을 형성하는 동안 상기 핑거 전극(6), 상기 제1 칩 패드(16), 상기 제2 칩 패드(26), 상기 제3 칩 패드(36), 및 상기 제4 칩 패드(46)가 레이저(Laser)에 의하여 손상되는 것을 방지하는 역할을 할 수 있다. 즉, 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 레이저를 블로킹할 수 있다.
다른 실시 예에서, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)은 기계 드릴링(mechanical drilling), 또는 에칭(etching) 기술을 이용하여 형성될 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하면, 상기 제1 내지 제3 그루브들(18G, 28G, 38G)은 제1 폭(W1)으로 형성될 수 있다. 상기 제1 돌출 전극(17) 및 상기 제2 돌출 전극(27)은 제2 폭(W2)일 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)보다 좁을 수 있다. 상기 제1 내지 제3 그루브들(18G, 28G, 38G)의 내벽들은 레이저 스폿(laser spot; LS)의 크기에 대응하는 거친 표면을 갖도록 형성될 수 있다. 즉, 상기 제1 내지 제3 그루브들(18G, 28G, 38G)의 측벽들 및 바닥들은 울퉁불퉁할 수 있다. 상기 제1 돌출 전극(17) 및 상기 제2 돌출 전극(27)의 측면들 및 상단들은 상기 제1 내지 제3 그루브들(18G, 28G, 38G)에 의하여 노출될 수 있다.
상기 제1 칩 패드(16) 상에 제1 유비엠(under bump metal; UBM; 16A)이 형성될 수 있으며, 상기 제2 칩 패드(26) 상에 제2 유비엠(26A)이 형성될 수 있다. 상기 제1 유비엠(16A)은 상기 제1 칩 패드(16) 및 상기 제1 돌출 전극(17) 사이에 개재될 수 있으며, 상기 제2 유비엠(26A)은 상기 제2 칩 패드(26) 및 상기 제2 돌출 전극(27) 사이에 개재될 수 있다. 상기 제1 유비엠(16A) 및 상기 제2 유비엠(26A)은 Ni, Pd, Au, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 칩 패드(16) 및 상기 제2 칩 패드(26)는 Cu, 또는 Al일 수 있으며, 상기 제1 유비엠(16A) 및 상기 제2 유비엠(26A)은 무전해 Ni, Ni/Pd, 또는 Ni/Pd/Au일 수 있다.
도 14 및 도 18을 참조하면, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)을 따라 제1 내지 제4 상호접속들(Interconnections; 18, 28, 38, 48)이 형성될 수 있다(S30).
상기 제1 내지 제4 상호접속들(18, 28, 38, 48)을 형성하는 것은 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)을 용융하여 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)을 따라 흘러내리도록 하는 것을 포함할 수 있다. 이 경우에, 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)의 각각은 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)의 대응하는 하나에 물질적으로 연속될(in continuity with) 수 있다. 즉, 상기 제1 내지 제4 상호 접속들(18, 28, 38, 48) 및 상기 제1 내지 제4 돌출 전극들(17, 27, 37, 47)은 동일한 물질을 포함할 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)에 접속될 수 있다.
도 14 및 도 19를 참조하면, 상기 기판(3) 상에 상기 제1 칩 스택(10)을 덮는 봉지재(92)가 형성될 수 있다(S40). 상기 봉지재(92)는 몰딩 컴파운드를 사용하여 형성될 수 있다.
도 14 및 도 20을 참조하면, 상기 기판(3)의 후면에 제1 및 제2 외부 단자들(5A, 5B)이 형성될 수 있다. 상기 제1 외부 단자들(5A)은 솔더 볼(solder ball), 솔더 범프(solder bump), 핀 그리드 어레이(pin grid array), 리드 그리드 어레이(lead grid array), 도전성 탭(conductive tab), 또는 이들의 조합을 포함할 수 있다. 다른 실시 예에서, 상기 제1 외부 단자들(5A)은 생략될 수 있다. 제2 외부 단자(5B)는 금속성 범프 또는 솔더 랜드를 포함할 수 있다. 다른 실시 예에서, 상기 제2 외부 단자들(5B)도 생략될 수 있다.
계속하여, 반도체 패키지를 분리하는 공정이 수행될 수 있다(S50). 상기 반도체 패키지를 분리하는 공정은 쏘잉(sawing) 공정을 이용하여 상기 봉지재(92) 및 상기 기판(3)을 절단하는 것을 포함할 수 있다. 그 결과 도 1을 참조하여 설명한 것과 유사한 반도체 패키지가 형성될 수 있다.
도 21 내지 도 23은 응용 실시 예에 따른 반도체 패키지의 제조방법들을 설명하기 위한 단면도들이다.
도 21을 참조하면, 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)을 따라 제1 내지 제4 도전성 물질들(18M, 28M, 38M, 48M)이 추가적으로 제공될 수 있다. 상기 제1 내지 제4 도전성 물질들(18M, 28M, 38M, 48M)은 도전성 페이스트(conductive paste), 도전성 볼(conductive ball), 또는 이들의 조합을 포함할 수 있다. 상기 제1 내지 제4 도전성 물질들(18M, 28M, 38M, 48M)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)과 다른 물질막일 수 있다. 상기 제1 내지 제4 도전성 물질들(18M, 28M, 38M, 48M)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)보다 낮은 온도에서 용융하는 물질일 수 있다.
예를 들면, 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)은 Sn-Ag-Cu 를 포함하는 제1 솔더 볼(solder ball) 일 수 있다. 상기 제1 솔더 볼은 217 ℃ - 221℃ 에서 용융되는 특성을 보일 수 있다. 이 경우에, 상기 제1 내지 제4 도전성 물질들(18M, 28M, 38M, 48M)은 Sn-Bi 를 포함하는 제2 솔더 볼, 또는 Sn-Zn 를 포함하는 제3 솔더 볼 일 수 있다. 상기 제2 솔더 볼은 약138 ℃ 에서 용융되는 특성을 보일 수 있으며, 상기 제3 솔더 볼은 약200 ℃ 에서 용융되는 특성을 보일 수 있다.
다른 실시 예에서, 상기 제1 내지 제4 도전성 물질들(18M, 28M, 38M, 48M)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)과 동일한 물질일 수 있다.
도 22를 참조하면, 상기 제1 내지 제4 도전성 물질들(18M, 28M, 38M, 48M)을 용융시키어 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)을 따라 제1 내지 제4 상호접속들(18, 28, 38, 48)이 형성될 수 있다. 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)에 접촉될 수 있다.
다른 실시 예에서, 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 상기 기판 돌출 전극(7), 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)의 측면들 및 상단들을 덮을 수 있다.
도 23을 참조하면, 기판(3) 상에 제1 칩 스택(10)을 덮는 봉지재(92)가 형성될 수 있다. 상기 기판(3)의 후면에 외부 단자들(5)이 형성될 수 있다.
계속하여, 쏘잉(sawing) 공정을 이용하여 상기 봉지재(92) 및 상기 기판(3)을 절단할 수 있다. 그 결과 도 7a를 참조하여 설명한 것과 유사한 반도체 패키지가 형성될 수 있다.
도 24 내지 도 28은 또 다른 실시 예에 따른 반도체 패키지의 제조방법들을 설명하기 위한 단면도들이다.
도 24를 참조하면, 기판 돌출 전극(7)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)일 수 있으며, 제1 돌출 전극(17), 제2 돌출 전극(27), 제3 돌출 전극(37), 및 제4 돌출 전극(47)은 전도성 핀(conductive pin) 또는 전도성 스페이서(conductive spacer)일 수 있다.
도 25를 참조하면, 레이저(Laser)를 이용하여 절연 막(8) 내에 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)이 형성될 수 있다.
도 26을 참조하면, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)을 따라 제1 내지 제4 도전성 물질들(18M, 28M, 38M, 48M)이 추가적으로 제공될 수 있다. 상기 제1 내지 제4 도전성 물질들(18M, 28M, 38M, 48M)은 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)과 다른 물질막일 수 있다. 상기 제1 내지 제4 도전성 물질들(18M, 28M, 38M, 48M)은 상기 제1 돌출 전극(17), 상기 제2 돌출 전극(27), 상기 제3 돌출 전극(37), 및 상기 제4 돌출 전극(47)보다 낮은 온도에서 용융하는 물질일 수 있다.
도 27을 참조하면, 상기 제1 내지 제4 도전성 물질들(18M, 28M, 38M, 48M)을 용융시키어 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)을 따라 제1 내지 제4 상호접속들(18, 28, 38, 48)이 형성될 수 있다.
도 28을 참조하면, 기판(3) 상에 제1 칩 스택(10)을 덮는 봉지재(92)가 형성될 수 있다. 상기 기판(3)의 후면에 외부 단자들(5)이 형성될 수 있다.
계속하여, 쏘잉(sawing) 공정을 이용하여 상기 봉지재(92) 및 상기 기판(3)을 절단할 수 있다. 그 결과 도 9b를 참조하여 설명한 것과 유사한 반도체 패키지가 형성될 수 있다.
상술한 바와 같이, 본 발명 기술적 사상의 제3 실시 예들에 따른 반도체 패키지의 제조방법에 따르면, 레이저(Laser)를 이용하여 상기 절연 막(8) 내에 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)이 형성될 수 있다. 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)을 형성하는 동안, 상기 돌출 전극들(7, 17, 27, 37, 47)은 상기 핑거 전극(6), 및 상기 제1 내지 제4 칩 패드들(16, 26, 36, 46)이 레이저(Laser)에 의하여 손상되는 것을 방지하는 역할을 할 수 있다. 또한, 상기 제1 내지 제4 그루브들(18G, 28G, 38G, 48G)의 내벽들은 레이저 스폿(laser spot; LS)의 크기에 대응하는 거친 표면을 갖도록 형성될 수 있다. 이에 따라, 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 매우 우수한 접착 특성을 보일 수 있다.
나아가서, 본딩 와이어(bonding wire)를 사용하는 종래 기술에 비하여, 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)은 신호전달 경로 단축, 칩/크랙(chip/crack)과 같은 불량률 감소, 재료비 감소, 및 공정시간 단축과 같이 품질 및 양산효율 측면에서 다양한 개선효과를 얻을 수 있다. 이에 더하여, 상기 절연 막(8)은 디에이에프(direct adhesive film; DAF)에 비하여 낮은 재료비 및 짧은 공정 시간을 갖는 액상 에폭시(liquid epoxy)가 적용될 수 있다. 또한, 상기 절연 막(8)은 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)의 측면들을 덮고, 상기 돌출 전극들(7, 17, 27, 37, 47)의 측면들을 덮을 수 있으므로, 습기에 강하고 우수한 신뢰성을 보이는 반도체 패키지를 구현할 수 있다.
[ 실시예 4]
도 29는 본 발명의 기술적 사상의 제4 실시 예에 따른 카드 패키지를 설명하기 위한 레이아웃이고, 도 30은 본 발명의 기술적 사상의 제4 실시 예에 따른 카드 패키지를 설명하기 위한 단면도이다.
도 29 및 도 30을 참조하면, 절연 막(8)을 사용하여 카드 기판(213) 상에 제1 내지 제4 반도체 칩들(11, 21, 31, 41)이 탑재될 수 있다. 상기 제1 내지 제4 반도체 칩들(11, 21, 31, 41)은 제1 칩 스택(10)을 구성할 수 있다. 상기 카드 기판(213)은 하부 솔더 레지스트(212) 및 상부 솔더 레지스트(214)로 덮일 수 있다. 상기 카드 기판(213)의 일면에 외부 단자들(225)이 형성될 수 있다. 상기 외부 단자들(225)은 도전성 탭(conductive tab)을 포함할 수 있다. 상기 카드 기판(213) 상에 상기 제1 칩 스택(10)을 덮는 봉지재(292)가 제공될 수 있다.
상술한 바와 같이, 상기 절연 막(8), 돌출 전극들(7, 17, 27, 37, 47), 및 상호접속들(18, 28, 38, 48)의 구성은 신호전달 경로 단축, 불량률 감소, 재료비 감소, 및 공정시간 단축과 같은 다양한 개선효과를 보일 수 있다. 결과적으로, 다수의 반도체 칩들을 탑재하면서 품질 및 양산효율 측면에서 우수한 카드 패키지를 구현할 수 있다.
더 나아가서, 도 1 내지 도 28을 참조하여 설명된 반도체 패키지 및 그 형성 방법들은 카드 패키지 및 그 형성 방법들에 다양하게 응용될 수 있다.
[ 실시예 5]
도 31 및 도 32는 본 발명의 기술적 사상의 제5 실시 예에 따른 전자 장치의 사시도 및 시스템 블록도이다.
도 31을 참조하면, 도 1 내지 도 30을 참조하여 설명된 반도체 패키지 및 그 형성 방법은 핸드폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 30을 참조하여 설명한 것과 유사한 반도체 패키지는 상기 핸드폰(1900) 내의 메인보드에 탑재될 수 있다. 나아가서, 도 1 내지 도 30을 참조하여 설명한 것과 유사한 반도체 패키지는 외장형 메모리 카드와 같은 확장장치로 제공되어 상기 핸드폰(1900)에 결합되어 사용될 수도 있다.
도 32를 참조하면, 도 1 내지 도 30을 참조하여 설명한 것과 유사한 반도체 패키지는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 30을 참조하여 설명한 것과 유사한 반도체 패키지는 상기 기능 유닛(2140)에 적용될 수 있다. 예를 들면, 상기 기능 유닛(2140)은 상기 기판(3), 상기 외부 단자들(5), 상기 절연 막(8), 상기 칩 스택(10), 및 상기 제1 내지 제4 상호접속들(18, 28, 38, 48)을 포함할 수 있다. 상기 외부 단자들(5)은 상기 바디(2110)에 접속될 수 있다. 이 경우에, 상기 전자 시스템(2100)은 다수의 반도체 칩들을 탑재하면서도 품질 및 양산효율 측면에서 다양한 개선효과를 보일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
2, 4, 212, 214: 솔더 레지스트 3, 213: 기판
5A, 5B, 225: 외부 단자 6: 핑거 전극
7: 기판 돌출 전극 8: 절연 막
11, 21, 31, 41, 51, 61, 71, 81: 반도체 칩
10, 50: 칩 스택(chip stack)
16, 26, 36, 46, 56, 66, 76, 86: 칩 패드
16A, 26A: 유비엠(under bump metal; UBM)
17, 27, 37, 47, 57, 67, 77, 87: 돌출 전극
18G, 28G, 38G, 48G: 그루브
18M, 28M, 38M, 48M: 도전성 물질
18, 28, 38, 48, 58, 68, 78, 88: 상호접속
92, 292: 봉지재
113: 인터포저 114: 하부 패드
115: 내부 배선 116: 상부 패드
117: 인터포저 돌출 전극
123: 재배선 층 124, 126: 재배선 패드
125: 내부 배선(125) 127: 재배선 돌출 전극
211: 로직 칩 291: 지지대
295: 버퍼 칩
1900: 핸드폰 2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛 2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 상면에 제1 돌출 전극을 갖는 제1 반도체 칩을 준비하고,
    상기 제1 반도체 칩 상에 제2 돌출 전극을 갖는 제2 반도체 칩을 상기 제1 돌출 전극이 노출되도록 탑재하고,
    상기 제1 돌출 전극과 상기 제2 돌출 전극 사이에 절연막을 형성하고,
    상기 절연막 내에 그루브를 형성하고,
    상기 그루브의 내부를 채우고 상기 제1 돌출 전극 및 상기 제2 돌출 전극과 접속되는 상호접속을 형성하는 것을 포함하되,
    상기 제1 돌출 전극 및 상기 제2 돌출 전극은 상기 절연막의 상면 상으로 노출되는 반도체 패키지 형성 방법.
  2. 제1 항에 있어서,
    상기 그루브를 형성하는 것은,
    상기 그루브의 폭을 상기 제1 돌출 전극의 폭보다 좁게 형성하는 것을 포함하는 반도체 패키지 형성 방법.
  3. 제1 항에 있어서,
    상기 그루브(groove)를 형성하는 것은,
    레이저(Laser)를 이용하여 상기 절연막의 일부를 제거하는 것을 포함하는 반도체 패키지 형성 방법.
  4. 제1 항에 있어서,
    상기 상호접속을 형성하는 것은
    상기 제2 돌출 전극의 일부를 용융하여 상기 그루브(groove)를 채우는 것을 포함하는 반도체 패키지 형성 방법.
  5. 제1 항에 있어서,
    상기 상호접속은 상기 제2 돌출 전극과 동일 물질 막을 포함하되, 상기 상호접속은 상기 제2 돌출 전극에 물질적으로 연속(in continuity with)인 반도체 패키지 형성 방법.
  6. 제1 항에 있어서,
    상기 상호접속을 형성하는 것은
    상기 그루브(groove) 내에 도전성 페이스트(conductive paste), 도전성 볼(conductive ball), 또는 이들의 조합을 제공하는 것을 포함하는 반도체 패키지 형성 방법.
  7. 제1 항에 있어서,
    상기 상호접속은 상기 제1 돌출 전극 및 상기 제2 돌출 전극 보다 낮은 온도에서 용융하는 물질을 포함하는 반도체 패키지 형성 방법.
  8. 제1 항에 있어서,
    상기 상호접속은 수평 폭보다 큰 수직 깊이를 갖는 반도체 패키지 형성 방법.
  9. 제1 항에 있어서,
    상기 상호접속은 상기 절연막의 상부 표면의 일부를 덮는 반도체 패키지 형성 방법.
  10. 제1 칩 패드 및 상기 제1 칩 패드 상에 형성된 제1 레이저 블로킹 전극을 갖는 제1 반도체 칩, 및 제2 칩 패드 및 상기 제2 칩 패드 상에 형성된 제2 레이저 블로킹 전극을 갖는 제2 반도체 칩을 준비하고,
    상기 제1 반도체 칩 상에 상기 제1 레이저 블로킹 전극이 노출되도록 상기 제2 반도체 칩을 탑재하고,
    상기 제1 레이저 블로킹 전극 및 상기 제2 레이저 블로킹 전극 사이에 절연막을 형성하고,,
    레이저(Laser)를 이용하여 상기 절연막 내에 그루브(groove)를 형성하고,
    상기 그루브(groove) 내에 상기 제1 레이저 블로킹 전극 및 상기 제2 레이저 블로킹 전극과 접촉하는 상호접속(interconnection)을 형성하는 것을 포함하는 반도체 패키지 형성방법.
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