JP2013062328A - 半導体装置 - Google Patents

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Takashi Imoto
孝志 井本
Yoshiyasu Ando
善康 安藤
Akira Tanimoto
亮 谷本
Masatsugu Iwamoto
正次 岩本
Yasuo Takemoto
康男 竹本
Hideo Taguchi
英男 田口
Naoto Takebe
直人 武部
Koichi Miyashita
浩一 宮下
Jun Tanaka
潤 田中
Katsuhiro Ishida
勝広 石田
Shogo Watanabe
昭吾 渡邉
Yuichi Sano
雄一 佐野
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

【課題】パッケージ内での電気的接続の信頼性の向上を図った半導体装置を提供する。
【解決手段】 実施形態に係る半導体装置は，基板，第１の半導体チップ，電極，第１，第２の接続部材，第１，第２の接続部材を有する。電極は，前記第１の半導体チップ上に配置され，Ａｌを含む。第１の接続部材は，前記電極と前記基板とを電気的に接続し，ＡｕまたはＣｕを含む。第１の封止部材は，前記第１の半導体チップ，前記第１の接続部材を封止する。前記基板および第１の封止部材，の樹脂の重量Ｗ０に対する，この第１の封止部材中のＣｌイオンおよびＢｒイオンの合計重量Ｗ１の比が７．５ｐｐｍ以下である。
【選択図】図１

Description

この発明の実施形態は，複数の半導体チップを積層した半導体装置に関する。
メモリチップ（メモリ素子）と，このメモリチップへのデータの書込み及び読出しを制御する制御チップ（制御素子，システムＬＳＩ）とを積層する，半導体パッケージがある。
このように制御チップとメモリチップを積層する場合，複数の半導体パッケージを用いる手法（複数パッケージ構造），単一の半導体パッケージを用いる手法（単一パッケージ構造）がある。複数パッケージ構造では，制御チップの半導体パッケージと，メモリチップの半導体パッケージと，が積層される（Package On Package）。単一パッケージ構造では，一の基板上に，制御チップとメモリチップとが，並列あるいは積層して配置され，半導体パッケージが構成される。
複数パッケージ構造では，それぞれの半導体パッケージ毎に，チップと基板間の接続を設定できるため，高速動作が容易となる。しかし，複数パッケージ構造は，厚さとコストの点で不利である。
これに対して，単一パッケージ構造は，複数パッケージ構造より，厚さとコストの点で，有利である。しかし，チップと基板間の接続関係が複雑になり易い。また，長期的に見ると，パッケージ内での電気的接続の信頼性を確保するのが難しくなる可能性がある。
特許第４１８８３３７号公報
本実施形態は，パッケージ内での電気的接続の信頼性の向上を図った半導体装置を提供することを目的とする。
実施形態に係る半導体装置は，基板，第１の半導体チップ，電極，第１，第２の接続部材，第１，第２の接続部材を有する。第１の半導体チップは，前記基板上に配置される。電極は，前記第１の半導体チップ上に配置され，Ａｌを含む。第１の接続部材は，前記電極と前記基板とを電気的に接続し，ＡｕまたはＣｕを含む。第１の封止部材は，前記第１の半導体チップ，前記第１の接続部材を封止する。１以上の第２の半導体チップは，前記第１の封止部材上に積層される。１以上の第２の接続部材は，前記１以上の第２の半導体チップと前記基板とを電気的に接続する。第２の封止部材は，前記第１の接続部材，前記１以上の第２の半導体チップ，および前記１以上の第２の接続部材を封止する。前記基板および第１の封止部材，の樹脂の重量Ｗ０に対する，この第１の封止部材中のＣｌイオンおよびＢｒイオンの合計重量Ｗ１の比が７．５ｐｐｍ以下である。
第１の実施形態に係る半導体装置の平面図である。 第１の実施形態に係る半導体装置の側面図である。 第１の実施形態に係る半導体装置の拡大断面図である。 第１の実施形態に係る半導体装置の作成手順を表すフロー図である。 図４の手順で作成される半導体装置の側面図である。 図４の手順で作成される半導体装置の側面図である。 図４の手順で作成される半導体装置の側面図である。 図４の手順で作成される半導体装置の側面図である。 第２の実施形態に係る半導体装置の側面図である。 第２の実施形態に係る半導体装置の拡大断面図である。 第２の実施形態に係る半導体装置の作成手順を表すフロー図である。 封止部材３１用樹脂材料の粘度の温度依存性を表すグラフである。 ボンディングワイヤＢ１と電極２１ａ〜２１ｄの接合部に生じる層状組織ＬＳを表す顕微鏡写真である。 ＡｕとＡｌの合金層を表す顕微鏡写真である。 層状組織ＬＳの発生メカニズムを説明する図である。 加速試験の結果を表す図である。
以下，図面を参照して，実施形態を詳細に説明する。
（第１の実施形態）
図１は，第１の実施形態に係る半導体装置１の平面図である。図２は，半導体装置１の側面図である。図２（ａ）は，半導体装置１の図１の矢印αの向きからみた側面図である。図２（ｂ）は，半導体装置１の図１の矢印βの向きからみた側面図である。図３は，半導体装置１の拡大断面図である。
なお，図１では，封止部材６１及びボンディングワイヤＢ２，Ｂ３の図示を省略している。図２（ａ）では，封止部材６１を透視した状態で半導体装置１を図示している。図２（ｂ）では，封止部材６１を透視した状態で，かつボンディングワイヤＢ３の図示を省略している。
（半導体装置１の概要）
初めに，半導体装置１の概要について説明する。半導体装置１は，矩形の実装基板１１と，矩形の半導体チップ２１と，封止部材３１と，矩形の半導体チップ４１〜４４と，矩形の半導体チップ５１〜５４と，封止部材６１とを備える。半導体チップ４１〜４４及び５１〜５４は，データの書込み及び読出しを行うためのメモリチップであり，この半導体チップ４１〜４４及び５１〜５４へのデータの書込み及び読出しは，制御チップ（コントローラ）である半導体チップ２１により行われる。
この半導体装置１では，複数の半導体チップ４１〜４４及び５１〜５４を２つの系統（第１，第２の系統）に分け，データの書込み及び読出しを行っている。また，半導体チップ２１と外部とのデータのやり取りについても２系統（第３，第４の系統）に分かれている。各系統内及び系統間で配線長に違いが大きいと半導体チップの動作の高速化が阻害される。
既述のように半導体チップ４１〜４４，５１〜５５と外部との信号の入出力は，半導体チップ２１を介する。本実施形態では，半導体チップ２１を実装基板１１の中央付近に配置することで，外部接続端子１３ａ，１３ｂと半導体チップ２１間の配線を等長とする（または，等長に近づける。以降，「等長とする」とだけ記載）ことが容易となる。また，半導体チップ２１上に半導体チップ４１〜４４，５１〜５５を配置することで，半導体チップ２１と半導体チップ４１〜４４，５１〜５５間の配線も等長とすることが容易となる。
配線を等長とするために，半導体チップ２１と半導体チップ４１〜４４，５１〜５５を別のパッケージとして積層することが考えられる（Package On Package）。即ち，それぞれの半導体パッケージ毎に，チップと基板間の接続を設定できるため，高速動作が容易となる。しかしながら，複数のパッケージを製作することは，コストが高くなり易く，また全体の厚さが大きくなり易い。これに対して，本実施形態では，等長配線の薄い半導体装置１を比較的低コストで製作可能となる。
特に，半導体装置１では，半導体チップ２１，半導体チップ４１〜４４及び半導体チップ５１〜５４の実装基板１１上での配置等を工夫し，各系統内及び系統間での配線長が略同じ長さとなるように構成している。具体的には，半導体チップ２１と半導体チップ４１〜４４とを接続する配線のうち特定の配線（第１の系統）と，半導体チップ２１と半導体チップ５１〜５４とを接続する配線のうち特定の配線（第２の系統）とが略同じ配線長となり，さらに，半導体チップ２１と実装基板１１の外部接続端子１３ａとを接続する配線のうち特定の配線（第３の系統）と，半導体チップ２１と実装基板１１の外部接続端子１３ｂとを接続する配線のうち特定の配線（第４の系統）とが略同じ配線長となるよう構成している。なお，ここで，特定の配線とは，データ信号（ＩＯ）やデータのリード・ライトのタイミングを指定するタイミング信号の伝達に使用される配線のことである。
（半導体装置１の構成）
以下，半導体装置１の構成について説明する。
実装基板１１は，表面及び裏面に対応する第１主面１１ａ及び第２主面１１ｂを有する。実装基板１１は，第１〜第４の辺（側面）Ａ〜Ｄを有する矩形の基板である。図３に示すように，実装基板１１は，コア層１１ｃ，配線層１１ｄ，１１ｅ，層間接続部１１ｆ，ソルダーレジスト層１１ｇ，１１ｈを備える。コア層１１ｃは，例えば，５０〜３００μｍの厚さの樹脂層（例えば，ガラス−エポキシ樹脂，ガラス−ビスマレイミドトリアジン樹脂を用いる）である。配線層１１ｄ，１１ｅは，例えば，Ｃｕを用い，コア層１１ｃの両面それぞれに１以上配置される。配線層１１ｄ，１１ｅに，接続端子１２ａ〜１２ｆ及び外部接続端子１３ａ，１３ｂが接続される。ソルダーレジスト層１１ｇ，１１ｈは，配線層１１ｄ，１１ｅそれぞれの外側に配置される樹脂層（例えば，エポキシ樹脂を用いる）である。接続端子１２ａ〜１２ｆ，外部接続端子１３ａ，１３ｂが配置される箇所では，ソルダーレジスト層１１ｇ，１１ｈに開口が形成される。
実装基板１１の第１主面１１ａ上には，半導体チップ２１との接続端子１２ａ〜１２ｄがそれぞれ第１〜第４の辺Ａ〜Ｄ側に形成されている。また，実装基板１１の第１主面１１ａ上には，半導体チップ４１〜４４との接続端子１２ｅと，半導体チップ５１〜５４との接続端子１２ｆとが第１，第２の辺Ａ，Ｂ側にそれぞれ形成されている。
接続端子１２ａ〜１２ｆは，例えば，銅（Ｃｕ）の端子にニッケル（Ｎｉ）及び金（Ａｕ）を電解めっきしたものである。実装基板１１の第２主面１１ｂ上の第３，第４の辺Ｃ，Ｄ側には，外部基板等との接続端子である外部接続端子１３ａ，１３ｂがそれぞれ形成されている。外部接続端子１３ａ，１３ｂは，例えば，半田ボールや半田バンプである。
半導体チップ２１は，半導体チップ４１〜４４及び半導体チップ５１〜５４へのデータの書込み及び読出しを制御する第１〜第４の辺ａ〜ｄを有する矩形の制御チップ（コントローラ）である。半導体チップ２１は，実装基板１１の中央付近に，樹脂層２１ｆ（例えば，熱硬化性樹脂を用いる）で固定される。
半導体チップ２１は，実装基板１１の辺Ａ〜Ｄにそれぞれ対応する辺ａ〜ｄに沿って形成された複数の電極２１ａ〜２１ｄを有する。電極２１ａ〜２１ｄは，例えば，アルミパッドである。半導体チップ２１は，実装基板１１の第１主面１１ａ上に実装される。半導体チップ２１の電極２１ａ〜２１ｄは，それぞれ実装基板１１の接続端子１２ａ〜１２ｄとボンディングワイヤＢ１により電気的に接続される。ボンディングワイヤＢ１の材質は，例えば，金（Ａｕ）や銅（Ｃｕ）である。
封止部材３１は，半導体チップ２１をボンディングワイヤＢ１ごと埋め込む。封止部材３１は，例えば，熱硬化性樹脂を用いる。封止部材３１は，半導体チップ２１の表面及び周囲に，その表面（上面）がボンディングワイヤＢ１の上端よりも高い位置となるように形成される。また，封止部材３１は，その大きさ（縦と横の長さ）が表面（上面）上に積層される半導体チップ４１の裏面の大きさ（縦と横の長さ）と略同じとなるように形成される。
図３は，封止部材３１近傍での半導体装置１の構成の詳細を表す。実装基板１１（ソルダ-レジスト層１１ｇ）上に，半導体チップ２１が樹脂層２１ｆで接続される。半導体チップ２１およびボンディングワイヤＢ１が封止部材３１に封止される。この封止部材３１上に半導体チップ４１が配置される。
このとき，図３に示す厚さｄｆ，距離ｄｇ，高さｄｗ，厚さｄｃ，ｄａ，ｄｔは，次のように定義される。
即ち，厚さｄｆは，封止部材３１の厚さであり，実装基板１１と半導体チップ４１間の距離で規定される。
距離ｄｇは，半導体チップ４１からボンディングワイヤＢ１の最大高さ間の距離（クリアランス）である。
高さｄｗは，半導体チップ４１とボンディングワイヤＢ１の最大高さ間の距離である。
厚さｄｃは，半導体チップ２１の厚さである。
厚さｄａは，樹脂層２１ｆの厚さである。
厚さｄｔは，実装基板１１とボンディングワイヤＢ１の最大高さ間の距離であり，高さｄｗ，厚さｄｃ，厚さｄａの合計でもある。
次のように厚さｄｆ等を設定することで，ボンディングワイヤＢ１と半導体チップ４１の接触の防止および半導体装置１の薄型化を両立させた半導体装置１の作成が容易となる。即ち，後述の作成手順（図４）で，このような半導体装置１を作成できる。なお，これらの値は，後述の実施例１において目標値とされる。
厚さｄｆ： １２５〜１４５μｍ（１３５μｍ±１０μｍ）
距離ｄｇ： 最小５．７μｍ
高さｄｗ： ３０〜９０μｍ（６０μｍ±３０μｍ）
厚さｄｃ： ２５〜３５μｍ（３０μｍ±５μｍ）
厚さｄａ： ３〜１１μｍ（７μｍ±４μｍ）
厚さｄｔ： ６５〜１２９μｍ（９７μｍ±３２μｍ）
半導体チップ４１〜４４は，データの書込み及び読出しを行うためのメモリチップである。半導体チップ４１〜４４は，表面の一辺側に電極４１ａ〜４４ａをそれぞれ有する。電極４１ａ〜４４ａは，例えば，アルミパッドである。半導体チップ４１〜４４は，電極４１ａ〜４４ａが形成された辺が，実装基板１１の辺Ａ側となるように封止部材３１上に位置をずらしながら積層される。例えば，０．１〜１．０ｍｍの範囲で半導体チップ４１〜４４の位置をずらしながら積層することで，電極４１ａ〜４４ａへボンディグを行うための空間を確保している。
半導体チップ４１〜４４の電極４１ａ〜４４ａは，ボンディングワイヤＢ２により実装基板１１の接続端子１２ｅと電気的に接続される。半導体チップ４１〜４４の電極４１ａ〜４４ａの少なくとも一部は，ボンディングワイヤＢ２により互いに電気的に接続される。ボンディングワイヤＢ２の材質は，例えば，金（Ａｕ）や銅（Ｃｕ）である。
半導体チップ５１〜５４は，データの書込み及び読出しを行うためのメモリチップである。半導体チップ５１〜５４は，表面の一辺側に電極５１ａ〜５４ａをそれぞれ有する。電極５１ａ〜５４ａは，例えば，アルミパッドである。半導体チップ５１〜５４は，電極５１ａ〜５４ａが形成された辺が，実装基板１１の辺Ｂ側となるように，半導体チップ４１〜４４上に位置をずらしながら積層される。例えば，０．１〜１．０ｍｍの範囲で半導体チップ５１〜５４の位置をずらしながら積層することで，電極５１ａ〜５４ａへボンディグを行うための空間を確保している。
半導体チップ５１〜５４の電極５１ａ〜５４ａは，ボンディングワイヤＢ３により実装基板１１の接続端子１２ｆと電気的に接続される。半導体チップ５１〜５４の電極５１ａ〜５４ａの少なくとも一部は，ボンディングワイヤＢ３により互いに電気的に接続される。ボンディングワイヤＢ３の材質は，例えば，金（Ａｕ）や銅（Ｃｕ）である。
封止部材６１は，半導体チップ２１，封止部材３１，半導体チップ４１〜４４及び半導体チップ５１〜５４を封止する封止樹脂（例えば，エポキシ樹脂，シリカの粉末，カーボンの粉末（カーボンブラック）を主成分とするモールド樹脂）である。
本実施形態では，実装基板１１中の樹脂（コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ）および封止部材３１に含まれる不純物イオン（Ｃｌイオン，Ｂｒイオン）の量が制限される。具体的には，実装基板１１中の樹脂（コア層，ソルダーレジスト層１１ｇ，１１ｈ）および封止部材３１に含まれるＣｌイオン，Ｂｒイオンの総量（重量）の割合Ｋが，約１５ｐｐｍ（正確には，１３．５ｐｐｍ）以下とされる。この割合Ｋは，コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ，および封止部材３１の総重量Ｗ０（ｇ）に対する，コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ，および封止部材３１中のＣｌイオン，Ｂｒイオンの総重量Ｗ１（ｇ）の比で表される（Ｋ＝Ｗ１／Ｗ０）。
半導体チップ２１の電極２１ａ〜２１ｄ（例えば，Ａｌ）と，ボンディングワイヤＢ１（例えば，Ａｕ，Ｃｕ）の接合部の合金層（ＡｕＡｌもしくはＣｕＡｌ合金）がＣｌイオン，Ｂｒイオンにより腐食する可能性がある。後述のように，半導体装置１を高温，高湿化で動作させた場合に，この合金層が腐食される可能性がある。実装基板１１中の樹脂（コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ）および封止部材３１に含まれるＣｌイオン，Ｂｒイオンの割合Ｋを約１５ｐｐｍ以下とすることで，この腐食を抑えることが可能となる。
封止部材３１の透水性がこの腐食に影響を与える。後述のように，封止部材３１は，ある程度の流動性を有する樹脂材料から形成される。このため，この樹脂材料にフィラーを大量に充填することは困難となる。この結果，封止部材３１は，例えば，封止部材６１と比べて，透水性が大きくなり易く，例えば，２〜１０倍の透水性を有する可能性がある。逆に言えば，封止部材６１は，比較的透水性が低く，半導体チップ２１の電極２１ａ〜２１ｄからある程度離れてもいるので，電極２１ａ〜２１ｄ付近での腐食に与える影響は小さい。
なお，樹脂層２１ｆでのハロゲンイオンを１５ｐｐｍ以下とする必要は無い。この理由は，樹脂層２１ｆの半導体チップ２１側面が，透水性が極めて低い半導体チップ２１で覆われており，半導体チップ２１の電極２１ａ〜２１ｄまで到達するＣｌイオン，Ｂｒイオンの量が少ないためである。
以上のように，透水性および電極２１ａ〜２１ｄとの距離を考えると，コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ，封止部材３１中でのハロゲンイオン（Ｃｌイオン，Ｂｒイオン）の量が問題となる。そのため，コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ，封止部材３１の重量Ｗ０を基準として，ハロゲンイオンの割合Ｋを表すことができる。
（半導体装置１の作成）
図４は，半導体装置１の作成手順を示すフロー図である。図５〜図８は，半導体装置１の作成手順を示した図である。以下，図４〜図８を参照して，半導体装置１の作成手順について説明する。なお，図１〜図３で説明した構成と同一の構成には同一の符号を付して重複した説明を省略する。
（１）半導体チップ２１の接着（ステップＳ１１，図５（ａ））
実装基板１１を用意し，この実装基板１１の第１主面１１ａ上に半導体チップ２１を接着する。この際，半導体チップ２１の辺ａ〜ｄが実装基板１１の辺Ａ〜Ｄと対応するように実装基板１１の第１主面１１ａ上に半導体チップ２１を載置する。なお，半導体チップ２１を半導体基板（ウェハ）から切り出す際，半導体チップ２１の裏面に接着フィルム（樹脂層２１ｆ）が貼られ，これを用いて半導体チップ２１が接着される。
（２）半導体チップ２１と実装基板１１の電気的接続（ステップＳ１２，図５（ｂ））
実装基板１１の接続端子１２ａ〜１２ｄと半導体チップ２１の電極２１ａ〜２１ｄとをボンディングワイヤＢ１でそれぞれ接続する。このとき，電極２１ａ〜２１ｄとボンディングワイヤＢ１の接合部（合金層）が形成される。既述のように，この合金層が腐食される可能性がある。
（３）封止部材３１の形成（半導体チップ４１の接着）（ステップＳ１３，図６（ａ））
半導体チップ２１の表面及び周囲に封止部材３１を形成する。このために，裏面に熱硬化性樹脂層が形成された半導体チップ４１を用意する。この半導体チップ４１を半導体チップ２１上に積層し，熱硬化性樹脂層を硬化することで，封止部材３１が形成される。即ち，封止部材３１の形成と半導体チップ４１の接着が並列的に行われる。この詳細は，以下の工程ａ〜ｄに示すことができる。
ａ．半導体チップ４１への熱硬化性樹脂層の形成
半導体チップ４１の裏面に，熱硬化性樹脂層を形成する。半導体チップ４１の裏面に，例えば，厚さが５０〜２００μｍの熱硬化性樹脂を塗布する。半導体チップ４１の裏面に，フィルム状熱硬化性樹脂を貼り付けても良い。
ｂ．熱硬化性樹脂層の粘度の調節
熱硬化性樹脂層の粘度を調節する。例えば，ヒータで熱硬化性樹脂層を加熱し（熱硬化が進行する温度に昇温），軟化させ，３００Ｐａ・ｓ〜１００００Ｐａ・ｓの粘度とする。熱硬化性樹脂層の粘度を調節することで，封止部材３１を適正な厚さとし，ボンディングワイヤＢ１の上端が半導体チップ４１の裏面に接触することを防止できる。また，ボンディングワイヤＢ１が変形したり，封止部材３１と半導体チップ２１間にボイドが発生したりすることが防止される。
ｃ．半導体チップ２１への半導体チップ４１の載置
熱硬化性樹脂層を有する半導体チップ４１を半導体チップ２１に載置する。既述のように，熱硬化性樹脂層の粘度が調整されていることから，載置時での熱硬化性樹脂層が適正な厚さとなる。また，ボンディングワイヤＢ１が変形したり，封止部材３１と半導体チップ２１間にボイドが発生したりすることが防止される。
なお，熱硬化性樹脂層は，最終的には硬化されるので，硬化が実質的に進行しないうちに，半導体チップ４１が半導体チップ２１に載置される。
ｄ．熱硬化性樹脂層の硬化
熱硬化性樹脂層が硬化されることで，封止部材３１が形成される。熱硬化性樹脂層が昇温されていることで，熱硬化が進行する。既述のように，熱硬化性樹脂層は加熱されることで，一時的に軟化されるが（粘度の調節），熱硬化の進行により，最終的に硬化される。
形成された封止部材３１は，その表面（上面）がボンディングワイヤＢ１の上端よりも高い位置で，その大きさ（縦と横の長さ）が表面（上面）上に積層される半導体チップ４１の裏面の大きさ（縦と横の長さ）と略同じである。封止部材３１は，例えば，１２５〜１４５μｍと，既述の厚さｄｆとすることができる。
（４）半導体チップ４２〜４４の積層（ステップＳ１４，図６（ｂ））
半導体チップ４１上に半導体チップ４２〜４４を積層する。このとき，電極４１ａ〜４４ａが形成された辺が，実装基板１１の辺Ａ側となるように封止部材３１上に位置がずらされる。なお，半導体チップ４２〜４４を半導体基板（ウェハ）から切り出す際，半導体チップ４２〜４４の裏面に接着フィルムが貼られている。
（５）半導体チップ４１〜４４と実装基板１１の電気的接続（ステップＳ１５，図７（ａ））
半導体チップ４１〜４４の電極４１ａ〜４４ａと，実装基板１１の接続端子１２ｅとをボンディングワイヤＢ２で接続する。なお，ボンディングは，実装基板１１の接続端子１２ｅ側から半導体チップ４４の電極４４ａ側へ順次接続してもよく，半導体チップ４４の電極４４ａ側から実装基板１１の接続端子１２ｅ側へ順次接続してもよい。
（６）半導体チップ５１〜５４の積層（ステップＳ１６，図７（ｂ））
積層した半導体チップ４４の表面上に半導体チップ５１〜５４を，電極５１ａ〜５４ａが形成された辺が，実装基板１１の辺Ｂ側となるように位置をずらしながら積層される。なお，半導体チップ５１〜５４を半導体基板（ウェハ）から切り出す際，半導体チップ５１〜５４の裏面に接着フィルムが貼られている。
（７）半導体チップ５１〜５４と実装基板１１の電気的接続（ステップＳ１７，図８（ａ））
半導体チップ５１〜５４の電極５１ａ〜５４ａと，実装基板１１の接続端子１２ｆとをボンディングワイヤＢ３で接続する。なお，ボンディングは，実装基板１１の接続端子１２ｆ側から半導体チップ４４の電極５４ａ側へ順次接続してもよく，半導体チップ５４の電極５４ａ側から実装基板１１の接続端子１２ｆ側へ順次接続してもよい。
（８）封止部材６１の形成（ステップＳ１８，図８（ｂ））
実装基板１１の第１主面１１ａ上に実装した半導体チップ２１，半導体チップ４１〜４４及び半導体チップ５１〜５４を封止部材６１となる封止樹脂（モールド樹脂）で封止する。モールド樹脂として，エポキシ樹脂，シリカの粉末，カーボンの粉末（カーボンブラック）を主成分とするものを利用できる。
その後，実装基板１１に外部接続端子１３ａ，１３ｂ（半田ボール等）が接合される。
（第２の実施形態）
図９は，第２の実施形態に係る半導体装置２の側面図である。図９（ａ）は，図１の矢印αの向きからみた半導体装置２の側面図である。図９（ｂ）は，図１の矢印βの向きからみた半導体装置２の側面図である。図１０は，半導体装置２の拡大断面図である。
なお，図９（ａ）では，封止部材６１を透視した状態で半導体装置２を図示している。図９（ｂ）では，封止部材６１を透視した状態で，かつボンディングワイヤＢ３の図示を省略している。
以下，図９，図１０を参照して，半導体装置２の構成について説明するが，図１〜図３を参照して説明した半導体装置１と同一の構成には，同一の符号を付して重複した説明を省略する。
この半導体装置２では，半導体チップ２１の上面を下側にし，半導体チップ２１の電極２１ａ〜２１ｄが，接合端子Ｂ４により，実装基板１１の接続端子１２ａ〜１２ｄと電気的に接続される（いわゆる，フリップチップ接続）。接合端子Ｂ４は，例えば，ＡｕまたはＣｕを含む金属から構成される。半導体チップ２１は，樹脂層（例えば，熱硬化性樹脂の層）２１ｇにより，実装基板１１に接着される。
封止部材３１の厚さｄｆは，第１の実施形態と同様，１２５〜１４５μｍ（１３５μｍ±１０μｍ）とすることができる。半導体チップ２１の厚さｄｃは，２５〜３５μｍ（３０μｍ±５μｍ）とすることができる。実装基板１１と半導体チップ２１の距離ｄｂは，４〜１０μｍ（６μｍ±３μｍ）とすることができる。
このように厚さｄｆ等を設定することで，半導体装置２の作成が容易となる。即ち，後述の作成手順（図１１）で，このような半導体装置２を作成できる。
本実施形態でも，実装基板１１中の樹脂（コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ）および封止部材６１に含まれる不純物イオン（Ｃｌイオン，Ｂｒイオン）の量が制限される。電極２１ａ〜２１ｄと接合端子Ｂ４の間に合金層（ＡｕＡｌもしくはＣｕＡｌ合金）が形成される場合がある。この場合，第１の実施形態と同様，Ｃｌイオン，Ｂｒイオンにより，この合金層が腐食される可能性がある。
具体的には，実装基板１１中の樹脂（コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ），封止部材３１，および樹脂層２１ｇに含まれるＣｌイオン，Ｂｒイオンの総重量の割合Ｋ１が１５ｐｐｍ以下とされる。この割合Ｋ１は，コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ，封止部材３１，および樹脂層２１ｇの総重量Ｗ１０に対する，コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ，封止部材３１，および樹脂層２１ｇ中のＣｌイオン，Ｂｒイオンの総重量Ｗ１１の比で表される（Ｋ１＝Ｗ１１／Ｗ１０）。樹脂層２１ｇをも含めて割合Ｋ１を算定するのは，樹脂層２１ｇの透水性がある程度大きく，かつ半導体チップ２１の電極２１ａに近接しているためである。割合Ｋ１を約１５ｐｐｍ以下とすることで，この腐食を抑えることが可能となる。
（半導体装置２の作成）
半導体装置２は，図１１に示す手順により作成できる。
実装基板１１への半導体チップ２１の取り付けは，次のようにして行われる。
（１）半導体チップ２１と実装基板１１の電気的接続（ステップＳ２１）
半導体チップ２１と実装基板１１を電気的に接続する。実装基板１１の接続端子１２ａ〜１２ｅが，例えば，Ａｕ／Ｐｄ／Ｎｉ等の電解めっき，半田めっきにより作成される。
半導体チップ２１の電極２１ａ〜２１ｄ上に半田めっき，Ａｕバンプが形成される。
実装基板１１への半導体チップ２１の搭載後，リフロー装置で半田めっき等を例えば，２００℃から２６０℃に加熱して，溶融させる。その結果，実装基板１１と半導体チップ２１が半田めっき等で接合される（接合端子Ｂ４の形成）。
（２）実装基板１１への半導体チップ２１の接着（ステップＳ２２）
ステップＳ２１での電気的接続の後に，実装基板１１と半導体チップ２１が熱硬化型接着材等で接着される（樹脂層２１ｇの形成）。なお，実装基板１１と半導体チップ２１の接合の前に，実装基板１１に半導体チップ２１を接着しても良い。
（３）封止部材３１の形成（半導体チップ４１の載置）（ステップＳ２３）
第１の実施形態と同様に，封止部材３１を形成できる。即ち，半導体チップ４１の裏面に，熱硬化性樹脂層を形成し，加熱して，その粘度を３００Ｐａ・ｓ〜１００００Ｐａ・ｓとする。その後，この半導体チップ４１を半導体チップ２１に載置し，熱硬化性樹脂層を硬化できる。この結果，第１の実施形態と同様，厚さｄｆ（１２５〜１４５μｍ（１３５μｍ±１０μｍ））の封止部材３１を作成できる。
その後は，実施形態１と同様の手順で，半導体装置２が作成される。この詳細は，第１の実施形態と大きく変わるものでないので，省略する。
（実施例１）
図１２は，封止部材３１の形成に用いる熱硬化性樹脂のズリ粘性Ｖと温度Ｔの関係を表すグラフである。グラフＧ１〜Ｇ４は，組成の異なる熱硬化性樹脂Ｍ１〜Ｍ４に対応する。
ここで，熱硬化性樹脂Ｍ１〜Ｍ４それぞれで，温度を変化させて，封止部材３１を形成した。そのときの半導体装置１の良否をグラフ中に「○」，「×」として表した。「○」，「×」がそれぞれ，良品，不良品に対応する。なお，厚さｄｆ等が既述の範囲（１２５〜１４５μｍ等）に入るか否かを基準として，この良否が判断される。
図１２に示されるように，良品が得られる領域Ａ０は，ズリ粘性Ｖ，温度Ｔを縦横とする平行四辺形で表される。一方，領域Ａ１では，ズリ粘性Ｖが大きいことで，ボンディングワイヤＢ１の変形，封止部材３１の膨れ（規格外の厚さｄｆ）が発生した。領域Ａ２では，ズリ粘性Ｖが小さいことで，封止部材３１内のボイド，封止部材３１のはみ出しが発生した。領域Ａ３では，低温のため，封止部材３１と実装基板１１間の接着強度が不足していた。領域Ａ４では，高温のため，ボンディングワイヤＢ１と半導体チップ２１の間にボイド（発泡）が発生した。
良品が得られる領域Ａ０のズリ粘性Ｖは，約２５０ｐａ・ｓ〜約１０ｋｐａ・ｓであった。また，温度Ｔは，６０℃〜１４０℃であった。この温度Ｔは，熱硬化性樹脂Ｍ１〜Ｍ４の熱硬化開始温度等，即ち，使用する材料によって変化するパラメータである。これに対して，ズリ粘性Ｖは，ある程度の普遍性があると考えられる。即ち，使用する熱硬化性樹脂を変更しても，適正なズリ粘性Ｖの範囲が大きく変わるというものではない。なお，ズリ粘性Ｖは粘弾性測定装置を用いて測定することができる。ズリ粘性Ｖは１Ｈｚの振動下で測定した。
以上のように，ズリ粘性Ｖが約２５０ｐａ・ｓ〜約１０ｋｐａ・ｓの液状の熱硬化性樹脂を用いることで，適正な厚さｄｆ等を有する封止部材３１を作成できることが判った。
（実施例２）
既述のように，半導体チップ２１の電極２１ａ〜２１ｄ（例えば，Ａｌ）と，ボンディングワイヤＢ１（例えば，Ａｕ，Ｃｕ）の接合部の合金層（ＡｕＡｌもしくはＣｕＡｌ合金）がＣｌイオン，Ｂｒイオンにより腐食する可能性がある。
図１３は，高温高湿下で半導体装置１を動作させた場合に，この接合部の合金層に発生した層状組織ＬＳを表す。図１３（ａ），（ｂ）はそれぞれ，倍率が異なる。図１３（ｂ）は，図１３（ａ）をさらに拡大した状態を表す。電極２１ａ〜２１ｄとボンディングワイヤＢ１間に，層をなす組織（層状組織）ＬＳが形成されていることが判る。ここでは，電極２１ａ〜２１ｄをＡｌ，ボンディングワイヤＢ１をＡｕで構成している。後述のように，この層状組織ＬＳは，高抵抗のＡｌＣｌ３の層を含み，電極２１ａ〜２１ｄとボンディングワイヤＢ１の電気的接続の信頼性に大きく影響する。
層状組織ＬＳの発生メカニズムを説明する。図１４は，電極２１ａ〜２１ｄとボンディングワイヤＢ１をそれぞれ，Ａｌ，Ａｕで構成したときの，接合部での合金の状態を表す。Ａｕ相（ボンディングワイヤＢ１）とＡｌ相（電極２１ｂ）の間に，合金相１（Ａｕ４Ａｌ），合金相２（Ａｕ５Ａｌ２相とＡｕ２Ａｌ相が混在する相），合金相２（ＡｕＡｌ相），合金相４（ＡｕＡｌ２）が配置される。この内，合金相１（Ａｕ４Ａｌ）がＣｌイオン等によって腐食される。
図１５は，高温高湿下で半導体装置１を動作させた場合の，電極２１ａ〜２１ｄとボンディングワイヤＢ１の接合部の状態を表す図である。既述のように，封止部材３１は透水性が比較的高い。この点は，実装基板１１中の樹脂（コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ）も大きく変わるものではない。このため，高温，高湿下では，封止部材３１，実装基板１１中の樹脂（コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ）が水分を含み，その中のＣｌイオン，Ｂｒイオンが動き易くなり，合金相１（Ａｕ４Ａｌ）の腐食の要因となる可能性がある。
図１５（ａ）では，電極２１ａ〜２１ｄに正の電圧が印加されている（Ｖｃｃパッド）。このため，封止部材３１中のＣｌイオン等は電極２１ａ〜２１ｄに吸い寄せられ，合金相１（Ａｕ４Ａｌ）と次のように反応する。
Ａｕ４Ａｌ ＋ ３Ｃｌ → ＡｌＣｌ３ ＋ ４Ａｕ
即ち，「Ａｕ４Ａｌ」は，腐食されて「ＡｌＣｌ３」になる一方で，還元されて「Ａｕ」となる。この結果，「ＡｌＣｌ３」の高抵抗層と「Ａｕ」の低抵抗層が積層してなる層状組織ＬＳが形成される。既述のように，高抵抗層が電気的接続の信頼性を損なう原因となる。
還元された「Ａｕ」の層は，高温下で電圧が印加されていることで，次のように，Ａｌと合金化して，再び「Ａｕ４Ａｌ」となる可能性がある。
４Ａｕ ＋ Ａｌ → Ａｕ４Ａｌ
このようにして，「Ａｕ４Ａｌ」の腐食・還元，還元で発生したＡｕの合金化（「Ａｕ４Ａｌ」の再発生），再発生した「Ａｕ４Ａｌ」の腐食・還元が繰り返され，層状組織ＬＳが成長してゆく。この結果，正の電圧が印加された電極２１ａ〜２１ｄにおいて，接続不良が発生する。
一方，図１５（ｂ）では，電極２１ａ〜２１ｄがグランド状態である（Ｖｓｓパッド）。このため，封止部材３１中のＣｌイオン等は電極２１ａ〜２１ｄから遠ざかり，合金相１（Ａｕ４Ａｌ）と反応することもない。このように，半導体装置１を動作状態で試験した場合，電極２１ａ〜２１ｄへの電圧印加の有無等によって（例えば，電極２１ａ〜２１ｄが，Ｖｃｃパッド，Ｖｓｓパッドのいずれであるかによって），腐食の有無が異なる。
以上のように，高温高湿下，半導体装置１に通電することで，例えば，電極２１ａ〜２１ｄとボンディングワイヤＢ１の接合部（合金相１（Ａｕ４Ａｌ））が腐食する。この進行を制限するために，実装基板１１中の樹脂（コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ）および封止部材６１に含まれる不純物イオン（Ｃｌイオン，Ｂｒイオン）の量が制限される。具体的には，実装基板１１中の樹脂（コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ）および封止部材６１に含まれるＣｌイオン，Ｂｒイオンの総重量の割合Ｋが約１５ｐｐｍ（正確には１３．５ｐｐｍ）以下とされる。
図１６は，高温多湿下での動作試験（ＨＡＳＴ（Highly Accelerated Stress Test (高度加速ストレス試験)）の結果を表す図である。ここでは，温度１１０℃，湿度８５％で，動作試験している。
グラフの横軸，縦軸がそれぞれ，試験時間（ＨＡＳＴ Ｌａｐ），不良率（Accumulated Failure Rate）Ｆを表す。試験時間ｔ１〜ｔ６それぞれでの不良率Ｆを測定した。グラフＧ２１，Ｇ２２（Ｇ２２ａ，２２ｂ），Ｇ２３〜Ｇ２６はそれぞれ，実装基板１１中の樹脂（コア層１１ｃ，ソルダーレジスト層１１ｇ，１１ｈ）および封止部材３１全体でのＣｌイオンの総重量の割合（比）Ｋが，２６，２３，２０，１８，１７，１２［ｐｐｍ］のときの試験結果を表す。
なお，時間ｔ３でのグラフＧ２３，Ｇ２５，Ｇ２６（Ｃｌイオンの割合Ｋが，２０，１７，１２［ｐｐｍ］の場合），および時間ｔ４でのグラフＧ２３，Ｇ２６（Ｃｌイオンの総重量の割合Ｋが，２０，１２［ｐｐｍ］の場合）には，試験したサンプル中に不良は発生していない。このため，これらの場合には，サンプルの１個に不良が発生したとして，仮の不良率Ｆ０を算出した。即ち，実際の不良率Ｆ１より大きい，仮の不良率Ｆ０をグラフ上にプロットしている。
本図に示されるように，Ｃｌイオンの割合Ｋが，小さくなるほど，不良率Ｆが低下する傾向にあることが判る。即ち，グラフＧ２１〜Ｇ２６が右下方向に移動する傾向にある。Ｃｌイオンの総重量の割合Ｋ１が，１３．５ｐｐｍ以下であれば，半導体装置１の信頼性を十分大きくできることが判った。
このとき，封止部材３１でのＣｌイオンの割合Ｋ２は，７．５ｐｐｍ以下，実装基板１１中の樹脂（コア層，ソルダーレジスト層１１ｇ，１１ｈ）でのＣｌイオンの割合Ｋ３は，６ｐｐｍ以下であった。この割合Ｋ２は，封止部材３１のみの重量を基準とするのでは無く，コア層，ソルダーレジスト層１１ｇ，１１ｈ，および封止部材３１の重量Ｗ０が基準となる。このため，封止部材３１での割合Ｋ２と，実装基板１１での割合Ｋ３を足すと，封止部材３１および実装基板１１（コア層，ソルダーレジスト層１１ｇ，１１ｈ）での割合Ｋ１に等しくなる。
（その他の実施形態）
本発明のいくつかの実施形態を説明したが，これらの実施形態は，例として提示したものであり，発明の範囲を限定することは意図していない。これら新規な実施形態は，その他の様々な形態で実施されることが可能であり，発明の要旨を逸脱しない範囲で，種々の省略，置き換え，変更を行うことができる。これら実施形態やその変形は，発明の範囲や要旨に含まれるとともに，特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体装置
２ 半導体装置
１１ 実装基板
１１ａ，１１ｂ 主面
１１ｃ コア層
１１ｄ，１１ｅ 配線層
１１ｆ 層間接続部
１１ｇ，１１ｈ ソルダーレジスト層
１２ａ-１２ｆ 接続端子
１３ａ，１３ｂ 外部接続端子
２１ 半導体チップ
２１ａ-２１ｄ 電極
２１ｆ 樹脂層
３１ 封止部材
４１-４４ 半導体チップ
４１ａ-４４ａ 電極
５１-５４ 半導体チップ
５１ａ-５４ａ 電極
６１ 封止部材
Ｂ１〜Ｂ３ ボンディングワイヤ
Ｂ４ 接合端子
実施形態に係る半導体装置は，基板，第１の半導体チップ，電極，第１，第２の接続部
材，第１，第２の接続部材を有する。第１の半導体チップは，前記基板上に配置される。
電極は，前記第１の半導体チップ上に配置され，Ａｌを含む。第１の接続部材は，前記電
極と前記基板とを電気的に接続し，ＡｕまたはＣｕを含む。第１の封止部材は，前記第１
の半導体チップ，前記第１の接続部材を封止する。１以上の第２の半導体チップは，前記
第１の封止部材上に積層される。１以上の第２の接続部材は，前記１以上の第２の半導体
チップと前記基板とを電気的に接続する。第２の封止部材は，前記第１の接続部材，前記
１以上の第２の半導体チップ，および前記１以上の第２の接続部材を封止する。前記基板
および第１の封止部材，の樹脂の重量Ｗ０に対する，この第１の封止部材中のＣｌイオン
およびＢｒイオンの合計重量Ｗ１の比が１３．５ｐｐｍ以下である。前記重量Ｗ０に対す
る，前記第１の封止部材中のＣｌイオンおよびＢｒイオンの合計重量Ｗ２の比が７．５ｐ
ｐｍ以下である。

Claims (7)

  1. 基板と，
    前記基板上に配置される，第１の半導体チップと，
    前記第１の半導体チップ上に配置され，Ａｌを含む電極と，
    前記電極と前記基板とを電気的に接続する，ＡｕまたはＣｕを含む第１の接続部材と，
    前記第１の半導体チップ，前記第１の接続部材を封止する第１の封止部材と，
    前記第１の封止部材上に積層される１以上の第２の半導体チップと，
    前記１以上の第２の半導体チップと前記基板とを電気的に接続する１以上の第２の接続部材と，
    前記第１の接続部材，前記１以上の第２の半導体チップ，および前記１以上の第２の接続部材を封止する第２の封止部材と，を具備し，
    前記基板および第１の封止部材，の樹脂の重量Ｗ０に対する，この第１の封止部材中のＣｌイオンおよびＢｒイオンの合計重量Ｗ１の比が７．５ｐｐｍ以下であり，
    前記重量Ｗ０に対する，前記基板の樹脂中のＣｌイオンおよびＢｒイオンの合計重量Ｗ２の比が，６ｐｐｍ以下であり，
    前記第１の封止部材が，２５０Ｐａ・ｓ以上，１００００Ｐａ・ｓ以下の粘度を有する液状の樹脂材料を硬化して形成され，
    前記電極が，前記１以上の第２の半導体チップ側の，前記第１の半導体チップの主面上に配置され，前記第１の接続部材がワイヤーであり，
    前記第１の封止部材が，前記基板と前記１以上の第２の半導体チップ間の距離で規定される，１２５μｍ以上，１４５μｍ以下の，厚さを有し，
    前記基板と前記ワイヤの最大高さ間の距離が，６４．７μｍ以上，１２９．３μｍ以下である，
    半導体装置。
  2. 基板と，
    前記基板上に配置される，第１の半導体チップと，
    前記第１の半導体チップ上に配置され，Ａｌを含む電極と，
    前記電極と前記基板とを電気的に接続する，ＡｕまたはＣｕを含む第１の接続部材と，
    前記第１の半導体チップ，前記第１の接続部材を封止する第１の封止部材と，
    前記第１の封止部材上に積層される１以上の第２の半導体チップと，
    前記１以上の第２の半導体チップと前記基板とを電気的に接続する１以上の第２の接続部材と，
    前記第１の接続部材，前記１以上の第２の半導体チップ，および前記１以上の第２の接続部材を封止する第２の封止部材と，を具備し，
    前記基板および第１の封止部材，の樹脂の重量Ｗ０に対する，この第１の封止部材中のＣｌイオンおよびＢｒイオンの合計重量Ｗ１の比が７．５ｐｐｍ以下である，
    半導体装置。
  3. 前記重量Ｗ０に対する，前記基板の樹脂中のＣｌイオンおよびＢｒイオンの合計重量Ｗ２の比が，６ｐｐｍ以下である，
    請求項２記載の半導体装置。
  4. 前記第１の封止部材が，２５０Ｐａ・ｓ以上，１００００Ｐａ・ｓ以下の粘度を有する液状の樹脂材料を硬化して形成される
    請求項２または３に記載の半導体装置。
  5. 前記電極が，前記１以上の第２の半導体チップ側の，前記第１の半導体チップの主面上に配置され，
    前記第１の接続部材がワイヤーである，
    請求項２乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１の封止部材が，前記基板と前記１以上の第２の半導体チップ間の距離で規定される，１２５μｍ以上，１４５μｍ以下の，厚さを有し，
    前記基板と前記ワイヤの最大高さ間の距離が，６４．７μｍ以上，１２９．３μｍ以下である，
    請求項５記載の半導体装置。
  7. 前記電極が，前記基板側の，前記第１の半導体チップの主面上に配置され，
    前記第１の接続部材が，前記第１の半導体チップと前記基板間に配置されるバンプである，
    請求項２乃至４のいずれか１項に記載の半導体装置。
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