JP2009283484A - 半導体装置、半導体装置の実装方法、および半導体装置の実装構造 - Google Patents

半導体装置、半導体装置の実装方法、および半導体装置の実装構造 Download PDF

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Abstract

【課題】金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度の高い実装が可能である半導体装置を提供する。
【解決手段】金属接合による接合および電気的接続に使用される半田層１００と、半田層１００との相互拡散により金属間化合物を形成するためのＣｕ層３０と、を備えるメタルバンプ層が、半導体基板１に設けられた、電極２およびＣｕバンプ４に堆積されている。
【選択図】図１

Description

本発明は、金属接合を利用したフリップチップ実装により、半導体装置自身と実装基板との、接合および電気的接続を行う半導体装置、半導体装置の実装方法、および半導体装置の実装構造に関する。
従来、半導体装置の半導体基板と実装基板との電気的接続は、ワイヤボンディングにより行われてきた。
しかしながら、ワイヤボンディングによる電気的接続では、半導体基板および実装基板の縁近傍に、電気的接続に使用するワイヤの終端が接続される領域を確保する必要があった。このため、ワイヤボンディングによる電気的接続では、半導体装置の実装構造のサイズが大きくなってしまうという問題が発生していた。
また、ワイヤボンディングによる電気的接続では、半導体基板と実装基板との接続距離が長くなってしまうため、ワイヤのインダクタンスが増大してしまい、これにより、高速駆動が困難であるという問題が発生していた。
そこで、上記ワイヤボンディングにおいて発生していた問題を解決するために、近年では、フリップチップ実装が提案されている。
フリップチップ実装とは、半導体基板の機能面に、実装基板との接合に用いるバンプを形成した後、機能面と実装基板面とを向かい合わせて配置し、バンプと実装基板側の電極とを接合する実装方式である。
フリップチップ実装には、いくつかの種類があるが、中でも、金属接合を利用した実装方式は、高い実装信頼性を得ることが可能であり、かつ、ファインピッチ化が可能であるため、フリップチップ実装の主流となりつつある。
さらに、金属接合を利用した実装方式の中でも、Ｃｕ（銅）と半田とにより金属接合を行う実装方式は、低コストで実現可能であると共に、Ａｕ（金）と半田とにより金属接合を行う実装方式と同程度の、高い実装信頼性を得ることが可能である。
ところで、金属接合を行うフリップチップ実装の実装方式では、金属接合を行う各金属を加熱して、これらを接合する。そして、この加熱時に発生する熱は、各金属の相互拡散を発生させる。
しかしながら、金属接合において接合に用いる金属の量が多い場合、接合に用いる金属の金属間化合物化は不完全となる。結果、金属接合完了後の接合部分は、金属間化合物と、接合に用いる金属と、からなる。ここで、金属間化合物と接合に用いる金属との界面においては、接合強度が非常に弱くなるため、微小な力が加えられただけで破断が発生してしまうという問題が発生する。
一例を挙げると、Ｃｕと半田とにより金属接合を行うフリップチップ実装の実装方式では、Ｃｕおよび半田を加熱して、Ｃｕおよび半田を接合する。そして、この加熱時に発生する熱は、Ｃｕと半田内のＳｎ（錫）との相互拡散を発生させる。しかしながら、半田の量が多い場合、半田の金属間化合物化は不完全となる。結果、金属接合完了後の、Ｃｕと半田との接合部分は、金属間化合物であるＣｕ３Ｓｎ層およびＣｕ６Ｓｎ５層と、半田と、からなる。ここで、Ｃｕ６Ｓｎ５層と半田との界面においては、接合強度が非常に弱くなるため、微小な力が加えられただけで破断が発生してしまうという問題が発生する。
この問題について、図３３を参照して説明する。
図３３は、従来技術における、金属接合による、半導体基板に設けられた電極と実装基板の電極との、接合および電気的接続の様子を示す断面図である。
半導体基板に設けられたＣｕバンプ４と実装基板の電極６とを、半田７４により接合した場合、金属間化合物化は、Ｃｕバンプ４に近い半田７４部分および実装基板の電極６に近い半田７４部分から行われる。このため、Ｃｕバンプ４および実装基板の電極６から遠い半田７４部分は、金属間化合物化されにくい。
そのため、半田７４を厚く形成すると、図３３に示すとおり、半田７４の金属間化合物化が不完全となってしまう。結果、接合部分は、Ｃｕ３Ｓｎ層７２およびＣｕ６Ｓｎ５層７３に加え、半田７４を有することとなる。Ｃｕ６Ｓｎ５層７３と半田７４との界面においては、接合強度が非常に弱くなるため、微小な力が加えられただけで破断が発生してしまうという問題が発生する。なお、参照符号１０の部材は、めっき法で電気を供給するためのシード層である。
特許文献１には、接合に用いる接合材料が、半導体基板の電極材料上および実装基板の電極材料上の少なくとも一方に積層されている半導体装置において、接合材料を薄く形成する、即ち、接合材料の量を減らす技術が開示されている。接合材料の量を減らせば、接合材料は完全に金属間化合物化されるため、上記破断に係る問題を抑制することが可能である。
特開２００２−１１０７２６号公報（２００２年４月１２日公開）
しかしながら、特許文献１に開示されている技術のように、接合材料の量を減らした場合は、接合部分そのものが狭小化してしまうため、実装信頼性が低下してしまうという問題が発生する。
本発明は、上記の問題に鑑みて為されたものであり、その目的は、金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度を向上させることが可能である半導体装置、半導体装置の実装方法、および半導体装置の実装構造を実現することにある。
本発明に係る半導体装置は、上記の問題を解決するために、金属接合により、実装基板と、接合および電気的に接続される半導体装置であって、上記接合および電気的接続に使用される接合材料と、該接合材料との相互拡散により金属間化合物を形成するための金属材料と、を備えるメタルバンプが、半導体基板に設けられた電極に堆積されていることを特徴としている。
上記の構成によれば、本発明に係る半導体装置は、メタルバンプを用いた金属結合により、実装基板と、接合および電気的に接続される。なお、メタルバンプは、半導体基板に設けられた電極に堆積され、かつ接合材料と金属材料とを備えるものである。
金属接合の実施時において、メタルバンプに備えられた金属材料は、メタルバンプに備えられた接合材料との相互拡散により、金属間化合物を形成する。つまり、金属材料は、接合材料を金属間化合物化するための新たな起点となる。
こうして、金属材料により、接合材料を金属間化合物化するための起点を増やすことで、接合材料の金属間化合物化は、促進される。
このため、本発明に係る半導体装置では、接合材料の量を減らすことなく、接合材料の金属間化合物化を完全に行うことができる。本発明に係る半導体装置では、接合材料の量を減らす必要がないため、実装信頼性を低下させることがない。そして、金属接合の後においては、接合材料が完全に金属間化合物化されているため、接合強度が向上し、上記破断に係る問題を抑制することが可能である。
従って、金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度を向上させることが可能であるという効果を奏する。
また、本発明に係る半導体装置は、上記メタルバンプは、上記接合材料の層に上記金属材料の層が積層されたメタルバンプ層であることを特徴としている。
上記の構成によれば、実装基板に接合材料が備えられている場合において、該実装基板との接合および電気的接続を、メタルバンプ層により適切に実施することができる。
また、本発明に係る半導体装置は、上記メタルバンプ層が、２層以上５層以下で積層されていることを特徴としている。
上記の構成によれば、メタルバンプ層は、複数層積層されるため、接合強度を向上させる効果をさらに大きくすることができる。
但し、半導体装置において、実装基板への実装後の高さを低く抑えるべく、金属接合による接合部分の高さを変更することなくメタルバンプ層を複数層積層するためには、メタルバンプ層１層あたりの、接合材料の層および金属材料の層を、薄くする必要がある。しかしながら、メタルバンプ層１層あたりの、接合材料の層および金属材料の層は、薄くしすぎると、接合強度自体が低下する虞があるため好ましくない。これらのことを考慮すると、メタルバンプ層は、５層以下で積層されるのが好ましい。
また、本発明に係る半導体装置は、上記メタルバンプ層に、上記接合材料の層がさらに積層されていることを特徴としている。
上記の構成によれば、実装基板に接合材料が備えられていない場合であっても、該実装基板との接合および電気的接続を、メタルバンプ層に積層された接合材料の層により適切に実施することができる。
また、本発明に係る半導体装置は、少なくとも１層の、上記接合材料の層の厚みは、３μｍ以上１２μｍ以下であることを特徴としている。
金属接合の実施時における、接合材料と金属材料との相互拡散は、１回のリフロー毎に３μｍ〜６μｍ程度進む。そのため、接合材料の層の両面に接している、それぞれの金属材料の層から相互拡散が進むことを考慮すると、全ての接合材料を金属間化合物化するためには、接合材料の層の厚さは、最大で１２μｍとするのがよい。一方、金属間化合物化の後に残った金属材料を接続するべく、金属間化合物の層の厚さは、少なくとも３μｍ必要であると考えられる。即ち、接合材料の層の厚みは、３μｍ以上必要である。
なお、接合材料の層を確実に金属間化合物化するためには、金属材料の層を接合材料の層より厚く形成する必要がある。
また、本発明に係る半導体装置は、上記接合材料の層および上記金属材料の層の、少なくとも一方は、めっき法により形成された膜であることを特徴としている。
上記の構成によれば、接合材料の層および金属材料の層の、少なくとも一方は、めっき法により形成された膜であるため、比較的簡単に、半導体基板に設けられた電極に積層（堆積）することができる。
また、本発明に係る半導体装置は、複数の上記接合材料の層が、一体的に形成されていることを特徴としている。
上記の構成によれば、複数の接合材料の層は、一体的に形成されている、即ち、一体化される。そのため、接合強度は、さらに向上させることができる。
また、本発明に係る半導体装置は、上記接合材料は錫であり、上記金属材料は銅であることを特徴としている。
上記の構成によれば、接合材料としては錫（即ち、半田）が、金属材料としては銅が用いられているため、低コストで実現可能であると共に、金と錫とにより金属接合を行う実装方式と同程度の高い実装信頼性を得ることが可能である。
本発明に係る半導体装置の実装方法は、上記の問題を解決するために、金属接合による接合および電気的接続に使用される接合材料と、該接合材料との相互拡散により金属間化合物を形成するための金属材料と、を備えるメタルバンプを、半導体基板に設けられた電極に堆積し、上記金属材料で構成されていると共に実装基板に設けられた電極に、プリコート法またはめっき法により、上記接合材料を堆積し、上記実装基板に設けられた電極に堆積された接合材料と、上記メタルバンプと、により上記金属接合を行うことを特徴としている。
上記の方法によれば、接合材料と金属材料とを備えるメタルバンプが、半導体基板に設けられた電極に堆積されている半導体装置を、金属接合を利用したフリップチップ実装により、実装基板に実装することができる。
従って、金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度の高い実装が可能であるという効果を奏する。
本発明に係る半導体装置の実装方法は、上記の問題を解決するために、金属接合による接合および電気的接続に使用される接合材料の層に、該接合材料の層との相互拡散により金属間化合物を形成するための金属材料の層を積層したメタルバンプ層を、半導体基板に設けられた電極に積層し、上記金属材料で構成されていると共に実装基板に設けられた電極に、プリコート法またはめっき法により、上記接合材料を堆積し、上記実装基板に設けられた電極に堆積された接合材料と、上記メタルバンプ層と、により上記金属接合を行うことを特徴としている。
上記の方法によれば、接合材料の層に金属材料の層が積層されたメタルバンプ層が、半導体基板に設けられた電極に積層されている半導体装置を、金属接合を利用したフリップチップ実装により、接合材料が備えられている実装基板に実装することができる。
従って、金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度の高い実装が可能であるという効果を奏する。
本発明に係る半導体装置の実装方法は、上記の問題を解決するために、金属接合による接合および電気的接続に使用される接合材料の層に、該接合材料の層との相互拡散により金属間化合物を形成するための金属材料の層を積層したメタルバンプ層を、半導体基板に設けられた電極に積層し、上記メタルバンプ層に、上記接合材料の層をさらに積層し、上記金属材料で構成されていると共に実装基板に設けられた電極と、上記メタルバンプ層に積層された接合材料の層と、により上記金属接合を行うことを特徴としている。
上記の方法によれば、接合材料の層に金属材料の層が積層されたメタルバンプ層が、半導体基板に設けられた電極に積層されている半導体装置を、金属接合を利用したフリップチップ実装により、接合材料が備えられていない実装基板に実装することができる。
従って、金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度の高い実装が可能であるという効果を奏する。
また、本発明に係る半導体装置の実装方法は、上記実装基板は、セラミック基板、有機基板、およびシリコンインターポーザ基板のいずれかであることを特徴としている。
つまり、本発明に係る半導体装置の実装方法は、セラミック基板、有機基板、およびシリコンインターポーザ基板のいずれかに、半導体装置を実装するのに好適な方法であると言える。
本発明に係る半導体装置の実装構造は、上記のいずれかの半導体装置の実装方法により、上記実装基板と上記半導体装置とが実装されたことを特徴としている。
従って、金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度の高い実装構造が実現可能であるという効果を奏する。
以上のとおり、本発明に係る半導体装置は、金属接合により、実装基板と、接合および電気的に接続される半導体装置であって、上記接合および電気的接続に使用される接合材料と、該接合材料との相互拡散により金属間化合物を形成するための金属材料と、を備えるメタルバンプが、半導体基板に設けられた電極に堆積されている構成である。
従って、金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度を向上させることが可能であるという効果を奏する。
以上のとおり、本発明に係る半導体装置の実装方法は、金属接合による接合および電気的接続に使用される接合材料と、該接合材料との相互拡散により金属間化合物を形成するための金属材料と、を備えるメタルバンプを、半導体基板に設けられた電極に堆積し、上記金属材料で構成されていると共に実装基板に設けられた電極に、プリコート法またはめっき法により、上記接合材料を堆積し、上記実装基板に設けられた電極に堆積された接合材料と、上記メタルバンプと、により上記金属接合を行う方法である。
従って、金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度の高い実装が可能であるという効果を奏する。
以上のとおり、本発明に係る半導体装置の実装方法は、金属接合による接合および電気的接続に使用される接合材料の層に、該接合材料の層との相互拡散により金属間化合物を形成するための金属材料の層を積層したメタルバンプ層を、半導体基板に設けられた電極に積層し、上記金属材料で構成されていると共に実装基板に設けられた電極に、プリコート法またはめっき法により、上記接合材料を堆積し、上記実装基板に設けられた電極に堆積された接合材料と、上記メタルバンプ層と、により上記金属接合を行う方法である。
従って、金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度の高い実装が可能であるという効果を奏する。
以上のとおり、本発明に係る半導体装置の実装方法は、金属接合による接合および電気的接続に使用される接合材料の層に、該接合材料の層との相互拡散により金属間化合物を形成するための金属材料の層を積層したメタルバンプ層を、半導体基板に設けられた電極に積層し、上記メタルバンプ層に、上記接合材料の層をさらに積層し、上記金属材料で構成されていると共に実装基板に設けられた電極と、上記メタルバンプ層に積層された接合材料の層と、により上記金属接合を行う方法である。
従って、金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度の高い実装が可能であるという効果を奏する。
本発明の一実施形態について、図１〜図３２を参照して説明すると以下の通りである。
図１は、本発明に係る半導体装置の構造を示す断面図である。
図１に示す半導体装置は、以下の構造を有している。
即ち、半導体基板１の上面には、電極（半導体基板に設けられた電極）２が設けられている。
電極２の上面を除く半導体基板１の上面は、表面保護膜３に覆われている。
電極２の上面には、めっき法で電気を供給するためのシード層１０を介して、Ｃｕバンプ（半導体基板に設けられた電極）４が堆積されている。
さらに、Ｃｕバンプ４には、メタルバンプ層（メタルバンプ）が堆積されている。
図１に示す半導体装置において、メタルバンプ層は、半田層（錫、接合材料、接合材料の層）１００にＣｕ層（銅、金属材料、金属材料の層）３０が積層されたものである。ここで、該メタルバンプ層には、半田層１０１がさらに積層されているが、この半田層１０１は必須の構成でなく、省略されてもよい。半田層１００およびＣｕ層３０の、少なくとも一方は、例えばめっき法またはスパッタリング法により形成された膜であってもよい。
図１に示す半導体装置では、上記メタルバンプ層、さらには半田層１０１を用いて、例えば実装基板５の電極６（図２８等参照）との金属接合を行う。つまり、半田層１００および半田層１０１は、実装基板５の電極６との、接合および電気的接続に使用されるものである。また、Ｃｕ層３０は、半田層１００および半田層１０１との相互拡散により、Ｃｕ３ＳｎおよびＣｕ６Ｓｎ５（金属間化合物）を形成するものである。
金属接合により、図１に示す半導体装置を、実装基板５の電極６と、接合および電気的に接続するとき、Ｃｕ層３０と、半田層１００および半田層１０１と、は、相互拡散を呈することで、Ｃｕ３ＳｎおよびＣｕ６Ｓｎ５を形成する。つまり、Ｃｕ層３０は、半田層１００および半田層１０１を金属間化合物化するための新たな起点として機能する。
こうして、半田層１００および半田層１０１の金属間化合物化は、Ｃｕ層３０をさらに備え、該金属間化合物化を実施するための起点を増やすことで、促進される。
このため、図１に示す半導体装置では、接合材料としての半田の量を減らすことなく、該半田の金属間化合物化を完全に行うことができる。図１に示す半導体装置では、半田の量を減らす必要がないため、実装信頼性を低下させることがない。そして、金属接合の後においては、半田が完全に金属間化合物化されているため、接合強度が向上し、接合部分の破断を抑制することが可能である。
従って、金属接合を利用したフリップチップ実装において、実装信頼性を低下させることなく、接合強度を向上させることが可能であるという効果を奏する。
ここからは、図１に示す半導体装置の製造方法について、図２〜図１２を参照して説明する。
まず、半導体基板１の上面に電極２を設け、電極２の上面を除く半導体基板１の上面を表面保護膜３で覆う。その後、電極２の上面および表面保護膜３に、スパッタリング法により、シード層１０となるシード層１１を堆積する（図２参照）。
堆積したシード層１１の全面に、フォトレジスト４０を塗布する（図３参照）。
塗布したフォトレジスト４０を、フォトマスク６０を用いて感光する。フォトマスク６０は、表面保護膜３に堆積したシード層１１に塗布したフォトレジスト４１に対して適用する。ここで、参照符号５０の部材は、図４に示す工程で感光させたフォトレジスト４０である（図４参照）。
感光させたフォトレジスト５０を除去して、電極２の上面に堆積したシード層１１を露出させる（図５参照）。
露出させた、電極２の上面に堆積したシード層１１に、Ｃｕバンプ４、上記半田層１００となる半田層１０２、上記Ｃｕ層３０となるＣｕ層３１、および、上記半田層１０１となる半田層１０３を順次積層する。なお、パッドピッチを８０μｍとする場合、例えば、Ｃｕバンプ４は４５μｍ、半田層１０２および半田層１０３は各々１２μｍ、Ｃｕ層３１は１５μｍ、程度の厚みとするのが好ましい（図６参照）。
フォトレジスト４１を除去する（図７参照）。
図７に示す完成途上の半導体装置の上面から、フォトレジスト４２を塗布する。これは、表面保護膜３に堆積したシード層１１の除去時において、半田層１０３が溶け出すのを避けるためである（図８参照）。
塗布したフォトレジスト４２を、フォトマスク６１を用いて感光する。フォトマスク６１は、半田層１０３に塗布したフォトレジスト４３に対して適用する。ここで、参照符号５１の部材は、図９に示す工程で感光させたフォトレジスト４２である（図９参照）。
感光させたフォトレジスト５１を除去して、表面保護膜３に堆積したシード層１１を露出させる（図１０参照）。
露出させた、表面保護膜３に堆積したシード層１１を除去する（図１１参照）。
フォトレジスト４３を除去する（図１２参照）。
図１３は、本発明に係る別の半導体装置の構造を示す断面図である。
図１３に示す半導体装置は、図１に示す半導体装置において、Ｃｕバンプ４上に積層された、半田およびＣｕの積層構造が、以下のとおり異なる。
即ち、図１に示す半導体装置では、Ｃｕバンプ４上に、半田層１００にＣｕ層３０が積層されたメタルバンプ層が積層されていた。一方、図１３に示す半導体装置では、Ｃｕバンプ４上に、半田層１０６にＣｕ層３２が積層された第１メタルバンプ層と、半田層１０７にＣｕ層３３が積層された第２メタルバンプ層と、半田層１０８にＣｕ層３４が積層された第３メタルバンプ層と、が順次積層されている。ここで、該第３メタルバンプ層には、半田層１０９がさらに積層されているが、この半田層１０９は必須の構成でなく、省略されてもよい。
つまり、図１３に示す半導体装置では、Ｃｕバンプ４上に、メタルバンプ層が複数層（図１３に示す半導体装置では３層）積層されている。
メタルバンプ層を複数層積層する場合、Ｃｕ層３２〜Ｃｕ層３４という、複数のＣｕ層を備えることにより、半田層１０６〜半田層１０９の、上記金属間化合物化は、さらに促進できる。このため、後の実装基板５の電極６への金属接合時に、より均一な金属間化合物（Ｃｕ３ＳｎおよびＣｕ６Ｓｎ５）を形成することができる。
なお、メタルバンプ層の積層数については、特に限定されないが、金属接合後の接合強度を考慮すると、２層〜５層程度が好ましい。
また、半田層１０６〜半田層１０９の厚みについては、特に限定されないが、Ｃｕ層３２〜Ｃｕ層３４との相互拡散が、１回のリフロー毎に３μｍ〜６μｍ程度進むこと、および、金属間化合物化の後に残ったＣｕ層３２〜Ｃｕ層３４を確実に接続する必要があることを考慮すると、１層あたり３μｍ〜１２μｍ程度であることが好ましい。また、半田層１０６〜半田層１０９を確実に金属間化合物化するためには、Ｃｕ層３２〜Ｃｕ層３４を、半田層１０６〜半田層１０９より厚く形成する必要がある。
例えば、図１３に示す半導体装置において、パッドピッチが８０μｍの場合、Ｃｕバンプ４は４５μｍ、Ｃｕ層３２〜Ｃｕ層３４は７μｍ、半田層１０６〜半田層１０９は５μｍ、程度の厚みとするのが好ましい。
図１３に示す半導体装置の製造方法は、図６に示す工程において、電極２の上面に堆積したシード層１１に、Ｃｕバンプ４、半田層１０６、Ｃｕ層３２、半田層１０７、Ｃｕ層３３、半田層１０８、Ｃｕ層３４、半田層１０９を順次積層する点を除けば、図１に示す半導体装置の製造方法と同じであるため、詳細な説明を省略する。
図１４は、本発明に係るさらに別の半導体装置の構造を示す断面図である。
図１４に示す半導体装置は、図１に示す半導体装置において、Ｃｕバンプ４上に積層された、半田およびＣｕの積層構造が、以下のとおり異なる。
即ち、図１に示す半導体装置では、Ｃｕバンプ４上に、半田層１００にＣｕ層３０が積層されたメタルバンプ層が積層されていた。
一方、図１４に示す半導体装置では、Ｃｕバンプ４上において、半田層１１１、Ｃｕ層３５、半田層１１２が、順次積層されている。ここで、半田層１１１および半田層１１２は、一体的に形成されている。即ち、Ｃｕ層３５は、半田層１１２を横切るように（好ましくは半分以上横切るように）形成されている。複数の半田層を一体的に形成することで、接合強度は、さらに向上させることができる。
ここからは、図１４に示す半導体装置の製造方法について、図１５〜図２７を参照して説明する。なお、図１４に示す半導体装置の製造方法における、図１５に示す以前の工程は、上述した、図２〜図５に示す工程と同じであるため、省略する。
露出させた、電極２の上面に堆積したシード層１１に、Ｃｕバンプ４、半田層１１１を順次積層し、完成途上の半導体装置の上面から、フォトレジスト４４を塗布する（図１５参照）。
塗布したフォトレジスト４４を、フォトマスク６２を用いて感光する。フォトマスク６２は、表面保護膜３に堆積したシード層１１に塗布されたフォトレジスト４４部分、および、半田層１１１に塗布されたフォトレジスト４４部分の一部、即ち、フォトレジスト４５に対して適用する。ここで、参照符号５２の部材は、図１６に示す工程で感光させたフォトレジスト４４である（図１６参照）。
感光させたフォトレジスト５２を除去して、半田層１１１を部分的に露出させる（図１７参照）。
半田層１１１を露出させた部分に、上記Ｃｕ層３５となるＣｕ層３６を積層する（図１８参照）。
図１６に示す工程で感光させなかったフォトレジスト４５を、フォトマスク６３を用いて感光する。フォトマスク６３は、表面保護膜３に堆積したシード層１１に塗布したフォトレジスト４６に対して適用する。ここで、参照符号５３の部材は、図１９に示す工程で感光させたフォトレジスト４５である（図１９参照）。
感光させたフォトレジスト５３を除去する（図２０参照）。
半田層１１１およびＣｕ層３６に、半田層１１２を積層する（図２１参照）。
フォトレジスト４６を除去する（図２２参照）。
図２２に示す完成途上の半導体装置の上面から、フォトレジスト４７を塗布する。これは、表面保護膜３に堆積したシード層１１の除去時において、半田層１１２が溶け出すのを避けるためである（図２３参照）。
塗布したフォトレジスト４７を、フォトマスク６４を用いて感光する。フォトマスク６４は、半田層１１２に塗布したフォトレジスト４８に対して適用する。ここで、参照符号５４の部材は、図２４に示す工程で感光させたフォトレジスト４７である（図２４参照）。
感光させたフォトレジスト５４を除去して、表面保護膜３に堆積したシード層１１を露出させる（図２５参照）。
露出させた、表面保護膜３に堆積したシード層１１を除去する（図２６参照）。
フォトレジスト４８を除去する（図２７参照）。
ここからは、図１に示す半導体装置を、実際に実装基板の電極に接合する、半導体装置の実装方法について、図２８および図２９を参照して説明する。なお、説明の便宜上、図１に示す半導体装置における、半田層１００、Ｃｕ層３０、および半田層１０１はそれぞれ、図２８に示す半導体装置の実装方法における、半田層１１４、Ｃｕ層３７、および半田層１１５に対応するものとして説明を行う。
まず、実装基板５に設けられた電極６に、プリコート法またはめっき法により、金属接合による接合および電気的接続に使用される半田層１１６を堆積する。なお、実装基板５に設けられた電極６は、例えばＣｕといった金属材料で構成されるが、メタルバンプ層の金属材料と必ずしも同じ材料でなくてもよい（図２８参照）。即ち、実装基板５に設けられた電極６とメタルバンプ層の金属材料とは、同じ材料であることが好ましいが、異なる材料であっても、金属間化合物化の促進効果が得られるので、問題ない。
そして、半田層１１５と電極６に堆積された半田層１１６とを、リフローまたは熱圧着工法によって溶融接合することで、図２８に示す半導体装置と実装基板５との金属接合を実施する。Ｃｕ層３７と、半田層１１４、半田層１１５、および半田層１１６とは、相互拡散を呈することで、金属間化合物層１１７、１２１を形成する。こうして、本発明に係る半導体装置と、実装基板５とが実装された、半導体装置の実装構造が完成する（図２９参照）。
なお、この場合、半田層１１６は省略可能である。なぜなら、図２８に示す半導体装置と、実装基板５に設けられた電極６との金属接合は、半田層１１６を省略したとしても、半田層１１５を、リフローまたは熱圧着工法によって溶融接合することで実施可能であり、かつ、Ｃｕ層３７は、半田層１１４および半田層１１５との間で相互拡散を呈することで、金属間化合物層１１７、１２１を形成することが可能であるためである。
ここからは、図１に示す半導体装置の変形例、即ち、図１に示す半導体装置において半田層１０１を省略した半導体装置を、実際に実装基板の電極に接合する、半導体装置の実装方法について、図３０および図３１を参照して説明する。なお、説明の便宜上、図１に示す半導体装置における、半田層１００、およびＣｕ層３０はそれぞれ、図３０に示す半導体装置の実装方法における、半田層１１８、およびＣｕ層３８に対応するものとして説明を行う。
まず、実装基板５に設けられた電極６に、プリコート法またはめっき法により、金属接合による接合および電気的接続に使用される半田層１１９を堆積する（図３０参照）。
そして、Ｃｕ層３８と電極６に堆積された半田層１１９とを、リフローまたは熱圧着工法によって溶融接合することで、図３０に示す半導体装置と実装基板５との金属接合を実施する。Ｃｕ層３８と、半田層１１８および半田層１１９とは、相互拡散を呈することで、金属間化合物層１２０、１２２を形成する。こうして、図１に示す半導体装置の変形例である半導体装置と、実装基板５とが実装された、半導体装置の実装構造が完成する（図３１参照）。
なお、実装基板５は、好ましくは、セラミック基板、有機基板、およびシリコンインターポーザ基板のいずれかであるのが好ましい。
図３２は、図２９および図３１に示す半導体装置の実装構造における、接合および電気的に接続する様子を示す断面図である。
図２９および図３１に示す半導体装置の実装構造における、Ｃｕバンプ４と実装基板５の電極６との接合部分は、金属間化合物であるＣｕ３Ｓｎ層７０およびＣｕ６Ｓｎ５層７１（場合によっては、さらに金属材料としてのＣｕ層３９）からなり、該接合部分に半田は存在しない。このため、Ｃｕ６Ｓｎ５層７１と半田との界面は存在しない。つまり、接合強度が非常に弱くなる部分はなくなるため、微小な力が加えられただけで破断が発生してしまうという問題を抑制することができる。
また、半導体装置製造直後のサンプルにおいて、その断面を機械的に研磨するとき、図３３に示す接合状態では、Ｃｕ６Ｓｎ５層７３と半田７４との界面において、半田７４の脱落が発生する虞がある。一方、図３２に示す接合状態のように、半田の金属間化合物化が充分に促進された場合、上記サンプルでは、こうした半田の脱落の発生を抑制することができる。
なお、本実施の形態においては、説明の便宜上、メタルバンプが、接合材料としての半田層に金属材料としてのＣｕ層が積層されたメタルバンプ層であるものとして、即ち、接合材料としての半田、金属材料としてのＣｕ、さらにはこれらの相互拡散により形成された金属間化合物が、いずれも層状となっているものとして説明を行ってきた。
しかしながら、本発明に係るメタルバンプにおいて、接合材料と金属材料と金属間化合物とが層状になっている構成については、必須でない。つまり、本発明に係るメタルバンプは、接合材料と金属材料とを備える構成でさえあれば、一定の金属間化合物化促進効果を期待することができる。また、接合材料および／または金属材料が層状になっていない場合、相互拡散により形成された金属間化合物は、層状となっていない場合があるということは言うまでもない。
本発明に係る接合材料は、半田（即ち、錫）に限定されず、その他にも、Ｉｎ（インジウム）等が使用可能である。また、本発明に係る金属材料は、Ｃｕに限定されず、その他にも、Ａｕ、Ｎｉ（ニッケル）等が使用可能である。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。即ち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、金属接合を利用したフリップチップ実装により、半導体装置自身と実装基板との、接合および電気的接続を行う半導体装置において、実装信頼性を低下させることなく、接合強度を向上させることが可能である半導体装置の実装方法、および半導体装置の実装構造として好適な発明である。
本発明に係る半導体装置の構造を示す断面図である。 図１に示す半導体装置の製造方法におけるシード層堆積までの工程を示す断面図である。 図１に示す半導体装置の製造方法におけるフォトレジスト塗布工程を示す断面図である。 図１に示す半導体装置の製造方法におけるフォトレジスト感光工程を示す断面図である。 図１に示す半導体装置の製造方法におけるシード層露出工程を示す断面図である。 図１に示す半導体装置の製造方法における各層の積層工程を示す断面図である。 図１に示す半導体装置の製造方法におけるフォトレジスト除去工程を示す断面図である。 図１に示す半導体装置の製造方法におけるフォトレジスト塗布工程を示す断面図である。 図１に示す半導体装置の製造方法におけるフォトレジスト感光工程を示す断面図である。 図１に示す半導体装置の製造方法におけるフォトレジスト除去工程を示す断面図である。 図１に示す半導体装置の製造方法におけるシード層除去工程を示す断面図である。 図１に示す半導体装置の製造方法におけるフォトレジスト除去工程を示す断面図である。 本発明に係る別の半導体装置の構造を示す断面図である。 本発明に係るさらに別の半導体装置の構造を示す断面図である。 図１４に示す半導体装置の製造方法におけるフォトレジスト塗布までの工程を示す断面図である。 図１４に示す半導体装置の製造方法におけるフォトレジスト感光工程を示す断面図である。 図１４に示す半導体装置の製造方法におけるフォトレジスト除去および半田層露出工程を示す断面図である。 図１４に示す半導体装置の製造方法におけるＣｕ層積層工程を示す断面図である。 図１４に示す半導体装置の製造方法におけるフォトレジスト感光工程を示す断面図である。 図１４に示す半導体装置の製造方法におけるフォトレジスト除去工程を示す断面図である。 図１４に示す半導体装置の製造方法における半田層積層工程を示す断面図である。 図１４に示す半導体装置の製造方法におけるフォトレジスト除去工程を示す断面図である。 図１４に示す半導体装置の製造方法におけるフォトレジスト塗布工程を示す断面図である。 図１４に示す半導体装置の製造方法におけるフォトレジスト感光工程を示す断面図である。 図１４に示す半導体装置の製造方法におけるフォトレジスト除去工程を示す断面図である。 図１４に示す半導体装置の製造方法におけるシード層除去工程を示す断面図である。 図１４に示す半導体装置の製造方法におけるフォトレジスト除去工程を示す断面図である。 図１に示す半導体装置の実装方法を示す断面図である。 図１に示す半導体装置を実装基板に実装した、半導体装置の実装構造を示す断面図である。 図１に示す半導体装置の変形例である半導体装置の実装方法を示す断面図である。 図１に示す半導体装置の変形例である半導体装置を実装基板に実装した、半導体装置の実装構造を示す断面図である。 図２９および図３１に示す半導体装置の実装構造における、接合および電気的接続の様子を示す断面図である。 従来技術における、金属接合による、半導体基板に設けられた電極と実装基板の電極との、接合および電気的接続の様子を示す断面図である。
符号の説明
１ 半導体基板
２ 電極（半導体基板に設けられた電極）
４ Ｃｕバンプ（半導体基板に設けられた電極）
５ 実装基板
６ 電極（実装基板に設けられた電極）
３０〜３９ Ｃｕ層（金属材料、金属材料の層、銅）
７０ Ｃｕ３Ｓｎ層（金属間化合物）
７１ Ｃｕ６Ｓｎ５層（金属間化合物）
１００〜１０３、１０６〜１０９、１１１、１１２、１１４〜１１６、１１８、１１９
半田層（接合材料、接合材料の層、錫）
１１７、１２０〜１２２ 金属間化合物層

Claims (13)

  1. 金属接合により、実装基板と、接合および電気的に接続される半導体装置であって、
    上記接合および電気的接続に使用される接合材料と、該接合材料との相互拡散により金属間化合物を形成するための金属材料と、を備えるメタルバンプが、半導体基板に設けられた電極に堆積されていることを特徴とする半導体装置。
  2. 上記メタルバンプは、上記接合材料の層に上記金属材料の層が積層されたメタルバンプ層であることを特徴とする請求項１に記載の半導体装置。
  3. 上記メタルバンプ層が、２層以上５層以下で積層されていることを特徴とする請求項２に記載の半導体装置。
  4. 上記メタルバンプ層に、上記接合材料の層がさらに積層されていることを特徴とする請求項２または３に記載の半導体装置。
  5. 少なくとも１層の、上記接合材料の層の厚みは、３μｍ以上１２μｍ以下であることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
  6. 上記接合材料の層および上記金属材料の層の、少なくとも一方は、めっき法により形成された膜であることを特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
  7. 複数の上記接合材料の層が、一体的に形成されていることを特徴とする請求項３または４に記載の半導体装置。
  8. 上記接合材料は錫であり、上記金属材料は銅であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  9. 金属接合による接合および電気的接続に使用される接合材料と、該接合材料との相互拡散により金属間化合物を形成するための金属材料と、を備えるメタルバンプを、半導体基板に設けられた電極に堆積し、
    上記金属材料で構成されていると共に実装基板に設けられた電極に、プリコート法またはめっき法により、上記接合材料を堆積し、
    上記実装基板に設けられた電極に堆積された接合材料と、上記メタルバンプと、により上記金属接合を行うことを特徴とする半導体装置の実装方法。
  10. 金属接合による接合および電気的接続に使用される接合材料の層に、該接合材料の層との相互拡散により金属間化合物を形成するための金属材料の層を積層したメタルバンプ層を、半導体基板に設けられた電極に積層し、
    上記金属材料で構成されていると共に実装基板に設けられた電極に、プリコート法またはめっき法により、上記接合材料を堆積し、
    上記実装基板に設けられた電極に堆積された接合材料と、上記メタルバンプ層と、により上記金属接合を行うことを特徴とする半導体装置の実装方法。
  11. 金属接合による接合および電気的接続に使用される接合材料の層に、該接合材料の層との相互拡散により金属間化合物を形成するための金属材料の層を積層したメタルバンプ層を、半導体基板に設けられた電極に積層し、
    上記メタルバンプ層に、上記接合材料の層をさらに積層し、
    上記金属材料で構成されていると共に実装基板に設けられた電極と、上記メタルバンプ層に積層された接合材料の層と、により上記金属接合を行うことを特徴とする半導体装置の実装方法。
  12. 上記実装基板は、セラミック基板、有機基板、およびシリコンインターポーザ基板のいずれかであることを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置の実装方法。
  13. 請求項９〜１２のいずれか１項に記載の半導体装置の実装方法により、上記実装基板と上記半導体装置とが実装されたことを特徴とする半導体装置の実装構造。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014116367A (ja) * 2012-12-06 2014-06-26 Fujitsu Ltd 電子部品、電子装置の製造方法及び電子装置
JP2015216250A (ja) * 2014-05-12 2015-12-03 富士通株式会社 半導体装置の製造方法
KR101764021B1 (ko) * 2014-11-26 2017-08-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 구조체 및 그 제조 방법
CN109712896A (zh) * 2017-10-25 2019-05-03 Tdk株式会社 接合构造体、电子部件模块、电子部件单元和电子部件单元的制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5438114B2 (ja) * 2008-09-18 2014-03-12 アイメック 材料ボンディングのための方法およびシステム
CN102789995B (zh) * 2011-05-20 2015-07-22 稳懋半导体股份有限公司 制作金属凸块与熔接金属的制程方法
WO2016027593A1 (ja) * 2014-08-22 2016-02-25 株式会社 豊田自動織機 接合構造、接合材、及び接合方法
DE102015100521B4 (de) * 2015-01-14 2020-10-08 Infineon Technologies Ag Halbleiterchip und Verfahren zum Bearbeiten eines Halbleiterchips
KR102534735B1 (ko) 2016-09-29 2023-05-19 삼성전자 주식회사 필름형 반도체 패키지 및 그 제조 방법
EP3754706A1 (en) 2019-06-20 2020-12-23 IMEC vzw A method for the electrical bonding of semiconductor components
JP7523406B2 (ja) * 2021-04-19 2024-07-26 三菱電機株式会社 半導体装置および半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315338A (ja) * 1992-05-06 1993-11-26 Sumitomo Electric Ind Ltd 半導体チップ
JP2002110726A (ja) * 2000-10-04 2002-04-12 Nec Corp 半導体装置及びその製造方法
JP2004202581A (ja) * 2002-12-24 2004-07-22 Agilent Technol Inc ハーメチックシールを形成するシステム及び方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
US6853076B2 (en) * 2001-09-21 2005-02-08 Intel Corporation Copper-containing C4 ball-limiting metallurgy stack for enhanced reliability of packaged structures and method of making same
JP2003303842A (ja) * 2002-04-12 2003-10-24 Nec Electronics Corp 半導体装置およびその製造方法
JP4766831B2 (ja) * 2002-11-26 2011-09-07 株式会社村田製作所 電子部品の製造方法
KR100604848B1 (ko) 2004-04-30 2006-07-31 삼성전자주식회사 솔더 범프와 골드 범프의 접합을 갖는 시스템 인 패키지및 그 제조방법
US7325716B2 (en) * 2004-08-24 2008-02-05 Intel Corporation Dense intermetallic compound layer
JP2007234841A (ja) 2006-02-28 2007-09-13 Kyocera Corp 配線基板、実装部品、電子装置、配線基板の製造方法および電子装置の製造方法
JP2007311676A (ja) * 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
US8022543B2 (en) * 2008-03-25 2011-09-20 International Business Machines Corporation Underbump metallurgy for enhanced electromigration resistance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315338A (ja) * 1992-05-06 1993-11-26 Sumitomo Electric Ind Ltd 半導体チップ
JP2002110726A (ja) * 2000-10-04 2002-04-12 Nec Corp 半導体装置及びその製造方法
JP2004202581A (ja) * 2002-12-24 2004-07-22 Agilent Technol Inc ハーメチックシールを形成するシステム及び方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014116367A (ja) * 2012-12-06 2014-06-26 Fujitsu Ltd 電子部品、電子装置の製造方法及び電子装置
JP2015216250A (ja) * 2014-05-12 2015-12-03 富士通株式会社 半導体装置の製造方法
KR101764021B1 (ko) * 2014-11-26 2017-08-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 구조체 및 그 제조 방법
US11018099B2 (en) 2014-11-26 2021-05-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having a conductive bump with a plurality of bump segments
CN109712896A (zh) * 2017-10-25 2019-05-03 Tdk株式会社 接合构造体、电子部件模块、电子部件单元和电子部件单元的制造方法

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