CN101587872B - 半导体装置、半导体装置安装方法和半导体装置安装结构 - Google Patents

半导体装置、半导体装置安装方法和半导体装置安装结构 Download PDF

Info

Publication number
CN101587872B
CN101587872B CN2009101410483A CN200910141048A CN101587872B CN 101587872 B CN101587872 B CN 101587872B CN 2009101410483 A CN2009101410483 A CN 2009101410483A CN 200910141048 A CN200910141048 A CN 200910141048A CN 101587872 B CN101587872 B CN 101587872B
Authority
CN
China
Prior art keywords
layer
metal
bonding
mentioned
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009101410483A
Other languages
English (en)
Other versions
CN101587872A (zh
Inventor
大西雄也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN101587872A publication Critical patent/CN101587872A/zh
Application granted granted Critical
Publication of CN101587872B publication Critical patent/CN101587872B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/13076—Plural core members being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/165—Material
    • H01L2224/16501—Material at the bonding interface
    • H01L2224/16503—Material at the bonding interface comprising an intermetallic compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/165—Material
    • H01L2224/16505—Material outside the bonding interface, e.g. in the bulk of the bump connector
    • H01L2224/16507—Material outside the bonding interface, e.g. in the bulk of the bump connector comprising an intermetallic compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

本发明涉及半导体装置、半导体装置安装方法和半导体装置安装结构。本发明的半导体装置在半导体基板的电极和Cu凸点上沉积金属凸点层，其中，该金属凸点层具有Cu层和焊料层，该焊料层用于进行基于金属键合方式的键合以及进行电连接，该Cu层用于通过与该焊料层进行相互扩散而形成金属间化合物。由此，能够提供一种在利用了金属键合的倒装芯片安装中既不降低安装可靠性，又能够提高键合强度的半导体装置。

Description

半导体装置、半导体装置安装方法和半导体装置安装结构
技术领域
本发明涉及一种通过利用了金属键合的倒装芯片安装来实现与安装基板进行键合以及电连接的半导体装置、半导体装置安装方法以及半导体装置安装结构。
背景技术
过去，半导体装置中的半导体基板和安装基板之间的电连接是通过引线键合来进行的。
然而，要通过引线键合来进行电连接，就必需在半导体基板以及安装基板的边缘附近确保一定的空间区域，即，在进行电连接时为实现与所使用的引线的端头进行连接而需要的空间区域。因此，通过引线键合所进行的电连接将导致出现半导体装置安装结构尺寸增大的问题。
另外，若通过引线键合进行电连接，由于半导体基板和安装基板之间的连接距离变长，从而导致引线的阻抗增大，由此产生难于实现高速驱动的问题。
对此，为解决上述引线键合所产生的问题，近年提出了倒装芯片安装的方式。
“倒装芯片安装”具体是指，在半导体基板的功能面上形成用以和安装基板进行键合的凸点后，将功能面与安装基板面对置地配置，然后对凸点和安装基板的电极进行键合的安装方式。
倒装芯片安装具有多种，其中，利用了金属键合的安装方式具有较高的安装可靠性，且能够实现细间距化，所以成为了倒装芯片安装的主流安装方式。
此外，在利用了金属键合的安装方式中，利用Cu(铜)和焊料进行金属键合的安装方式能够实现低成本，且能够实现与利用Au(金)和焊料进行金属键合的安装方式具有相同程度的高安装可靠性。
在利用金属键合进行倒装芯片安装的安装方式中，加热要进行金属键合的各金属后进行键合，然后通过加热时所产生的热，使各金属之间相互扩散。
然而，若在金属键合时用于键合的金属量较多时，就不能使键合时所利用金属完全实现金属间化合物化。其结果，金属间化合物与键合时所用的金属构成了金属键合后的键合部分。在金属间化合物与键合时所用金属的界面上，由于键合强度非常弱小，所以，将会出现仅施加微小的作用力就会发生断裂这样的问题。
例如，在利用Cu和焊料进行金属键合的倒装芯片安装中，加热Cu和焊料，将两者键合。加热所产生的热使Cu和焊料内的Sn(锡)之间相互扩散。然而，若焊料的量较多时，就不能完全实现焊料的金属间化合物化。其结果，在结束金属键合后，作为金属间化合物的Cu3Sn层、Cu6Sn5层以及焊料构成了Cu和焊料的键合部分。此时，在Cu6Sn5层与焊料之间的界面上，由于键合强度非常弱小，所以，将会出现在施加微小的作用力的情况下发生断裂这样的问题。
在专利文献1(日本国专利申请公开特开2002-110726号公报，公开日：2002年4月12日)中揭示了以下技术，即，在半导体装置中，键合时所用的键合材料被层叠在半导体基板的电极材料和安装基板的电极材料两者中的至少一者上，形成了较薄的键合材料即、减少了键合材料的量。
然而，如专利文献1所揭示的技术那样减少键合材料时，键合部分本身就会变得窄小，从而导致安装可靠性降低的问题。
发明内容
本发明的目的在于实现一种在利用了金属键合的倒装芯片安装中既不降低安装的可靠性又能够提高键合强度的半导体装置、半导体装置安装方法以及半导体装置安装结构。
为解决上述问题，本发明的半导体装置通过金属键合方式与安装基板键合在一起并与该安装基板实现电连接，其特征在于：在半导体基板的电极上沉积有金属凸点，其中，该金属凸点包括键合材料和金属材料，该键合材料被用于进行上述键合及电连接，该金属材料用于通过与该键合材料进行相互扩散而形成金属间化合物。
根据上述结构，通过使用金属凸点进行金属键合，使本发明的半导体装置与安装基板键合在一起并与该安装基板实现电连接。其中，该金属凸点沉积在半导体基板上所设置的电极上，且具备键合材料与金属材料。
在进行金属键合时，金属凸点所具有的金属材料以及金属凸点所具有的键合材料之间进行相互扩散而形成金属间化合物。即，该金属材料是使键合材料进行金属间化合物化的新起点。
如此，使用金属材料来增加用于使键合材料进行金属间化合物化的起点，从而键合材料的金属间化合物化便得以促进。
由此，在本发明的半导体装置中，既未减少键合材料的量，又能够使键合材料完全实现金属间化合物化。而且，在本发明的半导体装置中，由于未减少键合材料的量，所以不会降低安装的可靠性。此外，在金属键合后，由于能够使键合材料完全实现金属间化合物化，所以键合强度得到了提高，从而能够抑制上述断裂的发生。
因此，在利用了金属键合的倒装芯片安装中，既不降低安装的可靠性，又能够提高键合强度。
为解决上述问题，本发明的半导体装置安装方法的特征在于：在半导体基板的电极上沉积金属凸点的步骤，其中，该金属凸点包括键合材料和金属材料，该键合材料用于进行基于金属键合方式的键合以及进行电连接，该金属材料用于通过与该键合材料进行相互扩散而形成金属间化合物；通过预涂法或电镀法在安装基板的由上述金属材料构成的电极上沉积上述键合材料的步骤；以及利用上述金属凸点以及在上述安装基板的电极上沉积的键合材料进行上述金属键合的步骤。
根据上述方法，半导体装置在半导体基板的电极上沉积其中具备了键合材料与金属材料的金属凸点。通过利用了金属键合的倒装芯片安装，能够将该半导体装置安装于安装基板。
因此，在利用了金属键合的倒装芯片安装中，既不降低安装的可靠性，又能够提高键合强度。
为解决上述问题，本发明的半导体装置安装方法的特征在于：在半导体基板的电极上沉积金属凸点层的步骤，其中，该金属凸点层是通过在键合材料的层上沉积金属材料的层所形成的层，该键合材料用于进行基于金属键合方式的键合以及进行电连接，该金属材料用于通过与该键合材料进行相互扩散而形成金属间化合物；通过预涂法或电镀法在安装基板的由上述金属材料构成的电极上沉积上述键合材料的步骤；以及利用上述金属凸点层以及在上述安装基板的电极上沉积的键合材料进行上述金属键合的步骤。
根据上述方法，半导体装置在半导体基板上所设置的电极上沉积有金属凸点层，该金属凸点层是在键合材料的层上层叠金属材料的层所形成的层。通过利用了金属键合的倒装芯片安装，能够将该半导体装置安装于具有键合材料的安装基板。
因此，在利用了金属键合的倒装芯片安装中，既不降低安装的可靠性，又能够提高键合强度。
为解决上述问题，本发明的半导体装置安装方法的特征在于：在半导体基板的电极上沉积金属凸点层的步骤，其中，该金属凸点层是通过在键合材料的层上沉积金属材料的层所形成的层，该键合材料用于进行基于金属键合方式的键合以及进行电连接，该金属材料用于通过与上述键合材料进行相互扩散而形成金属间化合物；在上述金属凸点层上进一步层叠上述键合材料的层的步骤；以及利用安装基板的由上述金属材料构成的电极以及在上述金属凸点层上层叠的键合材料的层进行上述金属键合的步骤。
根据上述方法，半导体装置在半导体基板上所设置的电极上沉积有金属凸点层，该金属凸点层是在键合材料的层上层叠金属材料的层所形成的层。通过利用了金属键合的倒装芯片安装，能够将该半导体装置安装于不具有键合材料的安装基板。
因此，在利用了金属键合的倒装芯片安装中，既不降低安装的可靠性，又能够提高键合强度。
本发明的半导体装置安装结构的特征在于：通过上述任意一种的半导体装置安装方法来安装上述安装基板和上述半导体装置。
因此，在利用了金属键合的倒装芯片安装中，既不降低安装的可靠性，又能够提高键合强度。
本发明的其他目的、特征和优点在以下的描述中会变得十分明了。此外，以下参照附图来明确本发明的优点。
附图说明
图1是表示本发明的半导体装置结构的截面图。
图2是表示图1所示半导体装置制造方法中的种子层沉积工序的截面图。
图3是表示图1所示半导体装置制造方法中的光刻胶涂敷工序的截面图。
图4是表示图1所示半导体装置制造方法中的光刻胶曝光工序的截面图。
图5是表示图1所示半导体装置制造方法中的种子层露出工序的截面图。
图6是表示图1所示半导体装置制造方法中的各层层叠工序的截面图。
图7是表示图1所示半导体装置制造方法中的光刻胶去除工序的截面图。
图8是表示图1所示半导体装置制造方法中的光刻胶涂敷工序的截面图。
图9是表示图1所示半导体装置制造方法中的光刻胶曝光工序的截面图。
图10是表示图1所示半导体装置制造方法中的光刻胶去除工序的截面图。
图11是表示图1所示半导体装置制造方法中的种子层去除工序的截面图。
图12是表示图1所示半导体装置制造方法中的光刻胶去除工序的截面图。
图13是表示本发明的其他半导体装置结构的截面图。
图14是表示本发明的其他半导体装置结构的截面图。
图15是表示图14所示半导体装置制造方法中的光刻胶涂敷工序的截面图。
图16是表示图14所示半导体装置制造方法中的光刻胶曝光工序的截面图。
图17是表示图14所示半导体装置制造方法中的光刻胶去除工序的截面图。
图18是表示图14所示半导体装置制造方法中的Cu层层叠工序的截面图。
图19是表示图14所示半导体装置制造方法中的光刻胶曝光工序的截面图。
图20是表示图14所示半导体装置制造方法中的光刻胶去除工序的截面图。
图21是表示图14所示半导体装置制造方法中的焊料层层叠工序的截面图。
图22是表示图14所示半导体装置制造方法中的光刻胶去除工序的截面图。
图23是表示图14所示半导体装置制造方法中的光刻胶涂敷工序的截面图。
图24是表示图14所示半导体装置制造方法中的光刻胶曝光工序的截面图。
图25是表示图14所示半导体装置制造方法中的光刻胶去除工序的截面图。
图26是表示图14所示半导体装置制造方法中的种子层去除工序的截面图。
图27是表示图14所示半导体装置制造方法中的光刻胶去除工序的截面图。
图28是表示图1所示半导体装置安装方法的截面图。
图29是表示将图1所示半导体装置安装于安装基板后的、半导体装置安装结构的截面图。
图30是表示作为图1所示半导体装置的变形例的半导体装置安装方法的截面图。
图31是表示将作为图1所示半导体装置的变形例的半导体装置安装于安装基板后的、半导体装置安装结构的截面图。
图32是表示图29以及图31所示半导体装置的安装结构中进行键合以及电连接时的状态的截面图。
图33是表示通过金属键合对半导体基板上所设电极和安装基板的电极进行键合以及电连接时的状态例的截面图。
具体实施方式
在金属间化合物与键合时所用的金属之间的界面上，由于键合强度非常弱小，所以仅施加微小的作用力就会发生断裂。就该问题，首先参照图33进行说明。
图33是表示通过金属键合对半导体基板上所设电极和安装基板的电极进行键合以及电连接时的状态例的截面图。
当通过焊料74将设置于半导体基板上的Cu凸点4和安装基板的电极6进行键合时，会从焊料74中的靠近Cu凸点4的部分与焊料74中的靠近安装基板的电极6的部分开始进行金属间化合物化。因此，在焊料74中，远离Cu凸点4和安装基板的电极6的部分就不易进行金属间化合物化。
所以，若形成的焊料较厚，那么就会如图33所示那样，将不能使焊料74完全实现金属间化合物化。其结果，会在键合部分中含有Cu3Sn层72和Cu6Sn5层73以及焊料74。在Cu6Sn5层73和焊料74之间的界面上，由于键合强度非常弱小，所以，仅施加微小的作用力就会发生断裂。另外，图中的标号10所示的部分是通过电镀法形成的用以供电的种子层。
以下，参照附图1至图32，对本发明的一实施方式进行说明。
图1是表示本发明的半导体装置结构的截面图。图1所示的半导体装置具有以下结构。
在半导体基板1上设置有电极(设置于半导体基板的电极)2。在半导体基板1的除电极2上方以外的部分上覆盖有表面保护膜3。在电极2上形成有种子层10，在种子层10上沉积有Cu凸点(半导体基板上所设置的电极)4，其中，该种子层10通过电镀法形成，用以供电。在Cu凸点4上进一步沉积有金属凸点层(金属凸点)。
在图1所示的半导体装置中，在焊料层(锡、键合材料、键合材料的层)100上，层叠Cu层(铜、金属材料、金属材料的层)30从而形成金属凸点层。在图1中，虽然在该金属凸点层上进一步层叠有焊料层101，但该焊料层101并不是必需的结构，也可以省去该焊料层101。焊料层100以及Cu层30的至少一方也可以是通过诸如电镀法或溅射法所形成的膜。
例如，在图1所示的半导体装置中，使用上述金属凸点层以及焊料层101与安装基板5的电极6(参照图28)进行金属键合。即，焊料层100以及焊料层101被用于与安装基板5的电极6进行键合以及电连接。另外，在Cu层30中，通过与焊料层100以及焊料层101进行相互扩散，形成有Cu3Sn以及Cu6Sn5(金属间化合物)。
在通过金属键合使图1所示半导体装置和安装基板5的电极6进行键合以及电连接时，通过Cu层30和焊料层100、Cu层30和焊料层101之间的相互扩散而形成Cu3Sn以及Cu6Sn5。即，Cu层30作为使焊料层100、焊料层101进行金属间化合物化的新起点而发挥作用。
如此，通过进一步具备Cu层30而增加了金属间化合物化的起点，从而使得焊料层100以及焊料层101的金属间化合物化得到了促进。
因此，在图1所示的半导体装置中，能够不减少作为键合材料的焊料的量，且能够完全实现该焊料的金属间化合物化。由于在图1所示的半导体装置中未减少焊料的量，所以安装可靠性也不会下降。此外，在金属键合后，由于焊料完全实现了金属间化合物化，所以键合强度得到了提高，从而能够抑制键合部分断裂的发生。
所以，在利用了金属键合的倒装芯片安装中，安装可靠性不会下降，且能够提高键合强度。
以下，参照图2至图12，就图1所示半导体装置的制造方法进行说明。
首先，在半导体基板1上设置电极2，然后在半导体基板1的除电极2上方以外的部分上覆盖表面保护膜3。其后，通过溅射法在电极2上以及表面保护膜3上沉积种子层11(参照图2)。该种子层11用以其后形成种子层10。
在所沉积的种子层11的整个面上涂敷光刻胶40(参照图3)。使用光掩膜60对所涂敷的光刻胶40进行曝光处理。光掩膜60与光刻胶41相对应，该光刻胶41是光刻胶40的、在表面保护膜3上所沉积的种子层11上涂敷的部分。标号50所示的部分是指光刻胶40在图4所示工序中被曝光了的部分(参照图4)。
去除被曝光了的光刻胶50，使得沉积在电极2上的种子层11露出(参照图5)。
在电极2上沉积的、已露出的种子层11上，依次层叠Cu凸点4、焊料层102、Cu层31、焊料层103。其中，焊料层102用以形成上述焊料层100，Cu层31用以形成上述Cu层30，焊料层103用以形成上述焊料层101。若设焊盘间距(pad pitch)为80μm，那么优选Cu凸点4的厚度为45μm左右，焊料层102和焊料层103的厚度各为12μm左右，Cu层31的厚度为15μm左右(参照图6)。
去除光刻胶41(参照图7)。从图7所示的未完全形成的半导体装置上涂敷光刻胶42。这是为了在去除表面保护膜3上所沉积的种子层11时，防止焊料层103发生融化(参照图8)。
使用光掩膜61，对所涂敷的光刻胶42进行曝光。光掩膜61与涂敷在焊料层103上的光刻胶43相对应。标号51所表示的部分是指光刻胶42在图9所示工序中被曝光了的部分(参照图9)。
去除被曝光了的光刻胶51，使得沉积在表面保护膜3上的种子层11露出(参照图10)。
将表面保护膜3上所沉积的且已露出的种子层11去除(参照图11)。去除光刻胶43(参照图12)。
图13是表示本发明的其他半导体装置结构的截面图。
图13所示半导体装置与图1所示半导体装置的区别在于，层叠在Cu凸点4上的、焊料和Cu的层叠结构不同。其区别如下。
即，在图1所示半导体装置中，在焊料层100上层叠Cu层30以形成金属凸点层，该金属凸点层被层叠在Cu凸点4的上方。而在图13所示的半导体装置中，在焊料层106上层叠Cu层32以形成第1金属凸点层；在焊料层107上层叠Cu层33以形成第2金属凸点层；在焊料层108上层叠Cu层34以形成第3金属凸点层。该第1金属凸点层、第2金属凸点层、第3金属凸点层被依次层叠于Cu凸点4的上方。在图13中，虽然在上述第3金属凸点层上进一步层叠有焊料层109，但该焊料层109并不是必需的结构，也可省去。
也就是说，在图13所示的半导体装置中，在Cu凸点4的上方层叠有多个金属凸点层(在图13所示半导体装置中金属凸点层的数量为3)。
当层叠有多个金属凸点层时，由于包含了Cu层32、33、34的多个Cu层，所以能够进一步促进焊料层106、107、108、109的上述金属间化合物化。因此，在后述步骤中向安装基板5的电极6进行金属键合时，能够更均匀地形成金属间化合物(Cu3Sn以及Cu6Sn5)。
关于所层叠的金属凸点层的数量，并不进行特别限定。考虑到金属键合后的键合强度，所层叠的金属凸点层的数量优选为2至5。
另外，关于焊料层106、107、108、109的厚度，并不进行特别限定。由于每进行一次回流，焊料层106、107、108、109与Cu层32、33、34之间的相互扩散大约前进3μm至6μm，另外由于需要牢固地连接进行金属间化合物化后所残留的Cu层32、33、34，所以优选焊料层106、107、108、109的每层厚度约为3μm至12μm。另外，为了确保使焊料层106、107、108、109实现金属间化合物化，需要使形成的Cu层32、33、34厚于焊料层106、107、108、109。
例如，在图13所示的半导体装置中，焊盘间距为80μm时，优选Cu凸点4的厚度为45μm左右，Cu层32、33、34的厚度各为7μm左右，焊料层106、107、108、109的厚度各为5μm左右。
关于图13所示的半导体装置的制造方法，除了以下不同点之外，其他与图1所示的半导体装置的制造方法相同，所以省略其说明。其不同点在于：在图6所示工序中，在电极2上所沉积的种子层11上，依次层叠Cu凸点4、焊料层106、Cu层32、焊料层107、Cu层33、焊料层108、Cu层34、焊料层109。
图14是表示本发明的其他半导体装置结构的截面图。
图14所示半导体装置与图1所示半导体装置的区别在于，层叠在Cu凸点4上的、焊料和Cu的层叠结构不同。其区别如下。
在图1所示的半导体装置中，在焊料层100上层叠Cu层30形成金属凸点层，该金属凸点层被层叠在Cu凸点4上。
而在图14所示的半导体装置中，在Cu凸点4上依次层叠有焊料层111、Cu层35、焊料层112。在此，焊料层111与焊料层112被形成为一体。即，形成的Cu层35(优选Cu层35的宽度为焊料层111的一半或一半以上)被焊料层112所包覆。由于将多个焊料层形成一体，能够进一步增大键合强度。
以下，参照图15至图27，就图14所示的半导体装置的制造方法进行说明。在图14所示的半导体装置的制造方法中，图15所示工序之前的工序与图2至图5所示的上述工序相同，所以省略其说明。
在电极2上所沉积的且已露出的种子层11上，依次层叠Cu凸点4、焊料层111，然后在未完全形成的半导体装置上涂敷光刻胶44(参照图15)。
使用光掩膜62对所涂敷的光刻胶44进行曝光处理。光掩膜62与光刻胶45相对应，该光刻胶45是光刻胶44中的、与表面保护膜3相对的部分以及在焊料层111上所涂敷的光刻胶44的一部分。标号52所示的部分是指，光刻胶44在图16所示工序中被曝光了的部分(参照图16)。
去除被曝光了的光刻胶52，使焊料层111的一部分露出(参照图17)。
在焊料层111的上述所露出的部分上，层叠Cu层36，该Cu层36被用以形成上述Cu层35(参照图18)。
使用光掩膜63对在图16所示工序中未被曝光的光刻胶45进行曝光处理。光掩膜63与光刻胶46相对应，该光刻胶46是在表面保护膜3上所沉积的种子层11上涂敷的光刻胶。标号53所示的部分是指，光刻胶45在图19所示工序中被曝光了的部分(参照图19)。
去除被曝光了的光刻胶53(参照图20)。
在焊料层111以及Cu层36上，层叠焊料层112(参照图21)。去除光刻胶46(参照图22)。
从图22所示的未完全形成的半导体装置上涂敷光刻胶47。这是为了在去除表面保护膜3上所沉积的种子层11时，防止焊料层112发生融化(参照图23)。
使用光掩膜64对所涂敷的光刻胶47进行曝光处理。光掩膜64与涂敷在焊料层112上的光刻胶48相对应。标号54所示的部分是指，光刻胶47在图24所示工序中被曝光了的部分(参照图24)。
去除被曝光了的光刻胶54，使表面保护膜3上所沉积的种子层11的部分露出(参照图25)。
去除种子层11的上述露出的部分(参照图26)。
其后，去除光刻胶48(参照图27)。
以下，参照图28以及图29，对图1所示的半导体装置与安装基板的电极实际进行键合时的半导体装置安装方法进行说明。在以下的说明中，图1所示半导体装置中的焊料层100、Cu层30、焊料层101分别对应了图28所示半导体装置的安装方法中的焊料层114、Cu层37、焊料层115。
首先，通过预涂法或电镀法，在安装基板5的电极6上沉积焊料层116，该焊料层116被用于进行基于金属键合方式的键合以及进行电连接(参照图28)。在安装基板5上所设置的电极6可由诸如Cu等金属材料构成，但是，电极6的材料也可不同于金属凸点层的金属材料。即，优选安装基板5上所设置的电极6的材料与金属凸点层的材料相同，但即使是不同的材料也能够促进金属间化合物化，所以不会产生问题。
接着，通过回流或热压焊工艺将焊料层115和在电极6上所沉积的焊料层116进行溶融键合，从而实施图28所示的半导体装置和安装基板5之间的金属键合。然后，通过在Cu层37与焊料层114、115、116之间进行相互扩散而形成金属间化合物层117、121。如此，完成形成其安装有本发明的半导体装置以及安装基板5的半导体装置安装结构(参照图29)。
另外，焊料层116也能够省去。其理由在于：即使省去焊料层116，也能够通过回流或热压焊法对焊料层115进行溶融键合，从而能够对图28所示半导体装置以及设置于安装基板5上的电极6进行金属键合，并且也能够通过在Cu层37与焊料层114、115之间进行相互扩散而形成金属间化合物层117、121。
以下，参照图30以及图31，就实际将图1所示半导体装置的变形例键合于安装基板的电极时的半导体装置安装方法进行说明。该变形例是指：省去图1所示半导体装置中的焊料层101后的半导体装置。另外，在以下的说明中，图1所示半导体装置中的焊料层100和Cu层30分别对应了图30所示半导体装置的安装方法中的焊料层118和Cu层38。
首先，通过预涂法或电镀法，在安装基板5上所设置的电极6上沉积焊料层119，该焊料层119被用于进行基于金属键合方式的键合以及进行电连接(参照图30)。
接着，通过回流或热压焊工艺，将Cu层38和沉积在电极6上的焊料层119溶融键合，从而使图30所示半导体装置和安装基板5进行金属键合。然后，通过在Cu层38与焊料层118、119之间进行相互扩散而形成金属间化合物层120、122。如此，安装有图1所示半导体装置的变形例以及安装基板5的半导体装置安装结构便得以完成(参照图31)。
关于安装基板5，其优选为陶瓷基板、有机基板、硅内插式基板中的任意一种。
图32是表示图29以及图31所示半导体装置的安装结构中的、进行键合以及电连接时的状态的截面图。
在图29以及图31所示的半导体装置安装结构中安装基板5的电极6与Cu凸点4之间的键合部分由作为金属间化合物的Cu3Sn层70以及Cu6Sn5层71构成(因不同情况，会进一步含有作为金属材料的Cu层39)，所以，该键合部分中不含焊料。因此，不存在Cu6Sn5层71与焊料之间的界面。也就是说，不存在键合强度非常弱小的部分，因此，能够抑制仅施加微小的作用力就发生断裂这样的问题。
另外，在对刚制造出的半导体装置样本的截面进行机械研磨时，若半导体装置形成为图33所示的键合状态，在Cu6Sn5层73与焊料层74的界面将会发生焊料层74的脱落。与之相比，形成如图32所示的键合状态时，焊料的金属间化合物化得以充分进行的情况下，对于上述样本，便能够抑制发生上述焊料脱落的问题。
在本实施方式的说明中，作为金属材料的Cu层被层叠于作为键合材料的焊料层上而构成了金属凸点。即，在金属凸点中，作为键合材料的焊料、作为金属材料的Cu、以及在该两者之间通过相互扩散所形成的金属间化合物都是呈层状的结构。
但在本发明的金属凸点中，键合材料、金属材料、金属间化合物也可不为层状的结构。也就是说，本发明的金属凸点只要具备键合材料和金属材料，就能够取得一定程度的金属间化合物化促进效果。另外，当键合材料及/或金属材料不为层状结构时，通过相互扩散所形成的金属间化合物也不会成为层状的结构。
本发明的键合材料并不仅限于焊料(即、锡)，也能够使用In(铟)等。另外，本发明的金属材料并不限定于Cu，也能够使用Au、Ni(镍)等。
本发明并不限于上述各实施方式，可以根据技术方案所示的范围进行各种变化，适当地组合不同实施方式记述的技术手段而得到的实施方式也包含于本发明的技术范围之内。
在本发明的半导体装置中，通过利用了金属键合的倒装芯片安装来实施该半导体装置本身与安装基板之间的键合以及电连接。通过本发明的半导体装置安装方法以及半导体装置安装结构，既可不降低安装的可靠性，又能够提高键合强度。
为解决上述问题，本发明的半导体装置通过金属键合方式与安装基板键合在一起并与该安装基板实现电连接，其特征在于：在半导体基板的电极上沉积有金属凸点，其中，该金属凸点包括键合材料和金属材料，该键合材料被用于进行上述键合及电连接，该金属材料用于通过与该键合材料进行相互扩散而形成金属间化合物。
根据上述结构，通过使用金属凸点进行金属键合，使本发明的半导体装置与安装基板键合在一起并与该安装基板实现电连接。其中，该金属凸点沉积在半导体基板的电极上，且具备键合材料与金属材料。
在进行金属键合时，金属凸点所具有的金属材料以及金属凸点所具有的键合材料之间进行相互扩散而形成金属间化合物。即，该金属材料是使键合材料进行金属间化合物化的新起点。
如此，使用金属材料来增加用于使键合材料进行金属间化合物化的起点，从而可促进键合材料的金属间化合物化。
由此，在本发明的半导体装置中，既未减少键合材料的量，又能够使键合材料完全实现金属间化合物化。而且，在本发明的半导体装置中，由于未减少键合材料的量，所以安装的可靠性不会下降。此外，在金属键合后，由于能够完全使键合材料实现金属间化合物化，所以键合强度得到了提高，从而能够抑制上述断裂的发生。
因此，在利用了金属键合的倒装芯片安装中，既不降低安装的可靠性，又能够提高键合强度。
另外，在本发明的半导体装置中，优选的是，上述金属凸点是通过在上述键合材料的层上层叠上述金属材料的层而形成的金属凸点层。
根据上述结构，在安装基板上设置有键合材料时，能够通过金属凸点层更切实地实现本发明的半导体装置与该安装基板之间的键合以及电连接。
另外，在本发明的半导体装置中，优选层叠上述金属凸点层，且所层叠的上述金属凸点层的数量为2以上5以下。
根据上述结构，由于所层叠的上述金属凸点层的数量为2以上5以下，所以能够进一步大幅度提高键合强度。
另外，在将半导体装置安装于安装基板后，需要抑制安装高度出现过高的情况。因此，为了既不改变金属键合部分的高度又叠层多个金属凸点层，需要减薄金属凸点层中键合材料的层以及金属材料的层的厚度。然而，若将金属凸点层中的键合材料的层以及金属材料的层的厚度减得过薄，键合强度将会下降。考虑到以上因素，优选所层叠的金属凸点层的数量为5以下。
另外，在本发明的半导体装置中，优选在上述金属凸点层上进一步层叠上述键合材料的层。
根据上述结构，即使在安装基板上未设置有键合材料，也能够利用上述金属凸点层上所层叠的键合材料的层，切实实现本发明的半导体装置与该安装基板之间的键合以及电连接。
另外，在本发明的半导体装置中，优选在上述键合材料的层中，至少一层的厚度为大于等于3μm且小于等于12μm。
在进行金属键合时，每进行一次回流，键合材料和金属材料之间的相互扩散约前进3μm至6μm。因此，考虑到与键合材料层两面相邻的各金属材料会向键合材料进行相互扩散，为了使所有的键合材料都实现金属间化合物化，可使键合材料的最大厚度为12μm。另一方面，金属间化合物的层为了连接进行金属化合物化后所残留的金属材料，金属间化合物的层厚至少需要有3μm。即，键合材料的层的厚度需要大于等于3μm。
此外，为了切实地使键合材料实现金属间化合物化，需要使金属材料的层的厚度大于键合材料的层的厚度。
另外，在本发明的半导体装置中，优选上述键合材料的层和/或上述金属材料的层是通过电镀法形成的膜。
根据上述结构，由于键合材料的层与金属材料的层中的至少一者是通过电镀法所形成的膜，所以，能够在半导体基板的电极上较为简单地进行层叠(沉积)。
另外，在本发明的半导体装置中，优选多个上述键合材料的层被形成为一体。
根据上述结构，多个键合材料的层被形成为一体即、被一体化，所以能够进一步提高键合强度。
另外，在本发明的半导体装置中，优选上述键合材料为锡，上述金属材料为铜。
根据上述结构，由于使用锡(即、焊料)作为键合材料，使用铜作为金属材料，所以，能够实现低成本，且能够实现与使用金和锡进行金属键合的安装方式具有相同程度的高安装可靠性。
为解决上述问题，本发明的半导体装置安装方法的特征在于：在半导体基板的电极上沉积金属凸点的步骤，其中，该金属凸点包括键合材料和金属材料，该键合材料用于进行基于金属键合方式的键合以及进行电连接，该金属材料用于通过与该键合材料进行相互扩散而形成金属间化合物；通过预涂法或电镀法在安装基板的由上述金属材料构成的电极上沉积上述键合材料的步骤；以及利用上述金属凸点以及在上述安装基板的电极上沉积的键合材料进行上述金属键合的步骤。
根据上述方法，半导体装置在半导体基板上所设置的电极上沉积具备了键合材料与金属材料的金属凸点。通过利用了金属键合方式的倒装芯片安装，能够将该半导体装置安装于安装基板。
因此，在利用了金属键合的倒装芯片安装中，既不降低安装的可靠性，又能够提高键合强度。
为解决上述问题，本发明的半导体装置安装方法的特征在于：在半导体基板的电极上沉积金属凸点层的步骤，其中，该金属凸点层是通过在键合材料的层上沉积金属材料的层所形成的层，该键合材料用于进行基于金属键合方式的键合以及进行电连接，该金属材料用于通过与该键合材料进行相互扩散而形成金属间化合物；通过预涂法或电镀法在安装基板的由上述金属材料构成的电极上沉积上述键合材料的步骤；以及利用上述金属凸点层以及在上述安装基板的电极上沉积的键合材料进行上述金属键合的步骤。
根据上述方法，半导体装置在半导体基板上所设置的电极上沉积有金属凸点层，该金属凸点层是在键合材料的层上层叠金属材料的层而形成的层。通过利用了金属键合方式的倒装芯片安装，能够将该半导体装置安装于具有键合材料的安装基板。
因此，在利用了金属键合的倒装芯片安装中，既不降低安装的可靠性，又能够提高键合强度。
为解决上述问题，本发明的半导体装置安装方法的特征在于：在半导体基板的电极上沉积金属凸点层的步骤，其中，该金属凸点层是通过在键合材料的层上沉积金属材料的层所形成的层，该键合材料用于进行基于金属键合方式的键合以及进行电连接，该金属材料用于通过与上述键合材料进行相互扩散而形成金属间化合物；在上述金属凸点层上进一步层叠上述键合材料的层的步骤；以及利用安装基板的由上述金属材料构成的电极以及在上述金属凸点层上层叠的键合材料的层进行上述金属键合的步骤。
根据上述方法，半导体装置在半导体基板上所设置的电极上沉积有金属凸点层，该金属凸点层是在键合材料的层上层叠金属材料的层所形成的层。通过利用了金属键合方式的倒装芯片安装，能够将该半导体装置安装于不具有键合材料的安装基板。
因此，在利用了金属键合的倒装芯片安装中，既不降低安装的可靠性，又能够提高键合强度。
另外，在本发明的半导体装置的安装方法中，优选的是，上述安装基板为陶瓷基板、有机基板、内插式硅基板中的任意一种。
即，本发明的半导体装置的安装方法适用于将半导体装置安装于陶瓷基板、有机基板、硅内插式基板中的任意一种。
本发明的半导体装置安装结构的特征在于：通过上述任意的半导体装置安装方法来安装上述安装基板和上述半导体装置。
因此，在利用了金属键合的倒装芯片安装中，既不降低安装的可靠性，又能够提高键合强度。
以上，对本发明进行了详细的说明，上述具体实施方式或实施例仅仅是揭示本发明的技术内容的示例，本发明并不限于上述具体示例，不应对本发明进行狭义的解释，可在本发明的精神和技术方案的范围内进行各种变更来进行实施。

Claims (12)

1.一种半导体装置，通过金属键合方式与安装基板键合在一起并与该安装基板实现电连接，其特征在于：
在半导体基板的电极上沉积有金属凸点，其中，该金属凸点包括键合材料和金属材料，该键合材料被用于进行上述键合及电连接并且包含焊料，该金属材料仅用于通过与该键合材料进行相互扩散而形成金属间化合物，
金属材料是Cu、Au、Ni的任意一种，
上述金属凸点是通过在上述键合材料的层上层叠上述金属材料的层而形成的金属凸点层，
上述键合材料的层的厚度为大于等于3μm且小于等于12μm，
金属材料的层形成得比键合材料的层厚。
2.根据权利要求1所述的半导体装置，其特征在于：
层叠上述金属凸点层，所层叠的上述金属凸点层的数量为2以上5以下。
3.根据权利要求1所述的半导体装置，其特征在于：
在上述金属凸点层上进一步层叠有上述键合材料的层。
4.根据权利要求1所述的半导体装置，其特征在于：
上述键合材料的层和/或上述金属材料的层是通过电镀法形成的膜。
5.根据权利要求2所述的半导体装置，其特征在于：
多个上述键合材料的层被形成为一体。
6.根据权利要求1所述的半导体装置，其特征在于：
上述键合材料为锡，上述金属材料为铜。
7.一种半导体装置安装方法，其特征在于，包括：
在半导体基板的电极上沉积金属凸点层的步骤，其中，该金属凸点层是通过在键合材料的层上沉积金属材料的层所形成的层，该键合材料用于进行基于金属键合方式的键合以及进行电连接并且包含焊料，该金属材料仅用于通过与该键合材料进行相互扩散而形成金属间化合物；
通过预涂法或电镀法在安装基板的由上述金属材料构成的电极上沉积上述键合材料的步骤；以及
利用上述金属凸点层以及在上述安装基板的电极上沉积的键合材料进行上述金属键合的步骤，
金属材料是Cu、Au、Ni的任意一种，
上述键合材料的层的厚度为大于等于3μm且小于等于12μm，
金属材料的层形成得比键合材料的层厚。
8.一种半导体装置安装方法，其特征在于，包括：
在半导体基板的电极上沉积金属凸点层的步骤，其中，该金属凸点层是通过在键合材料的层上沉积金属材料的层所形成的层，该键合材料用于进行基于金属键合方式的键合以及进行电连接并且包含焊料，该金属材料仅用于通过与上述键合材料进行相互扩散而形成金属间化合物；
在上述金属凸点层上进一步层叠上述键合材料的层的步骤；以及
利用安装基板的由上述金属材料构成的电极以及在上述金属凸点层上层叠的键合材料的层进行上述金属键合的步骤，
金属材料是Cu、Au、Ni的任意一种，
上述键合材料的层的厚度为大于等于3μm且小于等于12μm，
金属材料的层形成得比键合材料的层厚。
9.根据权利要求7所述的半导体装置安装方法，其特征在于：
上述安装基板为陶瓷基板、有机基板、内插式硅基板中的任意一种。
10.根据权利要求8所述的半导体装置安装方法，其特征在于：
上述安装基板为陶瓷基板、有机基板、内插式硅基板中的任意一种。
11.一种半导体装置安装结构，其特征在于，
安装基板和半导体装置的安装是通过包括下述步骤的半导体装置安装方法进行的安装，即：
在半导体基板的电极上沉积金属凸点层的步骤，其中，该金属凸点层是通过在键合材料的层上沉积金属材料的层所形成的层，该键合材料用于进行基于金属键合方式的键合以及进行电连接并且包含焊料，该金属材料仅用于通过与该键合材料进行相互扩散而形成金属间化合物；
通过预涂法或电镀法在安装基板的由上述金属材料构成的电极上沉积上述键合材料的步骤；以及
利用上述金属凸点层以及在上述安装基板的电极上沉积的键合材料进行上述金属键合的步骤，
金属材料是Cu、Au、Ni的任意一种，
上述键合材料的层的厚度为大于等于3μm且小于等于12μm，
金属材料的层形成得比键合材料的层厚。
12.一种半导体装置安装结构，其特征在于，
安装基板和半导体装置的安装是通过包括下述步骤的半导体装置安装方法进行的安装，即：
在半导体基板的电极上沉积金属凸点层的步骤，其中，该金属凸点层是通过在键合材料的层上沉积金属材料的层所形成的层，该键合材料用于进行基于金属键合方式的键合以及进行电连接并且包含焊料，该金属材料仅用于通过与上述键合材料进行相互扩散而形成金属间化合物；
在上述金属凸点层上进一步层叠上述键合材料的层的步骤；以及
利用安装基板的由上述金属材料构成的电极以及在上述金属凸点层上层叠的键合材料的层进行上述金属键合的步骤，
金属材料是Cu、Au、Ni的任意一种，
上述键合材料的层的厚度为大于等于3μm且小于等于12μm，
金属材料的层形成得比键合材料的层厚。
CN2009101410483A 2008-05-19 2009-05-18 半导体装置、半导体装置安装方法和半导体装置安装结构 Active CN101587872B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008130846 2008-05-19
JP2008130846A JP5535448B2 (ja) 2008-05-19 2008-05-19 半導体装置、半導体装置の実装方法、および半導体装置の実装構造
JP2008-130846 2008-05-19

Publications (2)

Publication Number Publication Date
CN101587872A CN101587872A (zh) 2009-11-25
CN101587872B true CN101587872B (zh) 2013-02-06

Family

ID=41315397

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101410483A Active CN101587872B (zh) 2008-05-19 2009-05-18 半导体装置、半导体装置安装方法和半导体装置安装结构

Country Status (3)

Country Link
US (1) US8148819B2 (zh)
JP (1) JP5535448B2 (zh)
CN (1) CN101587872B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2340554B1 (en) * 2008-09-18 2017-05-10 Imec Methods and systems for material bonding
CN102789995B (zh) * 2011-05-20 2015-07-22 稳懋半导体股份有限公司 制作金属凸块与熔接金属的制程方法
JP2014116367A (ja) * 2012-12-06 2014-06-26 Fujitsu Ltd 電子部品、電子装置の製造方法及び電子装置
JP6379650B2 (ja) * 2014-05-12 2018-08-29 富士通株式会社 半導体装置の製造方法
US20170232562A1 (en) * 2014-08-22 2017-08-17 Kabushiki Kaisha Toyota Jidoshokki Bonding structure, bonding material and bonding method
US11018099B2 (en) 2014-11-26 2021-05-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having a conductive bump with a plurality of bump segments
DE102015100521B4 (de) * 2015-01-14 2020-10-08 Infineon Technologies Ag Halbleiterchip und Verfahren zum Bearbeiten eines Halbleiterchips
KR102534735B1 (ko) 2016-09-29 2023-05-19 삼성전자 주식회사 필름형 반도체 패키지 및 그 제조 방법
JP2019079947A (ja) * 2017-10-25 2019-05-23 Tdk株式会社 接合構造体、電子部品モジュール、電子部品ユニットおよび電子部品ユニットの製造方法
EP3754706A1 (en) 2019-06-20 2020-12-23 IMEC vzw A method for the electrical bonding of semiconductor components
JP7523406B2 (ja) * 2021-04-19 2024-07-26 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3141364B2 (ja) * 1992-05-06 2001-03-05 住友電気工業株式会社 半導体チップ
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
JP3735526B2 (ja) * 2000-10-04 2006-01-18 日本電気株式会社 半導体装置及びその製造方法
US6853076B2 (en) * 2001-09-21 2005-02-08 Intel Corporation Copper-containing C4 ball-limiting metallurgy stack for enhanced reliability of packaged structures and method of making same
JP2003303842A (ja) * 2002-04-12 2003-10-24 Nec Electronics Corp 半導体装置およびその製造方法
JP4766831B2 (ja) * 2002-11-26 2011-09-07 株式会社村田製作所 電子部品の製造方法
US7168608B2 (en) * 2002-12-24 2007-01-30 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for hermetic seal formation
KR100604848B1 (ko) * 2004-04-30 2006-07-31 삼성전자주식회사 솔더 범프와 골드 범프의 접합을 갖는 시스템 인 패키지및 그 제조방법
US7325716B2 (en) * 2004-08-24 2008-02-05 Intel Corporation Dense intermetallic compound layer
JP2007234841A (ja) 2006-02-28 2007-09-13 Kyocera Corp 配線基板、実装部品、電子装置、配線基板の製造方法および電子装置の製造方法
JP2007311676A (ja) 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
US8022543B2 (en) * 2008-03-25 2011-09-20 International Business Machines Corporation Underbump metallurgy for enhanced electromigration resistance

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2007-234841A 2007.09.13

Also Published As

Publication number Publication date
US20090283906A1 (en) 2009-11-19
JP2009283484A (ja) 2009-12-03
JP5535448B2 (ja) 2014-07-02
US8148819B2 (en) 2012-04-03
CN101587872A (zh) 2009-11-25

Similar Documents

Publication Publication Date Title
CN101587872B (zh) 半导体装置、半导体装置安装方法和半导体装置安装结构
JP4383882B2 (ja) 素子の気密カプセル化方法
JP4431606B2 (ja) 半導体装置、半導体装置の実装方法、および半導体装置の実装構造
KR940001149B1 (ko) 반도체 장치의 칩 본딩 방법
JPH05315338A (ja) 半導体チップ
CN103022021A (zh) 半导体装置及其制造方法
CN101266963B (zh) 布线板、电子部件的安装结构以及半导体器件
TW200849422A (en) Wafer structure and method for fabricating the same
CN101350381A (zh) 凸点发光二极管及其制造方法
US7977157B2 (en) Methods of forming integrated circuit packages, and methods of assembling integrated circuit packages
TWI378545B (en) Chip stacked package having single-sided pads on chips
CN105655320B (zh) 低成本芯片背部硅通孔互连结构及其制备方法
CN101295692B (zh) 半导体装置
CN101958298A (zh) 半导体器件及其制造方法
TW200908264A (en) Package substrate having electrical connection structure and method for fabricating the same
TWI329350B (en) Capacitor attachment method
JP2008060287A (ja) 端子電極および電子部品
CN104541366A (zh) 半导体装置及其制造方法
CN101106114A (zh) 芯片结构及其形成方法
JP2001060760A (ja) 回路電極およびその形成方法
CN116053202B (zh) 一种空腔结构晶圆级封装工艺方法
CN106057759A (zh) 一种用于打线封装的半导体结构
TWI375307B (en) Flip chip package structure and method for manufacturing the same
CN216389335U (zh) 芯片组件
JPH0684919A (ja) フリップチップ形半導体装置のフェイスダウンボンディング用バンプ電極及びその作製方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant