JP7088132B2 - 半導体装置及び電子装置 - Google Patents

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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92246—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a strap connector
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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Description

本開示は、半導体装置、及び半導体装置を備えた電子装置に関する。
従来、二つの半導体素子を備えた半導体装置の一例として、特許文献１に開示された半導体装置がある。この半導体装置は、ＤＣ－ＤＣコンバータを構成する複合パワーＭＯＳＦＥＴのハイ側のパワーＭＯＳＦＥＴＱが横型のＭＯＳＦＥＴで構成され、ロウ側のパワーＭＯＳＦＥＴが縦型のＭＯＳＦＥＴで構成されている。
特開２００２－２１７４１６号公報
特許文献１では、二つの半導体素子が同様の形状で構成されている。このため、特許文献１では、半導体素子をインバータ用や半導体リレーのスイッチング素子として用いることが困難である。また、大電流を扱う製品で配線面積及び幅が大きくなり、より両立が困難となる。
本開示は、上記問題点に鑑みなされたものであり、半導体素子をインバータ用や半導体リレーのスイッチング素子に用いることができる半導体装置及び半導体装置を備えた電子装置を提供することを目的とする。
上記目的を達成するために本開示は、
配線を有する配線基板に、実装可能に構成された半導体装置であって、
両面に電極が形成された二つの半導体素子（１，２）と、
配線基板に実装された状態で配線の一部と接続されるとともに、一方の半導体素子の各電極と電気的に接続され、一方向に並んで配置された二つの第１端子（５１、５２）と、
配線基板に実装された状態で配線の一部と接続されるとともに、他方の半導体素子の各電極と電気的に接続され、第１端子と隣り合い一方向に並んで配置された二つの第２端子（５３、５４）と、
配線基板に実装された際に配線基板と対向する第１端子と第２端子の一面（Ｓ２１）が露出した状態で、半導体素子、第１端子、第２端子を覆う封止樹脂部（７）と、を備え、
二つの第１端子は、一面の面積比率が異なり、
二つの第２端子は、一面の面積比率が異なり、
二つの第１端子の一方は、二つの第２端子の両方と隣り合って配置されている。
本開示は、上記のように第１端子と第２端子とが構成されている。このため、本開示は、体格が大きくなることを抑制しつつ、配線基板の配線と各第１端子及び各第２端子との接続箇所に応じて、各半導体素子をインバータ用や半導体リレーのスイッチング素子として用いることができる。
また、本開示のさらなる特徴は、
半導体装置と、
半導体装置が実装され、二つの第１端子及び二つの第２端子に電気的に接続された配線が形成されている配線基板と、を備えている点にある。
これによって、本開示は、上記と同様の効果を奏することができる。
なお、特許請求の範囲、及びこの項に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。
第１実施形態における半導体装置の概略構成を示す平面図である。 図１のII‐II線に沿う断面図である。 図１のIII‐III線に沿う断面図である。 第１実施形態における半導体装置の実装構造例を示す平面図である。 図４の実装構造における半導体装置の等価回路である。 第１実施形態における半導体装置の実装構造例を示す平面図である。 図６の実装構造における半導体装置の等価回路である。 第１実施形態におけるプリント基板の配線パターンを示すイメージ図である。 変形例１における半導体装置の断面図である。 第２実施形態における半導体装置の概略構成を示す平面図である。 図１０のXI‐XI線に沿う断面図である。 図１０のXII‐XII線に沿う断面図である。 図１０のXIII‐XIII線に沿う断面図である。 第２実施形態における半導体装置の等価回路である。 変形例２における半導体装置の概略構成を示す平面図である。 変形例２における半導体装置の等価回路例である。 第３実施形態における半導体装置の概略構成を示す平面図である。 第３実施形態における半導体装置の等価回路である。 第４実施形態における半導体装置の適用例を示す回路図である。 第５実施形態における半導体装置の概略構成を示す平面図である。 図２０のXXI‐XXI線に沿う断面図である。 参考例における半導体装置の概略構成を示す平面図である。 変形例３における半導体装置の断面図である。
以下において、図面を参照しながら、本開示を実施するための複数の形態を説明する。各形態において、先行する形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各形態において、構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の形態を参照し適用することができる。なお、以下においては、互いに直交する３方向をＸ方向、Ｙ方向、Ｚ方向と示す。
（第１実施形態）
図１～図８を用いて、半導体装置１００に関して説明する。図１、図２、図３に示すように、半導体装置１００は、二つの半導体素子１、２と、二つのリードフレームと、二つのクリップ３、４と、封止樹脂部７とを備えている。半導体装置１００は、配線２１０、２２０を有するプリント基板２００に、実装可能に構成されている。プリント基板２００は、配線基板に相当する。半導体装置１００と、半導体装置１００が実装されたプリント基板２００とを含む構造体は、電子装置に相当する。
なお、図１では、図面を簡略化して、各構成要素をわかりやすくするために、封止樹脂部７の一部を省略している。つまり、図１では、封止樹脂部７における、二つの半導体素子１、２と、二つのリードフレームと、二つのクリップ３、４とを覆っている部分を省略している。
半導体素子１、２は、両面に電極が形成されている。半導体素子１、２は、一例として、ＭＯＳＦＥＴを採用している。しかしながら、本開示は、これに限定されず、半導体素子１、２としてＩＧＢＴ（Insulated‐Gate Bipolar Transistor）などであっても採用できる。さらに、半導体素子１、２の一例として、ＩＧＢＴとダイオードを一体化したＲＣ－ＩＧＢＴを採用することもできる。また、半導体素子１、２は、例えば、Ｓｉを主成分とするものや、ＳｉＣを主成分として構成されたものを採用できる。
第１半導体素子１は、図１、図２、図３に示すように、第１基板と、第１基板の裏面側に露出した第１ドレイン電極１３と、第１基板の表面（裏面の反対面）側に露出した第１ソース電極１２及び第１ゲート電極１１とを有している。第１ドレイン電極１３は、表面側の略全域に形成されている。一方、第１ゲート電極１１と第１ソース電極１２は、裏面側に部分的に形成されている。
なお、第１基板は、ＸＹ平面において例えば矩形状をなしており、Ｚ方向に厚みを有する。本実施形態では、一例として、Ｙ方向が長手方向で、Ｘ方向が短手方向の第１基板を採用している。
半導体素子１は、温度センサや電流センサなどが形成されていてもよい。この場合、半導体素子１は、温度センサや電流センサと電気的に接続されたパッドが、第１ゲート電極１１と第１ソース電極１２と同一面に形成される。また、このパッドは、例えば、Ｘ方向において、第１ゲート電極１１と並んで配置されている。
第２半導体素子２は、第２基板と、第２基板のる裏面側に露出した第２ドレイン電極２３と、第２基板の表面側に露出した第２ソース電極２２及び第２ゲート電極２１とを有している。第２半導体素子２は、第１半導体素子１と同様の構成を有している。このため、第２半導体素子２に関しては、第１半導体素子１の説明を参照できる。
なお、第１半導体素子１と第２半導体素子２は、半導体素子に相当する。第１ドレイン電極１３と第２ドレイン電極２３は、裏面電極に相当する。第１ソース電極１２と第２ソース電極２２は、表面電極に相当する。
半導体装置１００は、第１半導体素子１と第２半導体素子２の向きが逆に配置されている。つまり、第１半導体装置１００は、第１ゲート電極１１と第１ソース電極１２の並び方向が、第２ゲート電極２１と第２ソース電極２２の並び方向と逆になるように配置されている。
二つのリードフレームは、第１半導体素子１用の第１リードフレームと、第２半導体素子２用のリードフレームとを有している。第１リードフレームは、第１ドレイン端子５１と、第１ソース端子５２と、外部接続用端子６とを有している。第１ドレイン端子５１と第１ソース端子５２は、二つの第１端子に相当する。第１リードフレームは、例えば、ＣｕやＦｅやその合金等の金属材料の導電性材料を主成分として構成されたものを採用できる。第１ドレイン端子５１と、第１ソース端子５２と、外部接続用端子６は、互いに分割されている。
各端子５１、５２、６は、板状の部材である。また、各端子５１、５２、６は、ＸＹ平面に沿う面が矩形状をなしている。各端子５１、５２、６は、側壁がＸＹ平面に対して垂直に設けられている。よって、第１ドレイン端子５１は、第１半導体素子１が実装された面と、その反対面の面積が概ね同じであるが異なってもよい。この点は、他の端子５２、６に関しても同様である。
第１ドレイン端子５１は、図２、図３に示すように、実装面に第１半導体素子１が実装されている。詳述すると、第１ドレイン端子５１は、第１半導体素子１が実装され、第１ドレイン電極１３が電気的に接続される部位である。第１ドレイン端子５１は、はんだなどの導電性接続部材を介して、第１ドレイン電極１３と電気的に接続されている。よって、第１半導体素子１は、導電性接続部材を介して第１ドレイン電極１３と第１ドレイン端子５１とが電気的に接続されることで、第１ドレイン端子５１に実装される。なお、本実施形態では、導電性接続部材としてはんだを採用する。第１ドレイン端子５１は、第１裏面用端子に相当する。
第１ソース端子５２は、図２に示すように、後程説明する第１クリップ３を介して、第１ソース電極１２と電気的に接続されている。このように、第１ソース端子５２は、第１半導体素子１が実装されておらず、第１クリップ３を介して、第１半導体素子１（第１ソース電極１２）と電気的に接続されている。第１ソース端子５２は、第１表面用端子に相当する。このように、第１ドレイン端子５１と第１ソース端子５２は、第１半導体素子１の各電極１３，１２と電気的に接続されている。
第１リードフレームは、第１ドレイン端子５１における第１半導体素子１の実装面の反対面、及び、第１ソース端子５２における第１クリップ３の接続面の反対面である第１端子表面Ｓ２１を有している。第１端子表面Ｓ２１は、一面に相当する。
第１端子表面Ｓ２１は、後程説明する封止樹脂部７から露出している。このため、第１ドレイン端子５１と第１ソース端子５２は、電気的な配線としての機能に加えて、第１半導体素子１から発せられた熱を放熱するためのヒートシンクとしての機能も有している。よって、第１端子表面Ｓ２１は、放熱面とも言える。第１ドレイン端子５１と第１ソース端子５２は、半導体装置１００がプリント基板２００に実装された状態で、封止樹脂部７から露出した部位が配線２１０、２２０の一部と接続される。
なお、実装面と接続面と第１端子表面Ｓ２１は、例えば平坦な面を採用できる。また、第１ドレイン端子５１の第１端子表面Ｓ２１と、第１ソース端子５２の第１端子表面Ｓ２１は、面一となるように構成されている。
また、図１に示すように、第１ドレイン端子５１と第１ソース端子５２は、一方向に並んで配置されている。本実施形態では、第１ドレイン端子５１と第１ソース端子５２とがＹ方向に並んで配置された例を採用している。第１ドレイン端子５１と第１ソース端子５２は、第１端子表面Ｓ２１の面積比率が異なる。つまり、第１ドレイン端子５１と第１ソース端子５２は、ＸＹ平面に沿う面の面積が互いに異なる。第１ドレイン端子５１の第１端子表面Ｓ２１は、第１ソース端子５２の第１端子表面Ｓ２１よりも広い。
第２リードフレームは、第２ドレイン端子５３と、第２ソース端子５４と、外部接続用端子６とを有している。第２リードフレームは、接続及び実装される対象は第２半導体素子２であるが、構成は第１リードフレームと同様である。このため、第２リードフレームに関しては、第１リードフレームの説明を参照できる。例えば、図１に示すように、第２ドレイン端子５３と第２ソース端子５４は、一方向に並んで配置されており、第１端子表面Ｓ２１の面積比率が異なる。つまり、第２ドレイン端子５３と第２ソース端子５４は、ＸＹ平面に沿う面の面積が互いに異なる。第２ドレイン端子５３の第１端子表面Ｓ２１は、第２ソース端子５４の第１端子表面Ｓ２１よりも広い。
なお、第２ドレイン端子５３は、第２裏面用端子に相当する。第２ソース端子５４は、第２表面用端子に相当する。また、本実施形態では、第１ドレイン端子５１の一部が外部接続用端子６と隣り合う位置まで突出した形状であり、第２ソース端子５４の一部が外部接続用端子６と隣り合う位置まで突出した形状の半導体装置１００を採用している。
さらに、第１ソース端子５２は、Ｙ方向の幅である第１端子幅がＬＷ１、Ｘ方向の幅である第２端子幅がＬＷ２とする。第１ドレイン端子５１は、Ｙ方向の幅が第１端子幅ＬＷ１よりも長く、Ｘ方向の幅が第２端子幅ＬＷ２と同じである。
一方、第２ソース端子５４は、Ｙ方向の幅が第１端子幅ＬＷ１と同じであり、且つ、Ｘ方向の幅が第２端子幅ＬＷ２と同じである。第２ドレイン端子５３は、Ｙ方向の幅が第１端子幅ＬＷ１よりも長く、Ｘ方向の幅が第２端子幅ＬＷ２と同じである。また、第２ドレイン端子５３は、Ｙ方向の幅が、第１ドレイン端子５１のＹ方向の幅と同じである。
第１ドレイン端子５１と第１ソース端子５２の間隔である第１間隔ＬＤ１は、第１ドレイン端子５１のＹ方向の幅、及び、第１ソース端子５２のＹ方向の幅よりも狭い。つまり、第１間隔ＬＤ１は、第１端子幅ＬＷ１よりも狭い。なお、以下に説明する第２ドレイン端子５３と第２ソース端子５４の間隔は、第１間隔ＬＤ１と同じである。そして、第２ドレイン端子５３と第２ソース端子５４の間隔と、第２ドレイン端子５３及び第２ソース端子５４のＹ方向の幅との関係は、第１ドレイン端子５１及び第１ソース端子５２における関係と同じである。
また、第１ソース端子５２と第２ドレイン端子５３の間隔である第２間隔ＬＤ２は、第２端子幅ＬＷ２よりも狭い。なお、第１ドレイン端子５１と第２ドレイン端子５３との間隔、及び第１ドレイン端子５１と第２ソース端子５４との間隔は、第２間隔ＬＤ２と同じである。
外部接続用端子６は、第１リードフレームと第２リードフレームに複数個設けられている。つまり、第１リードフレームは、複数の外部接続用端子６を有している。同様に、第２リードフレームは、複数の外部接続用端子６を有している。複数の外部接続用端子６は、Ｘ方向に並んで配置されている。
第１リードフレームの外部接続用端子６は、図示を省略しているワイヤを介して、第１ゲート電極１１と電気的に接続されている。同様に、第２リードフレームの外部接続用端子６は、ワイヤを介して、第２ゲート電極２１と電気的に接続されている。複数の外部接続用端子６は、温度センサや電流センサと電気的に接続されたパッドと、ワイヤを介して電気的に接続されたものを含んでいる。
さらに、図１に示すように、第１ドレイン端子５１は、第２ドレイン端子５３と第２ソース端子５４の両方と隣り合って配置されている。つまり、第１ドレイン端子５１は、Ｘ方向において、第２ドレイン端子５３と第２ソース端子５４の両方と隣り合っている。同様に、第２ドレイン端子５３は、Ｘ方向において、第１ドレイン端子５１と第１ソース端子５２の両方と隣り合っている。このため、第１ドレイン端子５１は、第２ドレイン端子５３と対向する第１オーバーラップ部５１ａを有している。一方、第２ドレイン端子５３は、第１ドレイン端子５１と対向する第２オーバーラップ部５３ａを有している。
半導体装置１００は、第１ドレイン端子５１と第１ソース端子５２の並び方向と、第２ドレイン端子５３と第２ソース端子５４の並び方向が逆となっている。よって、半導体装置１００は、第１半導体素子１側の端子５１、５２と、第２半導体素子２側の端子５３、５４とが交互配置されていると言える。
第１クリップ３は、第１架橋部材に相当する。第１クリップ３は、例えば、ＣｕやＦｅやその合金等の金属材料等の導電性材料を主成分として構成されたものを採用できる。第１クリップ３は、図１、図２に示すように、第１ソース電極１２に対向する第１電極対向部３１と、第１ソース端子５２に対応する第１端子対向部３２と、第１電極対向部３１と第１端子対向部３２とを繋ぐ第１連結部３３とを有している。第１電極対向部３１と、第１端子対向部３２と、第１連結部３３とは、一体物として構成されたブロック状部材である。
第１電極対向部３１は、はんだを介して、第１ソース電極１２と電気的に接続されている。同様に、第１端子対向部３２は、はんだを介して、第１ソース端子５２と電気的に接続されている。このように、第１半導体素子１は、第１クリップ３を介して、第１ソース電極１２と第１ソース端子５２とが電気的に接続されている。本実施形態では、一例として、ＸＹ平面において例えば矩形状をなしており、Ｚ方向に厚みを有した第１クリップ３を採用している。
第２クリップ４は、第２架橋部材に相当する。第２クリップ４は、第２電極対向部４１と、第２端子対向部４２と、第２連結部４３とを有している。第２クリップ４は、接続される対象は第２半導体素子２であるが、構成は第１クリップ３と同様である。このため、第２クリップ４に関しては、第１クリップ３の説明を参照できる。
なお、本開示は、クリップ３、４のかわりに、アルミニウムや銅などを主成分とするワイヤを採用することができる。しかしながら、クリップ３、４は、ワイヤよりも低抵抗のため、低損失にて大電流を流すことができるほか、各半導体素子１、２のソース電極１２、２２の全体から電流を流すことができる。このため、半導体装置１００は、クリップ３、４を用いることで、ソース電位を一定に保つことができる。また、半導体装置１００は、各半導体素子１、２にセンスＭＯＳが形成されている場合、電流検出精度が向上する。
上記のように、クリップ３、４と電極１２、２２、及びクリップ３、４と端子５２、５３は、はんだによって接続されている。つまり、はんだは、これらを固定するとともに、電流を流すために用いられている。このため、はんだは、低抵抗率の材料を用いることが好ましい。例えば、はんだの材料は、鉛フリーはんだのＳｎＡｇＣｕや、鉛入りのＰｂＳｎが用いられる。しかしながら、本開示は、これに限定されず、他の材料によって構成されたはんだであっても採用できる。ならに、本開示は、Ａｇペーストや溶融Ａｇなどであっても用いることができる。
封止樹脂部７は、構成材料として電気絶縁性樹脂と、電気絶縁性樹脂よりも熱伝導率が高いフィラーとを含んでいる。つまり、封止樹脂部７は、電気絶縁性樹脂にフィラーが埋設されている。電気絶縁性樹脂は、例えばエポキシ系樹脂などを採用できる。一方、フィラーは、アルミナなど無機物粒子を採用できる。
封止樹脂部７は、例えば、電気的な絶縁性を有し熱伝導率が２．２Ｗ以上のものを採用できる。封止樹脂部７は、フィラーの量や材料によって、熱伝導率を調整することができる。この封止樹脂部７は、例えば金型を用いた射出成型などで形成される。
封止樹脂部７は、半導体素子１、２と、両リードフレームと、クリップ３、４と、ワイヤとを一体的に覆っている。封止樹脂部７は、これらと接しつつ封止していると言える。そして、封止樹脂部７は、ＸＹ平面において矩形状をなしている。
封止樹脂部７は、図２、図３に示すように、樹脂表面Ｓ１１と、樹脂表面Ｓ１１の反対面の樹脂裏面Ｓ１２とを有している。樹脂表面Ｓ１１と樹脂裏面Ｓ１２は、例えば平坦な面を採用できる。また、樹脂表面Ｓ１１と樹脂裏面Ｓ１２は、ＸＹ平面に沿って形成されていると言える。
また、封止樹脂部７は、各ドレイン端子５１、５３及び各ソース端子５２、５４の第１端子表面Ｓ２１が露出した状態で、半導体素子１、２と、両リードフレームと、クリップ３、４と、ワイヤとを覆っている。さらに、本実施形態では、クリップ３、４の半導体素子１、２との対向面の反対面が封止樹脂部７から露出している例を採用している。つまり、第１クリップ３は、第１半導体素子１の第１ゲート電極１１及び第１ソース電極１２との対向面の反対面が封止樹脂部７から露出している。同様に、第２クリップ４は、第２半導体素子２の第２ゲート電極２１及び第２ソース電極２２との対向面の反対面が封止樹脂部７から露出している。樹脂表面Ｓ１１は、第１端子表面Ｓ２１と面一に構成されている。
このように、半導体装置１００は、第１端子表面Ｓ２１が封止樹脂部７から露出している。よって、半導体装置１００は、プリント基板２００に実装された状態で、第１端子表面Ｓ２１が配線２１０、２２０の一部と接続される。第１端子表面Ｓ２１と配線２１０、２２０とは、例えばはんだなどの導電性接続部材によって接続される。
ここで、半導体装置１００の製造方法に関して説明する。まず、半導体素子１、２をウエハプロセスにて作製する。必要に応じて、ウエハを薄くしてもよい。そして、半導体素子１、２は、両面はんだ接合するため、ニッケル等のはんだ接合できる材料でめっきする。その後、ウエハ状態で電気特性を検査するためにＷＡＴ（Wafer Acceptance Test）を行い、ダイシングで個片化する。
その後、第１リードフレームにはんだを印刷し、第１半導体素子１を実装する。そして、第１半導体素子１と第１クリップ３とをはんだで接合する。同様に、第２リードフレームにはんだを印刷し、第２半導体素子２を実装する。そして、第２半導体素子２と第２クリップ４とをはんだで接合する。第１半導体素子１と第２半導体素子２を同時に実装し、第１クリップ３と第２クリップ４を同時に実装してもよいし、上記４部品を同時に実装してもよい。はんだ塗布は、はんだ印刷ではなく、糸はんだを供給してもよい。
その後、ワイヤボンドで、各外部接続用端子６と半導体素子１、２とをワイヤで接続する。ワイヤの材料は、金、銅、アルミニウムなどを採用できる。また、各外部接続用端子６と半導体素子１、２との接続は、ワイヤではなく、クリップをはんだ接続してもよい。
その後、封止樹脂部７で外形を形成する。通常、両リードフレーム上に複数のパッケージ（半導体装置１００）が形成できるように作製するため、封止樹脂部７も複数パッケージを一括して形成する。そして、シンギュレーションで各半導体装置１００に個片化する。その後、検査で電気特性を確認し、外観検査を実施して出荷する。
半導体装置１００は、第１ドレイン端子５１と第１ソース端子５２における第１端子表面Ｓ２１の面積比率が異なり、第２ドレイン端子５３と第２ソース端子５４における第１端子表面Ｓ２１の面積比率が異なる。これによって、半導体装置１００は、第１ドレイン端子５１が第２ドレイン端子５３と第２ソース端子５４の両方と隣り合って配置され、第２ドレイン端子５３が第１ドレイン端子５１と第１ソース端子５２の両方と隣り合って配置される構成としやすい。
このため、半導体装置１００は、体格が大きくなることを抑制しつつ、プリント基板２００の配線２１０、２２０と、端子５１～５４との接続箇所に応じて、各半導体素子１、２をインバータ用や半導体リレーのスイッチング素子として用いることができる。つまり、半導体装置１００は、一つのパッケージで、各半導体素子１、２をインバータ用や半導体リレーのスイッチング素子として用いることができる。さらに、半導体装置１００は、インバータ用と半導体リレーで、パッケージの共通化が可能となるとも言える。また、配線２１０、２２０は大電流の為、端子幅ＬＷを広くし、電気抵抗を小さくしている。端子幅ＬＷを広くとるために間隔ＬＤは極力狭くしている。なお、半導体装置１００は、プリント基板２００の配線２１０、２２０と、端子５１～５４との接続箇所に応じて、各半導体素子１、２を独立構成とすることもできる。
また、半導体装置１００は、上記のように構成されているため、樹脂表面Ｓ１１側における第１端子表面Ｓ２１の占有率が高くなったとしても、各半導体素子１、２をインバータ用や半導体リレーのスイッチング素子として用いることができる。
ここで、図４～図８を用いて、半導体装置１００のプリント基板２００への実装構造例に関して説明する。
プリント基板２００は、電気絶縁性の基材に、配線２１０、２２０が形成されている。基材としては、樹脂やセラミックスなどを採用できる。また、プリント基板２００は、配線２１０、２２０が基材を介して積層された多層基板や、配線２１０、２２０が基材の表面に形成された単層基板を採用できる。配線２１０、２２０は、半導体装置１００がプリント基板２００に実装された状態で、各端子５１～５４と電気的に接続される。
まず、図４、図５を用いて、半導体装置１００をインバータ構成装置１００ａとして用いた場合に関して説明する。インバータ構成装置１００ａは、半導体装置１００と同様の構成を有している。また、この例では、コンデンサ１１０が実装されたプリント基板２００を採用している。コンデンサ１１０は、スナバコンデンサである。
図４に示すように、インバータ構成装置１００ａは、プリント基板２００に実装されることで、第１ソース端子５２と第２ドレイン端子５３とが第１配線２１０を介して電気的に接続される。これによって、インバータ構成装置１００ａは、図８の左図に示すように、各端子５１～５４が結線される。そして、第１半導体素子１と第２半導体素子２は、図５に示すように、インバータ用のスイッチング素子として機能する。また、端子５２と端子５３は図１９のようにモータに接続され、インバータ構成装置１００ａは、図４の二点鎖線で示すように電流が流れる。但し、第１半導体素子１と第２半導体素子２は同時には電流が流れず、他のインバータ装置１００ａを介してモータの回転に応じたタイミングで各々電流が流れる。
また、インバータ構成装置１００ａは、第１ドレイン端子５１から突出した部位と、第２ソース端子５４から突出した部位にワイヤなどによってコンデンサ１１０が接続されている。インバータ構成装置１００ａは、上記のように交互配置されている。このため、インバータ構成装置１００ａは、交互配置されていない場合より、第１ドレイン端子５１と第２ソース端子５４とを近くに配置することができる。つまり、インバータ構成装置１００ａは、平面実装を維持したまま、第１ドレイン端子５１と第２ソース端子５４を近接に配置することができる。なお、インバータ構成装置１００ａは、第２ドレイン端子５３と第１ソース端子５２に関しても同様に配置することができる。
このため、インバータ構成装置１００ａは、第１ドレイン端子５１と第２ソース端子５４の両方から近い位置にコンデンサ１１０を配置することができる。つまり、インバータ構成装置１００ａは、交互配置されていない場合より、第１ドレイン端子５１及び第２ソース端子５４とコンデンサ１１０との距離を近くすることができる。これによって、インバータ構成装置１００ａは、配線による寄生インダクタンスを低減し、各半導体素子１、２のスイッチングスピードを向上でき、且つ、各半導体素子１、２のスイッチング損失を低減することができる。
次に、図６、図７を用いて、半導体装置１００をリレー構成装置１００ｂとして用いた場合に関して説明する。リレー構成装置１００ｂは、半導体装置１００と同様の構成を有している。
図６に示すように、リレー構成装置１００ｂは、プリント基板２００に実装されることで、第１ソース端子５２と第２ドレイン端子５３とが第１配線２１０を介して電気的に接続される。これによって、リレー構成装置１００ｂは、図８の右図に示すように、各端子５１～５４が結線される。そして、第１半導体素子１と第２半導体素子２は、図７に示すように、半導体リレーのスイッチング素子として機能する。また、リレー構成装置１００ｂは、図６の二点鎖線で示すように電流が流れる。しかしながら、リレー構成装置１００ｂは、図６の二点鎖線とは逆方向に電流が流れるようにも構成できる。
以上、本開示の好ましい実施形態について説明した。しかしながら、本開示は、上記実施形態に何ら制限されることはなく、本開示の趣旨を逸脱しない範囲において、種々の変形が可能である。以下に、本開示のその他の形態として、第２～第５実施形態、変形例１～３に関して説明する。上記実施形態及び第２～第５実施形態、変形例１～３は、夫々単独で実施することも可能であるが、適宜組み合わせて実施することも可能である。本開示は、実施形態において示された組み合わせに限定されることなく、種々の組み合わせによって実施可能である。
（変形例１）
図９を用いて、変形例１の半導体装置１０１に関して説明する。ここでは、主に、半導体装置１０１における半導体装置１００との相違点に関して説明する。半導体装置１０１は、封止樹脂部７ａの構成が半導体装置１００と異なる。半導体装置１０１には、半導体装置１００と同様の箇所に同じ符号を付与している。よって、同じ符号の構成要素に関しては、上記実施形態を参照して適用できる。なお、図９の断面図は、図３の断面図に相当する。
封止樹脂部７ａは、封止樹脂部７と同様の材料によって構成されている。しかしながら、封止樹脂部７ａは、図９に示すように、クリップ３、４上に形成された表層樹脂部７１ａを有している。つまり、半導体装置１０１は、クリップ３、４が封止樹脂部７ａから露出することなく、封止樹脂部７ａで覆われている。これによって、半導体装置１０１は、クリップ３、４の電気絶縁性を確保することができる。
表層樹脂部７１ａは、少なくともフィラーの粒径の１倍の厚みを有する。これによって、封止樹脂部７は、フィラーを含んだ表層樹脂部７１ａとすることができる。つまり、封止樹脂部７は、フィラーによる熱伝導率を維持しつつ、電気絶縁性を確保することができる。言い換えると、封止樹脂部７は、放熱性と電気絶縁性を確保することができる。
なお、表層樹脂部７１ａの厚みがフィラーの粒径程度の場合、封止樹脂部７ａは、クリップ３、４上に１層の樹脂層が形成されていると言える。また、封止樹脂部７ａは、フィラーの粒径の１倍以上の厚みを有する表層樹脂部７１ａを含んでいるとも言える。
また、表層樹脂部７１ａは、厚みが０．２ｍｍ以上で、且つ、０．６ｍｍ以下とすると好ましい。表層樹脂部７１ａの厚みは、Ｚ方向の厚みである。また、表層樹脂部７１ａの厚みは、金型のキャビティ（空洞）のサイズによって調整することができる。
よって、表層樹脂部７１ａの厚みは、クリップ３、４の形状及び板厚の公差、半導体素子１、２の両面に形成されたはんだの公差、リードフレームの板厚公差によって変動することが考えられる。発明者は、これらの公差と、封止樹脂部７ａを成型する際の工程能力などを考慮して表層樹脂部７１ａの厚みを検討した。そして、表層樹脂部７１ａの厚みは、０．４ｍｍ±０．２ｍｍとすることが好ましいという結果を得ることができた。つまり、半導体装置１００は、表層樹脂部７１ａの厚みを０．４ｍｍ±０．２ｍｍとすることで、フィラーを含む表層樹脂部７１ａを形成しやすく、放熱性と電気絶縁性を確保できる。
以上のように、半導体装置１０１は、クリップ３、４を露出させることなく封止樹脂部７ａで覆っているため、電気的な絶縁性を確保することができる。さらに、半導体装置１０１は、封止樹脂部７の熱伝導率を２．２Ｗ以上としているため、放熱性も確保することができる。つまり、半導体装置１０１は、クリップ３、４上に、電気絶縁性の放熱ゲルなどを設けることなく、電気絶縁性と放熱性を確保することができる。言い換えると、半導体装置１０１は、半導体装置１０１単体で電気絶縁性と放熱性を確保することができる。このため、半導体装置１０１は、納品先などのユーザ側で電気絶縁性と放熱性を保証する必要がない。なお、半導体装置１０１は、半導体装置１００と同じ効果を奏することができる。
（第２実施形態）
図１０～図１４を用いて、第２実施形態の半導体装置１０２に関して説明する。ここでは、主に、半導体装置１０２における半導体装置１００との相違点に関して説明する。半導体装置１０２は、ＡＳＩＣ９を備えている点が半導体装置１００と異なる。半導体装置１０２には、半導体装置１００と同様の箇所に同じ符号を付与している。よって、同じ符号の構成要素に関しては、上記実施形態を参照して適用できる。
なお、本実施形態では、各端子５１～５４の形状及び各クリップ３、４の形状が上記実施形態のものと異なるが本質的な違いではない。このため、本実施形態では、便宜的に、上記実施形態と同じ符号を付与している。
図１１、図１３に示すように、半導体装置１０２は、半導体装置１００と同様に構成されている。しかしながら、図１０、図１２に示すように、半導体装置１０２は、第２ソース端子５４にＡＳＩＣ９が実装されている。
半導体装置１０２は、図１４に示すように、外部接続用端子６としての第１入力端子６１、第２入力端子６２、電源端子６３、グランド端子６４を備えている。また、半導体装置１０２は、後程説明する駆動回路９３に電源を供給するチャージポンプ回路９１（回路電源）を備えている。チャージポンプ回路９１は、各端子５１～５４に供給される電源（パワー電源）と分離されている。つまり、駆動回路９３用の電源は、パワー電源と分離されている。なお、図面では、チャージポンプ回路をＣＰとも記載する。チャージポンプ回路９１は、駆動回路用の電源に相当する。図１４では、ＡＳＩＣ９に構成された駆動回路に符号９３を付与している。
ＡＳＩＣ９は、各半導体素子１、２を駆動する回路が形成されている。ＡＳＩＣ９は、第２ソース端子５４上に実装されている。ＡＳＩＣ９は、銀ペーストを介して第２ソース端子５４と接続されている。なお、ＡＳＩＣ９は、各半導体素子１、２と一括で実装してもよいし、各半導体素子１、２と別のタイミングで実装してもよい。
このように、ＡＳＩＣ９は、裏面が銀ペーストによって第２ソース端子５４と接続されることで、グランド電位がとられている。ＡＳＩＣ９は、大電流を流さないため、はんだのように低抵抗ではない銀ペーストによって、第２ソース端子５４と接続してもよい。
しかしながら、ＡＳＩＣ９は、銀ペーストのかわりにはんだによって、第２ソース端子５４と接続されていてもよい。この場合、ＡＳＩＣ９は、裏面にニッケル等のめっきを形成する必要がある。
ＡＳＩＣ９は、図１０、図１４に示すように、第１入力端子６１、第２入力端子６２、電源端子６３、グランド端子６４、ゲート電極１１、２１とワイヤ８を介して接続されている。これによって、ＡＳＩＣ９は、半導体装置１０２の外部に設けられた外部機器と電気的に接続することできる。
なお、ワイヤ８は、上記のようにアルミニウムや銅、金などを採用できる。また、本開示は、ワイヤ８のかわりにクリップを採用することもできる。
駆動回路９３は、電源端子６３の電圧がチャージポンプ回路９１（電源回路）で昇圧された電圧で動作する。また、駆動回路９３は、第１入力端子６１から入力された信号に応じて、第１半導体素子１にゲート信号を印加する。同様に、駆動回路９３は、第２入力端子６２から入力された信号に応じて、第２半導体素子２にゲート信号を印加する。
各半導体素子１，２は、センスＭＯＳや感温ダイオードが設けられていてもよい。この場合、ＡＳＩＣ９は、ワイヤ８を介して、センスＭＯＳや感温ダイオードからの信号が入力される。
また、ＡＳＩＣ９は、チャージポンプ回路９１を内蔵していてもよい。これによって、半導体装置１０２は、使用環境に応じて電源ＩＣを追加する必要がない。
半導体装置１０２は、半導体装置１００と同様の効果を奏することができる。さらに、半導体装置１０２は、ＡＳＩＣ９を備えることで、ハイサイドであってもローサイドであっても対応可能なものとすることができる。よって、半導体装置１０２は、標準化されたものとすることができる。このため、半導体装置１０２は、使用環境に応じて、専用のドライブＩＣや用いる必要がなく、開発期間を短縮でき、リソーセスのコストを低減することができる。なお、半導体装置１０２は、変形例１の表層樹脂部７１ａを採用することもできる。
なお、ＡＳＩＣ９の実装箇所は、上記に限定されない。ＡＳＩＣ９は、第１ドレイン端子５１上、第２クリップ４上、第２半導体素子２の第２ソース電極２２など、電位の振れが少ない箇所であれば実装可能である。
（変形例２）
図１５、図１６を用いて、変形例２の半導体装置１０３に関して説明する。ここでは、主に、半導体装置１０３における半導体装置１０２との相違点に関して説明する。半導体装置１０３は、コンデンサ１１０が接続されている点が半導体装置１０２と異なる。半導体装置１０３には、半導体装置１０２と同様の箇所に同じ符号を付与している。よって、同じ符号の構成要素に関しては、上記実施形態を参照して適用できる。なお、図１６では、半導体装置１０３を破線で示している。
図１５に示すように、半導体装置１０３は、インバータ構成装置１００ａと同様、コンデンサ１１０が接続されている。また、半導体装置１０３は、インバータ構成装置１００ａと同様、プリント基板２００に実装されている。よって、電子装置は、半導体装置１０３と、コンデンサ１１０が実装されたプリント基板２００とを含んでいる。このように、半導体装置１０３は、インバータ構成装置として用いる場合、コンデンサ１１０を接続することで、上記と同様の効果を奏することができる。
図１５、図１６に示すように、半導体装置１０３は、半導体装置１０２と同様、駆動回路を含むＡＳＩＣ９を備えている。図１６の左側の図面は、半導体装置１０３をインバータ構成装置に適用し、且つ、ＡＳＩＣ９用の電源端子を備えた例である。この場合、ＡＳＩＣ９の電源端子は、ブートストラップ回路９２に接続されている。これによって、半導体装置１０３ブートストラップ回路９２にも対応できる。つまり、ＡＳＩＣ９は、外部電源を入手することができる。
図１６の中央の図面は、半導体装置１０３をインバータ構成装置に適用し、且つ、チャージポンプ回路９１を備えた例である。チャージポンプ回路９１は、ＡＳＩＣ９に内蔵されていてもよい。この例の半導体装置１０３は、車載のように低電圧動作（始動性）が必要なため、チャージポンプ回路９１を備えたＡＳＩＣ９を内蔵していると言える。
図１６の右側の図面は、半導体装置１０３をリレー構成装置に適用し、且つ、チャージポンプ回路９１を備えた例である。なお、図１６の右側の図面では、温度センサに接続された温度端子６５を備えた例を採用している。この例の半導体装置１０３は、ＭＯＳオンを保持する必要があるため、チャージポンプ回路９１が必要となる。
半導体装置１０３は、半導体装置１０２と同様の効果を奏することができる。また、外部のブートストラップ回路９２のダイオードのカソード側とチャージポンプ電源出力を共通化することにより、半導体装置１０３は、内蔵のチャージポンプ回路９１から電源を取得したり、外部のブートストラップ回路９２から電源を取得することで、自由なゲート駆動が可能になる。
（第３実施形態）
図１７、図１８を用いて、第３実施形態の半導体装置１０４に関して説明する。ここでは、主に、半導体装置１０４における半導体装置１００との相違点に関して説明する。半導体装置１０４は、第１端子５１、５２と第２端子５３、５４の向きが半導体装置１００と異なる。半導体装置１０４には、半導体装置１００と同様の箇所に同じ符号を付与している。よって、同じ符号の構成要素に関しては、上記実施形態を参照して適用できる。
図１７に示すように、半導体装置１０４は、Ｘ方向において、第１ドレイン端子５１と第２ドレイン端子５３とが隣り合って配置されている。また、半導体装置１０４は、Ｘ方向において、第１ソース端子５２と第２ソース端子５４とが隣り合って配置されている。このように、半導体装置１０４は、第１半導体素子１側の第１ドレイン端子５１と第１ソース端子５２の並び方向と、第２半導体素子２側の第２ドレイン端子５３と第２ソース端子５４の並び方向が同じになっている。
さらに、第１ソース端子５２は、Ｘ方向において、第２ドレイン端子５３と第２ソース端子５４の両方と隣り合って配置されている。また、第２ドレイン端子５３は、Ｘ方向において、第１ドレイン端子５１と第１ソース端子５２の両方と隣り合って配置されている。このため、第２ドレイン端子５３は、第１ソース端子５２と対向する第２オーバーラップ部５３ａを有している。一方、第１ソース端子５２は、第２ドレイン端子５３と対向する第３オーバーラップ部５２ａを有している。
図１８に示すように、半導体装置１０４は、第１実施形態と同様、プリント基板２００の配線で端子を接続することで、インバータ構成装置１００ａ及びリレー構成装置１００ｂとすることができる。インバータ構成装置１００ａは、図１８の右図に示すように、第１ソース端子５２と第２ドレイン端子５３とを配線で接続することで構成される。一方、リレー構成装置１００ｂは、図１８の左図に示すように、第１ソース端子５２と第２ソース端子５４とを配線で接続することで構成される。
半導体装置１０４は、半導体装置１００と同様の効果を奏することができる。
（第４実施形態）
図１９を用いて、第４実施形態の半導体装置１００ａ、１００ｂに関して説明する。本実施形態では、二種類の半導体装置１００ａ、１００ｂを電動パワーステアリングシステム（ＥＰＳシステム）に適用した例を採用している。図１９は、ＥＰＳシステムのパワー部分の回路である。
ＥＰＳシステムは、三相のモータ４００を備えている。また、ＥＰＳシステムは、電源リレーと逆接防止リレーとして用いられるリレー構成装置１００ｂと、インバータ３００のハーフブリッジとして用いられるインバータ構成装置１００ａとを備えている。つまり、ＥＰＳシステムは、電源リレーと逆接防止リレーとして用いられる半導体装置１００と、インバータ３００のハーフブリッジとして用いられる半導体装置１００とを備えている。
電源リレーは、ＥＰＳ停止時及び異常時にＥＰＳ回路及びモータ４００への電源供給を停止する機能である。逆接防止リレーは、車両のバッテリの逆接続時に電源リレーでは内蔵ダイオードを介して電流が流れてしまうため、それを防止する機能である。
インバータ３００は、ハーフブリッジであるインバータ構成装置１００ａが三つ設けられて構成され、それぞれモータ端子に接続される。つまり、インバータ３００は、モータ４００のＵ相、Ｖ相、Ｗ相のそれぞれに対してインバータ構成装置１００ａが設けられている。インバータ３００は、各インバータ構成装置１００ａの半導体素子１、２をオンオフすることでモータ４００を回転駆動する。
ＥＰＳシステムは、インバータ構成装置１００ａを駆動するために、駆動回路が必要となる。この駆動回路は、上記実施形態のようにＡＳＩＣ９に内蔵されたものを採用できる。ＡＳＩＣ９は、半導体素子１、２と共通のパッケージに搭載してもよいし、別途外部に構成してもよい。また、ＥＰＳシステムは、ハイサイドの半導体素子１、２を駆動するために電源電圧より高圧な電源が必要となる。このため、ＥＰＳシステムは、上記実施形態のように、チャージポンプ回路９１やブートストラップ回路が用いられる。
インバータ構成装置１００ａとリレー構成装置１００ｂは、半導体装置１００と同様の効果を奏することができる。また、本実施形態は、インバータ構成装置１００ａとリレー構成装置１００ｂとで、同じパッケージ（半導体装置１００）を用いることができる。このように、半導体装置１００は、異なる機能に対して共通して用いることができるため、開発効率、生産効率を向上させることができる。
（第５実施形態）
図２０、図２１を用いて、第５実施形態の半導体装置１０５に関して説明する。ここでは、主に、半導体装置１０５における半導体装置１０１との相違点に関して説明する。半導体装置１０５は、第１端子５１ｂ、５２ｂと第２端子５３ｂ、５４ｂの構成が半導体装置１００と異なる。半導体装置１０５には、半導体装置１０１と同様の箇所に同じ符号を付与している。よって、同じ符号の構成要素に関しては、上記実施形態を参照して適用できる。
図２０に示すように、第１リードフレームは、第１ゲート端子６ａ、第１ドレイン端子５１ｂ、第１ソース端子５２ｂを備えている。第１ドレイン端子５１ｂは、第１半導体素子１が実装される部位と、この部位から突出した部位とを含んでいる。よって、第１ドレイン端子５１ｂは、第１ドレイン端子５１と外部接続用端子６とが一体物となった構成とみなすことができる。
第１ソース端子５２ｂは、複数の部材によって構成されている。つまり、第１ソース端子５２ｂは、複数の外部接続用端子６を備えた構成とみなすことができる。なお、第１ゲート端子６ａは、複数の外部接続用端子６の一つである。
第２リードフレームは、第２ゲート端子６ｂ、第２ドレイン端子５３ｂ、第２ソース端子５４ｂを備えている。各端子６ｂ、５３ｂ、５４ｂは、各端子６ｂ、５１ｂ、５２ｂと同様である。
図２１に示すように、封止樹脂部７ｂは、封止樹脂部７ａと同様に、表層樹脂部７１ｂを有している。表層樹脂部７１ｂは、表層樹脂部７１ａに相当する。
半導体装置１０５は、半導体装置１０１と同様の効果を奏することができる。なお、本実施形態の構成は、他の実施形態にも適用できる。
通常、プリント基板と半導体装置を接続しているはんだ接続部は、外側の端子に温度サイクル等の応力が強くかかることから、外側の端子から破損する。つまり、はんだ接合部の寿命は、内側の端子よりも外側の端子の方が短い。半導体装置は、はんだ接合部が破損した端子と、プリント基板との間で電気的に接合できなくなる。この場合、半導体装置は、動作しなくなることがある。
半導体装置１０５は、ゲート端子６ａ，６ｂが内側に配置されている。このため、半導体装置１０５は、ゲート端子６ａ，６ｂにおけるはんだ寿命により破損の影響が少なく、信頼性が向上する。また、半導体装置１０５は、ゲート端子６ａ，６ｂとは異なる端子であっても、一つしかない端子を内側に配置することで、同様の効果を奏することができる。なお、外側とは、Ｘ方向における端である。内側とは、Ｘ方向における端ではない箇所である。
また、半導体装置１０５は、ドレイン端子５１ｂ，５３ｂ、ソース端子５２ｂ，５４ｂが外側にも配置されている。しかしながら、半導体装置１０５は、ドレイン端子５１ｂ，５３ｂ、ソース端子５２ｂ，５４ｂが内側にも配置されているため、外側の端子が破損しても正常に動作する。
（参考例）
図２２に参考例の半導体装置５００を示す。半導体装置５００は、一つの半導体素子５１０と、ドレイン端子５２０、ゲート端子５３０、ソース端子５４０、クリップ５５０、封止樹脂部５６０を備えている。半導体装置５００は、半導体装置１０５のように、ゲート端子５３０が内側に配置されている。よって、半導体装置５００は、半導体装置１０５と同様、ゲート端子５３０におけるはんだ寿命により破損の影響が少なく、信頼性が向上する。また、半導体装置５００は、ドレイン端子５２０やソース端子５４０に関しても、半導体装置１０５と同様に配置されているため、半導体装置１０５と同様の効果を奏することができる。
（変形例３）
図２３を用いて、変形例３の半導体装置１０６に関して説明する。ここでは、主に、半導体装置１０６における半導体装置１０５との相違点に関して説明する。半導体装置１０６は、封止樹脂部７ｃの構成が半導体装置１０５と異なる。半導体装置１０６には、半導体装置１０５と同様の箇所に同じ符号を付与している。よって、同じ符号の構成要素に関しては、上記実施形態を参照して適用できる。図２３は、図２１に相当する断面図である。
半導体装置１０６は、封止樹脂部７ｃを備えている。封止樹脂部７ｃは、封止樹脂部７と同様、第２クリップ４の第２半導体素子２との対向面の反対面が露出した状態で設けられている。なお、封止樹脂部７ｃは、第１クリップ３の第１半導体素子１との対向面の反対面が露出した状態で設けられている。半導体装置１０６は、半導体装置１０５と同様の効果を奏することができる。
１…第１半導体素子、１１…第１ゲート電極、１２…第１ソース電極、１３…第１ドレイン電極、２…第２半導体素子、２１…第２ゲート電極、２２…第２ソース電極、２３…第２ドレイン電極、３…第１クリップ、３１…第１電極対向部、３２…第１端子対向部、３３…第１架橋部、４…第２クリップ、４１…第２電極対向部、４２…第２端子対向部、４３…第２架橋部、５１…第１ドレイン端子、５１ａ…第１オーバーラップ部、５２…第１ソース端子、５３…第２ドレイン端子、５３ａ…第２オーバーラップ部、５４…第２ソース端子、６…外部接続用端子、７，７ａ～７ｃ…封止樹脂部、１００～１０６…半導体装置、１００ａ…インバータ構成装置、１００ｂ…リレー構成装置、１１０…コンデンサ、２００…プリント基板、２１０…第１配線、２２０…第２配線、Ｓ１１…樹脂表面、Ｓ１２…樹脂裏面、Ｓ２１…第１端子表面、Ｓ２２…第２端子表面

Claims (12)

  1. 配線を有する配線基板に、実装可能に構成された半導体装置であって、
    両面に電極が形成された二つの半導体素子（１，２）と、
    前記配線基板に実装された状態で前記配線の一部と接続されるとともに、一方の前記半導体素子の各電極と電気的に接続され、一方向に並んで配置された二つの第１端子（５１、５２）と、
    前記配線基板に実装された状態で前記配線の一部と接続されるとともに、他方の前記半導体素子の各電極と電気的に接続され、前記第１端子と隣り合い前記一方向に並んで配置された二つの第２端子（５３、５４）と、
    前記配線基板に実装された際に前記配線基板と対向する前記第１端子と前記第２端子の一面（Ｓ２１）が露出した状態で、前記半導体素子、前記第１端子、前記第２端子を覆う封止樹脂部（７）と、を備え、
    二つの前記第１端子は、前記一面の面積比率が異なり、
    二つの前記第２端子は、前記一面の面積比率が異なり、
    二つの前記第１端子の一方は、二つの前記第２端子の両方と隣り合って配置されている半導体装置。
  2. 二つの前記第１端子の間隔は、二つの前記第１端子の並び方向の幅よりも狭く、
    二つの前記第２端子の間隔は、二つの前記第２端子の並び方向の幅よりも狭く、
    前記第１端子と二つの前記第２端子との間隔は、前記第１端子と前記第２端子の並び方向の幅よりも狭い請求項１に記載の半導体装置。
  3. 各半導体素子は、表面に表面電極が形成され、裏面に裏面電極が形成され、
    二つの前記第１端子は、一方の前記半導体素子の前記裏面電極が対向配置されて接続された第１裏面用端子と、一方の前記半導体素子の前記表面電極が第１架橋部材（３）を介して接続された第１表面用端子と、を有し、
    二つの前記第２端子は、他方の前記半導体素子の前記裏面電極が対向配置されて接続された第２裏面用端子と、他方の前記半導体素子の前記表面電極が第２架橋部材（４）を介して接続された第２表面用端子と、を有し、
    二つの前記第１端子と二つの前記第２端子は、前記第１裏面用端子と前記第２表面用端子とが隣り合い、前記第２裏面用端子と前記第１表面用端子とが隣り合うように配置されている請求項１又は２に記載の半導体装置。
  4. 各半導体素子は、表面に表面電極が形成され、裏面に裏面電極が形成され、
    二つの前記第１端子は、一方の前記半導体素子の前記裏面電極が対向配置されて接続された第１裏面用端子と、一方の前記半導体素子の前記表面電極が第１架橋部材（３）を介して接続された第１表面用端子と、を有し、
    二つの前記第２端子は、他方の前記半導体素子の前記裏面電極が対向配置されて接続された第２裏面用端子と、他方の前記半導体素子の前記表面電極が第２架橋部材（４）を介して接続された第２表面用端子と、を有し、
    二つの前記第１端子と二つの前記第２端子は、前記第１裏面用端子と前記第２裏面用端子とが隣り合い、前記第１表面用端子と前記第２表面用端子とが隣り合うように配置されている請求項１又は２に記載の半導体装置。
  5. 前記第１架橋部材と前記第２架橋部材は、ブロック状部材である請求項３又は４に記載の半導体装置。
  6. 前記第１架橋部材は、一方の前記半導体素子の前記表面電極及び前記第１表面用端子との対向面の反対面が前記封止樹脂部から露出し、
    前記第２架橋部材は、他方の前記半導体素子の前記表面電極及び前記第２表面用端子との対向面の反対面が前記封止樹脂部から露出している請求項５に記載の半導体装置。
  7. 二つの前記半導体素子を駆動する駆動回路（９３）を、さらに備えており、
    前記駆動回路用の電源は、前記第１端子及び前記第２端子に供給される電源と分離されている請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記駆動回路に電源を供給する電源回路が前記駆動回路に内蔵されている請求項７に記載の半導体装置。
  9. 請求項１乃至８のいずれか１項に記載の前記半導体装置と、
    前記半導体装置が実装され、二つの前記第１端子及び二つの前記第２端子に電気的に接続された配線が形成されている前記配線基板と、を備えている電子装置。
  10. 請求項３に記載の前記半導体装置と、
    前記半導体装置が実装され、二つの前記第１端子及び二つの前記第２端子に電気的に接続された配線が形成されている前記配線基板と、を備え、
    前記第１裏面用端子と前記第２表面用端子が近接し前記配線基板上のコンデンサ（１１０）の端子に各々接続されている電子装置。
  11. 前記半導体装置は、
    二つの前記半導体素子を駆動する駆動回路（９３）を、さらに備えており、
    前記駆動回路用の電源は、前記第１端子及び前記第２端子に供給される電源と分離されている請求項１０に記載の電子装置。
  12. 前記駆動回路に電源を供給する電源回路が前記駆動回路に内蔵されている請求項１１に記載の電子装置。
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