JP2024037592A - 半導体パッケージ - Google Patents

Abstract

【課題】複数のパワー半導体素子を有し、放熱性確保と封止樹脂のクラック抑制とを両立可能な半導体パッケージを提供する。【解決手段】複数の半導体素子１は、それぞれ、隙間を隔てて配置された異なる実装部２１に搭載され、異なる架橋部材５が接続されている。架橋部材５は、直下に位置する半導体素子１が搭載された実装部２１と対をなす他の実装部２１または被接続部２２とを電気的に接続している。隣接する２つの架橋部材５のなす隙間は、封止樹脂６で充填されている。架橋部材５に沿った方向であって、直下の半導体素子１と他の実装部２１または被接続部２２とを繋ぐ方向を接続方向Ｄ１として、半導体パッケージは、隣接する２つの架橋部材５のなす隙間のうち接続方向Ｄ１の端部における端部隙間Ｇ２が同方向の中心における中心隙間Ｇ１よりも大きい。【選択図】図１

Description

本発明は、半導体素子にクリップが接続された半導体パッケージに関する。

従来、例えば特許文献１に記載の半導体パッケージのように、リードフレーム上にパワーＭＯＳＦＥＴ等のパワー半導体素子が搭載され、パワー半導体素子にワイヤよりも幅広のクリップが接続されると共に、樹脂封止された構造が知られている。なお、ＭＯＳＦＥＴとは、Metal-Oxide-Semiconductor Field-Effect Transistorの略称である。

また、この種の半導体パッケージとしては、リードフレームが独立した２つのアイランドを有し、２つのアイランドそれぞれにパワー半導体素子が搭載され、これらがまとめて１つの樹脂部材により封止されてなる、いわゆる２ｉｎ１構造が知られている。

特許第３４３９４１７号公報

駆動時の発熱量が大きい複数のパワー半導体素子を用いた半導体パッケージは、放熱性向上の観点から、それぞれの半導体素子に接続するクリップの面積をできる限り大きくすることが好ましい。

２ｉｎ１構造のように複数のパワー半導体素子を有し、パワー半導体素子のそれぞれにクリップ等の幅広の架橋部材を接合した構造の半導体パッケージについて本発明者らが鋭意検討を行った。その結果、当該構造の半導体パッケージでは、封止樹脂のうち２つの隣接する幅広の架橋部材の隙間を充填する部位にクラックが生じ、信頼性が低下しうることが新たに判明した。

本発明は、上記の点に鑑み、複数のパワー半導体素子を有し、放熱性確保と封止樹脂のクラック抑制とを両立可能な半導体パッケージを提供することを目的とする。

上記目的を達成するため、請求項１に記載の半導体パッケージは、複数の半導体素子（１）と、異なる半導体素子に接続される複数の板状の架橋部材（５）と、異なる半導体素子が搭載される複数の実装部（２１）を有するリードフレーム（２）と、リードフレームの一部、複数の半導体素子および架橋部材を覆う封止樹脂（６）と、を備え、複数の架橋部材は、他の架橋部材とは距離を隔てて配置されると共に、半導体素子と、リードフレームのうち自身が接続された半導体素子が搭載された実装部とは異なる部位（２１、２２）と、を電気的に接続しており、複数の実装部は、他の実装部とは距離を隔てて配置されており、架橋部材に沿った方向であって、半導体素子と異なる部位とを繋ぐ方向を接続方向（Ｄ１）とし、架橋部材と隣接する他の架橋部材との隙間のうち接続方向の中心における隙間を中心隙間（Ｇ１）とし、接続方向の端部における隙間を端部隙間（Ｇ２）として、端部隙間は、中心隙間よりも幅が広い。

この半導体パッケージは、複数の半導体素子がリードフレームのうち異なる実装部にそれぞれ搭載され、これらの半導体素子には異なる架橋部材が接続され、これらの部材が封止樹脂に覆われている。そして、架橋部材に沿った方向であって、半導体素子とリードフレームの一部とを繋ぐ方向を接続方向として、隣接する架橋部材の隙間のうち接続方向の端部における外部隙間は、同方向の中心における中心隙間よりも幅が広くなっている。つまり、半導体パッケージは、封止樹脂による隣接する架橋部材間の充填部分であって、半導体素子の駆動制御による熱応力が集中しやすい狭幅部位をパッケージの外郭近傍に有しない構成となる。これにより、この半導体パッケージは、板状部材の架橋部材を介して複数の半導体素子の駆動による熱を外部に放熱しつつも、半導体素子の駆動制御による冷熱サイクルを繰り返しても封止樹脂でのクラック発生を抑制することができる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態の半導体パッケージを示す上面レイアウト図である。 図１のＩＩ－ＩＩ線の断面図である。 隣接する２つの架橋部材の隙間を説明するための説明図である。 第１実施形態の半導体パッケージの回路構成を示す図である。 比較例の半導体パッケージおよびクラックの発生を説明するための説明図である。 第１実施形態の半導体パッケージの変形例を示す上面レイアウト図である。 第２実施形態の半導体パッケージを示す上面レイアウト図である。 図７のＶＩＩＩ－ＶＩＩＩ線の断面図である。 第２実施形態の半導体パッケージの第１変形例を示す上面レイアウト図である。 第２実施形態の半導体パッケージの第２変形例を示す上面レイアウト図である。 第３実施形態の半導体パッケージを示す上面レイアウト図である。 他の実施形態の半導体パッケージを示す上面レイアウト図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態の半導体パッケージＰ１について、図面を参照して説明する。半導体パッケージＰ１は、例えば、自動車等の車両に搭載され、各種車載部品の駆動制御に用いられると好適であるが、勿論、他の用途にも採用されうる。

図１では、後述する封止樹脂６の外郭を二点鎖線で、封止樹脂６に覆われた構成部材の外郭のうち後述する架橋部材５に覆われる部分を破線で、その他の部分を実線で、それぞれ示している。また、図１では、見易くするため、断面を示すものではないが、後述する半導体素子１の第２電極１２にハッチングを施している。これらの点は、後述する図３、５～７、９～１１についても同様である。

以下、説明の便宜上、図１に示すように、紙面上の左右方向に沿った方向を「ｘ方向」と、同紙面上においてｘ方向に対して垂直な方向を「ｙ方向」と、ｘｙ平面に対する法線方向を「ｚ方向」と、それぞれ称する。図２以降の図におけるｘ、ｙ、ｚの各方向は、それぞれ図１中のｘ、ｙ、ｚの各方向に対応するものである。また、図１に示すように、半導体パッケージＰ１をｚ方向から見ることを「上面視」と称することがある。

〔半導体パッケージ〕
本実施形態の半導体パッケージＰ１は、例えば図１に示すように、２つの半導体素子１と、実装部２１および被接続部２２を有するリードフレーム２と、ワイヤ４と、２つの架橋部材５と、これらを覆う封止樹脂６とを備える。半導体パッケージＰ１は、２つの半導体素子１が封止樹脂６に覆われた２ｉｎ１構造である。また、半導体パッケージＰ１は、例えば図１や図２に示すように、リードフレーム２が封止樹脂６の外郭内側に位置し、リードフレーム２のうち半導体素子１側の面とは反対面が封止樹脂６から露出したＱＦＮ構造である。ＱＦＮとは、Quad Flat Non-leaded packageの略称である。半導体パッケージＰ１は、２つの半導体素子１がそれぞれリードフレーム２のうち互いに独立して配置された異なる実装部２１に搭載され、これらの素子が架橋部材５および実装部２１を介して電気的に接続された回路構成となっている。半導体パッケージＰ１は、例えば、ｘ方向における幅が８ｍｍ程度、ｙ方向における幅が７ｍｍ程度、ｚ方向における厚みが０．９ｍｍ程度のサイズとされるが、これに限定されない。

半導体素子１としては、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴやＩＧＢＴとダイオードとを一体化したＲＣ－ＩＧＢＴ等のパワー半導体素子が採用されうる。半導体素子１は、例えば、Ｓｉ（シリコン）やＳｉＣ（炭化珪素）を主成分として構成され、公知の半導体プロセスにより製造される。なお、本明細書では、半導体素子１がパワーＭＯＳＦＥＴである場合を代表例として説明する。また、ＩＧＢＴとは、Insulated‐Gate Bipolar Transistorの略称である。

例えば、半導体素子１は、図１や図２に示すように、ｙ方向を長手方向とする矩形板状とされ、実装部２１側の一面１ａに第１電極１１を有し、一面１ａの反対側の他面１ｂに第２電極１２および第３電極１３を有してなる。半導体素子１は、第１電極１１がドレイン電極、第２電極１２がソース電極、第３電極１３がゲート電極となっている。半導体素子１は、例えば、はんだ等の導電性接合材料によりなる接合材３を介して、リードフレーム２のうち実装部２１に搭載されている。

以下、説明の便宜上、図１に示すように、２つの半導体素子１のうちｘ方向左側に位置するものを「第１半導体素子１Ａ」と、ｘ方向右側に位置するものを「第２半導体素子１Ｂ」と、これらを総称して「半導体素子１Ａ、１Ｂ」と、それぞれ称することがある。また、同様に、図２に示すように、封止樹脂６の外表面のうち架橋部材５を覆い、架橋部材５よりもｚ方向上側に位置する面を「上面６ａ」と、上面６ａの反対側の面を「下面６ｂ」と、上面６ａと下面６ｂとを繋ぐ面を「側面６ｃ」と、それぞれ称する。

半導体素子１Ａ、１Ｂは、それぞれ、リードフレーム２のうち互いに離れて配置された実装部２１に搭載され、第１電極１１と実装部２１とが電気的に接続されている。半導体素子１Ａ、１Ｂは、それぞれ、第２電極１２に架橋部材５が接続されている。第１半導体素子１Ａは、架橋部材５を介して、第２半導体素子１Ｂが搭載された実装部２１と電気的に接続されている。第２半導体素子１Ｂは、架橋部材５を介して、自身が搭載されている実装部２１から離れて配置された被接続部２２と電気的に接続されている。半導体素子１Ａ、１Ｂは、それぞれ、第３電極１３が架橋部材５から露出すると共に、第３電極１３にワイヤ４が接続されている。半導体素子１Ａ、１Ｂは、例えば、上面視にて、一方の第３電極１３がｙ方向上側、他方の第３電極１３がｙ方向下側に位置する配置、すなわち点対象の配置とされている。半導体素子１Ａ、１Ｂは、他面１ｂのうち他の半導体素子１と向き合う角部近傍に第３電極１３が形成されている。言い換えると、は、半導体素子１Ａ、１Ｂそれぞれの第３電極１３は、上面視にて、２つの隣接する架橋部材５のなす隙間のうち広い領域に位置している。

リードフレーム２は、例えば、Ｃｕ（銅）、Ｆｅ（鉄）やその合金等の金属材料によりなり、半導体素子が搭載される実装部２１と、実装部２１から離間して配置される被接続部２２と、実装部２１または被接続部２２から突出する複数の端子部２３とを有する。リードフレーム２は、さらに、端子部２３を第１の端子部２３として、実装部２１および被接続部２２から独立した第２の端子部２４を有する。リードフレーム２は、例えば、封止樹脂６の成型までは、実装部２１、被接続部２２および第２の端子部２４が図示しないタイバー等により連結されているが、封止樹脂６の成形後にこの連結部分が切断除去されることで最終的に分離した状態とされている。リードフレーム２は、本実施形態では、２つの実装部２１と、１つの被接続部２２と、２つの第２の端子部２４とを備え、これらが互いに距離を隔てて配置され、互いに独立した構成となっている。

実装部２１は、半導体素子１が搭載される部位である。実装部２１は、例えば図１に示すように、上面視にて、封止樹脂６の外郭をなす辺のうち近接する辺に向かって突出する複数の第１の端子部２３を備える。実装部２１の第１の端子部２３は、本実施形態では、ドレイン端子となっており、封止樹脂６の下面６ｂおよび側面６ｃにおいて外部に露出している。２つの実装部２１は、例えば、それぞれ半導体素子１が１つずつ搭載されている。

以下、説明の便宜上、２つの実装部２１のうち第１半導体素子１Ａが搭載されるものを「第１の実装部２１Ａ」と、第２半導体素子１Ｂが搭載されるものを「第２の実装部２１Ｂ」と、それぞれ称することがある。

リードフレーム２は、本実施形態では、第１半導体素子１Ａが搭載される第１の実装部２１Ａと、第２半導体素子１Ｂが搭載される第２の実装部２１Ｂと、第２の実装部２１Ｂと対をなす被接続部２２とによりなる。

第２の実装部２１Ｂは、第２半導体素子１Ｂが搭載される素子搭載部２１１と、素子搭載部２１１からｘ方向左側に延設された延設部２１２とを有してなる。第２の実装部２１Ｂは、第１の実装部２１Ａおよび被接続部２２から距離を隔てて配置されると共に、素子搭載部２１１が被接続部２２と対をなし、延設部２１２が第１の実装部２１Ａと対をなしている。第２の実装部２１Ｂは、第１半導体素子１Ａに接続された架橋部材５が延設部２１２に接続されている。

被接続部２２は、実装部２１と対をなす部材であり、実装部２１と同様に複数の第１の端子部２３を備える。被接続部２２は、例えば、ｙ方向において隣接する第２の実装部２１Ｂと対をなしている。被接続部２２は、例えば図１や図２に示すように、実装部２１とは距離を隔てて配置され、架橋部材５の一端が接続されている。被接続部２２は、対をなす実装部２１上に搭載された半導体素子１の第２電極１２と架橋部材５を介して電気的に接続されている。被接続部２２の第１の端子部２３は、本実施形態では、ソース端子となっており、封止樹脂６の下面６ｂおよび側面６ｃにおいて外部に露出している。

第１の端子部２３は、例えば図１に示すように、実装部２１または被接続部２２に複数設けられる端子である。第１の端子部２３は、例えば、互いに隙間を隔てて平行配置される。

第２の端子部２４は、例えば、実装部２１および被接続部２２とは異なる位置に配置され、ワイヤ４を介して半導体素子１の第３電極１３に電気的に接続される部材である。第２の端子部２４は、本実施形態では、ゲート端子となっており、封止樹脂６の下面６ｂおよび側面６ｃにおいて外部に露出している。第２の端子部２４は、例えば図２に示すように、一部が封止樹脂６から露出しており、外部の回路基板等に接続される。第２の端子部２４は、上面視、すなわち実装部２１のうち半導体素子１が搭載される面に対する法線方向から見て、隣接する２つの架橋部材５の隙間のうち後述する端部隙間Ｇ２の近傍に、架橋部材５とは重畳しないように配置されている。

接合材３は、例えば、はんだ等の任意の導電性接合材料により構成され、半導体パッケージＰ１の各構成要素を電気的に接続する。

ワイヤ４は、例えば、Ａｕ（金）等の導電性材料により構成される。ワイヤ４は、例えば、ワイヤボンディングにより半導体素子１の第３電極１３および第２の端子部２４に接続され、これらを電気的に接続している。

架橋部材５としては、例えば、Ｃｕ、Ｆｅやその合金等の金属材料といった任意の導電性材料を主成分とした幅広の板状部材である。架橋部材５は、半導体素子１とリードフレーム２の一部とを架橋し、これらを電気的に接続する接続部材であり、「クリップ」とも称されうる。架橋部材５は、例えば、図１や図３に示すように、上面視にて、半導体素子１よりも平面サイズが大きく、第２電極１２に接合材３を介して半導体素子１に接合されている。

架橋部材５は、例えば、上面視にて、半導体素子１の他面１ｂのうち第３電極１３を含む所定領域を除く他の領域をすべて覆うように配置される。言い換えると、架橋部材５は、半導体素子１の他面１ｂの外郭をなす四辺の一部または全部を覆っており、半導体素子１の駆動時の熱を外部に拡散しやすい配置となっている。架橋部材５は、例えば、半導体素子１およびリードフレーム２との接続部分以外の部分が、すべて封止樹脂６により覆われており、外部に露出しない状態となっている。すなわち、架橋部材５は、図２に示すように、半導体素子１および被接続部２２側の面を接続面５ａとし、その反対側の面を反対面５ｂとして、反対面５ｂがすべて封止樹脂６に覆われており、封止樹脂６により外部と絶縁されている。

架橋部材５は、実装部２１のうち半導体素子１が搭載される面を実装面とし、実装面に対する法線方向における寸法を高さとして、高さが他の部材に比べて最も大きい配置とされている。言い換えると、架橋部材５は、封止樹脂６に覆われる部材の中で最も上面６ａに近い配置となっている。これにより、封止樹脂６のうち架橋部材５を覆う部分を表層部として、表層部の厚みを最小限とすることができ、架橋部材５から外部への放熱が有利となる。

架橋部材５は、自身の直下に位置する半導体素子１と当該半導体素子が自身を介して接続されるリードフレーム２の一部とを繋ぐ方向を接続方向Ｄ１（図１の例では、ｙ方向に沿った方向）として、接続方向Ｄ１の一端が同方向の中心よりも幅が狭くなっている。ここでいう架橋部材５の幅とは、接続方向Ｄ１に対して直交する方向における幅である。具体的には、架橋部材５は、上面視にて、接続方向Ｄ１の一端が隣接する他の架橋部材５から遠ざかるように延設され、その幅が同方向の中心よりも狭くなっている。その一方で、架橋部材５のうち接続方向Ｄ１の他端側は、同方向の中心と略同一の幅となっている。その結果、隣接する２つの架橋部材５の隙間は、例えば図３に示すように、接続方向Ｄ１における中心の隙間を中心隙間Ｇ１とし、同方向の端部における隙間を端部隙間Ｇ２として、Ｇ１＜Ｇ２の関係となっている。これにより、封止樹脂６のうち隣接する２つの架橋部材５の隙間を充填する部分における応力が緩和され、クラック発生が抑制される。この詳細については後述する。

第２半導体素子１Ｂに接続された架橋部材５は、図２に示すように、接続方向Ｄ１の他端側がリードフレーム２側に向かって折り曲げられると共に、接合材３を介して被接続部２２に接合されている。第１半導体素子１Ａに接続された架橋部材５は、上記した架橋部材５と同様の形状であると共に、半導体素子１Ａ、１Ｂと同様にｙ方向において逆向きの配置とされ、折り曲げられた他端側が接合材３を介して第２の実装部２１Ｂに接合されている。架橋部材５は、半導体素子１およびリードフレーム２の一部との接続部分以外の部分が、封止樹脂６以外の部材とは接触しない、いわば中空の状態となっている。

封止樹脂６は、例えば、エポキシ樹脂等といった電気絶縁性の樹脂材料と、当該樹脂材料よりも熱伝導率が大きいフィラーとを有してなる。フィラーとしては、例えば、アルミナ等の無機物粒子が採用されうる。封止樹脂６は、例えば、金型を用いた射出成型等の方法により形成される。封止樹脂６は、半導体素子１、リードフレーム２の一部、接合材３、ワイヤ４および架橋部材５を覆っている。封止樹脂６は、例えば、上面６ａおよび下面６ｂがｘｙ平面に沿った平坦面とされる。封止樹脂６の上面６ａにおいては、半導体パッケージＰ１の他の部材が露出しない状態となっており、上面６ａにおける電気絶縁性が確保されている。封止樹脂６は、高い放熱性を実現する観点から、熱伝導率が３Ｗ／ｍ・Ｋ以上とされることが好ましいが、これに限定されない。以下、説明の便宜上、例えば図１に示すように、封止樹脂６のうち隣接する２つの架橋部材５の隙間を充填する部分を「第１充填部６１」と称する。

以上が、本実施形態の半導体パッケージＰ１の基本的な構成である。

〔回路構成例〕
半導体パッケージＰ１は、例えば、本実施形態では、図４に示す回路、すなわち半導体素子１Ａ、１Ｂがリードフレーム２を介して直列接続された回路を構成している。図４における「Ｄ１」、「Ｓ１」、「Ｇ１」は、それぞれ、第１半導体素子１Ａの第１電極１１、第２電極１２、第３電極１３に接続された端子に相当する。図３における「Ｄ２」、「Ｓ２」、「Ｇ２」は、それぞれ、第２半導体素子１Ｂの第１電極１１、第２電極１２、第３電極１３に接続された端子に相当する。

半導体パッケージＰ１は、第１半導体素子１Ａと第２半導体素子１Ｂとが直列接続され、これらの結線部分に相当する第２の実装部２１Ｂの端子部２３が出力端子となる、ハーフブリッジ回路を構成している。半導体パッケージＰ１は、例えば、第１の実装部２１Ａの端子部２３（Ｄ１）が図示しない外部電源に接続され、被接続部２２の端子部２３（Ｓ２）が基準電位（ＧＮＤ）に接続される。例えば、第１半導体素子１Ａがハイサイド、第２半導体素子１Ｂがローサイドである。半導体素子１Ａ、１Ｂは、例えば、いずれもＮチャネル型のトランジスタとされ、一面１ａの第１電極１１がドレイン電極、他面１ｂの第２電極１２、第３電極１３がそれぞれソース電極、ゲート電極となっている。半導体素子１Ａ、１Ｂは、ソース電極の第２電極１２が形成された他面１ｂを、放熱部材として機能する実装部２１とは反対側に向けた搭載形態、いわゆるフェイスアップ実装となっている。

つまり、第１の実装部２１Ａの端子部２３がＤ１端子、電源端子、第１半導体素子１Ａの第３電極１３に接続された端子部２４がＧ１端子、延設部２１２から突出する端子部２３がＳ１端子となっている。また、素子搭載部２１１の端子部２３がＤ２端子、出力端子、第２半導体素子１Ｂの第３電極１３に接続された端子部２４がＧ２端子、被接続部２２の端子部２３がＳ２端子となっている。

〔封止樹脂のクラック抑制〕
次に、隣接する２つの架橋部材５が、端部隙間Ｇ２＞中心隙間Ｇ１となる形状および配置とされることによる効果について、図５に示す比較例の半導体パッケージ１００と対比して説明する。

まず、比較例の半導体パッケージ１００について説明する。

比較例の半導体パッケージ１００は、２つの半導体素子１と、対をなす実装部７１および被接続部７２を二対有したリードフレーム７と、架橋部材８と、これらを封止する封止樹脂６とを有してなる。リードフレーム７は、実装部７１および被接続部７２から封止樹脂６のうちパッケージ外郭をなす辺に延設された第１端子７３と、実装部７１、被接続部７２および第１端子７３から独立した第２端子７４とをさらに有する。比較例の半導体パッケージ１００は、ｘ方向左側ではｙ方向上側から順に被接続部７２、実装部７１が配置され、ｘ方向右側ではｙ方向上側から順に実装部７１、被接続部７２、が配置されている。比較例の半導体パッケージ１００は、半導体素子１Ｃ、１Ｄがそれぞれの第２電極１２に架橋部材８が接続され、自身が搭載された実装部７１と対をなす被接続部７２に架橋部材８を介して電気的に接続されている。比較例の半導体パッケージ１００は、２つの実装部７１および被接続部７２が互いに隙間を隔てて配置されており、半導体素子１Ｃ、１Ｄが電気的に独立した構成の２ｉｎ１構造である。

半導体素子１Ｃ、１Ｄは、図５に示すように、他面１ｂのうちｙ方向における端部近傍かつｘ方向における中心に第３電極１３が形成され、第３電極１３が架橋部材８から露出している。第３電極１３は、ワイヤ４が接続され、第２端子７４と電気的に接続されている。架橋部材８は、半導体素子１よりも平面サイズが大きく、直下に位置する半導体素子１のうち第３電極１３を含む所定の領域を除く全領域を覆っており、半導体素子１の放熱性を向上させる。架橋部材８は、第３電極１３の近傍に位置する一端が第３電極１３の真上を避けるように二股に枝分かれした形状となっている。半導体素子１Ｃ、１Ｄに接続された２つの隣接する架橋部材８は、これらのなす隙間Ｇ０が略一定となる配置になっている。なお、隙間Ｇ０は、例えば、隣接する架橋部材８間の絶縁性確保およびパッケージ全体の小型化の両立の観点から、最小で０．４ｍｍ程度とされる。

本発明者らの鋭意検討の結果、比較例の半導体パッケージ１００は、半導体素子１の駆動制御の繰り返しによる冷熱サイクルにおいて、封止樹脂６のうち２つの隣接する架橋部材８の隙間を充填する第１充填部６１にクラックが生じることが判明した。

具体的には、比較例の半導体パッケージ１００は、第１充填部６１の幅が全体的に狭く、かつその端部が封止樹脂６の外郭近傍に位置している。また、比較例の半導体パッケージ１００は、冷熱サイクルにより熱変形が生じ、この熱変形に伴う応力が第１充填部６１に集中してしまう。その結果、比較例の半導体パッケージ１００は、半導体素子１よりも平面サイズが大きい架橋部材８を用いることで放熱性を向上できるが、第１充填部６１の端部を起点とした封止樹脂６のクラックが生じてしまうおそれがあり、信頼性確保が不十分となりうる。

これに対して、本実施形態の半導体パッケージＰ１は、隣接する２つの架橋部材５がそれぞれ接続方向Ｄ１の一端が他の架橋部材５から遠ざかるように幅が狭くなっており、端部隙間Ｇ２が中心隙間Ｇ１よりも幅が広くなっている。これにより、第１充填部６１は、冷熱サイクルに伴う熱応力が集中しやすいパッケージ外郭近傍における幅がパッケージ中心近傍の幅よりも広く、熱応力が緩和される。その結果、半導体パッケージＰ１は、複数の幅広の架橋部材５を用いることで複数の半導体素子１に起因する熱を効率良く外部に逃がすことができると共に、封止樹脂６の第１充填部６１への応力が緩和され、クラック発生が抑制される。なお、例えば、端部隙間Ｇ２は、少なくとも中心隙間Ｇ１よりも大きければよいが、中心隙間Ｇ１が０．４ｍｍである場合には、０．４ｍｍよりも大きくされ、好ましくは２倍の０．８ｍｍ以上とされるが、これに限定されない。

本実施形態の半導体パッケージＰ１は、２つの半導体素子１それぞれに幅広の架橋部材５が接続され、これらが封止樹脂６に覆われ、隣接する架橋部材５のなす隙間がパッケージ中心近傍の中心隙間Ｇ１よりもパッケージ外郭近傍の端部隙間Ｇ２のほうが大きい。これにより、半導体素子１の駆動による熱を平面サイズが半導体素子１よりも大きい架橋部材５により広範囲に放出できると共に、第１充填部６１の端部の幅が中心部位よりも広く、端部の応力が緩和される。そのため、半導体パッケージＰ１は、放熱性確保およびクラック抑制を両立することができる。

（第１実施形態の変形例）
２つの架橋部材５は、例えば図６に示すように、上面視にて、自身が接続される半導体素子１の第３電極１３よりも接続方向Ｄ１の中心側に位置する部位に、封止樹脂６の応力を緩和するための面取り部５１が形成された形状であってもよい。具体的には、２つの架橋部材５は、それぞれ、半導体パッケージ中心近傍から端部に向かうにつれて徐々に他方の架橋部材５から遠ざかる切り欠き部位とされた面取り部５１が形成されている。これにより、第１充填部６１は、面取り部５１における隙間を面取り幅Ｇ３として、パッケージ端部からパッケージ中心に向かう方向における幅の変化がＧ２＞Ｇ３＞Ｇ１とより緩やかとなり、冷熱サイクルによる熱応力がさらに緩和される。なお、面取り部５１の傾斜や外形については、図６に示す例に限定されるものではなく、適宜変更されうる。

本変形例によっても、上記第１実施形態と同様の効果が得られる半導体パッケージＰ１となる。また、架橋部材５が面取り部５１を有することにより、封止樹脂６の第１充填部６１にかかる熱応力がさらに緩和され、封止樹脂６のクラック発生をより抑制できる効果も得られる。

（第２実施形態）
第２実施形態の半導体パッケージＰ２について、図面を参照して説明する。

以下、説明の便宜上、例えば図７に示すように、封止樹脂６のうち隣接する実装部２１または被接続部２２の隙間を充填する部分を「第２充填部６２」と称する。

本実施形態の半導体パッケージＰ２は、例えば図７や図８に示すように、封止樹脂６のうち第２充填部６２が、第１充填部６１のうち中心隙間Ｇ１の一部とは位置がずれた構成となっている点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。

２つの架橋部材５は、本実施形態では、接続方向Ｄ１における中心部分を含む一部の領域が他方の架橋部材５に対して突き出した突出部５２を有する。突出部５２は、例えば、他方の架橋部材５と向き合う辺がｙ方向に対して傾いている。突出部５２の一部は、対向する架橋部材５の直下に位置する半導体素子１が搭載された実装部２１上まで延設されている。言い換えると、突出部５２は、上面視にて、一部が２つの実装部２１の隙間を跨いでいる。なお、２つの架橋部材５は、上記第１実施形態と同様に、略同一の形状および平面サイズとされる。

封止樹脂６は、本実施形態では、図８に示すように、第１充填部６１の一部が第２充填部６２とは位置をずらされた配置となっている。具体的には、例えば、第２充填部６２がある一方向（図８の例ではｙ方向）に沿った配置であるのに対し、第１充填部６１は、当該一方向とは異なる他の方向（図８の例ではｙ方向以外の方向）に沿った配置とされ、一部のみが第２充填部６２上に位置している。これにより、封止樹脂６は、半導体素子１の駆動制御に伴う熱応力が第２充填部６２にかかった場合であっても、第１充填部６１の大部分が第２充填部６２とオフセットされているため、当該熱応力が第１充填部６１に伝わりづらい構成となる。したがって、封止樹脂６は、第１充填部６１の大部分が第２充填部６２上に位置している場合に比べて、第１充填部６１の熱応力が緩和され、第１充填部６１でのクラック発生がより抑制される。なお、第１充填部６１のうち第２充填部６２と位置がずらされる部位は、応力緩和の観点から、接続方向Ｄ１における両端を含むことが好ましい。また、「第１充填部６１と第２充填部６２とがオフセットされている」とは、実装部２１のうち半導体素子１が搭載される面に対する法線方向から見て、第１充填部６１が第２充填部６２と第２充填部６２に対して交差する方向に位置がずらされていることをいう。例えば図７に示すように、第１充填部６１は、上面視にて、一部が第２充填部６２に対して交差する方向、すなわちｙ方向と交差する方向において第２充填部６２と位置がずらされている。

本実施形態によれば、上記第１実施形態と同様の効果が得られる半導体パッケージＰ２となる。また、封止樹脂６の第１充填部６１と第２充填部６２とがオフセットされていることで、第２充填部６２の熱応力が第１充填部６１に伝わりづらくなり、封止樹脂６のクラック発生をより抑制できる効果も得られる。

（第２実施形態の変形例）
半導体パッケージＰ２は、例えば図９に示すように、２つの架橋部材５の一方が他方よりも突出した構成とされることで、第１充填部６１と第２充填部６２とがオフセットされた構成であってもよい。例えば、２つの架橋部材５のうち第１半導体素子１Ａに直接接続されるものを「第１架橋部材５Ａ」とし、他方を「第２架橋部材５Ｂ」として、半導体パッケージＰ２は、第１架橋部材５Ａのみが突出部５２を有する構成とされうる。また、第１架橋部材５Ａは、例えば、突出部５２が上面視にて略台形状とされ、直下の第１半導体素子１Ａの第３電極１３の近傍に切欠部５２１を有した構成とされる。一方、第２架橋部材５Ｂは、例えば、突出部５２を有しておらず、直下の第２半導体素子１Ｂの第３電極１３の近傍に第１架橋部材５Ａから遠ざかる切欠部５２２を有した構成とされる。これにより、封止樹脂６は、第１充填部６１の大部分と第２充填部６２との位置がずらされることに加えて、面取り部である切欠部５２１、５２２を有することにより、第１充填部６１の応力が緩和される。

半導体パッケージＰ２は、例えば図１０に示すように、第２の実装部２１Ｂのうちｘ方向にて第１の実装部２１Ａと対向する部分のｘ方向における幅が第１の実装部２１Ａよりも大きく、第１充填部６１と第２充填部６２とがオフセットされた構成であってもよい。また、被接続部２２は、ｘ方向における幅が、第２の実装部２１Ｂのうちｘ方向において第１の実装部２１Ａと対向する部分の同方向における幅と略同一とされる。この場合、２つの架橋部材５が突出部５２を有し、略同一の形状および平面サイズであっても、上面視にて、第２充填部６２の位置が第１充填部６１に対してｘ方向左側にずれるため、第１充填部６１と第２充填部６２とがオフセットされる。そのため、図１０に示す変形例の半導体パッケージｐ２は、図９に示す変形例と同様の効果が得られる構成となっている。

本変形例によっても、上記第２実施形態と同様の効果が得られる半導体パッケージＰ２となる。また、２つの架橋部材５の一方が切欠部５２１、他方が切欠部５２２を有することで、これらが面取り部として機能し、第１充填部６１の応力をさらに緩和し、封止樹脂６のクラック発生をより抑制できる効果も得られる。

（第３実施形態）
第３実施形態の半導体パッケージＰ３について、図面を参照して説明する。

本実施形態の半導体パッケージＰ３は、例えば図１１に示すように、リードフレーム２が２つの実装部２１および２つの被接続部２２を有し、二対の実装部２１および被接続部２２がｙ方向において逆向きに配置された構成である点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。

リードフレーム２は、本実施形態では、第１の実装部２１Ａが第２の実装部２１Ｂの一部に代わって、ｙ方向下側に離れて配置された被接続部２２と対をなしている。第２の実装部２１Ｂは、本実施形態では、第１の実装部２１Ａとｙ方向において第１の実装部２１Ａと対向する延設部２１２を有していない。リードフレーム２は、対をなす実装部２１および被接続部２２を２つ有してなり、二対の実装部２１および被接続部２２がｘ方向において平行配置、かつｙ方向において逆方向を向く配置、すなわち点対称の配置とされている。

第１半導体素子１Ａは、本実施形態では、第２電極１２に架橋部材５が接続されると共に、架橋部材５を介してリードフレーム２のうち第１の実装部２１Ａと対をなす被接続部２２に電気的に接続されている。第１半導体素子１Ａは、第２半導体素子１Ｂとは電気的に接続されておらず、独立した回路部を構成している。本実施形態では、第１の実装部２１Ａの第１の端子部２３、第１の実装部２１Ａと対をなす被接続部２２、第２の端子部２４がそれぞれ第１半導体素子１Ａのドレイン端子、ソース端子、ゲート端子となっている。

第２半導体素子１Ｂは、本実施形態では、第２の実装部２１Ｂに搭載されると共に、架橋部材５を介して第２の実装部２１Ｂよりもｙ方向上側に配置された被接続部２２に電気的に接続されている。第２の実装部２１Ｂの第１の端子部２３、第２の実装部２１Ｂと対をなす被接続部２２、第２の端子部２４がそれぞれ第２半導体素子１Ｂのドレイン端子、ソース端子、ゲート端子となっている。

つまり、半導体パッケージＰ３は、ｘ方向左側の回路部におけるソース端子およびドレイン端子のｙ方向における配置と、ｘ方向右側の回路部におけるソース端子およびドレイン端子のｙ方向における配置とが逆である交互配置となっている。この構成においても２つの架橋部材５が、接続方向Ｄ１の端部隙間Ｇ２のほうが中心隙間Ｇ１よりも幅が大きくなる形状とされることで、封止樹脂６の第１充填部６１にかかる熱応力が緩和される。

本実施形態によっても、上記第１実施形態と同様の効果が得られる半導体パッケージＰ３となる。

（他の実施形態）
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらの一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

（１）上記各実施形態では、半導体パッケージが２つの半導体素子１が封止樹脂６で封止された２ｉｎ１構造である場合を代表例として説明したが、これに限定されない。各実施形態において、半導体パッケージは、半導体素子１がＮ個（Ｎ≧３）のＮｉｎ１構造であってもよく、この場合、隣接する架橋部材５のなす隙間が中心隙間Ｇ１よりも端部隙間Ｇ２のほうが大きい構成であれば、クラックの発生抑制の効果が得られる。

（２）上記第２実施形態では、半導体パッケージＰ２は、例えば図１２に示すように、２つの架橋部材５が異なる形状および平面サイズとされ、第１充填部６１の全部が第２充填部６２と位置をずらされた構成であってもよい。また、隣接する２つの架橋部材５は、一方が突出部５２に切欠部５２２を有し、他方が突出部５２に切欠部を有しない構成とされてもよい。

（３）なお、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。また、上記各実施形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に特定の形状、位置関係等に限定される場合等を除き、その形状、位置関係等に限定されるものではない。

（本発明の特徴）
［請求項１］
半導体パッケージであって、
複数の半導体素子（１）と、
異なる前記半導体素子に接続される複数の板状の架橋部材（５）と、
異なる前記半導体素子が搭載される複数の実装部（２１）を有するリードフレーム（２）と、
前記リードフレームの一部、複数の前記半導体素子および前記架橋部材を覆う封止樹脂（６）と、を備え、
複数の前記架橋部材は、他の前記架橋部材とは距離を隔てて配置されると共に、前記半導体素子と、前記リードフレームのうち自身が接続された前記半導体素子が搭載された前記実装部とは異なる部位（２１、２２）と、を電気的に接続しており、
複数の前記実装部は、他の前記実装部とは距離を隔てて配置されており、
前記架橋部材に沿った方向であって、前記半導体素子と前記異なる部位とを繋ぐ方向を接続方向（Ｄ１）とし、前記架橋部材と隣接する他の前記架橋部材との隙間のうち前記接続方向の中心における隙間を中心隙間（Ｇ１）とし、前記接続方向の端部における隙間を端部隙間（Ｇ２）として、前記端部隙間は、前記中心隙間よりも幅が広い、半導体パッケージ。
［請求項２］
複数の前記架橋部材は、自身の直下に位置する前記半導体素子よりも平面サイズが大きく、かつ当該半導体素子の外郭をなす四辺それぞれの少なくとも一部を覆うように配置されている、請求項１に記載の半導体パッケージ。
［請求項３］
前記封止樹脂のうち隣接する前記実装部の隙間を充填する部分を第１充填部（６１）とし、隣接する前記架橋部材の隙間を充填する部分を第２充填部（６２）として、前記実装部のうち前記半導体素子が搭載される面に対する法線方向から見て、前記第１充填部は、一部または全部が前記第２充填部とは前記第２充填部に対して交差する方向にオフセットされている、請求項１または２に記載の半導体パッケージ。
［請求項４］
前記架橋部材が接続される前記半導体素子は、前記架橋部材の接続面（１ｂ）にゲート電極（１３）を有し、
前記リードフレームは、前記ゲート電極と電気的に接続されるゲート端子（２４）を有し、
前記ゲート端子は、前記実装部のうち前記半導体素子が搭載される面に対する法線方向から見て、前記端部隙間の近傍であって、前記架橋部材とは重畳しない領域に配置されている、請求項１ないし３のいずれか１つに記載の半導体パッケージ。

１・・・半導体素子、１ｂ・・・接続面、１３・・・ゲート電極（第３電極）
２・・・リードフレーム、２１・・・実装部、２４・・・ゲート端子、５・・・架橋部材
６・・・封止樹脂、６１・・・第１充填部、６２・・・第２充填部、Ｄ１・・・接続方向
Ｇ１・・・中心隙間、Ｇ２・・・端部隙間

Claims (4)

1. 半導体パッケージであって、
   複数の半導体素子（１）と、
   異なる前記半導体素子に接続される複数の板状の架橋部材（５）と、
   異なる前記半導体素子が搭載される複数の実装部（２１）を有するリードフレーム（２）と、
   前記リードフレームの一部、複数の前記半導体素子および前記架橋部材を覆う封止樹脂（６）と、を備え、
   複数の前記架橋部材は、他の前記架橋部材とは距離を隔てて配置されると共に、前記半導体素子と、前記リードフレームのうち自身が接続された前記半導体素子が搭載された前記実装部とは異なる部位（２１、２２）と、を電気的に接続しており、
   複数の前記実装部は、他の前記実装部とは距離を隔てて配置されており、
   前記架橋部材に沿った方向であって、前記半導体素子と前記異なる部位とを繋ぐ方向を接続方向（Ｄ１）とし、前記架橋部材と隣接する他の前記架橋部材との隙間のうち前記接続方向の中心における隙間を中心隙間（Ｇ１）とし、前記接続方向の端部における隙間を端部隙間（Ｇ２）として、前記端部隙間は、前記中心隙間よりも幅が広い、半導体パッケージ。
2. 複数の前記架橋部材は、自身の直下に位置する前記半導体素子よりも平面サイズが大きく、かつ当該半導体素子の外郭をなす四辺それぞれの少なくとも一部を覆うように配置されている、請求項１に記載の半導体パッケージ。
3. 前記封止樹脂のうち隣接する前記架橋部材の隙間を充填する部分を第１充填部（６１）とし、隣接する前記実装部の隙間を充填する部分を第２充填部（６２）として、前記実装部のうち前記半導体素子が搭載される面に対する法線方向から見て、前記第１充填部は、一部または全部が前記第２充填部とは前記第２充填部に対して交差する方向にオフセットされている、請求項１に記載の半導体パッケージ。
4. 前記架橋部材が接続される前記半導体素子は、前記架橋部材の接続面（１ｂ）にゲート電極（１３）を有し、
   前記リードフレームは、前記ゲート電極と電気的に接続されるゲート端子（２４）を有し、
   前記ゲート端子は、前記実装部のうち前記半導体素子が搭載される面に対する法線方向から見て、前記端部隙間の近傍であって、前記架橋部材とは重畳しない領域に配置されている、請求項１ないし３のいずれか１つに記載の半導体パッケージ。

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