KR20190095144A - 반도체 장치 - Google Patents

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다카노리 가와시마
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Abstract

반도체 장치는, 제 1 도체판과, 제 1 도체판 상에 배치된 복수의 반도체 소자와, 제 1 도체판에 접속되어 있는 제 1 외부 접속 단자를 구비한다. 복수의 반도체 소자는, 제 1 반도체 소자, 제 2 반도체 소자 및 제 3 반도체 소자를 포함한다. 제 2 반도체 소자는, 제 1 반도체 소자와 제 2 반도체 소자의 사이에 배치되어 있다. 제 1 도체판에 있어서 제 1 외부 접속 단자가 접속되어 있는 범위는, 제 1, 제 2 및 제 3 반도체 소자 중에서, 제 2 반도체 소자에 가장 근접하고 있다. 그리고, 제 1 도체판에는, 제 1 외부 접속 단자가 접속되어 있는 범위와, 제 2 반도체 소자가 접속되어 있는 범위의 사이에, 구멍이 마련되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서가 개시하는 기술은, 반도체 장치에 관한 것이다.
일본국 공개특허 특개2013-93343호 공보에, 반도체 장치가 개시되어 있다. 이 반도체 장치는, 도체판과, 도체판 상에 배치된 복수의 반도체 소자와, 도체판에 접속되어 있는 외부 접속 단자를 구비한다.
복수의 반도체 소자가 병렬로 접속된 반도체 장치에서는, 각각의 반도체 소자에 전류가 균등하게 흐르는 것이 바람직하다. 그러나, 공통의 도체판 상에 3 이상의 반도체 소자가 배치되어 있으면, 도체판에 접속된 외부 접속 단자와, 각각의 반도체 소자의 사이의 거리는, 완전하게 일치하지 않는다. 예를 들면 공통의 도체판 상에 있어서, 세개의 반도체 소자가 직선을 따라 배치되어 있는 것으로 한다. 이 경우, 외부 접속 단자를 도체판의 어느 위치에 접속하여도, 외부 접속 단자와 각각의 반도체 소자의 사이의 거리를, 서로 같게 할 수는 없다. 이와 같은 거리의 상이가 존재하면, 외부 접속 단자와 각각의 반도체 소자의 사이의 전기 저항에도, 무시할 수 없는 차가 생긴다. 그 결과, 각각의 반도체 소자에는, 전류가 불균등하게 흘러버린다. 본 명세서는, 이와 같은 문제를 해결 또는 개선할 수 있는 기술을 제공한다.
본 명세서가 개시하는 반도체 장치는, 제 1 도체판과, 제 1 도체판 상에 배치된 복수의 반도체 소자와, 제 1 도체판에 접속되어 있는 제 1 외부 접속 단자를 구비한다. 복수의 반도체 소자는, 제 1 반도체 소자, 제 2 반도체 소자 및 제 3 반도체 소자를 포함하며, 제 2 반도체 소자는, 제 1 반도체 소자와 제 3 반도체 소자의 사이에 배치되어 있다. 제 1 도체판에 있어서 제 1 외부 접속 단자가 접속되어 있는 범위는, 제 1 반도체 소자, 제 2 반도체 소자 및 제 3 반도체 소자 중에서, 제 2 반도체 소자에 가장 근접하고 있다. 그리고, 제 1 도체판에는, 제 1 외부 접속 단자가 접속되어 있는 범위와, 제 2 반도체 소자가 접속되어 있는 범위의 사이에, 구멍이 마련되어 있다.
상기한 반도체 장치에서는, 제 1 외부 접속 단자로부터 제 1 반도체 소자까지의 거리나, 제 1 외부 접속 단자로부터 제 3 반도체 소자까지의 거리보다도, 제 1 외부 접속 단자로부터 제 2 반도체 소자까지의 거리쪽이 짧게 된다. 그래서, 제 1 도체판에는, 제 1 외부 접속 단자가 접속되어 있는 범위와, 제 2 반도체 소자가 접속되어 있는 범위의 사이에, 구멍이 마련되어 있다. 이에 의해, 제 1 외부 접속 단자와 제 2 반도체 소자의 사이를 흐르는 전류의 적어도 일부는, 구멍을 우회하여 흐를 필요가 있으며, 실제로 전류가 흐르는 경로 길이가 길어짐으로써, 전기 저항은 증대된다. 그 결과, 제 2 반도체 소자를 흐르는 전류가 억제됨으로써, 각각의 반도체 소자에 흐르는 전류의 불균등이 해소 또는 저감된다. 또한, 여기에서 말하는 구멍은, 관통 구멍으로 한정되는 것은 아니다.
도 1은, 반도체 장치(10)의 외관을 나타내는 사시도이다.
도 2는, 반도체 장치(10)의 단면구조를 나타내는 도. 또한, 이 단면구조는, 도 5에 나타내는 대칭면(PS)에 수직한 단면의 것이다.
도 3은, 일부의 구성요소를 도시 생략하여, 반도체 장치(10)의 내부 구조를 나타내는 평면도이다.
도 4는, 일부의 구성요소를 도시 생략하여, 반도체 장치(10)의 내부 구조를 나타내는 분해도이다.
도 5는, 복수의 반도체 소자(22,24,26), 제 1 도체판(12)에 있어서 제 1 외부 접속 단자(32)가 접속된 범위(33) 및 제 1 도체판(12)에 마련된 구멍(40)의 위치 관계를 나타낸다.
도 6은, 제 1 외부 접속 단자(32)와 각각의 반도체 소자(22,24,26)의 사이를 흐르는 전류(C22,C24,C26)를 모식적으로 나타낸다.
도 7은, 구멍(40)의 근방에 있어서의 전류(C24)의 흐름을 모식적으로 나타낸다.
도 8은, 복수의 신호 패드(22c,24c,26c)와 복수의 제 3 외부 접속 단자(36)의 사이의 접속 관계를 나타낸다.
도 9는, 반도체 장치(10)의 제조방법의 일 공정을 설명하는 도면으로서, 리드 프레임(19) 상에 복수의 반도체 소자(22,24,26) 및 복수의 도체 스페이서(18)가 납땜된 반제품을 나타낸다.
도 10은, 반도체 장치(10)의 제조방법의 일 공정을 설명하는 도면으로서, 복수의 도체 스페이서(18) 상에 제 1 도체판(12)이 납땜된 반제품을 나타낸다.
도 11은, 반도체 장치(10)의 제조방법의 일 공정을 설명하는 도면으로서, 봉지체(封止體)(16)가 형성된 반제품을 나타낸다.
도 12는, 반도체 장치(10)의 제조방법의 일 공정을 설명하는 도면으로서, 완성된 반도체 장치(10)를 나타낸다.
도 13은, 제 1 도체판(12)의 확대 부분(13)을 확장한 변형예를 나타낸다.
도 14는, 단일의 제 2 외부 접속 단자(34)를 가지는 반도체 장치(10a)를 나타낸다.
도 15는, 단일의 제 2 외부 접속 단자(34)를 가지는 다른 반도체 장치(10b)를 나타낸다.
도 16은, 두개의 반도체 장치(10)(10a, 10b)를 직렬로 접속하였을 때의 회로 구조를 나타낸다.
도 17은, 도 14에 나타내는 반도체 장치(10a)와, 도 15에 나타내는 반도체 장치(10b)를 직렬로 접속한 일 형태를 나타낸다.
도 18은, 도 14에 나타내는 반도체 장치(10a)와, 도 15에 나타내는 반도체 장치(10b)를 직렬로 접속한 다른 일 형태를 나타낸다.
도 19는, 도 14에 나타내는 반도체 장치(10a)의 두개를 직렬로 접속한 일 형태를 나타낸다.
도 20은, 도 14에 나타내는 반도체 장치(10a)의 두개를 직렬로 접속한 다른 일 형태를 나타낸다.
도 21은, 제 2 실시예의 반도체 장치(110)를 나타내는 평면도이다.
도 22는, 도 21 중의 ⅩⅩⅡ-ⅩⅩⅡ선에 있어서의 단면도이다.
도 23은, 도 21 중의 ⅩⅩⅢ-ⅩⅩⅢ선에 있어서의 단면도이다.
도 24는, 도 21 중의 ⅩⅩⅣ-ⅩⅩⅣ선에 있어서의 단면도이다.
도 25는, 제 1 도체판(112)(절연 기판)의 내측 도체층(112a)을 도시하는 평면도이다.
본 기술의 일 실시형태에서는, 상기한 구멍은, 제 1 외부 접속 단자와 제 2 반도체 소자의 사이를 흐르는 전류의 전체가, 구멍을 우회하도록 형성되어 있어도 된다. 이와 같은 구성에 의하면, 제 1 외부 접속 단자와 제 2 반도체 소자의 사이의 전기 저항을, 충분하게 증대시킬 수 있다.
본 기술의 일 실시형태에서는, 제 1 반도체 소자, 제 2 반도체 소자 및 제 3 반도체 소자는, 제 1 도체판에 수직인 것과 함께 상기 제 2 반도체 소자를 통과하는 평면을 대칭면으로서, 실질적으로 좌우 대칭(즉, 면대칭)으로 배열되어 있어도 된다. 이와 같은 구성에 의하면, 제 1 반도체 소자와 제 3 반도체 소자의 사이에서, 각각의 반도체 소자에 흐르는 전류의 불균등을 충분하게 저감할 수 있다. 또한, 여기에서 말하는 실질적으로 좌우 대칭이란, 정확하게 좌우 대칭인 배열과 비교하여 일정한 오차(예를 들면 반도체 소자의 사이즈(이른바 칩 사이즈)의 절반 이내의 오차)가 허용되는 것을 의미한다.
본 기술의 일 실시형태에서는, 제 1 외부 접속 단자가, 대칭면과 교차하는 범위에 있어서 제 1 도체판에 접속되어 있어도 된다. 이와 같은 구성에 의하면, 제 1 외부 접속 단자로부터 제 1 반도체 소자까지의 거리와, 제 1 외부 접속 단자로부터 제 3 반도체 소자까지의 거리를, 서로 같게 할 수 있다. 이에 의해, 제 1 반도체 소자와 제 3 반도체 소자의 사이에서, 각각의 반도체 소자에 흐르는 전류를 실질적으로 같게 할 수 있다.
본 기술의 일 실시형태에서는, 상기한 구멍이, 상기한 대칭면에 관하여 좌우 대칭의 개구 형상을 가져도 된다. 이와 같은 구성에 의하면, 제 1 반도체 소자와 제 3 반도체 소자의 사이의 대칭성이, 구멍의 존재에 의해 잃는 것을 피할 수 있다.
본 기술의 일 실시형태에서는, 상기한 구멍이, 긴 구멍형상을 가져도 된다. 이 경우, 긴 구멍형상의 길이축은, 상기한 대칭면에 수직이어도 된다. 이와 같은 구성에 의하면, 적절한 구멍의 설계나 제조를 용이하게 행할 수 있다. 단, 구멍의 개구 형상은, 단순한 긴 구멍형상으로 한정되지 않으며, 보다 복잡한 형상을 가져도 된다.
본 기술의 일 실시형태에서는, 상기한 대칭면에 수직한 방향에 관하여, 구멍의 치수가, 제 2 반도체 소자의 치수보다도 커도 된다. 이와 같은 구성에 의하면, 제 1 외부 접속 단자의 치수에 따라 다르지만, 제 1 외부 접속 단자와 제 2 반도체 소자의 사이를 흐르는 전류의 대부분 또는 전부를, 구멍에 의해 우회시킬 수 있다.
본 기술의 일 실시형태에서는, 상기한 대칭면에 수직한 방향에 관하여, 구멍의 치수가, 제 1 반도체 소자와 제 3 반도체 소자의 사이의 중심간 거리보다도 작아도 된다. 이와 같은 구성에 의하면, 제 1 외부 접속 단자와 제 2 반도체 소자의 사이를 흐르는 전류가, 구멍에 의해 과잉하게 우회하는 것을 피할 수 있다.
본 기술의 일 실시형태에서는, 제 1 도체판에 있어서 제 1 외부 접속 단자가 접속되어 있는 범위가, 상기한 대칭면에 대해서 좌우 대칭이어도 된다. 이와 같은 구성에 의하면, 제 1 반도체 소자와 제 3 반도체 소자의 사이의 대칭성을 보다 높일 수 있다.
본 기술의 일 실시형태에서는, 상기한 대칭면에 수직한 방향에 관하여, 구멍의 치수가, 제 1 도체판에 있어서 제 1 외부 접속 단자가 접속되어 있는 범위의 치수보다도 커도 된다. 이와 같은 구성에 의하면, 제 2 반도체 소자의 치수에 따라 다르지만, 제 1 외부 접속 단자와 제 2 반도체 소자의 사이를 흐르는 전류의 대부분 또는 전부를, 구멍에 의해 우회시킬 수 있다.
본 기술의 일 실시형태에서는, 제 1 도체판이, 제 1 외부 접속 단자가 접속되어 있는 범위로부터, 복수의 반도체 소자가 접속되어 있는 범위를 향하여, 상기한 대칭면에 수직한 방향의 치수가 확대되는 확대 부분을 가져도 된다. 이 경우, 구멍의 적어도 일부는, 그 확대 부분에 위치하고 있으면 된다. 이와 같은 구성에 의하면, 비교적으로 큰 사이즈의 구멍을 마련할 수 있다. 또한, 이와 같은 확대 부분을 마련함으로써, 제 1 외부 접속 단자와 제 1 반도체 소자의 사이의 전류 경로나, 제 1 외부 접속 단자와 제 3 반도체 소자의 사이의 전류 경로를 짧게 할 수 있어, 반도체 장치에 있어서의 전력 손실을 저감할 수 있다.
본 기술의 일 실시형태에서는, 제 1 반도체 소자, 제 2 반도체 소자 및 제 3 반도체 소자가, 상기한 대칭면에 수직한 직선을 따라 배열되어 있어도 된다. 이와 같은 구성에 의하면, 복수의 반도체 소자의 배열이 단순한 것으로부터, 예를 들면 구멍에 관해서도 단순한 구성으로 할 수 있다.
본 기술의 일 실시형태에서는, 반도체 장치가, 제 1 도체판에 대향하고 있는 것과 함께, 복수의 반도체 소자의 각각에 접속된 제 2 도체판을 더 구비하여도 된다. 이 경우, 특별하게 한정되지 않지만, 반도체 장치는, 제 2 도체판에 접속되어 있는 적어도 하나의 제 2 외부 접속 단자를 더 구비하여도 된다. 본 명세서에서 개시되는 기술은, 예를 들면 도체판이나 외부 접속 단자의 수에 의하지 않고, 여러가지 구조의 반도체 장치에 적용할 수 있다.
상기한 실시형태에서는, 적어도 하나의 제 2 외부 접속 단자가, 두개의 제 2 외부 접속 단자를 포함하여도 된다. 이 경우, 두개의 제 2 외부 접속 단자의 일방은, 상기한 대칭면의 일방측에 있어서, 제 2 도체판에 접속되어 있으면 된다. 그리고, 두개의 제 2 외부 접속 단자의 타방은, 상기한 대칭면의 타방측에 있어서, 제 2 도체판에 접속되어 있으면 된다. 이 경우, 특별하게 한정되지 않지만, 두개의 제 2 외부 접속 단자는, 대칭면에 대해서 실질적으로 좌우 대칭으로 마련되어 있어도 된다. 이와 같은 구성에 의하면, 제 2 도체판에 있어서도, 각각의 반도체 소자에 흐르는 전류의 불균등을 저감할 수 있다.
본 기술의 일 실시형태에서는, 제 1 도체판 및 제 2 도체판에 수직한 방향으로부터 평면에서 보았을 때에, 제 2 도체판의 면적이 제 1 도체판의 면적보다도 커도 된다. 이와 같은 구성에 의하면, 반도체 장치의 제조 시, 제 2 도체판에 대해서 제 1 도체판을 조립할 때에, 제 2 도체판의 주위에 세워 마련한 지그에 의해 제 1 도체판을 지지하고, 제 1 도체판과 제 2 도체판의 사이의 위치 결정을 행할 수 있다. 또한 제 1 도체판에 접속되는 반도체 소자의 전극(예를 들면 이미터)의 면적보다도, 제 2 도체판에 접속되는 반도체 소자의 전극(예를 들면 컬렉터)의 면적쪽이 클 때는, 제 2 도체판의 면적이 제 1 도체판의 면적보다도 큼으로써, 반도체 소자로부터의 방열성을 높일 수 있다.
본 기술의 일 실시형태에서는, 제 1 도체판 및 제 2 도체판에 대해서 수직한 방향으로부터 평면에서 보았을 때에, 제 1 도체판은, 제 1 외부 접속 단자가 접속되어 있는 범위로부터, 복수의 반도체 소자가 접속되어 있는 범위를 향하여, 그 폭이 확대되는 확대 부분을 가져도 된다. 이와 같은 구성에 의하면, 제 1 외부 접속 단자와 제 1 반도체 소자의 사이의 전류 경로나, 제 1 외부 접속 단자와 제 3 반도체 소자의 사이의 전류 경로를 짧게 할 수 있어, 반도체 장치에 있어서의 전력 손실을 저감할 수 있다.
상기한 실시형태에 있어서, 제 1 도체판의 확대 부분에 있어서의 두께 치수는, 제 1 도체판의 복수의 반도체 소자가 접속되어 있는 범위에 있어서의 두께 치수보다도 작아도 된다. 이 경우, 제 1 도체판의 확대 부분은, 봉지체에 의해 덮어져 있어도 된다. 제 1 도체판의 확대 부분이 봉지체에 의해 덮여 있음으로써, 제 1 도체판의 확대 부분과, 제 2 도체판에 접속된 제 2 외부 접속 단자의 사이에서, 봉지체의 표면을 따른 연면(沿面) 거리가 길어져, 절연성을 높일 수 있다.
상기한 실시형태에 있어서, 확대 부분의 적어도 일부는, 제 2 외부 접속 단자에 대향하여 있어도 된다. 제 1 외부 접속 단자에 접속된 확대 부분에서는, 제 2 외부 접속 단자와는 역방향으로 전류가 흐른다. 따라서, 확대 부분의 적어도 일부가, 제 2 외부 접속 단자에 대향하고 있으면, 통전에 수반하여 생기는 자기장이 상쇄됨으로써, 전류 경로의 인덕턴스를 저감할 수 있다.
상기한 실시형태에서는, 제 1 반도체 소자, 제 2 반도체 소자 및 제 3 반도체 소자의 각각이, 이미터 및 컬렉터를 가지는 IGBT(Insulated Gate Bipolar Transistor)를 포함하고 있어도 된다. 이 경우, 이미터는 제 1 도체판에 전기적으로 접속되어 있으며, 컬렉터는 제 2 도체판에 전기적으로 접속되어 있어도 된다. 단, 다른 실시형태에서는, 제 1 반도체 소자, 제 2 반도체 소자 및 제 3 반도체 소자의 각각이, MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 또는 다이오드와 같은, 다른 반도체 소자여도 된다.
본 기술의 일 실시형태에서는, 제 1 도체판이, 내측 도체층과, 외측 도체층과, 내측 도체층 및 외측 도체층의 사이에 위치하는 절연층을 가지는 절연 기판이어도 된다. 이 경우, 제 1 외부 접속 단자는, 내측 도체층을 개재하여 복수의 반도체 소자에 전기적으로 접속되어도 된다. 그리고, 상기한 구멍이 내측 도체층에 마련되어 있어도 된다. 제 1 도체판이 절연 기판이면, 내측 도체층을 자유롭게 프로파일로 형성할 수 있다. 예를 들면, 제 1 도체판이 제 2 도체판에 대향하고 있는 경우에는, 내측 도체층이 제 2 도체판에 대향하는 면적을 크게 함으로써, 반도체 장치의 임피던스를 저감할 수 있다.
상기한 실시형태에 있어서, 구멍은, 내측 도체층에만 마련되어 있으며, 절연층에 의해 획정(劃定)된 바닥면을 가지면 된다. 이와 같은 구성에 의하면, 제 1 도체판의 강성이 구멍의 존재에 의해 저하되는 것을 피할 수 있다. 또한, 내측 도체층과 외측 도체층이 의도하지 않게 도통하는 것도 회피할 수 있다.
본 기술의 일 실시형태에서는, 제 2 도체판이, 내측 도체층과, 외측 도체층과, 내측 도체층 및 외측 도체층의 사이에 위치하는 절연층을 가지는 절연 기판이어도 된다. 이 경우, 제 2 외부 접속 단자는, 제 2 도체판의 내측 도체층을 개재하여 복수의 반도체 소자에 전기적으로 접속되어도 된다. 이와 같은 구성에 의하면, 제 1 도체판의 내측 도체층과 제 2 도체판의 내측 도체층을 넓은 면적에서 대향하게 하여, 반도체 장치의 임피던스를 더 저감할 수 있다.
상기한 제 1 도체판 및/또는 제 2 도체판의 절연 기판에 있어서, 내측 도체층 및 외측 도체층의 각각은 금속층이어도 되고, 절연층은 세라믹 기판이어도 된다. 이 경우, 절연 기판은 DBC(Direct Bonded Copper) 기판이어도 된다.
이하에서는, 본 발명의 대표적이면서 또한 비한정적인 구체예에 대해서, 도면을 참조하여 상세하게 설명한다. 이 상세한 설명은, 본 발명의 바람직한 예를 실시하기 위한 상세를 당업자에게 나타내는 것을 단순하게 의도하고 있으며, 본 발명의 범위를 한정하는 것을 의도한 것이 아니다. 또한, 이하에 개시되는 추가적인 특징 및 발명은, 더 개선된 반도체 장치, 및 그 사용 방법 및 제조방법을 제공하기 위하여, 다른 특징이나 발명과는 별도로, 또는 함께 이용할 수 있다.
또한, 이하의 상세한 설명에서 개시되는 특징이나 공정의 조합은, 가장 넓은 의미에 있어서 본 발명을 실시할 때에 필수적인 것이 아니며, 특히 본 발명의 대표적인 구체예를 설명하기 위해서만 기재되는 것이다. 또한, 상기 및 하기의 대표적인 구체예의 여러가지 특징, 및, 독립 및 종속 클레임에 기재되는 것의 여러가지 특징은, 본 발명의 추가적이면서 또한 유용한 실시형태를 제공하는 것에 있어서, 여기에 기재되는 구체예대로, 혹은 열거된 순서대로 조합시키지 않으면 안되는 것이 아니다.
본 명세서 및/또는 특허청구의 범위에 기재된 모든 특징은, 실시예 및/또는 클레임에 기재된 특징의 구성과는 별도로, 출원 당초의 개시 및 클레임된 특정 사항에 대한 한정으로서, 개별적으로, 또한 서로 독립하여 개시되는 것을 의도하는 것이다. 또한, 모든 수치 범위 및 그룹 또는 집단에 관한 기재는, 출원 당초의 개시 및 클레임 된 특정 사항에 대한 한정으로서, 그들의 중간의 구성을 개시하는 의도를 가지고 이루어져 있다.
(실시예)
도면을 참조하여, 실시예의 반도체 장치(10)에 대해서 설명한다. 반도체 장치(10)는, 예를 들면 전기 자동차에 있어서, 컨버터나 인버터와 같은 전력 변환 회로에 채용할 수 있다. 여기에서 말하는 전기 자동차는, 차륜을 구동하는 모터를 가지는 자동차를 널리 의미하며, 예를 들면, 외부의 전력에 의해 충전되는 전기 자동차, 모터에 추가하여 엔진을 가지는 하이브리드차, 및 연료전지를 전원으로 하는 연료전지차 등을 포함한다.
도 1-도 4에 나타내는 바와 같이, 반도체 장치(10)는, 제 1 도체판(12)과, 제 2 도체판(14)과, 복수의 반도체 소자(22,24,26)와, 봉지체(16)를 구비한다. 제 1 도체판(12)과 제 2 도체판(14)은, 서로 평행하며, 서로 대향하고 있다. 일례이지만, 복수의 반도체 소자(22,24,26)에는, 제 1 반도체 소자(22), 제 2 반도체 소자(24) 및 제 3 반도체 소자(26)가 포함된다. 제 1 반도체 소자(22), 제 2 반도체 소자(24) 및 제 3 반도체 소자(26)는, 제 1 도체판(12) 및 제 2 도체판(14)의 길이 방향(도 2, 도 3에 있어서의 좌우 방향)을 따라, 직선적으로 배열되어 있다. 복수의 반도체 소자(22,24,26)는, 제 1 도체판(12)과 제 2 도체판(14)의 사이에 병렬로 배치되어 있다. 복수의 반도체 소자(22,24,26)는, 봉지체(16)에 의해 봉지되어 있다.
제 1 도체판(12) 및 제 2 도체판(14)은, 구리 또는 그 외의 금속과 같은, 도체로 형성되어 있다. 제 1 도체판(12)과 제 2 도체판(14)은, 복수의 반도체 소자(22,24,26)를 사이에 두고 서로 대향하고 있다. 각각의 반도체 소자(22,24,26)는, 제 1 도체판(12)에 접합되어 있는 것과 함께, 제 2 도체판(14)에도 접합되어 있다. 또한, 각각의 반도체 소자(22,24,26)와 제 1 도체판(12)의 사이에는, 도체 스페이서(18)가 마련되어 있다. 여기에서, 제 1 도체판(12) 및 제 2 도체판(14)의 구체적인 구성은 특별하게 한정되지 않는다. 예를 들면, 제 1 도체판(12)과 제 2 도체판(14)의 적어도 일방은, 예를 들면 DBC(Direct Bonded Copper) 기판과 같은, 절연체(예를 들면 세라믹)의 중간층을 가지는 절연 기판이어도 된다. 즉, 제 1 도체판(12)과 제 2 도체판(14)의 각각은, 반드시 전체가 도체로 구성되어 있지 않아도 된다.
제 1 반도체 소자(22), 제 2 반도체 소자(24) 및 제 3 반도체 소자(26)는, 전력회로용의 소위 파워 반도체 소자이며, 서로 동일한 구성을 가지고 있다. 제 1 반도체 소자(22)는, 상면 전극(22a)과, 하면 전극(22b)과, 복수의 신호 패드(22c)를 가진다. 상면 전극(22a)과, 하면 전극(22b)은 전력용의 전극이며, 복수의 신호 패드(22c)는 신호용의 전극이다. 상면 전극(22a) 및 복수의 신호 패드(22c)는 제 1 반도체 소자(22)의 상면에 위치하고 있으며, 하면 전극(22b)은 제 1 반도체 소자(22)의 하면에 위치하고 있다. 상면 전극(22a)은, 도체 스페이서(18)를 개재하여 제 1 도체판(12)에 전기적으로 접속되어 있으며, 하면 전극(22b)은, 제 2 도체판(14)에 전기적으로 접속되어 있다. 마찬가지로, 제 2 반도체 소자(24) 및 제 3 반도체 소자(26)에 대해서도, 상면 전극(24a,26a)과, 하면 전극(24b,26b)과, 복수의 신호 패드(24c,26c)를 각각 가진다. 상면 전극(24a,26a)은, 도체 스페이서(18)를 개재하여 제 1 도체판(12)에 전기적으로 접속되어 있으며, 하면 전극(24b,26b)은, 제 2 도체판(14)에 전기적으로 접속되어 있다.
일례이지만, 본 실시예에 있어서의 반도체 소자(22,24,26)는, 이미터 및 컬렉터를 가지는 IGBT 구조를 포함하고 있다. IGBT 구조의 이미터는, 상면 전극(22a,24a,26a)에 접속되어 있으며, IGBT 구조의 컬렉터는, 하면 전극(22b,24b,26b)에 접속되어 있다. 단, 반도체 소자(22,24,26)의 구체적인 종류나 구조는 특별하게 한정되지 않는다. 반도체 소자(22,24,26)는, 다이오드 구조를 추가로 가지는 RC(Reverse Conducting)-IGBT 소자여도 된다. 또는, 반도체 소자(22,24,26)는, IGBT 구조 대신에, 또는 추가하여, 예를 들면 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 구조를 가져도 된다. 또한, 반도체 소자(22,24,26)에 이용되는 반도체 재료에 관해서도 특별하게 한정되지 않으며, 예를 들면 실리콘(Si), 탄화실리콘(SiC), 또는 질화갈륨(GaN)과 같은 질화물 반도체여도 된다.
봉지체(16)는, 특별하게 한정되지 않지만, 예를 들면 에폭시 수지와 같은 열경화성 수지 또는 그 외의 절연체로 구성될 수 있다. 봉지체(16)는, 예를 들면 몰드 수지 또는 패키지라고도 칭해진다. 반도체 장치(10)는, 세개의 반도체 소자(22,24,26)로 한정되지 않으며, 보다 많은 반도체 소자를 구비하여도 된다. 이 경우에도, 복수의 반도체 소자는, 단일의 봉지체(16)에 의해 봉지되며, 제 1 도체판(12) 및 제 2 도체판(14)의 사이에 있어서, 병렬로 배치될 수 있다.
제 1 도체판(12) 및 제 2 도체판(14)은, 복수의 반도체 소자(22,24,26)와 전기적으로 접속되어 있을 뿐만 아니라, 복수의 반도체 소자(22,24,26)와 열에 대해서도 접속되어 있다. 또한, 제 1 도체판(12) 및 제 2 도체판(14)은, 각각 봉지체(16)의 표면에 노출되어 있으며, 각각의 반도체 소자(22,24,26)의 열을 봉지체(16)의 외부로 방출할 수 있다. 이에 의해, 본 실시예의 반도체 장치(10)는, 복수의 반도체 소자(22,24,26)의 양측에 방열판이 배치된 양면 냉각 구조를 가진다.
반도체 장치(10)는 또한 제 1 외부 접속 단자(32)와, 두개의 제 2 외부 접속 단자(34)와, 11개의 제 3 외부 접속 단자(36)를 구비한다. 각각의 외부 접속 단자(32,34,36)는, 구리 또는 알루미늄과 같은 도체로 구성되어 있으며, 봉지체(16)의 내부로부터 외부에 걸쳐서 연장되어 있다. 제 1 외부 접속 단자(32)는, 봉지체(16)의 내부에 있어서, 제 1 도체판(12)에 접속되어 있다. 각각의 제 2 외부 접속 단자(34)는, 봉지체(16)의 내부에 있어서, 제 2 도체판(14)에 접속되어 있다. 이에 의해, 복수의 반도체 소자(22,24,26)는, 제 1 외부 접속 단자(32)와, 각각의 제 2 외부 접속 단자(34)의 사이에서, 전기적으로 병렬로 접속되어 있다. 각각의 제 3 외부 접속 단자(36)는, 반도체 소자(22,24,26)가 대응하는 하나의 신호 패드(22c,24c,26c)에, 본딩 와이어(38)를 개재하여 접속되어 있다. 일례이지만, 제 1 외부 접속 단자(32)는, 납땜에 의해 제 1 도체판(12)에 접합되어 있으며, 각각의 제 2 외부 접속 단자(34)는, 제 2 도체판(14)에 일체로 형성되어 있다. 단, 제 1 외부 접속 단자(32)는, 제 1 도체판(12)과 일체로 형성되어 있어도 된다. 또한, 각각의 제 2 외부 접속 단자(34)는, 예를 들면 납땜에 의해, 제 2 도체판(14)에 접합되어 있어도 된다. 또한, 각각의 제 3 외부 접속 단자(36)는, 대응하는 하나의 신호 패드(22c,24c,26c)에, 본딩 와이어(38)를 개재하지 않고 접속되어도 된다.
도 5에 나타내는 바와 같이, 제 1 반도체 소자(22), 제 2 반도체 소자(24) 및 제 3 반도체 소자(26)는, 제 1 도체판(12)에 수직인 것과 함께 제 2 반도체 소자(24)를 통과하는 평면(PS)을 대칭면으로서, 좌우 대칭으로 배열되어 있다. 그리고, 제 1 외부 접속 단자(32)는, 대칭면(PS)과 교차하는 범위(33)에 있어서, 제 1 도체판(12)에 접속되어 있다. 이 범위(33)은, 세개의 반도체 소자(22,24,26) 중에서, 제 2 반도체 소자(24)에 가장 근접한다. 이와 같은 구성이면, 제 1 도체판(12)에 접속된 제 1 외부 접속 단자(32)와, 각각의 반도체 소자(22,24,26)의 사이의 거리는, 완전하게 일치하지 않는다. 예를 들면, 제 1 외부 접속 단자(32)로부터 제 1 반도체 소자(22)까지의 거리와, 제 1 외부 접속 단자(32)로부터 제 3 반도체 소자(26)까지의 거리는 서로 같다. 그러나, 제 1 외부 접속 단자(32)로부터 제 2 반도체 소자(24)까지의 거리에 대해서는, 제 1 외부 접속 단자(32)로부터 제 1 반도체 소자(22) 또는 제 3 반도체 소자(26)까지의 거리보다도 짧게 된다. 이와 같은 거리의 상이가 존재하면, 제 1 외부 접속 단자(32)와 각각의 반도체 소자(22,24,26)의 사이의 전기 저항에도, 무시할 수 없는 차가 생긴다. 그 결과, 각각의 반도체 소자(22,24,26)에는, 전류가 불균등하게 흘러버린다.
상기의 문제에 대해서, 본 실시예에 있어서의 제 1 도체판(12)에는, 제 1 외부 접속 단자(32)가 접속되어 있는 범위(33)와, 제 2 반도체 소자(24)가 접속되어 있는 범위의 사이에, 구멍(40)이 마련되어 있다. 이에 의해, 도 6에 나타내는 바와 같이, 제 1 외부 접속 단자(32)와 제 2 반도체 소자(24)의 사이를 흐르는 전류(C24)의 적어도 일부는, 구멍(40)을 우회하여 흐를 필요가 있으며, 실제로 전류가 흐르는 경로 길이가 길어짐으로써, 전기 저항은 증대한다. 그 결과, 제 2 반도체 소자(24)를 흐르는 전류가 억제됨으로써, 각각의 반도체 소자(22,24,26)에 흐르는 전류(C22,C24,C26)의 불균등이 해소 또는 저감된다. 게다가, 도 7에 나타내는 바와 같이, 구멍(40)을 사이에 둔 양측에서는 전류(C24)가 서로 역방향으로 흐르므로, 제 1 도체판(12)에서 생기는 인덕턴스가 저감된다. 이 점은, 반도체 장치(10)가 인버터나 컨버터에 채용되어, 각각의 반도체 소자(22,24,26)가 높은 빈도로 스위칭되는 경우에 특히 유리하다. 또한, 본 실시예에 있어서의 구멍(40)은 관통 구멍이지만, 구멍(40)은 바닥이 있는 구멍(즉, 오목부)이어도 된다. 이 경우에도, 구멍(40)의 위치에서는, 제 1 도체판(12)의 두께 치수가 감소됨으로써, 전기 저항이 상승한다. 또한, 구멍(40)의 내부에는, 제 1 도체판(12)을 구성하는 재료보다도 고저항의 재료가 배치되어도 된다.
구멍(40)의 형상 및 치수는 특별하게 한정되지 않는다. 구멍(40)의 형상 및 치수는, 각각의 반도체 소자(22,24,26)에 흐르는 전류(C22,C24,C26)를 실험 또는 시뮬레이션에 의해 검증하면서, 적절히 설계할 수 있다. 도 5에 나타내는 바와 같이, 본 실시예에 있어서의 구멍(40)은, 긴 구멍형상을 가지고 있으며, 그 긴 구멍형상의 길이축은, 대칭면(PS)에 수직이다. 또한 구멍(40)은, 대칭면(PS)에 관하여 좌우 대칭의 개구 형상을 가지고 있으며, 긴 구멍형상의 중심은 대칭면(PS) 상에 위치하고 있다. 구멍(40)의 개구 형상이 대칭면(PS)에 관하여 좌우 대칭이면, 제 1 반도체 소자(22)와 제 3 반도체 소자(26)의 사이의 대칭성이, 구멍(40)의 존재에 의해 잃게 되는 것을 피할 수 있다. 또한, 구멍(40)은, 비교적으로 단순한 긴 구멍형상 대신에, 보다 복잡한 형상으로 설계되어도 된다. 또한, 제 1 도체판(12)에는, 하나의 구멍(40)으로 한정되지 않으며, 복수의 구멍이 형성되어도 된다.
대체로, 구멍(40)의 치수(특히, 대칭면(PS)에 수직한 방향에 있어서의 치수)를 크게 할수록, 제 1 외부 접속 단자(32)와 제 2 반도체 소자(24)의 사이를 흐르는 전류(C24)의 보다 많은 양이, 구멍(40)을 우회하게 된다. 이 점에 관하여, 본 실시예에 있어서의 구멍(40)은, 제 1 외부 접속 단자(32)와 제 2 반도체 소자(24)의 사이를 흐르는 전류(C24)의 전체가, 구멍(40)을 우회하도록 형성되어 있다. 구체적으로는, 대칭면(PS)에 수직한 방향에 관하여(즉, 도 5에 있어서의 좌우 방향에 관하여), 구멍(40)의 치수는, 제 2 반도체 소자(24)의 치수보다도 크면서, 또한, 제 1 도체판(12)에 있어서 제 1 외부 접속 단자(32)가 접속되어 있는 범위(33)의 치수보다도 크게 되어 있다. 또한, 제 1 외부 접속 단자(32)는, 대칭면(PS)을 따라 연장되어 있으며, 제 1 도체판(12)에 있어서 제 1 외부 접속 단자(32)가 접속되어 있는 범위(33)에 대해서도, 대칭면(PS)에 대해서 좌우 대칭이다.
한편, 구멍(40)의 치수가 너무 크면, 제 1 외부 접속 단자(32)와 제 2 반도체 소자(24)의 사이를 흐르는 전류(C24)가, 구멍(40)에 의해 과잉하게 우회하게 된다. 이 경우, 제 1 외부 접속 단자(32)와 제 2 반도체 소자(24)의 사이에서, 전기 저항이 쓸데 없이 증대해버린다. 그로부터, 대칭면(PS)에 수직한 방향에 관하여, 구멍(40)의 치수는, 제 1 반도체 소자(22)와 제 3 반도체 소자(26)의 사이의 중심간 거리보다도 작으면 된다. 또한, 도 5에 있어서, 점(22X)은 제 1 반도체 소자(22)의 중심을 나타내고, 점(24X)은 제 2 반도체 소자(24)의 중심을 나타내고, 점(26X)은 제 3 반도체 소자(26)의 중심을 나타낸다. 제 1 반도체 소자(22)의 중심(22X)은 대칭면(PS)의 일방측에 위치하고 있으며, 제 2 반도체 소자(24)의 중심(24X)은 대칭면(PS) 상에 위치하고 있으며, 제 3 반도체 소자(26)의 중심(26X)은 대칭면(PS)의 타방측에 위치하고 있다.
도 5에 나타내는 바와 같이, 제 1 도체판(12)은, 제 1 외부 접속 단자(32)가 접속되어 있는 범위(33)로부터, 복수의 반도체 소자(22,24,26)가 접속되어 있는 범위를 향하여, 대칭면(PS)에 수직한 방향의 치수가 확대하는 부분(13)(이하, 확대 부분(13)이라고 칭한다)을 가지고 있다. 그리고, 구멍(40)은, 그 확대 부분(13)에 위치하고 있다. 이와 같은 구성에 의하면, 비교적으로 큰 사이즈의 구멍(40)을 마련할 수 있다. 또한 이와 같은 확대 부분(13)을 마련함으로써, 제 1 외부 접속 단자(32)와 제 1 반도체 소자(22)의 사이의 전류 경로나, 제 1 외부 접속 단자(32)와 제 3 반도체 소자(26)의 사이의 전류 경로를 짧게 할 수 있어, 반도체 장치(10)에 있어서의 전력 손실을 저감할 수 있다. 또한, 본 실시예에 있어서의 구멍(40)은, 그 전체가 상기한 확대 부분(13)에 마련되어 있지만, 다른 실시형태로서, 구멍(40)의 일부만이 확대 부분(13)에 마련되어 있어도 된다. 여기에서, 제 1 도체판(12)의 확대 부분(13)은, 제 1 도체판(12)의 다른 범위(즉, 복수의 반도체 소자(22,24,26)가 접속되어 있는 범위)보다도, 얇게 형성되어 있다.
확대 부분(13)의 구체적인 구조는 특별하게 한정되지 않는다. 일례이지만, 본 실시예에 있어서의 확대 부분(13)은, 한 쌍의 옆쪽 가장자리(13a)를 가진다. 각각의 옆쪽 가장자리(13a)는, 복수의 반도체 소자(22,24,26)측에 위치하는 기단(13b)으로부터, 제 1 외부 접속 단자(32)측에 위치하는 선단(13c)까지 연장되어 있다. 도 5에 나타내는 바와 같이, 제 1 도체판(12) 및 제 2 도체판(14)에 대해서 수직한 방향으로부터 평면에서 보았을 때에, 확대 부분(13)의 옆쪽 가장자리(13a)의 기단(13b)은, 제 2 외부 접속 단자(34)의 내측 가장자리(34a)(즉, 제 1 외부 접속 단자(32)측에 위치하는 옆쪽 가장자리(34a))보다도, 외측(즉, 제 1 외부 접속 단자(32)로부터 보아서 먼 측)에 위치한다. 또한, 확대 부분(13)의 옆쪽 가장자리(13a)의 선단(13c)은, 제 2 외부 접속 단자(34)의 내측 가장자리(34a)보다도 내측(즉, 제 1 외부 접속 단자(32)로부터 보아서 가까운 측)에 위치하고, 제 1 외부 접속 단자(32)와 제 2 외부 접속 단자(34)의 사이에 위치하고 있다.
상기한 구성에 의하면, 제 1 외부 접속 단자(32)와 제 1 반도체 소자(22) 또는 제 3 반도체 소자(26)에의 각 전류 경로를 짧게 하면서, 확대 부분(13)과 제 2 외부 접속 단자(34)의 사이의 절연성을 높일 수 있다. 특히, 제 2 외부 접속 단자(34)에는, 그 선단측을 향하여 상방(즉, 확대 부분(13)측)에서 변위하는 굴곡부(34b)가 마련되어 있으며(도 4, 도 5 참조) 이에 의해, 제 1 외부 접속 단자(32)와 두개의 제 2 외부 접속 단자(34)가, 적어도 봉지체(16)로부터 돌출하는 부분에 있어서 동일 평면 상에 위치하고 있다. 따라서, 가령 확대 부분(13)의 옆쪽 가장자리(13a)의 선단(13c)이, 제 2 외부 접속 단자(34)의 내측 가장자리(34a)보다도 외측에 위치하고 있으면, 확대 부분(13)과, 그를 향하여 굴곡된 제 2 외부 접속 단자(34)가 근접함으로써, 양자간의 절연성이 부족하게 될 우려가 있다. 이에 비해서, 확대 부분(13)의 옆쪽 가장자리(13a)의 선단(13c)이, 제 2 외부 접속 단자(34)의 내측 가장자리(34a)보다도 내측에 위치하고 있으면, 확대 부분(13)과 제 2 외부 접속 단자(34)의 사이의 거리를 크게 하여, 양자간의 절연성을 높일 수 있다.
제 1 도체판(12)의 확대 부분(13)에 있어서의 두께 치수는, 제 1 도체판(12)의 복수의 반도체 소자(22,24,26)가 접속되어 있는 범위에 있어서의 두께 치수보다도 작다. 이에 의해, 제 1 도체판(12)의 확대 부분(13)은, 봉지체(16)에 의해 덮어져 있으며, 봉지체(16)의 표면에 노출되지 않는다. 제 1 도체판(12)의 확대 부분(13)이, 봉지체(16)에 의해 덮여 있음으로써, 제 1 도체판(12)의 확대 부분(13)과, 제 2 도체판(14)에 접속된 제 2 외부 접속 단자(34)의 사이에서, 봉지체(16)의 표면을 따른 연면 거리를 길게 하여, 절연성을 높일 수 있다.
도 5에 나타내는 바와 같이, 확대 부분(13)의 적어도 일부는, 제 2 외부 접속 단자(34)에 대향하고 있다. 제 1 외부 접속 단자(32)에 접속된 확대 부분(13)에서는, 제 2 외부 접속 단자(34)와는 역방향으로 전류가 흐른다. 따라서, 확대 부분(13)의 적어도 일부가, 제 2 외부 접속 단자(34)에 대향하고 있으면, 통전에 수반하여 생기는 자기장이 상쇄됨으로써, 전류 경로의 인덕턴스를 저감할 수 있다. 이 점에 관하여, 확대 부분(13)과 제 2 외부 접속 단자(34)가 대향하는 면적이 커질수록, 인덕턴스를 저감하는 효과는 높아진다. 그로부터, 도 13에 나타내는 바와 같이, 제 1 외부 접속 단자(32)에 접속된 확대 부분(13)을 더 확장하여도 된다. 이에 의해, 확대 부분(13)과 제 2 외부 접속 단자(34)가 대향하는 면적을, 보다 크게 할 수 있다. 일례이지만, 도 13에 나타내는 변형예에서는, 확대 부분(13)의 옆쪽 가장자리(13a)가, 그 기단(13b)으로부터 선단(13c)의 전체에 걸쳐서, 제 2 외부 접속 단자(34) 상에 위치하고 있다.
본 실시예에서는, 제 1 반도체 소자(22), 제 2 반도체 소자(24) 및 제 3 반도체 소자(26)가, 대칭면(PS)에 수직한 직선을 따라 배열되어 있다. 이와 같은 구성에 의하면, 이들의 반도체 소자(22,24,26)의 배열이 단순한 것으로부터, 예를 들면 구멍(40)에 대해서도 단순한 구성으로 할 수 있어, 적절한 구멍(40)의 설계 및 형성을 용이하게 행할 수 있다. 단, 제 1 반도체 소자(22), 제 2 반도체 소자(24) 및 제 3 반도체 소자(26)의 배열은 적절히 변경가능하다. 예를 들면, 제 1 반도체 소자(22), 제 2 반도체 소자(24) 및 제 3 반도체 소자(26)는, 대칭면(PS)에 관하여 좌우 대칭인 V자 형상 또는 역(逆)V자 형상으로 배열되어도 된다. 또한, 제 1 반도체 소자(22), 제 2 반도체 소자(24) 및 제 3 반도체 소자(26)는, 반드시 정확하게 좌우 대칭으로 배열되어 있지 않아도 되며, 그 배열에는 일정한 오차가 허용된다. 그 오차로서는, 예를 들면 반도체 소자(22,24,26)의 사이즈(이른바 칩 사이즈)의 절반 이내의 오차나, 1/4 이내의 오차가 상정된다.
본 실시예의 반도체 장치(10)에서는, 제 2 도체판(14)에, 두개의 제 2 외부 접속 단자(34)가 접속되어 있으며, 두개의 제 2 외부 접속 단자(34)는, 대칭면(PS)에 관하여 좌우 대칭으로 마련되어 있다. 이와 같이, 2 이상의 제 2 외부 접속 단자(34)가 대칭면(PS)에 관하여 좌우 대칭으로 마련되어 있으면, 각각의 반도체 소자(22,24,26)에 대한 제 2 도체판(14)의 전기 저항을, 비교적으로 균등하게 할 수 있다. 또한, 두개의 제 2 외부 접속 단자(34)는, 반드시, 대칭면(PS)에 관하여 엄밀하게 좌우 대칭이 아니어도 된다. 단, 두개의 제 2 외부 접속 단자(34)의 일방은, 대칭면(PS)의 일방측에 있어서 제 2 도체판(14)에 접속되어 있으면 되며, 두개의 제 2 외부 접속 단자(34)의 타방은, 대칭면(PS)의 타방측에 있어서 제 2 도체판(14)에 접속되어 있으면 된다. 제 2 도체판(14)에는, 제 1 도체판(12)과 마찬가지로, 구멍(40)을 가지는 구조가 채용되어도 되며, 이 경우, 제 2 외부 접속 단자(34)의 수는 하나여도 된다.
또한, 제 2 도체판(14)에의 구멍의 부가에 관계없이, 제 2 외부 접속 단자(34)의 수는 하나여도 된다. 이 경우, 일례이지만, 본 실시예에 있어서의 두개의 제 2 외부 접속 단자(34)의 일방을, 단지 생략하여도 된다. 두개의 제 2 외부 접속 단자(34)의 어느 것을 생략할지에 관하여는 특별하게 한정되지 않는다. 어느 쪽의 제 2 외부 접속 단자(34)를 생략하여도, 반도체 장치(10)의 표리를 반전하면, 제 1 외부 접속 단자(32) 및 제 2 외부 접속 단자(34)의 배열은 같게 된다. 단, 제 2 도체판(14)에, 2 이상의 제 2 외부 접속 단자(34)가 접속되어 있으면, 반도체 장치(10)가 전력 변환 회로 등에 조립되었을 때에, 2 이상의 제 2 외부 접속 단자(34)에 의해, 반도체 장치(10)는 안정적으로 지지될 수 있다. 또한 반도체 장치(10)의 제조 시에 있어서도, 2 이상의 제 2 외부 접속 단자(34)에 의해 제 2 도체판(14)은 안정적으로 지지된다.
다음으로, 도 8을 참조하여, 복수의 제 3 외부 접속 단자(36)와 관련되는 구성에 대해서 설명한다. 상기 서술한 바와 같이, 복수의 제 3 외부 접속 단자(36)는, 복수의 반도체 소자(22,24,26)의 신호 패드(22c,24c,26c)에 접속되어 있다. 여기에서, 본 실시예에서는, 각각의 반도체 소자(22,24,26)가, 다섯개의 신호 패드(22c,24c,26c)를 가지고 있다. 제 1 반도체 소자(22)의 다섯개의 신호 패드(22c)에는, 제 1 온도 센스 패드(K), 제 2 온도 센스 패드(A), 게이트 구동 패드(G), 전류 센스 패드(SE) 및 켈빈 이미터 패드(KE)가 포함된다. 제 1 온도 센스 패드(K) 및 제 2 온도 센스 패드(A)는, 제 1 반도체 소자(22) 내의 온도 센서(예를 들면 다이오드)에 접속되어 있다. 게이트 구동 패드(G)는, 제 1 반도체 소자(22) 내의 IGBT 구조의 게이트에 접속되어 있다. 전류 센스 패드(SE)는, 제 1 반도체 소자(22)에 흐르는 전류에 비례하는 미소한 전류를 출력한다. 그리고, 켈빈 이미터 패드(KE)는, 제 1 반도체 소자(22) 내의 IGBT 구조의 이미터에 접속되어 있다. 마찬가지로, 제 2 반도체 소자(24)의 다섯개의 신호 패드(24c) 및 제 3 반도체 소자(26)의 다섯개의 신호 패드(26c)에도, 제 1 온도 센스 패드(K), 제 2 온도 센스 패드(A), 게이트 구동 패드(G), 전류 센스 패드(SE) 및 켈빈 이미터 패드(KE)가 포함된다.
상기로부터 이해되는 바와 같이, 본 실시예의 반도체 장치(10)에서는, 합계 15개의 신호 패드(22c,24c,26c)가 존재한다. 그에 비하여, 복수의 제 3 외부 접속 단자(36)의 수는 11이며, 신호 패드(22c,24c,26c)의 수보다도 적다. 이는, 제 1 반도체 소자(22)의 제 1 온도 센스 패드(K) 및 제 2 온도 센스 패드(A)와, 제 3 반도체 소자(26)의 제 1 온도 센스 패드(K) 및 제 2 온도 센스 패드(A)에는, 복수의 제 3 외부 접속 단자(36)가 접속되어 있지 않기 때문이다. 반도체 장치(10)에서는, 양측에 위치하는 제 1 반도체 소자(22) 및 제 3 반도체 소자(26)보다도, 중앙에 위치하는 제 2 반도체 소자(24)쪽이, 고온이 되기 쉽다. 그로부터, 제 2 반도체 소자(24)의 온도를 감시해 두면, 제 1 반도체 소자(22) 및 제 3 반도체 소자(26)가 과열되는 것도 피할 수 있다. 이 관점에 의거하여, 반도체 장치(10)에서는, 제 1 반도체 소자(22)의 제 1 온도 센스 패드(K) 및 제 2 온도 센스 패드(A)와, 제 3 반도체 소자(26)의 제 1 온도 센스 패드(K) 및 제 2 온도 센스 패드(A)에 관하여, 제 3 외부 접속 단자(36)의 접속이 생략되어 있다. 이에 의해, 복수의 제 3 외부 접속 단자(36)의 수가 삭감되어 있다. 복수의 제 3 외부 접속 단자(36)의 수가 삭감됨으로써, 예를 들면, 복수의 제 3 외부 접속 단자(36)에 접속되는 외부 커넥터의 수를 삭감할 수 있다. 일례이지만, 본 실시예의 반도체 장치(10)에서는, 11개의 제 3 외부 접속 단자(36)가, 두개의 외부 커넥터에 접속되는 것이 상정되어 있으며, 5개의 그룹과 6개의 그룹으로 나눠서 배열되어 있다.
다음으로, 도 9-도 12을 참조하여, 반도체 장치(10)의 제조방법의 일례에 대해서 설명한다. 우선, 도 9에 나타내는 바와 같이, 제 1 리플로우 공정을 실시한다. 이 공정에서는, 복수의 반도체 소자(22,24,26), 복수의 도체 스페이서(18) 및 리드 프레임(19)을 준비한다. 리드 프레임(19)에는, 제 2 도체판(14), 제 1 외부 접속 단자(32), 두개의 제 2 외부 접속 단자(34) 및 복수의 제 3 외부 접속 단자(36)가 일체로 마련되어 있다. 이어서, 리드 프레임(19)의 제 2 도체판(14) 상에, 복수의 반도체 소자(22,24,26) 및 복수의 도체 스페이서(18)를 납땜한다. 이 때, 복수의 반도체 소자(22,24,26)는, 각각 제 2 도체판(14) 상에 납땜되며, 각각의 반도체 소자(22,24,26) 상에 하나의 도체 스페이서(18)가 납땜된다.
이어서, 도 10에 나타내는 바와 같이, 제 2 리플로우 공정을 실시한다. 이 공정에서는, 제 1 도체판(12)을 준비하고, 복수의 도체 스페이서(18) 상에 제 1 도체판(12)을 납땜한다. 이어서, 도 11에 나타내는 바와 같이, 봉지 공정을 실시한다. 이 공정에서는, 복수의 반도체 소자(22,24,26)를, 예를 들면 봉지 수지에 의해 봉지함으로써, 봉지체(16)를 형성한다. 이 단계에서는, 제 1 도체판(12) 및 제 2 도체판(14)이, 봉지체(16)에 의해 덮어져도 된다. 또한, 봉지 공정에 앞서, 리드 프레임(19)에 프라이머를 도포하는 공정이 실시되어도 된다. 마지막으로, 도 12에 나타내는 바와 같이, 리드 프레임(19)의 불필요 부분을 절제(切除)하는 것과 함께, 봉지체(16)의 표면을 절삭 또는 연삭함으로써, 제 1 도체판(12) 및 제 2 도체판(14)이 봉지체(16)의 표면에 노출된다. 이에 의해, 반도체 장치(10)가 완성된다.
이상과 같이, 본 명세서에서 개시하는 기술에서는, 제 1 도체판(12)에 구멍(40)을 형성함으로써, 제 1 도체판(12)에 접속된 제 1 외부 접속 단자(32)와, 각각의 반도체 소자(22,24,26)의 사이의 전기 저항의 불균등을 개선한다. 이 구멍(40)을 이용한 기술은, 제 2 도체판(14)에도 마찬가지로 채용할 수 있다. 또는, 반도체 장치(10)가 제 2 도체판(14)을 구비하지 않는 경우에도, 마찬가지로 채용할 수 있다. 게다가, 다른 구성예로서는, 구멍(40) 대신에, 제 1 도체판(12) 및/또는 제 2 도체판(14)에 슬릿을 형성하여도 된다. 이 경우에도, 복수의 반도체 소자(22,24,26)의 사이에서, 전류(C22,C24,C26)의 경로 길이의 균등화를 도모할 수 있다. 또는, 제 1 외부 접속 단자(32)와, 각각의 반도체 소자(22,24,26)의 사이의 거리에 따라, 각각의 반도체 소자(22,24,26)의 전류(C22,C24,C26)가 경과하는 경로의 단면적을 변화시켜도 된다. 이와 같은 구성에 의해서도, 제 1 외부 접속 단자(32)와 각각의 반도체 소자(22,24,26)의 사이의 전기 저항의 불균등을 개선할 수 있다.
상기 서술한 실시예에서는, 반도체 장치(10)가 두개의 제 2 외부 접속 단자(34)를 구비하고 있지만, 제 2 외부 접속 단자(34)의 수는 특별하게 한정되지 않는다. 상기 서술한 바와 같이, 반도체 장치(10)는, 단일의 제 2 외부 접속 단자(34)만을 가져도 되고, 3 이상의 제 2 외부 접속 단자(34)를 가져도 된다. 또한, 제 2 외부 접속 단자(34)는, 봉지체(16)에 대해서 제 1 외부 접속 단자(32)와 같은 측에 위치하여도 되며, 제 1 외부 접속 단자(32)와는 다른 측에 위치하여도 된다.
도 14, 도 15는, 단일의 제 2 외부 접속 단자(34)를 가지는 반도체 장치(10a,10b)를 나타낸다. 도 14에 나타내는 반도체 장치(10a)에서는, 상기 서술한 반도체 장치(10)의 두개의 제 2 외부 접속 단자(34)의 중, 일방의 제 2 외부 접속 단자(34)가 생략되어 있다. 도 15에 나타내는 반도체 장치(10b)에서는, 상기 서술한 반도체 장치(10)의 두개의 제 2 외부 접속 단자(34)의 중, 타방의 제 2 외부 접속 단자(34)가 생략되어 있다.
본 명세서에서 개시하는 반도체 장치(10,10a,10b)는, 상기 서술한 바와 같이, 컨버터나 인버터와 같은 전력 변환 회로에 채용할 수 있다. 이 경우, 도 16에 나타내는 바와 같이, 두개의 반도체 장치(10,10a,10b)를 직렬로 접속함으로써, 컨버터나 인버터에 있어서의 상하의 아암을 구성할 수 있다. 두개의 반도체 장치(10,10a,10b)의 각각에는, 본 명세서에서 개시하는 3종류의 반도체 장치(10,10a,10b)의 어느 것을 채용하여도 된다.
도 17-도 20은, 두개 반도체 장치(10,10a,10b)가 직렬로 접속된, 몇 가지 형태를 나타낸다. 도 17에 나타내는 형태에서는, 도 14에 나타낸 반도체 장치(10a)와, 도 15에 나타낸 반도체 장치(10b)가, 직렬로 접속되어 있다. 두개의 반도체 장치(10a,10b)는, 대향하도록 배치되어 있으며, 도 17에서는 도시되지 않지만, 일방의(앞쪽의) 반도체 장치(10a)의 제 2 도체판(14)과, 타방의(안쪽의) 반도체 장치(10b)의 제 1 도체판(12)이 마주 보고 있다. 일방의 반도체 장치(10a)의 제 2 외부 접속 단자(34)는, 버스 바(11)를 개재하여, 타방의 반도체 장치(10b)의 제 1 외부 접속 단자(32)에 접속되어 있다. 또한, 도 17-도 20에 있어서의 부호 P, O, N은, 각각 도 16에 있어서의 부호 P, O, N과 각각 대응된다.
도 18에 나타내는 형태에 있어서도, 도 14에 나타낸 반도체 장치(10a)와, 도 15에 나타낸 반도체 장치(10b)가, 직렬로 접속되어 있다. 단, 도 17에 나타낸 형태와 비교하여, 두개의 반도체 장치(10a,10b)의 위치가 교체되어 있으며, 도 18에서는 도시되지 않지만, 일방의(안쪽의) 반도체 장치(10a)의 제 1 도체판(12)과, 타방의(앞쪽의) 반도체 장치(10b)의 제 2 도체판(14)이 마주 보고 있다. 일방의 반도체 장치(10a)의 제 2 외부 접속 단자(34)는, 버스 바(11)를 개재하여, 타방의 반도체 장치(10b)의 제 1 외부 접속 단자(32)에 접속되어 있다.
도 19에 나타내는 형태에서는, 도 14에 나타낸 반도체 장치(10a)의 두개가, 직렬로 접속되어 있다. 두개의 반도체 장치(10a)는, 대향하도록 배치되어 있으며, 도 19에서는 도시되지 않지만, 일방의(앞쪽의) 반도체 장치(10a)의 제 1 도체판(12)과, 타방의(안쪽의) 반도체 장치(10a)의 제 1 도체판(12)이 마주 보고 있다. 즉, 두개의 반도체 장치(10a)는, 서로 반전된 자세로 되어 있다. 일방의 반도체 장치(10a)의 제 1 외부 접속 단자(32)는, 버스 바(11)를 개재하여, 타방의 반도체 장치(10a)의 제 2 외부 접속 단자(34)에 접속되어 있다.
도 20에 나타내는 형태에 있어서도, 도 14에 나타낸 반도체 장치(10a)의 두개가, 직렬로 접속되어 있다. 단, 도 19에 나타낸 형태와 비교하여, 각각의 반도체 장치(10a)의 방향이 반전되어 있으며, 도 20에서는 도시되지 않지만, 일방의 반도체 장치(10a)의 제 2 도체판(14)과, 타방의 반도체 장치(10a)의 제 2 도체판(14)이 마주 보고 있다. 일방의 반도체 장치(10a)의 제 1 외부 접속 단자(32)는, 버스 바(11)를 개재하여, 타방의 반도체 장치(10a)의 제 2 외부 접속 단자(34)에 접속되어 있다. 또한, 2 이상의 반도체 장치(10,10a,10b)를 접속하는 형태는, 도 17-도 20에 나타낸 형태로 한정되는 것은 아니다.
본 명세서에서 개시된 기술에 의하면, 반도체 장치는, 제 1 도체판과, 제 1 도체판 상에 배치된 복수의 반도체 소자와, 제 1 도체판에 접속되어 있는 제 1 외부 접속 단자를 구비할 수 있다. 이 경우, 복수의 반도체 소자는, 제 1 반도체 소자, 제 2 반도체 소자 및 제 3 반도체 소자를 포함할 수 있다. 그리고, 제 1 도체판에는, 적어도 하나의 구멍을 마련할 수 있으며, 그에 의하여, 제 1 반도체 소자, 제 2 반도체 소자 및 제 3 반도체 소자의 각각에 흐르는 전류를 균일화할 수 있다. 여기에서 말하는 균일화란, 구멍이 존재하지 않을 경우와 비교하여, 전류의 차이가 저감되는 것을 의미한다.
다음으로, 도 21-도 25를 참조하여, 실시예 2의 반도체 장치(110)에 대해서 설명한다. 이 반도체 장치(110)에서는, 제 1 도체판(112)과 제 2 도체판(114)에 절연 기판이 채용되어 있으며, 이 점에 있어서 상기 서술한 반도체 장치(10,10a,10b)와 상이하다. 둘째로, 제 3 외부 접속 단자(36)의 수도 변경되어 있으며, 상세하게는, 제 3 외부 접속 단자(36)의 수는, 복수의 반도체 소자(22,24,26)의 신호 패드(22c,24c,26c)의 수와 같다. 셋째로, 각각의 반도체 소자(22,24,26)는, 도체 스페이서(18)를 개재하지 않고, 제 1 도체판(112)에 접합되어 있다. 다른 구성에 대해서는, 상기 서술한 반도체 장치(10,10a,10b)와 동일 또는 대응하고 있다. 상기 서술한 반도체 장치(10,10a,10b)와 동일 또는 대응하는 구성에 대해서는, 동일한 부호를 붙임으로써, 중복되는 설명은 생략한다.
도 21-도 25에 나타내는 바와 같이, 제 1 도체판(112)은, 내측 도체층(112a)과 절연층(112b)과 외측 도체층(112c)을 가진다. 절연층(112b)은, 내측 도체층(112a)과 외측 도체층(112c)의 사이에 위치하고 있다. 일례이지만, 내측 도체층(112a) 및 외측 도체층(112c)의 각각은, 구리 또는 알루미늄 등의 금속층이어도 되며, 절연층(112b)은 세라믹 기판이어도 된다. 이와 같은 제 1 도체판(112)에는, 예를 들면 DBC(Direct Bonded Copper) 또는 DBA(Direct Bonded Aluminum)를 채용할 수 있다.
내측 도체층(112a)에는, 봉지체(16)의 내부에 있어서, 복수의 반도체 소자(22,24,26)의 상면 전극(22a,24a,26a)이 접합되어 있다. 또한, 내측 도체층(112a)에는, 제 1 외부 접속 단자(32)도 접합되어 있다. 이에 의해, 제 1 외부 접속 단자(32)는, 내측 도체층(112a)을 개재하여, 반도체 소자(22,24,26)에 전기적으로 접속되어 있다. 그리고, 내측 도체층(112a)에는, 각각의 반도체 소자(22,24,26)에 흐르는 전류를 균일화하기 위한 구멍(40)이 형성되어 있다. 구멍(40)의 기능에 대해서는, 상기 서술한 반도체 장치(10)와 마찬가지이다. 즉, 구멍(40)은, 제 2 반도체 소자(24)와 제 1 외부 접속 단자(32)의 사이를 흐르는 전류를 우회시켜, 그에 의하여, 제 1 외부 접속 단자(32)로부터의 거리가 다른 복수의 반도체 소자(22,24,26)에 흐르는 전류를 균일화한다. 구멍(40)의 구체적인 구성(예를 들면 위치, 크기, 형상)에 관해서도, 상기 서술한 반도체 장치(10)와 마찬가지로, 적절히 설계할 수 있다.
또한, 제 1 도체판(112)의 내측 도체층(112a)는, 메인 부분(X)과, 복수의 신호 라인 부분(Y)을 가진다. 메인 부분(X)에는, 복수의 반도체 소자(22,24,26)와 제 1 외부 접속 단자(32)가 접합되어 있으며, 또한, 구멍(40)이 마련되어 있다. 복수의 신호 라인 부분(Y)은, 메인 부분(X)로부터 이간(절연)되어 마련되어 있으며, 복수의 신호 패드(22c,24c,26c)를, 복수의 제 3 외부 접속 단자(36)에 각각 접속한다. 이와 같이, 제 1 도체판(112)이 절연 기판이면, 내측 도체층(112a)의 프로파일을 자유롭게 설계할 수 있어, 반도체 장치(110)의 내부 구조를 간소하게 할 수 있다.
제 1 도체판(112)의 구멍(40)은, 내측 도체층(112a)에만 마련되어 있으며, 절연층(112b)에 의해 획정된 바닥면을 가진다. 이와 같은 구성에 의하면, 제 1 도체판(112)의 강성이, 구멍(40)의 존재에 의해 저하되는 것을 피할 수 있다. 또한 내측 도체층(112a)과 외측 도체층(112c)이 의도하지 않게 도통하는 것도 회피할 수 있다. 또한, 외측 도체층(112c)은, 봉지체(16)의 표면에 노출되어 있으며, 예를 들면 외부의 냉각기에 인접하여 배치된다.
제 2 도체판(114)은, 내측 도체층(114a)과 절연층(114b)과 외측 도체층(114c)을 가진다. 절연층(114b)은, 내측 도체층(114a)과 외측 도체층(114c)의 사이에 위치하고 있다. 제 2 도체판(114)의 내측 도체층(114a)은, 제 1 도체판(112)의 내측 도체층(112a)에 대향하고 있다. 일례이지만, 내측 도체층(114a) 및 외측 도체층(114c)의 각각은, 구리 또는 알루미늄 등의 금속층이어도 되며, 절연층(114b)은 세라믹 기판이어도 된다. 이와 같은 제 2 도체판(114)에는, 예를 들면 DBC 또는 DBA를 채용할 수 있다.
내측 도체층(114a)에는, 봉지체(16)의 내부에 있어서, 복수의 반도체 소자(22,24,26)의 하면 전극(22b,24b,26b)이 접합되어 있다. 또한, 내측 도체층(114a)에는, 두개의 제 2 외부 접속 단자(34)도 접합되어 있다. 이에 의해, 두개의 제 2 외부 접속 단자(34)는, 내측 도체층(114a)를 개재하여, 반도체 소자(22,24,26)에 전기적으로 접속되어 있다. 한편, 외측 도체층(114c)은, 봉지체(16)의 표면에 노출되어 있으며, 예를 들면 외부의 냉각기에 인접하여 배치된다.
이상과 같이, 반도체 장치(110)에서는, 제 1 도체판(112)과 제 2 도체판(114)에, 절연 기판이 채용되어 있다. 이와 같은 구성에 의하면, 내측 도체층(112a,114a)을 자유롭게 프로파일로 형성할 수 있으며, 예를 들면, 제 1 도체판(112)의 내측 도체층(112a)과 제 2 도체판(114)의 내측 도체층(114a)을 넓은 면적에서 대향하게 할 수 있다. 제 1 도체판(112)의 내측 도체층(112a)과 제 2 도체판(114)의 내측 도체층(114a)에는, 서로 역방향의 전류가 흐르는 것으로부터, 그들의 내측 도체층(112a,114a)이 넓은 면적에서 대향하고 있으면, 반도체 장치(110)의 임피던스를 유의하게 저하시킬 수 있다. 이에 의해, 예를 들어 반도체 소자(22,24,26)의 스위칭 시에 생기는 서지 전압을 억제할 수 있다.

Claims (30)

  1. 제 1 도체판과,
    상기 제 1 도체판 상에 배치된 복수의 반도체 소자와,
    상기 제 1 도체판에 접속되어 있는 제 1 외부 접속 단자를 구비하며,
    상기 복수의 반도체 소자는, 제 1 반도체 소자, 제 2 반도체 소자 및 제 3 반도체 소자를 포함하고,
    상기 제 2 반도체 소자는, 상기 제 1 반도체 소자와 상기 제 3 반도체 소자의 사이에 배치되어 있으며,
    상기 제 1 도체판에 있어서 상기 제 1 외부 접속 단자가 접속되어 있는 범위는, 상기 제 1 반도체 소자, 상기 제 2 반도체 소자 및 상기 제 3 반도체 소자 중에서, 상기 제 2 반도체 소자에 가장 근접하고 있으며,
    상기 제 1 도체판에는, 상기 제 1 외부 접속 단자가 접속되어 있는 범위와, 상기 제 2 반도체 소자가 접속되어 있는 범위의 사이에, 구멍이 마련되어 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 구멍은, 상기 제 1 외부 접속 단자와 상기 제 2 반도체 소자의 사이를 흐르는 전류의 적어도 일부가, 상기 구멍을 우회하도록 형성되어 있는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 구멍은, 상기 제 1 외부 접속 단자와 상기 제 2 반도체 소자의 사이를 흐르는 전류의 전체가, 상기 구멍을 우회하도록 형성되어 있는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 소자, 상기 제 2 반도체 소자 및 상기 제 3 반도체 소자는, 상기 제 1 도체판에 수직한 평면을 대칭면으로서 실질적으로 좌우 대칭으로 배열되어 있는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 외부 접속 단자는, 상기 대칭면과 교차하는 범위에 있어서, 상기 제 1 도체판에 접속되어 있는, 반도체 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 구멍은, 상기 대칭면에 관하여 좌우 대칭의 개구 형상을 가지는 반도체 장치.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 구멍은, 긴 구멍형상을 가지며, 상기 긴 구멍형상의 길이축은 상기 대칭면에 수직한, 반도체 장치.
  8. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 대칭면에 수직한 방향에 관하여, 상기 구멍의 치수는, 상기 제 2 반도체 소자의 치수보다도 큰, 반도체 장치.
  9. 제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 대칭면에 수직한 방향에 관하여, 상기 구멍의 치수는, 상기 제 1 반도체 소자와 상기 제 3 반도체 소자의 사이의 중심간 거리보다도 작은, 반도체 장치.
  10. 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 도체판에 있어서 상기 제 1 외부 접속 단자가 접속되어 있는 상기 범위는, 상기 대칭면에 대해서 좌우 대칭인, 반도체 장치.
  11. 제 4 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 대칭면에 수직한 방향에 관하여, 상기 구멍의 치수는, 상기 제 1 도체판에 있어서 상기 제 1 외부 접속 단자가 접속되어 있는 상기 범위의 치수보다도 큰, 반도체 장치.
  12. 제 4 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 도체판은, 상기 제 1 외부 접속 단자가 접속되어 있는 상기 범위로부터, 상기 복수의 반도체 소자가 접속되어 있는 범위를 향하여, 상기 대칭면에 수직한 방향의 치수가 확대되는 확대 부분을 가지며,
    상기 구멍의 적어도 일부는, 상기 확대 부분에 위치하고 있는, 반도체 장치.
  13. 제 4 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 소자, 상기 제 2 반도체 소자 및 상기 제 3 반도체 소자는, 상기 대칭면에 수직한 방향을 따라 직선적으로 배열되어 있는, 반도체 장치.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 1 도체판은, 내측 도체층과, 외측 도체층과, 상기 내측 도체층 및 상기 외측 도체층의 사이에 위치하는 절연층을 가지는 절연 기판이며,
    상기 제 1 외부 접속 단자는, 상기 내측 도체층을 개재하여, 상기 복수의 반도체 소자에 전기적으로 접속되어 있으며,
    상기 구멍은, 상기 내측 도체층에 마련되어 있는, 반도체 장치.
  15. 제 14 항에 있어서,
    상기 구멍은, 상기 내측 도체층에만 마련되어 있으며, 상기 절연층에 의해 획정된 바닥면을 가지는 반도체 장치.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 내측 도체층 및 상기 외측 도체층의 각각은 금속층이며,
    상기 절연층은 세라믹 기판인, 반도체 장치.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 절연 기판은, DBC(Direct Bonded Copper) 기판인, 반도체 장치.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 도체판에 대향하고 있는 것과 함께, 상기 복수의 반도체 소자의 각각에 접속된 제 2 도체판을 더 구비하는, 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 2 도체판에 접속되어 있는 적어도 하나의 제 2 외부 접속 단자를 더 구비하는, 반도체 장치.
  20. 제 19 항에 있어서,
    상기 적어도 하나의 제 2 외부 접속 단자는, 두개의 제 2 외부 접속 단자를 포함하는, 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제 1 반도체 소자, 상기 제 2 반도체 소자 및 상기 제 3 반도체 소자는, 상기 제 1 도체판에 수직한 평면을 대칭면으로서 실질적으로 좌우 대칭으로 배열되어 있으며,
    상기 두개의 제 2 외부 접속 단자의 일방은, 상기 대칭면의 일방측에 있어서, 상기 제 2 도체판에 접속되어 있으며,
    상기 두개의 제 2 외부 접속 단자의 타방은, 상기 대칭면의 타방측에 있어서, 상기 제 2 도체판에 접속되어 있는, 반도체 장치.
  22. 제 21 항에 있어서,
    상기 두개의 제 2 외부 접속 단자는, 상기 대칭면에 대해서 실질적으로 좌우 대칭으로 마련되어 있는, 반도체 장치.
  23. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 제 1 도체판 및 상기 제 2 도체판에 수직한 방향으로부터 평면에서 보았을 때에, 상기 제 2 도체판의 면적은, 상기 제 1 도체판의 면적보다도 큰, 반도체 장치.
  24. 제 19 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 제 1 도체판 및 상기 제 2 도체판에 대해서 수직한 방향으로부터 평면에서 보았을 때에, 상기 제 1 도체판은, 상기 제 1 외부 접속 단자가 접속되어 있는 범위로부터, 상기 복수의 반도체 소자가 접속되어 있는 범위를 향하여, 그 폭이 확대되는 확대 부분을 가지는 반도체 장치.
  25. 제 24 항에 있어서,
    상기 제 1 도체판의 상기 확대 부분에 있어서의 두께 치수는, 상기 제 1 도체판의 상기 복수의 반도체 소자가 접속되어 있는 범위에 있어서의 두께 치수보다도 작으며, 상기 확대 부분이 봉지체에 의해 덮여 있는, 반도체 장치.
  26. 제 24 항 또는 제 25 항에 있어서,
    상기 확대 부분은 한 쌍의 옆쪽 가장자리를 가지며, 상기 한 쌍의 옆쪽 가장자리의 각각은, 상기 복수의 반도체 소자측에 위치하는 기단으로부터, 상기 제 1 외부 접속 단자측에 위치하는 선단까지 연장되어 있으며,
    상기 확대 부분의 상기 옆쪽 가장자리의 상기 기단은, 제 2 외부 접속 단자의 상기 제 1 외부 접속 단자측에 위치하는 옆쪽 가장자리보다도, 상기 제 1 외부 접속 단자로부터 보아서 먼 측에 위치하는, 반도체 장치.
  27. 제 24 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 확대 부분의 적어도 일부는, 상기 제 2 외부 접속 단자에 대향하고 있는, 반도체 장치.
  28. 제 18 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 소자, 상기 제 2 반도체 소자 및 상기 제 3 반도체 소자의 각각은, 이미터 및 컬렉터를 가지는 IGBT를 포함하고 있으며,
    상기 이미터는, 상기 제 1 도체판에 전기적으로 접속되어 있고, 상기 컬렉터는, 상기 제 2 도체판에 전기적으로 접속되어 있는, 반도체 장치.
  29. 제 18 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제 2 도체판은, 내측 도체층과, 외측 도체층과, 상기 내측 도체층 및 상기 외측 도체층의 사이에 위치하는 절연층을 가지는 절연 기판이며,
    상기 제 2 외부 접속 단자는, 상기 제 2 도체판의 상기 내측 도체층을 개재하여, 상기 복수의 반도체 소자에 전기적으로 접속되어 있는, 반도체 장치.
  30. 제 1 도체판과,
    상기 제 1 도체판 상에 배치된 복수의 반도체 소자와,
    상기 제 1 도체판에 접속되어 있는 제 1 외부 접속 단자를 구비하며,
    상기 복수의 반도체 소자는, 제 1 반도체 소자, 제 2 반도체 소자 및 제 3 반도체 소자를 포함하고,
    상기 제 1 도체판에는, 상기 제 1 반도체 소자, 상기 제 2 반도체 소자 및 상기 제 3 반도체 소자의 각각에 흐르는 전류를 균일화하는 구멍이 마련되어 있는, 반도체 장치.
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