WO2020184050A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2020184050A1
WO2020184050A1 PCT/JP2020/005568 JP2020005568W WO2020184050A1 WO 2020184050 A1 WO2020184050 A1 WO 2020184050A1 JP 2020005568 W JP2020005568 W JP 2020005568W WO 2020184050 A1 WO2020184050 A1 WO 2020184050A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
main
terminal
main terminal
semiconductor element
Prior art date
Application number
PCT/JP2020/005568
Other languages
English (en)
French (fr)
Inventor
晋 山田
翔一朗 大前
拓生 長瀬
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Priority to CN202080018042.1A priority Critical patent/CN113508461B/zh
Priority to DE112020001191.7T priority patent/DE112020001191T5/de
Publication of WO2020184050A1 publication Critical patent/WO2020184050A1/ja
Priority to US17/469,017 priority patent/US11887905B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • the semiconductor device 20 is bonded to a sealing resin body 30, a semiconductor element 40, a substrate 50, a terminal 60, and a lead frame 70 including a main terminal 71 and a signal terminal 73. It includes a member 80.
  • FIG. 3 is a plan view of FIG. 2 as viewed from the A direction.
  • FIG. 4 is a plan view of FIG. 2 as viewed from the B direction, and the sealing resin body 30 is shown by a chain line for convenience.
  • the substrate 50 is arranged so as to sandwich the semiconductor element 40 in the Z direction.
  • the substrate 50 functions as a wiring that electrically connects the semiconductor element 40 and the main terminal 71.
  • the board 50 constitutes the main circuit of the inverter 5. Therefore, the substrate 50 may be referred to as a wiring board or a circuit board.
  • the substrate 50 contains at least a metal material and functions to dissipate heat generated by the semiconductor element 40. Therefore, the substrate 50 may be referred to as a heat sink or a heat radiating substrate.
  • each of the substrates 50C and 50E is sealed by the sealing resin body 30.
  • the heat dissipation surface 501C of the substrate 50C is exposed from the sealing resin body 30.
  • the heat dissipation surface 501C is substantially flush with the surface 300.
  • the portion of the surface of the substrate 50C excluding the connection portion with the collector electrode 41C, the heat dissipation surface 501C, and the connection portion with the corresponding main terminal 71C is covered with the sealing resin body 30.
  • the heat radiating surface 501E of the substrate 50E is exposed from the sealing resin body 30.
  • the heat radiating surface 501E is substantially flush with the back surface 301.
  • the portion of the surface of the substrate 50E excluding the connection portion with the terminal 60, the heat dissipation surface 501E, and the connection portion with the corresponding main terminal 71E is covered with the sealing resin body 30.
  • the metal body 50y of the substrate 50C has a main portion 50y1 and a land 50y2.
  • the main portion 50y1 occupies most of the metal body 50y.
  • the collector electrode 41C is connected to the main portion 50y1.
  • the land 50y2 is provided corresponding to the suspension lead 75 described later.
  • the main portion 50y1 and the land 50y2 are electrically separated.
  • Lands 50y2 are provided at two of the four corners of the metal body 50y having a substantially rectangular shape on the signal terminal 73 side. Most of the main portion 50y1 is provided on the facing portion 51C, and a part is provided on the non-opposing portion 52C.
  • the land 50y2 is provided on the non-opposing portion 52C.
  • the lead frame 70 has a main terminal 71 and a signal terminal 73 as external connection terminals.
  • the lead frame 70 is configured as a separate member from the substrate 50.
  • the lead frame 70 is formed by processing a metal plate made of Cu or the like by a press or the like.
  • the main terminal 71 is an external connection terminal through which the main current flows.
  • the lead frame 70 is provided with a plurality of main terminals 71.
  • the main terminal 71 is electrically connected to the corresponding main electrode of the semiconductor element 40.
  • the semiconductor device 20 has a main terminal 71C electrically connected to the collector electrode 41C and a main terminal 71E electrically connected to the emitter electrode 41E as the main terminal 71.
  • the main terminal 71C corresponds to the first main terminal, and the main terminal 71E corresponds to the second main terminal.
  • the main terminal 71C is sometimes referred to as a collector terminal.
  • the main terminal 71E is sometimes referred to as an emitter terminal.
  • the main terminal 71 is connected to the corresponding board 50.
  • the connection portion with the substrate 50 is sealed by the sealing resin body 30.
  • Each of the main terminals 71 extends from the connection portion with the substrate 50 in the Y direction and in the direction away from the semiconductor element 40. All the main terminals 71 project outward from the side surface 302 of the sealing resin body 30.
  • the main terminal 71C has a substantially constant width and extends in the Y direction in a plan view from the Z direction.
  • the main terminal 71E also has a substantially constant width and extends in the Y direction in a plan view from the Z direction.
  • the widths of the main terminals 71C and 71E are substantially equal.
  • the main terminal 71C extends substantially parallel to the current paths of the main terminal 71E and the substrate 50E.
  • the main terminal 71E has a connection portion 710E and an extension portion 711E.
  • the connection portion 710E is a connection portion of the main terminal 71E to the substrate 50E.
  • the connecting portion 710E is also directly joined to the substrate 50E without using the joining member 80.
  • the extension portion 711E is a portion extending from the connection portion 710E.
  • the extension portion 711E is integrally connected to the connection portion 710E.
  • the main terminal 71E is directly connected to the metal body 50y of the substrate 50E by ultrasonic bonding.
  • the connecting portion 710E of the main terminal 71E is connected to the non-opposing portion 52E of the substrate 50E.
  • the extension portion 711E extends in the direction away from the semiconductor element 40 in the Y direction.
  • the extension portion 711E also has a bent portion.
  • the extension portion 711E protrudes from the sealing resin body 30 at a position closer to the mounting surface 500E than the connection portion 710E in the Z direction.
  • the main terminal 71E has a crank shape in the YZ plane.
  • the main terminals 71C and 71E are arranged alternately in the arrangement direction. Alternate means that the main terminals 71C and the main terminals 71E are adjacent to each other in the arrangement direction.
  • the main terminals 71C and 71E do not face each other on the plate surfaces, but the side surfaces 712C and 712E face each other.
  • the lead frame 70 has a plurality of sets of facing side surfaces 712C and 712E. At least a part of the side surfaces 712C and 712E may face each other in the plate thickness direction of the main terminal 71. For example, it may be provided so as to be offset in the plate thickness direction.
  • one of the side surfaces 712C and 712E facing each other is arranged to face the other one over the entire area in the thickness direction.
  • the minimum alternating configuration is a configuration that includes a total of three main terminals 71.
  • the main terminals 71C, the main terminals 71E, and the main terminals 71C are arranged in the arrangement direction. Two sets of side surfaces 712C and 712E facing each other are formed.
  • the lead frame 70 has four main terminals 71C and five main terminals 71E.
  • the plurality of main terminals 71C have substantially the same structure as each other.
  • the plurality of main terminals 71E have substantially the same structure as each other.
  • the main terminals 71C and 71E are arranged alternately in the X direction.
  • the main terminals 71E are arranged at both ends in the arrangement direction.
  • the main terminals 71C and 71E are arranged at substantially the same positions in the Z direction on the protruding tip side of the main terminal 71E from the bent portion.
  • the side surfaces 712C and 712E face each other.
  • the lead frame 70 has eight pairs of side surfaces 712C and 712E facing each other. The facing distance between the 712C and 712E, in other words, the pitch with the main terminals 71C and 71E is almost constant.
  • the signal terminal 73 is electrically connected to the pad 42 of the corresponding semiconductor element 40.
  • the lead frame 70 has a plurality of signal terminals 73.
  • the signal terminal 73 is connected to the pad 42 inside the sealing resin body 30.
  • the five signal terminals 73 connected to the pads 42 extend in the Y direction and away from the semiconductor element 40, respectively.
  • the signal terminals 73 are arranged side by side in the X direction. All signal terminals 73 project outward from the side surface 303 of the sealing resin body 30.
  • the signal terminal 73 is connected to the pad 42 via the joining member 80.
  • the joining member 80 described above a conductive paste containing solder, Ag, or the like can be used.
  • solder is used as the joining member 80.
  • the semiconductor element 40, a part of each of the substrate 50, a part of each of the terminal 60 and the main terminal 71, and a part of each of the signal terminals 73 are formed by the sealing resin body 30. , Is integrally sealed. That is, the elements constituting one arm are sealed.
  • Such a semiconductor device 20 is sometimes referred to as a 1in1 package.
  • the heat dissipation surface 501C of the substrate 50C is substantially flush with one surface 300 of the sealing resin body 30.
  • the heat radiating surface 501E of the substrate 50E is substantially flush with the back surface 301 of the sealing resin body 30.
  • the semiconductor device 20 has a double-sided heat dissipation structure in which both the heat dissipation surfaces 501C and 501E are exposed from the sealing resin body 30.
  • Such a semiconductor device 20 can be formed, for example, by cutting a substrate 50 together with a sealing resin body 30.
  • the sealing resin body 30 may be molded with the heat radiating surfaces 501C and 501E in contact with the cavity wall surface of the mold for molding the sealing resin body 30.
  • the substrate 50E is arranged on the terminal 60.
  • the substrate 50E and the terminal 60 are connected via the joining member 80.
  • solder When solder is used, the substrate 50E and the terminal 60 are connected by performing reflow.
  • the main terminal 71E is connected to the board 50E.
  • the connection portion 710E of the main terminal 71E is directly bonded to the mounting surface 500E on the non-opposing portion 52E of the substrate 50C by ultrasonic bonding. Since the boards 50C and 50E are arranged so as to be offset in the Y direction, the main terminal 71E can be directly joined to the mounting surface 500E of the board 50E.
  • the substrate 50E may be arranged so as to come into contact with the heat radiating surface 501E on a pedestal (not shown), and the main terminal 71E may be connected in this arranged state.
  • the substrate 50E may be arranged vertically below the substrate 50C, and the main terminal 71E may be connected.
  • the sealing resin body 30 is molded. Then, the semiconductor device 20 can be obtained by cutting an unnecessary portion of the lead frame 70 such as a tie bar.
  • FIG. 9 is a diagram showing the relationship between the total number of main terminals 71, the inductance, and the terminal temperature.
  • FIG. 9 shows simulation results such as magnetic field analysis. At that time, the width of the entire main terminal (width W1 shown in FIG. 4) was kept constant.
  • the inductance can be reduced as the number of main terminals 71 increases, that is, as the number of pairs of facing side surfaces 712C and 712E increases. In this embodiment, it has four main terminals 71C and five main terminals 71E. Therefore, the inductance can be effectively reduced. Thereby, for example, the surge voltage generated by the switching of the IGBT 6i can be reduced.
  • the DC current is a current (direct current) that flows in a steady state when the semiconductor element (switching element) is on.
  • the main terminals 71C and 71E are directly joined to the corresponding substrates 50C and 50E without using a joining member 80 such as solder. Since the metals are bonded to each other and the joining member 80 such as solder is not used, the connection reliability of the main terminal 71 to the substrate 50 can be improved. For example, the occurrence of electromigration can be suppressed.
  • the substrates 50C and 50E are arranged in a staggered manner.
  • the substrate 50E has the non-opposing portion 52E. Therefore, the main terminal 71E of the lead frame 70 can be directly joined to the mounting surface 500E of the non-opposing portion 52E. While adopting the lead frame structure, both the main terminals 71C and 71E can be directly joined to the mounting surfaces 500C and 500E of the corresponding substrates 50C and 50E.
  • the reduction of inductance is also realized by the facing arrangement of the substrates 50C and 50E.
  • the semiconductor element 40 and the terminal 60 are interposed between the substrates 50C and 50E.
  • the extension portion 711C of the main terminal 71C is arranged to face the substrate 50E at a position closer to the substrate 50E (mounting surface 500E) than the connection portion 710C.
  • the extended portion 711C of the main terminal 71C becomes the closest as a portion having the same potential as the collector electrode 41C facing the substrate 50E. Therefore, the effect of reducing the inductance can be enhanced. Since a plurality of such main terminals 71C are provided, the effect of reducing the inductance can be further enhanced.
  • the main terminal 71C straddles the non-opposing portion 52E of the substrate 50E in a plan view from the Z direction.
  • the main terminal 71C crosses the non-opposing portion 52E in the Y direction.
  • the extending portion 711C of the main terminal 71C is arranged to face the non-opposing portion 52C. Therefore, the inductance can be reduced more effectively.
  • the main terminals 71C and 71E are arranged line-symmetrically with respect to the center line CL of the semiconductor element 40 in the X direction.
  • the main current flows so as to be line-symmetric with respect to the center line CL.
  • the main current flows almost evenly on the left and right sides of the center line CL.
  • the inductance can be further reduced.
  • local heat generation can be suppressed.
  • the configuration of the main terminal 71 has four main terminals 71C and five main terminals 71E, the present invention is not limited to this.
  • the number of main terminals 71C may be larger than the number of main terminals 71E.
  • the number of main terminals 71C may be five and the number of main terminals 71E may be four.
  • the main terminals 71C are arranged at both ends in the alignment direction.
  • the total number of main terminals 71 is not limited to odd numbers. It may be an even number.
  • the signal terminal 73 may be electrically connected to the pad 42 of the semiconductor element 40 via a bonding wire.
  • the thickness of the terminal 60 increases the height of the bonding wire.
  • the semiconductor device 20 includes a terminal 60, but the present invention is not limited to this.
  • the terminal 60 may not be provided. According to this, since the facing distance D2 of the substrates 50C and 50E is shortened, the inductance can be further reduced.
  • the facing distance D2 of the substrates 50C and 50E may be adjusted to a predetermined value by using the terminal 60.
  • connection position of the main terminal 71 with respect to the board 50 is not limited to the above example.
  • the main terminal 71 may be connected to the side surface of the corresponding substrate 50.
  • Disclosure in this specification, drawings and the like is not limited to the illustrated embodiments.
  • the disclosure encompasses the illustrated embodiments and variations on them based on them.
  • disclosure is not limited to the parts and / or combinations of elements shown in the embodiments. Disclosure can be carried out in various combinations.
  • the disclosure may have additional parts that may be added to the embodiments.
  • the disclosure includes parts and / or elements of the embodiment omitted. Disclosures include replacement or combination of parts and / or elements between one embodiment and another.
  • the disclosed technical scope is not limited to the description of the embodiments.
  • IGBT 6i and the FWD 6d are formed on the semiconductor element 40
  • the present invention is not limited to this.
  • the IGBT 6i and FWD6d constituting the same arm may be used as separate chips.
  • heat radiating surfaces 501C and 501E are exposed from the sealing resin body 30, but the present invention is not limited to this. At least one of the heat radiating surfaces 501C and 501E may be covered with the sealing resin body 30. The heat radiating surfaces 501C and 501E may be covered with an insulating member (not shown) other than the sealing resin body 30.
  • the semiconductor device 20 includes the sealing resin body 30
  • the present invention is not limited to this example.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Inverter Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

半導体装置は、一面側の第１主電極（４１Ｃ）と裏面側の第２主電極（４１Ｅ）を有する半導体素子（４０）と、前記第１、第２主電極と各々接続された第１、第２基板（５０Ｃ、５０Ｅ）を含む基板（５０）と、前記第１、第２基板を介して前記第１、第２主電極と各々接続された第１、第２主端子（７１Ｃ、７１Ｅ）を含む主端子（７１）と、接合部材（８０）とを備える。前記接合部材は、前記第１、第２主電極と前記第１、第２基板との間に各々介在する。前記第１、第２主端子の少なくとも一方を複数含む。前記第１、第２主端子は、前記半導体素子の厚み方向に直交する一方向において、交互に配置される。前記第１、第２主端子は、前記第１、第２基板に対して、前記接合部材を介さずに各々直接接合されている。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１９年３月１１日に出願された日本特許出願番号２０１９－４３８８８号に基づくもので、ここにその記載内容を援用する。
　本開示は、半導体装置に関するものである。
　特許文献１には、半導体装置が開示されている。半導体装置は、第１主電極及び第２主電極を有する半導体素子と、半導体素子を挟むように配置されたヒートシンクと、主端子を備えている。
　ヒートシンクは、第１主電極と電気的に接続された第１ヒートシンクと、第２主電極と電気的に接続された第２ヒートシンクを含んでいる。主端子は、第１ヒートシンクと電気的に接続された第１主端子と、第２ヒートシンクと電気的に接続された第２主端子を含んでいる。
　特許文献１に記載の半導体装置は、主端子として、第１主端子及び第２主端子を１本ずつ有している。インダクタンスのさらなる低減が求められている。
　主端子は、たとえば接合部材を介してヒートシンクに接続される。主端子の接続信頼性の向上も求められている。
特開２０１５－８２６１４号公報
　本開示は、インダクタンスを低減しつつ、主端子の接続信頼性を向上することのできる半導体装置を提供することを目的とする。
　本開示のある態様にしたがって、半導体装置は、一面側に形成された第１主電極、及び、前記一面とは厚み方向において反対の裏面側に形成された第２主電極を有する少なくともひとつの半導体素子と、前記一面側に配置され、前記第１主電極と電気的に接続された第１基板、及び、前記裏面側に配置され、前記第２主電極と電気的に接続された第２基板を含み、前記半導体素子を挟むように配置された基板と、前記第１基板を介して前記第１主電極と電気的に接続された第１主端子、及び、前記第２基板を介して前記第２主電極と電気的に接続された第２主端子を含む主端子と、接合部材とを備える。前記接合部材は、前記第１主電極と前記第１基板との間、及び、前記第２主電極と前記第２基板との間にそれぞれ介在する。前記主端子は、前記第１主端子及び前記第２主端子の少なくとも一方を複数含む。前記第１主端子及び前記第２主端子は、前記半導体素子の厚み方向に直交する一方向において、側面が互いに対向するように交互に配置される。前記第１主端子は、前記第１基板に対して、前記接合部材を介さずに直接接合されている。前記第２主端子は、前記第２基板に対して、前記接合部材を介さずに直接接合されている。
　開示された半導体装置によると、側面が互いに対向するように、第１主端子と第２主端子とが交互に配置されている。半導体装置は、第１主端子と第２主端子との対向する側面の組を複数有している。これにより、インダクタンスを低減することができる。
　たとえば端子の配置領域を一定とすると、インダクタンスを低減すべく主端子の本数を増やすほど、端子間のギャップが占める割合が大きくなる。これにより、主端子の通電領域が小さくなり、主端子の発熱が問題となる。開示された半導体装置によると、主端子が対応する基板に直接接合されている。接合部材を用いていないため、インダクタンスを低減しつつ、主端子の接続信頼性を向上することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
第１実施形態の半導体装置が適用される電力変換装置の概略構成を示す図であり、 半導体装置を示す斜視図であり、 図２をＡ方向から見た平面図であり、 図２をＢ方向から見た平面図であり、 図４のＶ－Ｖ線に沿う断面図であり、 図４のＶＩ－ＶＩ線に沿う断面図であり、 製造方法を示す断面図であり、 製造方法を示す断面図であり、 主端子の本数と、インダクタンス、端子温度との関係を示す図である。
　図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び／又は構造的に対応する部分には同一の参照符号を付与する。以下において、半導体素子の厚み方向をＺ方向、Ｚ方向に直交する一方向をＸ方向と示す。また、Ｚ方向及びＸ方向の両方向に直交する方向をＹ方向と示す。特に断わりのない限り、上記したＸ方向及びＹ方向により規定されるＸＹ面に沿う形状を平面形状とする。
　（第１実施形態）
　先ず、図１に基づき、半導体装置が適用される電力変換装置について説明する。
　＜電力変換装置の概略構成＞
　図１に示す電力変換装置１は、たとえば電気自動車やハイブリッド自動車に搭載される。電力変換装置１は、直流電源２とモータジェネレータ３との間で電力変換を行う。
　直流電源２は、リチウムイオン電池やニッケル水素電池などの充放電可能な二次電池である。モータジェネレータ３は、三相交流方式の回転電機である。モータジェネレータ３は、車両の走行駆動源、すなわち電動機として機能する。モータジェネレータ３は、回生時に発電機として機能する。
　電力変換装置１は、平滑コンデンサ４と、電力変換器であるインバータ５を有している。平滑コンデンサ４の正極側端子は、直流電源２の高電位側の電極である正極に接続され、負極側端子は、直流電源２の低電位側の電極である負極に接続されている。インバータ５は、入力された直流電力を所定周波数の三相交流に変換し、モータジェネレータ３に出力する。インバータ５は、モータジェネレータ３により発電された交流電力を、直流電力に変換する。インバータ５は、ＤＣ－ＡＣ変換部である。
　インバータ５は、三相分の上下アーム回路６を備えて構成されている。各相の上下アーム回路６は、正極側の電源ラインである高電位電源ライン７と、負極側の電源ラインである低電位電源ライン８の間で、２つのアームが直列に接続されてなる。各相の上下アーム回路６において、上アームと下アームの接続点は、モータジェネレータ３への出力ライン９に接続されている。
　本実施形態では、各アームを構成するスイッチング素子として、ｎチャネル型の絶縁ゲートバイポーラトランジスタ６ｉ（以下、ＩＧＢＴ６ｉと示す）を採用している。ＩＧＢＴ６ｉのそれぞれには、還流用のダイオードであるＦＷＤ６ｄが逆並列に接続されている。一相分の上下アーム回路６は、２つのＩＧＢＴ６ｉを有して構成されている。上アームにおいて、ＩＧＢＴ６ｉのコレクタ電極が、高電位電源ライン７に接続されている。下アームにおいて、ＩＧＢＴ６ｉのエミッタ電極が、低電位電源ライン８に接続されている。そして、上アームにおけるＩＧＢＴ６ｉのエミッタ電極と、下アームにおけるＩＧＢＴ６ｉのコレクタ電極が相互に接続されている。
　電力変換装置１は、上記した平滑コンデンサ４及びインバータ５に加えて、インバータ５とは別の電力変換器であるコンバータ、インバータ５やコンバータを構成するスイッチング素子の駆動回路などを備えてもよい。コンバータは、直流電圧を異なる値の直流電圧に変換するＤＣ－ＤＣ変換部である。
　＜半導体装置＞
　図２～図６に示すように、半導体装置２０は、封止樹脂体３０と、半導体素子４０と、基板５０と、ターミナル６０と、主端子７１及び信号端子７３を含むリードフレーム７０と、接合部材８０を備えている。図３は、図２をＡ方向から見た平面図である。図４は、図２をＢ方向から見た平面図であり、便宜上、封止樹脂体３０を一点鎖線で示している。
　封止樹脂体３０は、半導体装置２０を構成する他の要素の一部を封止している。他の要素の残りの部分は、封止樹脂体３０の外に露出されている。封止樹脂体３０は、たとえば半導体素子４０を封止している。封止樹脂体３０は、半導体装置２０を構成する他の要素間に形成された接続部分を封止している。たとえば、封止樹脂体３０は、半導体素子４０と基板５０との接続部分を封止している。封止樹脂体３０は、半導体素子４０とターミナル６０との接続部分を封止している。封止樹脂体３０は、ターミナル６０と基板５０との接続部分を封止している。封止樹脂体３０は、基板５０と主端子７１との接続部分を封止している。封止樹脂体３０は、モールド樹脂と称されることがある。
　封止樹脂体３０は、たとえばエポキシ系樹脂からなる。封止樹脂体３０は、たとえばトランスファモールド法により成形されている。図２及び図３などに示すように、封止樹脂体３０は、Ｚ方向において、一面３００と、一面３００と反対の裏面３０１を有している。一面３００及び裏面３０１は、たとえば平坦面となっている。封止樹脂体３０は、一面３００と裏面３０１とをつなぐ側面を有している。図２及び図４に示すように、本実施形態の封止樹脂体３０は、平面略矩形状をなしている。封止樹脂体３０は、主端子７１が外部に突出する側面３０２と、信号端子７３が外部に突出する側面３０３を有している。側面３０３は、Ｙ方向において側面３０２とは反対の面である。
　半導体素子４０は、Ｓｉ、ＳｉＣ、ＧａＮなどの半導体基板に、素子が形成されてなる。半導体装置２０は、少なくともひとつの半導体素子４０を備えている。本実施形態では、半導体素子４０を構成する半導体基板に、上記したＩＧＢＴ６ｉ及びＦＷＤ６ｄが形成されている。このように、半導体素子４０として、ＲＣ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴを採用している。半導体素子４０は、上記したアームのひとつを構成する。半導体素子４０は、半導体チップと称されることがある。
　半導体素子４０は、Ｚ方向に主電流が流れるように縦型構造をなしている。図示を省略するが、半導体素子４０は、ゲート電極を有している。ゲート電極は、たとえばトレンチ構造をなしている。図５及び図６に示すように、半導体素子４０は、自身の厚み方向、すなわちＺ方向の両面に主電極を有している。具体的には、主電極として、一面側にコレクタ電極４１Ｃを有し、一面とは反対の面である裏面側にエミッタ電極４１Ｅを有している。本実施形態において、コレクタ電極４１Ｃは、ＦＷＤ６ｄのカソード電極を兼ねている。エミッタ電極４１Ｅは、ＦＷＤ６ｄのアノード電極を兼ねている。コレクタ電極４１Ｃは、一面のほぼ全域に形成されている。エミッタ電極４１Ｅは、裏面の一部に形成されている。コレクタ電極４１Ｃが第１主電極に相当し、エミッタ電極４１Ｅが第２主電極に相当する。
　図４～図６に示すように、半導体素子４０は、エミッタ電極４１Ｅの形成面に、信号用の電極であるパッド４２を有している。パッド４２は、エミッタ電極４１Ｅとは別の位置に形成されている。パッド４２は、エミッタ電極４１Ｅと電気的に分離されている。半導体素子４０は、平面略矩形状をなしている。パッド４２は、Ｙ方向において、エミッタ電極４１Ｅの形成領域とは反対側の端部に形成されている。
　半導体素子４０は、たとえば５つのパッド４２を有している。具体的には、パッド４２として、ゲート電極用、エミッタ電極４１Ｅの電位検出用、電流センス用、半導体素子４０の温度検出用を有している。温度検出用のパッド４２として、温度検出素子である感温ダイオードのアノード電位用と、カソード電位用を有している。５つのパッド４２は、Ｘ方向に並んで形成されている。
　半導体素子４０において、コレクタ電極４１Ｃ、エミッタ電極４１Ｅ、パッド４２など電極の構成材料としては、たとえばＡｌ系の材料を用いることができる。はんだなどによって接合される場合には、材料としてＣｕを含むとよい。たとえばＡｌＣｕＳｉを用いることができる。
　基板５０は、Ｚ方向において半導体素子４０を挟むように配置されている。基板５０は、半導体素子４０と主端子７１との間を電気的に接続する配線として機能する。基板５０は、インバータ５の主回路を構成する。このため、基板５０は、配線基板、回路基板と称されることがある。基板５０は、少なくとも金属材料を含んでおり、半導体素子４０の生じた熱を放熱する機能を果たす。このため、基板５０は、ヒートシンク、放熱基板と称されることがある。
　基板５０は、半導体素子４０を挟むように対をなして設けられている。半導体装置２０は、一対の基板５０として、コレクタ電極４１Ｃ側に配置された基板５０Ｃと、エミッタ電極４１Ｅ側に配置された基板５０Ｅを有している。基板５０Ｃが第１基板に相当し、基板５０Ｅが第２基板に相当する。
　基板５０Ｃ，５０Ｅは、Ｚ方向からの平面視において、半導体素子４０を内包するように設けられている。基板５０Ｃは、Ｚ方向において、半導体素子４０側の実装面５００Ｃと、実装面５００Ｃとは反対の放熱面５０１Ｃを有している。基板５０Ｅは、Ｚ方向において、半導体素子４０側の実装面５００Ｅと、実装面５００Ｅとは反対の放熱面５０１Ｅを有している。実装面５００Ｃ，５００Ｅは、Ｚ方向において互いに対向している。実装面５００Ｃ，５００Ｅは、互いに略平行とされている。実装面５００Ｃが、第２基板側の面に相当する。実装面５００Ｅが、第１基板側の面に相当する。
　本実施形態において、基板５０は、Ｚ方向において基板５０Ｃ，５０Ｅが互いに対向する対向部５１Ｃ，５１Ｅと、基板５０Ｃ，５０Ｅ同士が対向しない部分である非対向部５２Ｃ，５２Ｅを有している。基板５０Ｃは、Ｚ方向において基板５０Ｅと対向する対向部５１Ｃと、対向部５１Ｃに連なり、Ｚ方向において基板５０Ｅと対向しない非対向部５２Ｃを有している。基板５０Ｅは、Ｚ方向において基板５０Ｃと対向する対向部５１Ｅと、対向部５１Ｅに連なり、Ｚ方向において基板５０Ｃと対向しない非対向部５２Ｅを有している。図５及び図６では、対向部５１Ｃ，５１Ｅと非対向部５２Ｃ，５２Ｅとの境界を破線で示している。
　基板５０Ｃ，５０Ｅが、平面略矩形状をなしている。基板５０Ｃ，５０Ｅは、互いにほぼ同じ形状及び大きさをなしている。図４に示すように、基板５０Ｃ，５０Ｅは、Ｘ方向においてほぼ一致している。基板５０Ｃ，５０Ｅは、Ｙ方向において互いにずれて配置されている。Ｙ方向において、非対向部５２Ｃと非対向部５２Ｅとの間に、対向部５１Ｃ，５１Ｅが配置されている。Ｙ方向において、中央の対向部５１Ｃ，５１Ｅを挟むように、信号端子７３側に非対向部５２Ｃが配置され、主端子７１側に非対向部５２Ｅが配置されている。
　基板５０Ｃの実装面５００Ｃには、接合部材８０を介して、コレクタ電極４１Ｃが接続されている。コレクタ電極４１Ｃは、少なくとも対向部５１Ｃに接続されている。基板５０Ｅの実装面５００Ｅには、接合部材８０を介してターミナル６０が接続されている。ターミナル６０における実装面５００Ｅと反対の面には、接合部材８０を介してエミッタ電極４１Ｅが接続されている。実装面５００Ｃ，５００Ｅには、後述するように、対応する主端子７１も接続されている。
　ターミナル６０は、エミッタ電極４１Ｅと基板５０Ｅとの電気的に接続する配線として機能する。ターミナル６０は、半導体素子４０の生じた熱を放熱する機能を果たす。ターミナル６０は、導電性及び熱伝導性に優れる材料、たとえばＣｕなどを用いて形成されている。ターミナル６０は、Ｚ方向の平面視において、エミッタ電極４１Ｅとほぼ一致するように設けられている。ターミナル６０は、略直方体状をなしている。ターミナル６０は、基板５０Ｅの対向部５１Ｅに接続されている。
　基板５０Ｃ，５０Ｅそれぞれの少なくとも一部は、封止樹脂体３０によって封止されている。本実施形態では、基板５０Ｃの放熱面５０１Ｃが、封止樹脂体３０から露出されている。放熱面５０１Ｃは、一面３００と略面一とされている。基板５０Ｃの表面のうち、コレクタ電極４１Ｃとの接続部、放熱面５０１Ｃ、対応する主端子７１Ｃとの接続部、を除く部分が、封止樹脂体３０によって覆われている。同様に、基板５０Ｅの放熱面５０１Ｅが、封止樹脂体３０から露出されている。放熱面５０１Ｅは、裏面３０１と略面一とされている。基板５０Ｅの表面のうち、ターミナル６０との接続部、放熱面５０１Ｅ、対応する主端子７１Ｅとの接続部、を除く部分が、封止樹脂体３０によって覆われている。
　基板５０としては、たとえば金属板、樹脂やセラミックスなどの電気絶縁体と金属体との複合材、を採用することができる。複合材として、たとえばＤＢＣ（Ｄｉｒｅｃｔ　Ｂｏｎｄｅｄ　Ｃｏｐｐｅｒ）基板がある。基板５０Ｃと基板５０Ｅとで、同じ種類の部材を用いてもよいし、互いに異なる部材を用いてもよい。本実施形態では、図４～図６に示すように、基板５０Ｃ，５０ＥとしてＤＢＣ基板を採用している。
　基板５０は、絶縁体５０ｘと、絶縁体５０ｘを挟むように配置された金属体５０ｙ，５０ｚを有している。絶縁体５０ｘは、セラミックス基板である。金属体５０ｙ，５０ｚは、たとえばＣｕを含んで形成されている。金属体５０ｙ，５０ｚは、絶縁体５０ｘに対して直接的に接合されている。基板５０は、半導体素子４０側から、金属体５０ｙ、絶縁体５０ｘ、金属体５０ｚの順に積層されている。基板５０は、３層構造をなしている。
　金属体５０ｙ，５０ｚの平面形状及び大きさは、互いに略一致している。中間層である絶縁体５０ｘの平面形状は、金属体５０ｙ，５０ｚと相似とされている。絶縁体５０ｃの大きさは、金属体５０ｙ，５０ｚよりも大きくされている。絶縁体５０ｘは、全周で金属体５０ｙ，５０ｚよりも外側まで延設されている。基板５０Ｃ，５０Ｅにおいて、金属体５０ｙの一面が、実装面５００Ｃ，５００Ｅをなしている。基板５０Ｃ，５０Ｅにおいて、金属体５０ｚの一面が、放熱面５０１Ｃ，５０１Ｅをなしている。基板５０として複合材を用いる場合、基板５０の対向部５１Ｃ，５１Ｅと非対向部５２Ｃ，５２Ｅは、厳密には、実装面５００Ｃ，５００Ｅをなす金属体によって規定される。
　本実施形態では、基板５０Ｃの金属体５０ｙが、主部５０ｙ１と、ランド５０ｙ２を有している。主部５０ｙ１は、金属体５０ｙの大部分を占めている。コレクタ電極４１Ｃは、主部５０ｙ１に接続されている。ランド５０ｙ２は、後述する吊りリード７５に対応して設けられている。主部５０ｙ１とランド５０ｙ２とは、電気的に分離されている。平面略矩形状をなす金属体５０ｙにおいて、四隅のうちの信号端子７３側の２箇所に、ランド５０ｙ２が設けられている。主部５０ｙ１のうち、大部分は対向部５１Ｃに設けられており、一部分が非対向部５２Ｃに設けられている。ランド５０ｙ２は、非対向部５２Ｃに設けられている。
　リードフレーム７０は、外部接続端子として、主端子７１と、信号端子７３を有している。リードフレーム７０は、基板５０とは別部材として構成されている。リードフレーム７０は、Ｃｕなどを材料とする金属板を、プレスなどによって加工してなる。
　主端子７１は、主電流が流れる外部接続端子である。リードフレーム７０には、複数の主端子７１が設けられている。主端子７１は、半導体素子４０の対応する主電極と電気的に接続されている。半導体装置２０は、主端子７１として、コレクタ電極４１Ｃと電気的に接続された主端子７１Ｃと、エミッタ電極４１Ｅと電気的に接続された主端子７１Ｅを有している。主端子７１Ｃが第１主端子に相当し、主端子７１Ｅが第２主端子に相当する。主端子７１Ｃは、コレクタ端子と称されることがある。主端子７１Ｅは、エミッタ端子と称されることがある。
　主端子７１は、対応する基板５０に接続されている。主端子７１において、基板５０との接続部分は、封止樹脂体３０によって封止されている。主端子７１のそれぞれは、基板５０との接続部分から、Ｙ方向であって半導体素子４０に対して遠ざかる方向に延びている。すべての主端子７１は、封止樹脂体３０の側面３０２から外部に突出している。主端子７１Ｃは、幅をほぼ一定とし、Ｚ方向からの平面視においてＹ方向に延設されている。主端子７１Ｅも幅をほぼ一定とし、Ｚ方向からの平面視においてＹ方向に延設されている。主端子７１Ｃ，７１Ｅの幅は、略等しくされている。主端子７１Ｃは、主端子７１Ｅ及び基板５０Ｅの電流経路と略平行に延設されている。
　図４及び図５に示すように、主端子７１Ｃは、接続部７１０Ｃと、延設部７１１Ｃを有している。接続部７１０Ｃは、主端子７１Ｃのうち、基板５０Ｃとの接続部分である。接続部７１０Ｃは、超音波接合、摩擦撹拌接合、レーザ溶接などにより、基板５０Ｃに直接接合されている。接続部７１０Ｃは、接合部材８０を介さずに、基板５０Ｃに直接接合されている。延設部７１１Ｃは、接続部７１０Ｃから延設された部分である。延設部７１１Ｃは、接続部７１０Ｃに一体的に連なっている。
　本実施形態において、主端子７１Ｃは、超音波接合によって、基板５０Ｃの金属体５０ｙに直接的に接続されている。主端子７１Ｃの接続部７１０Ｃは、基板５０Ｃの対向部５１Ｃに接続されている。延設部７１１Ｃは、接続部７１０Ｃよりも基板５０Ｅに近い位置で、基板５０Ｅの実装面５００Ｅに対向している。主端子７１Ｃは、Ｙ方向において非対向部５２Ｅを跨いでいる。延設部７１１Ｃは、Ｚ方向において基板５０Ｅに近づくとともに、Ｙ方向において半導体素子４０から遠ざかる方向に延びている。
　延設部７１１Ｃは、屈曲部を有している。延設部７１１Ｃは、Ｚ方向において接続部７１０Ｃよりも実装面５００Ｅに近い位置で、封止樹脂体３０から突出している。主端子７１Ｃは、ＹＺ平面においてクランク形状をなしており、非対向部５２Ｅにおける実装面５００Ｅと略平行に延びる部分を含んでいる。図５に示すように、延設部７１１Ｃの平行部分と非対向部５２Ｅとの対向距離Ｄ１は、基板５０Ｃ，５０Ｅの実装面５００Ｃ，５００Ｅの対向距離Ｄ２よりも短くなっている。
　図４及び図６に示すように、主端子７１Ｅは、接続部７１０Ｅと、延設部７１１Ｅを有している。接続部７１０Ｅは、主端子７１Ｅのうち、基板５０Ｅとの接続部分である。接続部７１０Ｅも、接合部材８０を介さずに、基板５０Ｅに直接接合されている。延設部７１１Ｅは、接続部７１０Ｅから延設された部分である。延設部７１１Ｅは、接続部７１０Ｅに一体的に連なっている。
　本実施形態において、主端子７１Ｅは、超音波接合によって、基板５０Ｅの金属体５０ｙに直接的に接続されている。主端子７１Ｅの接続部７１０Ｅは、基板５０Ｅの非対向部５２Ｅに接続されている。延設部７１１Ｅは、Ｙ方向において半導体素子４０から遠ざかる方向に延びている。延設部７１１Ｅも、屈曲部を有している。延設部７１１Ｅは、Ｚ方向において接続部７１０Ｅよりも実装面５００Ｅに近い位置で、封止樹脂体３０から突出している。主端子７１Ｅは、ＹＺ平面においてクランク形状をなしている。
　主端子７１Ｃ，７１Ｅは、Ｚ方向に直交する一方向において並んで配置されている。主端子７１Ｃ，主端子７１Ｅは、側面７１２Ｃ，７１２Ｅが互いに対向するように配置されている。主端子７１Ｃ，７１Ｅにおいて、延設部７１１Ｃ，７１１Ｅが互いに対向している。リードフレーム７０は、主端子７１Ｃ，７１Ｅの少なくとも一方を、複数本有している。
　主端子７１Ｃ，７１Ｅは、並び方向において交互に配置されている。交互とは、並び方向において、主端子７１Ｃと主端子７１Ｅとが隣り合う配置である。主端子７１Ｃ，７１Ｅは、板面同士が対向するのではなく、側面７１２Ｃ，７１２Ｅ同士が対向している。交互配置により、リードフレーム７０は、対向する側面７１２Ｃ，７１２Ｅを複数組有している。側面７１２Ｃ，７１２Ｅは、主端子７１の板厚方向において少なくとも一部が対向すればよい。たとえば板厚方向にずれて設けられてもよい。好ましくは、互いに対向する側面７１２Ｃ，７１２Ｅのひとつが、他のひとつと厚み方向の全域で対向する配置がよい。
　なお、交互の最小構成は、合計３本の主端子７１を備える構成である。たとえば２本の主端子７１Ｃと１本の主端子７１Ｅの場合、並び方向において、主端子７１Ｃ、主端子７１Ｅ、主端子７１Ｃの配置となる。互いに対向する側面７１２Ｃ，７１２Ｅが２組形成される。本実施形態では、リードフレーム７０が４本の主端子７１Ｃと、５本の主端子７１Ｅを有している。複数の主端子７１Ｃは、互いに略同一構造とされている。複数の主端子７１Ｅは、互いに略同一構造とされている。
　主端子７１Ｃ，７１Ｅは、Ｘ方向において交互に配置されている。主端子７１Ｅは、並び方向の両端に配置されている。主端子７１Ｅの屈曲部よりも突出先端側において、主端子７１Ｃ，７１Ｅは、Ｚ方向においてほぼ同じ位置に配置されている。そして、側面７１２Ｃ，７１２Ｅが、対向している。リードフレーム７０は、図３に示すように、互いに対向する側面７１２Ｃ，７１２Ｅの組を、８組有している。７１２Ｃ，７１２Ｅの対向距離、換言すれば主端子７１Ｃ，７１Ｅとのピッチは、ほぼ一定とされている。
　主端子７１Ｃ，７１Ｅは、図４に示すように、Ｘ方向において、半導体素子４０の素子的中心を通る中心線ＣＬに対して線対称配置とされている。素子的中心とは、本実施形態のように半導体素子４０がひとつの場合、半導体素子４０の中心である。半導体素子４０がたとえば２つの場合、２つの半導体素子４０の並び方向において中心間の中央位置である。中心線ＣＬは、Ｘ方向に直交し、素子的中心を通る仮想線である。
　信号端子７３は、対応する半導体素子４０のパッド４２と電気的に接続されている。リードフレーム７０は、複数の信号端子７３を有している。信号端子７３は、封止樹脂体３０の内部でパッド４２に接続されている。各パッド４２に接続された５つの信号端子７３は、それぞれＹ方向であって半導体素子４０から離れる方向に延びている。信号端子７３は、Ｘ方向に並んで配置されている。すべての信号端子７３は、封止樹脂体３０の側面３０３から外部に突出している。
　本実施形態では、図５及び図６に示すように、信号端子７３が、接合部材８０を介してパッド４２に接続されている。上記した接合部材８０としては、はんだや、Ａｇなどを含む導電性ペーストを用いることができる。本実施形態では、接合部材８０として、はんだを用いている。
　リードフレーム７０は、吊りリード７５を有している。複数の信号端子７３は、タイバーカット前の状態で、図示しないタイバーを介して、吊りリード７５に支持されている。封止樹脂体３０の成形後、タイバーを含むリードフレーム７０の不要部分が除去される。Ｘ方向において信号端子７３を挟むように、２本の吊りリード７５が設けられている。吊りリード７５は、Ｙ方向に延設されている。吊りリード７５において、一端は上記したランド５０ｙ２に接続されており、他端を含む一部分が封止樹脂体３０の側面３０３から突出している。本実施形態では、吊りリード７５が、接合部材８０を介さずに、ランド５０ｙ２に直接接合されている。吊りリード７５は、超音波接合により、基板５０Ｃに対して直接的に接続されている。
　以上のように構成される半導体装置２０では、封止樹脂体３０により、半導体素子４０、基板５０それぞれの一部、ターミナル６０、主端子７１それぞれの一部、及び信号端子７３それぞれの一部が、一体的に封止されている。すなわち、ひとつのアームを構成する要素が封止されている。このような半導体装置２０は、１ｉｎ１パッケージと称されることがある。
　また、基板５０Ｃの放熱面５０１Ｃが、封止樹脂体３０の一面３００と略面一とされている。基板５０Ｅの放熱面５０１Ｅが、封止樹脂体３０の裏面３０１と略面一とされている。半導体装置２０は、放熱面５０１Ｃ，５０１Ｅがともに封止樹脂体３０から露出された両面放熱構造をなしている。このような半導体装置２０は、たとえば、基板５０を、封止樹脂体３０とともに切削加工することで形成することができる。また、放熱面５０１Ｃ，５０１Ｅを、封止樹脂体３０を成形する型のキャビティ壁面に接触させた状態で、封止樹脂体３０を成形してもよい。
　＜半導体装置の製造方法＞
　図７及び図８に基づき、上記した半導体装置２０の製造方法の一例について説明する。
　先ず、図７に示す積層体を形成する。積層体には、基板５０Ｅが接続される前の状態である。図７に示すように、基板５０Ｃの実装面５００Ｃに、接合部材８０を介して半導体素子４０を配置する。また、半導体素子４０のエミッタ電極４１Ｅ上に、接合部材８０を介してターミナル６０を配置する。ターミナル６０における基板５０Ｅ側の面に、接合部材８０を配置する。たとえば、ターミナル６０の両面に、予め接合部材８０を施した状態で、ターミナル６０をエミッタ電極４１Ｅ上に配置してもよい。また、パッド４２上に接合部材８０を介して、信号端子７３の接続部分を配置する。この配置状態で、加熱等により、接合部材８０を介した接続部を形成する。接合部材８０として、はんだを用いる場合、リフローを行うことで、はんだ接合部を形成する。
　接続部を形成した後、主端子７１Ｃ及び吊りリード７５を基板５０Ｃに接続する。本実施形態では、超音波接合により、主端子７１Ｃの接続部７１０Ｃを、基板５０Ｃの対向部５１Ｃにおける実装面５００Ｃに直接接合する。また、超音波接合により、吊りリード７５の一端を、基板５０Ｃのランド５０ｙ２に直接接合する。以上により、積層体が形成される。
　次いで、図８に示すように、基板５０Ｅをターミナル６０上に配置する。この配置状態で、接合部材８０を介して、基板５０Ｅとターミナル６０を接続する。はんだを用いる場合、リフローを行うことで、基板５０Ｅとターミナル６０を接続する。基板５０Ｅの接続後、主端子７１Ｅを基板５０Ｅに接続する。本実施形態では、超音波接合により、主端子７１Ｅの接続部７１０Ｅを、基板５０Ｃの非対向部５２Ｅにおける実装面５００Ｅに直接接合する。基板５０Ｃ，５０ＥをＹ方向においてずらして配置しているため、基板５０Ｅの実装面５００Ｅに対して、主端子７１Ｅを直接接合することができる。なお、図示しない台座上に放熱面５０１Ｅを接触するように基板５０Ｅを配置し、この配置状態で主端子７１Ｅを接続してもよい。たとえば基板５０Ｃに対して基板５０Ｅを鉛直下方に配置して、主端子７１Ｅを接続するとよい。
　次いで、図示を省略するが、封止樹脂体３０を成形する。そして、タイバーなど、リードフレーム７０の不要部分をカットすることで、半導体装置２０を得ることができる。
　＜第１実施形態のまとめ＞
　本実施形態の半導体装置２０によると、主端子７１Ｃ，７１Ｅが、交互に配置されている。そして、隣り合う主端子７１Ｃ，７１Ｅの側面７１２Ｃ，７１２Ｅ同士が対向している。主端子７１Ｃ，７１Ｅとで、主電流の向きは略逆向きとなる。これにより、主電流が流れたときに生じる磁束を互いに打ち消し、インダクタンスを低減することができる。しかしながら、側面は、板厚方向の面である板面に較べて小さい。これに対し、リードフレーム７０は、主端子７１を３本以上有している。これにより、主端子７１は、対向する側面７１２Ｃ，７１２Ｅを、複数組有している。したがって、インダクタンスを効果的に低減することができる。また、同じ種類の主端子７１Ｃ，７１Ｅをそれぞれ複数本にして並列化している。これによっても、インダクタンスを低減することができる。
　図９は、主端子７１の合計本数と、インダクタンス、端子温度との関係を示す図である。図９は、磁場解析などのシミュレーション結果である。その際、主端子全体の幅（図４に示す幅Ｗ１）一定とした。図９に示すように、主端子７１の本数が増える、すなわち対向する側面７１２Ｃ，７１２Ｅの組が増えるほど、インダクタンスを低減できることが明らかである。本実施形態では、主端子７１Ｃを４本、主端子７１Ｅを５本有している。よって、インダクタンスを効果的に低減することができる。これにより、たとえば、ＩＧＢＴ６ｉのスイッチングにともなって生じるサージ電圧を低減することができる。
　たとえば本実施形態のように、封止樹脂体３０の側面３０２からすべての主端子７１が引き出される構成では、端子幅Ｗ１が、側面３０２の幅、厳密には、基板５０の幅の制約を受ける。主端子全体の幅Ｗ１を一定とすると、主端子７１の本数が増えるほど、幅Ｗ１における主端子７１間のギャップが占める割合が大きくなる。主端子７１それぞれの断面積が小さくなり、同電位の主端子７１において通電領域が小さくなる。したがって、たとえばＤＣ電流が流れにくくなる。よって、図６に示すように、主端子７１の本数が増えるほど、主端子７１の温度が高くなる。なお、ＤＣ電流は、半導体素子（スイッチング素子）がオンしている定常時に流れる電流（直流電流）である。これに対し、本実施形態では、主端子７１Ｃ，７１Ｅが、はんだなどの接合部材８０を介さず、対応する基板５０Ｃ，５０Ｅに対して直接接合されている。金属同士が結合しており、はんだなどの接合部材８０を用いないため、基板５０に対する主端子７１の接続信頼性を向上することができる。たとえば、エレクトロマイグレーションの発生を抑制することができる。
　以上より、インダクタンスを低減しつつ、主端子７１の接続信頼性を向上できる半導体装置２０を提供することができる。
　さらに本実施形態では、基板５０Ｃ，５０Ｅをずらして配置している。これにより、基板５０Ｅが、非対向部５２Ｅを有している。したがって、リードフレーム７０の主端子７１Ｅを、非対向部５２Ｅの実装面５００Ｅに直接接合することができる。リードフレーム構造を採用しつつ、主端子７１Ｃ，７１Ｅをともに、対応する基板５０Ｃ，５０Ｅの実装面５００Ｃ，５００Ｅに直接接合することができる。
　インダクタンスの低減は、基板５０Ｃ，５０Ｅの対向配置によっても実現されている。しかしながら、基板５０Ｃ，５０Ｅの間には、半導体素子４０やターミナル６０が介在している。これに対し、本実施形態では、主端子７１Ｃの延設部７１１Ｃが、接続部７１０Ｃよりも基板５０Ｅ（実装面５００Ｅ）に近い位置で、基板５０Ｅに対向配置されている。これにより、基板５０Ｅと対向するコレクタ電極４１Ｃと同電位の部分として、主端子７１Ｃの延設部７１１Ｃがもっとも近くなる。したがって、インダクタンス低減の効果を高めることができる。このような主端子７１Ｃを複数本有しているため、インダクタンス低減の効果をより高めることができる。
　特に本実施形態では、主端子７１Ｃが、Ｚ方向からの平面視において、基板５０Ｅの非対向部５２Ｅを跨いでいる。主端子７１Ｃは、非対向部５２ＥをＹ方向に横切っている。そして、主端子７１Ｃの延設部７１１Ｃが、非対向部５２Ｃに対向配置されている。したがって、インダクタンスをより効果的に低減することができる。
　本実施形態では、主端子７１Ｃ，７１Ｅが、Ｘ方向において、半導体素子４０の中心線ＣＬに対して線対称配置とされている。これにより、主電流は、中心線ＣＬに対して線対称となるように流れる。主電流は、中心線ＣＬの左右でほぼ均等に流れる。これにより、インダクタンスをさらに低減することができる。また局所的な発熱を抑制することができる。
　なお、主端子７１の構成として、主端子７１Ｃを４本、主端子７１Ｅを５本有する例を示したが、これに限定されない。主端子７１Ｃの本数を、主端子７１Ｅの本数より多くしてもよい。たとえば主端子７１Ｃを５本、主端子７１Ｅを４本としてもよい。この場合、主端子７１Ｃが、並び方向の両端に配置されることとなる。主端子７１の合計本数は奇数に限定されない。偶数としてもよい。
　図示を省略するが、信号端子７３は、ボンディングワイヤを介して、半導体素子４０のパッド４２と電気的に接続されてもよい。ターミナル６０の厚みにより、ボンディングワイヤの高さを稼ぐこととなる。
　半導体装置２０が、ターミナル６０を備える例を示したが、これに限定されない。本実施形態のように、信号端子７３が、接合部材８０を介してパッド４２に接続される構成の場合、ターミナル６０を備えない構成とすることも可能である。これによれば、基板５０Ｃ，５０Ｅの対向距離Ｄ２が短くなるため、インダクタンスをさらに低減することができる。一方、信号端子７３が接合部材８０を介してパッド４２に接続される構成において、ターミナル６０を用いることで、基板５０Ｃ，５０Ｅの対向距離Ｄ２が所定値となるように調整してもよい。
　基板５０に対する主端子７１の接続位置は、上記した例に限定されない。たとえば、主端子７１が、対応する基板５０の側面に接続されてもよい。
　（他の実施形態）
　この明細書及び図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば開示は、実施形態において示された部品及び／又は要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品及び／又は要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品及び／又は要素の置き換え、又は組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。
　半導体装置２０をインバータ５に適用する例を示したが、これに限定されない。たとえばコンバータに適用することもできる。また、インバータ５及びコンバータの両方に適用することもできる。
　半導体素子４０に、ＩＧＢＴ６ｉとＦＷＤ６ｄが形成される例を示したが、これに限定されない。同一アームを構成するＩＧＢＴ６ｉとＦＷＤ６ｄとを、別チップとしてもよい。
　スイッチング素子としてＩＧＢＴ６ｉの例を示したが、これに限定されない。たとえばＭＯＳＦＥＴを採用することもできる。
　放熱面５０１Ｃ，５０１Ｅが、封止樹脂体３０から露出される例を示したが、これに限定されない。放熱面５０１Ｃ，５０１Ｅの少なくとも一方が、封止樹脂体３０によって覆われた構成としてもよい。放熱面５０１Ｃ，５０１Ｅが、封止樹脂体３０とは別の図示しない絶縁部材によって覆われた構成としてもよい。
　半導体装置２０が、封止樹脂体３０を備える例を示したが、この例に限定されない。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (5)

  1. 　一面側に形成された第１主電極（４１Ｃ）、及び、前記一面とは厚み方向において反対の裏面側に形成された第２主電極（４１Ｅ）を有する少なくともひとつの半導体素子（４０）と、
    　前記一面側に配置され、前記第１主電極と電気的に接続された第１基板（５０Ｃ）、及び、前記裏面側に配置され、前記第２主電極と電気的に接続された第２基板（５０Ｅ）を含み、前記半導体素子を挟むように配置された基板（５０）と、
    　前記第１基板を介して前記第１主電極と電気的に接続された少なくとも一つの第１主端子（７１Ｃ）、及び、前記第２基板を介して前記第２主電極と電気的に接続された少なくとも一つの第２主端子（７１Ｅ）を含む主端子（７１）と、
    　接合部材（８０）と、
    を備え、
    　前記接合部材は、前記第１主電極と前記第１基板との間、及び、前記第２主電極と前記第２基板との間にそれぞれ介在し、
    　前記主端子は、前記第１主端子及び前記第２主端子の少なくとも一方を複数含み、
    　前記第１主端子及び前記第２主端子は、前記半導体素子の厚み方向に直交する一方向において、側面が互いに対向するように交互に配置され、
    　前記第１主端子は、前記第１基板に対して、前記接合部材を介さずに直接接合されており、
    　前記第２主端子は、前記第２基板に対して、前記接合部材を介さずに直接接合されている半導体装置。
  2. 　前記基板は、前記厚み方向において、第１基板と前記第２基板とが互いに対向する対向部（５１Ｃ，５１Ｅ）と、前記第２基板の前記対向部に連なり、前記第１基板と対向しない非対向部（５２Ｅ）と、を有し、
    　前記第１主端子は、前記第１基板における前記第２基板側の面（５００Ｃ）に対して、前記接合部材を介さずに直接接合されており、
    　前記第２主端子は、前記非対向部における前記第１基板側の面（５００Ｅ）に対して、前記接合部材を介さずに直接接合されている請求項１に記載の半導体装置。
  3. 　前記第１主端子は、前記第１基板の前記対向部に直接接合されており、
    　前記第１主端子は、前記第１基板との接続部（７１０Ｃ）と、前記接続部から延び、前記接続部よりも前記第２基板に近い位置で前記第２基板に対向配置された延設部（７１１Ｃ）と、を有している請求項２に記載の半導体装置。
  4. 　前記第１主端子は、前記厚み方向からの平面視において、前記非対向部を跨いでおり、
    　前記延設部は、前記第２基板の少なくとも前記非対向部に対向配置されている請求項３に記載の半導体装置。
  5. 　前記半導体素子、前記基板それぞれの少なくとも一部、前記主端子それぞれの一部を一体的に封止する封止樹脂体（３０）をさらに備え、
    　前記封止樹脂体の一面から、複数の前記主端子のすべてが前記封止樹脂体の外へ突出している請求項１～４いずれか１項に記載の半導体装置。
     
     
     
     
PCT/JP2020/005568 2019-03-11 2020-02-13 半導体装置 WO2020184050A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202080018042.1A CN113508461B (zh) 2019-03-11 2020-02-13 半导体装置
DE112020001191.7T DE112020001191T5 (de) 2019-03-11 2020-02-13 Halbleitervorrichtung
US17/469,017 US11887905B2 (en) 2019-03-11 2021-09-08 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019043888A JP7059970B2 (ja) 2019-03-11 2019-03-11 半導体装置
JP2019-043888 2019-03-11

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/469,017 Continuation US11887905B2 (en) 2019-03-11 2021-09-08 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2020184050A1 true WO2020184050A1 (ja) 2020-09-17

Family

ID=72427929

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/005568 WO2020184050A1 (ja) 2019-03-11 2020-02-13 半導体装置

Country Status (5)

Country Link
US (1) US11887905B2 (ja)
JP (1) JP7059970B2 (ja)
CN (1) CN113508461B (ja)
DE (1) DE112020001191T5 (ja)
WO (1) WO2020184050A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7095632B2 (ja) * 2019-03-11 2022-07-05 株式会社デンソー 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014050206A (ja) * 2012-08-31 2014-03-17 Hitachi Automotive Systems Ltd パワー半導体モジュール
JP2015115464A (ja) * 2013-12-11 2015-06-22 トヨタ自動車株式会社 半導体装置
JP2016226131A (ja) * 2015-05-29 2016-12-28 日立オートモティブシステムズ株式会社 パワー半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器
DE102005016830A1 (de) * 2004-04-14 2005-11-03 Denso Corp., Kariya Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP2005340741A (ja) * 2004-05-31 2005-12-08 Renesas Technology Corp 半導体装置
DE112009005537B3 (de) 2008-04-09 2022-05-12 Fuji Electric Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
JP5404124B2 (ja) * 2009-03-26 2014-01-29 本田技研工業株式会社 半導体装置
JP5213884B2 (ja) * 2010-01-27 2013-06-19 三菱電機株式会社 半導体装置モジュール
US8497572B2 (en) * 2010-07-05 2013-07-30 Denso Corporation Semiconductor module and method of manufacturing the same
JP5964438B2 (ja) * 2011-10-03 2016-08-03 インヴェンサス・コーポレイション パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化
JP5661052B2 (ja) * 2012-01-18 2015-01-28 三菱電機株式会社 パワー半導体モジュールおよびその製造方法
JP6012533B2 (ja) * 2013-04-05 2016-10-25 三菱電機株式会社 電力用半導体装置
JP5706563B2 (ja) * 2013-04-10 2015-04-22 日立オートモティブシステムズ株式会社 半導体モジュール及びこれを備えた電力変換装置
JP6096614B2 (ja) 2013-07-11 2017-03-15 株式会社 日立パワーデバイス パワー半導体モジュールおよびそれを用いた電力変換装置
JP6102676B2 (ja) 2013-10-23 2017-03-29 株式会社デンソー 半導体装置
JP6319137B2 (ja) * 2015-02-26 2018-05-09 株式会社デンソー 半導体装置及びその製造方法
JP6480856B2 (ja) * 2015-12-14 2019-03-13 株式会社東芝 半導体モジュール
WO2017163583A1 (ja) * 2016-03-22 2017-09-28 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017221730A1 (ja) * 2016-06-24 2017-12-28 三菱電機株式会社 電力用半導体装置および電力用半導体装置の製造方法
JP6610568B2 (ja) * 2017-01-16 2019-11-27 株式会社デンソー 半導体装置
JP7163054B2 (ja) * 2017-04-20 2022-10-31 ローム株式会社 半導体装置
JP6717270B2 (ja) * 2017-07-27 2020-07-01 株式会社デンソー 半導体モジュール
JP2019043888A (ja) 2017-09-01 2019-03-22 大東化成工業株式会社 皮膚外用剤
JP2019067949A (ja) * 2017-10-02 2019-04-25 トヨタ自動車株式会社 半導体装置
JP6969501B2 (ja) * 2018-05-28 2021-11-24 株式会社デンソー 半導体装置
JP2019212833A (ja) * 2018-06-07 2019-12-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7010167B2 (ja) * 2018-07-25 2022-01-26 株式会社デンソー 半導体装置
JP7103279B2 (ja) * 2019-03-11 2022-07-20 株式会社デンソー 半導体装置
JP7095632B2 (ja) * 2019-03-11 2022-07-05 株式会社デンソー 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014050206A (ja) * 2012-08-31 2014-03-17 Hitachi Automotive Systems Ltd パワー半導体モジュール
JP2015115464A (ja) * 2013-12-11 2015-06-22 トヨタ自動車株式会社 半導体装置
JP2016226131A (ja) * 2015-05-29 2016-12-28 日立オートモティブシステムズ株式会社 パワー半導体装置

Also Published As

Publication number Publication date
US11887905B2 (en) 2024-01-30
DE112020001191T5 (de) 2022-03-17
CN113508461A (zh) 2021-10-15
JP2020150021A (ja) 2020-09-17
US20210407876A1 (en) 2021-12-30
JP7059970B2 (ja) 2022-04-26
CN113508461B (zh) 2023-08-11

Similar Documents

Publication Publication Date Title
JP7010167B2 (ja) 半導体装置
WO2020184053A1 (ja) 半導体装置
US10720383B2 (en) Semiconductor device configuring upper and lower arms including auxiliary terminals
US11996344B2 (en) Semiconductor device
CN112166500B (zh) 半导体装置
US11908778B2 (en) Semiconductor module
JP2005197435A (ja) 電力半導体装置
JP7268563B2 (ja) 半導体装置
WO2022024567A1 (ja) 半導体装置
WO2020184050A1 (ja) 半導体装置
CN112992845A (zh) 功率模块及其制造方法
US9960147B2 (en) Power module
JP2022152703A (ja) 半導体装置
JP6493751B2 (ja) 電力変換装置
JP2022067902A (ja) 電子装置および電子装置の製造方法
JP2022148233A (ja) パワー半導体装置および電力変換装置
JP2023078915A (ja) 半導体装置およびその製造方法
JP2023156806A (ja) 半導体モジュール
JP2023037354A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20769700

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 20769700

Country of ref document: EP

Kind code of ref document: A1