WO2022264834A1 - 半導体装置 - Google Patents

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WO2022264834A1
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conductive
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semiconductor device
terminal
wiring
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小鵬 呉
昂平 谷川
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ローム株式会社
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 discloses a conventional semiconductor device (power module).
  • a semiconductor device described in Patent Document 1 includes a semiconductor element and a support substrate (ceramic substrate).
  • the semiconductor element is, for example, an IGBT made of Si (silicon).
  • the support substrate supports the semiconductor element.
  • the support substrate includes an insulating base material and conductor layers laminated on both sides of the base material.
  • a base material consists of ceramics, for example.
  • Each conductor layer is made of Cu (copper), for example, and a semiconductor element is joined to one conductor layer.
  • the present disclosure has been conceived under the circumstances described above, and has an object to provide a semiconductor device suitable for passing a large current.
  • a semiconductor device provided by the present disclosure includes: a conductive substrate having a principal surface facing one side in a thickness direction and a back surface facing the opposite side of the principal surface; a first terminal disposed on one side of the conductive substrate in a first direction orthogonal to the thickness direction; and switched by the plurality of first semiconductor elements and a first conductive member connected to the plurality of first semiconductor elements and the first terminal, wherein the first conductive member comprises a first wiring portion and a second a wiring portion, wherein the first wiring portion has a first end connected to the first terminal and a second end separated from the first end in the first direction; , the second wiring portion is connected to the first wiring portion between the first end portion and the second end portion, and the first wiring portion is connected to the second wiring portion with respect to the first wiring portion; a first portion positioned between a first connecting portion and the first end, which is a connecting portion of the wiring portion; a second portion positioned between the first connecting portion and the second end; and a first dimension that is the dimension in the direction ortho
  • the semiconductor device of the present disclosure it is possible to provide a preferable structure for passing a large current.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present disclosure
  • FIG. FIG. 2 is a perspective view of FIG. 1 with the sealing resin omitted.
  • FIG. 3 is a perspective view of FIG. 2 with the first conductive member omitted.
  • 4 is a plan view of the semiconductor device shown in FIG. 1.
  • FIG. FIG. 5 is a diagram showing the encapsulating resin in imaginary lines in the plan view of FIG.
  • FIG. 6 is a right side view of the semiconductor device shown in FIG. 1, showing the encapsulating resin in imaginary lines.
  • FIG. 7 is a left side view of the semiconductor device shown in FIG. 1, showing the encapsulating resin in imaginary lines.
  • FIG. 8 is a partial enlarged view enlarging a part of FIG.
  • FIG. 9 is a plan view of the first conducting member, showing a state in which the first extending portion and the second extending portion are unfolded.
  • 10 is a plan view of FIG. 5 in which the sealing resin and the first conducting member are omitted, and the second conducting member is shown by imaginary lines.
  • 11 is a right side view of the semiconductor device shown in FIG. 1.
  • FIG. 12 is a bottom view of the semiconductor device shown in FIG. 1.
  • FIG. FIG. 13 is a cross-sectional view along line XIII-XIII in FIG. 14 is a cross-sectional view taken along line XIV-XIV in FIG. 5.
  • FIG. 15 is a partially enlarged view enlarging a part of FIG. 14.
  • FIG. 16 is a partially enlarged view enlarging a part of FIG. 14.
  • FIG. FIG. 17 is a cross-sectional view along line XVII-XVII of FIG.
  • FIG. 18 is a cross-sectional view along line XVIII-XVIII in FIG. 19 is a cross-sectional view along line XIX-XIX in FIG. 5.
  • FIG. 20 is a cross-sectional view along line XX-XX in FIG.
  • FIG. 21 is a plan view similar to FIG. 8 (with sealing resin omitted) showing a semiconductor device according to a first modification of the first embodiment.
  • FIG. 22 is a plan view similar to FIG. 8 (with sealing resin omitted) showing a semiconductor device according to a second modification of the first embodiment.
  • 23 is a plan view, similar to FIG. 5, showing a semiconductor device according to a third modification of the first embodiment;
  • FIG. 5 is a cross-sectional view along line XVII-XVII
  • a certain entity A is formed on a certain entity B” and “a certain entity A is formed on a certain entity B” mean “a certain entity A is formed on a certain entity B”. It includes "being directly formed in entity B” and “being formed in entity B while another entity is interposed between entity A and entity B”.
  • ⁇ an entity A is placed on an entity B'' and ⁇ an entity A is located on an entity B'' mean ⁇ an entity A is located on an entity B.'' It includes "directly placed on B” and "some entity A is placed on an entity B while another entity is interposed between an entity A and an entity B.”
  • ⁇ an object A is located on an object B'' means ⁇ an object A is adjacent to an object B and an object A is positioned on an object B. and "the thing A is positioned on the thing B while another thing is interposed between the thing A and the thing B".
  • ⁇ an object A overlaps an object B when viewed in a certain direction'' means ⁇ an object A overlaps all of an object B'' and ⁇ an object A overlaps an object B.'' It includes "overlapping a part of a certain thing B".
  • the semiconductor device A1 of this embodiment includes a plurality of first semiconductor elements 10A, a plurality of second semiconductor elements 10B, a conductive substrate 2, a support substrate 3, a first terminal 41, a second terminal 42, a plurality of third terminals 43, A fourth terminal 44 , a plurality of control terminals 45 , a control terminal support 48 , a first conductive member 5 , a second conductive member 6 and a sealing resin 8 are provided.
  • FIG. 1 is a perspective view showing the semiconductor device A1.
  • FIG. 2 is a perspective view of FIG. 1 with the sealing resin 8 omitted.
  • FIG. 3 is a perspective view of FIG. 2 with the first conducting member 5 omitted.
  • FIG. 4 is a plan view showing the semiconductor device A1.
  • FIG. 5 is a diagram showing the sealing resin 8 in imaginary lines in the plan view of FIG.
  • FIG. 6 is a right side view of the semiconductor device A1, showing the sealing resin 8 in phantom lines.
  • FIG. 7 is a left side view of the semiconductor device A1, showing the sealing resin 8 in phantom lines.
  • FIG. 8 is a partial enlarged view enlarging a part of FIG. 5, and the sealing resin 8 is omitted.
  • FIG. 5 is a diagram showing the sealing resin 8 in imaginary lines in the plan view of FIG.
  • FIG. 6 is a right side view of the semiconductor device A1, showing the sealing resin 8 in phantom lines.
  • FIG. 7 is a
  • FIG. 9 is a plan view of the first conducting member 5, showing a state in which a first extending portion 514B and a second extending portion 534B, which will be described later, are unfolded.
  • FIG. 10 is a plan view of FIG. 5 in which the sealing resin 8 and the first conduction member 5 are omitted, and the second conduction member 6 is shown by imaginary lines.
  • FIG. 11 is a right side view of the semiconductor device A1.
  • FIG. 12 is a bottom view of the semiconductor device A1.
  • FIG. 13 is a cross-sectional view along line XIII-XIII in FIG. 14 is a cross-sectional view taken along line XIV-XIV in FIG. 5.
  • FIG. 15 and 16 are partially enlarged views enlarging a part of FIG. 14.
  • FIG. 17 is a cross-sectional view along line XVII-XVII of FIG.
  • FIG. 18 is a cross-sectional view along line XVIII-XVIII in FIG. 19 is a cross-sectional view along line XIX-XIX in FIG. 5.
  • FIG. 20 is a cross-sectional view along line XX-XX in FIG.
  • the three mutually orthogonal directions are the x-direction, the y-direction, and the z-direction.
  • the z-direction is, for example, the thickness direction of the semiconductor device A1.
  • the x direction is the horizontal direction in the plan view (see FIG. 4) of the semiconductor device A1.
  • the y direction is the vertical direction in the plan view (see FIG. 4) of the semiconductor device A1.
  • plane view means when viewed in the z direction.
  • Each of the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B is an electronic component that serves as the functional core of the semiconductor device A1.
  • a constituent material of each first semiconductor element 10A and each second semiconductor element 10B is a semiconductor material mainly including SiC (silicon carbide), for example. This semiconductor material is not limited to SiC, and may be Si (silicon), GaN (gallium nitride), C (diamond), or the like.
  • Each first semiconductor element 10A and each second semiconductor element 10B is, for example, a power semiconductor chip having a switching function such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the first semiconductor element 10A and the second semiconductor element 10B are MOSFETs, but are not limited to this, and other transistors such as IGBTs (Insulated Gate Bipolar Transistors) There may be.
  • Each first semiconductor element 10A and each second semiconductor element 10B are the same element.
  • Each first semiconductor element 10A and each second semiconductor element 10B is, for example, an n-channel MOSFET, but may be a p-channel MOSFET.
  • the first semiconductor element 10A and the second semiconductor element 10B each have an element main surface 101 and an element rear surface 102, as shown in FIGS.
  • the element main surface 101 and the element back surface 102 are separated in the z direction.
  • the element main surface 101 faces the z2 direction
  • the element back surface 102 faces the z1 direction.
  • the semiconductor device A1 includes four first semiconductor elements 10A and four second semiconductor elements 10B. It is not limited to the configuration, and can be changed as appropriate according to the performance required of the semiconductor device A1. In the example of FIG. 10, four first semiconductor elements 10A and four second semiconductor elements 10B are arranged. The number of the first semiconductor elements 10A and the number of the second semiconductor elements 10B may be two or three, or may be five or more. The number of first semiconductor elements 10A and the number of second semiconductor elements 10B may be equal or different. The number of first semiconductor elements 10A and second semiconductor elements 10B is determined by the current capacity handled by semiconductor device A1.
  • the semiconductor device A1 is configured, for example, as a half-bridge switching circuit.
  • the plurality of second semiconductor elements 10B constitute an upper arm circuit of the semiconductor device A1
  • the plurality of first semiconductor elements 10A constitute a lower arm circuit.
  • the plurality of second semiconductor elements 10B are connected in parallel
  • the plurality of first semiconductor elements 10A are connected in parallel.
  • Each second semiconductor element 10B and each first semiconductor element 10A are connected in series to form a bridge layer.
  • Each of the plurality of first semiconductor elements 10A is mounted on the conductive substrate 2 as shown in FIGS. 10 and 18 and the like.
  • the plurality of first semiconductor elements 10A are arranged, for example, in the y direction and are separated from each other.
  • Each first semiconductor element 10A is electrically connected to a conductive substrate 2 (a first conductive portion 2A to be described later) via a conductive bonding material 19 .
  • the element rear surface 102 faces the first conductive portion 2A.
  • Each of the plurality of second semiconductor elements 10B is mounted on the conductive substrate 2 as shown in FIGS. 10 and 19 and the like.
  • the plurality of second semiconductor elements 10B are arranged, for example, in the y direction and separated from each other.
  • Each second semiconductor element 10B is conductively joined to the conductive substrate 2 (second conductive portion 2B described later) via a conductive joint material 19 .
  • the element rear surface 102 faces the second conductive portion 2B.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B overlap when viewed in the x direction, but they do not have to overlap.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B each have a first principal surface electrode 11, a second principal surface electrode 12, a third principal surface electrode 13 and a back surface electrode 15.
  • the configurations of the first main surface electrode 11, the second main surface electrode 12, the third main surface electrode 13, and the rear surface electrode 15 described below are common to each first semiconductor element 10A and each second semiconductor element 10B.
  • the first principal surface electrode 11 , the second principal surface electrode 12 and the third principal surface electrode 13 are provided on the element principal surface 101 .
  • the first principal surface electrode 11, the second principal surface electrode 12 and the third principal surface electrode 13 are insulated by an insulating film (not shown).
  • the back surface electrode 15 is provided on the element back surface 102 .
  • the first main surface electrode 11 is, for example, a gate electrode, and receives a drive signal (for example, gate voltage) for driving the first semiconductor element 10A (second semiconductor element 10B).
  • the second main surface electrode 12 is, for example, a source electrode through which a source current flows.
  • the third principal-surface electrode 13 is, for example, a source sense electrode through which a source current flows.
  • Back surface electrode 15 is, for example, a drain electrode through which drain current flows.
  • the back surface electrode 15 covers the entire area (or substantially the entire area) of the element back surface 102 .
  • the back surface electrode 15 is configured by Ag (silver) plating, for example.
  • each of the first semiconductor elements 10A (each of the second semiconductor elements 10B) is in a conductive state and a cut-off state according to the drive signal. state is switched.
  • a current flows from the back surface electrode 15 (drain electrode) to the second main surface electrode 12 (source electrode) in the conductive state, and does not flow in the cutoff state. That is, each first semiconductor element 10A (each second semiconductor element 10B) performs a switching operation.
  • the semiconductor device A1 is input between one fourth terminal 44 and two first terminals 41 and second terminals 42 by switching functions of the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B. For example, the DC voltage is converted into an AC voltage, and the AC voltage is output from the third terminal 43 .
  • the semiconductor device A1 includes a thermistor 17, as shown in FIGS.
  • the thermistor 17 is used as a temperature detection sensor.
  • the conductive substrate 2 supports the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • the conductive substrate 2 is bonded onto the support substrate 3 via a conductive bonding material 29 .
  • the conductive substrate 2 has, for example, a rectangular shape in plan view.
  • the conductive substrate 2, together with the first conductive member 5 and the second conductive member 6, configures the path of the main circuit current switched by the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • the conductive substrate 2 includes a first conductive portion 2A and a second conductive portion 2B.
  • Each of the first conductive portion 2A and the second conductive portion 2B is a plate-like member made of metal. This metal is, for example, Cu (copper) or a Cu alloy.
  • the first conductive portion 2A and the second conductive portion 2B, along with the first terminal 41, the second terminal 42, the plurality of third terminals 43, and the fourth terminal 44, are connected to the plurality of first semiconductor elements 10A and the plurality of second semiconductors. It constitutes a conduction path to the element 10B.
  • the first conductive portion 2A and the second conductive portion 2B are each bonded onto the support substrate 3 via a conductive bonding material 29, as shown in FIGS. 13 to 20.
  • FIG. A plurality of first semiconductor elements 10A are bonded to the first conductive portion 2A via a conductive bonding material 19, respectively.
  • a plurality of second semiconductor elements 10B are bonded to the second conductive portion 2B via conductive bonding materials 19, respectively.
  • the constituent materials of the conductive bonding material 19 and the conductive bonding material 29 are not particularly limited, and examples thereof include solder, metal paste material, or sintered metal.
  • the first conductive portion 2A and the second conductive portion 2B are spaced apart in the x direction as shown in FIGS. 3, 10, 13 and 14 . In the examples shown in these figures, the first conductive portion 2A is located in the x1 direction from the second conductive portion 2B.
  • Each of first conductive portion 2A and second conductive portion 2B has, for example, a rectangular shape in plan view. The first conductive portion 2A and the second conductive portion 2B overlap when viewed in the x direction. Each of the first conductive portion 2A and the second conductive portion 2B has, for example, a dimension in the x direction of 15 mm to 25 mm, a dimension in the y direction of 30 mm to 40 mm, and a dimension in the z direction of 1.0 mm to 5.0 mm. (preferably about 2.0 mm).
  • the conductive substrate 2 has a main surface 201 and a back surface 202 .
  • the major surface 201 and the back surface 202 are spaced apart in the z-direction as shown in FIGS. 13, 14 and 17-20.
  • the main surface 201 faces the z2 direction, and the back surface 202 faces the z1 direction.
  • a main surface 201 is a combination of the upper surface of the first conductive portion 2A and the upper surface of the second conductive portion 2B.
  • the back surface 202 is a combination of the lower surface of the first conductive portion 2A and the lower surface of the second conductive portion 2B.
  • the back surface 202 is bonded to the support substrate 3 so as to face the support substrate 3 .
  • the support substrate 3 supports the conductive substrate 2.
  • the support substrate 3 is composed of, for example, an AMB (Active Metal Brazing) substrate.
  • the support substrate 3 includes an insulating layer 31 , a first metal layer 32 and a second metal layer 33 .
  • the insulating layer 31 is, for example, ceramics with excellent thermal conductivity. Such ceramics include, for example, SiN (silicon nitride).
  • the insulating layer 31 is not limited to ceramics, and may be an insulating resin sheet or the like.
  • the insulating layer 31 has, for example, a rectangular shape in plan view.
  • the first metal layer 32 is formed on the upper surface of the insulating layer 31 (the surface facing the z2 direction).
  • the constituent material of the first metal layer 32 includes, for example, Cu.
  • the constituent material may contain Al (aluminum) instead of Cu.
  • the first metal layer 32 includes a first portion 32A and a second portion 32B.
  • the first portion 32A and the second portion 32B are spaced apart in the x-direction.
  • the first portion 32A is located on the x1 direction side of the second portion 32B.
  • the first portion 32A is joined to the first conductive portion 2A and supports the first conductive portion 2A.
  • the second portion 32B is joined to the second conductive portion 2B and supports the second conductive portion 2B.
  • Each of the first portion 32A and the second portion 32B has, for example, a rectangular shape in plan view.
  • the second metal layer 33 is formed on the lower surface of the insulating layer 31 (the surface facing the z1 direction).
  • the constituent material of the second metal layer 33 is the same as the constituent material of the first metal layer 32 .
  • the lower surface of the second metal layer 33 (bottom surface 302 to be described later) is exposed from the sealing resin 8, for example, in the example shown in FIG.
  • the lower surface may be covered with the sealing resin 8 without being exposed from the sealing resin 8 .
  • the second metal layer 33 overlaps both the first portion 32A and the second portion 32B in plan view.
  • the support substrate 3 has a support surface 301 and a bottom surface 302, as shown in FIGS.
  • the support surface 301 and the bottom surface 302 are spaced apart in the z direction.
  • the support surface 301 faces the z2 direction and the bottom surface 302 faces the z1 direction.
  • the bottom surface 302 is exposed from the sealing resin 8 as shown in FIG.
  • the support surface 301 is the upper surface of the first metal layer 32, and is the combination of the upper surface of the first portion 32A and the upper surface of the second portion 32B.
  • the support surface 301 faces the conductive substrate 2 and is bonded to the conductive substrate 2 .
  • the bottom surface 302 is the bottom surface of the second metal layer 33 .
  • a heat dissipating member for example, a heat sink (not shown) or the like can be attached to the bottom surface 302 .
  • the dimension of the support substrate 3 in the z direction is, for example, 0.7 mm to 2.0 mm.
  • the first terminal 41, the second terminal 42, the plurality of third terminals 43, and the fourth terminal 44 are each made of a plate-like metal plate.
  • the constituent material of this metal plate is, for example, Cu or a Cu alloy.
  • the semiconductor device A1 has one first terminal 41, one second terminal 42 and one fourth terminal 44, and two third terminals 43. ing.
  • a DC voltage to be converted into power is input to the first terminal 41, the second terminal 42 and the fourth terminal 44.
  • the fourth terminal 44 is a positive electrode (P terminal), and the first terminal 41 and the second terminal 42 are each a negative electrode (N terminal).
  • P terminal positive electrode
  • N terminal negative electrode
  • Each of the first terminal 41 , the second terminal 42 , the plurality of third terminals 43 , and the fourth terminal 44 includes a portion covered with the sealing resin 8 and a portion exposed from the sealing resin 8 .
  • the fourth terminal 44 is formed integrally with the second conductive portion 2B, as shown in FIG. Unlike this configuration, the fourth terminal 44 may be separated from the second conductive portion 2B and conductively joined to the second conductive portion 2B. As shown in FIG. 10 and the like, the fourth terminal 44 is positioned on the x2 direction side with respect to the plurality of second semiconductor elements 10B and the second conductive portion 2B (conductive substrate 2). The fourth terminal 44 is electrically connected to the second conductive portion 2B, and is electrically connected to the back electrode 15 (drain electrode) of each second semiconductor element 10B via the second conductive portion 2B.
  • the first terminal 41 and the second terminal 42 are separated from the second conductive portion 2B, as shown in FIG.
  • the first conductive member 5 is joined to the first terminal 41 and the second terminal 42, as shown in FIGS. 5 and 8, respectively.
  • the first terminals 41 and the second terminals 42 are positioned on the x2 direction side with respect to the plurality of second semiconductor elements 10B and the second conductive portions 2B (conductive substrate 2), respectively, as shown in FIGS. do.
  • the first terminal 41 and the second terminal 42 are each electrically connected to the first conduction member 5 and connected to the second principal surface electrode 12 (source electrode) of each second semiconductor element 10B through the first conduction member 5. conduct.
  • the first terminal 41, the second terminal 42 and the fourth terminal 44 protrude from the sealing resin 8 in the x2 direction in the semiconductor device A1. .
  • the first terminal 41, the second terminal 42 and the fourth terminal 44 are separated from each other.
  • the first terminal 41 and the second terminal 42 are positioned opposite to each other with the fourth terminal 44 interposed therebetween in the y direction.
  • the first terminal 41 is located on the y2 direction side of the fourth terminal 44
  • the second terminal 42 is located on the y1 direction side of the fourth terminal 44 .
  • the first terminal 41, the second terminal 42 and the fourth terminal 44 overlap each other when viewed in the y direction.
  • Each of the two third terminals 43 is formed integrally with the first conductive portion 2A, as can be understood from FIGS. Unlike this configuration, the third terminal 43 may be separated from the first conductive portion 2A and conductively joined to the first conductive portion 2A.
  • Each of the two third terminals 43 is located on the x1 direction side with respect to the plurality of first semiconductor elements 10A and the first conductive portions 2A (conductive substrate 2), as shown in FIG. 10 and the like.
  • Each third terminal 43 is electrically connected to the first conductive portion 2A, and is also electrically connected to the rear surface electrode 15 (drain electrode) of each first semiconductor element 10A via the first conductive portion 2A.
  • the number of third terminals 43 is not limited to two, and may be, for example, one or three or more. For example, when there is one third terminal 43, it is desirable that it is connected to the central portion of the first conductive portion 2A in the y direction.
  • the plurality of control terminals 45 are pin-shaped terminals for controlling each first semiconductor element 10A and each second semiconductor element 10B.
  • the plurality of control terminals 45 includes a plurality of first control terminals 46A-46E and a plurality of second control terminals 47A-47E.
  • a plurality of first control terminals 46A to 46E are used for control of each first semiconductor element 10A.
  • a plurality of second control terminals 47A to 47E are used for controlling the respective second semiconductor elements 10B.
  • a plurality of first control terminals 46A to 46E are arranged at intervals in the y direction. As shown in FIGS. 10 and 14, each of the first control terminals 46A to 46E is supported by the first conductive portion 2A via a control terminal support 48 (first support portion 48A, which will be described later). Each first control terminal 46A-46E is positioned between the plurality of first semiconductor elements 10A and two third terminals 43 in the x-direction, as shown in FIGS.
  • the first control terminal 46A is a terminal (gate terminal) for driving signal input of the plurality of first semiconductor elements 10A.
  • a drive signal for driving the plurality of first semiconductor elements 10A is input to the first control terminal 46A (for example, a gate voltage is applied).
  • the first control terminal 46B is a terminal (source sense terminal) for detecting source signals of the plurality of first semiconductor elements 10A.
  • a voltage (voltage corresponding to the source current) applied to each second main surface electrode 12 (source electrode) of the plurality of first semiconductor elements 10A is detected from the first control terminal 46B.
  • the first control terminal 46C and the first control terminal 46D are terminals that are electrically connected to the thermistor 17.
  • the first control terminal 46E is a terminal for drain signal detection (drain sense terminal) of the plurality of first semiconductor elements 10A.
  • a voltage (a voltage corresponding to the drain current) applied to each back surface electrode 15 (drain electrode) of the plurality of first semiconductor elements 10A is detected from the first control terminal 46E.
  • the plurality of second control terminals 47A to 47E are arranged at intervals in the y direction. As shown in FIGS. 10 and 14, each of the second control terminals 47A to 47E is supported by the second conductive portion 2B via a control terminal support 48 (second support portion 48B, which will be described later). As shown in FIGS. 5 and 10, each of the second control terminals 47A-47E is connected between the plurality of second semiconductor elements 10B and the first terminal 41, the second terminal 42 and the fourth terminal 44 in the x direction. Located in
  • the second control terminal 47A is a terminal (gate terminal) for driving signal input of the plurality of second semiconductor elements 10B.
  • a drive signal for driving the plurality of second semiconductor elements 10B is input to the second control terminal 47A (for example, a gate voltage is applied).
  • the second control terminal 47B is a terminal for source signal detection (source sense terminal) of the plurality of second semiconductor elements 10B.
  • a voltage (voltage corresponding to the source current) applied to each second main surface electrode 12 (source electrode) of the plurality of second semiconductor elements 10B is detected from the second control terminal 47B.
  • the second control terminal 47C and the second control terminal 47D are terminals electrically connected to the thermistor 17 .
  • the second control terminal 47E is a terminal for drain signal detection (drain sense terminal) of the plurality of second semiconductor elements 10B.
  • a voltage (a voltage corresponding to the drain current) applied to each back surface electrode 15 (drain electrode) of the plurality of second semiconductor elements 10B is detected from the second control terminal 47E.
  • the plurality of control terminals 45 each include a holder 451 and a metal pin 452.
  • the holder 451 is made of a conductive material. As shown in FIGS. 15 and 16, the holder 451 is bonded to the control terminal support 48 (first metal layer 482 described later) via a conductive bonding material 459 .
  • the holder 451 includes a tubular portion, an upper flange, and a lower flange. The upper brim part is connected to the upper part of the tubular part, and the lower end brim part is connected to the lower part of the tubular part.
  • a metal pin 452 is inserted through at least the upper end collar portion and the tubular portion of the holder 451 .
  • the holder 451 is covered with the sealing resin 8 (second projecting portion 852 described later).
  • the metal pin 452 is a rod-shaped member extending in the z-direction.
  • the metal pin 452 is supported by being press-fitted into the holder 451 .
  • the metal pin 452 is electrically connected to the control terminal support 48 (first metal layer 482 described later) through at least the holder 451 . 15 and 16, when the lower end of the metal pin 452 (the end on the z1 direction side) is in contact with the conductive bonding material 459 in the insertion hole of the holder 451, the metal pin 452 is , through the conductive bonding material 459 to the control terminal support 48 .
  • the control terminal support 48 supports multiple control terminals 45 .
  • the control terminal support 48 is interposed between the main surface 201 (the conductive substrate 2) and the plurality of control terminals 45 in the z-direction.
  • the control terminal support 48 includes a first support 48A and a second support 48B.
  • the first support portion 48A is arranged on the first conductive portion 2A of the conductive substrate 2 and supports the plurality of first control terminals 46A to 46E among the plurality of control terminals 45.
  • the first support portion 48A is joined to the first conductive portion 2A via a joining material 49, as shown in FIG.
  • the bonding material 49 may be conductive or insulating, and solder is used, for example.
  • the second support portion 48B is arranged on the second conductive portion 2B of the conductive substrate 2 and supports the plurality of second control terminals 47A to 47D among the plurality of control terminals 45.
  • the second support portion 48B is joined to the second conductive portion 2B via a joining material 49, as shown in FIG.
  • the control terminal supports 48 are composed of, for example, a DBC substrate.
  • the control terminal support 48 has an insulating layer 481, a first metal layer 482 and a second metal layer 483 laminated together.
  • the insulating layer 481 is made of ceramics, for example.
  • the insulating layer 481 has, for example, a rectangular shape in plan view.
  • the first metal layer 482 is formed on the upper surface of the insulating layer 481, as shown in FIGS. Each control terminal 45 is erected on the first metal layer 482 .
  • the first metal layer 482 is Cu or Cu alloy, for example.
  • the first metal layer 482 includes a first portion 482A, a second portion 482B, a third portion 482C, a fourth portion 482D and a fifth portion 482E.
  • the first portion 482A, the second portion 482B, the third portion 482C, the fourth portion 482D and the fifth portion 482E are separated from each other and insulated.
  • a plurality of wires 71 are joined to the first portion 482A, and the wires 71 are electrically connected to the first main surface electrodes 11 (gate electrodes) of the first semiconductor elements 10A (second semiconductor elements 10B).
  • a plurality of wires 73 are connected to the first portion 482A and the sixth portion 482F.
  • the sixth portion 482F is electrically connected to the first main surface electrode 11 (gate electrode) of each first semiconductor element 10A (each second semiconductor element 10B) through the wire 73 and the wire 71.
  • the first control terminal 46A is joined to the sixth portion 482F of the first support portion 48A
  • the second control terminal 47A is joined to the sixth portion 482F of the second support portion 48B. are spliced.
  • a plurality of wires 72 are joined to the second portion 482B, and the wires 72 are electrically connected to the second principal surface electrodes 12 (source electrodes) of the first semiconductor elements 10A (second semiconductor elements 10B).
  • the first control terminal 46B is joined to the second portion 482B of the first support portion 48A
  • the second control terminal 47B is joined to the second portion 482B of the second support portion 48B. are spliced.
  • the thermistor 17 is joined to the third portion 482C and the fourth portion 482D.
  • the first control terminals 46C and 46D are joined to the third portion 482C and the fourth portion 482D of the first support portion 48A, and the third portion 482C and the fourth portion 482C of the second support portion 48B.
  • Second control terminals 47C and 47D are joined to the four portions 482D.
  • a wire 74 is joined to the fifth portion 482E of the first support portion 48A, and the wire 74 is electrically connected to the first conductive portion 2A.
  • the wire 74 is joined to the fifth portion 482E of the second support portion 48B, and the wire 74 is electrically connected to the second conductive portion 2B.
  • the first control terminal 46E is joined to the fifth portion 482E of the first support portion 48A
  • the second control terminal 47E is joined to the fifth portion 482E of the second support portion 48B. are spliced.
  • Each of the wires 71 to 74 described above is, for example, a bonding wire.
  • the constituent material of each wire 71-74 includes, for example, Au (gold), Al or Cu.
  • the second metal layer 483 is formed on the bottom surface of the insulating layer 481, as shown in FIGS.
  • the second metal layer 483 of the first support portion 48A is bonded to the first conductive portion 2A via the bonding material 49, as shown in FIG.
  • the second metal layer 483 of the second support portion 48B is bonded to the second conductive portion 2B via the bonding material 49, as shown in FIG.
  • the first conduction member 5 and the second conduction member 6, together with the conductive substrate 2, configure the path of the main circuit current switched by the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B.
  • the first conductive member 5 and the second conductive member 6 are separated from the principal surface 201 (conductive substrate 2) in the z2 direction and overlap the principal surface 201 in plan view.
  • the first conduction member 5 and the second conduction member 6 are each made of a metal plate material.
  • the metal is for example Cu or a Cu alloy.
  • the first conductive member 5 and the second conductive member 6 are suitably bent metal plate members.
  • the first conductive member 5 is connected to the second main-surface electrode 12 (source electrode) of each first semiconductor element 10A, the first terminal 41 and the second terminal 42, and is connected to the second main surface electrode 12 of each first semiconductor element 10A.
  • the surface electrode 12 is electrically connected to the first terminal 41 and the second terminal 42 .
  • the first conductive member 5 constitutes a path of main circuit current switched by the plurality of first semiconductor elements 10A.
  • the first conductive member 5 has a maximum dimension in the x direction of, for example, 25 mm to 40 mm, and a maximum dimension in the y direction of, for example, 30 mm to 45 mm.
  • the first conductive member 5 includes a first wiring portion 51, a second wiring portion 52, a third wiring portion 53 and a fourth wiring portion 54, as shown in FIGS.
  • the first wiring portion 51 has a first end portion 511 , a second end portion 512 , a first connecting portion 513 , a first portion 514 and a second portion 515 .
  • the first end 511 is connected to the first terminal 41 .
  • the first end portion 511 and the first terminal 41 are joined by a conductive joining material 59 .
  • the first wiring portion 51 is a strip-shaped portion extending in the x direction as a whole in plan view.
  • the second end 512 is separated from the first end 511 in the x direction. As shown in FIGS. 8, 9, etc., the second end 512 is positioned in the x1 direction with respect to the first end 511. As shown in FIG.
  • the first connecting portion 513 is located between the first end portion 511 and the second end portion 512 .
  • the first connecting portion 513 is a connecting portion of the second wiring portion 52 (first belt-like portion 521 to be described later) to the first wiring portion 51 .
  • the first portion 514 is located between the first connecting portion 513 and the first end portion 511 and connects to both the first end portion 511 and the second portion 515 .
  • the first portion 514 overlaps the second conductive portion 2B in plan view.
  • the second portion 515 is located between the first connecting portion 513 and the second end portion 512 and connects to the second end portion 512 .
  • the second portion 515 overlaps both the second conductive portion 2B and the first conductive portion 2A in plan view.
  • the first portion 514 has a first main portion 514A and a first extension portion 514B.
  • the first main portion 514A is positioned in the z2 direction with respect to the main surface 201 (conductive substrate 2).
  • the first main portion 514A overlaps the second conductive portion 2B (conductive substrate 2) in plan view.
  • the first main portion 514A is parallel to the main surface 201.
  • the first main portion 514A overlaps the second portion 515 when viewed in the x direction.
  • the first extending portion 514B is connected to the first main portion 514A in the y2 direction.
  • the first extending portion 514B protrudes in an arc shape from the y2 direction side with respect to the first main portion 514A.
  • the first extending portion 514B is bent in the z1 direction with respect to the first main portion 514A.
  • the first extending portion 514B does not overlap the second conductive portion 2B (conductive substrate 2) in plan view. Further, in the present embodiment, as shown in FIG. 6, the first extending portion 514B overlaps the second conductive portion 2B (conductive substrate 2) when viewed in the y direction.
  • the first portion 514 has a first opening 514c.
  • the first opening 514c is a partially excised portion in plan view.
  • the first opening 514c is positioned so as to overlap the main surface 201 of the second conductive portion 2B (conductive substrate 2) in plan view and not overlap the plurality of second semiconductor elements 10B in plan view.
  • the first opening 514c is provided near the y2 direction of the second conductive portion 2B (conductive substrate 2) in plan view.
  • the first opening 514c is an arc-shaped notch recessed in the y2 direction from the y1 direction side end of the first main portion 514A.
  • the planar shape of the first opening 514c is not limited, and may be a notch as in the present embodiment, or may be a hole unlike the present embodiment.
  • the second part 515 has an opening 515a.
  • the second portion 515 has two openings 515a.
  • the two openings 515a are spaced apart in the x-direction.
  • the opening 515a on the x2 direction side overlaps the main surface 201 of the second conductive portion 2B (conductive substrate 2) in plan view, and is positioned so as not to overlap the plurality of second semiconductor elements 10B in plan view.
  • the opening 515a on the x1 direction side overlaps the main surface 201 of the first conductive portion 2A (conductive substrate 2) in plan view, and is positioned so as not to overlap the plurality of first semiconductor elements 10A in plan view.
  • the opening 515a is provided near the y2 direction of the second conductive portion 2B (first conductive portion 2A) in plan view.
  • the opening 515a is an arc-shaped notch recessed in the y2 direction from the y1 direction side end of the second portion 515 .
  • the planar shape of the opening 515a is not limited, and may be a notch as in the present embodiment, or may be a hole unlike the present embodiment.
  • the first extension 514B is located at a position corresponding to the first opening 514c and overlaps the first opening 514c when viewed in the y direction.
  • the first portion 514 (first main portion 514A and first extension portion 514B) is curved so as to expand in the y2 direction. 9, 20, etc., the first dimension, which is the dimension in the direction perpendicular to the flow direction of the main circuit current, in the first portion 514 (the first main portion 514A and the first extension portion 514B) L1 is larger than the second dimension L2, which is the dimension of the second portion 515 in the direction perpendicular to the direction of flow of the main circuit current.
  • the “size in the direction orthogonal to the flow direction of the main circuit current” is not limited to only one direction. It includes a bent direction along the bent portion (first extending portion 514B) (see FIG. 20) and a curved direction along the bent portion (see FIG. 9).
  • the second wiring portion 52 has a first strip portion 521 and a second strip portion 522 .
  • the first strip-shaped portion 521 is a strip-shaped portion extending in the y direction in plan view.
  • the first strip portion 521 is connected to the first wiring portion 51 between the first end portion 511 and the second end portion 512 .
  • the first band-shaped portion 521 extends from the first connecting portion 513 in the y1 direction.
  • the first band-shaped portion 521 overlaps the plurality of second semiconductor elements 10B in plan view.
  • the second wiring portion 52 has at least one second strip portion 522 .
  • the second wiring portion 52 has a plurality (three) of second strip portions 522 .
  • Each second band-shaped portion 522 has a band-like shape extending in the x direction in plan view.
  • the plurality of second band-shaped portions 522 are spaced apart in the y-direction and arranged parallel (or substantially parallel).
  • Each of the plurality of second band-shaped portions 522 has one end connected between two second semiconductor elements 10B adjacent in the y direction among the first band-shaped portions 521 and extends in the x1 direction in plan view.
  • the third wiring portion 53 has a third end portion 531 , a fourth end portion 532 , a second connecting portion 533 , a third portion 534 and a fourth portion 535 .
  • the third end 531 is connected to the second terminal 42 .
  • the third end portion 531 and the second terminal 42 are joined by a conductive joining material 59 .
  • the third wiring portion 53 is a belt-like portion extending in the x direction as a whole in plan view.
  • the 1st wiring part 51 and the 3rd wiring part 53 are spaced apart in the y direction, and are arrange
  • the third wiring portion 53 is positioned in the y1 direction with respect to the first wiring portion 51 .
  • the fourth end 532 is separated from the third end 531 in the x direction. As shown in FIGS. 8, 9, etc., the fourth end 532 is positioned in the x1 direction with respect to the third end 531. As shown in FIG.
  • the second connecting portion 533 is positioned between the third end portion 531 and the fourth end portion 532 .
  • the second connecting portion 533 is a connecting portion of the second wiring portion 52 (the first strip portion 521 ) to the third wiring portion 53 .
  • the first strip portion 521 is connected to the third wiring portion 53 between the first end portion 511 and the second end portion 512 .
  • the third portion 534 is located between the second connecting portion 533 and the third end portion 531 and connects to both the third end portion 531 and the fourth portion 535 .
  • the third portion 534 overlaps the second conductive portion 2B in plan view.
  • the fourth portion 535 is located between the second connecting portion 533 and the fourth end portion 532 and connects to the fourth end portion 532 .
  • the fourth portion 535 overlaps both the second conductive portion 2B and the first conductive portion 2A in plan view.
  • the third portion 534 has a second main portion 534A and a second extension portion 534B.
  • the second main portion 534A is positioned in the z2 direction with respect to the main surface 201 (conductive substrate 2).
  • the second main portion 534A overlaps the second conductive portion 2B (conductive substrate 2) in plan view.
  • the second main portion 534A is parallel to the main surface 201.
  • the second main portion 534A overlaps the fourth portion 535 when viewed in the x direction.
  • the second extending portion 534B is connected to the second main portion 534A in the y1 direction.
  • the second extending portion 534B protrudes in an arc shape from the y1 direction side with respect to the second main portion 534A.
  • the second extending portion 534B is bent in the z1 direction with respect to the second main portion 534A.
  • the second extending portion 534B does not overlap the second conductive portion 2B (conductive substrate 2) in plan view. Further, in the present embodiment, as shown in FIG. 7, the second extending portion 534B overlaps the second conductive portion 2B (conductive substrate 2) when viewed in the y direction.
  • the third portion 534 has a second opening 534c.
  • the second opening 534c is a partially excised portion in plan view.
  • the second opening 534c is positioned so as to overlap the main surface 201 of the second conductive portion 2B (conductive substrate 2) in plan view and not overlap the plurality of second semiconductor elements 10B in plan view.
  • the second opening 534c is provided closer to the y1 direction of the second conductive portion 2B (conductive substrate 2) in plan view.
  • the second opening 534c is an arc-shaped notch recessed in the y1 direction from the y2 direction side end of the second main portion 534A.
  • the planar shape of the second opening 534c is not limited, and may be a notch as in the present embodiment, or may be a hole unlike the present embodiment.
  • the fourth portion 535 has an opening 535a.
  • the fourth portion 535 has two openings 535a.
  • the two openings 535a are spaced apart in the x-direction.
  • the opening 535a on the x2 direction side overlaps the main surface 201 of the second conductive portion 2B (conductive substrate 2) in plan view, and is positioned so as not to overlap the plurality of second semiconductor elements 10B in plan view.
  • the opening 535a on the x1 direction side overlaps the main surface 201 of the first conductive portion 2A (conductive substrate 2) in plan view, and is positioned so as not to overlap the plurality of first semiconductor elements 10A in plan view.
  • the opening 535a is provided near the y1 direction of the second conductive portion 2B (first conductive portion 2A) in plan view.
  • the opening 535a is an arc-shaped notch recessed in the y1 direction from the y2 direction side end of the fourth portion 535 .
  • the planar shape of the opening 535a is not limited, and may be a notch as in the present embodiment, or may be a hole unlike the present embodiment.
  • the second extending portion 534B is located at a position corresponding to the second opening 534c and overlaps the second opening 534c when viewed in the y direction.
  • the third portion 534 (the second main portion 534A and the second extension portion 534B) is curved so as to expand in the y1 direction.
  • the third dimension which is the dimension in the direction perpendicular to the flow direction of the main circuit current in the third portion 534 (the second main portion 534A and the second extension portion 534B) L3 is larger than the fourth dimension L4, which is the dimension of the fourth portion 535 in the direction perpendicular to the flow direction of the main circuit current.
  • the "size in the direction orthogonal to the flow direction of the main circuit current" is not limited to only one direction. It includes a bent direction along the bent portion (second extending portion 534B) (see FIG. 20) and a curved direction along the bent portion (see FIG. 9).
  • the first portion 514 of the first wiring portion 51 and the third portion 534 of the third wiring portion 53 are the first portion 514 of the second wiring portion 52 when viewed in the y direction. It overlaps with the belt-like portion 521 .
  • the fourth wiring portion 54 is connected to both the first wiring portion 51 (second end portion 512) and the third wiring portion 53 (fourth end portion 532).
  • the fourth wiring portion 54 is a strip-shaped portion extending in the y direction in plan view. As can be understood from FIG. 8 and the like, the fourth wiring portion 54 overlaps the plurality of first semiconductor elements 10A in plan view.
  • the fourth wiring portion 54 is connected to each first semiconductor element 10A, as shown in FIG.
  • the fourth wiring portion 54 has a plurality of concave regions 541 . Each recessed region 541 protrudes in the z1 direction from other portions of the fourth wiring portion 54, as shown in FIG. In this embodiment, each concave region 541 is formed with a slit 541a. In this embodiment, as shown in FIGS.
  • the slit 541a is positioned in the center of the recessed region 541 in the y direction and extends in the x direction.
  • Each recessed area 541 consists of two parts separated in the y direction with the slit 541a interposed therebetween.
  • Each concave region 541 of the fourth wiring portion 54 is joined to each first semiconductor element 10A.
  • Each recessed region 541 of the fourth wiring portion 54 and the second main surface electrode 12 of each first semiconductor element 10A are bonded via a conductive bonding material 59 .
  • a constituent material of the conductive bonding material 59 is not particularly limited, and may be, for example, solder, a metal paste material, or a sintered metal.
  • the x1-direction side ends of the plurality of second band-shaped portions 522 are respectively connected between two recessed regions 541 adjacent in the y-direction in the fourth wiring portion 54 .
  • the second conductive member 6 is connected to the second main surface electrode 12 (source electrode) of each second semiconductor element 10B and the first conductive portion 2A, and is connected to the second main surface electrode 12 of each second semiconductor element 10B and the second main surface electrode 12 of each second semiconductor element 10B. 1 Conducting with the conductive portion 2A.
  • the second conductive member 6 constitutes a path of main circuit current switched by the plurality of second semiconductor elements 10B.
  • the second conduction member 6 includes a main portion 61, a plurality of first connection ends 62 and a plurality of second connection ends 63, as shown in FIGS.
  • the main portion 61 is a strip-shaped portion located between the plurality of second semiconductor elements 10B and the first conductive portions 2A in the x direction and extending in the y direction in plan view. As shown in FIG. 17 and the like, the main portion 61 is positioned in the z1 direction with respect to the second wiring portion 52 (the second strip portion 522) of the first conductive member 5, and (Conductive substrate 2). The main portion 61 overlaps the plurality of second band-shaped portions 522 in plan view.
  • a plurality of openings 611 are formed in the main portion 61 as shown in FIGS. 8, 10, 14, and the like. Each of the plurality of openings 611 is a through hole penetrating in the z direction, for example.
  • the plurality of openings 611 are arranged at intervals in the y2 direction. Each opening 611 does not overlap the second band-shaped portion 522 in plan view.
  • the plurality of openings 611 are formed on the upper side (z2 direction side) and the lower side (z1 direction side) to facilitate the flow of the resin material.
  • the shape of the main portion 61 (second conducting member 6) is not limited to this configuration, and for example, the opening 611 may not be formed.
  • the plurality of first connection end portions 62 and the plurality of second connection end portions 63 are respectively connected to the main portion 61 and arranged corresponding to the plurality of second semiconductor elements 10B. As shown in FIGS. 14, 19, etc., each first connection end portion 62, the corresponding second main surface electrode 12 of any second semiconductor element 10B, and each second connection end portion 63 It is joined to the first conductive portion 2A via a conductive joint material 69, respectively.
  • a constituent material of the conductive bonding material 69 is not particularly limited, and may be, for example, solder, a metal paste material, or a sintered metal.
  • an opening 621 is formed in each first connecting end portion 62 .
  • the opening 621 is preferably formed so as to overlap the central portion of the second semiconductor element 10B in plan view.
  • the opening 621 is, for example, a through hole penetrating in the z direction.
  • the opening 621 is used, for example, when positioning the second conducting member 6 with respect to the conductive substrate 2 .
  • the sealing resin 8 includes the plurality of first semiconductor elements 10A, the plurality of second semiconductor elements 10B, the conductive substrate 2, the support substrate 3 (excluding the bottom surface 302), the first terminals 41, the second terminals 42, a portion of each of the plurality of third terminals 43 and the fourth terminals 44, a portion of each of the plurality of control terminals 45, a control terminal support 48, a first conduction member 5, a second conduction member 6; Each of the wires 71 to 74 is covered.
  • Sealing resin 8 is made of, for example, black epoxy resin.
  • the sealing resin 8 is formed by molding, for example.
  • the sealing resin 8 has, for example, an x-direction dimension of about 35 mm to 60 mm, a y-direction dimension of about 35 mm to 50 mm, and a z-direction dimension of about 4 mm to 15 mm. These dimensions are the largest part sizes along each direction.
  • the sealing resin 8 has a resin main surface 81, a resin back surface 82 and a plurality of resin side surfaces 831-834.
  • the resin main surface 81 and the resin back surface 82 are separated in the z-direction as shown in FIGS. 11, 13 and 18.
  • the resin main surface 81 faces the z2 direction
  • the resin back surface 82 faces the z1 direction.
  • a plurality of control terminals 45 protrude from the resin main surface 81.
  • the resin back surface 82 has a frame shape surrounding the bottom surface 302 (the bottom surface of the second metal layer 33) of the support substrate 3 in plan view.
  • the bottom surface 302 of the support substrate 3 is exposed from the resin back surface 82 and is flush with the resin back surface 82, for example.
  • Each of the plurality of resin side surfaces 831 to 834 is connected to both the resin main surface 81 and the resin back surface 82 and sandwiched between them in the z direction.
  • the resin side surface 831 and the resin side surface 832 are spaced apart in the x direction.
  • the resin side surface 831 faces the x1 direction, and the resin side surface 832 faces the x2 direction.
  • Two third terminals 43 protrude from the resin side surface 831
  • the first terminal 41 , the second terminal 42 and the fourth terminal 44 protrude from the resin side surface 832 .
  • the resin side surface 833 and the resin side surface 834 are spaced apart in the y direction.
  • the resin side surface 833 faces the y1 direction
  • the resin side surface 834 faces the y2 direction.
  • the resin side surface 832 is formed with a plurality of recesses 832a.
  • Each recess 832a is a portion recessed in the x direction in plan view.
  • the plurality of recesses 832a include those formed between the first terminal 41 and the fourth terminal 44 and those formed between the second terminal 42 and the fourth terminal 44 in plan view.
  • the plurality of recesses 832a are formed to increase the creeping distance along the resin side surface 832 between the first terminal 41 and the fourth terminal 44 and the creeping distance along the resin side surface 832 between the second terminal 42 and the fourth terminal 44. is provided.
  • the sealing resin 8 has a plurality of first projecting portions 851, a plurality of second projecting portions 852, and resin voids 86, as shown in FIGS.
  • Each of the plurality of first protrusions 851 protrudes from the resin main surface 81 in the z direction.
  • the plurality of first protrusions 851 are arranged near the four corners of the sealing resin 8 in plan view.
  • a first protruding end face 851a is formed at the tip of each first protruding portion 851 (the end in the z2 direction).
  • Each first protruding end face 851a of the plurality of first protruding portions 851 is parallel (or substantially parallel) to the resin main surface 81 and on the same plane (xy plane).
  • Each first projecting portion 851 has, for example, a bottomed hollow truncated cone shape.
  • the plurality of first protrusions 851 are used as spacers when the semiconductor device A1 is mounted on a control circuit board or the like of the device that uses the power source generated by the semiconductor device A1.
  • Each of the plurality of first protrusions 851 has a recess 851b and an inner wall surface 851c formed in the recess 851b.
  • the shape of each first projecting portion 851 may be columnar, and is preferably columnar. It is preferable that the concave portion 851b has a columnar shape, and the inner wall surface 851c has a single perfect circle shape in a plan view.
  • the semiconductor device A1 may be mechanically fixed to a control circuit board or the like by a method such as screwing.
  • the inner wall surfaces 851c of the recesses 851b of the plurality of first projections 851 can be formed with internal threads.
  • An insert nut may be embedded in the concave portion 851 b of the plurality of first protrusions 851 .
  • the plurality of second protrusions 852 protrude from the resin main surface 81 in the z-direction, as shown in FIG. 14 and the like.
  • the plurality of second projecting portions 852 overlap the plurality of control terminals 45 in plan view.
  • Each metal pin 452 of the plurality of control terminals 45 protrudes from each second protrusion 852 .
  • Each second protrusion 852 has a truncated cone shape.
  • the second protrusion 852 covers the holder 451 and part of the metal pin 452 at each control terminal 45 .
  • the resin void 86 extends from the resin main surface 81 to the main surface 201 of the conductive substrate 2 in the z direction.
  • the resin void 86 is tapered from the resin main surface 81 to the main surface 201 such that the cross-sectional area decreases in the z-direction.
  • the resin void portion 86 is formed when the sealing resin 8 is molded, and is a portion where the sealing resin 8 is not formed during the molding.
  • the resin void 86 is formed by, for example, being occupied by a pressing member during molding of the sealing resin 8 and not being filled with a fluid resin material.
  • the pressing member applies a pressing force to the main surface 201 of the conductive substrate 2 during molding, and is inserted through the first opening 514c, the opening 515a, the second opening 534c and the opening 535a of the first conducting member 5. be.
  • the conductive substrate 2 can be pressed by the pressing member without interfering with the first conductive member 5, and warp of the support substrate 3 to which the conductive substrate 2 is bonded can be suppressed.
  • the semiconductor device A1 includes a resin-filled portion 88.
  • the resin filling portion 88 fills the resin void portion 86 so as to fill the resin void portion 86 .
  • Resin-filled portion 88 is made of, for example, an epoxy resin similar to sealing resin 8 , but may be made of a material different from that of sealing resin 8 .
  • the semiconductor device A1 includes a plurality of first semiconductor elements 10A, conductive substrates 2, first terminals 41, and first conductive members 5.
  • the first conductive member 5 constitutes a path of main circuit current switched by the plurality of first semiconductor elements 10A and is connected to the plurality of first semiconductor elements 10A and the first terminals 41 .
  • the first conduction member 5 includes a first wiring portion 51 and a second wiring portion 52 .
  • the first wiring portion 51 has a first end portion 511 connected to the first terminal 41 and a second end portion 512 separated from the first end portion 511 in the x direction.
  • the second wiring portion 52 (second band-shaped portion 522 ) is connected to the first wiring portion 51 between the first end portion 511 and the second end portion 512 .
  • the first wiring portion 51 has a first portion 514 and a second portion 515 .
  • the first portion 514 is positioned between the first connecting portion 513 and the first end portion 511, which are connecting portions of the second wiring portion 52 (the second strip portion 522). It is located between the portion 513 and the second end portion 512 .
  • the main circuit current that flows through the first conductive member 5 flows from the plurality of first semiconductor elements 10A toward the first terminals 41 .
  • the main circuit current in the first conduction member 5 is dispersed and flows through the second portion 515 of the first wiring portion 51 and the second wiring portion 52 (the first strip portion 521).
  • the current flowing through the second portion 515 and the current flowing through the second wiring portion 52 (the first belt-shaped portion 521) merge at the first connecting portion 513, and the merged current flows toward the first terminal 41 to the first portion. 514 flows.
  • the size (first dimension L1) in the direction perpendicular to the flow direction of the main circuit current in the first portion 514 is the size (second dimension L2) in the direction perpendicular to the flow direction of the main circuit current in the second portion 515. is greater than According to such a configuration, the cross-sectional area of the first portion 514 through which the current flows after merging is larger than the cross-sectional area of the second portion 515 through which the current flows before the merging. An increase in current density can be suppressed. As a result, self-heating in the first portion 514 after merging is suppressed even when a large current flows through the semiconductor device A1 (the plurality of first semiconductor elements 10A). Therefore, the semiconductor device A1 has a preferable structure for passing a large current.
  • the second wiring portion 52 includes a first band-shaped portion 521 extending from the first connecting portion 513 in the y direction.
  • the first conductive member 5 includes a third wiring portion 53 located in the y1 direction with respect to the first strip portion 521 .
  • a second terminal 42 is arranged in the x2 direction with respect to the conductive substrate 2 .
  • the third wiring portion 53 has a third end portion 531 connected to the second terminal 42 and a fourth end portion 532 separated from the third end portion 531 in the x direction.
  • the second strip portion 522 is connected to the third wiring portion 53 between the third end portion 531 and the fourth end portion 532 .
  • the third wiring portion 53 has a third portion 534 and a fourth portion 535 .
  • the third portion 534 is positioned between the second connecting portion 533 and the third end portion 531, which are the connecting portions of the second strip portion 522.
  • the fourth portion 535 is positioned between the second connecting portion 533 and the fourth end portion. 532.
  • the main circuit current in the first conductive member 5 is distributed to the second portion 515 of the first wiring portion 51, the fourth portion 535 of the third wiring portion 53, and the second wiring portion 52 (the first strip portion 521). and flow.
  • the current flowing through the fourth portion 535 and the current flowing through the second wiring portion 52 (the first belt-shaped portion 521) merge at the second connecting portion 533, and the merged current flows toward the second terminal 42 to the third portion. 534 flows.
  • the dimension in the direction orthogonal to the flow direction of the main circuit current in the third portion 534 is the dimension in the direction orthogonal to the flow direction of the main circuit current in the fourth portion 535 (fourth dimension L4). is greater than According to such a configuration, the cross-sectional area of the third portion 534 through which the current flows after merging is larger than the cross-sectional area of the fourth portion 535 through which the current flows before merging. An increase in current density can be suppressed. As a result, even when a large current flows through the semiconductor device A1 (the plurality of first semiconductor elements 10A), the number of current paths to be distributed is increased, and self-conduction is achieved in both the first portion 514 and the third portion 534 after merging. Fever is suppressed. Therefore, the semiconductor device A1 has a more preferable structure for allowing a large current to flow.
  • the first portion 514 of the first wiring portion 51 has a first main portion 514A and a first extension portion 514B.
  • the first main portion 514A is parallel to the main surface 201 and overlaps the second portion 515 when viewed in the x direction.
  • the first extending portion 514B is connected to the first main portion 514A in the y2 direction.
  • the third portion 534 of the third wiring portion 53 has a second main portion 534A and a second extension portion 534B.
  • the second main portion 534A is parallel to the main surface 201 and overlaps the fourth portion 535 when viewed in the x direction.
  • the second extending portion 534B is connected to the second main portion 534A in the y1 direction.
  • the first portion 514 of the first wiring portion 51 and the third portion 534 of the third wiring portion 53 overlap the first strip portion 521 of the second wiring portion 52 when viewed in the y direction. According to such a configuration, the cross-sectional areas of both the current merging portion near the first connecting portion 513 in the first wiring portion 51 and the current merging portion near the second connecting portion 533 in the third wiring portion 53 are properly adjusted. You can make it bigger. As a result, an increase in the current density of both the first portion 514 and the third portion 534 after current merging is appropriately suppressed.
  • the semiconductor device A1 having such a configuration is more preferable for allowing a large current to flow.
  • the first extending portion 514B bends from the first main portion 514A and extends in the z1 direction.
  • the second extending portion 534B bends from the second main portion 534A and extends in the z1 direction.
  • the first main portion 514A and the second main portion 534A overlap the second conductive portion 2B (conductive substrate 2) in plan view.
  • the first extending portion 514B and the second extending portion 534B do not overlap the second conductive portion 2B (conductive substrate 2) in plan view, but overlap the second conductive portion 2B (conductive substrate 2) in the y direction. .
  • the cross-sectional areas of first portion 514 (first main portion 514A and first extension portion 514B) and third portion 534 (second main portion 534A and second extension portion 534B) are increased. It is possible to reduce the size of the semiconductor device A1 while increasing the size.
  • FIG. 21 shows a semiconductor device according to a first modified example of the first embodiment.
  • FIG. 21 is a plan view similar to FIG. 8 shown in the above embodiment.
  • elements that are the same as or similar to those of the semiconductor device A1 of the above embodiment are assigned the same reference numerals as those of the above embodiment, and description thereof will be omitted as appropriate.
  • the configuration of the first conductive member 5 is different from that of the above-described embodiment. ) have different configurations.
  • the first portion 514 does not have the curved first extension portion 514B
  • the third portion 534 does not have the second extension portion 534B.
  • the first wiring portion 51 and the third wiring portion 53 do not have the first opening 514c, the opening 515a, the second opening 534c, and the opening 535a.
  • a plurality of control terminals 45 are omitted.
  • the main circuit current flowing through the first conductive member 5 flows from the plurality of first semiconductor elements 10A toward the first terminals 41.
  • the main circuit current in the first conduction member 5 is dispersed and flows through the second portion 515 of the first wiring portion 51 and the second wiring portion 52 (the first strip portion 521).
  • the current flowing through the second portion 515 and the current flowing through the second wiring portion 52 (the first belt-shaped portion 521) merge at the first connecting portion 513, and the merged current flows toward the first terminal 41 to the first portion. 514 flows.
  • the size (first dimension L1) in the direction perpendicular to the flow direction of the main circuit current in the first portion 514 is the size (second dimension L2) in the direction perpendicular to the flow direction of the main circuit current in the second portion 515. is greater than According to such a configuration, the cross-sectional area of the first portion 514 through which the current flows after merging is larger than the cross-sectional area of the second portion 515 through which the current flows before the merging. An increase in current density can be suppressed. As a result, self-heating in the first portion 514 after merging is suppressed even when a large current flows through the semiconductor device A2 (the plurality of first semiconductor elements 10A). Therefore, the semiconductor device A2 has a preferable structure for passing a large current. In addition, within the range of the configuration similar to that of the semiconductor device A1 of the above embodiment, the same effects as those of the above embodiment can be obtained.
  • FIG. 22 shows a semiconductor device according to the second modification of the first embodiment.
  • FIG. 22 is a plan view similar to FIG. 8 shown in the above embodiment.
  • the configuration of the first conduction member 5 is significantly different from that of the above-described embodiment, and various modifications have been made accordingly.
  • the first conductive member 5 of this modified example does not have the third wiring portion 53 unlike the above-described embodiment.
  • the semiconductor device A3 does not include the second terminals 42 of the above embodiment, but includes three first semiconductor elements 10A and three second semiconductor elements 10B.
  • the first wiring portion 51 does not have the first opening 514c and the opening 515a.
  • a plurality of control terminals 45 are omitted.
  • the main circuit current flowing through the first conductive member 5 flows from the plurality of first semiconductor elements 10A toward the first terminals 41.
  • the main circuit current in the first conduction member 5 is dispersed and flows through the second portion 515 of the first wiring portion 51 and the second wiring portion 52 (the first strip portion 521).
  • the current flowing through the second portion 515 and the current flowing through the second wiring portion 52 (the first belt-shaped portion 521) merge at the first connecting portion 513, and the merged current flows toward the first terminal 41 to the first portion. 514 flows.
  • the size (first dimension L1) in the direction perpendicular to the flow direction of the main circuit current in the first portion 514 is the size (second dimension L2) in the direction perpendicular to the flow direction of the main circuit current in the second portion 515. is greater than According to such a configuration, the cross-sectional area of the first portion 514 through which the current flows after merging is larger than the cross-sectional area of the second portion 515 through which the current flows before the merging. An increase in current density can be suppressed. As a result, self-heating in the first portion 514 after merging is suppressed even when a large current flows through the semiconductor device A3 (the plurality of first semiconductor elements 10A). Therefore, the semiconductor device A3 has a preferable structure for passing a large current. In addition, within the range of the configuration similar to that of the semiconductor device A1 of the above embodiment, the same effects as those of the above embodiment can be obtained.
  • FIG. 23 shows a semiconductor device according to a third modified example of the first embodiment.
  • FIG. 23 is a plan view similar to FIG. 5 shown in the above embodiment.
  • the number of third terminals 43 is one.
  • the third terminal 43 is connected to the central portion of the first conductive portion 2A in the y direction.
  • the dimension in the y direction of the third terminals 43 in this modification may be about the same as the dimension in the y direction of the third terminals 43 in the semiconductor device A1 of the above-described embodiment. It may be larger than the dimension.
  • the configuration other than the third terminal 43 is the same as that of the semiconductor device A1.
  • the main circuit current flowing through the first conductive member 5 flows from the plurality of first semiconductor elements 10A toward the first terminals 41.
  • the main circuit current in the first conduction member 5 is dispersed and flows through the second portion 515 of the first wiring portion 51 and the second wiring portion 52 (the first strip portion 521).
  • the current flowing through the second portion 515 and the current flowing through the second wiring portion 52 (the first belt-shaped portion 521) merge at the first connecting portion 513, and the merged current flows toward the first terminal 41 to the first portion. 514 flows.
  • the size (first dimension L1) in the direction perpendicular to the flow direction of the main circuit current in the first portion 514 is the size (second dimension L2) in the direction perpendicular to the flow direction of the main circuit current in the second portion 515. is greater than According to such a configuration, the cross-sectional area of the first portion 514 through which the current flows after merging is larger than the cross-sectional area of the second portion 515 through which the current flows before the merging. An increase in current density can be suppressed. As a result, self-heating in the first portion 514 after merging is suppressed even when a large current is passed through the semiconductor device A4 (the plurality of first semiconductor elements 10A). Therefore, the semiconductor device A4 has a preferable structure for passing a large current. In addition, the same effects as those of the semiconductor device A1 of the above embodiment are obtained.
  • the semiconductor device according to the present disclosure is not limited to the above-described embodiments.
  • the specific configuration of each part of the semiconductor device according to the present disclosure can be changed in various ways.
  • Appendix 1 a conductive substrate having a main surface facing one side in the thickness direction and a back surface facing the opposite side of the main surface; a plurality of first semiconductor elements electrically connected to the main surface and having a switching function; a first terminal disposed on one side of the conductive substrate in a first direction orthogonal to the thickness direction; a first conduction member forming a path of a main circuit current switched by the plurality of first semiconductor elements and connected to the plurality of first semiconductor elements and the first terminal;
  • the first conduction member includes a first wiring portion and a second wiring portion, The first wiring portion has a first end connected to the first terminal and a second end separated from the first end in the first direction, The second wiring portion is connected to the first wiring portion between the first end and the second end,
  • the first wiring portion includes a first portion positioned between a first connecting portion, which is a connecting portion of the second wiring portion to the first wiring portion, and the first end portion, and the first connecting portion.
  • the first dimension which is the dimension in the direction orthogonal to the flow direction of the main circuit current in the first part
  • the first conductive member is made of a metal plate,
  • the first wiring portion extends in the first direction,
  • the first wiring portion is positioned on one side in the second direction with respect to the first belt-shaped portion, the first conduction member includes a third wiring portion located on the other side in the second direction with respect to the first belt-shaped portion and extending in the first direction; the second terminal is arranged on one side in the first direction with respect to the conductive substrate, and is connected to the third wiring portion;
  • the third wiring portion has a third end connected to the second terminal and a fourth end separated from the third end in the first direction,
  • the first belt-shaped portion is connected to the third wiring portion between the third end and the fourth end,
  • the third wiring portion includes a third portion positioned between a second connecting portion, which is a connecting portion of the first belt-shaped portion to the third wiring portion, and the third end portion, and the second connecting portion.
  • a fourth dimension that is the dimension in the direction orthogonal to the flow direction of the main circuit current in the third part is a fourth dimension that is the dimension in the direction orthogonal to the flow direction of the main circuit current in the fourth part 3.
  • the semiconductor device according to appendix 2 wherein the semiconductor device is larger than Appendix 4.
  • the second wiring portion includes at least one second strip-shaped portion connected to the first strip-shaped portion and extending from the first strip-shaped portion to the other side in the first direction.
  • Appendix 5 includes a first main portion located on one side in the thickness direction with respect to the main surface, and a first extension portion connected to one side in the second direction with respect to the first main portion.
  • the first main portion is parallel to the main surface and overlaps the second portion when viewed in the first direction
  • the third portion includes a second main portion located on one side in the thickness direction with respect to the main surface, and a second extension portion connected to the other side in the second direction with respect to the second main portion. and 5.
  • the semiconductor device according to appendix 4 wherein the second main portion is parallel to the main surface and overlaps the fourth portion when viewed in the first direction.
  • Appendix 6. 6.
  • Appendix 7. The first extending portion is bent from the first main portion and extends to the other side in the thickness direction, 7.
  • a support substrate having a support surface facing one side in the thickness direction and to which the conductive substrate is bonded such that the back surface faces the support surface; having a resin main surface facing the same side as the main surface and a resin back surface facing the side opposite to the resin main surface, at least part of the supporting substrate, at least part of the conductive substrate, and the plurality of first semiconductors a sealing resin that covers the element and the first conductive member,
  • the first main portion has a first opening positioned on the other side in the second direction with respect to the first extension portion when viewed in the thickness direction, 10.
  • the first opening is an arc-shaped notch recessed from the other side end in the second direction to one side in the second direction in the first main portion
  • the first extending portion projects in an arc shape from one side of the first main portion in the second direction
  • the second opening is an arc-shaped notch recessed from one side end in the second direction to the other side in the second direction in the second main portion, 11.
  • the semiconductor device according to appendix 10 wherein the second extending portion projects in an arc shape from the other side of the second main portion in the second direction. Appendix 12.
  • the plurality of first semiconductor elements are spaced apart in the second direction, the first conduction member includes a fourth wiring portion connected to both the second end portion and the fourth end portion and extending in a second direction; The fourth wiring portion is connected to the plurality of first semiconductor elements, 12.
  • the semiconductor device according to any one of appendices 4 to 11, wherein the fourth wiring portion is connected to the other end of the second strip portion in the first direction. Appendix 13.
  • the conductive substrate includes a first conductive portion and a second conductive portion spaced apart from each other on the other side and one side in the first direction;
  • the plurality of first semiconductor elements are electrically joined to the first conductive portion, a third terminal connected to the first conductive portion; a plurality of second semiconductor elements electrically connected to the second conductive portion and having a switching function; a second conductive member connected to the plurality of second semiconductor elements and the first conductive portion and made of a metal plate; 13.
  • Appendix 14. 14 The semiconductor device according to appendix 13, wherein the second conduction member overlaps the second belt-shaped portion when viewed in the thickness direction.
  • the plurality of second semiconductor elements are spaced apart in the second direction, 15.

Abstract

半導体装置は、導電基板と、前記導電基板に接合された複数の第１半導体素子と、前記導電基板に対して第１方向の一方側に配置された第１端子と、前記複数の第１半導体素子と前記第１端子とに接続された第１導通部材（第１、第２配線部）とを備える。前記第１配線部は、前記第１端子に接続された第１端部と、前記第１端部に対して前記第１方向に離れた第２端部とを有する。前記第２配線部は、前記第１端部と前記第２端部との間で前記第１配線部に連結されている。前記第１配線部は、第１部および第２部を含み、前記第１部は、前記第１配線部に対する前記第２配線部の連結部位（第１連結部）と前記第１端部との間に位置し、前記第２部は、前記第１連結部と前記第２端部との間に位置する。前記第１部において主回路電流の流れ方向に直交する方向の大きさは、前記第２部において前記主回路電流の流れ方向に直交する方向の大きさよりも大である。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力用スイッチング素子を備える半導体装置が知られている。このような半導体装置は、産業機器から家電や情報端末、自動車用機器まであらゆる電子機器に搭載される。特許文献１には、従来の半導体装置（パワーモジュール）が開示されている。特許文献１に記載の半導体装置は、半導体素子、および、支持基板（セラミック基板）を備えている。半導体素子は、たとえばＳｉ（シリコン）製のＩＧＢＴである。支持基板は、半導体素子を支持する。支持基板は、絶縁性の基材と、基材の両面に積層された導体層とを含む。基材は、たとえばセラミックからなる。各導体層は、たとえばＣｕ（銅）からなり、一方の導体層には、半導体素子が接合される。
特開２０１５－２２０３８２号公報
　近年、電子機器の省エネルギー化、高性能化および小型化などが求められている。そのためには、電子機器に搭載する半導体モジュールの性能向上や小型化などが必要となる。
　本開示は、上記した事情のもとで考え出されたものであって、大電流を流すのに適した半導体装置を提供することを一の課題とする。
　本開示によって提供される半導体装置は、厚さ方向の一方側を向く主面、および前記主面とは反対側を向く裏面を有する導電基板と、前記主面に電気的に接合され、スイッチング機能を有する複数の第１半導体素子と、前記導電基板に対し、前記厚さ方向に対して直交する第１方向の一方側に配置された第１端子と、前記複数の第１半導体素子によってスイッチングされる主回路電流の経路を構成し、前記複数の第１半導体素子と前記第１端子とに接続された第１導通部材と、を備え、前記第１導通部材は、第１配線部および第２配線部を含み、前記第１配線部は、前記第１端子に接続された第１端部と、前記第１端部に対して前記第１方向に離れた第２端部と、を有し、前記第２配線部は、前記第１端部と前記第２端部との間において前記第１配線部に連結されており、前記第１配線部は、前記第１配線部に対する前記第２配線部の連結部位である第１連結部と前記第１端部との間に位置する第１部と、前記第１連結部と前記第２端部との間に位置する第２部と、を有し、前記第１部において前記主回路電流の流れ方向に直交する方向の大きさである第１寸法は、前記第２部において前記主回路電流の流れ方向に直交する方向の大きさである第２寸法よりも大である。
　本開示の半導体装置によれば、大電流を流す上で好ましい構造を提供することができる。
　本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態に係る半導体装置を示す斜視図である。 図２は、図１の斜視図において、封止樹脂を省略した図である。 図３は、図２の斜視図において、第１導通部材を省略した図である。 図４は、図１に示す半導体装置の平面図である。 図５は、図４の平面図において、封止樹脂を想像線で示した図である。 図６は、図１に示す半導体装置の右側面図であり、封止樹脂を想像線で示した図である。 図７は、図１に示す半導体装置の左側面図であり、封止樹脂を想像線で示した図である。 図８は、図５の一部を拡大した部分拡大図であって、封止樹脂を省略している。 図９は、第１導通部材の平面図であって、第１延出部および第２延出部を展開した状態を示す。 図１０は、図５の平面図において、封止樹脂および第１導通部材を省略し、第２導通部材を想像線で示した図である。 図１１は、図１に示す半導体装置の右側面図である。 図１２は、図１に示す半導体装置の底面図である。 図１３は、図５のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図１４は、図５のＸＩＶ－ＸＩＶ線に沿う断面図である。 図１５は、図１４の一部を拡大した部分拡大図である。 図１６は、図１４の一部を拡大した部分拡大図である。 図１７は、図５のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。 図１８は、図５のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。 図１９は、図５のＸＩＸ－ＸＩＸ線に沿う断面図である。 図２０は、図５のＸＸ－ＸＸ線に沿う断面図である。 図２１は、第１実施形態の第１変形例に係る半導体装置を示す、図８と同様の平面図（封止樹脂を省略）である。 図２２は、第１実施形態の第２変形例に係る半導体装置を示す、図８と同様の平面図（封止樹脂を省略）である。 図２３は、第１実施形態の第３変形例に係る半導体装置を示す、図５と同様の平面図である。
　以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
　本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
　本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ上に位置していること」を含む。また、「ある物Ａがある物Ｂにある方向に見て重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。
　図１～図２０は、本開示の第１実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ１は、複数の第１半導体素子１０Ａ、複数の第２半導体素子１０Ｂ、導電基板２、支持基板３、第１端子４１、第２端子４２、複数の第３端子４３、第４端子４４、複数の制御端子４５、制御端子支持体４８、第１導通部材５、第２導通部材６および封止樹脂８を備えている。
　図１は、半導体装置Ａ１を示す斜視図である。図２は、図１の斜視図において、封止樹脂８を省略した図である。図３は、図２の斜視図において、第１導通部材５を省略した図である。図４は、半導体装置Ａ１を示す平面図である。図５は、図４の平面図において、封止樹脂８を想像線で示した図である。図６は、半導体装置Ａ１の右側面図であり、封止樹脂８を想像線で示した図である。図７は、半導体装置Ａ１の左側面図であり、封止樹脂８を想像線で示した図である。図８は、図５の一部を拡大した部分拡大図であって、封止樹脂８を省略している。図９は、第１導通部材５の平面図であって、後述の第１延出部５１４Ｂおよび第２延出部５３４Ｂを展開した状態を示す。図１０は、図５の平面図において、封止樹脂８および第１導通部材５を省略し、第２導通部材６を想像線で示した図である。図１１は、半導体装置Ａ１の右側面図である。図１２は、半導体装置Ａ１の底面図である。図１３は、図５のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。図１４は、図５のＸＩＶ－ＸＩＶ線に沿う断面図である。図１５および図１６は、図１４の一部を拡大した部分拡大図である。図１７は、図５のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。図１８は、図５のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。図１９は、図５のＸＩＸ－ＸＩＸ線に沿う断面図である。図２０は、図５のＸＸ－ＸＸ線に沿う断面図である。
　説明の便宜上、互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向とする。ｚ方向は、たとえば、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図４参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図４参照）における上下方向である。以下の説明において、「平面視」とは、ｚ方向に見たときをいう。
　複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂはそれぞれ、半導体装置Ａ１の機能中枢となる電子部品である。各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂの構成材料は、たとえばＳｉＣ（炭化ケイ素）を主とする半導体材料である。この半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＮ（窒化ガリウム）あるいはＣ（ダイヤモンド）などであってもよい。各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂは、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング機能を有するパワー半導体チップである。本実施形態においては、第１半導体素子１０Ａおよび第２半導体素子１０ＢがＭＯＳＦＥＴである場合を示すが、これに限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）などの他のトランジスタであってもよい。各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂは、いずれも同一素子である。各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂは、たとえばｎチャネル型のＭＯＳＦＥＴであるが、ｐチャネル型のＭＯＳＦＥＴであってもよい。
　第１半導体素子１０Ａおよび第２半導体素子１０Ｂはそれぞれ、図１５、図１６に示すように、素子主面１０１および素子裏面１０２を有する。各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂにおいて、素子主面１０１と素子裏面１０２とはｚ方向に離間する。素子主面１０１は、ｚ２方向を向き、素子裏面１０２は、ｚ１方向を向く。
　本実施形態では、半導体装置Ａ１は、４つの第１半導体素子１０Ａと４つの第２半導体素子１０Ｂとを備えているが、第１半導体素子１０Ａの数および第２半導体素子１０Ｂの数は、本構成に限定されず、半導体装置Ａ１に要求される性能に応じて適宜変更される。図１０の例では、第１半導体素子１０Ａおよび第２半導体素子１０Ｂがそれぞれ４個ずつ配置される。第１半導体素子１０Ａおよび第２半導体素子１０Ｂの数は、それぞれ２個または３個でもよく、それぞれ５個以上でもよい。第１半導体素子１０Ａの数と第２半導体素子１０Ｂの数とは、等しくてもよく、異なってもよい。第１半導体素子１０Ａおよび第２半導体素子１０Ｂの数は、半導体装置Ａ１が取り扱う電流容量によって決定される。
　半導体装置Ａ１は、たとえばハーフブリッジ型のスイッチング回路として構成される。この場合、複数の第２半導体素子１０Ｂは、半導体装置Ａ１の上アーム回路を構成し、複数の第１半導体素子１０Ａは、下アーム回路を構成する。上アーム回路において、複数の第２半導体素子１０Ｂは互いに並列に接続され、下アーム回路において、複数の第１半導体素子１０Ａは互いに並列に接続される。各第２半導体素子１０Ｂと各第１半導体素子１０Ａとは、直列に接続され、ブリッジ層を構成する。
　複数の第１半導体素子１０Ａはそれぞれ、図１０および図１８などに示すように、導電基板２に搭載されている。図１０に示す例では、複数の第１半導体素子１０Ａは、たとえばｙ方向に並んでおり、互いに離間している。各第１半導体素子１０Ａは、導電性接合材１９を介して、導電基板２（後述の第１導電部２Ａ）に導通接合されている。各第１半導体素子１０Ａは、第１導電部２Ａに接合された際、素子裏面１０２が第１導電部２Ａに対向する。
　複数の第２半導体素子１０Ｂはそれぞれ、図１０および図１９などに示すように、導電基板２に搭載されている。図１０に示す例では、複数の第２半導体素子１０Ｂは、たとえばｙ方向に並んでおり、互いに離間している。各第２半導体素子１０Ｂは、導電性接合材１９を介して、導電基板２（後述の第２導電部２Ｂ）に導通接合されている。各第２半導体素子１０Ｂは、第２導電部２Ｂに接合された際、素子裏面１０２が第２導電部２Ｂに対向する。図１０から理解されるように、ｘ方向に見て、複数の第１半導体素子１０Ａと複数の第２半導体素子１０Ｂとは、重なっているが、重なっていなくてもよい。
　複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂはそれぞれ、第１主面電極１１、第２主面電極１２、第３主面電極１３および裏面電極１５を有する。以下で説明する第１主面電極１１、第２主面電極１２、第３主面電極１３および裏面電極１５の構成は、各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂにおいて共通する。第１主面電極１１、第２主面電極１２および第３主面電極１３は、素子主面１０１に設けられている。第１主面電極１１、第２主面電極１２および第３主面電極１３は、図示しない絶縁膜により絶縁されている。裏面電極１５は、素子裏面１０２に設けられている。
　第１主面電極１１は、たとえばゲート電極であって、第１半導体素子１０Ａ（第２半導体素子１０Ｂ）を駆動させるための駆動信号（たとえばゲート電圧）が入力される。第１半導体素子１０Ａ（第２半導体素子１０Ｂ）において、第２主面電極１２は、たとえばソース電極であって、ソース電流が流れる。第３主面電極１３は、たとえばソースセンス電極であって、ソース電流が流れる。裏面電極１５は、たとえばドレイン電極であって、ドレイン電流が流れる。裏面電極１５は、素子裏面１０２の全域（あるいは略全域）を覆っている。裏面電極１５は、たとえばＡｇ（銀）めっきにより構成される。
　各第１半導体素子１０Ａ（各第２半導体素子１０Ｂ）は、第１主面電極１１（ゲート電極）に駆動信号（ゲート電圧）が入力されると、この駆動信号に応じて、導通状態と遮断状態とが切り替わる。導通状態では、裏面電極１５（ドレイン電極）から第２主面電極１２（ソース電極）に電流が流れ、遮断状態では、この電流が流れない。つまり、各第１半導体素子１０Ａ（各第２半導体素子１０Ｂ）は、スイッチング動作を行う。半導体装置Ａ１は、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂのスイッチング機能により、１つの第４端子４４と２つの第１端子４１および第２端子４２との間に入力される直流電圧をたとえば交流電圧に変換して、第３端子４３から交流電圧を出力する。
　半導体装置Ａ１では、図５、図１０などに示すように、サーミスタ１７を備える。サーミスタ１７は、温度検出用センサとして用いられる。
　導電基板２は、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂを支持する。導電基板２は、支持基板３上に導電性接合材２９を介して接合されている。導電基板２は、たとえば平面視矩形状である。導電基板２は、第１導通部材５および第２導通部材６とともに、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂによってスイッチングされる主回路電流の経路を構成する。
　導電基板２は、第１導電部２Ａおよび第２導電部２Ｂを含む。第１導電部２Ａおよび第２導電部２Ｂはそれぞれ、金属製の板状部材である。この金属は、たとえばＣｕ（銅）あるいはＣｕ合金である。第１導電部２Ａおよび第２導電部２Ｂは、第１端子４１、第２端子４２、複数の第３端子４３、および第４端子４４とともに、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂへの導通経路を構成している。第１導電部２Ａおよび第２導電部２Ｂはそれぞれが、図１３～図２０に示すように、導電性接合材２９を介して支持基板３上に接合されている。第１導電部２Ａには、導電性接合材１９を介して複数の第１半導体素子１０Ａがそれぞれ接合されている。第２導電部２Ｂには、導電性接合材１９を介して複数の第２半導体素子１０Ｂがそれぞれ接合されている。導電性接合材１９および導電性接合材２９の構成材料は特に限定されず、たとえばはんだ、金属ペースト材、あるいは、焼結金属などである。第１導電部２Ａおよび第２導電部２Ｂは、図３、図１０、図１３および図１４に示すように、ｘ方向に離間する。これらの図に示す例では、第１導電部２Ａは、第２導電部２Ｂよりもｘ１方向に位置する。第１導電部２Ａおよび第２導電部２Ｂはそれぞれ、たとえば平面視矩形状である。第１導電部２Ａおよび第２導電部２Ｂは、ｘ方向に見て重なる。第１導電部２Ａおよび第２導電部２Ｂはそれぞれ、たとえばｘ方向の寸法が１５ｍｍ～２５ｍｍであり、たとえばｙ方向の寸法が３０ｍｍ～４０ｍｍであり、ｚ方向の寸法が１．０ｍｍ～５．０ｍｍ（好ましくは２．０ｍｍ程度）である。
　導電基板２は、主面２０１および裏面２０２を有する。主面２０１および裏面２０２は、図１３、図１４および図１７～図２０に示すように、ｚ方向に離間する。主面２０１は、ｚ２方向を向き、裏面２０２は、ｚ１方向を向く。主面２０１は、第１導電部２Ａの上面と第２導電部２Ｂの上面とを合わせたものである。裏面２０２は、第１導電部２Ａの下面と第２導電部２Ｂの下面とを合わせたものである。裏面２０２は、支持基板３に対向するように支持基板３に接合されている。
　支持基板３は、導電基板２を支持する。支持基板３は、たとえばＡＭＢ（Active Metal Brazing）基板で構成される。支持基板３は、絶縁層３１、第１金属層３２および第２金属層３３を含む。
　絶縁層３１は、たとえば熱伝導性の優れたセラミックスである。このようなセラミックスとしては、たとえばＳｉＮ（窒化ケイ素）がある。絶縁層３１は、セラミックスに限定されず、絶縁樹脂シートなどであってもよい。絶縁層３１は、たとえば平面視矩形状である。
　第１金属層３２は、絶縁層３１の上面（ｚ２方向を向く面）に形成されている。第１金属層３２の構成材料は、たとえばＣｕを含む。当該構成材料はＣｕではなくＡｌ（アルミニウム）を含んでいてもよい。第１金属層３２は、第１部分３２Ａおよび第２部分３２Ｂを含む。第１部分３２Ａおよび第２部分３２Ｂは、ｘ方向に離間する。第１部分３２Ａは、第２部分３２Ｂのｘ１方向側に位置する。第１部分３２Ａは、第１導電部２Ａが接合され、第１導電部２Ａを支持する。第２部分３２Ｂは、第２導電部２Ｂが接合され、第２導電部２Ｂを支持する。第１部分３２Ａおよび第２部分３２Ｂはそれぞれ、たとえば平面視矩形状である。
　第２金属層３３は、絶縁層３１の下面（ｚ１方向を向く面）に形成されている。第２金属層３３の構成材料は、第１金属層３２の構成材料と同じである。第２金属層３３の下面（後述の底面３０２）は、図１２に示す例では、たとえば封止樹脂８から露出する。当該下面は、封止樹脂８から露出せず、封止樹脂８に覆われていてもよい。第２金属層３３は、平面視において、第１部分３２Ａおよび第２部分３２Ｂの双方に重なる。
　支持基板３は、図１３～図２０に示すように、支持面３０１および底面３０２を有する。支持面３０１と底面３０２とは、ｚ方向に離間する。支持面３０１は、ｚ２方向を向き、底面３０２は、ｚ１方向を向く。底面３０２は、図１２に示すように、封止樹脂８から露出する。支持面３０１は、第１金属層３２の上面であり、第１部分３２Ａの上面と第２部分３２Ｂの上面とをあわせたものである。支持面３０１は、導電基板２に対向し、導電基板２が接合されている。底面３０２は、第２金属層３３の下面である。底面３０２には、図示しない放熱部材（たとえばヒートシンク）などが取り付け可能である。支持基板３のｚ方向の寸法（支持面３０１から底面３０２までのｚ方向に沿う距離）は、たとえば０．７ｍｍ～２．０ｍｍである。
　第１端子４１、第２端子４２、複数の第３端子４３、および第４端子４４はそれぞれ、板状の金属板からなる。この金属板の構成材料は、たとえばＣｕまたはＣｕ合金である。図１～図５、図１０および図１２に示す例では、半導体装置Ａ１は、１つずつの第１端子４１、第２端子４２および第４端子４４と、２つの第３端子４３とを備えている。
　第１端子４１、第２端子４２および第４端子４４には、電力変換対象となる直流電圧が入力される。第４端子４４は正極（Ｐ端子）であり、第１端子４１および第２端子４２はそれぞれ負極（Ｎ端子）である。複数の第３端子４３から、第１半導体素子１０Ａおよび第２半導体素子１０Ｂにより電力変換された交流電圧が出力される。第１端子４１、第２端子４２、複数の第３端子４３、および第４端子４４はそれぞれ、封止樹脂８に覆われた部分と封止樹脂８から露出した部分とを含む。
　第４端子４４は、図１４に示すように、第２導電部２Ｂと一体的に形成されている。本構成と異なり、第４端子４４は、第２導電部２Ｂと分離され、第２導電部２Ｂに導通接合されていてもよい。第４端子４４は、図１０などに示すように、複数の第２半導体素子１０Ｂおよび第２導電部２Ｂ（導電基板２）に対して、ｘ２方向側に位置する。第４端子４４は、第２導電部２Ｂに導通し、かつ、第２導電部２Ｂを介して、各第２半導体素子１０Ｂの裏面電極１５（ドレイン電極）に導通する。
　第１端子４１および第２端子４２はそれぞれ、図１０に示すように、第２導電部２Ｂから離間している。第１端子４１および第２端子４２はそれぞれ、図５および図８に示すように、第１導通部材５が接合されている。第１端子４１および第２端子４２はそれぞれ、図５、図１０などに示すように、複数の第２半導体素子１０Ｂおよび第２導電部２Ｂ（導電基板２）に対して、ｘ２方向側に位置する。第１端子４１および第２端子４２はそれぞれ、第１導通部材５に導通し、かつ、第１導通部材５を介して、各第２半導体素子１０Ｂの第２主面電極１２（ソース電極）に導通する。
　図１～図５、図１０および図１２などに示すように、第１端子４１、第２端子４２および第４端子４４はそれぞれ、半導体装置Ａ１において、封止樹脂８からｘ２方向に突き出ている。第１端子４１、第２端子４２および第４端子４４は、互いに離間している。第１端子４１および第２端子４２は、ｙ方向において第４端子４４を挟んで互いに反対側に位置する。第１端子４１は、第４端子４４のｙ２方向側に位置し、第２端子４２は、第４端子４４のｙ１方向側に位置する。第１端子４１、第２端子４２および第４端子４４は、ｙ方向に見て互いに重なる。
　２つの第３端子４３はそれぞれ、図１０および図１３から理解されるように、第１導電部２Ａと一体的に形成されている。本構成と異なり、第３端子４３は、第１導電部２Ａと分離され、第１導電部２Ａに導通接合されていてもよい。２つの第３端子４３はそれぞれ、図１０などに示すように、複数の第１半導体素子１０Ａおよび第１導電部２Ａ（導電基板２）に対して、ｘ１方向側に位置する。各第３端子４３は、第１導電部２Ａに導通し、かつ、第１導電部２Ａを介して、各第１半導体素子１０Ａの裏面電極１５（ドレイン電極）に導通する。なお、第３端子４３の数は、２つに限定されず、たとえば１つであってもよいし、３つ以上であってもよい。たとえば、第３端子４３が１つである場合、第１導電部２Ａのｙ方向における中央部分につながっていることが望ましい。
　複数の制御端子４５はそれぞれ、各第１半導体素子１０Ａおよび各第２半導体素子１０Ｂを制御するためのピン状の端子である。複数の制御端子４５は、複数の第１制御端子４６Ａ～４６Ｅおよび複数の第２制御端子４７Ａ～４７Ｅを含む。複数の第１制御端子４６Ａ～４６Ｅは、各第１半導体素子１０Ａの制御などに用いられる。複数の第２制御端子４７Ａ～４７Ｅは、各第２半導体素子１０Ｂの制御などに用いられる。
　複数の第１制御端子４６Ａ～４６Ｅは、ｙ方向に間隔を隔てて配置されている。各第１制御端子４６Ａ～４６Ｅは、図１０および図１４などに示すように、制御端子支持体４８（後述の第１支持部４８Ａ）を介して、第１導電部２Ａに支持される。各第１制御端子４６Ａ～４６Ｅは、図５および図１０に示すように、ｘ方向において、複数の第１半導体素子１０Ａと２つの第３端子４３との間に位置する。
　第１制御端子４６Ａは、複数の第１半導体素子１０Ａの駆動信号入力用の端子（ゲート端子）である。第１制御端子４６Ａには、複数の第１半導体素子１０Ａを駆動させるための駆動信号が入力される（たとえばゲート電圧が印加される）。
　第１制御端子４６Ｂは、複数の第１半導体素子１０Ａのソース信号検出用の端子（ソースセンス端子）である。第１制御端子４６Ｂから、複数の第１半導体素子１０Ａの各第２主面電極１２（ソース電極）に印加される電圧（ソース電流に対応した電圧）が検出される。
　第１制御端子４６Ｃおよび第１制御端子４６Ｄは、サーミスタ１７に導通する端子である。
　第１制御端子４６Ｅは、複数の第１半導体素子１０Ａのドレイン信号検出用の端子（ドレインセンス端子）である。第１制御端子４６Ｅから、複数の第１半導体素子１０Ａの各裏面電極１５（ドレイン電極）に印加される電圧（ドレイン電流に対応した電圧）が検出される。
　複数の第２制御端子４７Ａ～４７Ｅは、ｙ方向に間隔を隔てて配置されている。各第２制御端子４７Ａ～４７Ｅは、図１０および図１４などに示すように、制御端子支持体４８（後述の第２支持部４８Ｂ）を介して、第２導電部２Ｂに支持される。各第２制御端子４７Ａ～４７Ｅは、図５および図１０に示すように、ｘ方向において、複数の第２半導体素子１０Ｂと、第１端子４１、第２端子４２および第４端子４４との間に位置する。
　第２制御端子４７Ａは、複数の第２半導体素子１０Ｂの駆動信号入力用の端子（ゲート端子）である。第２制御端子４７Ａには、複数の第２半導体素子１０Ｂを駆動させるための駆動信号が入力される（たとえばゲート電圧が印加される）。第２制御端子４７Ｂは、複数の第２半導体素子１０Ｂのソース信号検出用の端子（ソースセンス端子）である。第２制御端子４７Ｂから、複数の第２半導体素子１０Ｂの各第２主面電極１２（ソース電極）に印加される電圧（ソース電流に対応した電圧）が検出される。第２制御端子４７Ｃおよび第２制御端子４７Ｄは、サーミスタ１７に導通する端子である。第２制御端子４７Ｅは、複数の第２半導体素子１０Ｂのドレイン信号検出用の端子（ドレインセンス端子）である。第２制御端子４７Ｅから、複数の第２半導体素子１０Ｂの各裏面電極１５（ドレイン電極）に印加される電圧（ドレイン電流に対応した電圧）が検出される。
　複数の制御端子４５（複数の第１制御端子４６Ａ～４６Ｅおよび複数の第２制御端子４７Ａ～４７Ｅ）はそれぞれ、ホルダ４５１および金属ピン４５２を含む。
　ホルダ４５１は、導電性材料からなる。ホルダ４５１は、図１５、図１６に示すように、導電性接合材４５９を介して、制御端子支持体４８（後述の第１金属層４８２）に接合されている。ホルダ４５１は、筒状部、上端鍔部および下端鍔部を含む。上端鍔部は、筒状部の上方につながり、下端鍔部は、筒状部の下方につながる。ホルダ４５１のうちの少なくとも上端鍔部および筒状部に、金属ピン４５２が挿通されている。ホルダ４５１は、封止樹脂８（後述の第２突出部８５２）に覆われている。
　金属ピン４５２は、ｚ方向に延びる棒状部材である。金属ピン４５２は、ホルダ４５１に圧入されることで支持されている。金属ピン４５２は、少なくともホルダ４５１を介して、制御端子支持体４８（後述の第１金属層４８２）に導通する。図１５、図１６に示す例のように、金属ピン４５２の下端（ｚ１方向側の端部）がホルダ４５１の挿通孔内で導電性接合材４５９に接している場合には、金属ピン４５２は、導電性接合材４５９を介して、制御端子支持体４８に導通する。
　制御端子支持体４８は、複数の制御端子４５を支持する。制御端子支持体４８は、ｚ方向において、主面２０１（導電基板２）と複数の制御端子４５との間に介在する。
　制御端子支持体４８は、第１支持部４８Ａおよび第２支持部４８Ｂを含む。第１支持部４８Ａは、導電基板２の第１導電部２Ａ上に配置され、複数の制御端子４５のうちの複数の第１制御端子４６Ａ～４６Ｅを支持する。第１支持部４８Ａは、図１５に示すように、接合材４９を介して、第１導電部２Ａに接合されている。接合材４９は、導電性でも絶縁性でもよいが、たとえばはんだが用いられる。第２支持部４８Ｂは、導電基板２の第２導電部２Ｂ上に配置され、複数の制御端子４５のうちの複数の第２制御端子４７Ａ～４７Ｄを支持する。第２支持部４８Ｂは、図１６に示すように、接合材４９を介して、第２導電部２Ｂに接合されている。
　制御端子支持体４８（第１支持部４８Ａおよび第２支持部４８Ｂのそれぞれ）は、たとえばＤＢＣ基板で構成される。制御端子支持体４８は、互いに積層された絶縁層４８１、第１金属層４８２および第２金属層４８３を有する。
　絶縁層４８１は、たとえばセラミックスからなる。絶縁層４８１は、たとえば平面視矩形状である。
　第１金属層４８２は、図１５、図１６などに示すように、絶縁層４８１の上面に形成されている。各制御端子４５は、第１金属層４８２上に立設されている。第１金属層４８２は、たとえばＣｕまたはＣｕ合金である。図１０などに示すように、第１金属層４８２は、第１部分４８２Ａ、第２部分４８２Ｂ、第３部分４８２Ｃ、第４部分４８２Ｄおよび第５部分４８２Ｅを含む。第１部分４８２Ａ、第２部分４８２Ｂ、第３部分４８２Ｃ、第４部分４８２Ｄおよび第５部分４８２Ｅは、互いに離間し、絶縁されている。
　第１部分４８２Ａは、複数のワイヤ７１が接合され、各ワイヤ７１を介して、各第１半導体素子１０Ａ（各第２半導体素子１０Ｂ）の第１主面電極１１（ゲート電極）に導通する。第１部分４８２Ａと第６部分４８２Ｆとは、複数のワイヤ７３が接続されている。これにより、第６部分４８２Ｆは、ワイヤ７３およびワイヤ７１を介して、各第１半導体素子１０Ａ（各第２半導体素子１０Ｂ）の第１主面電極１１（ゲート電極）に導通する。図１０に示すように、第１支持部４８Ａの第６部分４８２Ｆには、第１制御端子４６Ａが接合されており、第２支持部４８Ｂの第６部分４８２Ｆには、第２制御端子４７Ａが接合されている。
　第２部分４８２Ｂは、複数のワイヤ７２が接合され、各ワイヤ７２を介して、各第１半導体素子１０Ａ（各第２半導体素子１０Ｂ）の第２主面電極１２（ソース電極）に導通する。図１０に示すように、第１支持部４８Ａの第２部分４８２Ｂには、第１制御端子４６Ｂが接合されており、第２支持部４８Ｂの第２部分４８２Ｂには、第２制御端子４７Ｂが接合されている。
　第３部分４８２Ｃおよび第４部分４８２Ｄは、サーミスタ１７が接合されている。図１０に示すように、第１支持部４８Ａの第３部分４８２Ｃおよび第４部分４８２Ｄには、第１制御端子４６Ｃ，４６Ｄが接合されており、第２支持部４８Ｂの第３部分４８２Ｃおよび第４部分４８２Ｄには、第２制御端子４７Ｃ，４７Ｄが接合されている。
　第１支持部４８Ａの第５部分４８２Ｅは、ワイヤ７４が接合され、ワイヤ７４を介して、第１導電部２Ａに導通する。第２支持部４８Ｂの第５部分４８２Ｅは、ワイヤ７４が接合され、ワイヤ７４を介して、第２導電部２Ｂに導通する。図１０に示すように、第１支持部４８Ａの第５部分４８２Ｅには、第１制御端子４６Ｅが接合されており、第２支持部４８Ｂの第５部分４８２Ｅには、第２制御端子４７Ｅが接合されている。上記の各ワイヤ７１～７４は、たとえばボンディングワイヤである。各ワイヤ７１～７４の構成材料は、たとえばＡｕ（金）、ＡｌあるいはＣｕのいずれかを含む。
　第２金属層４８３は、図１５、図１６などに示すように、絶縁層４８１の下面に形成されている。第１支持部４８Ａの第２金属層４８３は、図１５に示すように、接合材４９を介して、第１導電部２Ａに接合される。第２支持部４８Ｂの第２金属層４８３は、図１６に示すように、接合材４９を介して、第２導電部２Ｂに接合される。
　第１導通部材５および第２導通部材６は、導電基板２とともに、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂによってスイッチングされる主回路電流の経路を構成する。第１導通部材５および第２導通部材６は、主面２０１（導電基板２）からｚ２方向に離間し、かつ、平面視において主面２０１に重なる。本実施形態では、第１導通部材５および第２導通部材６はそれぞれ、金属製の板材により構成される。当該金属は、たとえばＣｕまたはＣｕ合金である。具体的には、第１導通部材５および第２導通部材６は、適宜折り曲げられた金属製の板材である。
　第１導通部材５は、各第１半導体素子１０Ａの第２主面電極１２（ソース電極）と、第１端子４１および第２端子４２とに接続され、各第１半導体素子１０Ａの第２主面電極１２と第１端子４１および第２端子４２と導通させる。第１導通部材５は、複数の第１半導体素子１０Ａによってスイッチングされる主回路電流の経路を構成する。第１導通部材５は、ｘ方向の最大寸法がたとえば２５ｍｍ～４０ｍｍであり、ｙ方向の最大寸法がたとえば３０ｍｍ～４５ｍｍである。第１導通部材５は、図８および図９に示すように、第１配線部５１、第２配線部５２、第３配線部５３および第４配線部５４を含む。
　第１配線部５１は、第１端部５１１、第２端部５１２、第１連結部５１３、第１部５１４および第２部５１５を有する。第１端部５１１は、第１端子４１に接続される。第１端部５１１と第１端子４１とは、導電性接合材５９により接合される。第１配線部５１は、平面視において、全体としてｘ方向に延びる帯状の部位である。
　第２端部５１２は、第１端部５１１に対してｘ方向に離れている。図８、図９などに示すように、第２端部５１２は、第１端部５１１に対して、ｘ１方向に位置する。第１連結部５１３は、第１端部５１１と第２端部５１２との間に位置する。第１連結部５１３は、第１配線部５１に対する第２配線部５２（後述の第１帯状部５２１）の連結部位である。
　第１部５１４は、第１連結部５１３と第１端部５１１との間に位置し、第１端部５１１および第２部５１５の双方につながる。第１部５１４は、平面視において、第２導電部２Ｂと重なる。第２部５１５は、第１連結部５１３と第２端部５１２との間に位置し、第２端部５１２につながる。第２部５１５は、平面視において、第２導電部２Ｂおよび第１導電部２Ａの双方と重なる。
　本実施形態では、第１部５１４は、第１主部５１４Ａおよび第１延出部５１４Ｂを有する。第１主部５１４Ａは、主面２０１（導電基板２）に対してｚ２方向に位置する。第１主部５１４Ａは、平面視において第２導電部２Ｂ（導電基板２）と重なる。図２０などに示すように、第１主部５１４Ａは、主面２０１と平行である。図５、図６などに示すように、第１主部５１４Ａは、ｘ方向に見て第２部５１５と重なる。
　第１延出部５１４Ｂは、第１主部５１４Ａに対してｙ２方向につながる。本実施形態では、図６に示すように、第１延出部５１４Ｂは、第１主部５１４Ａに対してｙ２方向側から円弧状に張り出している。また、第１延出部５１４Ｂは、第１主部５１４Ａに対してｚ１方向に屈曲している。
　図８に示すように、第１延出部５１４Ｂは、平面視において第２導電部２Ｂ（導電基板２）と重ならない。また、本実施形態では、図６に示すように、第１延出部５１４Ｂは、ｙ方向に見て第２導電部２Ｂ（導電基板２）と重なる。
　図５、図８および図２０などに示すように、第１部５１４（第１主部５１４Ａ）は、第１開口５１４ｃを有する。第１開口５１４ｃは、平面視において部分的に切除された部位である。本実施形態では、第１開口５１４ｃは、平面視において第２導電部２Ｂ（導電基板２）の主面２０１に重なり、かつ、平面視において複数の第２半導体素子１０Ｂに重ならない位置にある。第１開口５１４ｃは、平面視において、第２導電部２Ｂ（導電基板２）のｙ２方向寄りに設けられている。本実施形態において、第１開口５１４ｃは、第１主部５１４Ａにおいてｙ１方向側端からｙ２方向に凹む円弧状の切欠きである。なお、第１開口５１４ｃの平面形状は限定されず、本実施形態のように切欠きであってもよく、本実施形態とは異なり孔であってもよい。
　図５および図８などに示すように、第２部５１５は、開口５１５ａを有する。本実施形態では、第２部５１５は、２つの開口５１５ａを有する。２つの開口５１５ａは、ｘ方向に離間する。ｘ２方向側の開口５１５ａは、平面視において第２導電部２Ｂ（導電基板２）の主面２０１に重なり、かつ、平面視において複数の第２半導体素子１０Ｂに重ならない位置にある。ｘ１方向側の開口５１５ａは、平面視において第１導電部２Ａ（導電基板２）の主面２０１に重なり、かつ、平面視において複数の第１半導体素子１０Ａに重ならない位置にある。開口５１５ａは、平面視において、第２導電部２Ｂ（第１導電部２Ａ）のｙ２方向寄りに設けられている。本実施形態において、開口５１５ａは、第２部５１５においてｙ１方向側端からｙ２方向に凹む円弧状の切欠きである。なお、開口５１５ａの平面形状は限定されず、本実施形態のように切欠きであってもよく、本実施形態とは異なり孔であってもよい。
　図９に示すように、第１延出部５１４Ｂは、第１開口５１４ｃに対応する位置にあり、ｙ方向に見て第１開口５１４ｃと重なる。第１部５１４（第１主部５１４Ａおよび第１延出部５１４Ｂ）は、ｙ２方向に膨らむように湾曲している。図９、図２０などから理解されるように、第１部５１４（第１主部５１４Ａおよび第１延出部５１４Ｂ）において主回路電流の流れ方向に直交する方向の大きさである第１寸法Ｌ１は、第２部５１５において主回路電流の流れ方向に直交する方向の大きさである第２寸法Ｌ２よりも大である。ここで、第１部５１４（第１主部５１４Ａおよび第１延出部５１４Ｂ）において主回路電流の流れ方向に「直交する方向の大きさ」とは、一つのみの方向に限定されず、折り曲げた部分（第１延出部５１４Ｂ）に沿った屈曲した方向（図２０参照）や、湾曲させた部分に沿った湾曲した方向（図９参照）を含む。
　第２配線部５２は、第１帯状部５２１および第２帯状部５２２を有する。第１帯状部５２１は、平面視において、ｙ方向に延びる帯状の部位である。第１帯状部５２１は、第１端部５１１と第２端部５１２との間において第１配線部５１に連結されている。第１帯状部５２１は、第１連結部５１３からｙ１方向に延びる。第１帯状部５２１は、平面視において複数の第２半導体素子１０Ｂに重なる。
　第２配線部５２は、少なくとも１つの第２帯状部５２２を有する。本実施形態では、第２配線部５２は、複数（３つ）の第２帯状部５２２を有する。各第２帯状部５２２は、平面視においてｘ方向に延びる帯状である。複数の第２帯状部５２２は、ｙ方向に離間しており、平行（あるいは略平行）に配置されている。複数の第２帯状部５２２はそれぞれ、平面視において、第１帯状部５２１のうちのｙ方向に隣接する２つの第２半導体素子１０Ｂの間に一端がつながり、ｘ１方向に延びる。
　第３配線部５３は、第３端部５３１、第４端部５３２、第２連結部５３３、第３部５３４および第４部５３５を有する。第３端部５３１は、第２端子４２に接続される。第３端部５３１と第２端子４２とは、導電性接合材５９により接合される。第３配線部５３は、平面視において、全体としてｘ方向に延びる帯状の部位である。第１配線部５１と第３配線部５３とは、ｙ方向に離間して配置されている。第３配線部５３は、第１配線部５１に対してｙ１方向に位置する。
　第４端部５３２は、第３端部５３１に対してｘ方向に離れている。図８、図９などに示すように、第４端部５３２は、第３端部５３１に対して、ｘ１方向に位置する。第２連結部５３３は、第３端部５３１と第４端部５３２との間に位置する。第２連結部５３３は、第３配線部５３に対する第２配線部５２（第１帯状部５２１）の連結部位である。第１帯状部５２１は、第１端部５１１と第２端部５１２との間において第３配線部５３に連結されている。
　第３部５３４は、第２連結部５３３と第３端部５３１との間に位置し、第３端部５３１および第４部５３５の双方につながる。第３部５３４は、平面視において、第２導電部２Ｂと重なる。第４部５３５は、第２連結部５３３と第４端部５３２との間に位置し、第４端部５３２につながる。第４部５３５は、平面視において、第２導電部２Ｂおよび第１導電部２Ａの双方と重なる。
　本実施形態では、第３部５３４は、第２主部５３４Ａおよび第２延出部５３４Ｂを有する。第２主部５３４Ａは、主面２０１（導電基板２）に対してｚ２方向に位置する。第２主部５３４Ａは、平面視において第２導電部２Ｂ（導電基板２）と重なる。図２０などに示すように、第２主部５３４Ａは、主面２０１と平行である。図５、図７などに示すように、第２主部５３４Ａは、ｘ方向に見て第４部５３５と重なる。
　第２延出部５３４Ｂは、第２主部５３４Ａに対してｙ１方向につながる。本実施形態では、図７に示すように、第２延出部５３４Ｂは、第２主部５３４Ａに対してｙ１方向側から円弧状に張り出している。また、第２延出部５３４Ｂは、第２主部５３４Ａに対してｚ１方向に屈曲している。
　図８に示すように、第２延出部５３４Ｂは、平面視において第２導電部２Ｂ（導電基板２）と重ならない。また、本実施形態では、図７に示すように、第２延出部５３４Ｂは、ｙ方向に見て第２導電部２Ｂ（導電基板２）と重なる。
　図５、図８および図２０などに示すように、第３部５３４（第２主部５３４Ａ）は、第２開口５３４ｃを有する。第２開口５３４ｃは、平面視において部分的に切除された部位である。本実施形態では、第２開口５３４ｃは、平面視において第２導電部２Ｂ（導電基板２）の主面２０１に重なり、かつ、平面視において複数の第２半導体素子１０Ｂに重ならない位置にある。第２開口５３４ｃは、平面視において、第２導電部２Ｂ（導電基板２）のｙ１方向寄りに設けられている。本実施形態において、第２開口５３４ｃは、第２主部５３４Ａにおいてｙ２方向側端からｙ１方向に凹む円弧状の切欠きである。なお、第２開口５３４ｃの平面形状は限定されず、本実施形態のように切欠きであってもよく、本実施形態とは異なり孔であってもよい。
　図５および図８などに示すように、第４部５３５は、開口５３５ａを有する。本実施形態では、第４部５３５は、２つの開口５３５ａを有する。２つの開口５３５ａは、ｘ方向に離間する。ｘ２方向側の開口５３５ａは、平面視において第２導電部２Ｂ（導電基板２）の主面２０１に重なり、かつ、平面視において複数の第２半導体素子１０Ｂに重ならない位置にある。ｘ１方向側の開口５３５ａは、平面視において第１導電部２Ａ（導電基板２）の主面２０１に重なり、かつ、平面視において複数の第１半導体素子１０Ａに重ならない位置にある。開口５３５ａは、平面視において、第２導電部２Ｂ（第１導電部２Ａ）のｙ１方向寄りに設けられている。本実施形態において、開口５３５ａは、第４部５３５においてｙ２方向側端からｙ１方向に凹む円弧状の切欠きである。なお、開口５３５ａの平面形状は限定されず、本実施形態のように切欠きであってもよく、本実施形態とは異なり孔であってもよい。
　図９に示すように、第２延出部５３４Ｂは、第２開口５３４ｃに対応する位置にあり、ｙ方向に見て第２開口５３４ｃと重なる。第３部５３４（第２主部５３４Ａおよび第２延出部５３４Ｂ）は、ｙ１方向に膨らむように湾曲している。図９、図２０などから理解されるように、第３部５３４（第２主部５３４Ａおよび第２延出部５３４Ｂ）において主回路電流の流れ方向に直交する方向の大きさである第３寸法Ｌ３は、第４部５３５において主回路電流の流れ方向に直交する方向の大きさである第４寸法Ｌ４よりも大である。ここで、第３部５３４（第２主部５３４Ａおよび第２延出部５３４Ｂ）において主回路電流の流れ方向に「直交する方向の大きさ」とは、一つのみの方向に限定されず、折り曲げた部分（第２延出部５３４Ｂ）に沿った屈曲した方向（図２０参照）や、湾曲させた部分に沿った湾曲した方向（図９参照）を含む。
　本実施形態においては、図９に示すように、第１配線部５１の第１部５１４および第３配線部５３の第３部５３４は、ｙ方向に見て、第２配線部５２の第１帯状部５２１と重なる。
　第４配線部５４は、第１配線部５１（第２端部５１２）および第３配線部５３（第４端部５３２）の双方に連結される。第４配線部５４は、平面視においてｙ方向に延びる帯状の部位である。図８などから理解されるように、第４配線部５４は、平面視において複数の第１半導体素子１０Ａに重なる。第４配線部５４は、図１８に示すように、各第１半導体素子１０Ａに接続される。第４配線部５４は、複数の凹状領域５４１を有する。各凹状領域５４１は、図１８に示すように、第４配線部５４の他の部位よりもｚ１方向に突き出ている。本実施形態において、各凹状領域５４１には、スリット５４１ａが形成されている。本実施形態では、図８、図１８などに示すように、スリット５４１ａは、凹状領域５４１のｙ方向における中央に位置し、ｘ方向に延びる。各凹状領域５４１は、スリット５４１ａを挟んでｙ方向に離れた２つの部位からなる。第４配線部５４のうち各凹状領域５４１は、各第１半導体素子１０Ａに接合されている。第４配線部５４の各凹状領域５４１と各第１半導体素子１０Ａの第２主面電極１２とは、導電性接合材５９を介して接合される。導電性接合材５９の構成材料は特に限定されず、たとえばはんだ、金属ペースト材、あるいは、焼結金属などである。第４配線部５４のうちｙ方向に隣接する２つの凹状領域５４１の間には、複数の第２帯状部５２２のｘ１方向側端がそれぞれ連結されている。
　第２導通部材６は、各第２半導体素子１０Ｂの第２主面電極１２（ソース電極）と第１導電部２Ａとに接続され、各第２半導体素子１０Ｂの第２主面電極１２と第１導電部２Ａとを導通させる。第２導通部材６は、複数の第２半導体素子１０Ｂによってスイッチングされる主回路電流の経路を構成する。第２導通部材６は、図８および図１０に示すように、主部６１、複数の第１接続端部６２および複数の第２接続端部６３を含む。
　主部６１は、ｘ方向において、複数の第２半導体素子１０Ｂと第１導電部２Ａとの間に位置し、平面視においてｙ方向に延びる帯状の部位である。図１７などに示すように、主部６１は、第１導通部材５の第２配線部５２（第２帯状部５２２）に対してｚ１方向に位置し、第２帯状部５２２よりも主面２０１（導電基板２）に近接する位置にある。主部６１は、平面視において、複数の第２帯状部５２２と重なる。本実施形態では、図８、図１０、図１４などに示すように、主部６１には、複数の開口６１１が形成される。複数の開口６１１はそれぞれ、たとえばｚ方向に貫通する貫通孔である。複数の開口６１１は、ｙ２方向に間隔を隔てて並ぶ。各開口６１１は、平面視において、第２帯状部５２２に重ならない。複数の開口６１１は、封止樹脂８を形成するために流動性の樹脂材料を注入する際に、主部６１（第２導通部材６）の付近において上側（ｚ２方向側）と下側（ｚ１方向側）との間で樹脂材料を流動しやすくするために形成される。主部６１（第２導通部材６）の形状は、本構成に限定されず、たとえば開口６１１が形成されていなくてもよい。
　複数の第１接続端部６２および複数の第２接続端部６３はそれぞれ、主部６１につながっており、複数の第２半導体素子１０Ｂに対応して配置される。図１４、図１９などに示すように、各第１接続端部６２とこれに対応するいずれかの第２半導体素子１０Ｂの第２主面電極１２と、および、各第２接続端部６３と第１導電部２Ａとは、それぞれ導電性接合材６９を介して接合される。導電性接合材６９の構成材料は特に限定されず、たとえばはんだ、金属ペースト材、あるいは、焼結金属などである。なお、本実施形態において、各第１接続端部６２には開口６２１が形成される。開口６２１は、平面視において第２半導体素子１０Ｂの中央部に重なって形成されることが好ましい。開口６２１は、たとえばｚ方向に貫通する貫通孔である。開口６２１は、たとえば導電基板２に対して第２導通部材６を位置決めする際に使用される。
　封止樹脂８は、複数の第１半導体素子１０Ａと、複数の第２半導体素子１０Ｂと、導電基板２と、支持基板３（底面３０２を除く）と、第１端子４１、第２端子４２、複数の第３端子４３、および第４端子４４の一部ずつと、複数の制御端子４５の一部ずつと、制御端子支持体４８と、第１導通部材５と、第２導通部材６と、複数のワイヤ７１～ワイヤ７４と、をそれぞれ覆っている。封止樹脂８は、たとえば黒色のエポキシ樹脂で構成される。封止樹脂８は、たとえばモールド成形により形成される。封止樹脂８は、たとえばｘ方向の寸法が３５ｍｍ～６０ｍｍ程度であり、たとえばｙ方向の寸法が３５ｍｍ～５０ｍｍ程度であり、たとえばｚ方向の寸法が４ｍｍ～１５ｍｍ程度である。これらの寸法は、各方向に沿う最大部分の大きさである。封止樹脂８は、樹脂主面８１、樹脂裏面８２および複数の樹脂側面８３１～８３４を有する。
　樹脂主面８１と樹脂裏面８２とは、図１１、図１３および図１８などに示すように、ｚ方向に離間する。樹脂主面８１は、ｚ２方向を向き、樹脂裏面８２は、ｚ１方向を向く。樹脂主面８１から複数の制御端子４５（複数の第１制御端子４６Ａ～４６Ｅおよび複数の第２制御端子４７Ａ～４７Ｅ）が突き出ている。樹脂裏面８２は、図１２に示すように、平面視において支持基板３の底面３０２（第２金属層３３の下面）を囲む枠状である。支持基板３の底面３０２は、樹脂裏面８２から露出し、たとえば樹脂裏面８２と面一である。複数の樹脂側面８３１～８３４はそれぞれ、樹脂主面８１および樹脂裏面８２の双方につながり、かつ、ｚ方向においてこれらに挟まれている。図４などに示すように、樹脂側面８３１と樹脂側面８３２とはｘ方向に離間する。樹脂側面８３１はｘ１方向を向き、樹脂側面８３２は、ｘ２方向を向く。樹脂側面８３１から２つの第３端子４３が突き出ており、樹脂側面８３２から第１端子４１、第２端子４２および第４端子４４が突き出ている。図４などに示すように、樹脂側面８３３と樹脂側面８３４とは、ｙ方向に離間する。樹脂側面８３３は、ｙ１方向を向き、樹脂側面８３４は、ｙ２方向を向く。
　樹脂側面８３２には、図４に示すように、複数の凹部８３２ａが形成されている。各凹部８３２ａは、平面視においてｘ方向に窪んだ部位である。複数の凹部８３２ａは、平面視において第１端子４１と第４端子４４との間に形成されたものと、第２端子４２と第４端子４４との間に形成されたものとがある。複数の凹部８３２ａは、第１端子４１と第４端子４４との樹脂側面８３２に沿う沿面距離、および、第２端子４２と第４端子４４との樹脂側面８３２に沿う沿面距離を大きくするために設けられている。
　封止樹脂８は、図１３および図１４などに示すように、複数の第１突出部８５１、複数の第２突出部８５２および樹脂空隙部８６を有する。
　複数の第１突出部８５１はそれぞれ、樹脂主面８１からｚ方向に突出している。複数の第１突出部８５１は、平面視において封止樹脂８の四隅付近に配置されている。各第１突出部８５１の先端（ｚ２方向の端部）には、第１突出端面８５１ａが形成されている。複数の第１突出部８５１における各第１突出端面８５１ａは、樹脂主面８１と平行（あるいは略平行）であり、かつ、同一平面（ｘ－ｙ平面）上にある。各第１突出部８５１は、たとえば有底中空の円錐台状である。複数の第１突出部８５１は、半導体装置Ａ１によって生成された電源を利用する機器において、その機器が有する制御用の回路基板などに半導体装置Ａ１が搭載される際に、スペーサーとして利用される。複数の第１突出部８５１は、それぞれ、凹部８５１ｂと、当該凹部８５１ｂに形成された内壁面８５１ｃとを有する。各第１突出部８５１の形状は柱状であればよく、円柱状であることが好ましい。凹部８５１ｂの形状は円柱状であって、平面視において内壁面８５１ｃは単一の真円状であることが好ましい。
　半導体装置Ａ１は、制御用の回路基板などに対して、ねじ止めなどの方法によって機械的に固定される場合がある。この場合には、複数の第１突出部８５１における凹部８５１ｂの内壁面８５１ｃに、めねじのねじ山を形成することができる。複数の第１突出部８５１における凹部８５１ｂにインサートナットを埋め込んでもよい。
　複数の第２突出部８５２は、図１４などに示すように、樹脂主面８１からｚ方向に突出している。複数の第２突出部８５２は、平面視において複数の制御端子４５に重なる。複数の制御端子４５の各金属ピン４５２は、各第２突出部８５２から突き出ている。各第２突出部８５２は、円錐台状である。第２突出部８５２は、各制御端子４５において、ホルダ４５１と金属ピン４５２の一部とを覆う。
　樹脂空隙部８６は、図１３、図２０に示すように、ｚ方向において、樹脂主面８１から、導電基板２の主面２０１に通じる。樹脂空隙部８６は、樹脂主面８１から主面２０１にｚ方向に向かうにつれて断面積が小さくなるテーパー状に形成されている。樹脂空隙部８６は、封止樹脂８のモールド成形時に形成され、当該モールド成形時に封止樹脂８が形成されない部分である。
　図示説明は省略するが、樹脂空隙部８６は、たとえば封止樹脂８のモールド成形の際、押さえ部材が占めていたことによって流動性の樹脂材料が充填されなかったことで形成される。当該押さえ部材は、モールド成形の際に導電基板２の主面２０１へ押圧力を与えるものであり、第１導通部材５の第１開口５１４ｃ、開口５１５ａ、第２開口５３４ｃおよび開口５３５ａに挿通される。これにより、第１導通部材５に干渉することなく上記の押さえ部材により導電基板２を押さえることができ、導電基板２が接合される支持基板３の反りを抑制することができる。
　本実施形態において、図１３、図２０に示すように、半導体装置Ａ１は、樹脂充填部８８を備える。樹脂充填部８８は、樹脂空隙部８６を埋めるように、樹脂空隙部８６に充填されている。樹脂充填部８８は、たとえば封止樹脂８と同様にエポキシ樹脂からなるが、封止樹脂８と異なる材料であってもよい。
　次に、本実施形態の作用について説明する。
　半導体装置Ａ１は、複数の第１半導体素子１０Ａ、導電基板２、第１端子４１および第１導通部材５を備える。第１導通部材５は、複数の第１半導体素子１０Ａによってスイッチングされる主回路電流の経路を構成し、複数の第１半導体素子１０Ａと第１端子４１とに接続される。第１導通部材５は、第１配線部５１および第２配線部５２を含む。第１配線部５１は、第１端子４１に接続された第１端部５１１と、第１端部５１１に対してｘ方向に離れた第２端部５１２と、を有する。第２配線部５２（第２帯状部５２２）は、第１端部５１１と第２端部５１２との間において第１配線部５１に連結されている。第１配線部５１は、第１部５１４および第２部５１５を有する。第１部５１４は、第２配線部５２（第２帯状部５２２）の連結部位である第１連結部５１３と第１端部５１１との間に位置し、第２部５１５は、第１連結部５１３と第２端部５１２との間に位置する。
　第１導通部材５を流れる主回路電流は、複数の第１半導体素子１０Ａから第１端子４１に向けて流れる。本実施形態では、第１導通部材５における主回路電流は、第１配線部５１の第２部５１５と第２配線部５２（第１帯状部５２１）とに分散して流れる。第２部５１５を流れる電流と第２配線部５２（第１帯状部５２１）を流れる電流とは、第１連結部５１３において合流し、その合流した電流が第１端子４１に向けて第１部５１４を流れる。第１部５１４において主回路電流の流れ方向に直交する方向の大きさ（第１寸法Ｌ１）は、第２部５１５において主回路電流の流れ方向に直交する方向の大きさ（第２寸法Ｌ２）よりも大である。このような構成によれば、合流後の電流が流れる第１部５１４の断面積は合流前の電流が流れる第２部５１５の断面積よりも増加しており、合流後の第１部５１４において電流密度の増加を抑制することができる。これにより、半導体装置Ａ１（複数の第１半導体素子１０Ａ）に大電流を流す場合であっても、合流後の第１部５１４における自己発熱が抑制される。したがって、半導体装置Ａ１は、大電流を流す上で好ましい構造である。
　第２配線部５２は、第１連結部５１３からｙ方向に延びる第１帯状部５２１を含む。第１導通部材５は、第１帯状部５２１に対してｙ１方向に位置する第３配線部５３を含む。導電基板２に対して、ｘ２方向に第２端子４２が配置されている。第３配線部５３は、第２端子４２に接続された第３端部５３１と、第３端部５３１に対してｘ方向に離れた第４端部５３２と、を有する。第２帯状部５２２は、第３端部５３１と第４端部５３２との間において第３配線部５３に連結されている。第３配線部５３は、第３部５３４および第４部５３５を有する。第３部５３４は、第２帯状部５２２の連結部位である第２連結部５３３と第３端部５３１との間に位置し、第４部５３５は、第２連結部５３３と第４端部５３２との間に位置する。第１導通部材５における主回路電流は、第１配線部５１の第２部５１５と、第３配線部５３の第４部５３５と、第２配線部５２（第１帯状部５２１）とに分散して流れる。第４部５３５を流れる電流と第２配線部５２（第１帯状部５２１）を流れる電流とは、第２連結部５３３において合流し、その合流した電流が第２端子４２に向けて第３部５３４を流れる。第３部５３４において主回路電流の流れ方向に直交する方向の大きさ（第３寸法Ｌ３）は、第４部５３５において主回路電流の流れ方向に直交する方向の大きさ（第４寸法Ｌ４）よりも大である。このような構成によれば、合流後の電流が流れる第３部５３４の断面積は合流前の電流が流れる第４部５３５の断面積よりも増加しており、合流後の第３部５３４において電流密度の増加を抑制することができる。これにより、半導体装置Ａ１（複数の第１半導体素子１０Ａ）に大電流を流す場合であっても、分散する電流経路を増やしつつ、合流後の第１部５１４および第３部５３４の双方における自己発熱が抑制される。したがって、半導体装置Ａ１は、大電流を流す上で、より好ましい構造である。
　第１配線部５１の第１部５１４は、第１主部５１４Ａおよび第１延出部５１４Ｂを有する。第１主部５１４Ａは、主面２０１と平行であり、ｘ方向に見て第２部５１５と重なる。第１延出部５１４Ｂは、第１主部５１４Ａに対してｙ２方向につながる。第３配線部５３の第３部５３４は、第２主部５３４Ａおよび第２延出部５３４Ｂを有する。第２主部５３４Ａは、主面２０１と平行であり、ｘ方向に見て第４部５３５と重なる。第２延出部５３４Ｂは、第２主部５３４Ａに対してｙ１方向につながる。このような構成によれば、第１部５１４（第１配線部５１）および第３部５３４（第３配線部５３）の主面２０１（導電基板２）からの距離が大きくなることは抑制される。したがって、半導体装置Ａ１の小型化を図ることができる。
　第１配線部５１の第１部５１４および第３配線部５３の第３部５３４は、ｙ方向に見て、第２配線部５２の第１帯状部５２１と重なる。このような構成によれば、第１配線部５１において第１連結部５１３付近の電流合流部、および第３配線部５３において第２連結部５３３付近の電流合流部の双方の断面積を適切に大きくすることができる。これにより、電流合流後の第１部５１４および第３部５３４の双方の電流密度の増加は的確に抑制される。このような構成の半導体装置Ａ１は、大電流を流す上でより好ましい。
　第１延出部５１４Ｂは、第１主部５１４Ａから屈曲してｚ１方向に延びる。第２延出部５３４Ｂは、第２主部５３４Ａから屈曲してｚ１方向に延びる。このような構成によれば、第１延出部５１４Ｂおよび第２延出部５３４Ｂを設けることで第１部５１４および第３部５３４の断面積を増加させても、第１導通部材５のｚ方向の寸法およびｙ方向の寸法が大きくなるのを防止できる。このような構成の半導体装置Ａ１は、小型化を図ることができるとともに、大電流を流す上でも好ましい構造である。
　第１主部５１４Ａおよび第２主部５３４Ａは、平面視において第２導電部２Ｂ（導電基板２）と重なる。第１延出部５１４Ｂおよび第２延出部５３４Ｂは、平面視において第２導電部２Ｂ（導電基板２）と重ならず、ｙ方向に見て第２導電部２Ｂ（導電基板２）と重なる。このような構成によれば、第１部５１４（第１主部５１４Ａおよび第１延出部５１４Ｂ）および第３部５３４（第２主部５３４Ａおよび第２延出部５３４Ｂ）の断面積をより増加させつつ、半導体装置Ａ１の小型化を図ることが可能である。
　図２１は、第１実施形態の第１変形例に係る半導体装置を示している。図２１は、上記実施形態において示した図８と同様の平面図である。なお、図２１以降の図面において、上記実施形態の半導体装置Ａ１と同一または類似の要素には、上記実施形態と同一の符号を付しており、適宜説明を省略する。
　本変形例の半導体装置Ａ２においては、第１導通部材５の構成が上記実施形態と異なっており、主に第１部５１４（第１配線部５１）および第３部５３４（第３配線部５３）の構成が異なる。第１部５１４は、屈曲状の第１延出部５１４Ｂを有しておらず、第３部５３４についても第２延出部５３４Ｂを有さない。また、第１配線部５１および第３配線部５３は、第１開口５１４ｃ、開口５１５ａ、第２開口５３４ｃおよび開口５３５ａを有さない。複数の制御端子４５については、省略している。
　半導体装置Ａ２において、第１導通部材５を流れる主回路電流は、複数の第１半導体素子１０Ａから第１端子４１に向けて流れる。第１導通部材５における主回路電流は、第１配線部５１の第２部５１５と第２配線部５２（第１帯状部５２１）とに分散して流れる。第２部５１５を流れる電流と第２配線部５２（第１帯状部５２１）を流れる電流とは、第１連結部５１３において合流し、その合流した電流が第１端子４１に向けて第１部５１４を流れる。第１部５１４において主回路電流の流れ方向に直交する方向の大きさ（第１寸法Ｌ１）は、第２部５１５において主回路電流の流れ方向に直交する方向の大きさ（第２寸法Ｌ２）よりも大である。このような構成によれば、合流後の電流が流れる第１部５１４の断面積は合流前の電流が流れる第２部５１５の断面積よりも増加しており、合流後の第１部５１４において電流密度の増加を抑制することができる。これにより、半導体装置Ａ２（複数の第１半導体素子１０Ａ）に大電流を流す場合であっても、合流後の第１部５１４における自己発熱が抑制される。したがって、半導体装置Ａ２は、大電流を流す上で好ましい構造である。その他にも、上記実施形態の半導体装置Ａ１と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　図２２は、第１実施形態の第２変形例に係る半導体装置を示している。図２２は、上記実施形態において示した図８と同様の平面図である。
　本変形例の半導体装置Ａ３においては、第１導通部材５の構成が上記実施形態と大きく異なり、これに伴い種々の変更が加えられている。本変形例の第１導通部材５は、上記実施形態と異なり、第３配線部５３を有さない。また、半導体装置Ａ３は、上記実施形態の第２端子４２を具備せず、３つの第１半導体素子１０Ａおよび３つの第２半導体素子１０Ｂを備える。第１配線部５１は、第１開口５１４ｃおよび開口５１５ａを有さない。複数の制御端子４５については、省略している。
　半導体装置Ａ３において、第１導通部材５を流れる主回路電流は、複数の第１半導体素子１０Ａから第１端子４１に向けて流れる。第１導通部材５における主回路電流は、第１配線部５１の第２部５１５と第２配線部５２（第１帯状部５２１）とに分散して流れる。第２部５１５を流れる電流と第２配線部５２（第１帯状部５２１）を流れる電流とは、第１連結部５１３において合流し、その合流した電流が第１端子４１に向けて第１部５１４を流れる。第１部５１４において主回路電流の流れ方向に直交する方向の大きさ（第１寸法Ｌ１）は、第２部５１５において主回路電流の流れ方向に直交する方向の大きさ（第２寸法Ｌ２）よりも大である。このような構成によれば、合流後の電流が流れる第１部５１４の断面積は合流前の電流が流れる第２部５１５の断面積よりも増加しており、合流後の第１部５１４において電流密度の増加を抑制することができる。これにより、半導体装置Ａ３（複数の第１半導体素子１０Ａ）に大電流を流す場合であっても、合流後の第１部５１４における自己発熱が抑制される。したがって、半導体装置Ａ３は、大電流を流す上で好ましい構造である。その他にも、上記実施形態の半導体装置Ａ１と同様の構成の範囲において、上記実施形態と同様の作用効果を奏する。
　図２３は、第１実施形態の第３変形例に係る半導体装置を示している。図２３は、上記実施形態において示した図５と同様の平面図である。
　本変形例の半導体装置Ａ４においては、第３端子４３の数が１つである。第３端子４３は、第１導電部２Ａのｙ方向における中央部分につながっている。本変形例における第３端子４３のｙ方向の寸法は、上記実施形態の半導体装置Ａ１における各第３端子４３のｙ方向の寸法と同程度でもよいし、当該各第３端子４３のｙ方向の寸法より大であってもよい。半導体装置Ａ４において、第３端子４３以外の構成は半導体装置Ａ１と同一である。
　半導体装置Ａ４において、第１導通部材５を流れる主回路電流は、複数の第１半導体素子１０Ａから第１端子４１に向けて流れる。第１導通部材５における主回路電流は、第１配線部５１の第２部５１５と第２配線部５２（第１帯状部５２１）とに分散して流れる。第２部５１５を流れる電流と第２配線部５２（第１帯状部５２１）を流れる電流とは、第１連結部５１３において合流し、その合流した電流が第１端子４１に向けて第１部５１４を流れる。第１部５１４において主回路電流の流れ方向に直交する方向の大きさ（第１寸法Ｌ１）は、第２部５１５において主回路電流の流れ方向に直交する方向の大きさ（第２寸法Ｌ２）よりも大である。このような構成によれば、合流後の電流が流れる第１部５１４の断面積は合流前の電流が流れる第２部５１５の断面積よりも増加しており、合流後の第１部５１４において電流密度の増加を抑制することができる。これにより、半導体装置Ａ４（複数の第１半導体素子１０Ａ）に大電流を流す場合であっても、合流後の第１部５１４における自己発熱が抑制される。したがって、半導体装置Ａ４は、大電流を流す上で好ましい構造である。その他にも、上記実施形態の半導体装置Ａ１と同様の作用効果を奏する。
　本開示に係る半導体装置は、上述した実施形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載した実施形態を含む。
　付記１．
　厚さ方向の一方側を向く主面、および前記主面とは反対側を向く裏面を有する導電基板と、
　前記主面に電気的に接合され、スイッチング機能を有する複数の第１半導体素子と、
　前記導電基板に対し、前記厚さ方向に対して直交する第１方向の一方側に配置された第１端子と、
　前記複数の第１半導体素子によってスイッチングされる主回路電流の経路を構成し、前記複数の第１半導体素子と前記第１端子とに接続された第１導通部材と、を備え、
　前記第１導通部材は、第１配線部および第２配線部を含み、
　前記第１配線部は、前記第１端子に接続された第１端部と、前記第１端部に対して前記第１方向に離れた第２端部と、を有し、
　前記第２配線部は、前記第１端部と前記第２端部との間において前記第１配線部に連結されており、
　前記第１配線部は、前記第１配線部に対する前記第２配線部の連結部位である第１連結部と前記第１端部との間に位置する第１部と、前記第１連結部と前記第２端部との間に位置する第２部と、を有し、
　前記第１部において前記主回路電流の流れ方向に直交する方向の大きさである第１寸法は、前記第２部において前記主回路電流の流れ方向に直交する方向の大きさである第２寸法よりも大である、半導体装置。
　付記２．
　前記第１導通部材は、金属製の板材により構成されており、
　前記第１配線部は、前記第１方向に延びており、
　前記第２配線部は、前記第１連結部から前記厚さ方向および前記第１方向の双方に直交する前記第２方向に延びる第１帯状部を含む、付記１に記載の半導体装置。
　付記３．
　第２端子をさらに備え、
　前記第１配線部は、前記第１帯状部に対して前記第２方向の一方側に位置し、
　前記第１導通部材は、前記第１帯状部に対して前記第２方向の他方側に位置し、かつ前記第１方向に延びる第３配線部を含み、
　前記第２端子は、前記導電基板に対して第１方向の一方側に配置され、かつ前記第３配線部が接続されており、
　前記第３配線部は、前記第２端子に接続された第３端部と、前記第３端部に対して前記第１方向に離れた第４端部と、を有し、
　前記第１帯状部は、前記第３端部と前記第４端部との間において前記第３配線部に連結されており、
　前記第３配線部は、前記第３配線部に対する前記第１帯状部の連結部位である第２連結部と前記第３端部との間に位置する第３部と、前記第２連結部と前記第４端部との間に位置する第４部と、を有し、
　前記第３部において前記主回路電流の流れ方向に直交する方向の大きさである第３寸法は、前記第４部において前記主回路電流の流れ方向に直交する方向の大きさである第４寸法よりも大である、付記２に記載の半導体装置。
　付記４．
　前記第２配線部は、前記第１帯状部につながり、前記第１帯状部から前記第１方向の他方側に延びる少なくとも１つの第２帯状部を含む、付記３に記載の半導体装置。
　付記５．
　前記第１部は、前記主面に対して前記厚さ方向の一方側に位置する第１主部と、前記第１主部に対して前記第２方向の一方側につながる第１延出部と、を有し、
　前記第１主部は、前記主面と平行であり、かつ前記第１方向に見て前記第２部と重なっており、
　前記第３部は、前記主面に対して前記厚さ方向の一方側に位置する第２主部と、前記第２主部に対して前記第２方向の他方側につながる第２延出部と、を有し、
　前記第２主部は、前記主面と平行であり、かつ前記第１方向に見て前記第４部と重なる、付記４に記載の半導体装置。
　付記６．
　前記第１部および前記第３部は、前記第２方向に見て前記第１帯状部と重なる、付記５に記載の半導体装置。
　付記７．
　前記第１延出部は、前記第１主部から屈曲して前記厚さ方向の他方側に延びており、
　前記第２延出部は、前記第２主部から屈曲して前記厚さ方向の他方側に延びる、付記５または６に記載の半導体装置。
　付記８．
　前記第１主部および前記第２主部は、前記厚さ方向に見て前記導電基板と重なり、
　前記第１延出部および前記第２延出部は、前記厚さ方向に見て前記導電基板と重ならない、付記７に記載の半導体装置。
　付記９．
　前記第１延出部および前記第２延出部は、前記第２方向に見て前記導電基板と重なる、付記８に記載の半導体装置。
　付記１０．
　前記厚さ方向の一方側を向く支持面を有し、前記裏面が前記支持面に対向するように前記導電基板が接合された支持基板と、
　前記主面と同じ側を向く樹脂主面および前記樹脂主面とは反対側を向く樹脂裏面を有し、前記支持基板の少なくとも一部、前記導電基板の少なくとも一部、前記複数の第１半導体素子および前記第１導通部材を覆う封止樹脂と、をさらに備え、
　前記第１主部は、前記厚さ方向に見て前記第１延出部に対して前記第２方向の他方側に位置する第１開口を有し、
　前記第２主部は、前記厚さ方向に見て前記第２延出部に対して前記第２方向の一方側に位置する第２開口を有する、付記８または９に記載の半導体装置。
　付記１１．
　前記第１開口は、前記第１主部において前記第２方向の他方側端から前記第２方向の一方側に凹む円弧状の切欠きであり、
　前記第１延出部は、前記第１主部に対して前記第２方向の一方側から円弧状に張り出しており、
　前記第２開口は、前記第２主部において前記第２方向の一方側端から前記第２方向の他方側に凹む円弧状の切欠きであり、
　前記第２延出部は、前記第２主部に対して前記第２方向の他方側から円弧状に張り出している、付記１０に記載の半導体装置。
　付記１２．
　前記複数の第１半導体素子は、前記第２方向に間隔を隔てて配置されており、
　前記第１導通部材は、前記第２端部および前記第４端部の双方に連結され、かつ第２方向に延びる第４配線部を含み、
　前記第４配線部は、前記複数の第１半導体素子に接続されており、
　前記第４配線部には、前記第２帯状部の前記第１方向の他方側端が連結されている、付記４ないし１１のいずれかに記載の半導体装置。
　付記１３．
　前記導電基板は、前記第１方向の他方側および一方側に互いに離間して配置された第１導電部および第２導電部を含み、
　前記複数の第１半導体素子は、前記第１導電部に電気的に接合されており、
　前記第１導電部に接続された第３端子と、
　前記第２導電部に電気的に接合され、スイッチング機能を有する複数の第２半導体素子と、
　前記複数の第２半導体素子と前記第１導電部とに接続され、金属製の板材により構成された第２導通部材と、
　前記第２導電部に接続された第４端子と、を備える、付記１２に記載の半導体装置。
　付記１４．
　前記第２導通部材は、前記厚さ方向に見て前記第２帯状部と重なる、付記１３に記載の半導体装置。
　付記１５．
　前記複数の第２半導体素子は、前記第２方向に間隔を隔てて配置されており、
　前記複数の第１半導体素子と前記複数の第２半導体素子とは、前記第１方向に見て互いに重なる、付記１４に記載の半導体装置。
Ａ１，Ａ２，Ａ３，Ａ４：半導体装置　　　１０Ａ：第１半導体素子
１０Ｂ：第２半導体素子　　　１０１：素子主面
１０２：素子裏面　　　１１：第１主面電極
１２：第２主面電極　　　１３：第３主面電極
１５：裏面電極　　　１７：サーミスタ
１９：導電性接合材　　　２：導電基板
２Ａ：第１導電部　　　２Ｂ：第２導電部
２０１：主面　　　２０２：裏面　　　２９：導電性接合材
３：支持基板　　　３０１：支持面　　　３０２：底面
３１：絶縁層　　　３２：第１金属層　　　３２Ａ：第１部分
３２Ｂ：第２部分　　　３２１：第１接合層　　　３３：第２金属層
４１：第１端子　　　４２：第２端子　　　４３：第３端子
４４：第４端子　　　４５：制御端子　　　４５１：ホルダ
４５２：金属ピン　　　４５９：導電性接合材
４６Ａ，４６Ｂ，４６Ｃ，４６Ｄ，４６Ｅ：第１制御端子
４７Ａ，４７Ｂ，４７Ｃ，４７Ｄ，４７Ｅ：第２制御端子
４８：制御端子支持体　　　４８１：絶縁層　　　４８２：第１金属層
４８２Ａ：第１部分　　　４８２Ｂ：第２部分
４８２Ｃ：第３部分　　　４８２Ｄ：第４部分
４８２Ｅ：第５部分　　　４８２Ｆ：第６部分
４８３：第２金属層　　　４９：接合材
５：第１導通部材　　　５１：第１配線部
５１１：第１端部　　　５１２：第２端部
５１３：第１連結部　　　５１４：第１部
５１４Ａ：第１主部　　　５１４Ｂ：第１延出部
５１４ｃ：第１開口　　　５１５：第２部　　　５１５ａ：開口
５２：第２配線部　　　５２１：第１帯状部
５２２：第２帯状部　　　５３：第３配線部
５３１：第３端部　　　５３２：第４端部
５３３：第２連結部　　　５３４：第３部
５３４Ａ：第２主部　　　５３４Ｂ：第２延出部
５３４ｃ：第２開口　　　５３５：第４部　　　５３５ａ：開口
５４：第４配線部　　　５４１：凹状領域　　　５４１ａ：スリット
５９：導電性接合材　　　６：第２導通部材　　　６１：主部
６１１：開口　　　６２：第１接続端部　　　６２１：開口６
６３：第２接続端部　　　６９：導電性接合材
７１，７２，７３，７４：ワイヤ　　　８：封止樹脂
８１：樹脂主面　　　８２：樹脂裏面
８３１，８３２：樹脂側面　　　８３２ａ：凹部
８３３，８３４：樹脂側面　　　８５１：第１突出部
８５１ａ：第１突出端面　　　８５１ｂ：凹部
８５１ｃ：内壁面　　　８５２：第２突出部　　　８６：樹脂空隙部
８８：樹脂充填部　　Ｌ１：第１寸法　　　Ｌ２：第２寸法
Ｌ３：第３寸法　　　Ｌ４：第４寸法

Claims (15)

  1. 　厚さ方向の一方側を向く主面、および前記主面とは反対側を向く裏面を有する導電基板と、
    　前記主面に電気的に接合され、スイッチング機能を有する複数の第１半導体素子と、
    　前記導電基板に対し、前記厚さ方向に対して直交する第１方向の一方側に配置された第１端子と、
    　前記複数の第１半導体素子によってスイッチングされる主回路電流の経路を構成し、前記複数の第１半導体素子と前記第１端子とに接続された第１導通部材と、を備え、
    　前記第１導通部材は、第１配線部および第２配線部を含み、
    　前記第１配線部は、前記第１端子に接続された第１端部と、前記第１端部に対して前記第１方向に離れた第２端部と、を有し、
    　前記第２配線部は、前記第１端部と前記第２端部との間において前記第１配線部に連結されており、
    　前記第１配線部は、前記第１配線部に対する前記第２配線部の連結部位である第１連結部と前記第１端部との間に位置する第１部と、前記第１連結部と前記第２端部との間に位置する第２部と、を有し、
    　前記第１部において前記主回路電流の流れ方向に直交する方向の大きさである第１寸法は、前記第２部において前記主回路電流の流れ方向に直交する方向の大きさである第２寸法よりも大である、半導体装置。
  2. 　前記第１導通部材は、金属製の板材により構成されており、
    　前記第１配線部は、前記第１方向に延びており、
    　前記第２配線部は、前記第１連結部から前記厚さ方向および前記第１方向の双方に直交する前記第２方向に延びる第１帯状部を含む、請求項１に記載の半導体装置。
  3. 　第２端子をさらに備え、
    　前記第１配線部は、前記第１帯状部に対して前記第２方向の一方側に位置し、
    　前記第１導通部材は、前記第１帯状部に対して前記第２方向の他方側に位置し、かつ前記第１方向に延びる第３配線部を含み、
    　前記第２端子は、前記導電基板に対して第１方向の一方側に配置され、かつ前記第３配線部が接続されており、
    　前記第３配線部は、前記第２端子に接続された第３端部と、前記第３端部に対して前記第１方向に離れた第４端部と、を有し、
    　前記第１帯状部は、前記第３端部と前記第４端部との間において前記第３配線部に連結されており、
    　前記第３配線部は、前記第３配線部に対する前記第１帯状部の連結部位である第２連結部と前記第３端部との間に位置する第３部と、前記第２連結部と前記第４端部との間に位置する第４部と、を有し、
    　前記第３部において前記主回路電流の流れ方向に直交する方向の大きさである第３寸法は、前記第４部において前記主回路電流の流れ方向に直交する方向の大きさである第４寸法よりも大である、請求項２に記載の半導体装置。
  4. 　前記第２配線部は、前記第１帯状部につながり、前記第１帯状部から前記第１方向の他方側に延びる少なくとも１つの第２帯状部を含む、請求項３に記載の半導体装置。
  5. 　前記第１部は、前記主面に対して前記厚さ方向の一方側に位置する第１主部と、前記第１主部に対して前記第２方向の一方側につながる第１延出部と、を有し、
    　前記第１主部は、前記主面と平行であり、かつ前記第１方向に見て前記第２部と重なっており、
    　前記第３部は、前記主面に対して前記厚さ方向の一方側に位置する第２主部と、前記第２主部に対して前記第２方向の他方側につながる第２延出部と、を有し、
    　前記第２主部は、前記主面と平行であり、かつ前記第１方向に見て前記第４部と重なる、請求項４に記載の半導体装置。
  6. 　前記第１部および前記第３部は、前記第２方向に見て前記第１帯状部と重なる、請求項５に記載の半導体装置。
  7. 　前記第１延出部は、前記第１主部から屈曲して前記厚さ方向の他方側に延びており、
    　前記第２延出部は、前記第２主部から屈曲して前記厚さ方向の他方側に延びる、請求項５または６に記載の半導体装置。
  8. 　前記第１主部および前記第２主部は、前記厚さ方向に見て前記導電基板と重なり、
    　前記第１延出部および前記第２延出部は、前記厚さ方向に見て前記導電基板と重ならない、請求項７に記載の半導体装置。
  9. 　前記第１延出部および前記第２延出部は、前記第２方向に見て前記導電基板と重なる、請求項８に記載の半導体装置。
  10. 　前記厚さ方向の一方側を向く支持面を有し、前記裏面が前記支持面に対向するように前記導電基板が接合された支持基板と、
    　前記主面と同じ側を向く樹脂主面および前記樹脂主面とは反対側を向く樹脂裏面を有し、前記支持基板の少なくとも一部、前記導電基板の少なくとも一部、前記複数の第１半導体素子および前記第１導通部材を覆う封止樹脂と、をさらに備え、
    　前記第１主部は、前記厚さ方向に見て前記第１延出部に対して前記第２方向の他方側に位置する第１開口を有し、
    　前記第２主部は、前記厚さ方向に見て前記第２延出部に対して前記第２方向の一方側に位置する第２開口を有する、請求項８または９に記載の半導体装置。
  11. 　前記第１開口は、前記第１主部において前記第２方向の他方側端から前記第２方向の一方側に凹む円弧状の切欠きであり、
    　前記第１延出部は、前記第１主部に対して前記第２方向の一方側から円弧状に張り出しており、
    　前記第２開口は、前記第２主部において前記第２方向の一方側端から前記第２方向の他方側に凹む円弧状の切欠きであり、
    　前記第２延出部は、前記第２主部に対して前記第２方向の他方側から円弧状に張り出している、請求項１０に記載の半導体装置。
  12. 　前記複数の第１半導体素子は、前記第２方向に間隔を隔てて配置されており、
    　前記第１導通部材は、前記第２端部および前記第４端部の双方に連結され、かつ第２方向に延びる第４配線部を含み、
    　前記第４配線部は、前記複数の第１半導体素子に接続されており、
    　前記第４配線部には、前記第２帯状部の前記第１方向の他方側端が連結されている、請求項４ないし１１のいずれかに記載の半導体装置。
  13. 　前記導電基板は、前記第１方向の他方側および一方側に互いに離間して配置された第１導電部および第２導電部を含み、
    　前記複数の第１半導体素子は、前記第１導電部に電気的に接合されており、
    　前記第１導電部に接続された第３端子と、
    　前記第２導電部に電気的に接合され、スイッチング機能を有する複数の第２半導体素子と、
    　前記複数の第２半導体素子と前記第１導電部とに接続され、金属製の板材により構成された第２導通部材と、
    　前記第２導電部に接続された第４端子と、を備える、請求項１２に記載の半導体装置。
  14. 　前記第２導通部材は、前記厚さ方向に見て前記第２帯状部と重なる、請求項１３に記載の半導体装置。
  15. 　前記複数の第２半導体素子は、前記第２方向に間隔を隔てて配置されており、
    　前記複数の第１半導体素子と前記複数の第２半導体素子とは、前記第１方向に見て互いに重なる、請求項１４に記載の半導体装置。
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