WO2022270306A1 - 半導体装置 - Google Patents

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WO2022270306A1
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terminal
signal
conductive portion
substrate
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小鵬 呉
昂平 谷川
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ローム株式会社
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    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 discloses a conventional semiconductor device (power module).
  • a power module described in Patent Document 1 includes a plurality of transistors, a main substrate, a signal substrate and signal terminals. A plurality of transistors are mounted on the main substrate.
  • the signal board is mounted on the main board.
  • a signal wiring pattern is mounted on the signal board.
  • the signal wiring pattern includes, for example, a gate signal wiring pattern and a source sense signal wiring pattern.
  • the signal terminals are joined to the signal wiring pattern of the signal board.
  • the signal terminals include a gate terminal joined to the signal wiring pattern for gate and a source sense terminal joined to the signal wiring pattern for source sensing.
  • the present disclosure has been conceived in view of the above circumstances, and one of the subjects thereof is to provide a semiconductor device with improved reliability.
  • a semiconductor device provided by the present disclosure includes a conductive cylindrical holder, a terminal including a metal pin inserted into the holder, a signal substrate including a wiring layer and an insulating substrate, and a signal substrate through the insulating substrate.
  • the wiring layer has a back surface, the wiring layer is formed on the main surface, the terminal is fixed, the holder is joined to the wiring layer, and the metal pin extends along the thickness direction.
  • the adhesive layer includes an insulating layer that electrically insulates the signal substrate and the support conductor.
  • the semiconductor device of the present disclosure reliability of the semiconductor device can be improved.
  • FIG. 1 is a perspective view showing a semiconductor device of the present disclosure.
  • FIG. 2 is a perspective view of FIG. 1 with a plurality of wires and resin members omitted.
  • FIG. 3 is a perspective view of FIG. 2 with the first conductive member omitted.
  • FIG. 4 is a plan view showing the semiconductor device of the present disclosure.
  • 5 is a diagram showing the resin member in imaginary lines in the plan view of FIG. 4.
  • FIG. FIG. 6 is a right side view of the semiconductor device of the present disclosure, showing the resin member in imaginary lines.
  • FIG. 9 is a right side view showing the semiconductor device of the present disclosure.
  • FIG. 10 is a bottom view showing the semiconductor device of the present disclosure.
  • FIG. 11 is a cross-sectional view along line XI-XI in FIG.
  • FIG. 12 is a cross-sectional view taken along line XII-XII in FIG.
  • FIG. 13 is a partially enlarged view enlarging a part of FIG. 12.
  • FIG. FIG. 14 is a partially enlarged view enlarging a part of FIG. 12.
  • FIG. 15 is a cross-sectional view along line XV-XV in FIG. 5.
  • FIG. 16 is a cross-sectional view taken along line XVI--XVI of FIG.
  • FIG. 17 is a cross-sectional view along line XVII-XVII of FIG.
  • FIG. 18 is a cross-sectional view along line XVIII-XVIII in FIG.
  • FIG. 19 is an enlarged cross-sectional view of a main part showing a semiconductor device according to a first modified example of the present disclosure, and is an enlarged view of a part of the cross section corresponding to FIG. 12 .
  • FIG. 20 is an enlarged cross-sectional view of a main part showing a semiconductor device according to a second modification of the present disclosure, and is an enlarged view of a part of the cross section corresponding to FIG. 12 .
  • FIG. 20 is an enlarged cross-sectional view of a main part showing a semiconductor device according to a second modification of the present disclosure, and is an enlarged view of a part of the cross section corresponding to FIG. 12 .
  • FIG. 21 is an enlarged cross-sectional view of a main part showing a semiconductor device according to a third modified example of the present disclosure, and is an enlarged view of a part of the cross section corresponding to FIG. 12 .
  • FIG. 22 is an enlarged cross-sectional view of a main part showing a semiconductor device according to a fourth modified example of the present disclosure, and is an enlarged view of a part of the cross section corresponding to FIG. 12 .
  • a certain entity A is formed on a certain entity B
  • a certain entity A is formed on (of) an entity B
  • mean a certain entity A is directly formed in a certain thing B
  • a certain thing A is formed in a certain thing B while another thing is interposed between a certain thing A and a certain thing B” including.
  • ⁇ an entity A is arranged on an entity B'' and ⁇ an entity A is arranged on (of) an entity B'' mean ⁇ an entity A being placed directly on a certain thing B", and "a thing A being placed on a certain thing B with another thing interposed between something A and something B" include.
  • ⁇ an object A is located on (of) an object B'' means ⁇ a certain object A is in contact with an object B, and an object A is located on an object B. Being located on (of)" and "something A is located on (something) B while another thing is interposed between something A and something B including "things”.
  • ⁇ a certain object A overlaps an object B when viewed in a certain direction'' means ⁇ a certain object A overlaps all of an object B'', and ⁇ a certain object A overlaps an object B.'' It includes "overlapping a part of a certain thing B".
  • the semiconductor device A1 includes a plurality of semiconductor elements 1, a support conductor 2, a support substrate 3, a plurality of power terminals 41 to 43, a plurality of control terminals 44, a signal substrate 5, an adhesive layer 6, a first conduction member 71, a second conduction A member 72 , a plurality of wires 73 to 76 , a resin member 8 and a resin filling portion 88 are provided.
  • the multiple semiconductor elements 1 include multiple first switching elements 1A and multiple second switching elements 1B.
  • the support conductor 2 includes a first conductive portion 2A and a second conductive portion 2B.
  • the multiple control terminals 44 include multiple first control terminals 45 and multiple second control terminals 46 .
  • the signal board 5 includes a first signal board 5A and a second signal board 5B.
  • the adhesive layer 6 includes a first adhesive 6A and a second adhesive 6B.
  • the three mutually orthogonal directions are the x-direction, the y-direction, and the z-direction.
  • the z direction is the thickness direction of the semiconductor device A1.
  • the x direction is the horizontal direction in the plan view (see FIG. 4) of the semiconductor device A1.
  • the y direction is the vertical direction in the plan view (see FIG. 4) of the semiconductor device A1.
  • "planar view” means when viewed in the z direction. Note that descriptions such as “upper”, “lower”, “upper”, “lower”, “upper surface” and “lower surface” indicate the relative positional relationship of each part in the z direction, and are not necessarily the direction of gravity. It is not a term that defines the relationship between The x-direction is an example of a "first direction.”
  • Each of the plurality of semiconductor elements 1 is an electronic component that serves as the functional core of the semiconductor device A1.
  • Each constituent material of the plurality of semiconductor elements 1 is a semiconductor material mainly including SiC (silicon carbide), for example. This semiconductor material is not limited to SiC, and may be Si (silicon), GaN (gallium nitride), C (diamond), or the like.
  • Each semiconductor element 1 is, for example, a power semiconductor chip having a switching function such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor). Although each semiconductor element 1 is a MOSFET in this embodiment, it is not limited to this, and may be another transistor such as an IGBT (Insulated Gate Bipolar Transistor). Each semiconductor element 1 is the same element.
  • Each semiconductor element 1 is, for example, an n-channel MOSFET, but may be a p-channel MOSFET.
  • the multiple semiconductor elements 1 include multiple first switching elements 1A and multiple second switching elements 1B. As shown in FIG. 8, the semiconductor device A1 includes four first switching elements 1A and four second switching elements 1B. is not limited to The number of first switching elements 1A and the number of second switching elements 1B are appropriately changed according to the performance required of the semiconductor device A1. The number of first switching elements 1A and the number of second switching elements 1B may be equal or different. The number of first switching elements 1A and the number of second switching elements 1B are determined by the current capacity handled by the semiconductor device A1.
  • the semiconductor device A1 is configured, for example, as a half-bridge switching circuit.
  • the plurality of first switching elements 1A constitute an upper arm circuit of the semiconductor device A1
  • the plurality of second switching elements 1B constitute a lower arm circuit of the semiconductor device A1.
  • the plurality of first switching elements 1A are connected in parallel with each other
  • the plurality of second switching elements 1B are connected in parallel with each other.
  • Each first switching element 1A and each second switching element 1B are connected in series.
  • Each of the plurality of semiconductor elements 1 (the plurality of first switching elements 1A and the plurality of second switching elements 1B) has an element main surface 10a and an element back surface 10b, as shown in FIGS.
  • the element main surface 10a and the element back surface 10b are spaced apart in the z direction.
  • the element main surface 10a faces the z2 direction
  • the element back surface 10b faces the z1 direction.
  • Each of the plurality of first switching elements 1A is mounted on the support conductor 2 (first conductive portion 2A) as shown in FIGS. 8, 12, 13 and 17, and the like. In the example shown in FIG. 8, the plurality of first switching elements 1A are arranged, for example, in the y-direction and separated from each other. Each of the plurality of first switching elements 1A is conductively joined to the support conductor 2 (first conductive portion 2A) via the conductive joint material 19 .
  • the conductive bonding material 19 is, for example, solder, metal paste material, or sintered metal.
  • Each of the plurality of second switching elements 1B is mounted on the support conductor 2 (second conductive portion 2B) as shown in FIGS. 8, 12, 14 and 16, and the like.
  • the plurality of second switching elements 1B are arranged, for example, in the y direction and separated from each other.
  • Each of the plurality of second switching elements 1B is conductively joined to the support conductor 2 (second conductive portion 2B) via the conductive joint material 19 .
  • the element rear surface 10b faces the support conductor 2 (second conductive portion 2B).
  • the plurality of first switching elements 1A and the plurality of second switching elements 1B overlap when viewed in the x direction. Unlike this configuration, the plurality of first switching elements 1A and the plurality of second switching elements 1B do not have to overlap when viewed in the x direction.
  • a plurality of semiconductor elements 1 (a plurality of first switching elements 1A and a plurality of second switching elements 1B), as shown in FIGS. 12 , a third main surface electrode 13 and a back surface electrode 15 .
  • Each structure of the first main surface electrode 11 , the second main surface electrode 12 , the third main surface electrode 13 , and the rear surface electrode 15 which will be described below, is common to each semiconductor element 1 .
  • the first principal surface electrode 11, the second principal surface electrode 12 and the third principal surface electrode 13 are provided on the element principal surface 10a.
  • the first principal surface electrode 11, the second principal surface electrode 12 and the third principal surface electrode 13 are insulated by an insulating film (not shown).
  • the back surface electrode 15 is provided on the element back surface 10b.
  • the back surface electrode 15 covers the entire area (or substantially the entire area) of the element back surface 10b.
  • the back surface electrode 15 is configured by Ag (silver) plating, for example.
  • the first main surface electrode 11 is, for example, a gate electrode, and a drive signal (for example, gate voltage) for driving each semiconductor element 1 is input.
  • the second principal-surface electrode 12 is, for example, a source electrode through which a source current flows.
  • the third principal-surface electrode 13 is, for example, a source sense electrode and has the same potential as the second principal-surface electrode 12 .
  • the same source current as the second main surface electrode 12 flows through the third main surface electrode 13 .
  • Back surface electrode 15 is, for example, a drain electrode through which drain current flows.
  • each semiconductor element 1 switches between a conductive state and a cutoff state according to the drive signal.
  • the operation of switching between the conductive state and the cutoff state is called a switching operation.
  • a forward current flows from the back surface electrode 15 (drain electrode) to the second main surface electrode 12 (source electrode) in the conducting state, and does not flow in the blocking state.
  • Semiconductor device A1 converts a first power supply voltage (for example, DC voltage) into a second power supply voltage (for example, AC voltage) by the function of each semiconductor element 1 .
  • a first power supply voltage is input (applied) between the power terminal 41 and the two power terminals 42
  • a second power supply voltage is input (applied) to the two power terminals 43 .
  • the semiconductor device A1 includes two thermistors 17, as shown in FIGS. Each thermistor 17 is used as a sensor for temperature detection.
  • the support conductor 2 supports a plurality of semiconductor elements 1 (a plurality of first switching elements 1A and a plurality of second switching elements 1B).
  • the support conductor 2 is bonded onto the support substrate 3 via a conductive bonding material 29 .
  • Conductive bonding material 29 is, for example, solder, metal paste material, or sintered metal.
  • the bonding between the support conductor 2 and the support substrate 3 may be performed by solid-phase diffusion instead of using the conductive bonding material 29 .
  • the support conductor 2 has, for example, a rectangular shape in plan view.
  • the supporting conductor 2 together with the first conducting member 71 and the second conducting member 72, constitutes the path of the main circuit current switched by the plurality of first switching elements 1A and the plurality of second switching elements 1B.
  • the support conductor 2 includes a first conductive portion 2A and a second conductive portion 2B.
  • Each of the first conductive portion 2A and the second conductive portion 2B is a plate-like member made of metal. This metal is Cu (copper) or a Cu alloy.
  • Each of first conductive portion 2A and second conductive portion 2B has, for example, a rectangular shape in plan view.
  • Each of the first conductive portion 2A and the second conductive portion 2B has, for example, an x-direction dimension of 15 mm or more and 25 mm or less, a y-direction dimension of 30 mm or more and 40 mm or less, and a z-direction dimension of 1.0 mm or more and 5 mm or less. 0 mm or less (preferably about 2.0 mm).
  • These dimensions of the first conductive portion 2A and the second conductive portion 2B are not limited to the numerical examples described above, and can be changed as appropriate according to the specifications of the semiconductor device A1.
  • the first conductive portion 2A and the second conductive portion 2B are each bonded to the support substrate 3 via a conductive bonding material 29, as shown in FIGS.
  • a plurality of first switching elements 1A are bonded to the first conductive portion 2A via conductive bonding materials 19, respectively.
  • a plurality of second switching elements 1B are bonded to the second conductive portion 2B via a conductive bonding material 19, respectively.
  • the first conductive portion 2A and the second conductive portion 2B are spaced apart in the x direction as shown in FIGS. 3, 8, 11, 12 and 15 .
  • the first conductive portion 2A is located in the x1 direction from the second conductive portion 2B.
  • the first conductive portion 2A and the second conductive portion 2B overlap when viewed in the x direction.
  • the support conductor 2 (each of the first conductive portion 2A and the second conductive portion 2B) has a main surface 201 and a back surface 202.
  • the major surface 201 and the back surface 202 are spaced apart in the z-direction as shown in FIGS. 11-18.
  • the main surface 201 faces the z2 direction
  • the back surface 202 faces the z1 direction.
  • the back surface 202 faces the support substrate 3 .
  • the support substrate 3 supports the support conductor 2.
  • the support substrate 3 is composed of, for example, a DBC (Direct Bonded Copper) substrate. Different from this configuration, the support substrate 3 may be composed of, for example, a DBA (Direct Bonded Aluminum) substrate.
  • the support substrate 3 includes an insulating layer 31 , a first metal layer 32 and a second metal layer 33 .
  • Insulating layer 31 is made of, for example, ceramic having excellent thermal conductivity. Such ceramics include, for example, AlN (aluminum nitride), SiN (silicon nitride), Al 2 O 3 (aluminum oxide) or ZTA (zirconia toughened alumina).
  • the insulating layer 31 may be made of insulating resin instead of ceramic.
  • the insulating layer 31 has, for example, a rectangular shape in plan view.
  • the first metal layer 32 is formed on the upper surface of the insulating layer 31 (the surface facing the z2 direction).
  • the constituent material of the first metal layer 32 includes, for example, Cu.
  • the constituent material may contain Al (aluminum) instead of Cu.
  • the first metal layer 32 includes a first portion 32A and a second portion 32B.
  • the first portion 32A and the second portion 32B are spaced apart in the x-direction.
  • the first portion 32A is located on the x1 direction side of the second portion 32B.
  • the first portion 32A is joined to the first conductive portion 2A and supports the first conductive portion 2A.
  • the second portion 32B is joined to the second conductive portion 2B and supports the second conductive portion 2B.
  • Each of the first portion 32A and the second portion 32B has, for example, a rectangular shape in plan view.
  • the second metal layer 33 is formed on the lower surface of the insulating layer 31 (the surface facing the z1 direction).
  • the constituent material of the second metal layer 33 is the same as the constituent material of the first metal layer 32 .
  • the lower surface of the second metal layer 33 (the surface facing the z1 direction) is exposed from the resin member 8, as shown in FIGS. Unlike this configuration, the lower surface of the second metal layer 33 may be covered with the resin member 8 .
  • a heat dissipating member for example, a heat sink
  • the second metal layer 33 overlaps both the first portion 32A and the second portion 32B in plan view.
  • Each of the plurality of power terminals 41 to 43 is made of a plate-shaped metal plate.
  • the constituent material of this metal plate is, for example, Cu or a Cu alloy.
  • the semiconductor device A1 has one power terminal 41, two power terminals 42 and two power terminals 43. In the example shown in FIGS.
  • the first power supply voltage is applied between the power terminal 41 and the two power terminals 42 .
  • the power terminal 41 is, for example, a terminal (P terminal) connected to the positive pole of the DC power supply
  • the two power terminals 42 are terminals (N terminals) connected to, for example, the negative pole of the DC power supply.
  • the power terminal 41 may be the N terminal and the two power terminals 42 may each be the P terminal.
  • the wiring inside the package may be appropriately changed according to the change in the polarity of the terminals.
  • the second power supply voltage is applied to each of the two power terminals 43 .
  • Each of the two power terminals 43 is an output terminal that outputs a voltage (second power supply voltage) obtained by voltage conversion by switching operations of the plurality of first switching elements 1A and the plurality of second switching elements 1B.
  • Each of the power terminals 41 to 43 includes a portion covered with the resin member 8 and a portion exposed from the resin member 8 .
  • the power terminal 41 is formed integrally with the first conductive portion 2A, as shown in FIGS. Unlike this configuration, the power terminal 41 may be separated from the first conductive portion 2A and conductively joined to the first conductive portion 2A.
  • the power terminal 41 is positioned in the x2 direction from the plurality of semiconductor elements 1 and the first conductive portions 2A (supporting conductors 2), as shown in FIG. 8 and the like.
  • the insulating layer 31 is electrically connected to the first conductive portion 2A, and is electrically connected to the rear surface electrodes 15 (drain electrodes) of the plurality of first switching elements 1A via the first conductive portion 2A.
  • the power terminal 41 is an example of a "first power terminal".
  • the two power terminals 42 are separated from the first conductive portion 2A, as shown in FIGS. 8 and 11, respectively.
  • a second conductive member 72 is joined to each of the two power terminals 42 .
  • Each of the two power terminals 42 is positioned in the x2 direction from the plurality of semiconductor elements 1 and the first conductive portions 2A (supporting conductors 2), as shown in FIG.
  • Each of the two power terminals 42 is electrically connected to the second conductive member 72 and electrically connected to the second main surface electrodes 12 (source electrodes) of the plurality of second switching elements 1B via the second conductive member 72 .
  • Each power terminal 42 is an example of a "second power terminal.”
  • the power terminal 41 and the two power terminals 42 each protrude from the resin member 8 in the x2 direction.
  • the power terminal 41 and the two power terminals 42 are spaced apart from each other.
  • the two power terminals 42 are positioned opposite to each other with the power terminal 41 interposed therebetween in the y direction. 6, 7 and 9, the power terminal 41 and the two power terminals 42 overlap each other when viewed in the y-direction.
  • Each of the two power terminals 43 is formed integrally with, for example, the second conductive portion 2B, as shown in FIGS. Unlike this configuration, each of the two power terminals 43 may be separated from the second conductive portion 2B and conductively joined to the second conductive portion 2B. Each of the two power terminals 43 is positioned in the x1 direction from the plurality of semiconductor elements 1 and the second conductive portions 2B (supporting conductors 2), as shown in FIG. Each power terminal 43 is electrically connected to the first conductive portion 2A, and is electrically connected to the back surface electrode 15 (drain) of each second switching element 1B via the first conductive portion 2A. Note that the number of power terminals 43 is not limited to two, and may be, for example, one or three or more. For example, if there is only one power terminal 43, it is desirable that it is connected to the central portion of the second conductive portion 2B in the y direction. Each power terminal 43 is an example of a "third power terminal".
  • the plurality of control terminals 44 are pin-shaped terminals for controlling driving of the plurality of semiconductor elements 1 (the plurality of first switching elements 1A and the plurality of second switching elements 1B). Each of the plurality of control terminals 44 is, for example, a press-fit terminal.
  • the z-direction dimension of each of the plurality of control terminals 44 is, for example, 10 mm or more and 30 mm or less (15.8 mm in one example).
  • the dimension of the control terminal 44 in the z direction is the length from the lower end (z1 direction end) of the holder 441 described later to the upper end (z2 direction end) of the metal pin 442 described later.
  • the plurality of control terminals 44 includes a plurality of first control terminals 45 and a plurality of second control terminals 46, as shown in FIGS.
  • the multiple first control terminals 45 are used to control the multiple first switching elements 1A.
  • the plurality of second control terminals 46 are used for controlling the plurality of second switching elements 1B.
  • the plurality of first control terminals 45 are arranged at intervals in the y direction, as shown in FIG.
  • the plurality of first control terminals 45 are fixed to the signal board 5 (first signal board 5A).
  • the plurality of first control terminals 45 are positioned between the plurality of first switching elements 1A and the plurality of power terminals 41, 42 in the x-direction, as shown in FIGS.
  • the plurality of first control terminals 45 as shown in FIGS. 1 and 4, includes a first drive terminal 45A and a plurality of first detection terminals 45B-45E.
  • the first drive terminal 45A is a terminal (gate terminal) for inputting drive signals to the plurality of first switching elements 1A.
  • a first drive signal for driving the plurality of first switching elements 1A is input to the first drive terminal 45A (for example, a gate voltage is applied).
  • the first detection terminal 45B is a terminal (source sense terminal) for detecting source signals of the plurality of first switching elements 1A.
  • a first detection signal for detecting the conductive state of the plurality of first switching elements 1A is output to the first detection terminal 45B.
  • the voltage applied to the second main surface electrode 12 (source electrode) of the first switching element 1A (voltage corresponding to the source current) is detected as the first detection signal from the first detection terminal 45B.
  • the first detection terminal 45C and the first detection terminal 45D are terminals that are electrically connected to one of the two thermistors 17, respectively.
  • the one thermistor 17 is mounted on a first signal board 5A, which will be described later.
  • the first detection terminal 45E is a terminal (drain sense terminal) for detecting drain signals of the plurality of first switching elements 1A.
  • a voltage (a voltage corresponding to the drain current) applied to each back surface electrode 15 (drain electrode) of the plurality of first switching elements 1A is detected from the first detection terminal 45E.
  • the plurality of second control terminals 46 are arranged at intervals in the y direction, as shown in FIG.
  • the plurality of second control terminals 46 are fixed to the signal board 5 (second signal board 5B).
  • the plurality of second control terminals 46 are positioned between the plurality of second switching elements 1B and the plurality of power terminals 43 in the x-direction, as shown in FIGS.
  • the plurality of second control terminals 46 as shown in FIGS. 1 and 4, includes a second drive terminal 46A and a plurality of second detection terminals 46B-46E.
  • the second drive terminal 46A is a terminal (gate terminal) for inputting drive signals for the plurality of second switching elements 1B.
  • a second drive signal for driving the plurality of second switching elements 1B is input to the second drive terminal 46A (for example, a gate voltage is applied).
  • the second detection terminal 46B is a terminal (source sense terminal) for detecting source signals of the plurality of second switching elements 1B.
  • a plurality of second detection terminals 46B output a second detection signal for detecting the conductive state of the plurality of second switching elements 1B.
  • the voltage applied to the second main surface electrode 12 (source electrode) of the second switching element 1B (voltage corresponding to the source current) is detected as the second detection signal from the second detection terminal 46B.
  • the second detection terminal 46C and the second detection terminal 46D are terminals that are electrically connected to the other of the two thermistors 17, respectively.
  • the other thermistor 17 is mounted on a second signal board 5B, which will be described later.
  • the second detection terminal 46E is a terminal (drain sense terminal) for detecting drain signals of the plurality of second switching elements 1B.
  • a voltage (a voltage corresponding to the drain current) applied to each back surface electrode 15 (drain electrode) of the plurality of second switching elements 1B is detected from the second detection terminal 46E.
  • the plurality of control terminals 44 (the plurality of first control terminals 45 and the plurality of second control terminals 46) each include a holder 441 and a metal pin 442.
  • the holder 441 is made of a conductive material. As shown in FIGS. 13 and 14, the holder 441 is bonded to the signal substrate 5 (first metal layer 52 described below) via a conductive bonding material 449. As shown in FIG.
  • the holder 441 includes a tubular portion, an upper flange, and a lower flange. The upper brim portion is connected to the upper end portion of the tubular portion in the z direction (z2 direction), and the lower end brim portion is connected to the lower end portion of the tubular portion in the z direction (z1 direction).
  • a metal pin 442 is inserted through at least the upper brim portion and the tubular portion of the holder 441 .
  • the holder 441 is covered with the resin member 8 .
  • the metal pin 442 is a rod-shaped member extending in the z direction.
  • the metal pin 442 is supported by being press-fitted into the holder 441 .
  • the metal pin 442 is electrically connected to the signal substrate 5 (first metal layer 52 described later) through at least the holder 441 .
  • the metal pin 442 is a conductive It is electrically connected to the signal substrate 5 also through the bonding material 449 .
  • the signal board 5 supports a plurality of control terminals 44.
  • the signal board 5 is interposed between the support conductor 2 and each control terminal 44 in the z-direction.
  • the thickness (dimension in the thickness direction z) of the signal substrate 5 is, for example, 0.5 mm or more and 1.0 mm or less.
  • the dimension in the thickness direction z of each control terminal 44 is 20 to 30 times the thickness of the signal board 5 (dimension in the thickness direction z).
  • the signal board 5 includes a first signal board 5A and a second signal board 5B.
  • the first signal board 5A is arranged on the first conductive portion 2A and supports a plurality of first control terminals 45, as shown in FIGS. As shown in FIGS. 12, 13 and 15, the first signal board 5A is adhered to the first conductive portion 2A via the adhesive layer 6 (first adhesive 6A).
  • the second signal board 5B is arranged on the second conductive portion 2B and supports a plurality of second control terminals 46, as shown in FIGS. As shown in FIGS. 12, 14 and 15, the second signal board 5B is adhered to the second conductive portion 2B via the adhesive layer 6 (second adhesive 6B).
  • the signal boards 5 are composed of, for example, DBC boards.
  • the signal substrate 5 has an insulating substrate 51, a first metal layer 52 and a second metal layer 53 which are laminated together.
  • the insulating substrate 51, first metal layer 52 and second metal layer 53 described below are common to the first signal substrate 5A and the second signal substrate 5B unless otherwise specified.
  • Insulating substrate 51 is made of ceramic, for example. AlN, SiN, Al 2 O 3 or the like is used as such ceramics.
  • the insulating substrate 51 has, for example, a rectangular shape in plan view.
  • the insulating substrate 51 as shown in FIGS. 13 and 14, has a main surface 51a and a back surface 51b.
  • the main surface 51a and the back surface 51b are spaced apart in the z direction.
  • the main surface 51a faces the z2 direction
  • the back surface 51b faces the z1 direction.
  • the back surface 51b faces the support conductor 2 .
  • the second metal layer 53 is formed on the back surface 51b of the insulating substrate 51, as shown in FIGS.
  • the second metal layer 53 is adhered to the supporting conductor 2 via the adhesive layer 6 .
  • the second metal layer 53 of the first signal substrate 5A is bonded to the first conductive portion 2A via a first adhesive 6A, which will be described later, and the second metal layer 53 of the second signal substrate 5B is bonded to the second adhesive. It is adhered to the second conductive portion 2B via 6B.
  • the second metal layer 53 is made of Cu or a Cu alloy, for example.
  • the second metal layer 53 is an example of a "metal layer".
  • the first metal layer 52 is formed on the main surface 51a of the insulating substrate 51, as shown in FIGS. Each of the plurality of control terminals 44 is erected on the first metal layer 52 . A plurality of first control terminals 45 are erected on the first metal layer 52 of the first signal board 5A, and a plurality of second control terminals 46 are erected on the first metal layer 52 of the second signal board 5B. be done.
  • the first metal layer 52 is made of Cu or a Cu alloy, for example. As shown in FIG. 8, the first metal layer 52 includes a plurality of wiring layers 521-526. A plurality of wiring layers 521 to 526 are separated from each other and insulated.
  • the wiring layer 521 is connected to a plurality of wires 73 and is electrically connected to the first main surface electrode 11 (gate electrode) of each semiconductor element 1 via each wire 73 .
  • the wiring layer 521 of the first signal substrate 5A is electrically connected to the first main surface electrodes 11 of the first switching elements 1A through the wires 73.
  • the wiring layer 521 of the second signal substrate 5B is electrically connected to the first main surface electrodes 11 of the second switching elements 1B through the wires 73. As shown in FIG.
  • the wiring layer 526 is connected to a plurality of wires 75 and electrically connected to the wiring layer 521 via each wire 75 .
  • the wiring layer 526 of the first signal substrate 5A is connected to the first main surface electrode 11 (gate electrode) of each first switching element 1A via each wire 75, the wiring layer 521 of the first signal substrate 5A and each wire 73. conduct.
  • the wiring layer 526 of the second signal substrate 5B is connected to the first main surface electrode 11 (gate electrode) of each second switching element 1B via each wire 75, the wiring layer 521 of the second signal substrate 5B and each wire 73. conduct.
  • a first drive terminal 45A is joined to the wiring layer 526 of the first signal board 5A
  • a second drive terminal 46A is joined to the wiring layer 526 of the second signal board 5B.
  • the wiring layer 522 is connected to a plurality of wires 74 and is electrically connected to the third main surface electrode 13 (source sense electrode) of each semiconductor element 1 via each wire 74 .
  • the wiring layer 522 of the first signal substrate 5A is electrically connected to the third main surface electrode 13 (source sense electrode) of each first switching element 1A through each wire 74 .
  • the wiring layer 522 of the second signal substrate 5B is electrically connected to the third main surface electrode 13 (source sense electrode) of each second switching element 1B through each wire 74 .
  • a first detection terminal 45B is joined to the wiring layer 522 of the first signal board 5A, and a second detection terminal 46B is joined to the wiring layer 522 of the second signal board 5B.
  • the thermistor 17 is joined to the wiring layer 523 and the wiring layer 524, as shown in FIG. As shown in FIG. 8, the first detection terminal 45C and the first detection terminal 45D are joined to the wiring layer 523 and the wiring layer 524 of the first signal board 5A, respectively. A second detection terminal 46C and a second detection terminal 46D are joined to the wiring layer 523 and the wiring layer 524 of the second signal substrate 5B, respectively.
  • Each wire 76 is joined to the wiring layer 525 and is electrically connected to the supporting conductor 2 via each wire 76 .
  • the wiring layer 525 of the first signal board 5A is electrically connected to the first conductive portion 2A through the wire 76.
  • the wiring layer 525 of the second signal board 5B is electrically connected to the second conductive portion 2B through the wire 76.
  • a first detection terminal 45E is joined to the wiring layer 525 of the first signal substrate 5A.
  • a second detection terminal 46E is joined to the wiring layer 525 of the second signal substrate 5B.
  • the signal board 5 may be a printed board such as a glass epoxy board instead of the DBC board. At least the wiring layers 521 to 526 are formed on the printed circuit board.
  • the adhesive layer 6 bonds the signal substrate 5 and the supporting conductor 2 together.
  • the adhesive layer 6 is interposed between the signal substrate 5 and the support conductors 2 in the z-direction.
  • the adhesive layer 6 overlaps the signal substrate 5 in plan view.
  • the thickness (dimension in the z direction) of the adhesive layer 6 is, for example, 20 ⁇ m or more and 200 ⁇ m or less (85 ⁇ m in one example).
  • the adhesive layer 6 includes a first adhesive 6A and a second adhesive 6B, as shown in FIGS.
  • the first adhesive 6A bonds the first signal substrate 5A and the first conductive portion 2A.
  • the first adhesive 6A is interposed between the first signal substrate 5A and the first conductive portion 2A, and overlaps the first signal substrate 5A in plan view.
  • the second adhesive 6B bonds the second signal substrate 5B and the second conductive portion 2B. It is interposed between the second signal board 5B and the second conductive portion 2B, and overlaps the second signal board 5B in plan view.
  • the adhesive layer 6 (first adhesive body 6A and second adhesive body 6B, respectively) includes an insulating layer 61 and a pair of adhesive layers 62 and 63, as shown in FIGS.
  • the insulating layer 61 and the pair of adhesive layers 62 and 63 described below are common to the first adhesive body 6A and the second adhesive body 6B unless otherwise specified.
  • the insulating layer 61 is made of a resin material. Considering heat resistance and insulation, the resin material is preferably polyimide, for example.
  • the insulating layer 61 of the first adhesive 6A electrically insulates the first signal substrate 5A and the first conductive portion 2A
  • the insulating layer 61 of the second adhesive 6B electrically isolates the second signal substrate 5B from the second conductive portion 2A. It electrically insulates from the part 2B.
  • Insulating layer 61 is, for example, film-like.
  • the insulating layer 61 may be sheet-like or plate-like instead of film-like. In this disclosure, a sheet is as soft as a film, but thicker than the film.
  • the plate shape is harder than films and sheets, less bendable, and thicker than sheets.
  • the definitions of film, sheet, and plate are not limited to these, and may be appropriately changed according to conventional classification.
  • the thickness (dimension in the thickness direction z) of the insulating layer 61 is 0.1% or more and 1.0% or less with respect to the dimension in the thickness direction z of each control terminal 44 .
  • the thickness of the insulating layer 61 (dimension in the thickness direction z) is 20% or more and 75% or less of the thickness of the adhesive layer 6 (dimension in the thickness direction z).
  • the thickness (dimension in the z direction) of the insulating layer 61 is, for example, 10 ⁇ m or more and 150 ⁇ m or less (25 ⁇ m in one example).
  • the insulating layer 61 includes a main surface 61a and a back surface 61b.
  • the main surface 61a and the back surface 61b are spaced apart in the z direction.
  • the main surface 61a faces the z2 direction (upward in the z direction), and the back surface 61b faces in the z1 direction (downward in the z direction).
  • a pair of adhesive layers 62 and 63 are formed on both sides of the insulating layer 61 in the z direction.
  • Each of the pair of adhesive layers 62 and 63 is made of, for example, a silicone adhesive or an acrylic adhesive.
  • Each thickness (dimension in the thickness direction z) of the pair of adhesive layers 62 and 63 is 10% or more and 150% or less of the thickness (dimension in the thickness direction z) of the insulating layer 61 .
  • Each thickness (dimension in the z direction) of the pair of adhesive layers 62 and 63 is, for example, 5 ⁇ m or more and 50 ⁇ m or less (30 ⁇ m in one example).
  • the adhesive layer 62 is formed on the main surface 61a, as shown in FIGS.
  • the adhesive layer 62 is interposed between the insulating layer 61 and the signal substrate 5 in the z-direction.
  • the adhesive layer 62 of the first adhesive 6A is interposed between the insulating layer 61 of the first adhesive 6A and the first signal substrate 5A in the z direction, and the adhesive layer 62 of the second adhesive 6B is interposed in the z direction. , it is interposed between the insulating layer 61 of the second adhesive 6B and the second signal substrate 5B.
  • the adhesive layer 63 is formed on the back surface 61b as shown in FIGS.
  • the adhesive layer 63 is interposed between the insulating layer 61 and the support conductor 2 in the z-direction.
  • the adhesive layer 63 of the first adhesive 6A is interposed between the insulating layer 61 of the first adhesive 6A and the first conductive portion 2A in the z-direction, and the adhesive layer 63 of the second adhesive 6B is interposed in the second It is interposed between the insulating layer 61 of the adhesive 6B and the second conductive portion 2B.
  • the adhesive layer 6 of the present disclosure is like a double-sided adhesive tape, for example.
  • the adhesive layer 6 is attached to the support conductor 2 after being attached to the signal substrate 5 to which the plurality of control terminals 44 are bonded, for example.
  • the adhesive layer 6 does not have to be a double-sided adhesive tape, except for a material such as solder that temporarily melts when two members are bonded together.
  • the adhesive layer 6 may be any material as long as it can adhere the two members together without being melted.
  • the first conducting member 71 and the second conducting member 72 together with the supporting conductor 2, provide paths for the main circuit current switched by the plurality of semiconductor elements 1 (the plurality of first switching elements 1A and the plurality of second switching elements 1B).
  • the first conductive member 71 and the second conductive member 72 are spaced apart in the z2 direction from the main surfaces 201 of the first conductive portion 2A and the second conductive portion 2B, and overlap the main surfaces 201 in plan view.
  • Each of first conduction member 71 and second conduction member 72 is made of, for example, a metal plate.
  • the metal is for example Cu or a Cu alloy.
  • the first conductive member 71 and the second conductive member 72 are appropriately bent.
  • the first conducting member 71 conducts the plurality of first switching elements 1A and the second conducting portion 2B. As shown in FIGS. 5 and 8, the first conductive member 71 is connected to the second main surface electrode 12 (source electrode) of each first switching element 1A and the second conductive portion 2B to The second main surface electrode 12 of 1A and the second conductive portion 2B are electrically connected.
  • the first conductive member 71 constitutes a path of main circuit current switched by the plurality of first switching elements 1A.
  • the first conduction member 71 includes a main portion 711, a plurality of first connection ends 712 and a plurality of second connection ends 713, as shown in FIGS.
  • the main portion 711 is positioned between the plurality of first switching elements 1A and the second conductive portion 2B in the x direction.
  • the main portion 711 is a strip-shaped portion extending in the y direction.
  • the main portion 711 is positioned in the z2 direction from the plurality of first connection ends 712 and the plurality of second connection ends 713 .
  • the main portion 711 is formed with a plurality of openings 711a.
  • Each of the plurality of openings 711a is a through hole penetrating through the first conduction member 71 (main portion 711) in the z direction.
  • the plurality of openings 711a are arranged at intervals in the y direction.
  • the plurality of openings 711a do not overlap the second conduction member 72 in plan view.
  • the plurality of openings 711a are formed on the upper side (z2 direction side) and the lower side (z1 direction side) in the vicinity of the main portion 711 (first conductive member 71) when injecting a fluid resin material to form the resin member 8. side) to facilitate the flow of the resin material.
  • the shape of the main portion 711 is not limited to this configuration, and for example, the opening 711a may not be formed.
  • the plurality of first connection end portions 712 and the plurality of second connection end portions 713 are respectively connected to the main portion 711 and arranged to face the plurality of first switching elements 1A. As shown in FIG. 12 , the plurality of first connection ends 712 are respectively joined to the respective second main surface electrodes 12 of the plurality of first switching elements 1A via conductive joint materials 719 . Each of the plurality of second connecting end portions 713 is joined to the second conductive portion 2B via a conductive joining material 719 .
  • the conductive bonding material 719 is, for example, solder, metal paste material, or sintered metal. In the examples shown in FIGS. 8, 12, 13 and 17, each first connection end 712 is formed with an opening 712a.
  • Each opening 712a is preferably formed so as to overlap the central portion of each first switching element 1A in plan view. 12, 13 and 17, each opening 712a is, for example, a through hole penetrating through each first connection end 712 in the z direction. The opening 712a is used when positioning the first conducting member 71 with respect to the supporting conductor 2, for example.
  • the plurality of first connection end portions 712 and the plurality of second connection end portions 713 are each connected to each other by the main portion 711, but unlike this configuration, the main portion 711 is connected to a plurality of sites. It may be divided, and the divided portions connect each of the plurality of first connection end portions 712 and each of the plurality of second connection end portions 713 . In other words, one first conductive member 71 may be provided for each of the plurality of first switching elements 1A.
  • the second conductive member 72 is connected to the second main surface electrode 12 (source electrode) of each second switching element 1B and the plurality of power terminals 42, and is connected to the power terminals 42 of each second switching element 1B.
  • the second principal surface electrode 12 and each power terminal 42 are electrically connected.
  • the second conductive member 72 constitutes a path of main circuit current switched by the plurality of second switching elements 1B.
  • the second conductive member 72 has a maximum dimension in the x direction of, for example, 25 mm or more and 40 mm or less, and a maximum dimension in the y direction of, for example, 30 mm or more and 45 mm or less.
  • the second conducting member 72 includes a pair of first wiring portion 721 , second wiring portion 722 , third wiring portion 723 and fourth wiring portion 724 .
  • each of the pair of first wiring portions 721 is connected to one of the pair of power terminals 42 , and the other of the pair of first wiring portions 721 is connected to the other of the pair of power terminals 42 .
  • each of the pair of first wiring portions 721 has a strip shape extending in the x direction in plan view.
  • the pair of first wiring portions 721 are spaced apart in the y direction and arranged parallel (or substantially parallel).
  • each of the pair of first wiring portions 721 includes a first end portion 721a.
  • Each first end portion 721a is an end portion of each first wiring portion 721 on the x2 direction side. As shown in FIG.
  • each first end portion 721a is positioned in the z1 direction from the other portion of each first wiring portion 721. As shown in FIG. As shown in FIG. 11, each first end 721a is joined to each of the pair of power terminals 42 via a conductive joining material 729. As shown in FIG. Conductive bonding material 729 is, for example, solder, metal paste, or sintered metal. In the example shown in FIG. 5, each first wiring portion 721 is formed with a plurality of notches. The plurality of cutouts formed in each first wiring portion 721 has, for example, a semicircular shape in plan view, and overlaps the support conductor 2 in plan view.
  • the second wiring portion 722 is connected to both of the pair of first wiring portions 721 as shown in FIG.
  • the second wiring portion 722 is sandwiched between the pair of first wiring portions 721 in the y direction.
  • the second wiring portion 722 has a strip shape extending in the y direction in plan view.
  • the second wiring portion 722 overlaps the plurality of second switching elements 1B, as shown in FIG.
  • the second wiring portion 722 is connected to each second switching element 1B.
  • the second wiring portion 722 has a plurality of concave regions 722a. As shown in FIG. 16, each of the plurality of recessed regions 722a protrudes downward in the z direction (z1 direction) from other portions of the second wiring portion 722. As shown in FIG.
  • each recessed region 722a of the second wiring portion 722 and each second main surface electrode 12 (source electrode) of the plurality of second switching elements 1B are bonded via a conductive bonding material 729 as shown in FIG. be done.
  • each recessed area 722a is formed with a slit. The slit is located in the center of each recessed area 722a in the y direction and extends in the x direction.
  • Each recessed area 722a consists of two parts separated in the y-direction with the slit therebetween. Note that slits may not be formed in each concave region 722a.
  • the third wiring portion 723 is connected to both of the pair of first wiring portions 721 as shown in FIG.
  • the first wiring portion 721 is sandwiched between a pair of first wiring portions 721 in the y direction.
  • the third wiring portion 723 has a strip shape extending in the y direction in plan view.
  • the third wiring portion 723 is separated from the second wiring portion 722 in the x direction.
  • the third wiring portion 723 is arranged parallel (or substantially parallel) to the second wiring portion 722 .
  • the third wiring portion 723 overlaps the plurality of first switching elements 1A in plan view.
  • the third wiring portion 723 is located above each first connection end portion 712 of the first conduction member 71 (z2 direction) in the z direction.
  • the third wiring portion 723 overlaps the first connection end portion 712 in plan view.
  • Each of the plurality of fourth wiring portions 724 is connected to both the second wiring portion 722 and the third wiring portion 723 as shown in FIG. Each fourth wiring portion 724 is sandwiched between the second wiring portion 722 and the third wiring portion 723 in the x direction.
  • Each fourth wiring portion 724 has a strip shape extending in the x direction in plan view.
  • the plurality of fourth wiring portions 724 are spaced apart in the y direction and arranged parallel (or substantially parallel) in a plan view. Also, the plurality of fourth wiring portions 724 are arranged parallel (or substantially parallel) to the pair of first wiring portions 721 .
  • each of the plurality of fourth wiring portions 724 One end in the x direction of each of the plurality of fourth wiring portions 724 is connected to a portion of the third wiring portion 723 that overlaps between two first switching elements 1A that are adjacent in the y direction in plan view.
  • the other end in the x direction of each of the plurality of fourth wiring portions 724 is connected to a portion of the second wiring portion 722 that overlaps between two second switching elements 1B adjacent in the y direction in plan view.
  • Each of the plurality of fourth wiring portions 724 overlaps, for example, the first conduction member 71 (main portion 711).
  • Each of the plurality of wires 73-76 is, for example, a bonding wire, and conducts two parts separated from each other.
  • the constituent material of each wire 73-76 includes, for example, Au (gold), Al or Cu.
  • a plurality of wires 73 are joined to the wiring layer 521 and the first main surface electrode 11 (gate electrode) of each semiconductor element 1 to conduct them. As shown in FIG. 8, the plurality of wires 73 are connected to the wiring layer 521 of the first signal substrate 5A and the first main surface electrodes 11 of the first switching elements 1A, and the wiring of the second signal substrate 5B. layer 521 and bonded to the first main surface electrode 11 of each second switching element 1B.
  • a plurality of wires 74 are joined to the wiring layer 522 and the third main surface electrode 13 (source sense electrode) of each semiconductor element 1 to conduct them. As shown in FIG. 8, the plurality of wires 74 are connected to the wiring layer 522 of the first signal substrate 5A and the third main surface electrodes 13 of the first switching elements 1A, and the wiring of the second signal substrate 5B. layer 522 and bonded to the third main surface electrode 13 of each second switching element 1B. A plurality of wires 74 are joined to each second main surface electrode 12 instead of each third main surface electrode 13 in a configuration in which each semiconductor element 1 does not have a third main surface electrode 13 .
  • a plurality of wires 75 are joined to the wiring layer 521 and the wiring layer 526 to conduct them. As shown in FIG. 8, the plurality of wires 75 are connected to the wiring layer 521 of the first signal board 5A and the wiring layer 526 of the first signal board 5A, and the wiring layer 521 of the second signal board 5B. Also included are those joined to the wiring layer 526 of the second signal board 5B.
  • a plurality of wires 76 are joined to the wiring layer 525 and the supporting conductor 2 to conduct them. As shown in FIG. 8, the plurality of wires 76 are connected to the wiring layer 525 of the first signal board 5A and the first conductive section 2A, and connected to the wiring layer 525 of the second signal board 5B and the second conductive section. 2B and those joined to.
  • the resin member 8 is a sealing material that protects the plurality of semiconductor elements 1 (the plurality of first switching elements 1A and the plurality of second switching elements 1B).
  • the resin member 8 includes the plurality of semiconductor elements 1 (the plurality of first switching elements 1A and the plurality of second switching elements 1B), the support conductors 2 (the first conductive portions 2A and the second conductive portions 2B), and the support substrate 3. (excluding the lower surface of the second metal layer 33), some of the plurality of power terminals 41 to 43, some of the plurality of control terminals 44, and the signal board 5 (the first signal board 5A and the second signal board).
  • Resin member 8 is made of, for example, black epoxy resin.
  • the resin member 8 is formed by molding, for example.
  • the resin member 8 has, for example, a dimension in the x direction of approximately 35 mm to 60 mm, a dimension in the y direction of approximately 35 mm to 50 mm, and a dimension in the z direction of approximately 4 mm to 15 mm. These dimensions are the largest part sizes along each direction.
  • the resin member 8 has a resin main surface 81, a resin back surface 82 and a plurality of resin side surfaces 831-834.
  • the resin main surface 81 and the resin back surface 82 are spaced apart in the z-direction as shown in FIGS.
  • the resin main surface 81 faces the z2 direction
  • the resin back surface 82 faces the z1 direction.
  • a plurality of control terminals 44 protrude from the resin main surface 81 .
  • the resin back surface 82 has a frame shape surrounding the lower surface of the second metal layer 33 of the support substrate 3 in plan view. The lower surface of the second metal layer 33 is exposed from the resin back surface 82 and is flush with the resin back surface 82, for example.
  • Each of the plurality of resin side surfaces 831 to 834 is connected to both the resin main surface 81 and the resin back surface 82 and sandwiched between them in the z direction.
  • the resin side surface 831 and the resin side surface 832 are spaced apart in the x direction.
  • the resin side surface 831 faces the x1 direction, and the resin side surface 832 faces the x2 direction.
  • Two power terminals 43 protrude from the resin side surface 831
  • a plurality of power terminals 41 and 42 protrude from the resin side surface 832 .
  • the resin side surface 833 and the resin side surface 834 are spaced apart in the y direction.
  • the resin side surface 833 faces the y1 direction
  • the resin side surface 834 faces the y2 direction.
  • a plurality of recesses 832a are formed on the resin side surface 832 as shown in FIG.
  • Each recess 832a is a portion recessed in the x direction in plan view.
  • the plurality of recesses 832a are formed between the power terminal 41 and one of the two power terminals 42 and between the power terminal 41 and the other of the two power terminals 42 in plan view. There is.
  • the plurality of recesses 832a divide the creepage distance between the power terminal 41 and one of the two power terminals 42 along the resin side surface 832 and the creepage distance between the power terminal 41 and the other of the two power terminals 42 along the resin side surface 832. designed to be enlarged.
  • the resin member 8 has a plurality of first protrusions 851, a plurality of second protrusions 852, and resin voids 86, as shown in FIGS.
  • Each of the plurality of first protrusions 851 protrudes from the resin main surface 81 in the z direction.
  • the plurality of first protrusions 851 are arranged near the four corners of the resin member 8 in plan view.
  • a first protruding end face 851a is formed at the tip of each first protruding portion 851 (the end in the z2 direction).
  • Each first projecting end surface 851 a of the plurality of first projecting portions 851 is parallel (or substantially parallel) to the resin main surface 81 .
  • the plurality of first projecting end faces 851a are arranged on the same plane (xy plane).
  • Each first projecting portion 851 has, for example, a bottomed hollow truncated cone shape.
  • the plurality of first protrusions 851 are used as spacers when the semiconductor device A1 is mounted on a control circuit board or the like.
  • the control circuit board is included in a device that uses power generated by the semiconductor device A1.
  • each of the plurality of first protrusions 851 has a recess 851b and an inner wall surface 851c formed in the recess 851b.
  • the shape of each first projecting portion 851 may be columnar, and is preferably columnar. It is preferable that the concave portion 851b has a columnar shape, and the inner wall surface 851c has a single perfect circle shape in a plan view.
  • the semiconductor device A1 may be fixed to the control circuit board or the like by a method such as screwing.
  • the inner wall surface 851c of the recessed portion 851b of each first projecting portion 851 can be formed with a female screw thread.
  • An insert nut or the like may be embedded in the concave portion 851b of each first projecting portion 851 .
  • the plurality of second protrusions 852 protrude from the resin main surface 81 in the z-direction as shown in FIG. 12 and the like.
  • the plurality of second protrusions 852 overlap the plurality of control terminals 44 in plan view.
  • Each metal pin 442 of the plurality of control terminals 44 protrudes from each second protrusion 852 .
  • Each second protrusion 852 has a truncated cone shape.
  • Each second protrusion 852 covers the holder 441 and part of the metal pin 442 at each control terminal 44 .
  • the resin void 86 extends from the resin principal surface 81 to the principal surfaces 201 of the first conductive portion 2A and the second conductive portion 2B in the z direction.
  • the resin void 86 is formed in a tapered shape, and the cross-sectional area of the plane orthogonal to the z-direction decreases from the resin main surface 81 toward each main surface 201 in the z-direction.
  • the resin void portion 86 is formed when the resin member 8 is molded, and is a portion where the resin member 8 is not formed during the molding.
  • the resin void portion 86 is formed, for example, because it was not filled with a fluid resin material because it was occupied by a pressing member during molding of the resin member 8 .
  • the pressing member applies a pressing force to each main surface 201 during molding, and is inserted through the notch formed in each first wiring portion 721 of the second conduction member 72 .
  • the support conductor 2 (the first conductive portion 2A and the second conductive portion 2B) can be pressed by the pressing member without interfering with the second conductive member 72, and the support substrate 3 to which the support conductor 2 is joined can be secured. Warping can be suppressed.
  • the semiconductor device A1 includes a resin-filled portion 88, as shown in FIG.
  • the resin filling portion 88 fills the resin void portion 86 so as to fill the resin void portion 86 .
  • Resin-filled portion 88 is made of, for example, an epoxy resin like resin member 8 , but may be made of a resin material different from that of resin member 8 .
  • the actions and effects of the semiconductor device A1 are as follows.
  • the semiconductor device A1 includes control terminals 44, a signal substrate 5 including wiring layers 521 to 526, a support conductor 2, and an adhesive layer 6. Each control terminal 44 is fixed to each wiring layer 521-526.
  • the support conductor 2 supports the wiring layers 521 to 526 with the insulating substrate 51 interposed therebetween.
  • An adhesive layer 6 is interposed between the support conductor 2 and the signal substrate 5 .
  • the adhesive layer 6 includes an insulating layer 61 that electrically insulates the support conductor 2 and the signal substrate 5 . In this configuration, the signal substrate 5 is supported by the supporting conductors 2 via the adhesive layer 6 .
  • solder is interposed between the signal substrate 5 and the support conductor 2. . Since the solder is temporarily melted during the joining process, it is difficult to control the thickness of the solder (dimension in the z direction), and the thickness of the solder may vary. As a result, the signal board 5 assumes an inclined posture with respect to the support conductor 2 . On the other hand, in the semiconductor device A1, an adhesive layer 6 different from solder is interposed between the signal substrate 5 and the support conductor 2, thereby suppressing the thickness variation as described above. Accordingly, it is possible to prevent the signal substrate 5 from being tilted with respect to the support conductor 2 .
  • the semiconductor device A1 can suppress defective connection of each control terminal 44 and variation in the position of each control terminal 44, so that reliability can be improved.
  • each control terminal 44 includes a holder 441 and a metal pin 442.
  • the holder 441 is bonded to the first metal layer 52 (wiring layers 521 to 526) of the signal board 5, and the metal pin 442 extends along the z direction. That is, each control terminal 44 is configured as a pin-shaped terminal extending in the z-direction. In this configuration, the inclination of the tip of each metal pin 442 with respect to the support conductor 2 is greater than the inclination of the signal board 5 with respect to the support conductor 2 . In particular, when the dimension in the thickness direction z of each control terminal 44 is 20 times or more the dimension in the thickness direction z of the signal board 5, the inclination of the tip of the metal pin 442 becomes more pronounced.
  • each control terminal 44 is a pin-shaped terminal extending in the z-direction
  • the semiconductor device A1 can be configured such that each signal terminal extends along a plane perpendicular to the z-direction as in Patent Document 1, for example. In comparison, miniaturization in plan view is possible. That is, the semiconductor device A1 is suitable for miniaturization in plan view.
  • the insulating layer 61 of the adhesive layer 6 is film-shaped, and a pair of adhesive layers 62 and 63 are formed on both sides of the insulating layer 61.
  • the adhesive layer 6 is composed of, for example, double-sided adhesive tape. Therefore, in the manufacturing process of the semiconductor device A1, the signal substrate 5 can be easily bonded to the support conductor 2 because the signal substrate 5 can be attached to the support conductor 2 using the adhesive layer 6 .
  • the adhesive layer 6 is configured to use the film-like insulating layer 61 as a base material, it is possible to reduce the dimension of the adhesive layer 6 in the z direction. As a result, even if the thickness of the adhesive layer 6 varies, the variation is small. Therefore, since variations in the thickness of the adhesive layer 6 are suppressed, the semiconductor device A1 can suppress poor bonding of the control terminals 44 and variation in the positions of the control terminals 44 .
  • the insulating layer 61 of the adhesive layer 6 is made of polyimide, for example.
  • heat is generated by switching operations of the plurality of semiconductor elements 1.
  • FIG. Heat from each semiconductor element 1 is transmitted through the support conductor 2 .
  • heat transfer from the support conductor 2 to the signal substrate 5 can be suppressed due to the heat insulating properties of the insulating layer 61 .
  • the semiconductor device A1 can suppress the transmission of heat from each semiconductor element 1 to the wires 73 to 76 joined to the signal substrate 5 (each wiring layer 521 to 526). In other words, the semiconductor device A1 can reduce the heat load on the wires 73-76.
  • the plurality of first control terminals 45 are fixed to the wiring layers 521 to 526 of the first signal board 5A and supported by the first conductive portion 2A via the first signal board 5A.
  • the plurality of first control terminals 45 are arranged on the x2 direction side of the plurality of first switching elements 1A.
  • the plurality of second control terminals 46 are fixed to the wiring layers 521 to 526 of the second signal board 5B and supported by the second conductive portion 2B via the second signal board 5B.
  • the plurality of second control terminals 46 are arranged on the x1 direction side of the plurality of second switching elements 1B.
  • the plurality of first control terminals 45 and the plurality of second control terminals 46 are arranged at intervals in the y direction.
  • the plurality of first control terminals 45 and the plurality of second control terminals 46 are connected to the plurality of first switching elements 1A forming the upper arm circuit and the plurality of second switching elements 1B forming the lower arm circuit, respectively.
  • the semiconductor device A1 is preferable for miniaturization while reducing the parasitic inductance component.
  • FIG. 19 shows a semiconductor device A2 according to the first modified example.
  • the semiconductor device A2 differs from the semiconductor device A1 in that the signal substrates 5 (each of the first signal substrate 5A and the second signal substrate 5B) do not include the second metal layer 53. different in
  • the insulating substrate 51 is adhered to the supporting conductor 2 by the adhesive layer 6. That is, the insulating substrate 51 of the first signal substrate 5A is bonded to the first conductive portion 2A by the first adhesive 6A, and the insulating substrate 51 of the second signal substrate 5B is bonded to the second conductive portion 2B by the second adhesive 6B. It is
  • each wiring layer 521 to 526 is attached to the support conductor 2 by interposing an adhesive layer 6 different from solder between the signal substrate 5 and the support conductor 2. It is possible to suppress the tilted posture. Therefore, the semiconductor device A2 can suppress defective connection of each control terminal 44 and variation in the position of each control terminal 44, so that reliability can be improved.
  • the signal substrate 5 is adhered to the support conductor 2 by the adhesive layer 6, similar to the semiconductor device A1.
  • the adhesive layer 6 Similar to the semiconductor device A1.
  • the signal substrate 5 is supported if the signal substrate 5 does not include the second metal layer 53 as in the semiconductor device A1. It was difficult to join to the conductor 2 .
  • a pair of adhesive layers 62 and 63 are formed on both sides of the insulating substrate 51 in the z direction, as in the semiconductor device A1. This makes it possible to bond the signal substrate 5 to the support conductor 2 even if the insulating substrate 51 does not include the second metal layer 53 .
  • the signal substrate 5 includes the second metal layer 53, it is more effective than when it does not include the second metal layer 53 in the following points.
  • warping of the signal substrate 5 is suppressed.
  • the second metal layer 53 increases the heat capacity of the signal substrate 5, the temperature rise of the signal substrate 5 is suppressed.
  • FIG. 20 shows a semiconductor device A3 according to the second modified example.
  • the semiconductor device A3 differs from the semiconductor device A2 in that the signal substrates 5 (each of the first signal substrate 5A and the second signal substrate 5B) do not include an insulating substrate 51. .
  • the first metal layer 52 (each wiring layer 521 to 526) is adhered to the supporting conductor 2 by the adhesive layer 6. . That is, the first metal layer 52 (each wiring layer 521 to 526) of the first signal board 5A is bonded to the first conductive portion 2A by the first adhesive 6A, and the first metal layer 52 (each wiring layer 521 to 526) of the second signal board 5B is bonded to the first conductive portion 2A. The wiring layers 521 to 526) are adhered to the second conductive portion 2B by the second adhesive 6B.
  • an adhesive layer 6 different from solder is interposed between the wiring layers 521 to 526 and the supporting conductor 2, so that the wiring layers 521 to 526 are tilted with respect to the supporting conductor 2. can be prevented from becoming Therefore, the semiconductor device A3 can suppress defective connection of each control terminal 44 and variation in the position of each control terminal 44, so that reliability can be improved.
  • the adhesive layer 6 includes an insulating layer 61, similar to the semiconductor devices A1 and A2.
  • the adhesive layer 6 can , the wiring layers 521 to 526 are insulated from the support conductor 2 (the first conductive portion 2A and the second conductive portion 2B, respectively), and the wiring layers 521 to 526 are connected to the support conductor 2 (the first conductive portion 2B) by the adhesive layer 6. It becomes possible to adhere to the conductive portion 2A and the second conductive portion 2B, respectively).
  • FIG. 21 shows a semiconductor device A4 according to the third modified example.
  • semiconductor device A4 is different from semiconductor device A3 in that adhesive layer 6 (first adhesive body 6A and second adhesive body 6B, respectively) includes a pair of adhesive layers 62 and 63. The difference is that there is no
  • the insulating layer 61 in the adhesive layer 6 (each of the first adhesive body 6A and the second adhesive body 6B) is made of an adhesive insulating material.
  • the first metal layer 52 (wiring layers 521 to 526) is adhered to the support conductor 2, while the first metal layer 52 (wiring layers 521 to 526) and the support conductor 2 are insulated.
  • the wiring layers 521 to 526 are connected to the supporting conductors by interposing an adhesive layer 6 different from solder between the wiring layers 521 to 526 and the supporting conductors 2. 2 can be suppressed. Therefore, since the semiconductor device A4 can suppress defective connection of each control terminal 44 and variation in the position of each control terminal 44, reliability can be improved.
  • the signal substrate 5 is composed of the first metal layer 52 (each wiring layer 521 to 526). and the second signal substrate 5B) may further include an insulating substrate 51 like the semiconductor device A2, or may further include an insulating substrate 51 and a second metal layer 53 like the semiconductor device A1. may contain.
  • FIG. 22 shows a semiconductor device A5 according to the fourth modified example. As shown in FIG. 22, the semiconductor device A5 differs from the semiconductor device A1 in that it does not include the support conductor 2 (each of the first conductive portion 2A and the second conductive portion 2B).
  • the signal substrate 5 is adhered to the first metal layer 32 of the support substrate 3 by the adhesive layer 6. That is, the first signal board 5A is adhered to the first portion 32A by the first adhesive 6A, and the second signal board 5B is adhered to the second portion 32B by the second adhesive 6B.
  • the first portion 32A and the second portion 32B are examples of the “supporting conductor,” the first portion 32A is an example of the “first conductive portion,” and the second portion 32B is the “second conductive portion.” is an example of
  • the power terminal 41 is conductively joined to the first portion 32A, and each power terminal 43 is conductively joined to the second portion 32B.
  • a plurality of first switching elements 1A are mounted on the first portion 32A, and a plurality of second switching elements 1B are mounted on the second portion 32B.
  • the semiconductor device A5 an adhesive layer 6 different from solder is interposed between the signal substrate 5 and the first metal layer 32, so that the wiring layers 521 to 526 are tilted with respect to the first metal layer 32. can be suppressed. Therefore, the semiconductor device A5 can suppress defective connection of each control terminal 44 and variation in the position of each control terminal 44, thereby improving reliability.
  • each control terminal 44 is fixed to each wiring layer 521 to 526, and the wiring layers 521 to 526 are supported by the supporting conductor 2 via the adhesive layer 6.
  • each of the power terminals 41 to 43 may be fixed to a wiring layer different from the wiring layers 521 to 526, and the wiring layer may be supported by the support conductor 2 via the adhesive layer 6.
  • each of the power terminals 41-43 is an example of a "terminal".
  • control terminals 44 are press-fit terminals including holders 441 and metal pins 442. but not limited to this.
  • the control terminal 44 (each of the plurality of first control terminals 45 and the plurality of second control terminals 46) may be a metal plate.
  • the metal plate (control terminal 44) may be configured to be bent and extend in the z-direction, or may be configured to extend in the z-direction without being bent and along a plane (xy plane) perpendicular to the z-direction. may be configured to extend
  • the semiconductor device according to the present disclosure is not limited to the above-described embodiments.
  • the specific configuration of each part of the semiconductor device of the present disclosure can be changed in various ways.
  • the present disclosure includes embodiments described in the appendices below.
  • Appendix 1 a terminal including a conductive tubular holder and a metal pin inserted into the holder; a signal substrate including a wiring layer and an insulating substrate; a supporting conductor that supports the wiring layer through the insulating substrate; an adhesive layer interposed between the support conductor and the signal substrate; and
  • the insulating substrate has a main surface and a back surface spaced apart in the thickness direction of the signal substrate, the wiring layer is formed on the main surface and the terminal is fixed;
  • the holder is joined to the wiring layer,
  • the metal pin extends along the thickness direction,
  • the semiconductor device, wherein the adhesive layer includes an insulating layer that electrically insulates the signal substrate and the support conductor.
  • Appendix 2 The semiconductor device according to appendix 1, wherein the adhesive layer further includes a pair of adhesive layers respectively formed on both sides of the insulating layer in the thickness direction.
  • Appendix 3. The semiconductor device according to appendix 2, wherein the dimension in the thickness direction of each of the pair of adhesive layers is 10% or more and 150% or less of the dimension in the thickness direction of the insulating layer.
  • Appendix 4. 3. The semiconductor device according to any one of appendices 1 to 3, wherein the dimension in the thickness direction of the insulating layer is 0.1% or more and 1.0% or less with respect to the dimension in the thickness direction of the terminal. . Appendix 5. 5. 5.
  • the semiconductor device according to any one of appendices 1 to 4, wherein the dimension of the terminal in the thickness direction is 20 to 30 times the dimension of the signal substrate in the thickness direction.
  • Appendix 6. The semiconductor device according to any one of appendices 2 to 5, wherein the insulating layer is film-like.
  • Appendix 7. The semiconductor device according to appendix 6, wherein the insulating layer contains a resin material.
  • Appendix 8. The semiconductor device according to appendix 7, wherein the resin material is polyimide.
  • Appendix 9. The semiconductor device according to any one of appendices 1 to 8, wherein the insulating substrate contains ceramic.
  • the signal substrate includes a metal layer formed on the back surface, 10.
  • the supporting conductor includes a first conductive portion and a second conductive portion spaced apart from each other in a first direction perpendicular to the thickness direction,
  • the semiconductor element includes a first switching element joined to the first conductive portion and a second switching element joined to the second conductive portion,
  • the control terminal includes a first control terminal for controlling the first switching element and a second control terminal for controlling the second switching element;
  • the signal board includes a first signal board supporting the first control terminal and a second signal board supporting the second control terminal, Appendix 12, wherein the adhesive layer includes a first adhesive that bonds the first signal substrate to the first conductive portion, and a second adhesive that bonds the second signal substrate to the second conductive portion.
  • the first control terminal includes a first drive terminal for driving the first switching element, and a first detection terminal for detecting the conduction state of the first switching element, 14.
  • the second control terminal includes a second drive terminal for driving the second switching element, and a second detection terminal for detecting the conduction state of the second switching element. semiconductor device. Appendix 15.
  • the semiconductor device according to appendix 15 wherein each of the first control terminal and the second control terminal protrudes through the resin member in the thickness direction.
  • the resin member has a resin main surface and a resin back surface separated in the thickness direction, and a pair of resin side surfaces each sandwiched between the resin main surface and the resin back surface in the thickness direction, The pair of resin side surfaces are separated from each other in the first direction, the first power terminal and the second power terminal protrude in the first direction from one of the pair of resin side surfaces; 17.
  • the semiconductor device according to appendix 16 wherein the third power terminal protrudes in the first direction from the other of the pair of resin side surfaces.
  • Appendix 18. 18.
  • A1 to A5 semiconductor device 1: semiconductor element 1A: first switching element 1B: second switching element 10a: element main surface 10b: element back surface 11: first main surface electrode 12: second main surface electrode 13: third main surface Plane electrode 15: Back electrode 17: Thermistor 19: Conductive joint material 2: Support conductor 2A: First conductive part 2B: Second conductive part 201: Main surface 202: Back surface 29: Conductive joint material 3: Support substrate 31: Insulating layer 32: First metal layer 32A: First part 32B: Second part 33: Second metal layer 41, 42, 43: Power terminal 44: Control terminal 441: Holder 442: Metal pin 449: Conductive bonding material 45 : First control terminal 45A: First drive terminals 45B to 45E: First detection terminal 46: Second control terminal 46A: Second drive terminal 46B to 46E: Second detection terminal 5: Signal board 5A: First signal board 5B : second signal substrate 51: insulating substrate 51a: main surface 51b: back surface 52: first metal layer 521 to 526: wiring layer 53

Landscapes

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Abstract

半導体装置は、端子、信号基板、支持導体、および接着層を備える。前記端子は、導電性を有する筒状のホルダおよび前記ホルダに挿入された金属ピンを含む。前記信号基板は、配線層および絶縁基板を含む。前記支持導体は、前記絶縁基板を介して前記配線層を支持する。前記接着層は、前記支持導体と前記信号基板との間に介在する。前記絶縁基板は、前記信号基板の厚さ方向に離間する主面および裏面を有する。前記配線層は、前記主面に形成され、且つ、前記端子が固定されている。前記ホルダは、前記配線層に接合されている。前記金属ピンは、前記厚さ方向に沿って延びている。前記接着層は、前記信号基板と前記支持導体とを電気的に絶縁する。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力用スイッチング素子を備える半導体装置が知られている。このような半導体装置は、産業機器から家電や情報端末、自動車用機器まで様々な電子機器に搭載される。特許文献１には、従来の半導体装置（パワーモジュール）が開示されている。特許文献１に記載のパワーモジュールは、複数のトランジスタ、主基板、信号基板および信号端子を備える。複数のトランジスタは、主基板に搭載される。信号基板は、主基板に搭載される。信号基板は、信号配線パターンが搭載される。信号配線パターンには、たとえばゲート用信号配線パターンおよびソースセンス用信号配線パターンを含む。信号端子は、信号基板の信号配線パターンに接合される。信号端子には、ゲート用信号配線パターンに接合されたゲート端子、および、ソースセンス用信号配線パターンに接合されたソースセンス端子を含む。
特開２０１５－１２６３４２号公報
　特許文献１のようなパワーモジュールでは、信号基板が主基板に対して傾いた姿勢で配置されると、信号端子の信号基板への接合不良、および、信号端子の位置のばらつきなどを生じさせる虞がある。したがって、このような主基板に対する信号基板の傾きは、当該パワーモジュールの信頼性の低下を招く。
　本開示は、上記事情に鑑みて考え出されたものであり、信頼性の向上を図った半導体装置を提供することを一の課題とする。
　本開示によって提供される半導体装置は、導電性を有する筒状のホルダ、および前記ホルダに挿入された金属ピンを含む端子と、配線層および絶縁基板を含む信号基板と、前記絶縁基板を介して前記配線層を支持する支持導体と、前記支持導体と前記信号基板との間に介在する接着層と、を備えており、前記絶縁基板は、前記信号基板の厚さ方向に離間する主面および裏面を有し、前記配線層は、前記主面に形成され、且つ、前記端子が固定されており、前記ホルダは、前記配線層に接合され、前記金属ピンは、前記厚さ方向に沿って延びており、前記接着層は、前記信号基板と前記支持導体とを電気的に絶縁する絶縁層を含む。
　本開示の半導体装置によれば、当該半導体装置の信頼性を向上させることができる。
図１は、本開示の半導体装置を示す斜視図である。 図２は、図１の斜視図において、複数のワイヤおよび樹脂部材を省略した図である。 図３は、図２の斜視図において、第１導通部材を省略した図である。 図４は、本開示の半導体装置を示す平面図である。 図５は、図４の平面図において、樹脂部材を想像線で示した図である。 図６は、本開示の半導体装置を示す右側面図であって、樹脂部材を想像線で示した図である。 図７は、本開示の半導体装置を示す左側面図であって、樹脂部材を想像線で示した図である。 図８は、図５の平面図において、樹脂部材および第１導通部材を省略し、第２導通部材を想像線で示した図である。 図９は、本開示の半導体装置を示す右側面図である。 図１０は、本開示の半導体装置を示す底面図である。 図１１は、図５のＸＩ－ＸＩ線に沿う断面図である。 図１２は、図５のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１３は、図１２の一部を拡大した部分拡大図である。 図１４は、図１２の一部を拡大した部分拡大図である。 図１５は、図５のＸＶ－ＸＶ線に沿う断面図である。 図１６は、図５のＸＶＩ－ＸＶＩ線に沿う断面図である。 図１７は、図５のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。 図１８は、図５のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。 図１９は、本開示の第１変形例にかかる半導体装置を示す要部拡大断面図であって、図１２に対応する断面の一部を拡大した図である。 図２０は、本開示の第２変形例にかかる半導体装置を示す要部拡大断面図であって、図１２に対応する断面の一部を拡大した図である。 図２１は、本開示の第３変形例にかかる半導体装置を示す要部拡大断面図であって、図１２に対応する断面の一部を拡大した図である。 図２２は、本開示の第４変形例にかかる半導体装置を示す要部拡大断面図であって、図１２に対応する断面の一部を拡大した図である。
　本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下では、同一あるいは類似の構成要素に、同じ符号を付して、重複する説明を省略する。本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
　本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ（の）上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ（の）上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ（の）上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ（の）上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ（の）上に位置していること」を含む。また、「ある方向に見てある物Ａがある物Ｂに重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。
　図１～図１８は、本開示の一実施形態にかかる半導体装置Ａ１を示している。半導体装置Ａ１は、複数の半導体素子１、支持導体２、支持基板３、複数の電力端子４１～４３、複数の制御端子４４、信号基板５、接着層６、第１導通部材７１、第２導通部材７２、複数のワイヤ７３～７６、樹脂部材８および樹脂充填部８８を備える。複数の半導体素子１は、複数の第１スイッチング素子１Ａおよび複数の第２スイッチング素子１Ｂを含む。支持導体２は、第１導電部２Ａおよび第２導電部２Ｂを含む。複数の制御端子４４は、複数の第１制御端子４５および複数の第２制御端子４６を含む。信号基板５は、第１信号基板５Ａおよび第２信号基板５Ｂを含む。接着層６は、第１接着体６Ａおよび第２接着体６Ｂを含む。
　説明の便宜上、互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向とする。一例として、ｚ方向は、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図４参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図４参照）における上下方向である。以下の説明において、「平面視」とは、ｚ方向に見たときをいう。なお、「上」、「下」、「上方」、「下方」、「上面」および「下面」などの記載は、ｚ方向における各部品等の相対的位置関係を示すものであり、必ずしも重力方向との関係を規定する用語ではない。ｘ方向は、「第１方向」の一例である。
　複数の半導体素子１はそれぞれ、半導体装置Ａ１の機能中枢となる電子部品である。複数の半導体素子１の各構成材料は、たとえばＳｉＣ（炭化ケイ素）を主とする半導体材料である。この半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＮ（窒化ガリウム）あるいはＣ（ダイヤモンド）などであってもよい。各半導体素子１は、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング機能を有するパワー半導体チップである。本実施形態においては、各半導体素子１がＭＯＳＦＥＴである場合を示すが、これに限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）などの他のトランジスタであってもよい。各半導体素子１は、いずれも同一素子である。各半導体素子１は、たとえばｎチャネル型のＭＯＳＦＥＴであるが、ｐチャネル型のＭＯＳＦＥＴであってもよい。
　複数の半導体素子１は、複数の第１スイッチング素子１Ａおよび複数の第２スイッチング素子１Ｂを含む。図８に示すように、半導体装置Ａ１は、４つの第１スイッチング素子１Ａと４つの第２スイッチング素子１Ｂを備えるが、第１スイッチング素子１Ａの数および第２スイッチング素子１Ｂの数は、本構成に限定されない。第１スイッチング素子１Ａの数および第２スイッチング素子１Ｂの数は、半導体装置Ａ１に要求される性能に応じて適宜変更される。第１スイッチング素子１Ａの数および第２スイッチング素子１Ｂの数とは、等しくても、異なってもよい。第１スイッチング素子１Ａの数および第２スイッチング素子１Ｂの数は、半導体装置Ａ１が取り扱う電流容量によって決定される。
　半導体装置Ａ１は、たとえばハーフブリッジ型のスイッチング回路として構成される。この場合、複数の第１スイッチング素子１Ａは、半導体装置Ａ１の上アーム回路を構成し、複数の第２スイッチング素子１Ｂは、半導体装置Ａ１の下アーム回路を構成する。上アーム回路において、複数の第１スイッチング素子１Ａは互いに並列に接続され、下アーム回路において、複数の第２スイッチング素子１Ｂは互いに並列に接続される。また、各第１スイッチング素子１Ａと各第２スイッチング素子１Ｂとは、直列に接続される。
　複数の半導体素子１（複数の第１スイッチング素子１Ａおよび複数の第２スイッチング素子１Ｂ）はそれぞれ、図１３および図１４に示すように、素子主面１０ａおよび素子裏面１０ｂを有する。各半導体素子１において、素子主面１０ａおよび素子裏面１０ｂは、ｚ方向に離間する。素子主面１０ａは、ｚ２方向を向き、素子裏面１０ｂは、ｚ１方向を向く。
　複数の第１スイッチング素子１Ａはそれぞれ、図８、図１２、図１３および図１７などに示すように、支持導体２（第１導電部２Ａ）に搭載されている。図８に示す例では、複数の第１スイッチング素子１Ａは、たとえばｙ方向に配列され、互いに離間する。複数の第１スイッチング素子１Ａはそれぞれ、導電性接合材１９を介して、支持導体２（第１導電部２Ａ）に導通接合されている。導電性接合材１９は、たとえばはんだ、金属ペースト材、あるいは、焼結金属などである。各第１スイッチング素子１Ａは、第１導電部２Ａに接合された際、素子裏面１０ｂが支持導体２（第１導電部２Ａ）に対向する。
　複数の第２スイッチング素子１Ｂはそれぞれ、図８、図１２、図１４および図１６などに示すように、支持導体２（第２導電部２Ｂ）に搭載されている。図８に示す例では、複数の第２スイッチング素子１Ｂは、たとえばｙ方向に配列され、互いに離間する。複数の第２スイッチング素子１Ｂはそれぞれ、導電性接合材１９を介して、支持導体２（第２導電部２Ｂ）に導通接合されている。各第２スイッチング素子１Ｂは、第２導電部２Ｂに接合された際、素子裏面１０ｂが支持導体２（第２導電部２Ｂ）に対向する。図８から理解されるように、ｘ方向に見て、複数の第１スイッチング素子１Ａと複数の第２スイッチング素子１Ｂとが重なる。この構成と異なり、複数の第１スイッチング素子１Ａと複数の第２スイッチング素子１Ｂとは、ｘ方向に見て、重なっていなくてもよい。
　複数の半導体素子１（複数の第１スイッチング素子１Ａおび複数の第２スイッチング素子１Ｂ）はそれぞれ、図８、図１３および図１４に示すように、第１主面電極１１、第２主面電極１２、第３主面電極１３および裏面電極１５を有する。以下で説明する、第１主面電極１１、第２主面電極１２、第３主面電極１３および裏面電極１５の各構成は、各半導体素子１において共通する。第１主面電極１１、第２主面電極１２および第３主面電極１３は、素子主面１０ａに設けられている。第１主面電極１１、第２主面電極１２および第３主面電極１３は、図示しない絶縁膜により絶縁されている。裏面電極１５は、素子裏面１０ｂに設けられている。裏面電極１５は、素子裏面１０ｂの全域（あるいは略全域）を覆っている。裏面電極１５は、たとえばＡｇ（銀）めっきにより構成される。
　各半導体素子１がＭＯＳＦＥＴで構成された例では、第１主面電極１１は、たとえばゲート電極であって、各半導体素子１を駆動させるための駆動信号（たとえばゲート電圧）が入力される。第２主面電極１２は、たとえばソース電極であって、ソース電流が流れる。第３主面電極１３は、たとえばソースセンス電極であって、第２主面電極１２と同電位である。第３主面電極１３は、第２主面電極１２と同じソース電流が流れる。裏面電極１５は、たとえばドレイン電極であって、ドレイン電流が流れる。
　各半導体素子１は、第１主面電極１１（ゲート電極）に駆動信号（ゲート電圧）が入力されると、この駆動信号に応じて、導通状態と遮断状態とが切り替わる。この導通状態と遮断状態とが切り替わる動作をスイッチング動作という。導通状態では、裏面電極１５（ドレイン電極）から第２主面電極１２（ソース電極）に順方向電流が流れ、遮断状態では、この順方向電流が流れない。半導体装置Ａ１は、各半導体素子１の機能により、第１電源電圧（たとえば直流電圧）を第２電源電圧（たとえば交流電圧）に変換する。第１電源電圧は、電力端子４１と２つの電力端子４２との間に入力（印加）され、第２電源電圧は、２つの電力端子４３に入力（印加）される。
　半導体装置Ａ１は、図５および図８などに示すように、２つのサーミスタ１７を備える。各サーミスタ１７は、温度検出用のセンサとして用いられる。
　支持導体２は、複数の半導体素子１（複数の第１スイッチング素子１Ａおよび複数の第２スイッチング素子１Ｂ）を支持する。支持導体２は、支持基板３上に導電性接合材２９を介して接合されている。導電性接合材２９は、たとえばはんだ、金属ペースト材、あるいは、焼結金属などである。なお、支持導体２と支持基板３との接合は、導電性接合材２９を用いた接合ではなく、固相拡散による接合であってもよい。支持導体２は、たとえば平面視矩形状である。支持導体２は、第１導通部材７１および第２導通部材７２とともに、複数の第１スイッチング素子１Ａおよび複数の第２スイッチング素子１Ｂによってスイッチングされる主回路電流の経路を構成する。
　支持導体２は、第１導電部２Ａおよび第２導電部２Ｂを含む。第１導電部２Ａおよび第２導電部２Ｂはそれぞれ、金属製の板状部材である。この金属は、Ｃｕ（銅）またはＣｕ合金である。第１導電部２Ａおよび第２導電部２Ｂは、複数の電力端子４１～４３とともに、複数の第１スイッチング素子１Ａおよび複数の第２スイッチング素子１Ｂへの導通経路を構成する。第１導電部２Ａおよび第２導電部２Ｂはそれぞれ、たとえば平面視矩形状である。第１導電部２Ａおよび第２導電部２Ｂはそれぞれ、たとえばｘ方向の寸法が１５ｍｍ以上２５ｍｍ以下であり、たとえばｙ方向の寸法が３０ｍｍ以上４０ｍｍ以下であり、ｚ方向の寸法が１．０ｍｍ以上５．０ｍｍ以下（好ましくは２．０ｍｍ程度）である。第１導電部２Ａおよび第２導電部２Ｂのこれらの寸法は、上記した数値例に限定されず、半導体装置Ａ１の仕様に応じて適宜変更されうる。
　第１導電部２Ａおよび第２導電部２Ｂはそれぞれ、図１１～図１８に示すように、導電性接合材２９を介して、支持基板３に接合される。第１導電部２Ａには、導電性接合材１９を介して、複数の第１スイッチング素子１Ａがそれぞれ接合されている。第２導電部２Ｂには、導電性接合材１９を介して、複数の第２スイッチング素子１Ｂがそれぞれ接合されている。第１導電部２Ａおよび第２導電部２Ｂは、図３、図８、図１１、図１２および図１５に示すように、ｘ方向に離間する。これらの図に示す例では、第１導電部２Ａは、第２導電部２Ｂよりもｘ１方向に位置する。第１導電部２Ａと第２導電部２Ｂとは、ｘ方向に見て重なる。
　支持導体２（第１導電部２Ａおよび第２導電部２Ｂの各々）は、主面２０１および裏面２０２を有する。主面２０１および裏面２０２は、図１１～図１８に示すように、ｚ方向に離間する。主面２０１は、ｚ２方向を向き、裏面２０２は、ｚ１方向を向く。裏面２０２は、支持基板３に対向する。
　支持基板３は、支持導体２を支持する。支持基板３は、たとえばＤＢＣ（Direct Bonded Copper）基板で構成される。この構成とは異なり、支持基板３は、たとえばＤＢＡ（Direct Bonded Aluminum）基板で構成されてもよい。支持基板３は、絶縁層３１、第１金属層３２および第２金属層３３を含む。
　絶縁層３１は、たとえば熱伝導性に優れたセラミックにより構成される。このようなセラミックとしては、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、Ａｌ2Ｏ3（酸化アルミニウム）またはＺＴＡ（ジルコニア強化アルミナ）などがある。絶縁層３１は、セラミックではなく、絶縁樹脂により構成されてもよい。絶縁層３１は、たとえば平面視矩形状である。
　第１金属層３２は、絶縁層３１の上面（ｚ２方向を向く面）に形成されている。第１金属層３２の構成材料は、たとえばＣｕを含む。当該構成材料は、ＣｕではなくＡｌ（アルミニウム）を含んでいてもよい。第１金属層３２は、第１部分３２Ａおよび第２部分３２Ｂを含む。第１部分３２Ａおよび第２部分３２Ｂは、ｘ方向に離間する。第１部分３２Ａは、第２部分３２Ｂのｘ１方向側に位置する。第１部分３２Ａは、第１導電部２Ａが接合され、第１導電部２Ａを支持する。第２部分３２Ｂは、第２導電部２Ｂが接合され、第２導電部２Ｂを支持する。第１部分３２Ａおよび第２部分３２Ｂはそれぞれ、たとえば平面視矩形状である。
　第２金属層３３は、絶縁層３１の下面（ｚ１方向を向く面）に形成されている。第２金属層３３の構成材料は、第１金属層３２の構成材料と同じである。第２金属層３３の下面（ｚ１方向を向く面）は、図１０～図１８に示すように、樹脂部材８から露出する。この構成と異なり、第２金属層３３の下面は、樹脂部材８に覆われていてもよい。第２金属層３３の下面が樹脂部材８から露出する構成においては、当該下面には、図示しない放熱部材（たとえばヒートシンク）などを取り付け可能である。第２金属層３３は、平面視において、第１部分３２Ａおよび第２部分３２Ｂの両方に重なる。
　複数の電力端子４１～４３はそれぞれ、板状の金属板からなる。この金属板の構成材料は、たとえばＣｕまたはＣｕ合金である。図１～図５、図８および図１０に示す例では、半導体装置Ａ１は、１つの電力端子４１、２つの電力端子４２および２つの電力端子４３を備える。
　電力端子４１と２つの電力端子４２との間には、上記第１電源電圧が印加される。電力端子４１は、たとえば直流電源の正極に接続される端子（Ｐ端子）であり、２つの電力端子４２はそれぞれ、たとえば直流電源の負極に接続される端子（Ｎ端子）である。この構成と異なり、電力端子４１がＮ端子であり、２つの電力端子４２がそれぞれＰ端子であってもよい。この場合には、端子の極性を変更したことに合わせて、パッケージ内部の配線を適宜変更すればよい。２つの電力端子４３にはそれぞれ、上記第２電源電圧が印加される。２つの電力端子４３はそれぞれ、複数の第１スイッチング素子１Ａおよび複数の第２スイッチング素子１Ｂの各スイッチング動作によって電圧変換された電圧（上記第２電源電圧）を出力する出力端子である。複数の電力端子４１～４３はそれぞれ、樹脂部材８に覆われた部分と樹脂部材８から露出する部分とを含む。
　電力端子４１は、図８、図１２および図１５に示すように、第１導電部２Ａと一体的に形成されている。この構成と異なり、電力端子４１は、第１導電部２Ａと分離され、第１導電部２Ａに導通接合されていてもよい。電力端子４１は、図８になどに示すように、複数の半導体素子１および第１導電部２Ａ（支持導体２）よりもｘ２方向に位置する。絶縁層３１は、第１導電部２Ａに導通し、且つ、第１導電部２Ａを介して、複数の第１スイッチング素子１Ａの裏面電極１５（ドレイン電極）に導通する。電力端子４１は、「第１電力端子」の一例である。
　２つの電力端子４２はそれぞれ、図８および図１１などに示すように、第１導電部２Ａから離間する。２つの電力端子４２にはそれぞれ、第２導通部材７２が接合されている。２つの電力端子４２はそれぞれ、図８に示すように、複数の半導体素子１および第１導電部２Ａ（支持導体２）よりもｘ２方向に位置する。２つの電力端子４２はそれぞれ、第２導通部材７２に導通し、第２導通部材７２を介して、複数の第２スイッチング素子１Ｂの第２主面電極１２（ソース電極）に導通する。各電力端子４２は、「第２電力端子」の一例である。
　電力端子４１および２つの電力端子４２はそれぞれ、樹脂部材８から、ｘ２方向に突き出ている。電力端子４１および２つの電力端子４２は、互いに離間する。２つの電力端子４２は、ｙ方向において、電力端子４１を挟んで互いに反対側に位置する。図６、図７および図９から理解されるように、電力端子４１および２つの電力端子４２は、ｙ方向に見て互いに重なる。
　２つの電力端子４３はそれぞれ、図８および図１１に示すように、たとえば第２導電部２Ｂと一体的に形成されている。この構成と異なり、２つの電力端子４３はそれぞれ、第２導電部２Ｂと分離され、第２導電部２Ｂに導通接合された構成でもよい。２つの電力端子４３はそれぞれ、図８に示すように、複数の半導体素子１および第２導電部２Ｂ（支持導体２）よりも、ｘ１方向に位置する。各電力端子４３は、第１導電部２Ａに導通し、且つ、第１導電部２Ａを介して、各第２スイッチング素子１Ｂの裏面電極１５（ドレイン）に導通する。なお、電力端子４３の数は、２つに限定されず、たとえば１つであってもよいし、３つ以上であってもよい。たとえば、電力端子４３が１つである場合、第２導電部２Ｂのｙ方向における中央部分に繋がっていることが望ましい。各電力端子４３は、「第３電力端子」の一例である。
　複数の制御端子４４はそれぞれ、複数の半導体素子１（複数の第１スイッチング素子１Ａおよび複数の第２スイッチング素子１Ｂ）の駆動を制御するためのピン状の端子である。複数の制御端子４４はそれぞれ、たとえばプレスフィット端子である。複数の制御端子４４の各ｚ方向の寸法は、たとえば１０ｍｍ以上３０ｍｍ以下（一例では１５．８ｍｍ）である。制御端子４４のｚ方向の寸法は、後述のホルダ４４１の下端（ｚ１方向側の端部）から後述の金属ピン４４２の上端（ｚ２方向側の端部）までの長さである。複数の制御端子４４は、図１および図４に示すように、複数の第１制御端子４５および複数の第２制御端子４６を含む。複数の第１制御端子４５は、複数の第１スイッチング素子１Ａの制御に用いられる。複数の第２制御端子４６は、複数の第２スイッチング素子１Ｂの制御に用いられる。
　複数の第１制御端子４５は、図４に示すように、ｙ方向に間隔を隔てて配置されている。複数の第１制御端子４５は、信号基板５（第１信号基板５Ａ）に固定される。複数の第１制御端子４５は、図５～図７および図１２に示すように、ｘ方向において、複数の第１スイッチング素子１Ａと複数の電力端子４１，４２との間に位置する。複数の第１制御端子４５は、図１および図４に示すように、第１駆動端子４５Ａおよび複数の第１検出端子４５Ｂ～４５Ｅを含む。
　第１駆動端子４５Ａは、複数の第１スイッチング素子１Ａの駆動信号入力用の端子（ゲート端子）である。第１駆動端子４５Ａには、複数の第１スイッチング素子１Ａを駆動させるための第１駆動信号が入力される（たとえばゲート電圧が印加される）。
　第１検出端子４５Ｂは、複数の第１スイッチング素子１Ａのソース信号検出用の端子（ソースセンス端子）である。第１検出端子４５Ｂは、複数の第１スイッチング素子１Ａの導通状態を検出するための第１検出信号が出力される。たとえば、第１検出端子４５Ｂから、第１検出信号として、第１スイッチング素子１Ａの第２主面電極１２（ソース電極）に印加される電圧（ソース電流に対応した電圧）が検出される。
　第１検出端子４５Ｃおよび第１検出端子４５Ｄは、２つのサーミスタ１７の一方にそれぞれ導通する端子である。当該一方のサーミスタ１７は、後述の第１信号基板５Ａに搭載されたものである。
　第１検出端子４５Ｅは、複数の第１スイッチング素子１Ａのドレイン信号検出用の端子（ドレインセンス端子）である。第１検出端子４５Ｅから、複数の第１スイッチング素子１Ａの各裏面電極１５（ドレイン電極）に印加される電圧（ドレイン電流に対応した電圧）が検出される。
　複数の第２制御端子４６は、図４に示すように、ｙ方向に間隔を隔てて配置されている。複数の第２制御端子４６は、信号基板５（第２信号基板５Ｂ）に固定される。複数の第２制御端子４６は、図５～図７および図１２に示すように、ｘ方向において、複数の第２スイッチング素子１Ｂと複数の電力端子４３との間に位置する。複数の第２制御端子４６は、図１および図４に示すように、第２駆動端子４６Ａおよび複数の第２検出端子４６Ｂ～４６Ｅを含む。
　第２駆動端子４６Ａは、複数の第２スイッチング素子１Ｂの駆動信号入力用の端子（ゲート端子）である。第２駆動端子４６Ａには、複数の第２スイッチング素子１Ｂを駆動させるための第２駆動信号が入力される（たとえばゲート電圧が印加される）。
　第２検出端子４６Ｂは、複数の第２スイッチング素子１Ｂのソース信号検出用の端子（ソースセンス端子）である。複数の第２検出端子４６Ｂは、複数の第２スイッチング素子１Ｂの導通状態を検出するための第２検出信号が出力される。たとえば、第２検出端子４６Ｂから、第２検出信号として、第２スイッチング素子１Ｂの第２主面電極１２（ソース電極）に印加される電圧（ソース電流に対応した電圧）が検出される。
　第２検出端子４６Ｃおよび第２検出端子４６Ｄは、２つのサーミスタ１７の他方にそれぞれ導通する端子である。当該他方のサーミスタ１７は、後述の第２信号基板５Ｂに搭載されたものである。
　第２検出端子４６Ｅは、複数の第２スイッチング素子１Ｂのドレイン信号検出用の端子（ドレインセンス端子）である。第２検出端子４６Ｅから、複数の第２スイッチング素子１Ｂの各裏面電極１５（ドレイン電極）に印加される電圧（ドレイン電流に対応した電圧）が検出する。
　複数の制御端子４４（複数の第１制御端子４５および複数の第２制御端子４６）はそれぞれ、ホルダ４４１および金属ピン４４２を含む。
　ホルダ４４１は、導電性材料からなる。ホルダ４４１は、図１３および図１４に示すように、導電性接合材４４９を介して、信号基板５（後述の第１金属層５２）に接合される。ホルダ４４１は、筒状部、上端鍔部および下端鍔部を含む。上端鍔部は、筒状のｚ方向上方（ｚ２方向）の端部に繋がり、下端鍔部は、筒状部のｚ方向下方（ｚ１方向）の端部に繋がる。ホルダ４４１のうちの少なくとも上端鍔部および筒状部に、金属ピン４４２が挿通されている。ホルダ４４１は、樹脂部材８に覆われている。
　金属ピン４４２は、ｚ方向に延びる棒状部材である。金属ピン４４２は、ホルダ４４１に圧入されることで支持されている。金属ピン４４２は、少なくともホルダ４４１を介して、信号基板５（後述の第１金属層５２）に導通する。図１３および図１４に示すように、金属ピン４４２の下端（ｚ１方向側の端部）がホルダ４４１の挿通孔内で導電性接合材４４９に接している場合には、金属ピン４４２は、導電性接合材４４９を介しても、信号基板５に導通する。
　信号基板５は、複数の制御端子４４を支持する。信号基板５は、ｚ方向において、支持導体２と各制御端子４４との間に介在する。信号基板５の厚さ（厚さ方向ｚの寸法）は、たとえば０．５ｍｍ以上１．０ｍｍ以下である。各制御端子４４の厚さ方向ｚの寸法は、当該信号基板５の厚さ（厚さ方向ｚの寸法）に対して２０倍以上３０倍以下である。信号基板５は、第１信号基板５Ａおよび第２信号基板５Ｂを含む。
　第１信号基板５Ａは、図５、図１２および図１３に示すように、第１導電部２Ａ上に配置され、複数の第１制御端子４５を支持する。第１信号基板５Ａは、図１２、図１３および図１５に示すように、接着層６（第１接着体６Ａ）を介して、第１導電部２Ａに接着される。
　第２信号基板５Ｂは、図５、図１２および図１４に示すように、第２導電部２Ｂ上に配置され、複数の第２制御端子４６を支持する。第２信号基板５Ｂは、図１２、図１４および図１５に示すように、接着層６（第２接着体６Ｂ）を介して、第２導電部２Ｂに接着される。
　信号基板５（第１信号基板５Ａおよび第２信号基板５Ｂのそれぞれ）は、たとえばＤＢＣ基板で構成される。信号基板５は、互いに積層された絶縁基板５１、第１金属層５２および第２金属層５３を有する。以下で説明する絶縁基板５１、第１金属層５２および第２金属層５３は、特段の断りがない限り、第１信号基板５Ａおよび第２信号基板５Ｂで共通する。
　絶縁基板５１は、たとえばセラミックにより構成される。このようなセラミックスとしては、たとえばＡｌＮ、ＳｉＮまたはＡｌ2Ｏ3などが採用される。絶縁基板５１は、たとえば平面視矩形状である。絶縁基板５１は、図１３および図１４に示すように、主面５１ａおよび裏面５１ｂを有する。主面５１ａおよび裏面５１ｂは、ｚ方向に離間する。主面５１ａは、ｚ２方向を向き、裏面５１ｂは、ｚ１方向を向く。裏面５１ｂは、支持導体２に対向する。
　第２金属層５３は、図１３および図１４に示すように、絶縁基板５１の裏面５１ｂに形成される。第２金属層５３は、接着層６を介して、支持導体２に接着される。第１信号基板５Ａの第２金属層５３は、後述の第１接着体６Ａを介して、第１導電部２Ａに接着され、第２信号基板５Ｂの第２金属層５３は、第２接着体６Ｂを介して、第２導電部２Ｂに接着される。第２金属層５３は、たとえばＣｕまたはＣｕ合金により構成される。第２金属層５３は、「金属層」の一例である。
　第１金属層５２は、図１３および図１４に示すように、絶縁基板５１の主面５１ａに形成される。複数の制御端子４４はそれぞれ、第１金属層５２に立設されている。第１信号基板５Ａの第１金属層５２には、複数の第１制御端子４５が立設され、第２信号基板５Ｂの第１金属層５２には、複数の第２制御端子４６が立設される。第１金属層５２は、たとえばＣｕまたはＣｕ合金により構成される。図８に示すように、第１金属層５２は、複数の配線層５２１～５２６を含む。複数の配線層５２１～５２６は、互いに離間し、絶縁されている。
　配線層５２１は、図８に示すように、複数のワイヤ７３が接合され、各ワイヤ７３を介して、各半導体素子１の第１主面電極１１（ゲート電極）に導通する。第１信号基板５Ａの配線層５２１は、各ワイヤ７３を介して、各第１スイッチング素子１Ａの第１主面電極１１に導通する。第２信号基板５Ｂの配線層５２１は、各ワイヤ７３を介して、各第２スイッチング素子１Ｂの第１主面電極１１に導通する。
　配線層５２６は、図８に示すように、複数のワイヤ７５が接合され、各ワイヤ７５を介して、配線層５２１に導通する。第１信号基板５Ａの配線層５２６は、各ワイヤ７５、第１信号基板５Ａの配線層５２１および各ワイヤ７３を介して、各第１スイッチング素子１Ａの第１主面電極１１（ゲート電極）に導通する。第２信号基板５Ｂの配線層５２６は、各ワイヤ７５、第２信号基板５Ｂの配線層５２１および各ワイヤ７３を介して、各第２スイッチング素子１Ｂの第１主面電極１１（ゲート電極）に導通する。第１信号基板５Ａの配線層５２６には、第１駆動端子４５Ａが接合されており、第２信号基板５Ｂの配線層５２６には、第２駆動端子４６Ａが接合されている。
　配線層５２２は、図８に示すように、複数のワイヤ７４が接合され、各ワイヤ７４を介して、各半導体素子１の第３主面電極１３（ソースセンス電極）に導通する。第１信号基板５Ａの配線層５２２は、各ワイヤ７４を介して、各第１スイッチング素子１Ａの第３主面電極１３（ソースセンス電極）に導通する。第２信号基板５Ｂの配線層５２２は、各ワイヤ７４を介して、各第２スイッチング素子１Ｂの第３主面電極１３（ソースセンス電極）に導通する。第１信号基板５Ａの配線層５２２には、第１検出端子４５Ｂが接合されており、第２信号基板５Ｂの配線層５２２には、第２検出端子４６Ｂが接合されている。
　配線層５２３および配線層５２４は、図８に示すように、サーミスタ１７が接合されている。図８に示すように、第１信号基板５Ａの配線層５２３および配線層５２４には、第１検出端子４５Ｃおよび第１検出端子４５Ｄがそれぞれ接合されている。第２信号基板５Ｂの配線層５２３および配線層５２４には、第２検出端子４６Ｃおよび第２検出端子４６Ｄがそれぞれ接合されている。
　配線層５２５は、各ワイヤ７６が接合され、各ワイヤ７６を介して、支持導体２に導通する。図８に示すように、第１信号基板５Ａの配線層５２５は、ワイヤ７６を介して、第１導電部２Ａに導通する。第２信号基板５Ｂの配線層５２５は、ワイヤ７６を介して、第２導電部２Ｂに導通する。第１信号基板５Ａの配線層５２５には、第１検出端子４５Ｅが接合されている。第２信号基板５Ｂの配線層５２５には、第２検出端子４６Ｅが接合されている。
　なお、信号基板５は、ＤＢＣ基板ではなく、ガラスエポキシ基板などのプリント基板であってもよい。当該プリント基板には、上記配線層５２１～５２６が少なくとも形成されている。
　接着層６は、信号基板５と支持導体２とを接着する。接着層６は、ｚ方向において信号基板５と支持導体２との間に介在する。接着層６は、平面視において、信号基板５に重なる。接着層６の厚さ（ｚ方向の寸法）は、たとえば２０μｍ以上２００μｍ以下（一例では８５μｍ）である。
　接着層６は、図１２～図１４に示すように、第１接着体６Ａおよび第２接着体６Ｂを含む。第１接着体６Ａは、第１信号基板５Ａと第１導電部２Ａとを接着する。第１接着体６Ａは、第１信号基板５Ａと第１導電部２Ａとの間に介在し、平面視において第１信号基板５Ａに重なる。第２接着体６Ｂは、第２信号基板５Ｂと第２導電部２Ｂとを接着する。第２信号基板５Ｂと第２導電部２Ｂとの間に介在し、平面視において第２信号基板５Ｂに重なる。
　接着層６（第１接着体６Ａおよび第２接着体６Ｂのそれぞれ）は、図１３および図１４に示すように、絶縁層６１および一対の粘着層６２，６３を含む。以下に説明する絶縁層６１および一対の粘着層６２，６３は、特段の断りがない限り、第１接着体６Ａおよび第２接着体６Ｂのそれぞれで共通する。
　絶縁層６１は、樹脂材料により構成される。当該樹脂材料は、耐熱性および絶縁性を考慮すると、たとえばポリイミドが好ましい。第１接着体６Ａの絶縁層６１は、第１信号基板５Ａと第１導電部２Ａとを電気的に絶縁し、第２接着体６Ｂの絶縁層６１は、第２信号基板５Ｂと第２導電部２Ｂとを電気的に絶縁する。絶縁層６１は、たとえばフィルム状である。絶縁層６１は、フィルム状ではなく、シート状あるいは板状であってもよい。本開示において、シートとは、フィルムと同様に柔らかいが、フィルムよりも厚いものである。板状とは、フィルムおよびシートよりも硬く、曲げにくいものであり、シートよりも厚いものである。なお、フィルム、シート、板状の定義は、これに限定されず、慣用的な分類に沿って適宜変更される。絶縁層６１の厚さ（厚さ方向ｚの寸法）は、各制御端子４４の厚さ方向ｚの寸法に対して０．１％以上１．０％以下である。また、絶縁層６１の厚さ（厚さ方向ｚの寸法）は、接着層６の厚さ（厚さ方向ｚの寸法）に対して２０％以上７５％以下である。絶縁層６１の厚さ（ｚ方向の寸法）は、たとえば１０μｍ以上１５０μｍ以下（一例では２５μｍ）である。
　絶縁層６１は、図１３および図１４に示すように、主面６１ａおよび裏面６１ｂを含む。主面６１ａおよび裏面６１ｂは、ｚ方向に離間する。主面６１ａは、ｚ２方向（ｚ方向上方）を向き、裏面６１ｂは、ｚ１方向（ｚ方向下方）を向く。
　一対の粘着層６２，６３は、絶縁層６１のｚ方向の両面に形成される。一対の粘着層６２，６３はそれぞれ、たとえばシリコーン系粘着剤、または、アクリル系粘着剤などのいずれかにより構成される。一対の粘着層６２，６３の各々の厚さ（厚さ方向ｚの寸法）は、絶縁層６１の厚さ（厚さ方向ｚの寸法）に対して１０％以上１５０％以下である。一対の粘着層６２，６３の各厚さ（ｚ方向の寸法）は、たとえば５μｍ以上５０μｍ以下（一例では３０μｍ）である。
　粘着層６２は、図１３および図１４に示すように、主面６１ａに形成される。粘着層６２は、ｚ方向において、絶縁層６１と信号基板５との間に介在する。第１接着体６Ａの粘着層６２は、ｚ方向において、第１接着体６Ａの絶縁層６１と第１信号基板５Ａとの間に介在し、第２接着体６Ｂの粘着層６２は、ｚ方向において、第２接着体６Ｂの絶縁層６１と第２信号基板５Ｂとの間に介在する。
　粘着層６３は、図１３および図１４に示すように、裏面６１ｂに形成される。粘着層６３は、ｚ方向において、絶縁層６１と支持導体２との間に介在する。第１接着体６Ａの粘着層６３は、ｚ方向において、第１接着体６Ａの絶縁層６１と第１導電部２Ａとの間に介在し、第２接着体６Ｂの粘着層６３は、第２接着体６Ｂの絶縁層６１と第２導電部２Ｂとの間に介在する。
　上記した構成から理解されるように、本開示の接着層６は、たとえば両面粘着テープのようなものである。半導体装置Ａ１の製造工程において、接着層６は、たとえば複数の制御端子４４が接合された信号基板５に貼り付けられた後、支持導体２に貼り付けられる。なお、接着層６は、両面粘着テープでなくてもよく、２つの部材を接着する際に、はんだのように一時的に溶融状態となるものを除く。換言すると、接着層６は、２つの部材を接着する際に、溶融状態になることなく、接着可能なものであればよい。
　第１導通部材７１および第２導通部材７２は、支持導体２とともに、複数の半導体素子１（複数の第１スイッチング素子１Ａおよび複数の第２スイッチング素子１Ｂ）によってスイッチングされる主回路電流の経路を構成する。第１導通部材７１および第２導通部材７２は、第１導電部２Ａおよび第２導電部２Ｂの各主面２０１からｚ２方向に離間し、且つ、平面視において各主面２０１に重なる。第１導通部材７１および第２導通部材７２はそれぞれ、たとえば金属製の板材により構成される。当該金属は、たとえばＣｕまたはＣｕ合金である。第１導通部材７１および第２導通部材７２には、適宜折り曲げ加工が施されている。
　第１導通部材７１は、複数の第１スイッチング素子１Ａと第２導電部２Ｂとを導通させる。第１導通部材７１は、図５および図８に示すように、各第１スイッチング素子１Ａの第２主面電極１２（ソース電極）と第２導電部２Ｂとに接続され、各第１スイッチング素子１Ａの第２主面電極１２と第２導電部２Ｂとを導通させる。第１導通部材７１は、複数の第１スイッチング素子１Ａによってスイッチングされる主回路電流の経路を構成する。第１導通部材７１は、図５、図８および図１２に示すように、主部７１１、複数の第１接続端部７１２および複数の第２接続端部７１３を含む。
　主部７１１は、ｘ方向において、複数の第１スイッチング素子１Ａと第２導電部２Ｂとの間に位置する。主部７１１は、ｙ方向に延びる帯状の部位である。図１２に示すように、主部７１１は、複数の第１接続端部７１２および複数の第２接続端部７１３よりも、ｚ２方向に位置する。本実施形態では、図５、図８および図１２に示すように、主部７１１には、複数の開口７１１ａが形成されている。複数の開口７１１ａはそれぞれ、第１導通部材７１（主部７１１）をｚ方向に貫通する貫通孔である。複数の開口７１１ａは、ｙ方向に間隔を隔てて並ぶ。複数の開口７１１ａは、平面視において、第２導通部材７２に重ならない。複数の開口７１１ａは、樹脂部材８を形成するために流動性の樹脂材料を注入する際に、主部７１１（第１導通部材７１）の付近において上側（ｚ２方向側）と下側（ｚ１方向側）との間で樹脂材料を流動しやすくするために形成される。主部７１１の形状は、本構成に限定されず、たとえば開口７１１ａが形成されていなくてもよい。
　複数の第１接続端部７１２および複数の第２接続端部７１３はそれぞれ、主部７１１に繋がっており、複数の第１スイッチング素子１Ａに対向して配置される。図１２に示すように、複数の第１接続端部７１２はそれぞれ、導電性接合材７１９を介して、複数の第１スイッチング素子１Ａの各第２主面電極１２に接合される。複数の第２接続端部７１３はそれぞれ、導電性接合材７１９を介して、第２導電部２Ｂに接合される。導電性接合材７１９は、たとえば、はんだ、金属ペースト材あるいは焼結金属などである。図８、図１２、図１３および図１７に示す例では、各第１接続端部７１２には、開口７１２ａが形成される。各開口７１２ａは、平面視において、各第１スイッチング素子１Ａの中央部に重なって形成されることが好ましい。各開口７１２ａは、図１２、図１３および図１７に示すように、たとえば各第１接続端部７１２をｚ方向に貫通する貫通孔である。開口７１２ａは、たとえば支持導体２に対して第１導通部材７１を位置決めする際に使用される。
　図示された例では、複数の第１接続端部７１２および複数の第２接続端部７１３はそれぞれ、主部７１１によって互いに繋がっているが、この構成とは異なり、主部７１１が複数の部位に分割され、当該分割された部位が複数の第１接続端部７１２の各々と複数の第２接続端部７１３の各々とを繋ぐ構成であってもよい。つまり、複数の第１スイッチング素子１Ａの各々に対して、それぞれ１つの第１導通部材７１を備える構成であってもよい。
　第２導通部材７２は、図５に示すように、各第２スイッチング素子１Ｂの第２主面電極１２（ソース電極）と、複数の電力端子４２とに接続され、各第２スイッチング素子１Ｂの第２主面電極１２と各電力端子４２とを導通させる。第２導通部材７２は、複数の第２スイッチング素子１Ｂによってスイッチングされる主回路電流の経路を構成する。第２導通部材７２は、ｘ方向の最大寸法がたとえば２５ｍｍ以上４０ｍｍ以下であり、ｙ方向の最大寸法がたとえば３０ｍｍ以上４５ｍｍ以下である。図５などに示すように、第２導通部材７２は、一対の第１配線部７２１、第２配線部７２２、第３配線部７２３および第４配線部７２４を含む。
　一対の第１配線部７２１の一方は、一対の電力端子４２の一方に接続され、一対の第１配線部７２１の他方は、一対の電力端子４２の他方に接続される。図５に示すように、一対の第１配線部７２１はそれぞれ、平面視において、ｘ方向に延びる帯状である。一対の第１配線部７２１は、ｙ方向に離間し、且つ、平行（あるいは略平行）に配置されている。図５および図１１に示すように、一対の第１配線部７２１はそれぞれ、第１端部７２１ａを含む。各第１端部７２１ａは、各第１配線部７２１のうちのｘ２方向側の端部である。図１１に示すように、各第１端部７２１ａは、各第１配線部７２１の他の部分よりも、ｚ１方向に位置する。図１１に示すように、各第１端部７２１ａは、一対の電力端子４２のそれぞれに、導電性接合材７２９を介して接合される。導電性接合材７２９は、たとえばはんだ、金属ペーストあるいは焼結金属などである。図５に示す例では、各第１配線部７２１には、複数の切り欠きが形成されている。各第１配線部７２１に形成された複数の切り欠きは、平面視においてたとえば半円状であり、平面視において支持導体２に重なる。
　第２配線部７２２は、図５に示すように、一対の第１配線部７２１の両方に繋がる。第２配線部７２２は、ｙ方向において、一対の第１配線部７２１に挟まれている。第２配線部７２２は、平面視において、ｙ方向に延びる帯状である。第２配線部７２２は、図５に示すように、複数の第２スイッチング素子１Ｂに重なる。第２配線部７２２は、各第２スイッチング素子１Ｂに接続される。第２配線部７２２は、複数の凹状領域７２２ａを有する。複数の凹状領域７２２ａはそれぞれ、図１６に示すように、第２配線部７２２の他の部位よりもｚ方向下方（ｚ１方向）に突き出ている。第２配線部７２２の各凹状領域７２２ａと、複数の第２スイッチング素子１Ｂの各第２主面電極１２（ソース電極）とは、図１６に示すように、導電性接合材７２９を介して接合される。図５および図１６に示す例では、各凹状領域７２２ａには、スリットが形成されている。スリットは、各凹状領域７２２ａのｙ方向における中央に位置し、ｘ方向に延びる。各凹状領域７２２ａは、スリットを挟んでｙ方向に離れた２つの部位からなる。なお、各凹状領域７２２ａにスリットが形成されていなくてもよい。
　第３配線部７２３は、図５に示すように、一対の第１配線部７２１の両方に繋がる。第１配線部７２１は、ｙ方向において、一対の第１配線部７２１に挟まれている。第３配線部７２３は、平面視において、ｙ方向に延びる帯状である。第３配線部７２３は、ｘ方向において、第２配線部７２２と離間する。第３配線部７２３は、第２配線部７２２と平行（あるいは略平行）に配置される。第３配線部７２３は、図５に示すように、平面視において、複数の第１スイッチング素子１Ａに重なる。第３配線部７２３は、ｚ方向において、第１導通部材７１の各第１接続端部７１２よりも上方（ｚ２方向）に位置する。第３配線部７２３は、平面視において、第１接続端部７１２に重なる。
　複数の第４配線部７２４はそれぞれ、図５に示すように、第２配線部７２２および第３配線部７２３の両方に繋がる。各第４配線部７２４は、ｘ方向において、第２配線部７２２と第３配線部７２３とに挟まれている。各第４配線部７２４は、平面視において、ｘ方向に延びる帯状である。複数の第４配線部７２４は、ｙ方向に離間しており、平面視において、平行（あるいは略平行）に配置される。また、複数の第４配線部７２４は、一対の第１配線部７２１と平行（あるいは略平行）に配置される。複数の第４配線部７２４はそれぞれ、ｘ方向における一端が、第３配線部７２３のうちの平面視においてｙ方向に隣接する２つの第１スイッチング素子１Ａの間に重なる部分に繋がる。また、複数の第４配線部７２４はそれぞれ、ｘ方向における他端が、第２配線部７２２のうちの平面視においてｙ方向に隣接する２つの第２スイッチング素子１Ｂの間に重なる部分に繋がる。複数の第４配線部７２４はそれぞれ、たとえば第１導通部材７１（主部７１１）に重なる。
　複数のワイヤ７３～７６はそれぞれ、たとえばボンディングワイヤであり、互いに離間する２つの部位を導通させる。各ワイヤ７３～７６の構成材料は、たとえばＡｕ（金）、ＡｌあるいはＣｕのいずれかを含む。
　複数のワイヤ７３は、配線層５２１と各半導体素子１の第１主面電極１１（ゲート電極）とに接合され、これらを導通させる。図８に示すように、複数のワイヤ７３は、第１信号基板５Ａの配線層５２１と各第１スイッチング素子１Ａの第１主面電極１１に接合されたものと、第２信号基板５Ｂの配線層５２１と各第２スイッチング素子１Ｂの第１主面電極１１に接合されたものとを含む。
　複数のワイヤ７４は、配線層５２２と各半導体素子１の第３主面電極１３（ソースセンス電極）とに接合され、これらを導通させる。図８に示すように、複数のワイヤ７４は、第１信号基板５Ａの配線層５２２と各第１スイッチング素子１Ａの第３主面電極１３に接合されたものと、第２信号基板５Ｂの配線層５２２と各第２スイッチング素子１Ｂの第３主面電極１３に接合されたものとを含む。複数のワイヤ７４は、各半導体素子１に第３主面電極１３がない構成では、各第３主面電極１３の代わりに、各第２主面電極１２に接合される。
　複数のワイヤ７５は、配線層５２１と配線層５２６とに接合され、これらを導通させる。図８に示すように、複数のワイヤ７５は、第１信号基板５Ａの配線層５２１と第１信号基板５Ａの配線層５２６とに接合されたものと、第２信号基板５Ｂの配線層５２１と第２信号基板５Ｂの配線層５２６とに接合されたものとを含む。
　複数のワイヤ７６は、配線層５２５と支持導体２とに接合され、これらを導通させる。図８に示すように、複数のワイヤ７６は、第１信号基板５Ａの配線層５２５と第１導電部２Ａとに接合されたものと、第２信号基板５Ｂの配線層５２５と第２導電部２Ｂとに接合されたものとを含む。
　樹脂部材８は、複数の半導体素子１（複数の第１スイッチング素子１Ａおよび複数の第２スイッチング素子１Ｂ）を保護する封止材である。樹脂部材８は、複数の半導体素子１（複数の第１スイッチング素子１Ａおよび複数の第２スイッチング素子１Ｂ）と、支持導体２（第１導電部２Ａおよび第２導電部２Ｂ）と、支持基板３（第２金属層３３の下面を除く）と、複数の電力端子４１～４３の一部ずつと、複数の制御端子４４の一部ずつと、信号基板５（第１信号基板５Ａおよび第２信号基板５Ｂ）と、接着層６（第１接着体６Ａおよび第２接着体６Ｂ）と、第１導通部材７１と、第２導通部材７２と、複数のワイヤ７３～７６とを覆っている。樹脂部材８は、たとえば黒色のエポキシ樹脂により構成される。樹脂部材８は、たとえばモールド成形により形成される。樹脂部材８は、たとえばｘ方向の寸法が３５ｍｍ以上６０ｍｍ以下程度であり、たとえばｙ方向の寸法が３５ｍｍ以上５０ｍｍ以下程度であり、たとえばｚ方向の寸法が４ｍｍ以上１５ｍｍ以下程度である。これらの寸法は、各方向に沿う最大部分の大きさである。樹脂部材８は、樹脂主面８１、樹脂裏面８２および複数の樹脂側面８３１～８３４を有する。
　樹脂主面８１および樹脂裏面８２は、図６、図７、図９、図１１、図１２および図１５～図１８に示すように、ｚ方向に離間する。樹脂主面８１は、ｚ２方向を向き、樹脂裏面８２は、ｚ１方向を向く。樹脂主面８１から複数の制御端子４４（複数の第１制御端子４５および複数の第２制御端子４６）が突き出ている。樹脂裏面８２は、図１０に示すように、平面視において、支持基板３の第２金属層３３の下面を囲む枠状である。当該第２金属層３３の下面は、樹脂裏面８２から露出し、たとえば樹脂裏面８２と面一である。複数の樹脂側面８３１～８３４はそれぞれ、樹脂主面８１および樹脂裏面８２の双方に繋がり、且つ、ｚ方向においてこれらに挟まれている。図４などに示すように、樹脂側面８３１と樹脂側面８３２とは、ｘ方向に離間する。樹脂側面８３１は、ｘ１方向を向き、樹脂側面８３２は、ｘ２方向を向く。樹脂側面８３１から２つの電力端子４３が突き出ており、樹脂側面８３２から複数の電力端子４１，４２が突き出ている。図４などに示すように、樹脂側面８３３と樹脂側面８３４とは、ｙ方向に離間する。樹脂側面８３３は、ｙ１方向を向き、樹脂側面８３４は、ｙ２方向を向く。
　樹脂側面８３２には、図４に示すように複数の凹部８３２ａが形成されている。各凹部８３２ａは、平面視において、ｘ方向に窪んだ部位である。複数の凹部８３２ａは、平面視において、電力端子４１と２つの電力端子４２の一方との間に形成されたものと、電力端子４１と２つの電力端子４２の他方との間に形成されたものとがある。複数の凹部８３２ａは、電力端子４１と２つの電力端子４２の一方との樹脂側面８３２に沿う沿面距離、および、電力端子４１と２つの電力端子４２の他方との樹脂側面８３２に沿う沿面距離を大きくするために設けられている。
　樹脂部材８は、図１１および図１２などに示すように、複数の第１突出部８５１、複数の第２突出部８５２および樹脂空隙部８６を有する。
　複数の第１突出部８５１はそれぞれ、樹脂主面８１からｚ方向に突出する。複数の第１突出部８５１は、平面視において、樹脂部材８の四隅付近に配置されている。各第１突出部８５１の先端（ｚ２方向の端部）には、第１突出端面８５１ａが形成されている。複数の第１突出部８５１の各第１突出端面８５１ａは、樹脂主面８１と平行（あるいは略平行）である。複数の第１突出端面８５１ａは、同一平面（ｘ－ｙ平面）上に配置される。各第１突出部８５１は、たとえば有底中空の円錐台状である。複数の第１突出部８５１は、制御用の回路基板などに半導体装置Ａ１が搭載される際に、スペーサーとして利用される。当該制御用の回路基板は、半導体装置Ａ１によって生成された電源を利用する機器が有するものである。図１１に示すように、複数の第１突出部８５１はそれぞれ、凹部８５１ｂと、当該凹部８５１ｂに形成された内壁面８５１ｃとを有する。各第１突出部８５１の形状は柱状であればよく、円柱状であることが好ましい。凹部８５１ｂの形状は円柱状であって、平面視において内壁面８５１ｃは単一の真円状であることが好ましい。
　半導体装置Ａ１は、ねじ止めなどの方法によって、上記制御用の回路基板などに固定される場合がある。この場合には、各第１突出部８５１の凹部８５１ｂの内壁面８５１ｃに、雌ねじのねじ山を形成することが可能である。各第１突出部８５１の凹部８５１ｂにインサートナットなどを埋め込んでもよい。
　複数の第２突出部８５２は、図１２などに示すように、樹脂主面８１からｚ方向に突出する。複数の第２突出部８５２は、平面視において複数の制御端子４４に重なる。複数の制御端子４４の各金属ピン４４２は、各第２突出部８５２から突き出ている。各第２突出部８５２は、円錐台状である。各第２突出部８５２は、各制御端子４４においてホルダ４４１と金属ピン４４２の一部とを覆う。
　樹脂空隙部８６は、図１１に示すように、ｚ方向において、樹脂主面８１から第１導電部２Ａおよび第２導電部２Ｂの各主面２０１に通じる。樹脂空隙部８６は、テーパー状に形成されており、樹脂主面８１から各主面２０１にｚ方向に向かうにつれて、ｚ方向に直交する平面による断面積が小さくなる。樹脂空隙部８６は、樹脂部材８のモールド成形時に形成され、当該モールド成形時に樹脂部材８が形成されない部分である。
　樹脂空隙部８６は、たとえば樹脂部材８のモールド成形の際に押さえ部材が占めていたことによって流動性の樹脂材料が充填されなかったことで形成される。当該押さえ部材は、モールド成形の際に、各主面２０１への押圧力を与えるものであり、第２導通部材７２の各第１配線部７２１に形成された上記切り欠きに挿通される。これにより、第２導通部材７２に干渉することなく上記押さえ部材により支持導体２（第１導電部２Ａおよび第２導電部２Ｂ）を押さえることができ、支持導体２が接合される支持基板３の反りを抑制することができる。
　本実施形態において、半導体装置Ａ１は、図１１に示すように、樹脂充填部８８を備える。樹脂充填部８８は、樹脂空隙部８６を埋めるように、樹脂空隙部８６に充填されている。樹脂充填部８８は、たとえば樹脂部材８と同様にエポキシ樹脂からなるが、樹脂部材８と異なる樹脂材料であってもよい。
　半導体装置Ａ１の作用および効果は、次の通りである。
　半導体装置Ａ１では、各制御端子４４と、各配線層５２１～５２６を含む信号基板５と、支持導体２と、接着層６とを備える。各配線層５２１～５２６には、各制御端子４４が固定される。支持導体２は、絶縁基板５１を介して各配線層５２１～５２６を支持する。接着層６は、支持導体２と信号基板５との間に介在する。接着層６は、支持導体２と信号基板５とを電気的に絶縁する絶縁層６１を備える。この構成では、信号基板５は、接着層６を介して、支持導体２に支持される。この構成とは異なる構成であって、信号基板５が支持導体２に、接着層６ではなくはんだを介して支持された構成の場合、信号基板５と支持導体２との間にはんだが介在する。はんだは、その接合プロセスにおいて、一時的に溶融した状態となるため、当該はんだの厚み（ｚ方向の寸法）の制御が困難であり、はんだの厚みにばらつきが生じることがある。その結果、信号基板５が支持導体２に対して傾いた姿勢となる。これに対して、半導体装置Ａ１では、信号基板５と支持導体２との間に、はんだとは異なる接着層６が介在することで、上記のような厚みのばらつきが抑制される。これにより、信号基板５が支持導体２に対して傾いた姿勢となることを抑制できる。つまり、各制御端子４４が固定される各配線層５２１～５２６が、支持導体２に対して傾いた姿勢となることを抑制できる。したがって、半導体装置Ａ１は、各制御端子４４の接合不良の抑制および各制御端子４４の位置のばらつきを抑制できるので、信頼性を向上することができる。
　半導体装置Ａ１では、各制御端子４４は、ホルダ４４１および金属ピン４４２を含む。ホルダ４４１は、信号基板５の第１金属層５２（各配線層５２１～５２６）に接合され、金属ピン４４２は、ｚ方向に沿って延びる。つまり、各制御端子４４は、ｚ方向に延びるピン状の端子として構成される。この構成では、支持導体２に対する信号基板５の傾きよりも、支持導体２に対する各金属ピン４４２の先端の傾きが大きくなる。特に、各制御端子４４の厚さ方向ｚの寸法が、信号基板５の厚さ方向ｚの寸法に対して２０倍以上であると、このような金属ピン４４２の先端の傾きがより顕著となる。このため、信号基板５を支持導体２に対してより平行に配置されることが求められる。したがって、接着層６によって信号基板５を支持導体２に接着する（貼り付ける）ことで、各配線層５２１～５２６の支持導体２に対する傾きを抑制することは、各制御端子４４の接合不良の抑制および各制御端子４４の位置のばらつきを抑制する上で有効である。さらに、各制御端子４４がｚ方向に延びるピン状の端子として構成されることで、半導体装置Ａ１は、たとえば特許文献１のように各信号端子がｚ方向に直交する平面に沿って延びる構成と比較して、平面視における小型化が可能である。つまり、半導体装置Ａ１は、平面視における小型化を図るのに適する。
　半導体装置Ａ１では、接着層６の絶縁層６１は、フィルム状であり、当該絶縁層６１の両面には、一対の粘着層６２，６３が形成されている。この構成では、接着層６は、たとえば両面粘着テープにより構成される。したがって、半導体装置Ａ１の製造工程において、信号基板５を支持導体２に接着層６を用いて貼り付ければよいので、信号基板５を支持導体２に容易に接着できる。また、接着層６がフィルム状の絶縁層６１を基材とする構成であるため、接着層６のｚ方向の寸法を小さくすることが可能である。これにより、仮に接着層６の厚みにばらつきが生じても、そのばらつきは小さい。したがって、接着層６の厚みのばらつきが抑制されるので、半導体装置Ａ１は、各制御端子４４の接合不良の抑制および各制御端子４４の位置のばらつきを抑制できる。
　半導体装置Ａ１では、接着層６の絶縁層６１は、たとえばポリイミドで構成される。半導体装置Ａ１では、複数の半導体素子１のスイッチング動作により熱が発生する。この各半導体素子１からの熱は、支持導体２を伝達する。しかしながら、半導体装置Ａ１では、絶縁層６１の断熱性によって、支持導体２から信号基板５への熱の伝達を抑制できる。これにより、半導体装置Ａ１は、信号基板５（各配線層５２１～５２６）に接合されたワイヤ７３～ワイヤ７６に各半導体素子１からの熱の伝達が抑制できる。つまり、半導体装置Ａ１は、各ワイヤ７３～７６への熱負荷が低減できる。
　半導体装置Ａ１では、複数の第１制御端子４５は、第１信号基板５Ａの各配線層５２１～５２６に固定され、第１信号基板５Ａを介して、第１導電部２Ａに支持される。複数の第１制御端子４５は、複数の第１スイッチング素子１Ａよりもｘ２方向側に配置される。また、複数の第２制御端子４６は、第２信号基板５Ｂの各配線層５２１～５２６に固定され、第２信号基板５Ｂを介して、第２導電部２Ｂに支持される。複数の第２制御端子４６は、複数の第２スイッチング素子１Ｂよりもｘ１方向側に配置される。そして、複数の第１制御端子４５および複数の第２制御端子４６はそれぞれ、ｙ方向に間隔を隔てて配置されている。これにより、複数の第１制御端子４５および複数の第２制御端子４６は、上アーム回路を構成する複数の第１スイッチング素子１Ａおよび下アーム回路を構成する複数の第２スイッチング素子１Ｂのそれぞれに対応した領域に適切に配置される。したがって、半導体装置Ａ１は、寄生インダクタンス成分の低減を図りつつ小型化を図る上で、好ましい。
　次に、本開示の半導体装置の変形例について、以下に説明する。
　図１９は、第１変形例にかかる半導体装置Ａ２を示している。図１９に示すように、半導体装置Ａ２は、半導体装置Ａ１と比較して、信号基板５（第１信号基板５Ａおよび第２信号基板５Ｂのそれぞれ）が、第２金属層５３を含んでいない点で異なる。
　半導体装置Ａ２では、信号基板５が第２金属層５３を含んでいないため、絶縁基板５１が接着層６によって支持導体２に接着されている。つまり、第１信号基板５Ａの絶縁基板５１が第１接着体６Ａによって第１導電部２Ａに接着され、第２信号基板５Ｂの絶縁基板５１が第２接着体６Ｂによって第２導電部２Ｂに接着されている。
　半導体装置Ａ２においても、半導体装置Ａ１と同様に、信号基板５と支持導体２との間に、はんだとは異なる接着層６が介在することで、各配線層５２１～５２６が支持導体２に対して傾いた姿勢となることを抑制できる。したがって、半導体装置Ａ２は、各制御端子４４の接合不良の抑制および各制御端子４４の位置のばらつきを抑制できるので、信頼性を向上することができる。
　半導体装置Ａ２では、半導体装置Ａ１と同様に、接着層６によって信号基板５が支持導体２に接着されている。半導体装置Ａ２と異なる構成であって、接着層６の代わりにはんだを用いた場合、半導体装置Ａ１のように、信号基板５が第２金属層５３を含んでいなければ、信号基板５を支持導体２に接合することが困難であった。一方、半導体装置Ａ２では、半導体装置Ａ１と同様に接着層６が絶縁基板５１のｚ方向の両面に一対の粘着層６２，６３が形成されている。これにより、絶縁基板５１が第２金属層５３を含んでいなくても、信号基板５を支持導体２に接着することが可能となる。ただし、信号基板５が第２金属層５３を含む場合、第２金属層５３を含まない場合よりも次の点で有効である。第１に、信号基板５の反りが抑制される。第２に、第２金属層５３によって信号基板５の熱容量が高くなるので、信号基板５の温度上昇が抑制される。
　図２０は、第２変形例にかかる半導体装置Ａ３を示している。図２０に示すように、半導体装置Ａ３は、半導体装置Ａ２と比較して、信号基板５（第１信号基板５Ａおよび第２信号基板５Ｂのそれぞれ）が、絶縁基板５１を含んでいない点で異なる。
　半導体装置Ａ３では、信号基板５が絶縁基板５１および第２金属層５３を含んでいないため、第１金属層５２（各配線層５２１～５２６）が接着層６によって支持導体２に接着されている。つまり、第１信号基板５Ａの第１金属層５２（各配線層５２１～５２６）が第１接着体６Ａによって第１導電部２Ａに接着され、第２信号基板５Ｂの第１金属層５２（各配線層５２１～５２６）が第２接着体６Ｂによって第２導電部２Ｂに接着されている。
　半導体装置Ａ３では、各配線層５２１～５２６と支持導体２との間に、はんだとは異なる接着層６が介在することで、各配線層５２１～５２６が支持導体２に対して傾いた姿勢となることを抑制できる。したがって、半導体装置Ａ３は、各制御端子４４の接合不良の抑制および各制御端子４４の位置のばらつきを抑制できるので、信頼性を向上することができる。
　半導体装置Ａ３では、各半導体装置Ａ１，Ａ２と同様に、接着層６が絶縁層６１を含む。このような構成をとることで、各配線層５２１～５２６と支持導体２（第１導電部２Ａおよび第２導電部２Ｂのそれぞれ）との間に絶縁基板５１がなくても、接着層６によって、各配線層５２１～５２６と支持導体２（第１導電部２Ａおよび第２導電部２Ｂのそれぞれ）とを絶縁しつつ、接着層６によって、各配線層５２１～５２６を支持導体２（第１導電部２Ａおよび第２導電部２Ｂのそれぞれ）に接着することが可能となる。
　図２１は、第３変形例にかかる半導体装置Ａ４を示している。図２１に示すように、半導体装置Ａ４は、半導体装置Ａ３と比較して、接着層６（第１接着体６Ａおよび第２接着体６Ｂのそれぞれ）が、一対の粘着層６２，６３を含んでいない点で異なる。
　半導体装置Ａ４では、接着層６（第１接着体６Ａおよび第２接着体６Ｂのそれぞれ）において、絶縁層６１が接着性の絶縁材料により構成される。これにより、第１金属層５２（各配線層５２１～５２６）を支持導体２に接着しつつ、第１金属層５２（各配線層５２１～５２６）と支持導体２とを絶縁させている。
　半導体装置Ａ４においても、半導体装置Ａ３と同様に、各配線層５２１～５２６と支持導体２との間に、はんだとは異なる接着層６が介在することで、各配線層５２１～５２６が支持導体２に対して傾いた姿勢となることを抑制できる。したがって、半導体装置Ａ４は、各制御端子４４の接合不良の抑制および各制御端子４４の位置のばらつきを抑制できるので、信頼性を向上することができる。
　図２１に示す例では、半導体装置Ａ４は、信号基板５が第１金属層５２（各配線層５２１～５２６）により構成されているが、この構成と異なり、信号基板５（第１信号基板５Ａおよび第２信号基板５Ｂのそれぞれ）が、半導体装置Ａ２のように、絶縁基板５１をさらに含んでいてもよいし、あるいは、半導体装置Ａ１のように、絶縁基板５１および第２金属層５３をさらに含んでいてもよい。
　図２２は、第４変形例にかかる半導体装置Ａ５を示している。図２２に示すように、半導体装置Ａ５は、半導体装置Ａ１と比較して、支持導体２（第１導電部２Ａおよび第２導電部２Ｂのそれぞれ）を備えない点で異なる。
　半導体装置Ａ５では、支持導体２を備えていないため、信号基板５が接着層６によって支持基板３の第１金属層３２に接着されている。つまり、第１信号基板５Ａが第１接着体６Ａによって第１部分３２Ａに接着され、第２信号基板５Ｂが第２接着体６Ｂによって第２部分３２Ｂに接着されている。本変形例では、第１部分３２Ａおよび第２部分３２Ｂが「支持導体」の一例であり、第１部分３２Ａが「第１導電部」の一例であり、第２部分３２Ｂが「第２導電部」の一例である。この例では、電力端子４１は、第１部分３２Ａに導通接合され、各電力端子４３は、第２部分３２Ｂに導通接合される。また、複数の第１スイッチング素子１Ａは、第１部分３２Ａに搭載され、複数の第２スイッチング素子１Ｂは、第２部分３２Ｂに搭載される。
　半導体装置Ａ５では、信号基板５と第１金属層３２との間に、はんだとは異なる接着層６が介在することで、各配線層５２１～５２６が第１金属層３２に対して傾いた姿勢となることを抑制できる。したがって、半導体装置Ａ５は、各制御端子４４の接合不良の抑制および各制御端子４４の位置のばらつきを抑制できるので、信頼性を向上することができる。
　各半導体装置Ａ１～Ａ４では、各制御端子４４が、各配線層５２１～５２６に固定され、当該配線層５２１～５２６が接着層６を介して支持導体２に支持された例を示したが、この構成とは異なり、各電力端子４１～４３が、配線層５２１～５２６と異なる配線層に固定され、当該配線層が接着層６を介して支持導体２に支持された構成であってもよい。この場合、各電力端子４１～４３が、「端子」の一例である。
　各半導体装置Ａ１～Ａ５では、制御端子４４（複数の第１制御端子４５および複数の第２制御端子４６のそれぞれ）が、ホルダ４４１と金属ピン４４２とを含むプレスフィット端子である例を示したが、これに限定されない。制御端子４４（複数の第１制御端子４５および複数の第２制御端子４６のそれぞれ）は、金属製の板材であってもよい。この場合、当該金属製の板材（制御端子４４）は、折り曲げ加工されｚ方向に延びるように構成されてもよいし、折り曲げ加工されず、ｚ方向に直交する平面（ｘ－ｙ平面）に沿って延びるように構成されてもよい。
　本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。本開示は、以下の付記に記載した実施形態を含む。
　付記１．
　導電性を有する筒状のホルダおよび前記ホルダに挿入された金属ピンを含む端子と、
　配線層および絶縁基板を含む信号基板と、
　前記絶縁基板を介して前記配線層を支持する支持導体と、
　前記支持導体と前記信号基板との間に介在する接着層と、
を備えており、
　前記絶縁基板は、前記信号基板の厚さ方向に離間する主面および裏面を有し、
　前記配線層は、前記主面に形成され、且つ、前記端子が固定されており、
　前記ホルダは、前記配線層に接合され、
　前記金属ピンは、前記厚さ方向に沿って延びており、
　前記接着層は、前記信号基板と前記支持導体とを電気的に絶縁する絶縁層を含む、半導体装置。
　付記２．
　前記接着層は、前記絶縁層の前記厚さ方向における両面のそれぞれに形成された一対の粘着層をさらに含む、付記１に記載の半導体装置。
　付記３．
　前記一対の粘着層の各々の前記厚さ方向の寸法は、前記絶縁層の前記厚さ方向の寸法に対して１０％以上１５０％以下である、付記２に記載の半導体装置。
　付記４．
　前記絶縁層の前記厚さ方向の寸法は、前記端子の前記厚さ方向の寸法に対して０．１％以上１．０％以下である、付記１ないし付記３のいずれかに記載の半導体装置。
　付記５．
　前記端子の前記厚さ方向の寸法は、前記信号基板の前記厚さ方向の寸法に対して２０倍以上３０倍以下である、付記１ないし付記４のいずれかに記載の半導体装置。
　付記６．
　前記絶縁層は、フィルム状である、付記２ないし付記５のいずれかに記載の半導体装置。
　付記７．
　前記絶縁層は、樹脂材料を含む、付記６に記載の半導体装置。
　付記８．
　前記樹脂材料は、ポリイミドである、付記７に記載の半導体装置。
　付記９．
　前記絶縁基板は、セラミックを含む、付記１ないし付記８のいずれかに記載の半導体装置。
　付記１０．
　前記信号基板は、前記裏面に形成された金属層を含み、
　前記金属層は、前記接着層によって前記支持導体に接着される、付記１ないし付記９のいずれかに記載の半導体装置。
　付記１１．
　前記端子に電気的に接続された半導体素子をさらに備え、
　前記半導体素子は、前記支持導体に接合されている、付記１０に記載の半導体装置。
　付記１２．
　前記端子は、前記半導体素子を制御するための制御端子である、付記１１に記載の半導体装置。
　付記１３．
　前記支持導体は、前記厚さ方向に対して直交する第１方向において互いに離間する第１導電部および第２導電部を含み、
　前記半導体素子は、前記第１導電部に接合された第１スイッチング素子と、前記第２導電部に接合された第２スイッチング素子と、を含み、
　前記制御端子は、前記第１スイッチング素子を制御するための第１制御端子と、前記第２スイッチング素子を制御するための第２制御端子と、を含み、
　前記信号基板は、前記第１制御端子を支持する第１信号基板と、前記第２制御端子を支持する第２信号基板と、を含み、
　前記接着層は、前記第１信号基板を前記第１導電部に接着する第１接着体と、前記第２信号基板を前記第２導電部に接着する第２接着体と、を含む、付記１２に記載の半導体装置。
　付記１４．
　前記第１制御端子は、前記第１スイッチング素子を駆動させるための第１駆動端子と、前記第１スイッチング素子の導通状態を検出するための第１検出端子と、を含み、
　前記第２制御端子は、前記第２スイッチング素子を駆動させるための第２駆動端子と、前記第２スイッチング素子の導通状態を検出するための第２検出端子と、を含む、付記１３に記載の半導体装置。
　付記１５．
　第１電源電圧が印加される第１電力端子および第２電力端子と、
　第２電源電圧が印加される第３電力端子と、
をさらに備え、
　前記第１電力端子は、前記第１導電部に繋がり、前記第１導電部を介して前記第１スイッチング素子に電気的に接続され、
　前記第２電力端子は、前記第２スイッチング素子に電気的に接続され、
　前記第３電力端子は、前記第２導電部に繋がり、前記第２導電部を介して前記第１スイッチング素子および前記第２スイッチング素子の両方に電気的に接続される、付記１３または付記１４に記載の半導体装置。
　付記１６．
　前記第１制御端子および前記第２制御端子の一部ずつと、前記第１信号基板および前記第２信号基板と、前記第１スイッチング素子および前記第２スイッチング素子とを覆う樹脂部材をさらに備え、
　前記第１制御端子および前記第２制御端子の各々は、前記樹脂部材を前記厚さ方向に突出する、付記１５に記載の半導体装置。
　付記１７．
　前記樹脂部材は、前記厚さ方向に離間する樹脂主面および樹脂裏面と、各々が前記厚さ方向において前記樹脂主面および前記樹脂裏面に挟まれた一対の樹脂側面とを有し、
　前記一対の樹脂側面は、前記第１方向において互いに離間し、
　前記第１電力端子および前記第２電力端子は、前記一対の樹脂側面の一方から前記第１方向に突出し、
　前記第３電力端子は、前記一対の樹脂側面の他方から前記第１方向に突出する、付記１６に記載の半導体装置。
　付記１８．
　前記第１導電部および前記第２導電部を支持する支持基板をさらに備える、付記１３ないし付記１７のいずれかに記載の半導体装置。
Ａ１～Ａ５：半導体装置　　　１：半導体素子
１Ａ：第１スイッチング素子　　　１Ｂ：第２スイッチング素子
１０ａ：素子主面　　　１０ｂ：素子裏面　　　１１：第１主面電極
１２：第２主面電極　　　１３：第３主面電極　　　１５：裏面電極
１７：サーミスタ　　　１９：導電性接合材　　　２：支持導体
２Ａ：第１導電部　　　２Ｂ：第２導電部　　　２０１：主面
２０２：裏面　　　２９：導電性接合材　　　３：支持基板
３１：絶縁層　　　３２：第１金属層　　　３２Ａ：第１部分
３２Ｂ：第２部分　　　３３：第２金属層
４１，４２，４３：電力端子　　　４４：制御端子
４４１：ホルダ　　　４４２：金属ピン　　　４４９：導電性接合材
４５：第１制御端子　　　４５Ａ：第１駆動端子
４５Ｂ～４５Ｅ：第１検出端子　　　４６：第２制御端子
４６Ａ：第２駆動端子　　　４６Ｂ～４６Ｅ：第２検出端子
５：信号基板　　　５Ａ：第１信号基板　　　５Ｂ：第２信号基板
５１：絶縁基板　　　５１ａ：主面　　　５１ｂ：裏面
５２：第１金属層　　　５２１～５２６：配線層
５３：第２金属層　　　６：接着層　　　６Ａ：第１接着体
６Ｂ：第２接着体　　　６１：絶縁層　　　６１ａ：主面
６１ｂ：裏面　　　６２，６３：粘着層　　　７１：第１導通部材
７１１：主部　　　７１１ａ：開口　　　７１２：第１接続端部
７１２ａ：開口　　　７１３：第２接続端部　　　７１９：導電性接合材
７２：第２導通部材　　　７２１：第１配線部　　　７２１ａ：第１端部
７２２：第２配線部　　　７２２ａ：凹状領域　　　７２３：第３配線部
７２４：第４配線部　　　７２９：導電性接合材　　　７３～７６：ワイヤ
８：樹脂部材　　　８１：樹脂主面　　　８２：樹脂裏面
８３１～８３４：樹脂側面　　　８３２ａ：凹部　　　８５１：第１突出部
８５１ａ：第１突出端面　　　８５１ｂ：凹部　　　８５１ｃ：内壁面
８５２：第２突出部　　　８６：樹脂空隙部　　　８８：樹脂充填部

Claims (18)

  1. 　導電性を有する筒状のホルダおよび前記ホルダに挿入された金属ピンを含む端子と、
    　配線層および絶縁基板を含む信号基板と、
    　前記絶縁基板を介して前記配線層を支持する支持導体と、
    　前記支持導体と前記信号基板との間に介在する接着層と、
    を備えており、
    　前記絶縁基板は、前記信号基板の厚さ方向に離間する主面および裏面を有し、
    　前記配線層は、前記主面に形成され、且つ、前記端子が固定されており、
    　前記ホルダは、前記配線層に接合され、
    　前記金属ピンは、前記厚さ方向に沿って延びており、
    　前記接着層は、前記信号基板と前記支持導体とを電気的に絶縁する絶縁層を含む、半導体装置。
  2. 　前記接着層は、前記絶縁層の前記厚さ方向における両面のそれぞれに形成された一対の粘着層をさらに含む、請求項１に記載の半導体装置。
  3. 　前記一対の粘着層の各々の前記厚さ方向の寸法は、前記絶縁層の前記厚さ方向の寸法に対して１０％以上１５０％以下である、請求項２に記載の半導体装置。
  4. 　前記絶縁層の前記厚さ方向の寸法は、前記端子の前記厚さ方向の寸法に対して０．１％以上１．０％以下である、請求項１ないし請求項３のいずれか一項に記載の半導体装置。
  5. 　前記端子の前記厚さ方向の寸法は、前記信号基板の前記厚さ方向の寸法に対して２０倍以上３０倍以下である、請求項１ないし請求項４のいずれか一項に記載の半導体装置。
  6. 　前記絶縁層は、フィルム状である、請求項２ないし請求項５のいずれか一項に記載の半導体装置。
  7. 　前記絶縁層は、樹脂材料を含む、請求項６に記載の半導体装置。
  8. 　前記樹脂材料は、ポリイミドである、請求項７に記載の半導体装置。
  9. 　前記絶縁基板は、セラミックを含む、請求項１ないし請求項８のいずれか一項に記載の半導体装置。
  10. 　前記信号基板は、前記裏面に形成された金属層を含み、
    　前記金属層は、前記接着層によって前記支持導体に接着される、請求項１ないし請求項９のいずれか一項に記載の半導体装置。
  11. 　前記端子に電気的に接続された半導体素子をさらに備え、
    　前記半導体素子は、前記支持導体に接合されている、請求項１０に記載の半導体装置。
  12. 　前記端子は、前記半導体素子を制御するための制御端子である、請求項１１に記載の半導体装置。
  13. 　前記支持導体は、前記厚さ方向に対して直交する第１方向において互いに離間する第１導電部および第２導電部を含み、
    　前記半導体素子は、前記第１導電部に接合された第１スイッチング素子と、前記第２導電部に接合された第２スイッチング素子と、を含み、
    　前記制御端子は、前記第１スイッチング素子を制御するための第１制御端子と、前記第２スイッチング素子を制御するための第２制御端子と、を含み、
    　前記信号基板は、前記第１制御端子を支持する第１信号基板と、前記第２制御端子を支持する第２信号基板と、を含み、
    　前記接着層は、前記第１信号基板を前記第１導電部に接着する第１接着体と、前記第２信号基板を前記第２導電部に接着する第２接着体と、を含む、請求項１２に記載の半導体装置。
  14. 　前記第１制御端子は、前記第１スイッチング素子を駆動させるための第１駆動端子と、前記第１スイッチング素子の導通状態を検出するための第１検出端子と、を含み、
    　前記第２制御端子は、前記第２スイッチング素子を駆動させるための第２駆動端子と、前記第２スイッチング素子の導通状態を検出するための第２検出端子と、を含む、請求項１３に記載の半導体装置。
  15. 　第１電源電圧が印加される第１電力端子および第２電力端子と、
    　第２電源電圧が印加される第３電力端子と、
    をさらに備え、
    　前記第１電力端子は、前記第１導電部に繋がり、前記第１導電部を介して前記第１スイッチング素子に電気的に接続され、
    　前記第２電力端子は、前記第２スイッチング素子に電気的に接続され、
    　前記第３電力端子は、前記第２導電部に繋がり、前記第２導電部を介して前記第１スイッチング素子および前記第２スイッチング素子の両方に電気的に接続される、請求項１３または請求項１４に記載の半導体装置。
  16. 　前記第１制御端子および前記第２制御端子の一部ずつと、前記第１信号基板および前記第２信号基板と、前記第１スイッチング素子および前記第２スイッチング素子とを覆う樹脂部材をさらに備え、
    　前記第１制御端子および前記第２制御端子の各々は、前記樹脂部材を前記厚さ方向に突出する、請求項１５に記載の半導体装置。
  17. 　前記樹脂部材は、前記厚さ方向に離間する樹脂主面および樹脂裏面と、各々が前記厚さ方向において前記樹脂主面および前記樹脂裏面に挟まれた一対の樹脂側面とを有し、
    　前記一対の樹脂側面は、前記第１方向において互いに離間し、
    　前記第１電力端子および前記第２電力端子は、前記一対の樹脂側面の一方から前記第１方向に突出し、
    　前記第３電力端子は、前記一対の樹脂側面の他方から前記第１方向に突出する、請求項１６に記載の半導体装置。
  18. 　前記第１導電部および前記第２導電部を支持する支持基板をさらに備える、請求項１３ないし請求項１７のいずれか一項に記載の半導体装置。
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