WO2022080100A1 - 半導体モジュール、および半導体モジュールの製造方法 - Google Patents

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resin
semiconductor
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昂平 谷川
佳大 山根
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ローム株式会社
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Definitions

  • This disclosure relates to a semiconductor module and a method for manufacturing a semiconductor module.
  • Patent Document 1 discloses a conventional semiconductor module (power module).
  • the semiconductor module described in Patent Document 1 includes a semiconductor element and a support substrate (ceramic substrate).
  • the semiconductor element is, for example, an IGBT made of Si (silicon).
  • the support substrate supports the semiconductor element.
  • the support substrate includes an insulating base material and conductor layers laminated on both upper and lower surfaces of the base material. Each conductor layer is made of, for example, Cu (copper), and a semiconductor element is bonded to one of the conductor layers.
  • one object of the present disclosure is to provide a semiconductor module having a module structure preferable for improving the bonding strength between the conductive substrate and the support substrate.
  • the semiconductor module provided by the present disclosure has a support substrate and a main surface and a back surface separated from each other in the thickness direction of the support substrate, and the back surface is joined to the support substrate so as to face the support substrate.
  • the conductive substrate, at least one semiconductor element electrically bonded to the main surface and having a switching function, constitutes a path of the main circuit current switched by the semiconductor element, and is viewed in the thickness direction.
  • the conductive member is formed with at least one opening that overlaps with the main surface of the conductive substrate and does not overlap with the semiconductor element when viewed in the thickness direction.
  • FIG. 1 It is a perspective view of the semiconductor module which concerns on 1st Embodiment.
  • the sealing resin, the resin portion, and the resin filling portion are omitted.
  • FIG. 2 is a diagram in which a conductive member is omitted.
  • FIG. 4 is a diagram showing a sealing resin, a resin portion, and a resin filling portion with imaginary lines. It is an enlarged view of a part of FIG. 5, and the imaginary line of the sealing resin, the resin portion and the resin filling portion is omitted. It is an enlarged view of a part of FIG.
  • FIG. 5 is a diagram showing a part of a conductive member with an imaginary line.
  • FIG. 5 is a cross-sectional view taken along the line XVII-XVII of FIG.
  • FIG. 5 is a cross-sectional view taken along the line XVIII-XVIII of FIG. It is sectional drawing which follows the XIX-XIX line of FIG.
  • This is an example of a circuit configuration of the semiconductor module of the first embodiment.
  • It is a top view which shows one process of the manufacturing method of a semiconductor module.
  • It is sectional drawing which shows one process of the manufacturing method of a semiconductor module.
  • It is a top view which shows one process of the manufacturing method of a semiconductor module.
  • It is an end view of a cut part which shows one step of the manufacturing method of a semiconductor module, and corresponds to the cross section shown in FIG.
  • FIG. 34 It is an enlarged cross-sectional view of a main part which shows one process of the manufacturing method of a semiconductor module, and corresponds to the figure which enlarged part of the cross section shown in FIG. It is a perspective view which shows the semiconductor module which concerns on the 1st modification. It is a top view which shows the semiconductor module which concerns on the 1st modification. It is a top view which shows the semiconductor module which concerns on the 2nd modification. It is a top view which shows the semiconductor module of 2nd Embodiment. It is a partially enlarged view which is a part of FIG. 33, and the imaginary line of a sealing resin, a resin part and a resin filling part is omitted.
  • FIG. 34 is an enlarged view of a part of FIG. 34.
  • the semiconductor module A1 includes a plurality of semiconductor elements 10, a conductive substrate 2, a support substrate 3, a plurality of input terminals 41 to 43, a plurality of output terminals 44, and a plurality of control terminals 45. It includes a plurality of control terminal supports 5 and a plurality of conduction members 6. Further, the semiconductor module A1 includes a first conductive bonding material 71 and a second conductive bonding material 72 (FIG. 14), a plurality of wires 731 to 735 (FIG. 8), a sealing resin 8 (FIG. 1), and a resin portion. It includes 87 (FIG. 1) and a resin filling section 88 (FIG. 13).
  • FIG. 1 is a perspective view showing the semiconductor module A1.
  • FIG. 2 is a perspective view of FIG. 1 in which the sealing resin 8 and the resin portion 87 and the like are omitted.
  • FIG. 3 is a perspective view of FIG. 2 in which the conductive member 6 is omitted.
  • FIG. 4 is a plan view showing the semiconductor module A1.
  • FIG. 5 is a plan view of FIG. 4, showing the sealing resin 8, the resin portion 87, and the like with imaginary lines.
  • FIG. 6 is a partially enlarged view of a part of FIG. In FIG. 6, imaginary lines for the sealing resin 8 and the resin portion 87 and the like are omitted.
  • FIG. 7 is a partially enlarged view of a part of FIG. FIG.
  • FIG. 8 is a view showing a part of the conductive member 6 (the second conductive member 62 described later) with an imaginary line in the plan view of FIG.
  • FIG. 9 is a front view showing the semiconductor module A1.
  • FIG. 10 is a bottom view showing the semiconductor module A1.
  • FIG. 11 is a left side view showing the semiconductor module A1.
  • FIG. 12 is a right side view showing the semiconductor module A1.
  • FIG. 13 is a cross-sectional view taken along the line XIII-XIII of FIG.
  • FIG. 14 is a cross-sectional view taken along the line XIV-XIV of FIG.
  • FIG. 15 is a partially enlarged view of a part of FIG. 14.
  • FIG. 16 is a cross-sectional view taken along the line XVI-XVI of FIG. FIG.
  • FIG. 17 is a cross-sectional view taken along the line XVII-XVII of FIG.
  • FIG. 18 is a cross-sectional view taken along the line XVIII-XVIII of FIG.
  • FIG. 19 is a cross-sectional view taken along the line XIX-XIX of FIG.
  • FIG. 20 is an example of a circuit configuration of the semiconductor module A1. In the circuit diagram of FIG. 20, only one of the plurality of first semiconductor elements 10A (described later) and only one of the plurality of second semiconductor elements 10B (described later) (the illustrated first semiconductor element). One second semiconductor element 10B) corresponding to 10A is described. The plurality of wires 731 to 735 are omitted in FIGS. 2, 3, 7, 14, 14, and 18.
  • the z direction is the thickness direction of the semiconductor module A1 (or the support substrate 3, etc.).
  • the x direction extends parallel to the long side of the sealing resin 8
  • the y direction extends parallel to the short side of the sealing resin 8.
  • One in the x direction is the x1 direction
  • the other in the x direction is the x2 direction.
  • plane view has the same meaning as "when viewed in the z direction”.
  • the x-direction may be referred to as a "first direction” and the y-direction may be referred to as a "second direction”, but the present disclosure is not limited thereto.
  • the plurality of semiconductor elements 10 are the main elements for the function of the semiconductor module A1.
  • Each semiconductor element 10 is made of, for example, a semiconductor material mainly composed of SiC (silicon carbide). This semiconductor material is not limited to SiC, and may be Si (silicon), GaAs (gallium arsenide), GaN (gallium nitride), or the like.
  • Each semiconductor element 10 has a switching function unit Q1 (see FIG. 20) composed of, for example, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • the switching function unit Q1 is not limited to the MOSFET, and may be another transistor such as a field effect transistor including a MISFET (Metal-Insulator-Semiconductor FET) or a bipolar transistor such as an IGBT.
  • a field effect transistor including a MISFET (Metal-Insulator-Semiconductor FET) or a bipolar transistor such as an IGBT.
  • MISFET Metal-Insulator-Semiconductor FET
  • IGBT Bipolar transistor
  • Each semiconductor element 10 is the same element.
  • Each semiconductor element 10 is, for example, an n-channel MOSFET, but may be a p-channel MOSFET.
  • each semiconductor element 10 has an element main surface 101 and an element back surface 102 that are separated from each other in the z direction.
  • the element main surface 101 faces the z2 direction
  • the element back surface 102 faces the z1 direction.
  • the plurality of semiconductor elements 10 include a plurality of first semiconductor elements 10A and a plurality of second semiconductor elements 10B.
  • the semiconductor module A1 includes three first semiconductor elements 10A and three second semiconductor elements 10B, but the number of semiconductor elements is not limited to this configuration and is required for the semiconductor module A1. It is set appropriately according to the performance to be performed.
  • the number of the first semiconductor element 10A and the second semiconductor element 10B may be one or two, respectively, or four or more, respectively.
  • the number of the first semiconductor elements 10A and the number of the second semiconductor elements 10B may be equal or different.
  • the number of the first semiconductor element 10A and the second semiconductor element 10B is determined by, for example, the current capacity handled by the semiconductor module A1.
  • the semiconductor module A1 is configured as, for example, a half-bridge type switching circuit.
  • the plurality of first semiconductor elements 10A form the upper arm circuit of the semiconductor module A1
  • the plurality of second semiconductor elements 10B form the lower arm circuit.
  • the plurality of first semiconductor elements 10A are connected in parallel with each other
  • the plurality of second semiconductor elements 10B are connected in parallel with each other.
  • Each first semiconductor element 10A and each second semiconductor element 10B are connected in series to form a bridge layer.
  • the plurality of first semiconductor elements 10A are mounted on the conductive substrate 2.
  • the plurality of first semiconductor elements 10A are arranged in the y direction, for example, and are separated from each other.
  • Each first semiconductor element 10A is conduction-bonded to the conductive substrate 2 (the first conductive portion 2A described later) via the second conductive bonding material 72.
  • the device back surface 102 faces the first conductive portion 2A.
  • the plurality of second semiconductor elements 10B are mounted on the conductive substrate 2.
  • the plurality of second semiconductor elements 10B are arranged in the y direction, for example, and are separated from each other.
  • Each second semiconductor element 10B is conductively bonded to the conductive substrate 2 (second conductive portion 2B described later) via the second conductive bonding material 72.
  • the device back surface 102 faces the second conductive portion 2B.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B are overlapped with each other, but may not be overlapped with each other.
  • the plurality of semiconductor elements 10 each have a first main surface electrode 11, a second main surface electrode 12, and a back surface electrode 15.
  • the configurations of the first main surface electrode 11, the second main surface electrode 12, and the back surface electrode 15 described below are common to each semiconductor element 10.
  • the first main surface electrode 11 and the second main surface electrode 12 are provided on the element main surface 101.
  • the first main surface electrode 11 and the second main surface electrode 12 are insulated by an insulating film (not shown).
  • the back surface electrode 15 is provided on the back surface 102 of the element.
  • the first main surface electrode 11 is, for example, a gate electrode, and a drive signal (for example, a gate voltage) for driving the semiconductor element 10 is input.
  • the second main surface electrode 12 is, for example, a source electrode, through which a source current flows.
  • the back surface electrode 15 is, for example, a drain electrode through which a drain current flows.
  • the back surface electrode 15 covers substantially the entire area of the back surface 102 of the element (see the first semiconductor element 10A shown in FIG. 15).
  • the back surface electrode 15 is configured by, for example, Ag plating.
  • the semiconductor module A1 uses, for example, a second power supply as a first power supply voltage (DC voltage) input between one input terminal 41 and two input terminals 42 and 43 by the switching function unit Q1 of the plurality of semiconductor elements 10. It is converted into a voltage (AC voltage) and the second power supply voltage is output from the output terminal 44.
  • the input terminals 41 to 43 are "first power supply terminals” related to the first power supply voltage
  • the output terminals 44 are "second power supply terminals” related to the second power supply voltage.
  • At least one of the plurality of semiconductor elements 10 has a diode function unit D1 (see FIG. 20) in addition to the switching function unit Q1.
  • the semiconductor module A1 one of the plurality of first semiconductor elements 10A (in FIG. 8, the first semiconductor element 10A arranged on the y2 direction side with respect to the other two) and the plurality of second semiconductor elements 10B.
  • One of them in FIG. 8, the second semiconductor element 10B arranged on the y1 direction side with respect to the other two
  • the function and role of the diode function unit D1 are not particularly limited, but can be used, for example, for temperature detection.
  • Each diode D2 shown in FIG. 20 is, for example, a parasitic diode component of the corresponding switching function unit Q1.
  • the semiconductor element 10 having the diode function portion D1 includes the first main surface electrode 11, the second main surface electrode 12, and the back surface electrode 15, as well as the third main surface electrode 13 and the fourth main surface. It has an electrode 14 and a fifth main surface electrode 16.
  • Each configuration of the third main surface electrode 13, the fourth main surface electrode 14, and the fifth main surface electrode 16 described below is common to the semiconductor element 10 having the diode functional unit D1.
  • the third main surface electrode 13, the fourth main surface electrode 14, and the fifth main surface electrode 16 are formed on the element main surface 101.
  • the third main surface electrode 13 and the fourth main surface electrode 14 conduct with the diode function unit D1.
  • the fifth main surface electrode 16 is, for example, a source sense electrode, and the source current in the switching function unit Q1 flows through the electrode.
  • each first semiconductor element 10A has a first side 191 and a second side 192, a third side 193, and a fourth side 194 in a plan view.
  • FIG. 7 shows the first semiconductor element 10A arranged in the center of the y direction among the plurality of first semiconductor elements 10A arranged in the y direction.
  • the first side 191 and the second side 192 each extend in the y direction.
  • the first side 191 is the edge on the x2 direction side in the plan view
  • the second side 192 is the edge on the x1 direction side in the plan view.
  • the third side 193 and the fourth side 194 extend in the x direction, respectively.
  • the third side 193 is the edge on the y2 direction side in the plan view
  • the fourth side 194 is the edge on the y1 direction side in the plan view. Since each first semiconductor element 10A has a rectangular shape in a plan view, the four corners formed by the first side 191 and the second side 192, the third side 193 and the fourth side 194 are at right angles or substantially right angles in the plan view. be. As shown in FIG. 7, the four corners do not overlap the conductive member 6 (first conductive member 61 and second conductive member 62) in a plan view.
  • the length of the third side 193 and the fourth side 194 is larger than the length of the first side 191 and the second side 192.
  • the conductive substrate 2 is also called a lead frame.
  • the conductive substrate 2 supports a plurality of semiconductor elements 10.
  • the conductive substrate 2 is bonded to the support substrate 3 via a first conductive bonding material 71.
  • the conductive substrate 2 as a whole has, for example, a rectangular shape.
  • the conductive substrate 2 together with the conductive member 6 constitutes a path of a main circuit current switched by a plurality of semiconductor elements 10.
  • the conductive substrate 2 includes a first conductive portion 2A and a second conductive portion 2B.
  • the first conductive portion 2A and the second conductive portion 2B are metal plate-shaped members, respectively. This metal is, for example, Cu (copper) or a Cu alloy.
  • the first conductive portion 2A and the second conductive portion 2B together with the plurality of input terminals 41 to 43 and the plurality of output terminals 44 form a conduction path of the current flowing through the plurality of semiconductor elements 10. As shown in FIGS. 13 to 18, the first conductive portion 2A and the second conductive portion 2B are respectively bonded to the support substrate 3 via the first conductive bonding material 71.
  • a plurality of first semiconductor elements 10A are bonded to the first conductive portion 2A via a second conductive bonding material 72, respectively.
  • a plurality of second semiconductor elements 10B are bonded to the second conductive portion 2B via the second conductive bonding material 72, respectively.
  • the first conductive portion 2A and the second conductive portion 2B are separated in the x direction as shown in FIGS. 3, 8, 13, and 14. In the examples shown in these figures, the first conductive portion 2A is located in the x2 direction with respect to the second conductive portion 2B.
  • the first conductive portion 2A and the second conductive portion 2B have a rectangular shape in a plan view and overlap each other when viewed in the x direction.
  • Each of the conductive portions 2A and 2B has, for example, a dimension of 15 mm to 25 mm (preferably about 20 mm) in the x direction, a dimension of 30 mm to 40 mm (preferably about 35 mm) in the y direction, and a dimension of 1 in the z direction. It is 5.5 mm to 3.0 mm (preferably about 2.0 mm).
  • the conductive substrate 2 (first conductive portion 2A and second conductive portion 2B) has a main surface 201 and a back surface 202.
  • the main surface 201 and the back surface 202 are separated from each other in the z direction as shown in FIGS. 13, 14 and 16 to 18.
  • the main surface 201 faces the z2 direction
  • the back surface 202 faces the z1 direction.
  • the main surface 201 is considered to be a combination of the upper surface of the first conductive portion 2A and the upper surface of the second conductive portion 2B
  • the back surface 202 has the lower surface of the first conductive portion 2A and the lower surface of the second conductive portion 2B. It is considered to be a combination.
  • the back surface 202 is joined to the support substrate 3 so as to face the support substrate 3.
  • each recess 201a is a portion recessed in the z direction from the main surface 201.
  • the degree of depression (depth) of each recess 201a is, for example, larger than 0 ⁇ m and 100 ⁇ m or less.
  • Each recess 201a is formed during molding, which will be described later.
  • the plurality of recesses 201a are formed on the two recesses (“first recesses”) formed on the main surface 201 of the first conductive portion 2A and the main surface 201 of the second conductive portion 2B. Includes two recesses (“second recess”).
  • the two first recesses 201a are separated in the y direction and overlap each other when viewed in the y direction.
  • the two second recesses 201a are separated in the y direction and overlap each other when viewed in the y direction.
  • the conductive substrate 2 (first conductive portion 2A and second conductive portion 2B) includes a base material 21, a main surface bonding layer 22, and a back surface bonding layer 23 laminated to each other.
  • the base material 21 is a metal plate-shaped member. This metal is Cu or a Cu alloy.
  • the main surface bonding layer 22 is formed on the upper surface of the base material 21.
  • the main surface bonding layer 22 is a surface layer of the conductive substrate 2 on the z2 direction side.
  • the upper surface of the main surface bonding layer 22 corresponds to the main surface 201 of the conductive substrate 2.
  • the main surface bonding layer 22 is, for example, Ag-plated.
  • the back surface bonding layer 23 is formed on the lower surface of the base material 21.
  • the back surface bonding layer 23 is a surface layer of the conductive substrate 2 on the z1 direction side.
  • the lower surface of the back surface bonding layer 23 corresponds to the back surface 202 of the conductive substrate 2.
  • the back surface bonding layer 23 is, for example, Ag-plated like the main surface bonding layer 22.
  • the support substrate 3 supports the conductive substrate 2.
  • the support substrate 3 is composed of, for example, a DBC (Direct Bonded Copper) substrate.
  • the support substrate 3 includes an insulating layer 31, a first metal layer 32, a first bonding layer 321 and a second metal layer 33.
  • the insulating layer 31 is made of, for example, ceramics and has excellent thermal conductivity. Examples of such ceramics include AlN (aluminum nitride).
  • the insulating layer 31 is not limited to ceramics, and may be an insulating resin sheet or the like.
  • the insulating layer 31 has, for example, a rectangular shape in a plan view.
  • the first metal layer 32 is formed on the upper surface (the surface facing the z2 direction) of the insulating layer 31.
  • the constituent material of the first metal layer 32 contains, for example, Cu (that is, the first metal layer 32 contains Cu).
  • the constituent material may contain Al instead of Cu.
  • the first metal layer 32 includes a first part 32A and a second part 32B.
  • the first part 32A and the second part 32B are separated in the x direction.
  • the first part 32A is located on the x2 direction side of the second part 32B.
  • the first conductive portion 2A is joined to the first portion 32A to support the first conductive portion 2A.
  • the second conductive portion 2B is joined to the second portion 32B to support the second conductive portion 2B.
  • Each of the first part 32A and the second part 32B has, for example, a rectangular shape in a plan view.
  • the first bonding layer 321 is formed on the upper surface of the first metal layer 32 (each of the first portion 32A and the second portion 32B).
  • the first bonding layer 321 is, for example, Ag plating.
  • the first bonding layer 321 is provided to improve the bonding with the first conductive bonding material 71 by solid phase diffusion.
  • the second metal layer 33 is formed on the lower surface (the surface facing the z1 direction) of the insulating layer 31.
  • the constituent material of the second metal layer 33 is the same as the constituent material of the first metal layer 32.
  • the lower surface of the second metal layer 33 (the bottom surface 302 described later) is exposed from, for example, the sealing resin 8 in the example shown in FIG.
  • the lower surface may not be exposed from the sealing resin 8 and may be covered with the sealing resin 8.
  • the second metal layer 33 overlaps both the first part 32A and the second part 32B in a plan view.
  • the support substrate 3 has a support surface 301 and a bottom surface 302.
  • the support surface 301 and the bottom surface 302 are separated from each other in the z direction.
  • the support surface 301 faces the z2 direction, and the bottom surface 302 faces the z1 direction.
  • the bottom surface 302 is exposed from the sealing resin 8 as shown in FIG.
  • the support surface 301 is the upper surface of the first joint layer 321 and is a combination of the upper surface of the first portion 32A and the upper surface of the second portion 32B.
  • the support surface 301 faces the conductive substrate 2, and the conductive substrate 2 is bonded to the support surface 301.
  • the bottom surface 302 is the lower surface of the second metal layer 33.
  • a heat radiating member (for example, a heat sink) (not shown) can be attached to the bottom surface 302.
  • the dimension of the support substrate 3 in the z direction is, for example, 0.7 mm to 2.0 mm.
  • the plurality of input terminals 41 to 43 and the plurality of output terminals 44 are each made of a metal plate.
  • the constituent material of this metal plate is, for example, Cu or a Cu alloy.
  • the semiconductor module A1 includes three input terminals 41 to 43 and two output terminals 44.
  • the voltage from the power supply is applied to the three input terminals 41 to 43.
  • the input terminal 41 is a positive electrode (P terminal), and the two input terminals 42 and 43 are negative electrodes (N terminals).
  • the input terminal 41 may be a negative electrode (N terminal) and the two input terminals 42 and 43 may be a positive electrode (P terminal).
  • the wiring inside the package may be appropriately changed according to the change in the polarity of the terminal.
  • the three input terminals 41 to 43 and the two output terminals 44 each include a portion covered with the sealing resin 8 and a portion exposed from the resin side surface of the sealing resin 8.
  • the input terminal 41 is integrally formed with the first conductive portion 2A. Unlike this configuration, the input terminal 41 and the first conductive portion 2A may be formed individually, and then the input terminal 41 may be conduction-bonded to the first conductive portion 2A. As shown in FIG. 8 and the like, the input terminal 41 is located on the x2 direction side with respect to the plurality of first semiconductor elements 10A and the first conductive portion 2A (conductive substrate 2). The input terminal 41 conducts to the first conductive portion 2A and to the back surface electrode 15 (drain electrode) of each first semiconductor element 10A via the first conductive portion 2A. The input terminal 41 is an example of the "first input terminal".
  • the input terminal 41 has an input side joint surface 411 and an input side side surface 412 (413,414).
  • the input-side joint surface 411 faces the z2 direction and extends in the x2 direction.
  • the input-side side surface 412 is located on the peripheral edge of the input-side joint surface 411 (extending along the peripheral edge) when viewed in the z direction, and faces the direction intersecting the normal of the input-side joint surface 411.
  • the input side side surface 412 includes a tip surface 413 and a pair of side surface 414s.
  • the tip surface 413 is located at the end on the x2 direction side of the input terminal 41 and faces the x2 direction.
  • the pair of sideways 414 are located at both ends of the input terminal 41 in the y direction and face the y1 direction and the y2 direction, respectively. At least one of the tip surface 413 and the pair of side surfaces 414 has an input side machining mark.
  • the processing marks on the input side are formed by cutting the lead frame, which will be described later.
  • the two input terminals 42 and 43 are separated from the first conductive portion 2A. Further, as can be understood from FIGS. 2 and 13, the two input terminals 42 and 43 are respectively joined to the second conduction member 62. As shown in FIG. 8 and the like, the two input terminals 42 and 43 are located on the x2 direction side with respect to the plurality of first semiconductor elements 10A and the first conductive portion 2A (conductive substrate 2). The two input terminals 42 and 43 respectively conduct to the second conduction member 62 and to the second main surface electrode 12 (source electrode) of each second semiconductor element 10B via the second conduction member 62. ..
  • the input terminal 42 is an example of a "second input terminal”
  • the input terminal 43 is an example of a "third input terminal".
  • the input terminals 42 and 43 have an input side joint surface 421 and 431 and an input side side surface 422 and 432, respectively.
  • the input-side joint surfaces 421 and 431 face the z2 direction and extend in the x2 direction.
  • the input-side side surfaces 422 and 432 are respectively located on the peripheral edges of the input-side joint surfaces 421 and 431 when viewed in the z direction. Further, the input side side surfaces 422 and 432 face in directions intersecting the normals of the input side joint surfaces 421 and 431, respectively.
  • the input side side surface 422 includes a front end surface 423 and a pair of side surface 424s.
  • the tip surface 423 is located at the end on the x2 direction side of the input terminal 42 and faces the x2 direction.
  • the pair of sideways 424 are located at both ends of the input terminal 42 in the y direction and face the y1 direction and the y2 direction.
  • the processing marks on the input side are formed by cutting the lead frame, which will be described later.
  • the input side side surface 432 includes a tip surface 433 and a pair of side sides 434.
  • the tip surface 433 is located at the end on the x2 direction side of the input terminal 43 and faces the x2 direction.
  • the pair of sideways 434 are located at both ends of the input terminal 43 in the y direction and face the y1 direction and the y2 direction.
  • On the input side side surface 432, at least one of the tip surface 433 and the pair of side surface 434 has an input side processing mark.
  • the processing marks on the input side are formed by cutting the lead frame, which will be described later.
  • each of the three input terminals 41 to 43 protrudes from the sealing resin 8 in the x2 direction in the semiconductor module A1.
  • the three input terminals 41 to 43 are separated from each other.
  • the two input terminals 42 and 43 are located on opposite sides of the input terminal 41 in the y direction.
  • the input terminal 42 is located on the y2 direction side of the input terminal 41, and the input terminal 43 is located on the y1 direction side of the input terminal 41.
  • the three input terminals 41 to 43 overlap each other when viewed in the y direction.
  • the two output terminals 44 are integrally formed with the second conductive portion 2B, respectively. Unlike this configuration, the output terminal 44 may be separated from the second conductive portion 2B and conductively bonded to the second conductive portion 2B. As shown in FIG. 8 and the like, each of the two output terminals 44 is located on the x1 direction side with respect to the plurality of second semiconductor elements 10B and the second conductive portion 2B (conductive substrate 2). Each output terminal 44 conducts to the second conductive portion 2B and also conducts to the back surface electrode 15 (drain electrode) of each second semiconductor element 10B via the second conductive portion 2B.
  • the above two output terminals 44 are examples of a "first output terminal" and a "second output terminal”.
  • the output terminal 44 has an output side joint surface 441 and an output side side surface 442.
  • the output-side joint surface 441 faces the z2 direction and extends in the x1 direction.
  • the output side side surface 442 is located on the peripheral edge of the output side joint surface 441 when viewed in the z direction, and faces the direction intersecting the normal of the output side joint surface 441.
  • the output side side surface 442 includes a tip surface 443 and a pair of side sides 444.
  • the tip surface 443 is located at the end on the x1 direction side of the output terminal 44 and faces the x1 direction.
  • the pair of sideways 444 are located at both ends of the output terminal 44 in the y direction and face the y1 direction and the y2 direction.
  • At least one of the tip surface 443 and the pair of side surfaces 444 has an output side processing mark.
  • the output-side machining marks are formed by cutting the lead frame, which will be described later.
  • the number of output terminals 44 is not limited to two, and may be, for example, one or three or more. For example, when there is only one output terminal 44, it is desirable that the output terminal is connected to the central portion of the second conductive portion 2B in the y direction.
  • Each of the plurality of control terminals 45 is a pin-shaped terminal for controlling the semiconductor element 10.
  • the plurality of control terminals 45 include a plurality of first control terminals 46A to 46E and a plurality of second control terminals 47A to 47D.
  • the plurality of first control terminals 46A to 46E are used for controlling each first semiconductor element 10A.
  • the plurality of second control terminals 47A to 47D are used for controlling each of the second semiconductor elements 10B.
  • the plurality of first control terminals 46A to 46E are arranged at intervals in the y direction. As shown in FIGS. 8 and 14, each of the first control terminals 46A to 46E is supported by the first conductive portion 2A via the control terminal support 5 (first support portion 5A described later). As shown in FIGS. 5 and 8, each of the first control terminals 46A to 46E is located between the plurality of first semiconductor elements 10A and the three input terminals 41 to 43 in the x direction.
  • the first control terminal 46A is a terminal (gate terminal) for inputting drive signals of a plurality of first semiconductor elements 10A.
  • a drive signal for driving a plurality of first semiconductor elements 10A is input to the first control terminal 46A (for example, a gate voltage is applied).
  • the first control terminal 46B is a terminal (source sense terminal) for detecting source signals of a plurality of first semiconductor elements 10A.
  • the voltage (voltage corresponding to the source current) applied to each of the second main surface electrodes 12 (source electrodes) of the plurality of first semiconductor elements 10A is detected via the first control terminal 46B.
  • the first control terminal 46C and the first control terminal 46D are terminals conducting to the diode function unit D1.
  • the first control terminal 46C is electrically connected to the third main surface electrode 13 of the first semiconductor element 10A having the diode function unit D1
  • the first control terminal 46D is the first semiconductor element 10A having the diode function unit D1. It conducts to the fourth main surface electrode 14.
  • the first control terminal 46E is a terminal (drain sense terminal) for detecting drain signals of a plurality of first semiconductor elements 10A.
  • the voltage (voltage corresponding to the drain current) applied to each back surface electrode 15 (drain electrode) of the plurality of first semiconductor elements 10A is detected via the first control terminal 46E.
  • the plurality of second control terminals 47A to 47D are arranged at intervals in the y direction. As shown in FIGS. 5 and 18, each of the second control terminals 47A to 47D is supported by the second conductive portion 2B via the control terminal support 5 (second support portion 5B described later). As shown in FIGS. 5 and 8, each of the second control terminals 47A to 47D is located between the plurality of second semiconductor elements 10B and the two output terminals 44 in the x direction.
  • the plurality of control terminals 45 include a holder 451 and a metal pin 452, respectively (see FIG. 2).
  • the holder 451 is made of a conductive material. As shown in FIG. 15, the holder 451 is bonded to the control terminal support 5 (the first metal layer 52 described later) via the conductive bonding material 459.
  • the holder 451 includes a tubular portion, an upper end flange portion, and a lower end flange portion. The upper end flange is connected above the tubular portion, and the lower end flange is connected below the tubular portion.
  • a metal pin 452 is inserted through at least the upper end flange portion and the tubular portion of the holder 451. The upper surface of the upper end flange portion is exposed from the sealing resin 8 (second protruding portion 852 described later) and is covered with the resin portion 87.
  • the metal pin 452 is a rod-shaped member extending in the z direction.
  • the metal pin 452 is supported by being press-fitted into the holder 451.
  • the metal pin 452 conducts to the control terminal support 5 (the first metal layer 52 described later) via at least the holder 451.
  • the control terminal support 5 the first metal layer 52 described later
  • the metal pin 452 is conductive. It conducts to the control terminal support 5 via the bonding material 459.
  • the control terminal support 5 supports a plurality of control terminals 45.
  • the control terminal support 5 is interposed between the main surface 201 (conductive substrate 2) and the plurality of control terminals 45.
  • the control terminal support 5 includes a first support portion 5A and a second support portion 5B.
  • the first support portion 5A is arranged on the first conductive portion 2A of the conductive substrate 2 and supports a plurality of first control terminals 46A to 46E among the plurality of control terminals 45.
  • the first support portion 5A is joined to the first conductive portion 2A via the joining material 59.
  • the joining material 59 may be conductive or insulating, and for example, solder is used.
  • the second support portion 5B is arranged on the second conductive portion 2B of the conductive substrate 2 and supports a plurality of second control terminals 47A to 47D among the plurality of control terminals 45.
  • the second support portion 5B is joined to the second conductive portion 2B via the joining material 59.
  • the control terminal support 5 (each of the first support portion 5A and the second support portion 5B) is composed of, for example, a DBC substrate.
  • the control terminal support 5 has an insulating layer 51, a first metal layer 52, and a second metal layer 53 laminated on each other.
  • the insulating layer 51 is made of, for example, ceramics.
  • the insulating layer 51 has, for example, a rectangular shape in a plan view.
  • the first metal layer 52 is formed on the upper surface of the insulating layer 51. Each control terminal 45 is erected on the first metal layer 52.
  • the first metal layer 52 is, for example, Cu or a Cu alloy.
  • the first metal layer 52 includes a first part 521, a second part 522, a third part 523, a fourth part 524, and a fifth part 525. The first part 521, the second part 522, the third part 523, the fourth part 524 and the fifth part 525 are separated from each other and insulated from each other.
  • a plurality of wires 731 are joined to each other, and the wires 731 are conductive to the first main surface electrode 11 (gate electrode) of each semiconductor element 10.
  • a first control terminal 46A is joined to the first part 521 of the first support part 5A, and a second control terminal 47A is attached to the first part 521 of the second support part 5B. It is joined.
  • a plurality of wires 732 are joined, and the wires 732 are conductive to the second main surface electrode 12 (source electrode) of each semiconductor element 10.
  • the first control terminal 46B is joined to the second part 522 of the first support part 5A, and the second control terminal 47B is attached to the second part 522 of the second support part 5B. It is joined.
  • the wire 733 is joined to the third portion 523, and the wire 733 is conductive to the third main surface electrode 13 of the semiconductor element 10 having the diode function portion D1.
  • the first control terminal 46C is joined to the third part 523 of the first support part 5A, and the second control terminal 47C is attached to the third part 523 of the second support part 5B. It is joined.
  • a wire 734 is joined to the fourth portion 524, and the wire 734 is conducted to conduct the fourth main surface electrode 14 of the semiconductor element 10 having the diode function portion D1 via the wire 734.
  • the first control terminal 46D is joined to the fourth part 524 of the first support part 5A, and the second control terminal 47D is connected to the fourth part 524 of the second support part 5B. It is joined.
  • a wire 735 is joined to the fifth portion 525 of the first support portion 5A, and the wire 735 is conducted to conduct the first conductive portion 2A.
  • the fifth part 525 of the second support part 5B does not conduct with other constituent parts.
  • the first control terminal 46E is joined to the fifth portion 525 of the first support portion 5A.
  • the second metal layer 53 is formed on the lower surface of the insulating layer 51. As shown in FIG. 15, the second metal layer 53 of the first support portion 5A is joined to the first conductive portion 2A via the bonding material 59. The second metal layer 53 of the second support portion 5B is joined to the second conductive portion 2B via the bonding material 59.
  • the conductive member 6 together with the conductive substrate 2 constitutes a path of a main circuit current switched by a plurality of semiconductor elements 10.
  • the conductive member 6 overlaps the main surface 201 in a plan view, but is separated from the main surface 201 (conductive substrate 2) in the z2 direction (excluding one end portion of each first conductive member 61 described below. reference).
  • the conductive member 6 can be configured by processing a metal plate material. Specifically, the conductive member 6 can be obtained by appropriately bending a plate material made of, for example, Cu or a Cu alloy so as to have a desired form. Not limited to this, the conductive member 6 may be configured by using a metal foil material. In the present embodiment, as shown in FIGS.
  • the conductive member 6 includes a plurality of first conductive members 61 and one second conductive member 62.
  • FIG. 7 shows one first conducting member 61.
  • the main circuit current includes a first main circuit current and a second main circuit current.
  • the first main circuit current is a current flowing through a path extending between the input terminal 41 and the output terminal 44.
  • the second main circuit current is a current flowing through a path extending between the input terminals 42 and 43 and the output terminal 44.
  • Each of the plurality of first conductive members 61 is joined to the second main surface electrode 12 (source electrode) of one corresponding first semiconductor element 10A and the second conductive portion 2B.
  • the second main surface electrode 12 of the first semiconductor element 10A and the second conductive portion 2B become conductive.
  • the joining of the first conducting member 61 and the second main surface electrode 12 (see FIG. 8) and the joining of the first conducting member 61 and the second conductive portion 2B are performed via the conductive joining member 69.
  • the conductive joining material 69 is, for example, solder, a metal paste material, a sintered metal, or the like.
  • each first conducting member 61 has a strip shape extending along the x direction in a plan view.
  • each first conductive member 61 has an edge portion joined to the second conductive portion 2B and a rectangular portion close to and horizontal to the edge portion (see also FIG. 14). And have.
  • An opening 61h is formed in this rectangular portion.
  • the opening 61h is preferably formed in the central portion of the rectangle in a plan view, and is a hole penetrating the rectangular portion in the z direction.
  • the opening 61h is formed so that the fluid resin material injected in forming the sealing resin 8 appropriately flows between the upper side and the lower side of the first conduction member 61.
  • the planar shape of the opening 61h is a perfect circle, but it may be another shape such as an ellipse or a rectangle.
  • the shape of each first conducting member 61 is not limited to that shown in FIG. 7, and can be appropriately modified. Further, as another example, each first conducting member 61 may have a configuration having no opening.
  • three plurality of first conduction members 61 are provided corresponding to the number of first semiconductor elements 10A.
  • one first conducting member 61 that is common to a predetermined number of first semiconductor elements 10A may be used regardless of the number of the first semiconductor elements 10A.
  • the second conduction member 62 conducts the second main surface electrode 12 of each of the plurality of second semiconductor elements 10B and the input terminals 42 and 43.
  • the maximum dimension of the second conduction member 62 in the x direction is, for example, 25 mm to 40 mm (preferably about 32 mm), and the maximum dimension in the y direction is, for example, 30 mm to 45 mm (preferably about 38 mm).
  • the second conduction member 62 includes a first wiring portion 621, a second wiring portion 622, a third wiring portion 623, and a fourth wiring portion 624, and these four wiring portions are integrally formed. It is a single member (see also Figure 2).
  • the first wiring portion 621 is a band-shaped portion extending in the x direction in a plan view.
  • the first wiring portion 621 is bonded (and electrically connected) to the input terminal 42 via a bonding material similar to the conductive bonding material 69 described above (hereinafter, also referred to as “conductive bonding material 69”). Will be done.
  • the second wiring unit 622 is connected to the input terminal 43.
  • the second wiring portion 622 and the input terminal 43 are joined by a conductive joining material 69.
  • the second wiring portion 622 is a band-shaped portion extending in the x direction in a plan view. As shown in FIG. 6, the first wiring unit 621 and the second wiring unit 622 are separated from each other in the y direction, and are arranged in parallel or substantially parallel to each other.
  • the second wiring unit 622 is located in the y1 direction with respect to the first wiring unit 621.
  • the third wiring unit 623 is connected to both the first wiring unit 621 and the second wiring unit 622.
  • the third wiring portion 623 is a band-shaped portion extending in the y direction in a plan view. As can be understood from FIG. 6, the third wiring unit 623 overlaps the plurality of second semiconductor elements 10B in a plan view. As shown in FIG. 17, the third wiring unit 623 is connected to each second semiconductor element 10B.
  • the third wiring portion 623 has a plurality of concave regions 623a. As shown in FIG. 17, each concave region 623a protrudes in the z1 direction from the other portion of the third wiring portion 623. Each concave region 623a of the third wiring portion 623 is joined to each second semiconductor element 10B.
  • Each concave region 623a of the third wiring portion 623 and the second main surface electrode 12 (see FIG. 8) of each second semiconductor element 10B are joined via a conductive bonding material 69.
  • the fourth wiring unit 624 is connected to both the first wiring unit 621 and the second wiring unit 622. Further, the fourth wiring portion 624 is connected to the third wiring portion 623 (see the second strip-shaped portion 626 described later). The fourth wiring unit 624 is located on the x2 direction side with respect to the third wiring unit 623. As can be understood from FIG. 6, the fourth wiring unit 624 overlaps the plurality of first semiconductor elements 10A in a plan view.
  • the fourth wiring portion 624 includes a first strip-shaped portion 625 and a plurality of second strip-shaped portions 626.
  • the first strip-shaped portion 625 is a strip-shaped portion that is separated from the third wiring portion 623 in the x direction and extends in the y direction. As shown in FIG. 6, the first strip-shaped portion 625 is connected to both the first wiring portion 621 and the second wiring portion 622.
  • the first band-shaped portion 625 overlaps the plurality of first semiconductor elements 10A in a plan view.
  • the first band-shaped portion 625 has a plurality of convex regions 625a. As shown in FIG. 16, each convex region 625a protrudes in the z2 direction from the other portion of the first band-shaped portion 625.
  • the plurality of convex regions 625a overlap each other of the plurality of first semiconductor elements 10A in a plan view (FIG. 6).
  • the first band-shaped portion 625 has a plurality of convex regions 625a, as shown in FIG. 16, it is possible to provide a region for joining the first conductive member 61 on each first semiconductor element 10A. That is, by providing the plurality of convex regions 625a, it is possible to prevent the first band-shaped portion 625 from coming into contact with each of the first conducting members 61.
  • each of the plurality of second strip-shaped portions 626 is a strip-shaped portion extending in the x direction, and is connected to the first strip-shaped portion 625 and the third wiring portion 623.
  • the plurality of second strips 626 are separated from each other in the y direction and are arranged in parallel or substantially parallel to each other. Further, as shown in the figure, one end of each second band-shaped portion 626 is connected to the first band-shaped portion 625 between two first semiconductor elements 10A adjacent in the y direction, and the other end is adjacent in the y direction. It is connected to the third wiring portion 623 between the two second semiconductor elements 10B.
  • the first strip 625 has a first edge 627 and a second edge 628, each extending in the y direction. As shown in FIGS. 6 and 7, the first edge 627 is located in the x1 direction from the first side 191 of each first semiconductor element 10A in a plan view, and is from the first wiring portion 621 in the y direction. It extends to the second wiring portion 622. Therefore, as shown in FIG. 7, the first edge 627 extends from at least the third side 193 to the fourth side 194 of each first semiconductor device 10A in the y direction.
  • each first semiconductor element 10A in a plan view, the two angles on the x2 direction side of each first semiconductor element 10A (the angle 171 formed by the first side 191 and the third side 193, and the first side 191 and the fourth side 194 form each other.
  • the angles 172) do not overlap with the second conducting member 62, respectively.
  • the entire first side 191 and a part of each of the third side and the fourth side are exposed to the outside. (That is, it does not overlap with the second conductive member 62 in a plan view and is visible). As shown in FIG.
  • the second edge 628 is located in the x2 direction from the second side 192 of each first semiconductor element 10A in a plan view, and is at least from the third side 193 to 194 in the y direction. It is extended.
  • the two angles on the x1 direction side of each first semiconductor element 10A (the angle 173 formed by the second side 192 and the third side 193, and the second side 192 and the fourth side 194 form each other).
  • the angles 174) do not overlap with the second conducting member 62, respectively.
  • a part of the second side and another part of each of the third side and the fourth side are exposed to the outside in a plan view.
  • the two sides sandwiching the angles 171, 172, 173, and 174 are configured so that a predetermined length is exposed in a range of more than 0 ⁇ m and 200 ⁇ m or less in a plan view. This is advantageous, for example, for the detection of the above angles 171, 172, 173, 174 using a sensor.
  • the length of the exposed portion of each of the two adjacent sides is 5 ⁇ m or more and 150 ⁇ m or less.
  • the length of each exposed portion of two adjacent sides is 2 ⁇ m or more, the angle corresponding to the two sides can be detected. Further, if the length of the exposed portion is 5 ⁇ m or more, the corner can be reliably detected. If the length of the exposed portion exceeds 200 ⁇ m, the joint area between the first conductive member 61 and the first semiconductor element 10A becomes smaller than necessary, which is not preferable.
  • the conduction member 6 includes a plurality of first parts 601. Each first part 601 overlaps with one corresponding semiconductor element among the plurality of semiconductor elements 10A and 10B in a plan view.
  • the second conduction member 62 includes the plurality of first parts 601.
  • the fourth wiring section 624 constitutes three first sections 601 (rectangular regions overlapping the plurality of first semiconductor elements 10A in a plan view), and similarly, the third wiring section 623 forms the three first sections. It constitutes (a rectangular region overlapping the plurality of second semiconductor elements 10B in a plan view). As can be seen from FIG. 2, each rectangular region (Part 1 601) is flat.
  • the three first parts 601 included in the fourth wiring part 624 are offset in the z2 direction with respect to the three first parts 601 included in the third wiring part 623.
  • the plurality of first parts 601 are included in the six second parts 62B (of the second conducting member 62) described below.
  • the main surface electrodes 11, 13, 14, and 16 of the first semiconductor element 10A are located at the end of the first semiconductor element 10A on the x2 direction side. They are arranged side by side along the direction.
  • the first conducting member 61 and the second conducting member 62 do not overlap with any of the main surface electrodes 11, 13, 14, 16 of the first semiconductor element 10A and the angles 171 and 172 on the x2 direction side.
  • the first conducting member 61 and the second conducting member 62 are at least among the angles 173 and 174 on the x1 direction side (the side opposite to the side on which the main surface electrode is arranged) of the first semiconductor element 10A.
  • each second semiconductor element 10B also has a rectangular shape in a plan view like the first semiconductor element 10A, and corresponds to the four corners 171, 172, 173, 174 of the first semiconductor element 10A. It has four corners 181, 182, 183, 184.
  • the above-mentioned relationship between the four corners 171, 172, 173, 174 of each first semiconductor element 10A and the first conductive member 61 and the second conductive member 62 in a plan view is the four corners of each second semiconductor element 10B.
  • the second conducting member 62 includes at least one first part 62A and at least one second part 62B.
  • eight first portions 62A are provided, and these are the main surface 201 of the conductive substrate 2 (main surface 201 of the first conductive portion 2A or the second conductive portion 2B) in a plan view. ), But does not overlap with the plurality of semiconductor elements 10.
  • each first part 62A is provided with hatching that rises to the right.
  • six second portions 62B are provided, and these are portions that overlap with the main surface 201 and also overlap with the plurality of semiconductor elements 10 in a plan view.
  • FIG. 5 eight first portions 62A are provided, and these are the main surface 201 of the conductive substrate 2 (main surface 201 of the first conductive portion 2A or the second conductive portion 2B) in a plan view.
  • each second part 62B is provided with hatching that descends to the right.
  • the eight first parts 62A may be collectively referred to as the "first part (62A)", and similarly, the six second parts 62B may be collectively referred to as the "first part (62A)”. It may also be referred to as “2 copies (62B)".
  • the first part 62A has at least one opening (also referred to as a "gap") 63.
  • the two openings 63 are the first portion 62A (more accurately, the above eight first wiring portions).
  • each opening 63 penetrates the first portion 62A, as shown in FIGS. 5 and 13 and the like.
  • each opening 63 is positioned so as to overlap the main surface 201 of the first conductive portion 2A (conductive substrate 2) in a plan view and not to overlap with any of the plurality of semiconductor elements 10.
  • the two openings 63 shown in FIG. 5 are provided in the vicinity of the two corners of the conductive substrate 2, respectively, and are provided closer to the x2 direction in each of the first wiring portion 621 and the second wiring portion 622. ..
  • the opening (gap portion) 63 is not limited to the hole as in the present embodiment, and may be a “notch” that is not closed in a plan view.
  • the opening 63 may be made, for example, by electroplating.
  • the second conductive member 62 will have an opening as a result of the metal not being electrodeposited, rather than an opening formed by removing a portion of the material plate.
  • the second conduction member 62 (plural first part 601) is formed with a plurality of openings 625h each overlapping the plurality of first semiconductor elements 10A in a plan view.
  • each opening 625h is located at a position overlapping the central portion of the corresponding first semiconductor element 10A in a plan view.
  • each opening 625h is a through hole formed in a corresponding convex region 625a in the first band-shaped portion 625 (fourth wiring portion 624). These openings 625h are formed so that the bonding state between the first conductive member 61 and the first semiconductor element 10A can be optically confirmed from above.
  • the second conduction member 62 is formed with a plurality of openings 623h each overlapping the plurality of second semiconductor elements 10B in a plan view.
  • each opening 623h is located at a position overlapping the central portion of the corresponding second semiconductor element 10B in a plan view.
  • each opening 623h is a through hole formed in the corresponding concave region 623a in the third wiring portion 623. These openings 623h are used when positioning the second conductive member 62 with respect to the conductive substrate 2.
  • the planar shape of the openings 623h and 625h may be a perfect circle, or may be another shape such as an ellipse or a rectangle.
  • the shape of the second conductive member 62 is not limited to this configuration, and may not include, for example, the fourth wiring portion 624. However, in order to reduce the inductance value due to the current flowing through the second conducting member 62, it is preferable to provide the fourth wiring portion 624 on the second conducting member 62.
  • the first conductive bonding material 71 is interposed between the conductive substrate 2 and the support substrate 3 to conduct conduction bond between the conductive substrate 2 and the support substrate 3.
  • the first conductive bonding material 71 includes a material in which the first conductive portion 2A is conductively bonded to the first portion 32A and a material in which the second conductive portion 2B is conductively bonded to the second portion 32B.
  • the first conductive bonding material 71 has a first base layer 711, a first layer 712, and a second layer 713 laminated with each other.
  • the side surface of the first conductive bonding material 71 and the side surface of the first metal layer 32, which is the uppermost layer of the support substrate 3, are flush with each other. It is preferable that the side surface of the first metal layer 32 is located slightly inside the side surface of the first conductive bonding material 71 in a plan view. That is, in a plan view, the side surface of the first metal layer 32 is joined so as not to protrude outside the side surface of the first conductive bonding material 71. When the side surface of the first metal layer 32 protrudes outside the side surface of the first conductive bonding material 71 in a plan view, the creepage distance between the first metal layer 32 and the second metal layer 33 becomes smaller. , Not desirable. In a plan view, the side surface of the first metal layer 32 is arranged outside the side surface of the base material 21 of the conductive substrate 2.
  • the first base layer 711 is made of metal, and the metal is, for example, Al (aluminum) or an Al alloy.
  • the first base layer 711 is a sheet material.
  • the Young's modulus of Al, which is a constituent material of the first base layer 711, is 70.3 GPa.
  • the first layer 712 is formed on the upper surface of the first base layer 711.
  • the first layer 712 is interposed between the first base layer 711 and the conductive substrate 2 (each of the first conductive portion 2A and the second conductive portion 2B).
  • the first layer 712 is, for example, Ag plating.
  • the first layer 712 is bonded to each back surface bonding layer 23 of the first conductive portion 2A and the second conductive portion 2B by, for example, solid phase diffusion of a metal. That is, the first layer 712 and the back surface bonding layers 23 of the first conductive portion 2A and the second conductive portion 2B are bonded by solid phase diffusion bonding.
  • the first layer 712 and each back surface bonding layer 23 are bonded in a state of being in direct contact with each other at the bonding interface.
  • “A and B are bonded by solid phase diffusion bonding” means that as a result of solid phase diffusion bonding, A and B are fixed to each other in a state of being in direct contact with each other at the bonding interface. It can be said that the solid phase diffusion bonding layer is composed of A and B. When solid-phase diffusion bonding is performed under ideal conditions, the bonding interface may not be clearly present due to the diffusion of metallic elements. On the other hand, when inclusions such as an oxide film are present on the surface layer of A and B, or voids are present between A and B, these inclusions and voids may be present at the bonding interface. ..
  • the second layer 713 is formed on the lower surface of the first base layer 711.
  • the second layer 713 is interposed between the first base layer 711 and the support substrate 3 (each of the first part 32A and the second part 32B).
  • the second layer 713 is, for example, Ag plating.
  • the second layer 713 is bonded to the first bonding layer 321 formed on each of the first portion 32A and the second portion 32B, for example, by solid phase diffusion of a metal. That is, the second layer 713 and the first bonding layer 321 are bonded by solid phase diffusion bonding, and are bonded in a state of being in direct contact with each other at the bonding interface.
  • the Young's modulus of Ag (silver), which is a constituent material of the first layer 712 and the second layer 713, is 82.7 GPa.
  • the Young's modulus of the first base layer 711 is the first. It is smaller than the Young's modulus of the first layer 712 and the second layer 713.
  • the thickness (dimension in the z direction) of the first base layer 711 is larger than the thickness of each of the first layer 712 and the second layer 713.
  • the first conductive bonding material 71 Ag plating is not formed on the end face of the first base layer 711 which is Al or an Al alloy, and the end face of the first base layer 711 is exposed. Unlike this, Ag plating may be formed on the end face of the first base layer 711. From the viewpoint of reducing the manufacturing cost of the first conductive bonding material 71, the first conductive sheet material is cut by cutting the Ag-plated sheet material after forming Ag plating on both surfaces of the large-area sheet material. It is preferable to manufacture the bonding material 71. According to this method, Ag plating is not formed on the end face of the first base layer 711.
  • the second conductive bonding material 72 is interposed between the conductive substrate 2 and each semiconductor element 10, and the conductive substrate 2 and each semiconductor element 10 are conductively bonded.
  • the second conductive bonding material 72 includes one in which each first semiconductor element 10A is conductively bonded to the first conductive portion 2A and one in which each second semiconductor element 10B is conductively bonded to the second conductive portion 2B.
  • the second conductive bonding material 72 includes a second base layer 721, a third layer 722, and a fourth layer 723 laminated with each other.
  • the second base layer 721 is a metal sheet material, and is made of, for example, Al or an Al alloy.
  • the third layer 722 is formed on the upper surface of the second base layer 721.
  • the third layer 722 is interposed between the second base layer 721 and each semiconductor element 10.
  • the third layer 722 is, for example, Ag plating.
  • the third layer 722 is bonded to the back surface electrode 15 of each semiconductor element 10 by, for example, solid phase diffusion of a metal. That is, the third layer 722 and the back surface electrode 15 are bonded by solid phase diffusion bonding, and are bonded in a state of being in direct contact with each other at the bonding interface.
  • the fourth layer 723 is formed on the lower surface of the second base layer 721.
  • the fourth layer 723 is interposed between the second base layer 721 and the conductive substrate 2 (each of the first conductive portion 2A and the second conductive portion 2B).
  • the fourth layer 723 is, for example, Ag plating.
  • the fourth layer 723 is bonded to each main surface bonding layer 22 of the first conductive portion 2A and the second conductive portion 2B by, for example, solid phase diffusion of a metal. That is, the fourth layer 723 and each main surface bonding layer 22 are bonded by solid phase diffusion bonding, and are bonded in a state of being in direct contact with each other at the bonding interface.
  • the Young's modulus of the second base layer 721 is the second. It is smaller than the Young's modulus of the third layer 722 and the fourth layer 723.
  • the thickness (dimension in the z direction) of the second base layer 721 is larger than the thickness of each of the third layer 722 and the fourth layer 723.
  • the second conductive bonding material 72 Ag plating is not formed on the end face of the second base layer 721 which is Al or an Al alloy, and the end face of the second base layer 721 is exposed. Unlike this, Ag plating may be formed on the end face of the second base layer 721. From the viewpoint of reducing the manufacturing cost of the second conductive bonding material 72, the second conductive sheet material is cut by cutting the Ag-plated sheet material after forming Ag plating on both sides of the large-area sheet material. It is preferable to manufacture the bonding material 72.
  • Each wire 731 to 735 conducts electricity between two portions separated from each other, and is, for example, a bonding wire.
  • the constituent materials of each wire 731 to 735 include, for example, either Au (gold), Al or Cu.
  • the plurality of wires 731 each have a first main surface electrode 11 (gate electrode) of the corresponding semiconductor element 10 and a first part 521 (first metal) of the corresponding control terminal support 5. It is joined to the layer 52) and makes them conductive.
  • the plurality of wires 731 include a plurality of first wires 731a and a plurality of second wires 731b. Each first wire 731a is connected to a first main surface electrode 11 (gate electrode) of the corresponding first semiconductor element 10A and a first portion 521 (first metal layer 52) of the first support portion 5A.
  • the first control terminal 46A conducts to the first main surface electrode 11 (gate electrode) of each first semiconductor element 10A via the plurality of first wires 731a.
  • Each second wire 731b is connected to a first main surface electrode 11 (gate electrode) of the corresponding second semiconductor element 10B and a first portion 521 (first metal layer 52) of the second support portion 5B.
  • the second control terminal 47A conducts to the first main surface electrode 11 (gate electrode) of each second semiconductor element 10B via the plurality of second wires 731b.
  • the plurality of wires 732 each have a second main surface electrode 12 (source electrode) of the corresponding semiconductor element 10 and a second part 522 (first metal) of the corresponding control terminal support 5. It is joined to the layer 52) and makes them conductive.
  • the wire 732 is bonded to the fifth main surface electrode 16 (source sense electrode) instead of the second main surface electrode 12 (source electrode).
  • the plurality of wires 733 each have a third main surface electrode 13 of the corresponding semiconductor element 10 (having a diode function portion D1) and a third portion 523 (third portion 523) of the corresponding control terminal support 5. It is joined to 1 metal layer 52) to make them conductive.
  • the plurality of wires 734 each have a fourth main surface electrode 14 of the corresponding semiconductor element 10 (having a diode function portion D1) and a fourth portion 524 (third portion 524) of the corresponding control terminal support 5. It is joined to 1 metal layer 52) to make them conductive.
  • the wire 735 has a main surface 201 in the first conductive portion 2A (conductive substrate 2) and a fifth portion 525 (first metal layer 52) of the first support portion 5A (control terminal support 5). It is joined to and makes them conductive.
  • the encapsulating resin 8 includes a plurality of semiconductor elements 10, a conductive substrate 2, a support substrate 3 (excluding the bottom surface 302), a part of each of the plurality of input terminals 41 to 43, and a part of each of the plurality of output terminals 44. It covers a part of each of the plurality of control terminals 45, the control terminal support 5, the conduction member 6, and the plurality of wires 731 to 735.
  • the sealing resin 8 is composed of, for example, a black epoxy resin.
  • the sealing resin 8 is formed, for example, by molding, which will be described later.
  • the sealing resin 8 has, for example, a dimension of about 35 mm to 60 mm in the x direction, a dimension of about 35 mm to 50 mm in the y direction, and a dimension of, for example, about 4 mm to 15 mm in the z direction. These dimensions are the size of the largest portion along each direction.
  • the sealing resin 8 has a resin main surface 81, a resin back surface 82, and a plurality of resin side surfaces 831 to 834.
  • the resin main surface 81 and the resin back surface 82 are separated from each other in the z direction as shown in FIGS. 9, 11 and 12 and the like.
  • the resin main surface 81 faces the z2 direction
  • the resin back surface 82 faces the z1 direction.
  • a plurality of control terminals 45 protrude from the resin main surface 81.
  • the resin back surface 82 has a frame shape surrounding the bottom surface 302 (lower surface of the second metal layer 33) of the support substrate 3 in a plan view.
  • the bottom surface 302 of the support substrate 3 is exposed from the resin back surface 82 and is flush with, for example, the resin back surface 82.
  • Each of the plurality of resin side surfaces 831 to 834 is connected to both the resin main surface 81 and the resin back surface 82, and is sandwiched between them in the z direction.
  • the resin side surface 831 and the resin side surface 832 are separated from each other in the x direction.
  • the resin side surface 831 faces the x1 direction
  • the resin side surface 832 faces the x2 direction.
  • Two output terminals 44 protrude from the resin side surface 831, and three input terminals 41 to 43 protrude from the resin side surface 832.
  • the resin side surface 833 and the resin side surface 834 are separated from each other in the y direction.
  • the resin side surface 833 faces the y1 direction
  • the resin side surface 834 faces the y2 direction.
  • a plurality of recesses 832a are formed on the resin side surface 832.
  • Each recess 832a is a portion recessed in the x direction in a plan view.
  • the plurality of recesses 832a include those formed between the input terminal 41 and the input terminal 42 and those formed between the input terminal 41 and the input terminal 43 in a plan view.
  • the plurality of recesses 832a are provided to increase the creepage distance between the input terminal 41 and the input terminal 42 along the resin side surface 832 and the creepage distance between the input terminal 41 and the input terminal 43 along the resin side surface 832. ..
  • the sealing resin 8 has a plurality of first protrusions 851, a plurality of second protrusions 852, and a resin gap portion 86.
  • Each of the plurality of first protruding portions 851 protrudes from the resin main surface 81 in the z direction.
  • the plurality of first protrusions 851 are arranged near the four corners of the sealing resin 8 in a plan view.
  • a first protruding end surface 851a is formed at the tip (end in the z2 direction) of each first protruding portion 851.
  • Each of the first projecting end surfaces 851a in the plurality of first projecting portions 851 is substantially parallel to the resin main surface 81 and is on the same plane (xy plane).
  • Each first protrusion 851 is, for example, a bottomed hollow cone.
  • the plurality of first protrusions 851 are used as spacers when the semiconductor module A1 is mounted on a control circuit board or the like of the device that uses the power source generated by the semiconductor module A1.
  • Each of the plurality of first protrusions 851 has a recess 851b and an inner wall surface 851c formed in the recess 851b.
  • the shape of each first protrusion 851 may be columnar, and is preferably columnar.
  • the shape of the recess 851b is preferably cylindrical, and the inner wall surface 851c is preferably a single perfect circle in a plan view.
  • Each first protruding portion 851 is an example of a "protruding portion".
  • the semiconductor module A1 may be mechanically fixed to a control circuit board or the like by a method such as screwing.
  • a thread of a female screw can be formed on the inner wall surface 851c of the recess 851b in the plurality of first protrusions 851.
  • Insert nuts may be embedded in the recesses 851b in the plurality of first protrusions 851.
  • the plurality of second projecting portions 852 project from the resin main surface 81 in the z direction.
  • the plurality of second protrusions 852 overlap the plurality of control terminals 45 in a plan view.
  • Each metal pin 452 of the plurality of control terminals 45 projects from each second protrusion 852.
  • a part of the holder 451 (upper surface of the upper end flange portion) is exposed from the upper end surface of each second protruding portion 852.
  • Each second protrusion 852 has a truncated cone shape.
  • a resin portion 87 is arranged on each second protruding portion 852.
  • the resin gap portion 86 leads from the resin main surface 81 to the recess 201a formed in the main surface 201 of the conductive substrate 2 in the z direction.
  • the resin gap portion 86 is formed in a tapered shape in which the cross-sectional area decreases in the z direction from the resin main surface 81 to the recess 201a.
  • the resin gap portion 86 has a resin gap portion edge 861 in contact with the main surface 201, and the recess 201a has a recess end edge 201b in contact with the main surface 201.
  • the resin gap edge 861 and the recess edge 201b coincide with each other.
  • the resin gap portion 86 corresponds to a portion where the sealing resin 8 is not formed during molding, which will be described later.
  • the resin portion 87 is provided on the second protruding portion 852 of the sealing resin 8.
  • the resin portion 87 covers a part of the holder 451 (upper surface of the upper end flange portion) exposed from the sealing resin 8 and a part of the metal pin 452 at each control terminal 45.
  • the resin portion 87 is made of an epoxy resin like the sealing resin 8, but may be made of a material different from that of the sealing resin 8.
  • the resin filling portion 88 is filled in the resin gap portion 86 so as to close the resin gap portion 86.
  • the resin filling portion 88 is made of an epoxy resin like the sealing resin 8, but may be made of a material different from that of the sealing resin 8.
  • FIG. 21 is a plan view showing one step of the manufacturing method of the semiconductor module A1.
  • FIG. 22 is a schematic cross-sectional view showing one step of the manufacturing method of the semiconductor module A1.
  • FIG. 23 is a plan view showing one step of the manufacturing method of the semiconductor module A1.
  • FIG. 24 is an end view of a cut portion showing one step of the manufacturing method of the semiconductor module A1.
  • FIG. 24 corresponds to the cross section shown in FIG. 25 and 28 are enlarged cross-sectional views of a main part showing one step of the manufacturing method of the semiconductor module A1, and correspond to an enlarged view of a part of the cross section shown in FIG. 26, 27, and 29 are enlarged cross-sectional views of a main part showing one step of the manufacturing method of the semiconductor module A1, and correspond to an enlarged view of a part of the cross section shown in FIG.
  • a plurality of semiconductor elements 10, a conductive substrate 2, a support substrate 3, a plurality of input terminals 41 to 43, and a plurality of output terminals 44 are prepared.
  • Each configuration of the plurality of semiconductor elements 10, the conductive substrate 2 and the support substrate 3 is as described above.
  • the plurality of semiconductor elements 10, the conductive substrate 2 and the support substrate 3 are individually prepared and are not bonded to each other.
  • the conductive substrate 2, the plurality of input terminals 41 to 43, and the plurality of output terminals 44 are connected to each other as shown in FIG. 21, and are composed of, for example, the same lead frame.
  • the recess 201a is not formed on the main surface 201 of the conductive substrate 2.
  • the conductive substrate 2 is placed on the support substrate 3 with the first conductive bonding material 71 sandwiched between them, and the second conductive bonding material 72 is sandwiched on the conductive substrate 2, respectively.
  • the semiconductor element 10 is placed. After that, while sandwiching the lower surface of the support substrate 3 and the upper surface of each semiconductor element 10 (see the thick arrow in FIG. 22), heat is applied to bond each semiconductor element 10 and the conductive substrate 2 by solid phase diffusion. At the same time, the conductive substrate 2 and the support substrate 3 are joined by solid phase diffusion.
  • first bonding layer 321 (supporting substrate 3) and the second layer 713 (first conductive bonding material 71) on the first metal layer 32 are combined with the first layer 712 (first conductive bonding material). 71) and the back surface bonding layer 23 (conductive substrate 2), the fourth layer 723 (second conductive bonding material 72) and the main surface bonding layer 22 (conductive substrate 2), and the third layer 722 (third layer 722). 2 Conductive bonding material 72) and the back surface electrode 15 of each semiconductor element 10 are collectively bonded to each other by solid phase diffusion. Under the conditions of solid phase diffusion, the heating temperature at the time of joining may be in the range of 200 ° C. or higher and 350 ° C.
  • the pressure to be pressurized at the time of joining may be in the range of 1 MPa or more and 100 MPa or less. ..
  • the solid phase diffusion is assumed to be performed in the atmosphere, but may be performed in a vacuum.
  • the conductive substrate 2 is bonded to the support substrate 3 via the first conductive bonding material 71
  • each semiconductor element 10 is bonded to the conductive substrate 2 via the second conductive bonding material 72.
  • the bonding between the conductive substrate 2 and the support substrate 3 and the bonding between the conductive substrate 2 and each semiconductor element 10 may be processed separately, not collectively. However, it is preferable to process them all at once in order to improve the manufacturing efficiency.
  • each semiconductor element 10 When each semiconductor element 10 is placed on the conductive substrate 2 with the second conductive bonding material 72 sandwiched between them, as shown in FIGS. 16 and 17, an individual second conductivity corresponding to each semiconductor element 10 is placed.
  • the sex bonding material 72 is arranged. Not limited to this, one second conductive bonding material 72 corresponding to the three semiconductor elements 10 shown in FIG. 16 may be arranged in common.
  • the control terminal support 5 is joined, the holders 451 of the plurality of control terminals 45 are bonded, the wires 731 to 735 are bonded, the first conductive members 61 are bonded, and the first conductive members 61 are bonded. , The second conduction member 62 is joined.
  • the order of these processes is not limited.
  • the sealing resin 8 is formed.
  • the sealing resin 8 is formed by, for example, molding.
  • the mold 91 used for molding is provided with a pressing pin 911 as a pressing member.
  • the tip of the holding pin 911 is in contact with the main surface 201 of the conductive substrate 2.
  • the concave portion 201a is formed in the main surface 201 by the pressing force of the pressing pin 911 on the main surface 201.
  • the degree of depression (depth) of the recess 201a changes depending on the magnitude of the pressing force and the like.
  • the holding pin 911 in contact with the main surface 201 of the first conductive portion 2A is inserted through the opening 63 of the second conductive member 62.
  • the fluid resin material is injected into the cavity space 919 of the mold 91 sequentially via the resin flow path and the resin injection port (both are not shown).
  • the sealed resin 8 is formed by solidifying the injected fluid resin material.
  • the formed sealing resin 8 has the first protruding portion 851, the second protruding portion 852, and the resin gap portion 86.
  • the resin gap portion edge 861 in contact with the main surface 201 in the resin gap portion 86 and the concave end edge 201b in contact with the main surface 201 in the recess 201a coincide with each other.
  • FIG. 25 the resin gap portion edge 861 in contact with the main surface 201 in the resin gap portion 86 and the concave end edge 201b in contact with the main surface 201 in the recess 201a coincide with each other.
  • the upper surface of the holder 451 is exposed from the second protrusion 852 and is flush with the upper surface of the second protrusion 852. Further, as can be understood from FIGS. 24 and 25, the resin gap portion 86 is formed by the holding pin 911 because the fluid resin material is not filled.
  • the holding pin 911 may be a movable pin. In this case, it is preferable that the holding pin 911 is provided in the hole formed in the mold 91 and is elastically supported. Not limited to the pin-shaped pressing member, a block-shaped pressing member may be used.
  • a resin separation mark is formed at any of the following positions on the resin side surface 831 on the x1 direction side of the sealing resin 8.
  • the first position is one of two positions near both ends in the y direction on the resin side surface 831 shown in FIG. 1, or at least one of the corner portions of both ends.
  • the above-mentioned slope is included in the resin side surface 831 on the x1 direction side of the sealing resin 8.
  • the second position is between the two output terminals 44 on the resin side surface 831 shown in FIG.
  • These resin separation marks correspond to the positions of the resin injection port of the mold 91, and are formed by separating the sealing resin 8 and the resin solidified at the resin injection port. In order to suppress the bias of the resin wraparound, it is preferable to inject the resin from the central position in the y direction. In this case, a resin separation mark is formed between the two output terminals 44.
  • each metal pin 452 of the plurality of control terminals 45 is press-fitted into each holder 451.
  • each metal pin 452 having a cross-sectional dimension slightly larger than the inner diameter of the tubular portion (see FIG. 26) of each holder 451 is inserted while applying insertion pressure.
  • each holder 451 and each metal pin 452 are mechanically fixed and electrically connected.
  • Each holder 451 and each metal pin 452 may be electrically connected using, for example, solder.
  • the resin portion 87 and the resin filling portion 88 are formed.
  • the resin portion 87 and the resin filling portion 88 are formed by, for example, potting.
  • the plurality of input terminals 41 to 43 and the output terminal 44 are separated by appropriately cutting the lead frame.
  • the vicinity of the connection portion between each terminal and the outer frame portion of the lead frame (the portion shown by the broken line in FIG. 21) is formed by using a mold or the like. You just have to cut it.
  • the input terminals 41 to 43 are formed with tip surfaces 413, 423, 433 as input-side machining marks, respectively.
  • the output terminal 44 is formed with a tip surface 443 as a processing mark on the output side.
  • the tie bar When the lead frame has a tie bar that connects each terminal adjacent to each other in the y direction in the y direction, the tie bar may be cut by using a mold or the like. In this case, processing marks are formed on the two side surfaces facing the y direction at each terminal. Through the above steps, the semiconductor module A1 shown in FIGS. 1 to 20 is manufactured.
  • the semiconductor module A1 is mounted on a control circuit board or the like.
  • each metal pin 452 is inserted into a pin hole of a circuit board on which the semiconductor module A1 is mounted, and is connected to a terminal around the pin hole.
  • the input terminals 41, 42, and 43 each have an input side joint surface 411, 421, 431 facing one side (z2 direction) in the z direction.
  • Each output terminal 44 has an output side joint surface 441 facing to one side in the z direction (z2 direction side).
  • the input side joint surface 411, 421, 431 and the output side joint surface 441 are connected to the terminals of the circuit board on which the semiconductor module A1 is mounted by using, for example, solder.
  • the first main circuit current flows through the paths of the input terminal 41, the first conductive portion 2A, each first semiconductor element 10A, the first conductive member 61, the second conductive portion 2B, and each output terminal 44.
  • a first main circuit current flows in the x direction between the second main surface electrode 12 of each first semiconductor element 10A and the second conductive portion 2B via the first conduction member 61.
  • a first main circuit current flows between the portion to which the first conductive member 61 is joined and each output terminal 44 along the x direction and the direction slightly inclined from the x direction.
  • the second main circuit current flows through the paths of the output terminal 44, the second conductive portion 2B, each second semiconductor element 10B, the second conductive member 62, the input terminal 42, and the input terminal 43.
  • the second main circuit current path is provided by the second conduction member 62, and the third wiring portion 623 extending in the y direction, the first wiring portion 621 connected to both ends of the third wiring portion 623 and extending in the x2 direction, and the first wiring portion 621.
  • the second main circuit current flows through both of the two wiring portions 622.
  • the second main circuit current is arranged between the first wiring portion 621 and the second wiring portion 622, and has two second strip-shaped portions 626 extending in the x direction, and the first wiring portion 621 and the second wiring portion. It flows to the first wiring portion 621 and the second wiring portion 622 through the first band-shaped portion 625 arranged between the 622 and extending in the y direction.
  • each second semiconductor element 10B Between the input terminal 42 and the input terminal 43 and the second main surface electrode 12 of each second semiconductor element 10B, the first wiring portion 621, the second wiring portion 622, and the third wiring included in each second conduction member 62.
  • the second main circuit current flows through the portion 623, the two second band-shaped portions 626, and the first band-shaped portion 625.
  • the second main circuit current flows along the x direction. The direction in which the first main circuit current flows is opposite to the direction in which the second main circuit current flows.
  • the direction in which the current flows is the x direction.
  • the effects of the semiconductor module A1 are as follows.
  • the semiconductor module A1 includes a conductive substrate 2, a plurality of input terminals 41 to 43, an output terminal 44, and a conduction member 6.
  • the conductive substrate 2 includes a first conductive portion 2A to which a plurality of first semiconductor elements 10A are bonded and a second conductive portion 2B to which a plurality of second semiconductor elements 10B are bonded.
  • the input terminal 41 is connected to the first conductive portion 2A and conducts to a plurality of first semiconductor elements 10A via the first conductive portion 2A.
  • the input terminal 42 and the input terminal 43 are conductive to the plurality of second semiconductor elements 10B via the second conductive member 62 (conducting member 6).
  • the output terminal 44 is connected to the second conductive portion 2B and conducts to a plurality of second semiconductor elements 10B via the second conductive portion 2B.
  • the conduction member 6 is a first conduction member 61 that conducts each first semiconductor element 10A and a second conductive portion 2B, and a second conduction member 62 that conducts each second semiconductor element 10B and each input terminal 42, 43. And include.
  • the plurality of input terminals 41 to 43 are arranged on the x2 direction side with respect to the conductive substrate 2, and the output terminals 44 are arranged on the x1 direction with respect to the conductive substrate 2.
  • the two input terminals 42 and 43 are arranged on opposite sides in the y direction with the input terminal 41 interposed therebetween.
  • the semiconductor module A1 In a semiconductor module having a configuration different from that of the semiconductor module A1, when the input terminal 43 is not provided and the input terminal 41 and the input terminal 42 are arranged side by side in the y direction, the input terminal 41 passes through each first semiconductor element 10A. Therefore, there is a possibility that the path of the current flowing from the output terminal 44 will vary, and the path of the current flowing from the output terminal 44 to each input terminal 42 via the second semiconductor element 10B will vary. Therefore, the semiconductor module A1 is provided with two input terminals 42 and 43, and by sandwiching the input terminal 41 between the two input terminals 42 and 43, the current flows from the input terminal 41 to the output terminal 44 via the first semiconductor element 10A.
  • the semiconductor module A1 has a preferable package structure in reducing the parasitic inductance component.
  • the upper arm current path and the lower arm current path overlap in a plan view.
  • the upper arm current path is a path of current flowing from the input terminal 41 to each output terminal 44 via the first conductive portion 2A, each first semiconductor element 10A, each first conductive member 61, and the second conductive portion 2B.
  • the current is from the x2 direction side to the x1 direction side.
  • the lower arm current path is a path of a current flowing from the output terminal 44 to the input terminal 42 via the second semiconductor element 10B and the second conduction member 62, and is as understood from FIG. 5 in the present embodiment. From the x1 direction side to the x2 direction side.
  • the conduction member 6 (each of the plurality of first conduction members 61 and the second conduction member 62) is made of a metal plate, so that the upper arm current path and the lower arm current path can be separated. It is possible to appropriately secure overlapping areas in a plan view. That is, the semiconductor module A1 has a preferable package structure in reducing the parasitic inductance component.
  • the second conduction member 62 constituting the lower arm current path includes the first wiring unit 621, the second wiring unit 622, the third wiring unit 623, and the fourth wiring unit 624.
  • the first wiring unit 621 and the second wiring unit 622 are connected to the input terminals 42 and 43 arranged on opposite sides in the y direction with the input terminal 41 interposed therebetween, and extend in the x direction.
  • the third wiring unit 623 is connected to both the first wiring unit 621 and the second wiring unit 622 and extends in the y direction, and is connected to each of the plurality of second semiconductor elements 10B.
  • the fourth wiring unit 624 is connected to both the first wiring unit 621 and the second wiring unit 622, and overlaps with the plurality of first semiconductor elements 10A in a plan view.
  • the second conductive member 62 including the first wiring portion 621, the second wiring portion 622, the third wiring portion 623, and the fourth wiring portion 624 is separated from the main surface 201 (conductive substrate 2) in the z direction. It overlaps with a wide range of the main surface 201 in a plan view. According to such a configuration, the variation in the path of the current flowing from the output terminal 44 to the input terminals 42 and 43 via the second semiconductor element 10B is appropriately reduced, which is suitable for reducing the parasitic inductance component. There is.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B overlap each other when viewed in the x direction. According to such a configuration, the dimensions in the y direction of the conductive substrate 2 (first conductive portion 2A and second conductive portion 2B) on which the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B are arranged are large. It is possible to suppress the occurrence of the semiconductor module A1 and reduce the size of the semiconductor module A1.
  • the fourth wiring portion 624 of the second conduction member 62 has a first strip-shaped portion 625 and a plurality of second strip-shaped portions 626.
  • the first band-shaped portion 625 is connected to both the first wiring portion 621 and the second wiring portion 622 and extends in the y direction, and is a portion that overlaps with the plurality of first semiconductor elements 10A in a plan view.
  • the plurality of second strip-shaped portions 626 are connected to the first strip-shaped portion 625 and the third wiring portion 623, respectively, and have a strip shape extending in the x direction in a plan view.
  • the plurality of second strips 626 are separated in the y direction and are arranged substantially in parallel.
  • each of the plurality of second band-shaped portions 626 has one end connected between two first semiconductor elements 10A adjacent to each other in the y direction of the first strip-shaped portion 625, and y of the third wiring portion 623. The other end is connected between two second semiconductor elements 10B adjacent to each other in the direction.
  • the first band-shaped portion 625 has a plurality of convex regions 625a protruding in the z2 direction from other portions. Each convex region 625a overlaps each first semiconductor device 10A in a plan view. According to the configuration in which the first band-shaped portion 625 has a plurality of convex regions 625a, it is possible to prevent the first band-shaped portion 625 from unreasonably contacting the first conducting member 61 joined on the first semiconductor element 10A. Can be done.
  • the third wiring portion 623 has a plurality of concave regions 623a protruding in the z1 direction from other portions. Each concave region 623a is joined to any one of the plurality of second semiconductor elements 10B. According to such a configuration, the plane of the third wiring portion 623 (second conduction member 62) while appropriately conducting the third wiring portion 623 (second conduction member 62) and the plurality of second semiconductor elements 10B. It is possible to secure a large size in the visual sense.
  • the semiconductor module A1 in addition to the conduction member 6 (first conduction member 61 and second conduction member 62) having the above configuration, the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B are controlled. It is provided with a plurality of first control terminals 46A to 46E and a plurality of second control terminals 47A to 47D for the purpose.
  • the plurality of first control terminals 46A to 46E and the plurality of second control terminals 47A to 47D are respectively arranged so as to extend along the z direction on the main surface 201 of the conductive substrate 2. Since the semiconductor module A1 having such a configuration can be miniaturized in a plan view, it is suitable for miniaturization in a plan view while reducing the parasitic inductance component.
  • the plurality of first control terminals 46A to 46E are supported by the first conductive portion 2A, and are arranged on the x2 direction side with respect to the plurality of first semiconductor elements 10A.
  • the plurality of second control terminals 47A to 47D are supported by the second conductive portion 2B, and are arranged on the x1 direction side with respect to the plurality of second semiconductor elements 10B.
  • the plurality of first control terminals 46A to 46E and the plurality of second control terminals 47A to 47D are arranged at intervals in the y direction, respectively.
  • the plurality of first control terminals 46A to 46E and the plurality of second control terminals 47A to 47D are composed of the plurality of first semiconductor elements 10A constituting the upper arm circuit and the plurality of second semiconductor elements constituting the lower arm circuit. It is appropriately arranged in the area corresponding to each of the 10Bs.
  • the semiconductor module A1 having such a configuration is more preferable in terms of miniaturization while reducing the parasitic inductance component.
  • the first semiconductor element 10A and the second semiconductor element 10B each have a first main surface electrode 11 (gate electrode) facing the z2 direction.
  • the first control terminal 46A is connected to the first main surface electrode 11 (gate electrode) of each first semiconductor element 10A via each first wire 731a.
  • the second control terminal 47A is connected to the first main surface electrode 11 (gate electrode) of each second semiconductor element 10B via each second wire 731b.
  • the drive signals for driving the first semiconductor element 10A (second semiconductor element 10B) having a switching function are the first control terminal 46A (second control terminal 47A) and the first wire 731a (second wire 731b). ) Can be appropriately input to the first main surface electrode 11.
  • each metal pin 452 is inserted into the pin hole of the circuit board on which the semiconductor module A1 is mounted and connected to the terminal around the pin hole.
  • the input terminals 41, 42, and 43 each have an input side joint surface 411, 421, 431 facing one side (z2 direction) in the z direction.
  • Each output terminal 44 has an output side joint surface 441 facing to one side in the z direction (z2 direction side).
  • the input side joint surface 411, 421, 431 and the output side joint surface 441 are connected to the terminals of the circuit board on which the semiconductor module A1 is mounted by using, for example, solder.
  • the power system circuit board to which the input terminals 41 to 43 and the output terminal 44 are connected and the control system circuit board to which the metal pins 452 are connected can be arranged apart from each other in the z direction.
  • the degree of freedom regarding the arrangement of the signal terminals in the semiconductor module A1 is improved.
  • the degree of freedom regarding the routing and length of the signal wiring in the semiconductor module A1 is improved.
  • the degree of freedom regarding the arrangement of the circuit board by the user is improved.
  • each control terminal 45 protrudes from the resin main surface 81 and extends along the z direction.
  • each control terminal 45 may be arranged so as to extend along a plane (xy plane) orthogonal to the z direction. In this configuration, there is a limit to miniaturization in a plan view. Therefore, by arranging the control terminals 45 so as to extend along the z direction as in the semiconductor module A1, the semiconductor module A1 can be miniaturized in a plan view. That is, the semiconductor module A1 has a preferable package structure for miniaturization in a plan view.
  • the control terminal support 5 is interposed between each control terminal 45 and the main surface 201 (conductive substrate 2).
  • the control terminal support 5 has an insulating layer 51, and each control terminal 45 is supported by the conductive substrate 2 via the control terminal support 5. According to the configuration provided with such a control terminal support 5, the control terminal 45 can be appropriately supported on the conductive substrate 2 while ensuring insulation from the conductive substrate 2.
  • the control terminal support 5 is a laminated structure having an insulating layer 51, a first metal layer 52, and a second metal layer 53 laminated to each other.
  • the control terminal 45 is joined to the first metal layer 52 formed on the upper surface of the control terminal support 5 via the conductive bonding material 459. According to such a configuration, the control terminal 45 is conduction-bonded to the control terminal support 5 (first metal layer 52) while using a ready-made laminated structure (for example, a DBC substrate or the like) as the control terminal support 5. It is possible.
  • the semiconductor element 10 has an element main surface 101 facing the z2 direction and an element back surface 102 facing the z1 direction.
  • a first main surface electrode 11 (gate electrode) is arranged on the element main surface 101.
  • the first main surface electrode 11 of each semiconductor element 10 and the first metal layer 52 (first part 521) are connected by a conductive wire 731.
  • the drive signal for driving the semiconductor element 10 having the switching function can be appropriately input to the first main surface electrode 11 via the control terminal 45, the first metal layer 52, and the wire 731.
  • Each control terminal 45 includes a holder 451 and a metal pin 452.
  • the holder 451 is made of a conductive material and includes a tubular portion.
  • the metal pin 452 is a rod-shaped member extending in the z direction, and is press-fitted into the holder 451. Further, a part of the holder 451 (upper surface of the upper end flange portion) is exposed from the sealing resin 8. According to such a configuration, by forming the sealing resin 8 (mold molding), the holder 451 is covered with the sealing resin 8 except for a part (upper end surface) thereof, and the upper end surface of the holder 451 is sealed. Exposed from resin 8. This makes it possible to insert the metal pin 452 into the holder 451 after the sealing resin 8 is formed. Therefore, according to the configuration in which the control terminal 45 includes the holder 451 and the metal pin 452, it is possible to avoid the mold 91 used for molding from becoming complicated, and the semiconductor module A1 can be efficiently manufactured. Suitable.
  • the semiconductor module A1 of the present embodiment includes a resin portion 87 bonded to the sealing resin 8.
  • the resin portion 87 covers a part of the holder 451 exposed from the sealing resin 8 (upper surface of the upper end flange portion) and a part of the metal pin 452. According to such a configuration, it is possible to prevent foreign matter from entering the connection portion between the holder 451 and the metal pin 452.
  • the semiconductor module A1 having the above configuration is preferable in terms of durability and reliability.
  • the sealing resin 8 has a plurality of second protruding portions 852 that protrude from the resin main surface 81.
  • the plurality of second protrusions 852 surround the plurality of control terminals 45 in a plan view.
  • Each metal pin 452 of the plurality of control terminals 45 projects from each second protrusion 852.
  • a resin portion 87 is arranged on each second protruding portion 852. According to such a configuration, the creepage distance along the resin main surface 81 of the control terminals 45 adjacent to each other can be increased. It is preferable for increasing the withstand voltage of the adjacent control terminal 45.
  • the conductive substrate 2 includes a first conductive portion 2A and a second conductive portion 2B that are separated from each other in the x direction.
  • the first conductive portion 2A is located in the x2 direction with respect to the second conductive portion 2B.
  • the plurality of semiconductor elements 10 include a first semiconductor element 10A bonded to the first conductive portion 2A and a second semiconductor element 10B bonded to the second conductive portion 2B.
  • the plurality of control terminals 45 include first control terminals 46A to 46E and second control terminals 47A to 47D.
  • the first control terminals 46A to 46E are supported by the first conductive portion 2A and are located between the first semiconductor element 10A and the input terminals 41, 42 and the like in the x direction.
  • the second control terminals 47A to 47D are located between the second semiconductor element 10B and the output terminal 44 in the x direction. According to such a configuration, the plurality of control terminals 45 (first control terminals 46A to 46E and second control terminals 47A to 47D) constitute the first semiconductor element 10A and the lower arm circuit constituting the upper arm circuit. It is appropriately arranged in the region corresponding to each of the second semiconductor elements 10B. Such a configuration is more preferable in order to reduce the size of the semiconductor module A1.
  • the sealing resin 8 has a plurality of first protruding portions 851 that protrude from the resin main surface 81.
  • a first protruding end surface 851a is formed at the tip of each first protruding portion 851.
  • Each of the first projecting end surfaces 851a in the plurality of first projecting portions 851 is substantially parallel to the resin main surface 81 and is on the same plane (xy plane). According to such a configuration, in a device using the power supply generated by the semiconductor module A1, a predetermined gap is secured between the surface of the control circuit board on which the semiconductor module A1 is mounted and the resin main surface 81. can do. As a result, even when various functional components are mounted on the surface facing the semiconductor module A1 in the control circuit board, it is possible to prevent the functional components from unreasonably contacting the sealing resin 8.
  • the semiconductor module A1 includes a conductive substrate 2 to which each semiconductor element 10 is bonded. According to this configuration, the heat generated by the energization of each semiconductor element 10 is transferred to the conductive substrate 2, and the heat transferred from each semiconductor element 10 is diffused by the conductive substrate 2. Therefore, the semiconductor module A1 has a preferable package structure for improving the heat dissipation of each semiconductor element 10.
  • the first conductive bonding material 71 includes a first layer 712 and a second layer 713.
  • the first layer 712 is bonded to the conductive substrate 2 by solid phase diffusion of a metal, and is bonded in a state of being in direct contact with each other at the bonding interface.
  • the second layer 713 is bonded to the support substrate 3 by solid phase diffusion of metal, and is bonded in a state of being in direct contact with each other at the bonding interface.
  • the bonding strength between the conductive substrate 2 and the support substrate 3 can be increased as compared with the case where the conductive substrate 2 and the support substrate 3 are bonded by a bonding material such as solder. Therefore, the semiconductor module A1 has a preferable package structure for suppressing peeling between the conductive substrate 2 and the support substrate 3.
  • each semiconductor element 10 and the conductive substrate 2 are bonded via a second conductive bonding material 72.
  • the second conductive bonding material 72 includes a third layer 722 and a fourth layer 723.
  • the third layer 722 is bonded to each semiconductor element 10 (back surface electrode 15) by solid phase diffusion of metal, and is bonded in a state of being in direct contact with each other at the bonding interface.
  • the fourth layer 723 is bonded to the conductive substrate 2 by solid phase diffusion of a metal, and is bonded in a state of being in direct contact with each other at the bonding interface.
  • the bonding strength between each semiconductor element 10 and the conductive substrate 2 can be increased as compared with the case where each semiconductor element 10 and the conductive substrate 2 are bonded by a bonding material such as solder. Therefore, the semiconductor module A1 has a preferable package structure for suppressing peeling between each semiconductor element 10 and the conductive substrate 2.
  • the Young's modulus of the first base layer 711 in the first conductive bonding material 71 is smaller than the Young's modulus of each constituent material of the first layer 712 and the second layer 713. According to such a configuration, when the first conductive bonding material 71 is bonded to the conductive substrate 2 and the support substrate 3 by solid phase diffusion, the stress is relaxed by the relatively soft first base layer 711, and the bonding boundary portion is formed. Can be smoothed. As a result, the first layer 712 and the conductive substrate 2 and the second layer 713 and the support substrate 3 are more firmly bonded by solid phase diffusion.
  • the thickness of the first base layer 711 is larger than the thickness of each of the first layer 712 and the second layer 713.
  • the pressing force acting on the is more uniform. Therefore, the first layer 712 and the conductive substrate 2, and the second layer 713 and the support substrate 3 can each have a stronger conduction bonding state.
  • Each constituent material of the first layer 712 and the second layer 713 contains silver. According to such a configuration, when bonding by solid phase diffusion using the first conductive bonding material 71, oxidation of the first layer 712 and the second layer 713 is suppressed, and good solid phase diffusion bonding is possible. Become. Further, since each of the back surface bonding layer 23 and the first bonding layer 321 bonded to the first layer 712 and the second layer 713 also contains silver, better solid phase diffusion bonding is possible.
  • the Young's modulus of the second base layer 721 in the second conductive bonding material 72 is smaller than the Young's modulus of each constituent material of the third layer 722 and the fourth layer 723. According to such a configuration, when the second conductive bonding material 72 is bonded to the semiconductor element 10 (back surface electrode 15) and the conductive substrate 2 by solid phase diffusion, the stress is relaxed by the relatively soft second base layer 721. Therefore, it is possible to smooth the joint boundary portion. As a result, the third layer 722 and the semiconductor element 10 (back surface electrode 15), and the fourth layer 723 and the conductive substrate 2 are more firmly bonded by solid phase diffusion.
  • the thickness of the second base layer 721 is larger than the thickness of each of the third layer 722 and the fourth layer 723.
  • the boundary portion between the third layer 722 and the semiconductor element 10 (back surface electrode 15) and the boundary portion between the fourth layer 723 and the conductive substrate 2 (main surface bonding layer 22) are respectively.
  • the pressing force acting becomes more uniform. Therefore, the third layer 722 and the semiconductor element 10 (back surface electrode 15), and the fourth layer 723 and the conductive substrate 2 can each have a stronger conduction bonding state.
  • Each constituent material of the third layer 722 and the fourth layer 723 contains silver. According to such a configuration, when bonding by solid phase diffusion using the second conductive bonding material 72, oxidation of the third layer 722 and the fourth layer 723 is suppressed, and good solid phase diffusion bonding is possible. Become. Further, since each of the back surface electrode 15 and the main surface bonding layer 22 bonded to the third layer 722 and the fourth layer 723 also contains silver, better solid phase diffusion bonding is possible.
  • the first conductive bonding material 71 has a structure in which the first layer 712 and the second layer 713, which are Ag plating layers, are laminated on the surface (both sides) of the first base layer 711 made of a sheet material containing Al. Further, the second conductive bonding material 72 also has a configuration in which the third layer 722 and the fourth layer 723, which are Ag plating layers, are laminated on the surface (both sides) of the second base layer 721 made of a sheet material containing Al. .. According to such a configuration, the first conductive bonding material 71 and the second conductive bonding material 72 can be easily prepared.
  • an opening 63 is formed in the second conduction member 62.
  • the opening 63 overlaps the main surface 201 (conductive substrate 2) in a plan view and does not overlap each semiconductor element 10 in a plan view.
  • the holding pin 911 provided in the mold 91 can be inserted into the opening 63.
  • the conductive substrate 2 can be pressed by the holding pin 911 without interfering with the second conductive member 62, so that the warp of the support substrate 3 to which the conductive substrate 2 is bonded can be suppressed.
  • the warp occurs, for example, so that both outer sides of the support substrate 3 in the y direction are located above the central side in the y direction. If the support substrate 3 is warped, the bonding strength between the conductive substrate 2 and the support substrate 3 may decrease. Further, during molding, a part of the sealing resin 8 may be formed on the bottom surface 302 due to resin leakage, which is a cause of poor bonding of the heat radiating member (for example, a heat sink) that can be bonded to the bottom surface 302. Therefore, the semiconductor module A1 has a preferable package structure for improving the bonding strength between the conductive substrate 2 and the support substrate 3 by suppressing the warp of the support substrate 3, and the sealing resin 8 is not intended. It has a preferable package structure for suppressing resin leakage to the position.
  • the conductive substrate 2 includes a first conductive portion 2A to which a plurality of first semiconductor elements 10A are bonded and a second conductive portion 2B to which a plurality of second semiconductor elements 10B are bonded.
  • the first conductive portion 2A and the second conductive portion 2B are separated in the x direction, and the first conductive portion 2A is located in the x2 direction with respect to the second conductive portion 2B.
  • the second conductive member 62 is connected to the plurality of second semiconductor elements 10B and the input terminals 42 and 43, and the opening 63 provided in the second conductive member 62 is the main of the first conductive portion 2A in a plan view. It overlaps with the surface 201.
  • the second conducting member 62 and the second conducting member 62 are formed.
  • the conductive substrate 2 can be pressed by the pressing pin 911 provided on the mold 91 while avoiding interference.
  • the second conduction member 62 includes a first wiring unit 621, a second wiring unit 622, a third wiring unit 623, and a fourth wiring unit 624.
  • the first wiring unit 621 and the second wiring unit 622 are connected to the input terminals 42 and 43 arranged on opposite sides in the y direction with the input terminal 41 interposed therebetween, and extend in the x direction.
  • the third wiring unit 623 is connected to both the first wiring unit 621 and the second wiring unit 622 and extends in the y direction, and is connected to each of the plurality of second semiconductor elements 10B.
  • the opening 63 is formed in each of the first wiring portion 621 and the second wiring portion 622 toward the x2 direction.
  • the openings 63 are provided in the vicinity of the two corners on both outer sides of the conductive substrate 2 (first conductive portion 2A) in the y direction in a plan view. Therefore, the openings 63 are provided in the vicinity of the two corners on both outer sides of the support substrate 3 that supports the conductive substrate 2 (first conductive portion 2A) in a plan view.
  • the holding pin provided on the mold 91 is provided at the time of forming the sealing resin 8 (during molding) while ensuring a relatively large size of the second conductive member 62 in a plan view.
  • the 911 can be inserted through the opening 63 to press the vicinity of the corners on both outer sides of the conductive substrate 2 (first conductive portion 2A) in the y direction.
  • the warp of the support substrate 3 to which the conductive substrate 2 is bonded occurs so that both outer sides of the support substrate 3 in the y direction are located above the center side in the y direction. It is possible to effectively suppress the warp of the support substrate 3 during molding.
  • the conductive member 6 (the first conductive member 61 and the second conductive member 62) is made of a metal plate material.
  • the opening 63 can be easily formed in the second conduction member 62.
  • the conductive member 6 made of a metal plate (first conductive member 61 and second conductive member 62) can easily correspond to various shapes and sizes, and a sufficient joint area with other parts is secured. This enhances the reliability of the joint with other parts.
  • a recess 201a is formed in a portion of the main surface 201 of the conductive substrate 2 (first conductive portion 2A) that overlaps with each opening 63 in a plan view.
  • Each recess 201a is a trace of applying a pressing force to the main surface 201 by the pressing pin 911 during molding.
  • the conductive substrate 2 first conductive
  • the appropriate position of the part 2A can be pressed by the pressing pin 911.
  • the sealing resin 8 is formed with a resin gap portion 86 that leads from the resin main surface 81 to the recess 201a.
  • the resin gap portion 86 has a tapered shape, and the cross-sectional area decreases from the resin main surface 81 toward the recess 201a.
  • Such a resin gap portion 86 is formed at the time of molding (when the sealing resin 8 is formed).
  • the resin filling portion 88 is filled in the resin gap portion 86 so as to close the resin gap portion 86. According to such a configuration, it is possible to prevent foreign matter (including water) from entering the recess 201a exposed from the sealing resin 8.
  • the semiconductor module A1 having the above configuration is preferable in terms of durability and reliability.
  • each opening 63 formed in the second conductive member 62 (conducting member 6) is a through hole penetrating in the z direction. According to such a configuration, in the second conductive member 62 (conducting member 6) constituting the main circuit current path, the bias of the current path due to the formation of the opening 63 is suppressed.
  • the semiconductor module A1 includes a conduction member 6.
  • the conduction member 6 constitutes a path of the main circuit current switched by each semiconductor element 10.
  • the conductive member 6 includes each first conductive member 61 connected to each first semiconductor element 10A and a second conductive member 62 connected to each second semiconductor element 10B.
  • the conductive member 6 (each of the first conductive member 61 and the second conductive member 62) is made of a metal plate material.
  • the main circuit current may be a relatively large value. In this case, it is preferable to suppress the parasitic resistance component in the conductive member 6, which is the path of the main circuit current, in order to reduce the power consumption of the semiconductor module A1.
  • the conductive member 6 is made of a metal plate material instead of the bonding wire to suppress the parasitic resistance component in the conductive member 6. That is, the semiconductor module A1 has a preferable package structure for suppressing the parasitic resistance component.
  • each first semiconductor element 10A has a rectangular shape in a plan view, and the four corners of the first semiconductor element 10A in a plan view do not overlap with the second conduction member 62. According to this configuration, in the manufacturing process of the semiconductor module A1, it is possible to visually inspect whether or not each of the first semiconductor elements 10A is properly bonded before the step of forming the sealing resin 8. That is, since the semiconductor module A1 can perform an appearance inspection of the bonded state of each first semiconductor element 10A during manufacturing (for example, the state shown in FIG. 23), whether or not each first semiconductor element 10A is appropriately bonded. Can be determined.
  • the distances at the four corners of the first semiconductor element 10A are measured by a laser distance measuring method, and if the distance difference between the measured four corners is small, it can be determined that the first semiconductor element 10A is appropriately joined. Therefore, since the semiconductor module A1 can be visually inspected during manufacturing, it has a preferable package structure for improving reliability. Since it is sufficient to confirm at least three corners of the four corners of the first semiconductor element 10A in a plan view when performing a visual inspection, the three corners are configured so as not to overlap the second conduction member 62. Just do it. Further, as shown in FIG.
  • each of the second semiconductor elements 10B since the four corners of each of the second semiconductor elements 10B in the plan view do not overlap with the second conducting member 62, in the manufacturing process of the semiconductor module A1.
  • the visual inspection may be an automated visual inspection using imaging and image processing.
  • the second conduction member 62 includes a first wiring unit 621, a second wiring unit 622, a third wiring unit 623, and a fourth wiring unit 624.
  • the first wiring unit 621 and the second wiring unit 622 are connected to the input terminals 42 and 43 arranged on opposite sides in the y direction with the input terminal 41 interposed therebetween, and extend in the x direction.
  • the third wiring unit 623 is connected to both the first wiring unit 621 and the second wiring unit 622 and extends in the y direction, and is connected to each of the plurality of second semiconductor elements 10B.
  • the fourth wiring unit 624 is connected to both the first wiring unit 621 and the second wiring unit 622.
  • the fourth wiring unit 624 is located on the x2 direction side with respect to the third wiring unit 623, and overlaps with the plurality of first semiconductor elements 10A in a plan view.
  • the second conductive member 62 including the first wiring portion 621, the second wiring portion 622, the third wiring portion 623, and the fourth wiring portion 624 overlaps a wide range of the main surface 201 in a plan view.
  • the size in plan view is relatively large. It is more preferable to increase the size of the second conductive member 62 in a plan view in order to suppress the parasitic resistance component of the second conductive member 62 (conducting member 6) constituting the path of the main circuit current.
  • Each first semiconductor element 10A has a first side 191 and a second side 192, a third side 193, and a fourth side 194 in a plan view.
  • the first side 191 and the second side 192 each extend in the y direction.
  • the first side 191 is the edge on the x2 direction side in the plan view
  • the second side 192 is the edge on the x1 direction side in the plan view.
  • the third side 193 and the fourth side 194 extend in the x direction, respectively.
  • the third side 193 is the edge on the y2 direction side in the plan view
  • the fourth side 194 is the edge on the y1 direction side in the plan view.
  • each first semiconductor element 10A has a rectangular shape in a plan view
  • the four corners formed by the first side 191 and the second side 192, the third side 193, and the fourth side 194 are substantially right angles in the plan view.
  • the fourth wiring portion 624 (first strip-shaped portion 625) of the second conduction member 62 has a first end edge 627 and a second end edge 628.
  • the first edge 627 is an edge located in the x2 direction in the fourth wiring portion 624, and is located in the x1 direction with respect to the first side 191 in a plan view.
  • the first edge 627 also extends from at least the third side 193 to the fourth side 194 in the y direction.
  • the second edge 628 is an edge located in the x1 direction in the fourth wiring portion 624 (first strip-shaped portion 625), and is located in the x2 direction with respect to the second side 192 in a plan view.
  • the second edge 628 also extends from at least the third side 193 to the fourth side 194 in the y direction.
  • the two angles 173 and 174 on the x1 direction side of each first semiconductor element 10A do not overlap with the second conduction member 62, respectively.
  • the size of the second conductive member 62 in the plan view is increased by securing the region of the fourth wiring portion 624 that overlaps with each first semiconductor element 10A in the plan view, and the first in the plan view.
  • the four corners of the semiconductor element 10A do not overlap with the second conduction member 62. Therefore, the parasitic resistance component of the second conductive member 62 (conducting member 6) can be effectively suppressed, and the appearance of the bonded state of each first semiconductor element 10A can be inspected during the manufacturing of the semiconductor module A1.
  • the fourth wiring portion 624 (first band-shaped portion 625) has a plurality of convex regions 625a protruding in the z2 direction from other portions. Each convex region 625a overlaps each first semiconductor device 10A in a plan view. According to the configuration in which the fourth wiring portion 624 has a plurality of convex regions 625a, it is possible to prevent the fourth wiring portion 624 from unreasonably contacting the first conduction member 61 joined on the first semiconductor element 10A. Can be done.
  • the third wiring portion 623 has a plurality of concave regions 623a protruding in the z1 direction from other portions. Each concave region 623a is joined to any one of the plurality of second semiconductor elements 10B. According to such a configuration, the plane of the third wiring portion 623 (second conduction member 62) while appropriately conducting the third wiring portion 623 (second conduction member 62) and the plurality of second semiconductor elements 10B. It is possible to secure a large size in the visual sense.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B overlap each other when viewed in the x direction. According to such a configuration, the dimensions in the y direction of the conductive substrate 2 (first conductive portion 2A and second conductive portion 2B) on which the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B are arranged are large. It is possible to suppress the occurrence of the semiconductor module A1 and reduce the size of the semiconductor module A1.
  • the semiconductor module A1 includes a conductive substrate 2, two input terminals 41, 42 (or two input terminals 41, 43), an output terminal 44, and a conduction member 6.
  • the conductive substrate 2 includes a first conductive portion 2A and a second conductive portion 2B arranged in the x direction in a plan view.
  • a plurality of first semiconductor elements 10A are electrically bonded to the first conductive portion 2A.
  • a plurality of second semiconductor elements 10B are electrically bonded to the second conductive portion 2B.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B are respectively arranged at intervals along the y direction.
  • the two input terminals 41, 42 are located in the x2 direction with respect to the first conductive portion 2A.
  • the input terminal 41 is a positive electrode and is connected to the first conductive portion 2A.
  • the input terminal 42 (or the input terminal 43) is a negative electrode.
  • the output terminal 44 is located in the x1 direction with respect to the second conductive portion 2B.
  • the conductive member 6 is connected to the first conductive member 61 connected to the plurality of first semiconductor elements 10A and the second conductive portion 2B, and to the plurality of second semiconductor elements 10B and the input terminal 42 (or input terminal 43).
  • the second conductive member 62 is included.
  • the path of the main circuit current switched by the plurality of semiconductor elements 10 is configured to be along the x direction in a plan view.
  • the axis of symmetry in the planar structure of the semiconductor module A1 is configured to be along the y direction in plan view. That is, the axis of symmetry and the path of the main circuit current are orthogonal to each other.
  • the semiconductor module A1 has a preferable package structure for equalizing the parasitic inductance component in the path of the main circuit current and equalizing the amount of current to each semiconductor element 10.
  • Each first semiconductor element 10A and each second semiconductor element 10B are separated from each other in the x direction.
  • Each of the first semiconductor elements 10A and each second semiconductor element 10B is arranged along the y direction. Therefore, the direction in which the semiconductor elements 10 are lined up and the direction in which the first main circuit current or the second main circuit current flows are orthogonal to each other.
  • a difference in the length of the current path of the first main circuit current may occur among the three first semiconductor elements 10A. It is suppressed.
  • the parasitic resistance component in the conductive member 6, which is the path of the main circuit current can be suppressed.
  • the region where the first main circuit current flows and the region where the second main circuit current flows are configured to overlap in a plan view. That is, a region in which the first main circuit current flows in the second conductive member 62 that connects the output terminal 44 and the first input terminal 42 and the second input terminal 43, which are the negative electrode terminals, in order to allow the second main circuit current to flow. It is arranged above the first conductive portion 2A, the first conductive member 61, and the second conductive portion 2B). The direction in which the first main circuit current flows is opposite to the direction in which the second main circuit current flows. Therefore, with the above-mentioned arrangement, the magnetic field generated by the first main circuit current and the magnetic field generated by the second main circuit current can cancel each other out, so that the inductance can be reduced.
  • the semiconductor module A1 of this embodiment includes two input terminals 42 and 43. Each of these input terminals 42 and 43 is a negative electrode, and sandwiches the input terminal 41 in the y direction. Further, a second conduction member 62 is connected to the two input terminals 42 and 43. According to such a configuration, it is possible to further reduce the variation in the path of the current flowing from the output terminal 44 to the input terminals 42 and 43 via the second semiconductor element 10B and the second conduction member 62. ..
  • the second conduction member 62 includes a first wiring unit 621, a second wiring unit 622, a third wiring unit 623, and a fourth wiring unit 624.
  • the first wiring unit 621 and the second wiring unit 622 are connected to the input terminals 42 and 43 arranged on opposite sides in the y direction with the input terminal 41 interposed therebetween, and extend in the x direction.
  • the third wiring unit 623 is connected to both the first wiring unit 621 and the second wiring unit 622 and extends in the y direction, and is connected to each of the plurality of second semiconductor elements 10B.
  • the fourth wiring unit 624 is located on the x2 direction side with respect to the third wiring unit 623, and is connected to any of the first wiring unit 621, the second wiring unit 622, and the third wiring unit 623. It is connected.
  • the second conductive member 62 including the first wiring portion 621, the second wiring portion 622, the third wiring portion 623, and the fourth wiring portion 624 overlaps a wide range of the main surface 201 in a plan view. , It is possible to secure a large size in a plan view. According to such a configuration, the variation in the path of the current flowing from the output terminal 44 to the input terminals 42 and 43 via the second semiconductor element 10B and the second conduction member 62 is appropriately reduced. Therefore, the semiconductor module A1 of the present embodiment is more suitable for equalizing the parasitic inductance component in the main circuit current path (second conducting member 62) and equalizing the amount of current to each second semiconductor element 10B. preferable.
  • the fourth wiring unit 624 is connected to both the first wiring unit 621 and the second wiring unit 622, and overlaps with the plurality of first semiconductor elements 10A in a plan view. Further, the fourth wiring portion 624 (first band-shaped portion 625) has a plurality of convex regions 625a protruding in the z2 direction from other portions. Each convex region 625a overlaps each first semiconductor device 10A in a plan view. According to such a configuration, the fourth wiring is connected to the first conduction member 61 joined on the first semiconductor element 10A while ensuring a large size of the fourth wiring portion 624 (second conduction member 62) in a plan view. It is possible to prevent the unit 624 from being unreasonably contacted.
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B overlap each other when viewed in the x direction. According to such a configuration, the dimensions in the y direction of the conductive substrate 2 (first conductive portion 2A and second conductive portion 2B) on which the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B are arranged are large. It is possible to suppress the occurrence of the semiconductor module A1 and reduce the size of the semiconductor module A1.
  • FIGS. 30 to 32 show a modification of the semiconductor module according to the above embodiment.
  • the same or similar elements as the semiconductor module A1 of the above embodiment are designated by the same reference numerals as those of the above embodiment, and the description thereof will be omitted as appropriate.
  • FIGS. 30 and 31 show the semiconductor module according to the first modification of the first embodiment.
  • the arrangement of the openings 63 is different from that of the semiconductor module A1 of the above embodiment.
  • a plurality of openings 63 are additionally provided as compared with the semiconductor module A1 of the above embodiment.
  • the second conduction member 62 has six openings 63.
  • Each opening 63 is positioned so as to overlap the main surface 201 of the conductive substrate 2 (first conductive portion 2A or second conductive portion 2B) in a plan view and not to overlap the plurality of semiconductor elements 10 in a plan view.
  • three openings 63 are formed in the first wiring portion 621, and the other three openings 63 are formed in the second wiring portion 622.
  • the three openings 63 formed in the first wiring portion 621 are the opening 63 provided on the side of the first wiring portion 621 on the x2 direction side and the opening 63 on the x1 direction side as in the above-mentioned semiconductor module A1.
  • Two additional openings 63 are provided near the corner of the first conductive portion 2A between the end edge on the y2 direction side and the end edge on the x1 direction side, and the other is the first.
  • the conductive portion 2B is provided in the vicinity of the corner portion formed by the edge on the y2 direction side and the edge on the x2 direction side.
  • a recess 201a is formed on the main surface 201.
  • the three openings 63 formed in the second wiring portion 622 are the opening 63 provided on the side of the second wiring portion 622 on the x2 direction side and the opening 63 on the x1 direction side as in the above-mentioned semiconductor module A1.
  • the conductive portion 2B is provided in the vicinity of the corner portion formed by the edge on the y1 direction side and the edge on the x2 direction side.
  • the semiconductor module A11 of this modification also has the same effect as the semiconductor module A1 of the above embodiment. Further, in this modification, four openings 63 are added as compared with the semiconductor module A1, and the recesses 201a corresponding to each of the added four openings 63 are formed at the time of forming the sealing resin 8 (mold molding). It is a trace that a pressing force is applied to the main surface 201 by the pressing pin 911 of the mold 91 at the time). According to such a configuration, the peripheral edge portion of the support substrate 3 can be evenly pressed during molding.
  • the warp of the support substrate 3 during molding becomes large due to the size of the support substrate 3 in a plan view, the physical characteristics of the support substrate 3 (for example, the coefficient of thermal expansion), etc., the warp of the support substrate 3 is appropriately suppressed. be able to.
  • FIG. 32 shows a semiconductor module according to a second modification of the first embodiment.
  • the shape of each opening 63 is different from that of the semiconductor module A1 of the above embodiment.
  • the opening 63 is a through hole extending in the z direction, but in the semiconductor module A12 of this modification, the opening 63 is a notch.
  • each opening 63 has a shape (notch shape) recessed inward in the xy plane from the outer peripheral edge of the second conductive member 62 when viewed in the z direction.
  • the two openings 63 include a first opening 63 provided in the first wiring section 621 and a second opening 63 provided in the second wiring section 622.
  • the first opening 63 is a notch recessed in a U shape from the y2 direction side edge of the first wiring portion 621 toward the y1 direction.
  • the second opening 63 is a notch recessed in a U shape from the end edge in the y1 direction of the second wiring portion 622 toward the y2 direction.
  • the semiconductor module A12 of this modification also has the same effect as the semiconductor module A1 of the above embodiment.
  • the configuration of the second conduction member 62 is different from that of the semiconductor module A1 of the above embodiment.
  • the area occupied by the fourth wiring portion 624 of the second conduction member 62 is different from that of the above embodiment.
  • the dimension of the first band-shaped portion 625 in the x direction is larger than that of the semiconductor module A1.
  • the position of the second edge 628 of the first band-shaped portion 625 is located on the x1 direction side with respect to the semiconductor module A1.
  • the second edge 628 is located in the x1 direction with respect to the second side 192 of the first semiconductor element 10A in a plan view.
  • the two corners of each of the first semiconductor elements 10A on the x1 direction side overlap with the second conduction member 62 (first strip-shaped portion 625) in a plan view.
  • the semiconductor module A2 of the present embodiment also has the same function and effect as the semiconductor module A1 of the above embodiment. Further, in the semiconductor module A2, it is possible to secure a larger size of the first band-shaped portion 625 (second conduction member 62) of the fourth wiring portion 624 in a plan view. This is more preferable in reducing the parasitic inductance component.
  • the semiconductor module according to the present disclosure is not limited to the above-described embodiment.
  • the specific configuration of each part of the semiconductor module of the present disclosure can be freely redesigned.
  • Appendix 1 Support board and A conductive substrate having a main surface and a back surface separated from each other in the thickness direction of the support substrate and bonded to the support substrate so that the back surface faces the support substrate.
  • At least one semiconductor element electrically bonded to the main surface and having a switching function, At least one conductive member that constitutes a path of the current switched by the semiconductor element and is arranged so as to overlap the main surface when viewed in the thickness direction. It has a resin main surface and a resin back surface separated from each other in the thickness direction, and includes at least a part of the support substrate, at least a part of the conductive substrate, and a sealing resin covering the semiconductor element.
  • a semiconductor module in which at least one opening that overlaps with the main surface of the conductive substrate and does not overlap with the semiconductor element when viewed in the thickness direction is formed in the conductive member.
  • Appendix 2. The conductive substrate includes a first conductive portion and a second conductive portion that are separated from each other in a first direction orthogonal to the thickness direction.
  • the at least one semiconductor element includes at least one first semiconductor element electrically bonded to the first conductive portion and at least one second semiconductor element electrically bonded to the second conductive portion.
  • the first input terminal is connected to the first conductive portion, and the second input terminal is connected to the second semiconductor element.
  • the at least one conductive member includes a first conductive member and a second conductive member, and the first conductive member is connected to the first semiconductor element and the second conductive portion, and the second conductive member. Is connected to the second semiconductor element and the second input terminal.
  • the semiconductor module according to Appendix 2 wherein the opening is provided in the second conductive member and overlaps with the main surface of the first conductive portion when viewed in the thickness direction.
  • the at least one first semiconductor element includes a plurality of first semiconductor elements spaced apart from each other in a second direction perpendicular to both the thickness direction and the first direction.
  • the at least one second semiconductor element includes a plurality of second semiconductor elements spaced apart from each other in the second direction.
  • the third input terminal is located on one side of the first direction with respect to the plurality of first semiconductor elements, and is connected to the plurality of second semiconductor elements. In the second direction, the first input terminal is arranged between the second input terminal and the third input terminal.
  • the second conducting member includes a first wiring portion, a second wiring portion, and a third wiring portion, and the first wiring portion is connected to the second input terminal and extends in the first direction.
  • the second wiring portion is connected to the third input terminal and extends in the first direction, and the third wiring portion is connected to both the first wiring portion and the second wiring portion. It extends in the second direction and is connected to each of the plurality of second semiconductor elements.
  • the at least one opening includes a first opening and a second opening, the first opening is provided on one side of the first wiring portion in the first direction, and the second opening is the first opening.
  • the semiconductor module according to Appendix 3 which is provided on one side of the wiring portion in the first direction.
  • the second conduction member includes a fourth wiring portion which is connected to both the first wiring portion and the second wiring portion and which overlaps with the plurality of first semiconductor elements when viewed in the thickness direction.
  • Appendix 6. The semiconductor module according to Appendix 4 or 5, wherein the first input terminal, the second input terminal, and the third input terminal overlap each other when viewed in the second direction. Appendix 7.
  • An output terminal connected to the second conductive portion, at least one first control terminal for controlling the plurality of first semiconductor elements, and at least one second control for controlling the plurality of second semiconductor elements. It also has terminals and
  • the sealing resin has a resin side surface that is connected to both the resin main surface and the resin back surface and is sandwiched between the resin main surface and the resin back surface in the thickness direction.
  • the first input terminal, the second input terminal, and the third input terminal each project from the resin side surface and have an input side joint surface facing one side in the thickness direction.
  • the output terminal protrudes from the resin side surface and has an output side joint surface facing one side in the thickness direction.
  • the first control terminal is arranged on the main surface of the first conductive portion and extends along the thickness direction.
  • Appendix 8 The support substrate has a rectangular shape when viewed in the thickness direction, and has a rectangular shape.
  • Appendix 9. The semiconductor module according to Appendix 1 or 2, wherein the conductive member is made of a metal plate material. Appendix 10.
  • the main surface of the conductive substrate has a portion that overlaps with the opening in the thickness direction, and a recess recessed in the thickness direction is formed in this portion, any one of Supplementary note 1 to 3.
  • the semiconductor module described in. Appendix 11. The semiconductor module according to Appendix 10, wherein the sealing resin is formed with a resin void portion leading from the main surface of the resin to the recess.
  • Appendix 12. The resin gap portion has a resin gap portion edge that is in contact with the main surface, the recess has a recess edge that is in contact with the main surface, and the resin gap portion edge and the recess edge are mutually.
  • Appendix 14 The semiconductor module according to any one of Supplementary note 11 to 13, wherein the resin void portion has a tapered shape in which the cross-sectional area decreases from the main surface of the resin toward the concave portion.
  • Appendix 15. Each further comprises an input terminal, an output terminal and a control terminal electrically connected to the semiconductor element.
  • the sealing resin has a resin side surface connected to both the resin main surface and the resin back surface. The input terminal and the output terminal protrude from the side surface of the resin.
  • the input terminal and the output terminal have an input side joint surface and an output side joint surface facing one side in the thickness direction, respectively.
  • the semiconductor module according to Appendix 1 wherein the control terminal is arranged on the main surface of the conductive substrate and extends along the thickness direction.
  • Appendix 16. The semiconductor module according to any one of Supplementary note 1 to 3 and 10 to 15, wherein the opening is a through hole extending in the thickness direction.
  • Appendix 17. The semiconductor module according to any one of Supplementary note 1 to 3 and 10 to 15, wherein the opening has a notch shape recessed from the outer peripheral edge of the conductive member when viewed in the thickness direction.
  • Appendix 18 The process of preparing the support board and A step of joining a conductive substrate having a main surface and a back surface separated from each other in the thickness direction of the support substrate to the support substrate so that the back surface faces the support substrate.
  • a process of electrically joining a semiconductor element having a switching function to the main surface The conductive member constituting the path of the main circuit current switched by the semiconductor element is separated from the main surface in the thickness direction and overlaps the main surface in the thickness direction on the conductive substrate.
  • the process of joining and The step of pressing the conductive substrate by the pressing member through the opening provided in the conductive member, and A step of forming a sealing resin that covers at least a part of the support substrate, at least a part of the conductive substrate, and the semiconductor element.
  • Support board and Each has a main surface and a back surface separated from each other in the thickness direction of the support substrate, and a first conductive portion and a second conductive portion bonded to the support substrate so that the back surface faces the support substrate.
  • first semiconductor element electrically bonded to the main surface of the first conductive portion and having a switching function
  • second semiconductor element electrically bonded to the main surface of the second conductive portion and having a switching function
  • a conductive member arranged so as to overlap the main surface when viewed in the direction, It has a resin main surface and a resin back surface opposite to the resin main surface, and has at least a part of the support substrate, at least a part of the first conductive part, and at least a part of the second conductive part.
  • a sealing resin for covering the first and second semiconductor elements is provided.
  • the conductive member has at least one void in which the conductive member is partially cut off when viewed in the thickness direction.
  • a semiconductor module in which the gap portion overlaps with the main surface of the first conductive portion or the second conductive portion and does not overlap with the first and second semiconductor elements when viewed in the thickness direction.
  • Appendix 21 It also has a first input terminal and a second input terminal.
  • the first conductive portion and the second conductive portion are arranged apart from each other in the first direction orthogonal to the thickness direction.
  • the first input terminal is located on one side of the first direction with respect to the first semiconductor element and is connected to the first conductive portion.
  • the second input terminal is located on one side of the first semiconductor element in the first direction and is connected to the second semiconductor element.
  • the conductive member includes a first conductive member connected to the first semiconductor element and the second conductive portion, and a second conductive member connected to the second semiconductor element and the second input terminal. Including, The semiconductor module according to Appendix 20, wherein the gap portion is provided in the second conductive portion and overlaps with the main surface of the first conductive portion when viewed in the thickness direction. Appendix 22.
  • the at least one first semiconductor element includes a plurality of first semiconductor elements spaced apart from each other in a second direction orthogonal to both the thickness direction and the first direction.
  • the at least one second semiconductor element includes a plurality of second semiconductor elements spaced apart from each other in the second direction.
  • the third input terminal is located on one side of the first direction with respect to the plurality of first semiconductor elements, and is connected to the plurality of second semiconductor elements. In the second direction, the first input terminal is arranged between the second input terminal and the third input terminal.
  • the second conducting member includes a first wiring portion connected to the second input terminal and extending in the first direction, a second wiring portion connected to the third input terminal and extending in the first direction, and the above.
  • the at least one gap portion includes a first gap portion and a second gap portion, and the first gap portion is provided on one side of the first wiring portion in the first direction, and the second gap portion is provided.
  • the second conduction member includes a fourth wiring portion which is connected to both the first wiring portion and the second wiring portion and which overlaps with the plurality of first semiconductor elements when viewed in the thickness direction. The semiconductor module described. Appendix 24.
  • the support substrate has a rectangular shape when viewed in the thickness direction.
  • Appendix 26 The semiconductor module according to Appendix 20, wherein the conductive member is made of a metal plate material.
  • Appendix 27 The semiconductor module according to Appendix 20 or 26, wherein the main surface overlapping the gap portion is formed with a recess that overlaps the gap portion and is recessed in the thickness direction when viewed in the thickness direction.
  • Appendix 28 The semiconductor module according to Appendix 27, wherein the sealing resin is formed with a resin void portion leading from the main surface of the resin to the recess.
  • Appendix 29 The resin gap portion has a resin gap portion edge that is in contact with the main surface, the recess has a recess edge that is in contact with the main surface, and the resin gap portion edge and the recess edge are mutually.
  • Appendix 30 The semiconductor module according to Appendix 28 or 29, further comprising a resin filling portion filled in the resin void portion. Appendix 31.

Landscapes

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Abstract

半導体モジュールは、支持基板と、前記支持基板に接合された導電基板と、前記導電基板に電気的に接合されたスイッチング用半導体素子と、前記半導体素子によってスイッチングされる主回路電流の経路を構成する導電部材とを備える。前記導電部材は、前記支持基板の厚さ方向に見て、前記導電基板の主面と重なるように配置されている。前記導通部材には、前記厚さ方向に見て、前記導電基板の前記主面と重なり且つ前記半導体素子と重ならない開口が形成されている。

Description

半導体モジュール、および半導体モジュールの製造方法
　本開示は、半導体モジュール、および半導体モジュールの製造方法に関する。
　従来、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の電力用スイッチング素子を備える半導体モジュールが知られている。このような半導体モジュールは、産業機器、家電、情報端末、および自動車用機器を含む種々の電子機器に搭載される。特許文献１には、従来の半導体モジュール（パワーモジュール）が開示されている。特許文献１に記載の半導体モジュールは、半導体素子、および、支持基板（セラミック基板）を備えている。半導体素子は、たとえばＳｉ（シリコン）製のＩＧＢＴである。支持基板は、半導体素子を支持する。支持基板は、絶縁性の基材と、基材の上下両面にそれぞれ積層された導体層とを含む。各導体層は、たとえばＣｕ（銅）からなり、一方の導体層に半導体素子が接合される。
特開２０１５－２２０３８２号公報
　近年、電子機器の省エネルギー化、高性能化および小型化が求められている。その要請に応えるには、電子機器に搭載される半導体モジュールの性能向上や小型化が必要となる。
　上記事情に鑑み、本開示は、導電基板と支持基板との接合強度の向上を図る上で好ましいモジュール構造を有する半導体モジュールを提供することを一の課題とする。
　本開示により提供される半導体モジュールは、支持基板と、前記支持基板の厚さ方向において互いに離間した主面および裏面を有し、前記裏面が前記支持基板に対向するように当該支持基板に接合された導電基板と、前記主面に電気的に接合され、スイッチング機能を有する少なくとも１つの半導体素子と、前記半導体素子によってスイッチングされる主回路電流の経路を構成し、かつ前記厚さ方向に見て前記主面と重なるように配置された導通部材と、前記厚さ方向において互いに離間した樹脂主面および樹脂裏面を有し、前記支持基板の少なくとも一部と、前記導電基板の少なくとも一部と、前記半導体素子とを覆う封止樹脂とを備える。前記導通部材には、前記厚さ方向に見て、前記導電基板の前記主面と重なり且つ前記半導体素子と重ならない少なくとも１つの開口が形成されている。
　本開示の構成によれば、導電基板と支持基板との接合強度の向上を図る上で好ましいモジュール構造を提供することができる。
第１実施形態にかかる半導体モジュールの斜視図である。 図１において、封止樹脂、樹脂部および樹脂充填部を省略した図である。 図２において、導通部材を省略した図である。 第１実施形態の半導体モジュールを示す平面図である。 図４において、封止樹脂、樹脂部および樹脂充填部を想像線で示した図である。 図５の一部を拡大した図であって、封止樹脂、樹脂部および樹脂充填部の想像線を省略している。 図６の一部を拡大した図である。 図５において、導通部材の一部を想像線で示した図である。 第１実施形態の半導体モジュールを示す正面図である。 第１実施形態の半導体モジュールを示す底面図である。 第１実施形態の半導体モジュールを示す左側面図である。 第１実施形態の半導体モジュールを示す右側面図である。 図５のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図５のＸＩＶ－ＸＩＶ線に沿う断面図である。 図１４の一部を拡大した部分拡大図である。 図５のＸＶＩ－ＸＶＩ線に沿う断面図である。 図５のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。 図５のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。 図５のＸＩＸ－ＸＩＸ線に沿う断面図である。 第１実施形態の半導体モジュールの回路構成例である。 半導体モジュールの製造方法の一工程を示す平面図である。 半導体モジュールの製造方法の一工程を示す断面模式図である。 半導体モジュールの製造方法の一工程を示す平面図である。 半導体モジュールの製造方法の一工程を示す切断部端面図であって、図１３に示す断面に対応する。 半導体モジュールの製造方法の一工程を示す要部拡大断面図であって、図１３に示す断面の一部を拡大した図に対応する。 半導体モジュールの製造方法の一工程を示す要部拡大断面図であって、図１４に示す断面の一部を拡大した図に対応する。 半導体モジュールの製造方法の一工程を示す要部拡大断面図であって、図１４に示す断面の一部を拡大した図に対応する。 半導体モジュールの製造方法の一工程を示す要部拡大断面図であって、図１３に示す断面の一部を拡大した図に対応する。 半導体モジュールの製造方法の一工程を示す要部拡大断面図であって、図１４に示す断面の一部を拡大した図に対応する。 第１変形例にかかる半導体モジュールを示す斜視図である。 第１変形例にかかる半導体モジュールを示す平面図である。 第２変形例にかかる半導体モジュールを示す平面図である。 第２実施形態の半導体モジュールを示す平面図である。 図３３の一部を拡大した部分拡大図であって、封止樹脂、樹脂部および樹脂充填部の想像線を省略している。 図３４の一部を拡大した図である。
　本開示の半導体モジュールの好ましい実施の形態について、図面を参照して以下に説明する。以下の説明において、同一あるいは類似の構成要素については、同じ符号を付し、重複する説明は省略する。
　図１～図２０は、第１実施形態にかかる半導体モジュールＡ１を示している。半導体モジュールＡ１は、たとえば図２または図３に示すように、複数の半導体素子１０、導電基板２、支持基板３、複数の入力端子４１～４３、複数の出力端子４４、複数の制御端子４５、複数の制御端子支持体５、および複数の導通部材６を備えている。また、半導体モジュールＡ１は、第１導電性接合材７１および第２導電性接合材７２（図１４）や、複数のワイヤ７３１～７３５（図８）、封止樹脂８（図１）、樹脂部８７（図１）、および樹脂充填部８８（図１３）を備えている。
　図１は、半導体モジュールＡ１を示す斜視図である。図２は、図１の斜視図において、封止樹脂８および樹脂部８７等を省略した図である。図３は、図２の斜視図において、導通部材６を省略した図である。図４は、半導体モジュールＡ１を示す平面図である。図５は、図４の平面図において、封止樹脂８、樹脂部８７等を想像線で示した図である。図６は、図５の一部を拡大した部分拡大図である。図６においては、封止樹脂８および樹脂部８７等に対する想像線を省略している。図７は、図６の一部を拡大した部分拡大図である。図８は、図５の平面図において、導通部材６の一部（後述の第２導通部材６２）を想像線で示した図である。図９は、半導体モジュールＡ１を示す正面図である。図１０は、半導体モジュールＡ１を示す底面図である。図１１は、半導体モジュールＡ１を示す左側面図である。図１２は、半導体モジュールＡ１を示す右側面図である。図１３は、図５のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。図１４は、図５のＸＩＶ－ＸＩＶ線に沿う断面図である。図１５は、図１４の一部を拡大した部分拡大図である。図１６は、図５のＸＶＩ－ＸＶＩ線に沿う断面図である。図１７は、図５のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。図１８は、図５のＸＶＩＩＩ－ＸＶＩＩＩ線に沿う断面図である。図１９は、図５のＸＩＸ－ＸＩＸ線に沿う断面図である。図２０は、半導体モジュールＡ１の回路構成例である。図２０の回路図においては、複数の第１半導体素子１０Ａ（後述）のうちの１つのみ、および複数の第２半導体素子１０Ｂ（後述）のうちの１つのみ（図示された第１半導体素子１０Ａに対応する１つの第２半導体素子１０Ｂ）を記載している。なお、複数のワイヤ７３１～７３５は、図２、図３、図７、図１４、図１８においては省略されている。
　以下では、互いに直交する３つの方向、すなわちｘ方向、ｙ方向およびｚ方向を参照しつつ説明する。図に示す例では、ｚ方向は、半導体モジュールＡ１（または支持基板３等）の厚さ方向である。図４に示すように、ｘ方向は、封止樹脂８の長辺に平行に延びており、ｙ方向は、封止樹脂８の短辺に平行に延びている。ｘ方向の一方をｘ１方向、ｘ方向の他方をｘ２方向とする。これは、ｙ方向およびｚ方向についても同様である。以下の説明において、「平面視」は、「ｚ方向に見たとき」と同じ意味である。ｘ方向を「第１方向」と称し、ｙ方向を「第２方向」と称する場合もあるが、本開示がこれに限定されるわけではない。
　複数の半導体素子１０は、半導体モジュールＡ１の機能にとっての主要な要素である。各半導体素子１０は、たとえばＳｉＣ（炭化ケイ素）を主とする半導体材料からなる。この半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＡｓ（ヒ化ガリウム）あるいはＧａＮ（窒化ガリウム）等であってもよい。各半導体素子１０は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）で構成されたスイッチング機能部Ｑ１（図２０参照）を有する。スイッチング機能部Ｑ１は、ＭＯＳＦＥＴに限定されず、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）を含む電界効果トランジスタや、ＩＧＢＴのようなバイポーラトランジスタ等、他のトランジスタであってもよい。各半導体素子１０は、いずれも同じ素子である。各半導体素子１０は、たとえばｎチャネル型のＭＯＳＦＥＴであるが、ｐチャネル型のＭＯＳＦＥＴであってもよい。
　各半導体素子１０は、図１５に示すように、ｚ方向に互いに離間する素子主面１０１および素子裏面１０２を有する。素子主面１０１はｚ２方向を向き、素子裏面１０２はｚ１方向を向く。
　複数の半導体素子１０は、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂを含む。本実施形態では、半導体モジュールＡ１は、３つの第１半導体素子１０Ａと３つの第２半導体素子１０Ｂとを備えているが、半導体素子の数は、本構成に限定されず、半導体モジュールＡ１に要求される性能等に応じて適宜設定される。たとえば、第１半導体素子１０Ａおよび第２半導体素子１０Ｂの数は、それぞれ１個または２個でもよく、それぞれ４個以上でもよい。第１半導体素子１０Ａの数と第２半導体素子１０Ｂの数とは、等しくてもよく、異なってもよい。第１半導体素子１０Ａおよび第２半導体素子１０Ｂの数は、たとえば、半導体モジュールＡ１が取り扱う電流容量によって決定される。
　半導体モジュールＡ１は、図２０に示すように、たとえばハーフブリッジ型のスイッチング回路として構成される。この場合、複数の第１半導体素子１０Ａは、半導体モジュールＡ１の上アーム回路を構成し、複数の第２半導体素子１０Ｂは、下アーム回路を構成する。上アーム回路において、複数の第１半導体素子１０Ａは互いに並列に接続され、下アーム回路において、複数の第２半導体素子１０Ｂは互いに並列に接続される。各第１半導体素子１０Ａと各第２半導体素子１０Ｂとは、直列に接続され、ブリッジ層を構成する。
　複数の第１半導体素子１０Ａはそれぞれ、図８および図１６等に示すように、導電基板２に搭載されている。図８に示す例では、複数の第１半導体素子１０Ａは、たとえばｙ方向に並んでおり、互いに離間している。各第１半導体素子１０Ａは、第２導電性接合材７２を介して、導電基板２（後述の第１導電部２Ａ）に導通接合されている。各第１半導体素子１０Ａは、第１導電部２Ａに接合された際、素子裏面１０２が第１導電部２Ａに対向する。
　複数の第２半導体素子１０Ｂはそれぞれ、図８および図１７等に示すように、導電基板２に搭載されている。図８に示す例では、複数の第２半導体素子１０Ｂは、たとえばｙ方向に並んでおり、互いに離間している。各第２半導体素子１０Ｂは、第２導電性接合材７２を介して、導電基板２（後述の第２導電部２Ｂ）に導通接合されている。各第２半導体素子１０Ｂは、第２導電部２Ｂに接合された際、素子裏面１０２が第２導電部２Ｂに対向する。図８から理解されるように、ｘ方向に見て、複数の第１半導体素子１０Ａと複数の第２半導体素子１０Ｂとは、重なっているが、重なっていなくてもよい。
　複数の半導体素子１０（複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂ）はそれぞれ、第１主面電極１１、第２主面電極１２および裏面電極１５を有する。以下で説明する第１主面電極１１、第２主面電極１２および裏面電極１５の構成は、各半導体素子１０において共通する。第１主面電極１１および第２主面電極１２は、素子主面１０１に設けられている。第１主面電極１１および第２主面電極１２は、図示しない絶縁膜により絶縁されている。裏面電極１５は、素子裏面１０２に設けられている。
　第１主面電極１１は、たとえばゲート電極であって、半導体素子１０を駆動させるための駆動信号（たとえばゲート電圧）が入力される。各半導体素子１０において、第２主面電極１２は、たとえばソース電極であって、ソース電流が流れる。裏面電極１５は、たとえばドレイン電極であって、ドレイン電流が流れる。裏面電極１５は、素子裏面１０２の略全域を覆っている（図１５に示す第１半導体素子１０Ａ参照）。裏面電極１５は、たとえばＡｇめっきにより構成される。
　各半導体素子１０は、上記スイッチング機能部Ｑ１により、第１主面電極１１（ゲート電極）に駆動信号（ゲート電圧）が入力されると、この駆動信号に応じて、導通状態と遮断状態とが切り替わる。この導通状態と遮断状態とが切り替わる動作をスイッチング動作という。導通状態では、裏面電極１５（ドレイン電極）から第２主面電極１２（ソース電極）に電流が流れるが、遮断状態では、この電流が流れない。つまり、各半導体素子１０は、スイッチング機能部Ｑ１により、スイッチング動作を行う。半導体モジュールＡ１は、複数の半導体素子１０のスイッチング機能部Ｑ１により、１つの入力端子４１と２つの入力端子４２，４３との間に入力される第１電源電圧（直流電圧）をたとえば第２電源電圧（交流電圧）に変換して、出力端子４４から第２電源電圧を出力する。このように、入力端子４１～４３は、第１電源電圧に関わる「第１電源端子」であり、出力端子４４は、第２電源電圧に関わる「第２電源端子」である。
　複数の半導体素子１０のうちの少なくとも１つ（図８に示す例では２つ）は、スイッチング機能部Ｑ１の他に、ダイオード機能部Ｄ１（図２０参照）を有する。半導体モジュールＡ１においては、複数の第１半導体素子１０Ａのうちの１つ（図８において、他の２つよりもｙ２方向側に配置された第１半導体素子１０Ａ）と複数の第２半導体素子１０Ｂのうちの１つ（図８において、他の２つよりもｙ１方向側に配置された第２半導体素子１０Ｂ）とが、スイッチング機能部Ｑ１の他、ダイオード機能部Ｄ１を含んでいる。ダイオード機能部Ｄ１の機能や役割は特に限定されないが、たとえば、温度検出用に用いることが可能である。図２０に示す各ダイオードＤ２は、たとえば対応するスイッチング機能部Ｑ１の寄生ダイオード成分である。
　図８に示すように、ダイオード機能部Ｄ１を有する半導体素子１０は、第１主面電極１１、第２主面電極１２および裏面電極１５の他に、第３主面電極１３、第４主面電極１４および第５主面電極１６を有する。以下で説明する第３主面電極１３、第４主面電極１４および第５主面電極１６の各構成は、ダイオード機能部Ｄ１を有する半導体素子１０において共通する。第３主面電極１３、第４主面電極１４および第５主面電極１６は、素子主面１０１に形成されている。第３主面電極１３および第４主面電極１４は、ダイオード機能部Ｄ１に導通する。第５主面電極１６は、たとえばソースセンス電極であって、スイッチング機能部Ｑ１におけるソース電流が当該電極に流れる。
　各第１半導体素子１０Ａは、図７に示すように、平面視において、第１辺１９１、第２辺１９２、第３辺１９３および第４辺１９４を有する。図７では、ｙ方向に並ぶ複数の第１半導体素子１０Ａのうちのｙ方向中央に配置された第１半導体素子１０Ａを示している。第１辺１９１と第２辺１９２とはそれぞれ、ｙ方向に延びる。第１辺１９１は、平面視におけるｘ２方向側の端縁であり、第２辺１９２は、平面視におけるｘ１方向側の端縁である。第３辺１９３と第４辺１９４とはそれぞれ、ｘ方向に延びる。第３辺１９３は、平面視におけるｙ２方向側の端縁であり、第４辺１９４は、平面視におけるｙ１方向側の端縁である。各第１半導体素子１０Ａが平面視矩形状であることから、第１辺１９１、第２辺１９２、第３辺１９３および第４辺１９４によって形成される四隅は、平面視において直角または略直角である。当該四隅は、図７に示すように、平面視において、導通部材６（第１導通部材６１および第２導通部材６２）に重ならない。第３辺１９３および第４辺１９４の長さは、第１辺１９１および第２辺１９２の長さよりも大きい。
　導電基板２は、リードフレームとも呼ばれる。導電基板２は、複数の半導体素子１０を支持する。導電基板２は、支持基板３上に第１導電性接合材７１を介して接合されている。平面視において、導電基板２は全体として、たとえば矩形状である。導電基板２は、導通部材６とともに、複数の半導体素子１０によってスイッチングされる主回路電流の経路を構成する。
　導電基板２は、第１導電部２Ａおよび第２導電部２Ｂを含む。第１導電部２Ａおよび第２導電部２Ｂはそれぞれ、金属製の板状部材である。この金属は、たとえばＣｕ（銅）あるいはＣｕ合金である。第１導電部２Ａおよび第２導電部２Ｂは、複数の入力端子４１～４３および複数の出力端子４４とともに、複数の半導体素子１０を流れる電流の導通経路を構成している。第１導電部２Ａおよび第２導電部２Ｂはそれぞれが、図１３～図１８に示すように、第１導電性接合材７１を介して支持基板３上に接合されている。第１導電部２Ａには、第２導電性接合材７２を介して複数の第１半導体素子１０Ａがそれぞれ接合されている。第２導電部２Ｂには、第２導電性接合材７２を介して複数の第２半導体素子１０Ｂがそれぞれ接合されている。第１導電部２Ａおよび第２導電部２Ｂは、図３、図８、図１３および図１４に示すように、ｘ方向に離間している。これらの図に示す例では、第１導電部２Ａは、第２導電部２Ｂよりもｘ２方向に位置する。第１導電部２Ａおよび第２導電部２Ｂは、平面視矩形状であり、ｘ方向に見て互いに重なる。各導電部２Ａ，２Ｂは、たとえば、ｘ方向の寸法が１５ｍｍ～２５ｍｍ（好ましくは２０ｍｍ程度）であり、ｙ方向の寸法が３０ｍｍ～４０ｍｍ（好ましくは３５ｍｍ程度）であり、ｚ方向の寸法が１．５ｍｍ～３．０ｍｍ（好ましくは２．０ｍｍ程度）である。
　導電基板２（第１導電部２Ａおよび第２導電部２Ｂ）は、主面２０１および裏面２０２を有する。主面２０１および裏面２０２は、図１３、図１４および図１６～図１８に示すように、ｚ方向に離間する。主面２０１は、ｚ２方向を向き、裏面２０２は、ｚ１方向を向く。主面２０１は、第１導電部２Ａの上面と第２導電部２Ｂの上面とを合わせたものと考えられ、裏面２０２は、第１導電部２Ａの下面と第２導電部２Ｂの下面とを合わせたものと考えられる。裏面２０２は、支持基板３に対向するように支持基板３に接合されている。図５、図８および図１３に示すように、主面２０１には、複数の凹部２０１ａが形成されている（図２５も参照）。各凹部２０１ａは、主面２０１からｚ方向に窪んだ部分である。各凹部２０１ａの窪み度合い（深さ）は、たとえば０μｍより大きく、かつ１００μｍ以下である。各凹部２０１ａは、後述するモールド成形時に形成される。図に示す例では、複数の凹部２０１ａは、第１導電部２Ａにおける主面２０１に形成された２つの凹部（「第１凹部」）と、第２導電部２Ｂにおける主面２０１に形成された２つの凹部（「第２凹部」）を含む。２つの第１凹部２０１ａは、ｙ方向に離間しており、ｙ方向に見て互いに重なる。同様に、２つの第２凹部２０１ａは、ｙ方向に離間しており、ｙ方向に見て互いに重なる。
　導電基板２（第１導電部２Ａおよび第２導電部２Ｂ）は、互いに積層された基材２１、主面接合層２２および裏面接合層２３を含む。基材２１は、金属製の板状部材である。この金属は、ＣｕあるいはＣｕ合金である。主面接合層２２は、基材２１の上面に形成されている。主面接合層２２は、導電基板２のｚ２方向側の表層である。主面接合層２２の上面は、導電基板２の主面２０１に相当する。主面接合層２２は、たとえばＡｇめっきである。裏面接合層２３は、基材２１の下面に形成されている。裏面接合層２３は、導電基板２のｚ１方向側の表層である。裏面接合層２３の下面は、導電基板２の裏面２０２に相当する。裏面接合層２３は、主面接合層２２と同様にたとえばＡｇめっきである。
　支持基板３は、導電基板２を支持する。支持基板３は、たとえばＤＢＣ（Direct Bonded Copper）基板で構成される。支持基板３は、絶縁層３１、第１金属層３２、第１接合層３２１および第２金属層３３を含む。
　絶縁層３１は、たとえば、セラミックス製であり、熱伝導性の優れたものからなる。このようなセラミックスとしては、たとえばＡｌＮ（窒化アルミニウム）がある。絶縁層３１は、セラミックスに限定されず、絶縁樹脂シート等であってもよい。絶縁層３１は、たとえば平面視矩形状である。
　第１金属層３２は、絶縁層３１の上面（ｚ２方向を向く面）に形成されている。第１金属層３２の構成材料は、たとえばＣｕを含む（すなわち、第１金属層３２は、Ｃｕを含有する）。当該構成材料はＣｕではなくＡｌを含んでいてもよい。第１金属層３２は、第１部３２Ａおよび第２部３２Ｂを含む。第１部３２Ａおよび第２部３２Ｂは、ｘ方向に離間する。第１部３２Ａは、第２部３２Ｂのｘ２方向側に位置する。第１部３２Ａは、第１導電部２Ａが接合され、第１導電部２Ａを支持する。第２部３２Ｂは、第２導電部２Ｂが接合され、第２導電部２Ｂを支持する。第１部３２Ａおよび第２部３２Ｂはそれぞれ、たとえば平面視矩形状である。
　第１接合層３２１は、第１金属層３２（第１部３２Ａおよび第２部３２Ｂの各々）の上面に形成されている。第１接合層３２１は、たとえばＡｇめっきである。第１接合層３２１は、第１導電性接合材７１との固相拡散による接合を良好にするために設けられる。
　第２金属層３３は、絶縁層３１の下面（ｚ１方向を向く面）に形成されている。第２金属層３３の構成材料は、第１金属層３２の構成材料と同じである。第２金属層３３の下面（後述の底面３０２）は、図１０に示す例では、たとえば封止樹脂８から露出する。当該下面は、封止樹脂８から露出せず、封止樹脂８に覆われていてもよい。第２金属層３３は、平面視において、第１部３２Ａおよび第２部３２Ｂの双方に重なる。
　支持基板３は、図１３～図１８に示すように、支持面３０１および底面３０２を有する。支持面３０１と底面３０２とは、ｚ方向に離間する。支持面３０１は、ｚ２方向を向き、底面３０２は、ｚ１方向を向く。底面３０２は、図１０に示すように、封止樹脂８から露出する。支持面３０１は、第１接合層３２１の上面であり、第１部３２Ａの上面と第２部３２Ｂの上面とをあわせたものである。支持面３０１は、導電基板２に対向し、導電基板２が接合されている。底面３０２は、第２金属層３３の下面である。底面３０２には、図示しない放熱部材（たとえばヒートシンク）等が取り付け可能である。支持基板３のｚ方向の寸法（支持面３０１から底面３０２までのｚ方向に沿う距離）は、たとえば０．７ｍｍ～２．０ｍｍである。
　複数の入力端子４１～４３および複数の出力端子４４はそれぞれ、金属板からなる。この金属板の構成材料は、たとえばＣｕまたはＣｕ合金である。図１～図５、図８および図１０に示す例では、半導体モジュールＡ１は、３つの入力端子４１～４３および２つの出力端子４４を備えている。
　３つの入力端子４１～４３には、電源からの電圧（電源電圧）が印加される。本実施形態では、入力端子４１は正極（Ｐ端子）であり、２つの入力端子４２，４３は負極（Ｎ端子）である。これに代えて、入力端子４１が負極（Ｎ端子）で２つの入力端子４２，４３が正極（Ｐ端子）であってもよい。この場合、端子の極性を変更したことに合わせて、パッケージ内部の配線を適宜変更すればよい。３つの入力端子４１～４３および２つの出力端子４４はそれぞれ、封止樹脂８に覆われた部分と、封止樹脂８の樹脂側面から露出した部分とを含む。
　入力端子４１は、図１４に示すように、第１導電部２Ａと一体的に形成されている。本構成と異なり、入力端子４１および第１導電部２Ａを個別に形成し、のちに入力端子４１を第１導電部２Ａに導通接合してもよい。入力端子４１は、図８等に示すように、複数の第１半導体素子１０Ａおよび第１導電部２Ａ（導電基板２）に対して、ｘ２方向側に位置する。入力端子４１は、第１導電部２Ａに導通し、かつ、第１導電部２Ａを介して、各第１半導体素子１０Ａの裏面電極１５（ドレイン電極）に導通する。入力端子４１は「第１入力端子」の一例である。
　入力端子４１は、図４に示すように、入力側接合面４１１および入力側側面４１２（４１３，４１４）を有する。入力側接合面４１１は、ｚ２方向を向き、ｘ２方向に延びている。入力側側面４１２は、ｚ方向に見て入力側接合面４１１の周縁に位置しており（周縁に沿って延びており）、入力側接合面４１１の法線と交差する方向を向く。本実施形態では、入力側側面４１２は、先端面４１３および一対の側方面４１４を含む。先端面４１３は、入力端子４１のｘ２方向側端に位置し、ｘ２方向を向く。一対の側方面４１４は、入力端子４１のｙ方向両端に位置し、それぞれｙ１方向およびｙ２方向を向く。先端面４１３および一対の側方面４１４のうち少なくともいずれか一つは、入力側加工痕を有する。当該入力側加工痕は、後述するリードフレームの切断加工により形成される。
　図３、図５、図８および図１３から理解されるように、２つの入力端子４２，４３は、第１導電部２Ａから離間している。また、図２および図１３等から理解されるように、２つの入力端子４２，４３はそれぞれ、第２導通部材６２に接合されている。２つの入力端子４２，４３は、図８等に示すように、複数の第１半導体素子１０Ａおよび第１導電部２Ａ（導電基板２）に対して、ｘ２方向側に位置する。２つの入力端子４２，４３はそれぞれ、第２導通部材６２に導通し、かつ、第２導通部材６２を介して、各第２半導体素子１０Ｂの第２主面電極１２（ソース電極）に導通する。入力端子４２は「第２入力端子」の一例であり、入力端子４３は「第３入力端子」の一例である。
　入力端子４２，４３は、入力側接合面４２１，４３１および入力側側面４２２，４３２をそれぞれ有する。入力側接合面４２１，４３１は、ｚ２方向を向き、ｘ２方向に延びている。入力側側面４２２，４３２は、それぞれ、ｚ方向に見て入力側接合面４２１，４３１の周縁に位置している。また、入力側側面４２２，４３２は、それぞれ、入力側接合面４２１，４３１の法線と交差する方向を向く。本実施形態では、入力側側面４２２は、先端面４２３および一対の側方面４２４を含む。先端面４２３は、入力端子４２のｘ２方向側端に位置し、ｘ２方向を向く。一対の側方面４２４は、入力端子４２のｙ方向両端に位置し、ｙ１方向およびｙ２方向を向く。入力側側面４２２において、先端面４２３および一対の側方面４２４のうち少なくともいずれか一つは、入力側加工痕を有する。当該入力側加工痕は、後述するリードフレームの切断加工により形成される。入力側側面４３２は、先端面４３３および一対の側方面４３４を含む。先端面４３３は、入力端子４３のｘ２方向側端に位置し、ｘ２方向を向く。一対の側方面４３４は、入力端子４３のｙ方向両端に位置し、ｙ１方向およびｙ２方向を向く。入力側側面４３２において、先端面４３３および一対の側方面４３４のうち少なくともいずれか一つは、入力側加工痕を有する。当該入力側加工痕は、後述するリードフレームの切断加工により形成される。
　図１～図５、図８および図１０等に示すように、３つの入力端子４１～４３はそれぞれ、半導体モジュールＡ１において、封止樹脂８からｘ２方向に突き出ている。３つの入力端子４１～４３は互いに離間している。２つの入力端子４２，４３は、ｙ方向において入力端子４１を挟んで互いに反対側に位置する。入力端子４２は、入力端子４１のｙ２方向側に位置し、入力端子４３は、入力端子４１のｙ１方向側に位置する。３つの入力端子４１～４３は、ｙ方向に見て互いに重なる。
　２つの出力端子４４はそれぞれ、図８および図１４から理解されるように、第２導電部２Ｂと一体的に形成されている。本構成と異なり、出力端子４４は、第２導電部２Ｂと分離され、第２導電部２Ｂに導通接合されていてもよい。２つの出力端子４４はそれぞれ、図８等に示すように、複数の第２半導体素子１０Ｂおよび第２導電部２Ｂ（導電基板２）に対して、ｘ１方向側に位置する。各出力端子４４は、第２導電部２Ｂに導通し、かつ、第２導電部２Ｂを介して、各第２半導体素子１０Ｂの裏面電極１５（ドレイン電極）に導通する。上記２つの出力端子４４は、「第１出力端子」および「第２出力端子」の一例である。
　出力端子４４は、出力側接合面４４１および出力側側面４４２を有する。出力側接合面４４１は、ｚ２方向を向き、ｘ１方向側に延びている。出力側側面４４２は、ｚ方向に見て出力側接合面４４１の周縁に位置しており、出力側接合面４４１の法線と交差する方向を向く。本実施形態では、出力側側面４４２は、先端面４４３および一対の側方面４４４を含む。先端面４４３は、出力端子４４のｘ１方向側端に位置し、ｘ１方向を向く。一対の側方面４４４は、出力端子４４のｙ方向両端に位置し、ｙ１方向およびｙ２方向を向く。出力側側面４４２において、先端面４４３および一対の側方面４４４のうち少なくともいずれか一つは、出力側加工痕を有する。当該出力側加工痕は、後述するリードフレームの切断加工により形成される。なお、出力端子４４の数は、２つに限定されず、たとえば１つであってもよいし、３つ以上であってもよい。たとえば、出力端子４４が１つである場合、当該出力端子は、第２導電部２Ｂのｙ方向における中央部分に繋がっていることが望ましい。
　複数の制御端子４５はそれぞれ、半導体素子１０を制御するためのピン状の端子である。複数の制御端子４５は、複数の第１制御端子４６Ａ～４６Ｅおよび複数の第２制御端子４７Ａ～４７Ｄを含む。複数の第１制御端子４６Ａ～４６Ｅは、各第１半導体素子１０Ａの制御に用いられる。複数の第２制御端子４７Ａ～４７Ｄは、各第２半導体素子１０Ｂの制御に用いられる。
　複数の第１制御端子４６Ａ～４６Ｅは、ｙ方向に間隔を隔てて配置されている。各第１制御端子４６Ａ～４６Ｅは、図８および図１４等に示すように、制御端子支持体５（後述の第１支持部５Ａ）を介して、第１導電部２Ａに支持される。各第１制御端子４６Ａ～４６Ｅは、図５および図８に示すように、ｘ方向において、複数の第１半導体素子１０Ａと３つの入力端子４１～４３との間に位置する。
　第１制御端子４６Ａは、複数の第１半導体素子１０Ａの駆動信号入力用の端子（ゲート端子）である。第１制御端子４６Ａには、複数の第１半導体素子１０Ａを駆動させるための駆動信号が入力される（たとえばゲート電圧が印加される）。
　第１制御端子４６Ｂは、複数の第１半導体素子１０Ａのソース信号検出用の端子（ソースセンス端子）である。複数の第１半導体素子１０Ａの各第２主面電極１２（ソース電極）に印加される電圧（ソース電流に対応した電圧）が、第１制御端子４６Ｂを介して検出される。
　第１制御端子４６Ｃおよび第１制御端子４６Ｄは、ダイオード機能部Ｄ１に導通する端子である。第１制御端子４６Ｃには、ダイオード機能部Ｄ１を有する第１半導体素子１０Ａの第３主面電極１３に導通し、第１制御端子４６Ｄには、ダイオード機能部Ｄ１を有する第１半導体素子１０Ａの第４主面電極１４に導通する。
　第１制御端子４６Ｅは、複数の第１半導体素子１０Ａのドレイン信号検出用の端子（ドレインセンス端子）である。複数の第１半導体素子１０Ａの各裏面電極１５（ドレイン電極）に印加される電圧（ドレイン電流に対応した電圧）が、第１制御端子４６Ｅを介して検出される。
　複数の第２制御端子４７Ａ～４７Ｄは、ｙ方向に間隔を隔てて配置されている。各第２制御端子４７Ａ～４７Ｄは、図５および図１８等に示すように、制御端子支持体５（後述の第２支持部５Ｂ）を介して、第２導電部２Ｂに支持される。各第２制御端子４７Ａ～４７Ｄは、図５および図８に示すように、ｘ方向において、複数の第２半導体素子１０Ｂと２つの出力端子４４との間に位置する。
　複数の制御端子４５（第１制御端子４６Ａ～４６Ｅおよび第２制御端子４７Ａ～４７Ｄ）はそれぞれ、ホルダ４５１および金属ピン４５２を含む（図２参照）。
　ホルダ４５１は、導電性材料からなる。ホルダ４５１は、図１５に示すように、導電性接合材４５９を介して、制御端子支持体５（後述の第１金属層５２）に接合されている。ホルダ４５１は、筒状部、上端鍔部および下端鍔部を含む。上端鍔部は、筒状部の上方に繋がり、下端鍔部は、筒状部の下方に繋がる。ホルダ４５１のうちの少なくとも上端鍔部および筒状部に、金属ピン４５２が挿通されている。上端鍔部の上面は、封止樹脂８（後述の第２突出部８５２）から露出し、樹脂部８７に覆われている。
　金属ピン４５２は、ｚ方向に延びる棒状部材である。金属ピン４５２は、ホルダ４５１に圧入されることで支持されている。金属ピン４５２は、少なくともホルダ４５１を介して、制御端子支持体５（後述の第１金属層５２）に導通する。図１５に示す例のように、金属ピン４５２の下端（ｚ１方向側の端部）がホルダ４５１の挿通孔内で導電性接合材４５９に接している場合には、金属ピン４５２は、導電性接合材４５９を介して、制御端子支持体５に導通する。
　制御端子支持体５は、複数の制御端子４５を支持する。制御端子支持体５は、主面２０１（導電基板２）と複数の制御端子４５との間に介在する。
　制御端子支持体５は、第１支持部５Ａおよび第２支持部５Ｂを含む。第１支持部５Ａは、導電基板２の第１導電部２Ａ上に配置され、複数の制御端子４５のうちの複数の第１制御端子４６Ａ～４６Ｅを支持する。第１支持部５Ａは、図１５に示すように、接合材５９を介して、第１導電部２Ａに接合されている。接合材５９は、導電性でも絶縁性でもよいが、たとえばはんだが用いられる。第２支持部５Ｂは、導電基板２の第２導電部２Ｂ上に配置され、複数の制御端子４５のうちの複数の第２制御端子４７Ａ～４７Ｄを支持する。第２支持部５Ｂは、接合材５９を介して、第２導電部２Ｂに接合されている。
　制御端子支持体５（第１支持部５Ａおよび第２支持部５Ｂのそれぞれ）は、たとえばＤＢＣ基板で構成される。制御端子支持体５は、互いに積層された絶縁層５１、第１金属層５２および第２金属層５３を有する。
　絶縁層５１は、たとえばセラミックスからなる。絶縁層５１は、たとえば平面視矩形状である。
　第１金属層５２は、図１５等に示すように、絶縁層５１の上面に形成されている。各制御端子４５は、第１金属層５２上に立設されている。第１金属層５２は、たとえばＣｕまたはＣｕ合金である。図８等に示すように、第１金属層５２は、第１部５２１、第２部５２２、第３部５２３、第４部５２４および第５部５２５を含む。第１部５２１、第２部５２２、第３部５２３、第４部５２４および第５部５２５は、互いに離間し、絶縁されている。
　第１部５２１は、複数のワイヤ７３１が接合され、各ワイヤ７３１を介して、各半導体素子１０の第１主面電極１１（ゲート電極）に導通する。図８に示すように、第１支持部５Ａの第１部５２１には、第１制御端子４６Ａが接合されており、第２支持部５Ｂの第１部５２１には、第２制御端子４７Ａが接合されている。
　第２部５２２は、複数のワイヤ７３２が接合され、各ワイヤ７３２を介して、各半導体素子１０の第２主面電極１２（ソース電極）に導通する。図８に示すように、第１支持部５Ａの第２部５２２には、第１制御端子４６Ｂが接合されており、第２支持部５Ｂの第２部５２２には、第２制御端子４７Ｂが接合されている。
　第３部５２３は、ワイヤ７３３が接合され、ワイヤ７３３を介して、ダイオード機能部Ｄ１を有する半導体素子１０の第３主面電極１３に導通する。図８に示すように、第１支持部５Ａの第３部５２３には、第１制御端子４６Ｃが接合されており、第２支持部５Ｂの第３部５２３には、第２制御端子４７Ｃが接合されている。
　第４部５２４は、ワイヤ７３４が接合され、ワイヤ７３４を介して、ダイオード機能部Ｄ１を有する半導体素子１０の第４主面電極１４に導通する。図８に示すように、第１支持部５Ａの第４部５２４には、第１制御端子４６Ｄが接合されており、第２支持部５Ｂの第４部５２４には、第２制御端子４７Ｄが接合されている。
　第１支持部５Ａの第５部５２５は、ワイヤ７３５が接合され、ワイヤ７３５を介して、第１導電部２Ａに導通する。第２支持部５Ｂの第５部５２５は、他の構成部位とは導通していない。図８に示すように、第１支持部５Ａの第５部５２５には、第１制御端子４６Ｅが接合されている。
　第２金属層５３は、図１５等に示すように、絶縁層５１の下面に形成されている。第１支持部５Ａの第２金属層５３は、図１５に示すように、接合材５９を介して、第１導電部２Ａに接合される。第２支持部５Ｂの第２金属層５３は、接合材５９を介して、第２導電部２Ｂに接合される。
　導通部材６は、導電基板２とともに、複数の半導体素子１０によってスイッチングされる主回路電流の経路を構成する。導通部材６は、平面視において主面２０１に重なるが、ｚ２方向において、主面２０１（導電基板２）から離間している（以下で述べる各第１導通部材６１の一端部分を除く。図１４参照）。導通部材６は、金属製の板材を加工することにより構成可能である。具体的には、導通部材６は、たとえばＣｕ製またはＣｕ合金製の板材を、所望の形態となるように適宜折り曲げ加工等することにより得られる。これに限らず、金属製の箔材を用いて導通部材６を構成してもよい。本実施形態では、図２および図６等に示すように、導通部材６は、複数の第１導通部材６１と、１つの第２導通部材６２とを含む。図７は、１つの第１導通部材６１を示している。主回路電流は、第１主回路電流と第２主回路電流とを含む。第１主回路電流は、入力端子４１と出力端子４４との間を延びる経路を流れる電流である。第２主回路電流は、入力端子４２，４３と出力端子４４との間を延びる経路を流れる電流である。
　複数の第１導通部材６１の各々は、対応する１つの第１半導体素子１０Ａの第２主面電極１２（ソース電極）と、第２導電部２Ｂとに接合される。これにより、当該第１半導体素子１０Ａの第２主面電極１２と第２導電部２Ｂとが導通する。第１導通部材６１と第２主面電極１２（図８参照）との接合、および、第１導通部材６１と第２導電部２Ｂとの接合は、導電性接合材６９を介して行われる。導電性接合材６９は、たとえばはんだ、金属ペースト材、あるいは、焼結金属等である。各第１導通部材６１は、図８に示すように、平面視においてｘ方向に沿って延びる帯状である。
　図６および図７等に示すように、各第１導通部材６１は、第２導電部２Ｂに接合される端縁部分と、この端縁部分に近く且つ水平な矩形部分（図１４も参照）とを有する。この矩形部分には、開口６１ｈが形成されている。開口６１ｈは、平面視において矩形の中央部に形成されることが好ましく、ｚ方向に当該矩形部分を貫通する孔である。開口６１ｈは、封止樹脂８の形成にあたり注入された流動性の樹脂材料が、第１導通部材６１の上側と下側との間で適切に流動するように形成されたものである。図示された例では、開口６１ｈの平面形状は真円であるが、楕円形、矩形等の他の形状であってもよい。また、各第１導通部材６１の形状は、図７に示されたものに限らず、適宜、改変可能である。さらに、別の例として、各第１導通部材６１が開口を有しない構成であってもよい。
　本実施形態では、複数の第１導通部材６１は、第１半導体素子１０Ａの数に対応して３個設けられている。別の例として、第１半導体素子１０Ａの数に依存せず、所定個数の第１半導体素子１０Ａに対して共通する１個の第１導通部材６１を使用してもよい。
　第２導通部材６２は、複数の第２半導体素子１０Ｂそれぞれの第２主面電極１２と各入力端子４２，４３とを導通させる。第２導通部材６２は、ｘ方向の最大寸法がたとえば２５ｍｍ～４０ｍｍ（好ましくは、たとえば３２ｍｍ程度）であり、ｙ方向の最大寸法がたとえば３０ｍｍ～４５ｍｍ（好ましくは、たとえば３８ｍｍ程度）である。第２導通部材６２は、図６に示すように、第１配線部６２１、第２配線部６２２、第３配線部６２３および第４配線部６２４を含み、これら４つの配線部が一体形成された単一の部材である（図２も参照）。
　第１配線部６２１は、平面視において、ｘ方向に延びる帯状の部位である。第１配線部６２１は、上述した導電性接合材６９と同様の接合材（以下、これも「導電性接合材６９」と言う）を介して、入力端子４２に接合（かつ電気的に接続）される。
　第２配線部６２２は、入力端子４３に接続される。第２配線部６２２と入力端子４３とは、導電性接合材６９により接合される。第２配線部６２２は、平面視において、ｘ方向に延びる帯状の部位である。図６に示すように、第１配線部６２１と第２配線部６２２とは、ｙ方向に離間しており、平行または略平行に配置されている。第２配線部６２２は、第１配線部６２１に対して、ｙ１方向に位置する。
　第３配線部６２３は、第１配線部６２１および第２配線部６２２の双方に繋がる。第３配線部６２３は、平面視においてｙ方向に延びる帯状の部位である。第３配線部６２３は、図６から理解されるように、平面視において複数の第２半導体素子１０Ｂに重なる。第３配線部６２３は、図１７に示すように、各第２半導体素子１０Ｂに接続される。第３配線部６２３は、複数の凹状領域６２３ａを有する。各凹状領域６２３ａは、図１７に示すように、第３配線部６２３の他の部位よりもｚ１方向に突き出ている。第３配線部６２３のうち各凹状領域６２３ａは、各第２半導体素子１０Ｂに接合されている。第３配線部６２３の各凹状領域６２３ａと各第２半導体素子１０Ｂの第２主面電極１２（図８参照）とは、導電性接合材６９を介して接合される。
　第４配線部６２４は、第１配線部６２１および第２配線部６２２の双方に繋がる。また、第４配線部６２４は、第３配線部６２３に繋がる（後述の第２帯状部６２６参照）。第４配線部６２４は、第３配線部６２３よりもｘ２方向側に位置する。第４配線部６２４は、図６から理解されるように、平面視において、複数の第１半導体素子１０Ａに重なる。第４配線部６２４は、第１帯状部６２５および複数の第２帯状部６２６を含む。
　第１帯状部６２５は、ｘ方向において第３配線部６２３から離間するとともに、ｙ方向に延びる帯状の部位である。図６に示すように、第１帯状部６２５は、第１配線部６２１および第２配線部６２２の双方に繋がっている。第１帯状部６２５は、平面視において複数の第１半導体素子１０Ａに重なる。第１帯状部６２５は、複数の凸状領域６２５ａを有する。各凸状領域６２５ａは、図１６に示すように、第１帯状部６２５の他の部位よりもｚ２方向に突き出ている。複数の凸状領域６２５ａは、平面視（図６）において、複数の第１半導体素子１０Ａにそれぞれ重なる。第１帯状部６２５が複数の凸状領域６２５ａを有することから、図１６に示すように、各第１半導体素子１０Ａ上に各第１導通部材６１を接合する領域を設けることが可能である。すなわち、複数の凸状領域６２５ａを設けることにより、第１帯状部６２５が各第１導通部材６１に接触することが抑制される。
　図６に示すように、複数の第２帯状部６２６はそれぞれ、ｘ方向に延びる帯状の部位であり、第１帯状部６２５と第３配線部６２３とに繋がっている。複数の第２帯状部６２６は、ｙ方向に互いに離間しており、平行または略平行に配置されている。また同図に示すように、各第２帯状部６２６の一端は、ｙ方向に隣接する２つの第１半導体素子１０Ａの間において第１帯状部６２５に繋がり、その他端は、ｙ方向に隣接する２つの第２半導体素子１０Ｂの間において第３配線部６２３に繋がっている。
　第１帯状部６２５は、各々がｙ方向に延びる第１端縁６２７および第２端縁６２８を有する。第１端縁６２７は、図６および図７に示すように、平面視において各第１半導体素子１０Ａの第１辺１９１よりもｘ１方向に位置し、かつ、ｙ方向において第１配線部６２１から第２配線部６２２まで延びている。したがって、図７に示すように、第１端縁６２７は、ｙ方向において、各第１半導体素子１０Ａの少なくとも第３辺１９３から第４辺１９４まで延びている。これにより、平面視において、各第１半導体素子１０Ａのｘ２方向側の２つの角（第１辺１９１と第３辺１９３とがなす角１７１、および第１辺１９１と第４辺１９４とがなす角１７２）は、それぞれ、第２導通部材６２に重ならない。また、各第１半導体素子１０Ａにおいては、平面視において（詳細には図７参照）、第１辺１９１の全体と、第３辺および第４辺の各々の一部とが外部に露出している（すなわち、平面視において第２導通部材６２に重ならず、見える状態になっている）。第２端縁６２８は、図７に示すように、平面視において、各第１半導体素子１０Ａの第２辺１９２よりもｘ２方向に位置し、かつ、ｙ方向において少なくとも第３辺１９３から１９４まで延びている。これにより、平面視において、各第１半導体素子１０Ａのｘ１方向側の２つの角（第２辺１９２と第３辺１９３とがなす角１７３、および第２辺１９２と第４辺１９４とがなす角１７４）は、それぞれ、第２導通部材６２に重ならない。また、各第１半導体素子１０Ａにおいては、平面視において、第２辺の一部と、第３辺および第４辺の各々の別の一部とが外部に露出している。
　本実施形態では、角１７１，１７２，１７３，１７４を挟む２辺について、平面視において、０μｍを超えて２００μｍ以下の範囲で、所定の長さが露出しているように構成される。これは、たとえば、センサを用いた上記角１７１，１７２，１７３，１７４の検出にとって有利である。好ましくは、隣接する２辺（組み合わせとして４対ある）の各辺の露出部分の長さは、５μｍ以上１５０μｍ以下である。一例として、隣接する２辺の各々の露出部分の長さが２μｍ以上であれば、当該２辺に対応する角を検出可能である。また、当該露出部分の長さが５μｍ以上であれば、角を確実に検出することができる。なお、当該露出部分の長さが２００μｍを超える場合には、第１導通部材６１と第１半導体素子１０Ａとの接合面積が必要以上に小さくなるので、好ましくない。
　図６に示すように、導通部材６は、複数の第１部６０１を含む。各第１部６０１は、平面視において、複数の半導体素子１０Ａ，１０Ｂのうちの対応する１つの半導体素子と重なっている。図に示す例では、第２導通部材６２が上記複数の第１部６０１を含んでいる。具体的には、第４配線部６２４が３つの第１部６０１（平面視において複数の第１半導体素子１０Ａに重なる矩形領域）を構成し、同様に第３配線部６２３が３つの第１部（平面視において複数の第２半導体素子１０Ｂに重なる矩形領域）を構成している。図２から理解されるように、各矩形領域（第１部６０１）は平坦である。また、第４配線部６２４に含まれる３つの第１部６０１は、第３配線部６２３に含まれる３つの第１部６０１に対して、ｚ２方向にオフセットされている。複数の第１部６０１は、以下で述べる（第２導通部材６２の）６個の第２部６２Ｂに包含される。
　図６、図８に示すように、第１半導体素子１０Ａ（ダイオード機能部Ｄ１を有する）の主面電極１１，１３，１４，１６は、第１半導体素子１０Ａのｘ２方向側の端に、ｙ方向に沿って並んで配置されている。平面視において、第１導通部材６１および第２導通部材６２は、第１半導体素子１０Ａの主面電極１１，１３，１４，１６およびｘ２方向側の角１７１，１７２のいずれとも重ならない。また、平面視において、第１導通部材６１および第２導通部材６２は、第１半導体素子１０Ａのｘ１方向側（主面電極が配置される側とは反対側）における角１７３，１７４のうち少なくとも１個に重ならない。これらにより、平面視において、半導体素子１０Ａの４個の角１７１，１７２，１７３，１７４のうち少なくとも３個の角が見える。このことにより、半導体素子１０Ａ、第１導通部材６１および第２導通部材６２が導電基板２に装着された状態において、半導体素子１０Ａが正しく装着されたかどうかを、自動外観検査によって検査することができる。平面視において、半導体素子１０Ａの４個の角１７１，１７２，１７３，１７４がすべて見えていてもよい。上記した第１半導体素子１０Ａの主面電極１１，１３，１４，１６は、「一方側主面電極」の一例である。
　図６に示すように、各第２半導体素子１０Ｂについても、第１半導体素子１０Ａと同様に平面視矩形状であり、第１半導体素子１０Ａの４つの角１７１，１７２，１７３，１７４に対応する４つの角１８１，１８２，１８３，１８４を有する。上述した、各第１半導体素子１０Ａの４つの角１７１，１７２，１７３，１７４と第１導通部材６１および第２導通部材６２との平面視における関係は、各第２半導体素子１０Ｂの４つの角１８１，１８２，１８３，１８４と第２導通部材６２との平面視における関係においても同じである。
　第２導通部材６２は、少なくとも１つの第１部６２Ａおよび少なくとも１つの第２部６２Ｂを含む。図５に示す例では、８個の第１部６２Ａが設けられており、これらは、平面視において、導電基板２の主面２０１（第１導電部２Ａあるいは第２導電部２Ｂの主面２０１）と重なるが、複数の半導体素子１０とは重ならない部分である。図５（ｙ１方向を上側とする）において、各第１部６２Ａには右上がりのハッチングを付している。また、同図に示す例では、６個の第２部６２Ｂが設けられており、これらは、平面視において、主面２０１と重なり、かつ複数の半導体素子１０にも重なる部分である。図５において、各第２部６２Ｂには右下がりのハッチングを付している。なお、以下の記載では、便宜上、８個の第１部６２Ａを一括して「第１部（６２Ａ）」と称する場合もあり、同様に、６個の第２部６２Ｂを一括して「第２部（６２Ｂ）」と称する場合もある。本実施形態において、第１部６２Ａは、少なくとも１つの開口（「空隙部」とも言う）６３を有する。図に示す例では、２つの開口６３（第１配線部６２１に形成された開口と、第２配線部６２２に形成された開口）が第１部６２Ａ（より正確には、上記８個の第１部６２Ａのうち、他の６個の第１部６２Ａよりも長状である２個の第１部６２Ａ）に形成されている。各開口６３は、図５および図１３等に示すように、第１部６２Ａを貫通している。本実施形態では、各開口６３は、平面視において第１導電部２Ａ（導電基板２）の主面２０１に重なり、かつ、複数の半導体素子１０のいずれにも重ならない位置にある。図５に示す２つの開口６３は、導電基板２の２つの角部近傍にそれぞれ設けられており、第１配線部６２１および第２配線部６２２のそれぞれにおいて、ｘ２方向側寄りに設けられている。開口（空隙部）６３は、本実施形態のような孔に限らず、平面視で閉じられていない「切り欠き」であってもよい。開口６３は、たとえば電気鋳造によって製作されてもよい。この場合、第２導通部材６２は、材料板の一部を除去することで形成された開口ではなく、金属が電着されなかった結果としての開口を有することになる。
　図６に示すように、第２導通部材６２（複数の第１部６０１）には、平面視において複数の第１半導体素子１０Ａにそれぞれ重なる複数の開口６２５ｈが形成されている。好ましくは、各開口６２５ｈは、平面視において対応する第１半導体素子１０Ａの中央部に重なる位置にある。また、各開口６２５ｈは、第１帯状部６２５（第４配線部６２４）において、対応する一の凸状領域６２５ａに形成された貫通孔である。これらの開口６２５ｈは、第１導通部材６１と第１半導体素子１０Ａとの接合状況を上側から光学的に確認できるように形成されたものである。
　さらに、第２導通部材６２には、平面視において複数の第２半導体素子１０Ｂにそれぞれ重なる複数の開口６２３ｈが形成されている。好ましくは、各開口６２３ｈは、平面視において対応する第２半導体素子１０Ｂの中央部に重なる位置にある。また、各開口６２３ｈは、第３配線部６２３において、対応する一の凹状領域６２３ａに形成された貫通孔である。これらの開口６２３ｈは、導電基板２に対して第２導通部材６２を位置決めする際に使用される。上記開口６２３ｈ，６２５ｈの平面形状は真円であってもよく、楕円形、矩形等の他の形状であってもよい。
　第２導通部材６２の形状は、本構成に限定されず、たとえば第４配線部６２４を含んでいなくてもよい。ただし、第２導通部材６２に流れる電流によるインダクタンス値を低減させる上で、第２導通部材６２に第４配線部６２４を設けることが好ましい。
　第１導電性接合材７１は、導電基板２と支持基板３との間に介在し、導電基板２と支持基板３とを導通接合させる。第１導電性接合材７１は、第１導電部２Ａを第１部３２Ａに導通接合させるものと、第２導電部２Ｂを第２部３２Ｂに導通接合させるものとがある。第１導電性接合材７１は、図１５に示すように、互いに積層された第１基層７１１、第１層７１２および第２層７１３を有する。
　図１５に示すように、第１導電性接合材７１の側面と支持基板３の最上層である第１金属層３２の側面とは、面一であることが最も好ましい。平面視において第１金属層３２の側面が第１導電性接合材７１の側面よりもわずかに内側に位置することが好ましい。つまり、平面視において、第１金属層３２の側面は、第１導電性接合材７１の側面より外側にはみ出さないように接合される。平面視において第１金属層３２の側面が第１導電性接合材７１の側面よりも外側にはみ出す場合には、第１金属層３２と第２金属層３３との間の沿面距離が小さくなるため、好ましくない。なお、平面視において、第１金属層３２の側面は、導電基板２が有する基材２１の側面よりは外側に配置されている。
　第１基層７１１は金属製であり、当該金属はたとえばＡｌ（アルミニウム）あるいはＡｌ合金である。第１基層７１１は、シート材である。第１基層７１１の構成材料であるＡｌのヤング率は、７０．３ＧＰａである。
　第１層７１２は、第１基層７１１の上面に形成されている。第１層７１２は、第１基層７１１と導電基板２（第１導電部２Ａおよび第２導電部２Ｂのそれぞれ）との間に介在する。第１層７１２は、たとえばＡｇめっきである。第１層７１２は、たとえば金属の固相拡散により、第１導電部２Ａおよび第２導電部２Ｂの各裏面接合層２３に接合されている。即ち、第１層７１２と第１導電部２Ａおよび第２導電部２Ｂの各裏面接合層２３とが、固相拡散接合によって接合されている。これにより、第１層７１２と各裏面接合層２３とが、接合界面で互いに直接接した状態で接合されている。本開示において、「ＡとＢとが、固相拡散接合によって接合されている」とは、固相拡散接合が施された結果、ＡとＢとが、接合界面において直接接する状態で互いに固定されている態様を意味し、ＡとＢとによって固相拡散接合層が構成されていると言える。理想的な条件で固相拡散接合が施された場合、接合界面は、金属元素の拡散によって明瞭には存在しない場合がありうる。一方、ＡとＢとの表層に酸化皮膜等の介在物が存在したり、ＡとＢの間に空隙が存在したりする場合、接合界面にこれらの介在物や空隙が存在する場合がありうる。
　第２層７１３は、第１基層７１１の下面に形成されている。第２層７１３は、第１基層７１１と支持基板３（第１部３２Ａおよび第２部３２Ｂのそれぞれ）との間に介在する。第２層７１３は、たとえばＡｇめっきである。第２層７１３は、たとえば金属の固相拡散により、第１部３２Ａ上および第２部３２Ｂ上のそれぞれに形成された第１接合層３２１に接合されている。即ち、第２層７１３と第１接合層３２１とが、固相拡散接合によって接合されており、接合界面で互いに直接接した状態で接合されている。第１層７１２および第２層７１３の構成材料であるＡｇ（銀）のヤング率は、８２．７ＧＰａである。
　第１導電性接合材７１において、第１基層７１１の構成材料と第１層７１２および第２層７１３の各構成材料とが上記したものであることから、第１基層７１１のヤング率は、第１層７１２および第２層７１３のヤング率よりも小さい。第１基層７１１の厚さ（ｚ方向寸法）は、第１層７１２および第２層７１３の各厚さよりも大きい。
　第１導電性接合材７１において、ＡｌあるいはＡｌ合金である第１基層７１１の端面には、Ａｇめっきが形成されておらず、第１基層７１１の端面が露出している。これとは異なり、第１基層７１１の端面にはＡｇめっきが形成されていてもよい。なお、第１導電性接合材７１の製造コストを削減するという観点からは、大面積のシート材の両面にＡｇめっきを形成した後に、このＡｇめっき付シート材を切断することによって第１導電性接合材７１を製作することが好ましい。この手法によれば、第１基層７１１の端面にはＡｇめっきは形成されない。
　第２導電性接合材７２は、導電基板２と各半導体素子１０との間に介在し、導電基板２と各半導体素子１０とを導通接合させる。第２導電性接合材７２は、各第１半導体素子１０Ａを第１導電部２Ａに導通接合させるものと、各第２半導体素子１０Ｂを第２導電部２Ｂに導通接合させるものとがある。第２導電性接合材７２は、図１５に示すように、互いに積層された第２基層７２１、第３層７２２および第４層７２３を含む。
　第２基層７２１は金属製のシート材であり、たとえばＡｌあるいはＡｌ合金からなる。
　第３層７２２は、第２基層７２１の上面に形成されている。第３層７２２は、第２基層７２１と各半導体素子１０との間に介在する。第３層７２２は、たとえばＡｇめっきである。第３層７２２は、たとえば金属の固相拡散により、各半導体素子１０の裏面電極１５に接合されている。即ち、第３層７２２と裏面電極１５とが、固相拡散接合によって接合されており、接合界面で互いに直接接した状態で接合されている。
　第４層７２３は、第２基層７２１の下面に形成されている。第４層７２３は、第２基層７２１と導電基板２（第１導電部２Ａおよび第２導電部２Ｂのそれぞれ）との間に介在する。第４層７２３は、たとえばＡｇめっきである。第４層７２３は、たとえば金属の固相拡散により、第１導電部２Ａおよび第２導電部２Ｂの各主面接合層２２に接合されている。即ち、第４層７２３と各主面接合層２２とが、固相拡散接合によって接合されており、接合界面で互いに直接接した状態で接合されている。
　第２導電性接合材７２において、第２基層７２１の構成材料と第３層７２２および第４層７２３の各構成材料とが上記したものであることから、第２基層７２１のヤング率は、第３層７２２および第４層７２３のヤング率よりも小さい。第２基層７２１の厚さ（ｚ方向寸法）は、第３層７２２および第４層７２３の各厚さよりも大きい。
　第２導電性接合材７２において、ＡｌあるいはＡｌ合金である第２基層７２１の端面には、Ａｇめっきが形成されておらず、第２基層７２１の端面が露出している。これとは異なり、第２基層７２１の端面にはＡｇめっきが形成されていてもよい。なお、第２導電性接合材７２の製造コストを削減するという観点からは、大面積のシート材の両面にＡｇめっきを形成した後に、このＡｇめっき付シート材を切断することによって第２導電性接合材７２を製作することが好ましい。
　各ワイヤ７３１～７３５は、互いに離間する２つの部位間を導通させるものであり、たとえばボンディングワイヤである。各ワイヤ７３１～７３５の構成材料は、たとえばＡｕ（金）、ＡｌあるいはＣｕのいずれかを含む。
　複数のワイヤ７３１はそれぞれ、図８に示すように、対応する一の半導体素子１０の第１主面電極１１（ゲート電極）と、対応する制御端子支持体５の第１部５２１（第１金属層５２）とに接合され、これらを導通させる。図８に示すように、複数のワイヤ７３１は、複数の第１ワイヤ７３１ａおよび複数の第２ワイヤ７３１ｂを含む。各第１ワイヤ７３１ａは、対応する第１半導体素子１０Ａの第１主面電極１１（ゲート電極）と第１支持部５Ａの第１部５２１（第１金属層５２）とに接続される。これにより、第１制御端子４６Ａは、複数の第１ワイヤ７３１ａを介して、それぞれの第１半導体素子１０Ａの第１主面電極１１（ゲート電極）に導通する。各第２ワイヤ７３１ｂは、対応する第２半導体素子１０Ｂの第１主面電極１１（ゲート電極）と第２支持部５Ｂの第１部５２１（第１金属層５２）とに接続される。これにより、第２制御端子４７Ａは、複数の第２ワイヤ７３１ｂを介して、それぞれの第２半導体素子１０Ｂの第１主面電極１１（ゲート電極）に導通する。
　複数のワイヤ７３２はそれぞれ、図８に示すように、対応する一の半導体素子１０の第２主面電極１２（ソース電極）と、対応する制御端子支持体５の第２部５２２（第１金属層５２）とに接合され、これらを導通させる。なお、ダイオード機能部Ｄ１を有する半導体素子１０においては、ワイヤ７３２は、第２主面電極１２（ソース電極）の代わりに、第５主面電極１６（ソースセンス電極）に接合されている。
　複数のワイヤ７３３はそれぞれ、図８に示すように、対応する半導体素子１０（ダイオード機能部Ｄ１を有する）の第３主面電極１３と、対応する制御端子支持体５の第３部５２３（第１金属層５２）とに接合され、これらを導通させる。
　複数のワイヤ７３４はそれぞれ、図８に示すように、対応する半導体素子１０（ダイオード機能部Ｄ１を有する）の第４主面電極１４と、対応する制御端子支持体５の第４部５２４（第１金属層５２）とに接合され、これらを導通させる。
　ワイヤ７３５は、図８に示すように、第１導電部２Ａ（導電基板２）における主面２０１と第１支持部５Ａ（制御端子支持体５）の第５部５２５（第１金属層５２）とに接合され、これらを導通させる。
　封止樹脂８は、複数の半導体素子１０、導電基板２、支持基板３（底面３０２を除く）、複数の入力端子４１～４３の各々の一部、複数の出力端子４４の各々の一部、複数の制御端子４５の各々の一部、制御端子支持体５、導通部材６および複数のワイヤ７３１～７３５を覆っている。封止樹脂８は、たとえば黒色のエポキシ樹脂で構成される。封止樹脂８は、たとえば後述するモールド成形により形成される。封止樹脂８は、たとえばｘ方向の寸法が３５ｍｍ～６０ｍｍ程度であり、たとえばｙ方向の寸法が３５ｍｍ～５０ｍｍ程度であり、たとえばｚ方向の寸法が４ｍｍ～１５ｍｍ程度である。これらの寸法は、各方向に沿う最大部分の大きさである。封止樹脂８は、樹脂主面８１、樹脂裏面８２および複数の樹脂側面８３１～８３４を有する。
　樹脂主面８１と樹脂裏面８２とは、図９、図１１および図１２等に示すように、ｚ方向に離間する。樹脂主面８１は、ｚ２方向を向き、樹脂裏面８２は、ｚ１方向を向く。樹脂主面８１から複数の制御端子４５（複数の第１制御端子４６Ａ～４６Ｅおよび複数の第２制御端子４７Ａ～４７Ｄ）が突き出ている。樹脂裏面８２は、図１０に示すように、平面視において支持基板３の底面３０２（第２金属層３３の下面）を囲む枠状である。支持基板３の底面３０２は、樹脂裏面８２から露出し、たとえば樹脂裏面８２と面一である。複数の樹脂側面８３１～８３４はそれぞれ、樹脂主面８１および樹脂裏面８２の双方に繋がり、かつ、ｚ方向においてこれらに挟まれている。図４等に示すように、樹脂側面８３１と樹脂側面８３２とはｘ方向に離間する。樹脂側面８３１はｘ１方向を向き、樹脂側面８３２は、ｘ２方向を向く。樹脂側面８３１から２つの出力端子４４が突き出ており、樹脂側面８３２から３つの入力端子４１～４３が突き出ている。図４等に示すように、樹脂側面８３３と樹脂側面８３４とは、ｙ方向に離間する。樹脂側面８３３は、ｙ１方向を向き、樹脂側面８３４は、ｙ２方向を向く。
　樹脂側面８３２には、図４に示すように、複数の凹部８３２ａが形成されている。各凹部８３２ａは、平面視においてｘ方向に窪んだ部位である。複数の凹部８３２ａは、平面視において、入力端子４１と入力端子４２との間に形成されたものと、入力端子４１と入力端子４３との間に形成されたものとがある。複数の凹部８３２ａは、入力端子４１と入力端子４２との樹脂側面８３２に沿う沿面距離、および、入力端子４１と入力端子４３との樹脂側面８３２に沿う沿面距離を大きくするために設けられている。
　封止樹脂８は、図１３および図１４等に示すように、複数の第１突出部８５１、複数の第２突出部８５２および樹脂空隙部８６を有する。
　複数の第１突出部８５１はそれぞれ、樹脂主面８１からｚ方向に突出している。複数の第１突出部８５１は、平面視において封止樹脂８の四隅付近に配置されている。各第１突出部８５１の先端（ｚ２方向の端部）には、第１突出端面８５１ａが形成されている。複数の第１突出部８５１における各第１突出端面８５１ａは、樹脂主面８１と略平行であり、かつ、同一平面（ｘ－ｙ平面）上にある。各第１突出部８５１は、たとえば有底中空の円錐台状である。複数の第１突出部８５１は、半導体モジュールＡ１によって生成された電源を利用する機器において、その機器が有する制御用の回路基板等に半導体モジュールＡ１が搭載される際に、スペーサとして利用される。複数の第１突出部８５１は、それぞれ、凹部８５１ｂと、当該凹部８５１ｂに形成された内壁面８５１ｃとを有する。各第１突出部８５１の形状は柱状であればよく、円柱状であることが好ましい。凹部８５１ｂの形状は円柱状であって、平面視において内壁面８５１ｃは単一の真円状であることが好ましい。各第１突出部８５１は「突出部」の一例である。
　半導体モジュールＡ１は、制御用の回路基板等に対して、ねじ止め等の方法によって機械的に固定される場合がある。この場合には、複数の第１突出部８５１における凹部８５１ｂの内壁面８５１ｃに、めねじのねじ山を形成することができる。複数の第１突出部８５１における凹部８５１ｂにインサートナットを埋め込んでもよい。
　複数の第２突出部８５２は、図１４等に示すように、樹脂主面８１からｚ方向に突出している。複数の第２突出部８５２は、平面視において複数の制御端子４５に重なる。複数の制御端子４５の各金属ピン４５２は、各第２突出部８５２から突き出ている。各第２突出部８５２の上端面から、ホルダ４５１の一部（上端鍔部の上面）が露出している。各第２突出部８５２は、円錐台状である。各第２突出部８５２上に樹脂部８７が配置されている。
　樹脂空隙部８６は、図１３に示すように、ｚ方向において、樹脂主面８１から、導電基板２の主面２０１に形成された凹部２０１ａに通じる。樹脂空隙部８６は、樹脂主面８１から凹部２０１ａにｚ方向に向かうにつれて断面積が小さくなるテーパー状に形成されている。樹脂空隙部８６は、主面２０１と接する樹脂空隙部端縁８６１を有し、凹部２０１ａは、主面２０１と接する凹部端縁２０１ｂを有する。図に示す例において、樹脂空隙部端縁８６１と凹部端縁２０１ｂとは、互いに一致する。樹脂空隙部８６は、後述するモールド成形時において、封止樹脂８が形成されない部分に対応する。
　樹脂部８７は、封止樹脂８の第２突出部８５２上に設けられている。樹脂部８７は、各制御端子４５において、封止樹脂８から露出するホルダ４５１の一部（上端鍔部の上面）と、金属ピン４５２の一部とを覆う。樹脂部８７は、たとえば封止樹脂８と同様にエポキシ樹脂からなるが、封止樹脂８と異なる材料であってもよい。
　樹脂充填部８８は、樹脂空隙部８６を塞ぐように、樹脂空隙部８６に充填されている。樹脂充填部８８は、たとえば封止樹脂８と同様にエポキシ樹脂からなるが、封止樹脂８と異なる材料であってもよい。
　次に、半導体モジュールＡ１の製造方法について、図２１～図２９を参照して説明する。図２１は、半導体モジュールＡ１の製造方法の一工程を示す平面図である。図２２は、半導体モジュールＡ１の製造方法の一工程を示す断面模式図である。図２３は、半導体モジュールＡ１の製造方法の一工程を示す平面図である。図２４は、半導体モジュールＡ１の製造方法の一工程を示す切断部端面図である。図２４は、図１３に示す断面に対応する。図２５および図２８は、半導体モジュールＡ１の製造方法の一工程を示す要部拡大断面図であって、図１３に示す断面の一部を拡大した図に対応する。図２６、図２７および図２９は、半導体モジュールＡ１の製造方法の一工程を示す要部拡大断面図であって、図１４に示す断面の一部を拡大した図に対応する。
　まず、複数の半導体素子１０、導電基板２、支持基板３、複数の入力端子４１～４３、および、複数の出力端子４４を準備する。複数の半導体素子１０、導電基板２および支持基板３の各構成は、上述の通りである。これらを準備する段階では、複数の半導体素子１０、導電基板２および支持基板３はそれぞれ、個別に準備され、互いに接合されていない。また、導電基板２、複数の入力端子４１～４３および複数の出力端子４４は、図２１に示すように、互いに繋がっており、たとえば同一のリードフレームで構成される。さらに、図２１に示すように、導電基板２の主面２０１には、凹部２０１ａは形成されていない。
　次いで、図２２に示すように、支持基板３上に第１導電性接合材７１を挟んで導電基板２を載置し、そして、導電基板２上に第２導電性接合材７２を挟んで各半導体素子１０を載置する。その後、支持基板３の下面と各半導体素子１０の上面とを挟持しつつ（図２２の太い矢印参照）、熱を加えることで、各半導体素子１０と導電基板２とを固相拡散により接合するとともに、導電基板２と支持基板３とを固相拡散により接合する。具体的には、第１金属層３２上の第１接合層３２１（支持基板３）と第２層７１３（第１導電性接合材７１）とを、第１層７１２（第１導電性接合材７１）と裏面接合層２３（導電基板２）とを、第４層７２３（第２導電性接合材７２）と主面接合層２２（導電基板２）とを、および、第３層７２２（第２導電性接合材７２）と各半導体素子１０の裏面電極１５とを、一括して固相拡散により互いに接合する。固相拡散の条件において、接合時の加熱温度は２００℃以上３５０℃以下の範囲であればよく、また、接合時に加圧する圧力（上記挟持する力）は１ＭＰａ以上１００ＭＰａ以下の範囲であればよい。固相拡散は、大気中で行う場合を想定しているが、真空中で行ってもよい。これにより、導電基板２が第１導電性接合材７１を介して支持基板３に接合され、各半導体素子１０が第２導電性接合材７２を介して導電基板２に接合される。なお、導電基板２と支持基板３との接合、および、導電基板２と各半導体素子１０との接合は、一括ではなく、別々に処理してもよい。ただし、一括して処理する方が、製造効率を向上させる上で好ましい。
　導電基板２上に第２導電性接合材７２を挟んで各半導体素子１０を載置する際には、図１６および図１７に示されるように、各半導体素子１０に対応する個別の第２導電性接合材７２を配置する。これに限らず、図１６に示す３個の半導体素子１０に共通して対応する１個の第２導電性接合材７２を配置してもよい。
　次いで、図２３に示すように、制御端子支持体５の接合、複数の制御端子４５の各ホルダ４５１の接合、複数のワイヤ７３１～７３５のワイヤボンディング、複数の第１導通部材６１の接合、および、第２導通部材６２の接合を行う。なお、これらの処理順序は限定されない。
　次いで、封止樹脂８を形成する。封止樹脂８の形成は、たとえばモールド成形による。図２４に示すように、モールド成形で用いる金型９１には、押さえ部材としての押さえピン９１１が設けられている。押さえピン９１１は、先端が導電基板２の主面２０１に接している。このとき、押さえピン９１１による主面２０１への押圧力により、主面２０１に凹部２０１ａが形成される。当該押圧力の大きさ等により、凹部２０１ａの窪み度合い（深さ）が変わる。また、第１導電部２Ａにおける主面２０１に接する押さえピン９１１は、第２導通部材６２の開口６３に挿通されている。そして、金型９１のキャビティ空間９１９に、樹脂流路および樹脂注入口（いずれも図示略）を順次経由して流動性の樹脂材料を注入する。注入された流動性の樹脂材料が固化することで、封止樹脂８が形成される。形成された封止樹脂８は、図２５および図２６に示すように、上記第１突出部８５１、上記第２突出部８５２および上記樹脂空隙部８６を有する。図２５に示すように、樹脂空隙部８６において主面２０１と接する樹脂空隙部端縁８６１と、凹部２０１ａにおいて主面２０１と接する凹部端縁２０１ｂとは、互いに一致する。図２６に示すように、ホルダ４５１の上面は、第２突出部８５２から露出し、第２突出部８５２の上面と面一である。また、図２４および図２５から理解されるように、樹脂空隙部８６は、押さえピン９１１によって、流動性の樹脂材料が充填されなかったことで形成されている。なお、押さえピン９１１は可動ピンであってもよい。この場合には、押さえピン９１１は、金型９１に形成された穴部に設けられ、弾性支持されていることが好ましい。ピン状の押え部材に限らず、ブロック状の押さえ部材を使用してもよい。
　次いで、金型９１を型開きして、導電基板２を含むリードフレームと封止樹脂８とを含む成形体を取り出す。その後に、封止樹脂８と、樹脂流路および樹脂注入口において固化した樹脂と、を分離する。この工程において、封止樹脂８におけるｘ１方向側の樹脂側面８３１において、次のいずれかの位置に樹脂分離痕が形成される。第１の位置は、図１に示された樹脂側面８３１におけるｙ方向の両端に近い２つの位置のうち、または、両端の角部のうちの少なくとも一方である。両端の角部に樹脂分離痕が形成された場合には、角部に形成された面（平面視においてＣ面取りされた部分）に樹脂分離痕が形成される。上述した斜面は、封止樹脂８におけるｘ１方向側の樹脂側面８３１に含まれる。第２の位置は、図１に示された樹脂側面８３１における２個の出力端子４４の間である。これらの樹脂分離痕は、金型９１の樹脂注入口の位置に対応しており、封止樹脂８と樹脂注入口において固化した樹脂とを分離することによって形成される。樹脂の回り込みの偏りを抑制するためにはy方向における中央位置から樹脂注入することが好ましい。この場合、２個の出力端子４４の間に樹脂分離痕が形成される。
　次いで、図２７に示すように、複数の制御端子４５の各金属ピン４５２を各ホルダ４５１に圧入する。具体的には、各ホルダ４５１が有する筒状部（図２６参照）の内径よりもわずかに大きい断面寸法を有する各金属ピン４５２を、挿入圧力を加えながら挿入する。これにより、各ホルダ４５１と各金属ピン４５２とは、機械的に固定され、かつ、電気的に接続される。各ホルダ４５１と各金属ピン４５２とを、たとえばはんだを使用して電気的に接続してもよい。その後に、図２８および図２９に示すように、樹脂部８７および樹脂充填部８８を形成する。樹脂部８７および樹脂充填部８８の形成は、たとえばポッティングによる。
　次いで、上記リードフレームを適宜切断することで、複数の入力端子４１～４３および出力端子４４を分離させる。図２１に示した入力端子４１～４３および出力端子４４において、各端子とリードフレームの外枠部との接続部付近（図２１において破線で示された部分）を、金型等を使用して切断すればよい。ここで、入力端子４１～４３には、それぞれ入力側加工痕としての先端面４１３，４２３，４３３が形成される。出力端子４４には、出力側加工痕としての先端面４４３が形成される。リードフレームにおいて、ｙ方向に隣接する各端子をｙ方向に繋ぐタイバーを有する場合、当該タイバーを金型等を使用して切断してもよい。この場合には、各端子においてｙ方向に向く２つの側面に加工痕が形成される。以上の工程を経ることで、図１～図２０に示す半導体モジュールＡ１が製造される。
　半導体モジュールＡ１は、制御用の回路基板等に実装される。ここで、各金属ピン４５２は、半導体モジュールＡ１が実装される回路基板のピン穴に挿入されて、ピン穴周辺の端子に接続される。入力端子４１、４２，４３は、それぞれｚ方向の一方側（ｚ２方向）に向く入力側接合面４１１，４２１，４３１を有する。各出力端子４４は、ｚ方向の一方側（ｚ２方向側）に向く出力側接合面４４１を有する。入力側接合面４１１，４２１，４３１および出力側接合面４４１は、たとえばはんだを使用して、半導体モジュールＡ１が実装される回路基板の端子に接続される。
　本実施形態の半導体モジュールＡ１において、入力端子４１から出力端子４４までの電流の経路について以下に説明する。入力端子４１、第１導電部２Ａ、各第１半導体素子１０Ａ、第１導通部材６１、第２導電部２Ｂ、各出力端子４４という経路で、第１主回路電流が流れる。各第１半導体素子１０Ａの第２主面電極１２と第２導電部２Ｂとの間に、各第１導通部材６１を経由して、ｘ方向に沿って第１主回路電流が流れる。第２導電部２Ｂにおいて、各第１導通部材６１が接合された部分と各出力端子４４との間に、ｘ方向およびｘ方向からわずかに傾いた方向に沿って第１主回路電流が流れる。
　出力端子４４から入力端子４２および入力端子４３までの電流の経路について以下に説明する。出力端子４４、第２導電部２Ｂ、各第２半導体素子１０Ｂ、第２導通部材６２、入力端子４２および入力端子４３という経路で、第２主回路電流が流れる。第２主回路電流の経路は第２導通部材６２が有しており、ｙ方向に延びる第３配線部６２３と、第３配線部６２３の両端に繋がりｘ２方向に延びる第１配線部６２１および第２配線部６２２の双方とに、第２主回路電流が流れる。さらに、第２主回路電流は、第１配線部６２１と第２配線部６２２との間に配置されｘ方向に延びる２個の第２帯状部６２６と、第１配線部６２１と第２配線部６２２との間に配置されｙ方向に延びる第１帯状部６２５とを経路にして、第１配線部６２１と第２配線部６２２に流れる。
　入力端子４２および入力端子４３と各第２半導体素子１０Ｂの第２主面電極１２との間に、各第２導通部材６２に含まれる第１配線部６２１および第２配線部６２２と第３配線部６２３、２個の第２帯状部６２６および第１帯状部６２５とを経由して、第２主回路電流が流れる。第１配線部６２１、第２配線部６２２および２個の第２帯状部６２６においては、ｘ方向に沿って第２主回路電流が流れる。第１主回路電流が流れる方向と第２主回路電流が流れる方向とは逆である。
　第１導通部材６１において第１主回路電流が流れる方向と、第２導通部材６２に含まれる第１配線部６２１および第２配線部６２２および２個の第２帯状部６２６において第２主回路電流が流れる方向とは、いずれもｘ方向である。
　半導体モジュールＡ１の作用効果は、次の通りである。
　半導体モジュールＡ１は、導電基板２、複数の入力端子４１～４３、出力端子４４および導通部材６を備えている。導電基板２は、複数の第１半導体素子１０Ａが接合された第１導電部２Ａおよび複数の第２半導体素子１０Ｂが接合された第２導電部２Ｂを含む。入力端子４１は、第１導電部２Ａに繋がり、第１導電部２Ａを介して複数の第１半導体素子１０Ａに導通する。入力端子４２および入力端子４３は、第２導通部材６２（導通部材６）を介して複数の第２半導体素子１０Ｂに導通する。出力端子４４は、第２導電部２Ｂに繋がり、第２導電部２Ｂを介して複数の第２半導体素子１０Ｂに導通する。導通部材６は、各第１半導体素子１０Ａと第２導電部２Ｂとを導通する第１導通部材６１と、各第２半導体素子１０Ｂと各入力端子４２，４３とを導通する第２導通部材６２とを含む。複数の入力端子４１～４３は、導電基板２に対してｘ２方向側に配置され、出力端子４４は、導電基板２に対してｘ１方向に配置されている。そして、２つの入力端子４２，４３は、入力端子４１を挟んで、ｙ方向において互いに反対側に配置されている。半導体モジュールＡ１とは異なる構成の半導体モジュールにおいて、入力端子４３を備えず、入力端子４１と入力端子４２とがｙ方向に並んで配置された場合、入力端子４１から各第１半導体素子１０Ａを介して出力端子４４に流れる電流の経路のばらつきが生じつつ、出力端子４４から各第２半導体素子１０Ｂを介して各入力端子４２に流れる電流の経路のばらつきが生じる可能性がある。そこで、半導体モジュールＡ１では２つの入力端子４２，４３を備え、２つの入力端子４２，４３で入力端子４１を挟むことで、入力端子４１から各第１半導体素子１０Ａを介して出力端子４４に流れる電流の経路のばらつきを低減するとともに、出力端子４４から各第２半導体素子１０Ｂを介して各入力端子４２，４３に流れる電流の経路のばらつきを低減することが可能となる。これにより、半導体モジュールＡ１の寄生インダクタンス成分を低減できる。つまり、半導体モジュールＡ１は、寄生インダクタンス成分を低減する上で、好ましいパッケージ構造をなす。
　半導体モジュールＡ１は、上アーム電流経路と下アーム電流経路とが、平面視において重なる。上アーム電流経路は、入力端子４１から第１導電部２Ａ、各第１半導体素子１０Ａ、各第１導通部材６１および第２導電部２Ｂを介して、各出力端子４４に流れる電流の経路であって、本実施形態では、図５から理解されるように、ｘ２方向側からｘ１方向側に沿う。下アーム電流経路は、出力端子４４から各第２半導体素子１０Ｂおよび第２導通部材６２を介して、入力端子４２に流れる電流の経路であって、本実施形態では、図５から理解されるように、ｘ１方向側からｘ２方向側に沿う。この構成によると、上アーム電流経路に沿う電流によって生じる磁界と、下アーム電流経路に沿う電流によって生じる磁界とが、互いに打ち消し合うため、寄生インダクタンス成分を低減することができる。特に、半導体モジュールＡ１では、導通部材６（複数の第１導通部材６１および第２導通部材６２のそれぞれ）を金属製の板材で構成することで、上アーム電流経路と下アーム電流経路とが、平面視において重なる領域を適度に確保できる。つまり、半導体モジュールＡ１は、寄生インダクタンス成分を低減する上で、好ましいパッケージ構造をなす。
　半導体モジュールＡ１では、下アーム電流経路を構成する第２導通部材６２は、第１配線部６２１、第２配線部６２２、第３配線部６２３および第４配線部６２４を含む。第１配線部６２１および第２配線部６２２は、入力端子４１を挟んでｙ方向において互いに反対側に配置された入力端子４２，４３にそれぞれ接続されるとともに、ｘ方向に延びている。第３配線部６２３は、第１配線部６２１および第２配線部６２２の双方に繋がってｙ方向に延びており、複数の第２半導体素子１０Ｂそれぞれに接続されている。第４配線部６２４は、第１配線部６２１および第２配線部６２２の双方に繋がり、平面視において複数の第１半導体素子１０Ａと重なる。上記第１配線部６２１、第２配線部６２２、第３配線部６２３および第４配線部６２４を含んで構成された第２導通部材６２は、主面２０１（導電基板２）からｚ方向に離間して配置されており、平面視において主面２０１の広い範囲と重なっている。このような構成によれば、出力端子４４から各第２半導体素子１０Ｂを介して各入力端子４２，４３に流れる電流の経路のばらつきが適切に低減され、寄生インダクタンス成分を低減するのに適している。
　複数の第１半導体素子１０Ａと複数の第２半導体素子１０Ｂとは、ｘ方向に見て互いに重なっている。このような構成によれば、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂが配置される導電基板２（第１導電部２Ａおよび第２導電部２Ｂ）のｙ方向の寸法が大きくなるのを抑制することができ、半導体モジュールＡ１の小型化を図ることができる。
　第２導通部材６２の第４配線部６２４は、第１帯状部６２５および複数の第２帯状部６２６を有する。第１帯状部６２５は、第１配線部６２１および第２配線部６２２の双方に繋がってｙ方向に延びており、平面視において複数の第１半導体素子１０Ａと重なる部分である。複数の第２帯状部６２６はそれぞれ、第１帯状部６２５と第３配線部６２３とに繋がり、平面視においてｘ方向に延びる帯状である。複数の第２帯状部６２６は、ｙ方向に離間しており、略平行に配置されている。複数の第２帯状部６２６はそれぞれ、平面視において、第１帯状部６２５のうちのｙ方向に隣接する２つの第１半導体素子１０Ａの間に一端が繋がり、第３配線部６２３のうちのｙ方向に隣接する２つの第２半導体素子１０Ｂの間に他端が繋がる。このような構成によれば、第４配線部６２４（第２導通部材６２）の平面視におけるサイズをより大きく確保することができる。このことは、寄生インダクタンス成分を低減する上でより好ましい。
　第１帯状部６２５は、他の部位よりもｚ２方向に突き出た複数の凸状領域６２５ａを有する。各凸状領域６２５ａは、平面視において各第１半導体素子１０Ａに重なる。第１帯状部６２５が複数の凸状領域６２５ａを有する構成によれば、第１半導体素子１０Ａ上に接合された第１導通部材６１に第１帯状部６２５が不当に接触するのを回避することができる。
　第３配線部６２３は、他の部位よりもｚ１方向に突き出た複数の凹状領域６２３ａを有する。各凹状領域６２３ａは、複数の第２半導体素子１０Ｂのいずれかと接合されている。このような構成によれば、第３配線部６２３（第２導通部材６２）と複数の第２半導体素子１０Ｂとを適切に導通させつつ、第３配線部６２３（第２導通部材６２）の平面視におけるサイズを大きく確保することができる。
　半導体モジュールＡ１においては、上記構成の導通部材６（第１導通部材６１および第２導通部材６２）を具備することに加え、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂを制御するための複数の第１制御端子４６Ａ～４６Ｅおよび複数の第２制御端子４７Ａ～４７Ｄを備える。複数の第１制御端子４６Ａ～４６Ｅおよび複数の第２制御端子４７Ａ～４７Ｄは、各々、導電基板２の主面２０１上においてｚ方向に沿って延びるように配置されている。このような構成の半導体モジュールＡ１は、平面視における小型化が可能であるので、寄生インダクタンス成分の低減を図りつつ平面視における小型化を図るのに適する。
　複数の第１制御端子４６Ａ～４６Ｅは、第１導電部２Ａに支持されており、複数の第１半導体素子１０Ａよりもｘ２方向側に配置される。複数の第２制御端子４７Ａ～４７Ｄは、第２導電部２Ｂに支持されており、複数の第２半導体素子１０Ｂよりもｘ１方向側に配置される。複数の第１制御端子４６Ａ～４６Ｅおよび複数の第２制御端子４７Ａ～４７Ｄは、それぞれ、ｙ方向に間隔を隔てて配置されている。これにより、複数の第１制御端子４６Ａ～４６Ｅおよび複数の第２制御端子４７Ａ～４７Ｄは、上アーム回路を構成する複数の第１半導体素子１０Ａおよび下アーム回路を構成する複数の第２半導体素子１０Ｂそれぞれに対応した領域に適切に配置される。かかる構成の半導体モジュールＡ１は、寄生インダクタンス成分の低減を図りつつ小型化を図る上で、より好ましい。
　第１半導体素子１０Ａおよび第２半導体素子１０Ｂは、それぞれｚ２方向を向く第１主面電極１１（ゲート電極）を有する。第１制御端子４６Ａは、各第１ワイヤ７３１ａを介して、各第１半導体素子１０Ａの第１主面電極１１（ゲート電極）に接続されている。第２制御端子４７Ａは、各第２ワイヤ７３１ｂを介して、各第２半導体素子１０Ｂの第１主面電極１１（ゲート電極）に接続されている。これにより、スイッチング機能を有する第１半導体素子１０Ａ（第２半導体素子１０Ｂ）を駆動させるための駆動信号は、第１制御端子４６Ａ（第２制御端子４７Ａ）、第１ワイヤ７３１ａ（第２ワイヤ７３１ｂ）を介して第１主面電極１１に適宜入力させることができる。
　半導体モジュールＡ１が回路基板に実装される際、各金属ピン４５２は、半導体モジュールＡ１が実装される回路基板のピン穴に挿入されて、ピン穴周辺の端子に接続される。入力端子４１、４２，４３は、それぞれｚ方向の一方側（ｚ２方向）に向く入力側接合面４１１，４２１，４３１を有する。各出力端子４４は、ｚ方向の一方側（ｚ２方向側）に向く出力側接合面４４１を有する。入力側接合面４１１，４２１，４３１および出力側接合面４４１は、たとえばはんだを使用して、半導体モジュールＡ１が実装される回路基板の端子に接続される。上述した構成により、入力端子４１～４３および出力端子４４が接続される電力系回路基板と、各金属ピン４５２が接続される制御系回路基板とを、ｚ方向に離して配置することができる。これらにより、第１に、半導体モジュールＡ１における信号端子の配置に関する自由度が向上する。第２に、半導体モジュールＡ１における信号配線の引き回しおよびその長さに関する自由度が向上する。第３に、半導体モジュールＡ１を使用する際に、使用者による回路基板の配置に関する自由度が向上する。
　半導体モジュールＡ１では、各制御端子４５が、樹脂主面８１から突出し、ｚ方向に沿って延びている。半導体モジュールＡ１と異なる構成において、各制御端子４５がｚ方向に直交する平面（ｘ－ｙ平面）に沿って延びるように配置される場合がある。この構成では、平面視における小型化に限度がある。そこで、半導体モジュールＡ１のように、各制御端子４５をｚ方向に沿って延びるように配置することで、半導体モジュールＡ１の平面視における小型化が可能である。つまり、半導体モジュールＡ１は、平面視における小型化を図る上で好ましいパッケージ構造をなす。
　本実施形態の半導体モジュールＡ１では、各制御端子４５と主面２０１（導電基板２）との間には、制御端子支持体５が介在する。制御端子支持体５は絶縁層５１を有し、各制御端子４５は、制御端子支持体５を介して導電基板２に支持されている。このような制御端子支持体５を具備する構成によれば、導電基板２との間で絶縁を確保しつつ、制御端子４５を導電基板２上に適切に支持させることができる。
　制御端子支持体５は、互いに積層された絶縁層５１、第１金属層５２および第２金属層５３を有する積層構造体である。制御端子４５は、導電性接合材４５９を介して、制御端子支持体５の上面に形成された第１金属層５２に接合される。このような構成によれば、制御端子支持体５として既製の積層構造体（たとえばＤＢＣ基板等）を利用しつつ、制御端子４５を制御端子支持体５（第１金属層５２）に導通接合することが可能である。
　半導体素子１０は、ｚ２方向を向く素子主面１０１、およびｚ１方向を向く素子裏面１０２を有する。素子主面１０１には第１主面電極１１（ゲート電極）が配置されている。各半導体素子１０の第１主面電極１１と第１金属層５２（第１部５２１）とは、導電性のワイヤ７３１により接続される。これにより、スイッチング機能を有する半導体素子１０を駆動させるための駆動信号は、制御端子４５、第１金属層５２、ワイヤ７３１を介して第１主面電極１１に適宜入力させることができる。
　各制御端子４５は、ホルダ４５１および金属ピン４５２を含む。ホルダ４５１は、導電性材料からなり、筒状部を含んで構成される。金属ピン４５２は、ｚ方向に延びる棒状部材であり、ホルダ４５１に圧入されている。また、ホルダ４５１の一部（上端鍔部の上面）は、封止樹脂８から露出している。このような構成によれば、封止樹脂８の形成（モールド成形）により、ホルダ４５１はその一部（上端面）を除いて封止樹脂８に覆われとともに、ホルダ４５１の上端面は封止樹脂８から露出する。これにより、封止樹脂８の形成後に金属ピン４５２をホルダ４５１に挿し込むことが可能である。したがって、制御端子４５が上記のホルダ４５１および金属ピン４５２を含む構成によれば、モールド成形で用いる金型９１が複雑になるのを回避することができ、半導体モジュールＡ１を効率よく製造するのに適する。
　本実施形態の半導体モジュールＡ１は、封止樹脂８に接合された樹脂部８７を具備する。樹脂部８７は、封止樹脂８から露出するホルダ４５１の一部（上端鍔部の上面）と、金属ピン４５２の一部とを覆う。このような構成によれば、ホルダ４５１と金属ピン４５２の接続部への異物の侵入を防止することができる。上記構成の半導体モジュールＡ１は、耐久性および信頼性をさせる上で好ましい。
　封止樹脂８は、樹脂主面８１から突出する複数の第２突出部８５２を有する。複数の第２突出部８５２は、平面視において複数の制御端子４５を取り囲む。複数の制御端子４５の各金属ピン４５２は、各第２突出部８５２から突き出ている。各第２突出部８５２上に樹脂部８７が配置されている。このような構成によれば、互いに隣接する制御端子４５の樹脂主面８１に沿う沿面距離を大きくすることができる。隣接する制御端子４５の耐電圧を高める上で好ましい。
　導電基板２は、ｘ方向に互いに離間する第１導電部２Ａおよび第２導電部２Ｂを含む。第１導電部２Ａは、第２導電部２Ｂよりもｘ２方向に位置する。複数の半導体素子１０は、第１導電部２Ａに接合された第１半導体素子１０Ａと、第２導電部２Ｂに接合された第２半導体素子１０Ｂと、を含む。複数の制御端子４５は、第１制御端子４６Ａ～４６Ｅおよび第２制御端子４７Ａ～４７Ｄを含む。第１制御端子４６Ａ～４６Ｅは、第１導電部２Ａに支持されており、ｘ方向において第１半導体素子１０Ａと入力端子４１，４２等との間に位置する。第２制御端子４７Ａ～４７Ｄは、ｘ方向において第２半導体素子１０Ｂと出力端子４４との間に位置する。このような構成によれば、複数の制御端子４５（第１制御端子４６Ａ～４６Ｅおよび第２制御端子４７Ａ～４７Ｄ）は、上アーム回路を構成する第１半導体素子１０Ａおよび下アーム回路を構成する第２半導体素子１０Ｂそれぞれに対応した領域に適切に配置される。かかる構成は、半導体モジュールＡ１の小型化を図る上でより好ましい。
　封止樹脂８は、樹脂主面８１から突出する複数の第１突出部８５１を有する。各第１突出部８５１の先端には、第１突出端面８５１ａが形成されている。複数の第１突出部８５１における各第１突出端面８５１ａは、樹脂主面８１と略平行であり、かつ、同一平面（ｘ－ｙ平面）上にある。このような構成によれば、半導体モジュールＡ１によって生成された電源を利用する機器において、半導体モジュールＡ１が搭載される制御用の回路基板の表面と樹脂主面８１との間に所定の隙間を確保することができる。これにより、上記制御用の回路基板において半導体モジュールＡ１との対向面に種々の機能部品が実装された場合でも、当該機能部品が封止樹脂８に不当に接触することが回避される。
　半導体モジュールＡ１では、各半導体素子１０が接合された導電基板２を備えている。この構成によると、各半導体素子１０の通電によって発生する熱が導電基板２に伝達され、導電基板２で各半導体素子１０から伝達された熱が拡散される。したがって、半導体モジュールＡ１は、各半導体素子１０の熱の放熱性を向上させる上で好ましいパッケージ構造をなす。
　半導体モジュールＡ１では、導電基板２と支持基板３とが第１導電性接合材７１を介して接合されている。第１導電性接合材７１は、第１層７１２および第２層７１３を含む。第１層７１２は、導電基板２と金属の固相拡散により接合され、接合界面で互いに直接接した状態で接合されている。第２層７１３は、支持基板３と金属の固相拡散により接合され、接合界面で互いに直接接した状態で接合されている。この構成によると、導電基板２と支持基板３とが、たとえばはんだ等の接合材により接合された場合よりも、導電基板２と支持基板３との接合強度を高めることができる。したがって、半導体モジュールＡ１は、導電基板２と支持基板３との剥離を抑制する上で好ましいパッケージ構造をなす。
　半導体モジュールＡ１では、各半導体素子１０と導電基板２とが第２導電性接合材７２を介して接合されている。第２導電性接合材７２は、第３層７２２および第４層７２３を含む。第３層７２２は、各半導体素子１０（裏面電極１５）と金属の固相拡散により接合され、接合界面で互いに直接接した状態で接合されている。第４層７２３は、導電基板２と金属の固相拡散により接合され、接合界面で互いに直接接した状態で接合されている。この構成によると、各半導体素子１０と導電基板２とが、たとえばはんだ等の接合材により接合された場合よりも、各半導体素子１０と導電基板２との接合強度を高めることができる。したがって、半導体モジュールＡ１は、各半導体素子１０と導電基板２との剥離を抑制する上で好ましいパッケージ構造をなす。
　本実施形態の半導体モジュールＡ１では、第１導電性接合材７１における第１基層７１１のヤング率は、第１層７１２および第２層７１３の各々の構成材料のヤング率よりも小である。このような構成によれば、第１導電性接合材７１を導電基板２と支持基板３とに固相拡散により接合する際、相対的に軟らかい第１基層７１１によって応力が緩和され、接合境界部の平滑化を図ることができる。これにより、第１層７１２と導電基板２、および第２層７１３と支持基板３は、固相拡散によってより強固に接合される。
　また、本実施形態では第１基層７１１の厚さが第１層７１２および第２層７１３の各々の厚さよりも大である。これにより、固相拡散による接合の際、第１層７１２と導電基板２（裏面接合層２３）の境界部、および第２層７１３と支持基板３（第１接合層３２１）の境界部のそれぞれに作用する押圧力がより均一となる。したがって、第１層７１２と導電基板２、および第２層７１３と支持基板３は、それぞれより強固な導通接合状態となり得る。
　第１層７１２および第２層７１３の各々の構成材料は、銀を含む。このような構成によれば、第１導電性接合材７１を用いた固相拡散による接合の際、第１層７１２および第２層７１３の酸化が抑制され、良好な固相拡散接合が可能となる。また、第１層７１２および第２層７１３と接合される裏面接合層２３および第１接合層３２１の各々についても銀を含むため、より良好な固相拡散接合が可能となる。
　本実施形態では、第２導電性接合材７２における第２基層７２１のヤング率は、第３層７２２および第４層７２３の各々の構成材料のヤング率よりも小である。このような構成によれば、第２導電性接合材７２を半導体素子１０（裏面電極１５）と導電基板２とに固相拡散により接合する際、相対的に軟らかい第２基層７２１によって応力が緩和され、接合境界部の平滑化を図ることができる。これにより、第３層７２２と半導体素子１０（裏面電極１５）、および第４層７２３と導電基板２は、固相拡散によってより強固に接合される。
　また、本実施形態では第２基層７２１の厚さが第３層７２２および第４層７２３の各々の厚さよりも大である。これにより、固相拡散による接合の際、第３層７２２と半導体素子１０（裏面電極１５）の境界部、および第４層７２３と導電基板２（主面接合層２２）の境界部のそれぞれに作用する押圧力がより均一となる。したがって、第３層７２２と半導体素子１０（裏面電極１５）、および第４層７２３と導電基板２は、それぞれより強固な導通接合状態となり得る。
　第３層７２２および第４層７２３の各々の構成材料は、銀を含む。このような構成によれば、第２導電性接合材７２を用いた固相拡散による接合の際、第３層７２２および第４層７２３の酸化が抑制され、良好な固相拡散接合が可能となる。また、第３層７２２および第４層７２３と接合される裏面電極１５および主面接合層２２の各々についても銀を含むため、より良好な固相拡散接合が可能となる。
　第１導電性接合材７１は、Ａｌを含むシート材からなる第１基層７１１の表面（両面）にＡｇめっき層である第１層７１２および第２層７１３が積層された構成である。また、第２導電性接合材７２についても、Ａｌを含むシート材からなる第２基層７２１の表面（両面）にＡｇめっき層である第３層７２２および第４層７２３が積層された構成である。このような構成によれば、第１導電性接合材７１や第２導電性接合材７２を容易に準備することができる。
　半導体モジュールＡ１では、第２導通部材６２には開口６３が形成されている。開口６３は、平面視において主面２０１（導電基板２）に重なり、かつ、平面視において、各半導体素子１０に重ならない。この構成によると、半導体モジュールＡ１の製造工程のうちのモールド成形（封止樹脂８を形成する工程）において、金型９１に設けられた押さえピン９１１を開口６３に挿通できる。これにより、第２導通部材６２に干渉することなく、当該押さえピン９１１で導電基板２を押さえることができるため、導電基板２が接合される支持基板３の反りを抑制できる。当該反りは、たとえば支持基板３のｙ方向の両外側がｙ方向の中央側よりも上方に位置するように生じる。仮に、支持基板３に反りが発生した場合、導電基板２と支持基板３との接合強度が低下する虞がある。また、モールド成形時において、樹脂漏れにより、封止樹脂８の一部が底面３０２上に形成されることがあり、底面３０２に接合されうる放熱部材（たとえばヒートシンク）の接合不良の原因である。したがって、半導体モジュールＡ１は、支持基板３の反りを抑制することで、導電基板２と支持基板３との接合強度の向上を図る上で好ましいパッケージ構造であるとともに、封止樹脂８の意図せぬ位置への樹脂漏れを抑制する上で好ましいパッケージ構造をなす。
　導電基板２は、複数の第１半導体素子１０Ａが接合された第１導電部２Ａおよび複数の第２半導体素子１０Ｂが接合された第２導電部２Ｂを含む。第１導電部２Ａおよび第２導電部２Ｂはｘ方向に離間しており、第１導電部２Ａは、第２導電部２Ｂよりもｘ２方向に位置する。第２導通部材６２は、複数の第２半導体素子１０Ｂと入力端子４２，４３とに接続されており、第２導通部材６２に設けられた開口６３は、平面視において第１導電部２Ａの主面２０１と重なる。このような構成によれば、第２導通部材６２の平面視におけるサイズを大きく確保する場合であっても、封止樹脂８の形成時（モールド成形時）には、第２導通部材６２との干渉を回避しつつ、金型９１に設けられた押さえピン９１１で導電基板２を押さえることができる。なお、第２導通部材６２の平面視におけるサイズを大きくすることで、主回路電流の経路を構成する第２導通部材６２（導通部材６）の寄生抵抗成分を抑制することが可能である。
　第２導通部材６２は、第１配線部６２１、第２配線部６２２、第３配線部６２３および第４配線部６２４を含む。第１配線部６２１および第２配線部６２２は、入力端子４１を挟んでｙ方向において互いに反対側に配置された入力端子４２，４３にそれぞれ接続されるとともに、ｘ方向に延びている。第３配線部６２３は、第１配線部６２１および第２配線部６２２の双方に繋がってｙ方向に延びており、複数の第２半導体素子１０Ｂそれぞれに接続されている。開口６３は、第１配線部６２１および第２配線部６２２それぞれにおけるｘ２方向寄りに形成されている。これにより、開口６３は、平面視において、導電基板２（第１導電部２Ａ）のｙ方向両外側の２つの角部の近傍に設けられている。したがって、開口６３は、平面視において、導電基板２（第１導電部２Ａ）を支持する支持基板３のｙ方向両外側の２つの角部の近傍に設けられている。このような構成によれば、第２導通部材６２の平面視におけるサイズを比較的大きく確保しつつ、封止樹脂８の形成時（モールド成形時）には、金型９１に設けられた押さえピン９１１を開口６３に挿通させて、導電基板２（第１導電部２Ａ）のｙ方向両外側の角部の近傍を押さえることができる。上述のように、導電基板２が接合される支持基板３の反りは支持基板３のｙ方向の両外側がｙ方向の中央側よりも上方に位置するように生じるところ、上記構成によればモールド成形時の支持基板３の反りを効果的に抑制することができる。
　本実施形態において、導通部材６（第１導通部材６１および第２導通部材６２）は、金属製の板材により構成されている。これにより、第２導通部材６２に開口６３を容易に形成することができる。また、金属板材からなる導通部材６（第１導通部材６１および第２導通部材６２）については、種々な形状やサイズへの対応が容易であり、他の部位との接合面積を十分に確保することで他の部位との接合部の信頼性が高められる。
　導電基板２（第１導電部２Ａ）の主面２０１のうち平面視において各開口６３と重なる部位には、凹部２０１ａが形成されている。各凹部２０１ａは、モールド成形時に押さえピン９１１によって主面２０１へ押圧力を付与した痕跡である。本実施形態では、第２導通部材６２およびこれに形成された開口６３の配置を工夫することにより、モールド成形時には、半導体素子１０等の機能素子との干渉を避けつつ導電基板２（第１導電部２Ａ）の適所を押さえピン９１１で押さえることができる。
　封止樹脂８には、樹脂主面８１から凹部２０１ａに通じる樹脂空隙部８６が形成されている。樹脂空隙部８６はテーパー状であり、樹脂主面８１から凹部２０１ａに向かうにつれて断面積が小さくなる。このような樹脂空隙部８６は、モールド成形時（封止樹脂８の形成時）に形成されたものである。モールド形成後において、導電基板２の主面２０１のうち凹部２０１ａの表面は、封止樹脂８から露出する。また、本実施形態では、樹脂空隙部８６を塞ぐようにして、当該樹脂空隙部８６に樹脂充填部８８が充填されている。このような構成によれば、封止樹脂８から露出する凹部２０１ａへの異物（水分を含む）の侵入を防止することができる。上記構成の半導体モジュールＡ１は、耐久性および信頼性をさせる上で好ましい。
　本実施形態では、第２導通部材６２（導通部材６）に形成された各開口６３は、ｚ方向に貫通する貫通孔である。このような構成によれば、主回路電流の経路を構成する第２導通部材６２（導通部材６）において、開口６３の形成による電流経路の偏りは抑制される。
　半導体モジュールＡ１は、導通部材６を備えている。導通部材６は、各半導体素子１０によってスイッチングされる主回路電流の経路を構成する。導通部材６は、各第１半導体素子１０Ａに接続された各第１導通部材６１と、各第２半導体素子１０Ｂに接続された第２導通部材６２とを含む。導通部材６（各第１導通部材６１および第２導通部材６２のそれぞれ）は、金属製の板材により構成される。上記主回路電流は、比較的な大きな値であることがある。この場合、主回路電流の経路である導通部材６における寄生抵抗成分を抑制することは、半導体モジュールＡ１の消費電力の低減する上で好ましい。そこで、半導体モジュールＡ１では、上述の通り、導通部材６をボンディングワイヤではなく金属製の板材で構成することで、導通部材６における寄生抵抗成分を抑制している。つまり、半導体モジュールＡ１は、寄生抵抗成分の抑制を図る上で好ましいパッケージ構造をなす。
　半導体モジュールＡ１では、各第１半導体素子１０Ａは、平面視において矩形状であり、平面視における第１半導体素子１０Ａの四隅は、第２導通部材６２に重ならない。この構成によると、半導体モジュールＡ１の製造工程において、封止樹脂８を形成する工程の前に、各第１半導体素子１０Ａが適切に接合されているか否かの外観検査が可能である。つまり、半導体モジュールＡ１は、製造途中（たとえば図２３に示す状態）において各第１半導体素子１０Ａの接合状態の外観検査を行うことできるため、各第１半導体素子１０Ａが適切に接合されているか否かを判断できる。たとえばレーザ測距法により、第１半導体素子１０Ａの四隅における距離を測定し、測定した四隅における距離差が小さければ、第１半導体素子１０Ａが適切に接合されていると判断することができる。したがって、半導体モジュールＡ１は、製造途中において外観検査を実施できるため、信頼性の向上を図る上で好ましいパッケージ構造をなす。なお、外観検査を行う際、平面視における第１半導体素子１０Ａの四隅のうち少なくとも３つの角部が確認できればよいため、当該３つの角部が第２導通部材６２に重ならないように構成されていればよい。また、図５に示すように、各第２半導体素子１０Ｂにおいても同様に、平面視における各第２半導体素子１０Ｂの四隅が第２導通部材６２に重ならないため、半導体モジュールＡ１の製造工程において、封止樹脂８を形成する工程の前に、各第２半導体素子１０Ｂが適切に接合されているか否かの外観検査が可能である。外観検査は、撮像および画像処理を使用する自動外観検査であってもよい。
　第２導通部材６２は、第１配線部６２１、第２配線部６２２、第３配線部６２３および第４配線部６２４を含む。第１配線部６２１および第２配線部６２２は、入力端子４１を挟んでｙ方向において互いに反対側に配置された入力端子４２，４３にそれぞれ接続されるとともに、ｘ方向に延びている。第３配線部６２３は、第１配線部６２１および第２配線部６２２の双方に繋がってｙ方向に延びており、複数の第２半導体素子１０Ｂそれぞれに接続されている。第４配線部６２４は、第１配線部６２１および第２配線部６２２の双方に繋がる。第４配線部６２４は、第３配線部６２３に対してｘ２方向側に位置し、平面視において複数の第１半導体素子１０Ａと重なる。上記第１配線部６２１、第２配線部６２２、第３配線部６２３および第４配線部６２４を含んで構成された第２導通部材６２は、平面視において主面２０１の広い範囲と重なっており、平面視におけるサイズが比較的大きい。このように第２導通部材６２の平面視におけるサイズを大きくすることは、主回路電流の経路を構成する第２導通部材６２（導通部材６）の寄生抵抗成分を抑制する上で、より好ましい。
　各第１半導体素子１０Ａは、平面視において、第１辺１９１、第２辺１９２、第３辺１９３および第４辺１９４を有する。第１辺１９１と第２辺１９２とはそれぞれ、ｙ方向に延びる。第１辺１９１は、平面視におけるｘ２方向側の端縁であり、第２辺１９２は、平面視におけるｘ１方向側の端縁である。第３辺１９３と第４辺１９４とはそれぞれ、ｘ方向に延びる。第３辺１９３は、平面視におけるｙ２方向側の端縁であり、第４辺１９４は、平面視におけるｙ１方向側の端縁である。各第１半導体素子１０Ａが平面視矩形状であることから、第１辺１９１、第２辺１９２、第３辺１９３および第４辺１９４によって形成される四隅は、平面視において略直角である。一方、第２導通部材６２の第４配線部６２４（第１帯状部６２５）は、第１端縁６２７および第２端縁６２８を有する。第１端縁６２７は、第４配線部６２４においてｘ２方向に位置する端縁であり、平面視において第１辺１９１よりもｘ１方向に位置する。第１端縁６２７はまた、ｙ方向において少なくとも第３辺１９３から第４辺１９４まで延びている。これにより、平面視において、各第１半導体素子１０Ａのｘ２方向側の２つの角１７１，１７２がそれぞれ、第２導通部材６２に重ならない。第２端縁６２８は、第４配線部６２４（第１帯状部６２５）においてｘ１方向に位置する端縁であり、平面視において第２辺１９２よりもｘ２方向に位置する。第２端縁６２８はまた、ｙ方向において少なくとも第３辺１９３から第４辺１９４まで延びている。これにより、平面視において、各第１半導体素子１０Ａのｘ１方向側の２つの角１７３，１７４がそれぞれ、第２導通部材６２に重ならない。このような構成では、平面視において第４配線部６２４のうち各第１半導体素子１０Ａと重なる領域を確保することで第２導通部材６２の平面視におけるサイズを大きくしつつ、平面視における第１半導体素子１０Ａの四隅が、第２導通部材６２に重ならない。したがって、第２導通部材６２（導通部材６）の寄生抵抗成分を効果的に抑制するとともに、半導体モジュールＡ１の製造途中において各第１半導体素子１０Ａの接合状態の外観検査を行うことができる。
　第４配線部６２４（第１帯状部６２５）は、他の部位よりもｚ２方向に突き出た複数の凸状領域６２５ａを有する。各凸状領域６２５ａは、平面視において各第１半導体素子１０Ａに重なる。第４配線部６２４が複数の凸状領域６２５ａを有する構成によれば、第１半導体素子１０Ａ上に接合された第１導通部材６１に第４配線部６２４が不当に接触するのを回避することができる。
　第３配線部６２３は、他の部位よりもｚ１方向に突き出た複数の凹状領域６２３ａを有する。各凹状領域６２３ａは、複数の第２半導体素子１０Ｂのいずれかと接合されている。このような構成によれば、第３配線部６２３（第２導通部材６２）と複数の第２半導体素子１０Ｂとを適切に導通させつつ、第３配線部６２３（第２導通部材６２）の平面視におけるサイズを大きく確保することができる。
　複数の第１半導体素子１０Ａと複数の第２半導体素子１０Ｂとは、ｘ方向に見て互いに重なっている。このような構成によれば、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂが配置される導電基板２（第１導電部２Ａおよび第２導電部２Ｂ）のｙ方向の寸法が大きくなるのを抑制することができ、半導体モジュールＡ１の小型化を図ることができる。
　半導体モジュールＡ１は、導電基板２、２つの入力端子４１，４２（または２つの入力端子４１，４３）、出力端子４４および導通部材６を備えている。導電基板２は、平面視において、ｘ方向に並んだ第１導電部２Ａおよび第２導電部２Ｂを含む。第１導電部２Ａには、複数の第１半導体素子１０Ａが電気的に接合されている。また、第２導電部２Ｂには、複数の第２半導体素子１０Ｂが電気的に接合されている。複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂはそれぞれ、ｙ方向に沿って間隔を隔てて配置されている。２つの入力端子４１，４２（または２つの入力端子４１，４３）は、第１導電部２Ａに対して、ｘ２方向に位置する。入力端子４１は、正極であり、第１導電部２Ａに繋がる。入力端子４２（または入力端子４３）は、負極である。出力端子４４は、第２導電部２Ｂに対してｘ１方向に位置する。導通部材６は、複数の第１半導体素子１０Ａと第２導電部２Ｂとに接続された第１導通部材６１、および、複数の第２半導体素子１０Ｂと入力端子４２（または入力端子４３）に接続された第２導通部材６２とを含む。この構成によると、複数の半導体素子１０（複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂ）によってスイッチングされる主回路電流の経路が平面視においてｘ方向に沿うように構成されるとともに、半導体モジュールＡ１の平面構造における対称軸（図５の補助線Ｌ１参照）が平面視においてｙ方向に沿うように構成される。つまり、上記対称軸と、上記主回路電流の経路とが直交する。これにより、２つの入力端子４１，４２（または２つの入力端子４１，４３）から入力され、出力端子４４から出力される主回路電流において、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂへの電流経路の差を小さくできる。つまり、半導体モジュールＡ１における寄生インダクタンス成分のばらつきや電流ばらつきを抑制できる。したがって、半導体モジュールＡ１は、主回路電流の経路における寄生インダクタンス成分の均等化および各半導体素子１０への電流量の均等化を図る上で、好ましいパッケージ構造をなす。
　各第１半導体素子１０Ａと各第２半導体素子１０Ｂとは、ｘ方向に離間している。各第１半導体素子１０Ａと各第２半導体素子１０Ｂとは、それぞれｙ方向に沿って並ぶ。したがって、各半導体素子１０が並ぶ方向と、第１主回路電流または第２主回路電流が流れる方向とは、直交する。これにより、本実施形態のように複数のスイッチング素子を並列に接続して用いる場合において、３つの第１半導体素子１０Ａの間で第１主回路電流の電流経路の長さの差が生じることが抑制される。これにより、主回路電流の経路である導通部材６における寄生抵抗成分を抑制することができる。
　第１主回路電流が流れる領域と、第２主回路電流が流れる領域とは、平面視において重なるように構成されている。即ち、第２主回路電流を流すために出力端子４４と負極端子である第１入力端子４２および第２入力端子４３とを接続する第２導通部材６２を、第１主回路電流が流れる領域（第１導電部２Ａ、第１導通部材６１、第２導電部２Ｂ）の上方に配置している。第１主回路電流が流れる方向と第２主回路電流が流れる方向とは逆である。したがって、上述した配置により、第１主回路電流によって生ずる磁界と第２主回路電流によって生ずる磁界とを打ち消しあうことができるので、インダクタンスを低減できる。
　本実施形態の半導体モジュールＡ１は、２つの入力端子４２，４３を備える。これら入力端子４２，４３は、いずれも負極であり、ｙ方向において入力端子４１を挟んでいる。また、２つの入力端子４２，４３には、第２導通部材６２が接続されている。このような構成によれば、出力端子４４から各第２半導体素子１０Ｂおよび第２導通部材６２を介して各入力端子４２，４３に流れる電流の経路のばらつきを、より低減することが可能である。
　半導体モジュールＡ１では、第２導通部材６２は、第１配線部６２１、第２配線部６２２、第３配線部６２３および第４配線部６２４を含む。第１配線部６２１および第２配線部６２２は、入力端子４１を挟んでｙ方向において互いに反対側に配置された入力端子４２，４３にそれぞれ接続されるとともに、ｘ方向に延びている。第３配線部６２３は、第１配線部６２１および第２配線部６２２の双方に繋がってｙ方向に延びており、複数の第２半導体素子１０Ｂそれぞれに接続されている。第４配線部６２４は、第４配線部６２４は、第３配線部６２３に対してｘ２方向側に位置し、第１配線部６２１、第２配線部６２２および第３配線部６２３のいずれにも繋がっている。上記第１配線部６２１、第２配線部６２２、第３配線部６２３および第４配線部６２４を含んで構成された第２導通部材６２は、平面視において主面２０１の広い範囲と重なっており、平面視におけるサイズを大きく確保することができる。このような構成によれば、出力端子４４から各第２半導体素子１０Ｂおよび第２導通部材６２を介して各入力端子４２，４３に流れる電流の経路のばらつきが適切に低減される。したがって、本実施形態の半導体モジュールＡ１は、主回路電流の経路（第２導通部材６２）における寄生インダクタンス成分の均等化および各第２半導体素子１０Ｂへの電流量の均等化を図る上で、より好ましい。
　第４配線部６２４は、第１配線部６２１および第２配線部６２２の双方に繋がり、平面視において複数の第１半導体素子１０Ａと重なる。また、第４配線部６２４（第１帯状部６２５）は、他の部位よりもｚ２方向に突き出た複数の凸状領域６２５ａを有する。各凸状領域６２５ａは、平面視において各第１半導体素子１０Ａに重なる。このような構成によれば、第４配線部６２４（第２導通部材６２）の平面視におけるサイズを大きく確保しつつ、第１半導体素子１０Ａ上に接合された第１導通部材６１に第４配線部６２４が不当に接触するのを回避することができる。
　複数の第１半導体素子１０Ａと複数の第２半導体素子１０Ｂとは、ｘ方向に見て互いに重なっている。このような構成によれば、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂが配置される導電基板２（第１導電部２Ａおよび第２導電部２Ｂ）のｙ方向の寸法が大きくなるのを抑制することができ、半導体モジュールＡ１の小型化を図ることができる。
　図３０～図３２は、上記実施形態にかかる半導体モジュールの変形例を示している。なお、図３０以降の図面において、上記実施形態の半導体モジュールＡ１と同一または類似の要素には、上記実施形態と同一の符号を付しており、適宜説明を省略する。
　図３０および図３１は、第１実施形態の第１変形例にかかる半導体モジュールを示している。本変形例の半導体モジュールＡ１１においては、開口６３の配置が上記実施形態の半導体モジュールＡ１と異なっている。
　本変形例において、上記実施形態の半導体モジュールＡ１と比べて複数の開口６３が追加的に設けられている。本変形例では、第２導通部材６２は、６つの開口６３を有する。各開口６３は、平面視において導電基板２（第１導電部２Ａあるいは第２導電部２Ｂ）の主面２０１に重なり、かつ、平面視において複数の半導体素子１０に重ならない位置にある。導電基板２（第１導電部２Ａあるいは第２導電部２Ｂ）の主面２０１において、平面視において上記６つの開口６３それぞれと重なる位置には、凹部２０１ａが形成されている。上記６つの開口６３のうち、３つの開口６３が第１配線部６２１に形成されており、他の３つの開口６３が第２配線部６２２に形成されている。
　第１配線部６２１に形成された３つの開口６３は、上記の半導体モジュールＡ１と同様に第１配線部６２１のｘ２方向側寄りに設けられた開口６３と、当該開口６３よりもｘ１方向側において追加された２つの開口６３である。第１配線部６２１に追加された２つの開口６３のうち、一方が第１導電部２Ａにおけるｙ２方向側の端縁とｘ１方向側の端縁とがなす角部近傍に設けられ、他方が第２導電部２Ｂにおけるｙ２方向側の端縁とｘ２方向側の端縁とがなす角部近傍に設けられている。主面２０１には、凹部２０１ａが形成されている。
　第２配線部６２２に形成された３つの開口６３は、上記の半導体モジュールＡ１と同様に第２配線部６２２のｘ２方向側寄りに設けられた開口６３と、当該開口６３よりもｘ１方向側において追加された２つの開口６３である。第２配線部６２２に追加された２つの開口６３のうち、一方が第１導電部２Ａにおけるｙ１方向側の端縁とｘ１方向側の端縁とがなす角部近傍に設けられ、他方が第２導電部２Ｂにおけるｙ１方向側の端縁とｘ２方向側の端縁とがなす角部近傍に設けられている。
　本変形例の半導体モジュールＡ１１においても、上記実施形態の半導体モジュールＡ１と同様の作用効果を奏する。また、本変形例では、上記半導体モジュールＡ１と比べて４つの開口６３が追加されており、当該追加された４つの開口６３それぞれに対応する凹部２０１ａは、封止樹脂８の形成時（モールド成形時）に金型９１の押さえピン９１１によって主面２０１へ押圧力を付与した痕跡である。このような構成によれば、モールド成形時に支持基板３の周縁部を満遍なく押し付けることができる。したがって、支持基板３の平面視におけるサイズや支持基板３の物性（たとえば熱膨張率）等によってモールド成形時の支持基板３の反りが大きくなる場合でも、当該支持基板３の反りを適切に抑制することができる。
　図３２は、第１実施形態の第２変形例にかかる半導体モジュールを示している。本変形例の半導体モジュールＡ１２においては、各開口６３の形状が上記実施形態の半導体モジュールＡ１と異なっている。
　上記の半導体モジュールＡ１では、開口６３はｚ方向に延びる貫通孔であったが、本変形例の半導体モジュールＡ１２では、開口６３は、切り欠きである。具体的には、各開口６３は、ｚ方向に見て、第２導通部材６２の外周縁からｘ－ｙ面内において内側に凹んだ形状（切り欠き形状）である。より具体的には、２つの開口６３は、第１配線部６２１に設けられた第１開口６３と、第２配線部６２２に設けられた第２開口６３とを含んでいる。第１開口６３は、第１配線部６２１のｙ２方向側端縁からｙ１方向へ向けてＵ字状に凹んだ切り欠きである。また、第２開口６３は、第２配線部６２２のｙ１方向端縁からｙ２方向へ向けてＵ字状に凹んだ切り欠きである。
　本変形例の半導体モジュールＡ１２においても、上記実施形態の半導体モジュールＡ１と同様の作用効果を奏する。
　図３３～図３５は、第２実施形態にかかる半導体モジュールを示している。本実施形態の半導体モジュールＡ５においては、第２導通部材６２の構成が上記実施形態の半導体モジュールＡ１と異なっている。
　本実施形態においては、第２導通部材６２の第４配線部６２４の占める領域が上記実施形態と異なる。具体的には、第１帯状部６２５のｘ方向の寸法が上記半導体モジュールＡ１よりも大きくされている。図３４、図３５に示すように、第１帯状部６２５の第２端縁６２８の位置が上記半導体モジュールＡ１と比べてｘ１方向側に位置する。第２端縁６２８は、図３５に示すように、平面視において第１半導体素子１０Ａの第２辺１９２よりもｘ１方向に位置する。これにより、平面視において各第１半導体素子１０Ａのｘ１方向側の２つの角がそれぞれ、第２導通部材６２（第１帯状部６２５）に重なっている。
　本実施形態の半導体モジュールＡ２においても、上記実施形態の半導体モジュールＡ１と同様の作用効果を奏する。また、半導体モジュールＡ２において、第４配線部６２４の第１帯状部６２５（第２導通部材６２）の平面視におけるサイズをより大きく確保することができる。このことは、寄生インダクタンス成分を低減する上でより好ましい。
　本開示にかかる半導体モジュールは、上記した実施形態に限定されるものではない。本開示の半導体モジュールの各部の具体的な構成は、種々に設計変更自在である。
　本開示の実施形態は、以下の付記に記載された構成を含む。
付記１．
　支持基板と、
　前記支持基板の厚さ方向において互いに離間した主面および裏面を有し、前記裏面が前記支持基板に対向するように当該支持基板に接合された導電基板と、
　前記主面に電気的に接合され、スイッチング機能を有する少なくとも１つの半導体素子と、
　前記半導体素子によってスイッチングされる電流の経路を構成し、かつ前記厚さ方向に見て前記主面と重なるように配置された少なくとも１つの導通部材と、
　前記厚さ方向において互いに離間した樹脂主面および樹脂裏面を有し、前記支持基板の少なくとも一部、前記導電基板の少なくとも一部、および前記半導体素子を覆う封止樹脂と、を備え、
　前記導通部材には、前記厚さ方向に見て、前記導電基板の前記主面と重なりかつ前記半導体素子と重ならない、少なくとも１つの開口が形成されている、半導体モジュール。
付記２．
　前記導電基板は、前記厚さ方向に直交する第１方向において互いに離間する第１導電部および第２導電部を含み、
　前記少なくとも１つの半導体素子は、前記第１導電部に電気的に接合された少なくとも１つの第１半導体素子と、前記第２導電部に電気的に接合された少なくとも１つの第２半導体素子とを含む、付記１に記載の半導体モジュール。
付記３．
　各々が前記第１半導体素子に対して前記第１方向一方側に位置する第１入力端子および第２入力端子をさらに備え、
　前記第１入力端子は前記第１導電部に繋がり、前記第２入力端子は前記第２半導体素子に接続され、
　前記少なくとも１つの導電部材は、第１導通部材および第２導通部材を含み、前記第１導通部材は、前記第１半導体素子と前記第２導電部とに接続されており、前記第２導通部材は、前記第２半導体素子と前記第２入力端子とに接続されており、
　前記開口は、前記第２導通部材に設けられ、かつ前記厚さ方向に見て前記第１導電部の主面と重なる、付記２に記載の半導体モジュール。
付記４．
　第３入力端子をさらに備えており、
　前記少なくとも１つの第１半導体素子は、前記厚さ方向および前記第１方向の双方に直角である第２方向において互いに離間配置された複数の第１半導体素子を含み、
　前記少なくとも１つの第２半導体素子は、前記第２方向において互いに離間配置された複数の第２半導体素子を含み、、
　前記第３入力端子は、前記複数の第１半導体素子に対して前記第１方向一方側に位置し、かつ、前記複数の第２半導体素子に接続される構成であり、
　前記第２方向において、前記第１入力端子は、前記第２入力端子および前記第３入力端子の間に配置されており、
　前記第２導通部材は、第１配線部、第２配線部、および第３配線部を含み、前記第１配線部は、前記第２入力端子に接続され、かつ前記第１方向に延びており、前記第２配線部は、前記第３入力端子に接続され、かつ前記第１方向に延びており、前記第３配線部は、前記第１配線部および前記第２配線部の双方に繋がり、前記第２方向に延びており、かつ、前記複数の第２半導体素子それぞれに接続されており、
　前記少なくとも１つの開口は、第１開口および第２開口を含み、前記第１開口は、前記第１配線部における前記第１方向一方側寄りに設けられており、前記第２開口は、前記第２配線部における前記第１方向一方側寄りに設けられている、付記３に記載の半導体モジュール。
付記５．
　前記第２導通部材は、前記第１配線部および前記第２配線部の双方に繋がり、かつ前記厚さ方向に見て前記複数の第１半導体素子と重なる第４配線部を含む、付記４に記載の半導体モジュール。
付記６．
　前記第１入力端子、前記第２入力端子および前記第３入力端子は、前記第２方向に見て互いに重なる、付記４または５に記載の半導体モジュール。
付記７．
　前記第２導電部に繋がる出力端子と、前記複数の第１半導体素子を制御するための少なくとも１つの第１制御端子と、前記複数の第２半導体素子を制御するための少なくとも１つの第２制御端子と、をさらに備えており、
　前記封止樹脂は、前記樹脂主面と前記樹脂裏面との双方に繋がり、かつ前記厚さ方向において前記樹脂主面および前記樹脂裏面に挟まれた樹脂側面を有し、
　前記第１入力端子、前記第２入力端子および前記第３入力端子は、それぞれ、前記樹脂側面から突き出ており、前記厚さ方向の一方側に向く入力側接合面を有し、
　前記出力端子は、前記樹脂側面から突き出ており、前記厚さ方向の一方側に向く出力側接合面を有し、
　前記第１制御端子は、前記第１導電部の前記主面上に配置され、かつ、前記厚さ方向に沿って延びており、
　前記第２制御端子は、前記第２導電部の前記主面上に配置され、かつ、前記厚さ方向に沿って延びている、付記４ないし６のいずれかに記載の半導体モジュール。
付記８．
　前記支持基板は、前記厚さ方向に見て矩形状であり、
　前記第１開口および前記第２開口は、前記厚さ方向に見て前記支持基板の２つの角部の近傍にそれぞれ設けられる、付記４ないし７のいずれかに記載の半導体モジュール。
付記９．
　前記導通部材は、金属製の板材により構成される、付記１または２に記載の半導体モジュール。
付記１０．
　前記導電基板の前記主面は、前記厚さ方向に見て前記開口と重なる部位を有し、この部位には、前記厚さ方向に凹む凹部が形成されている、付記１ないし３のいずれかに記載の半導体モジュール。
付記１１．
　前記封止樹脂には、前記樹脂主面から前記凹部に通じる樹脂空隙部が形成されている、付記１０に記載の半導体モジュール。
付記１２．
　前記樹脂空隙部は、前記主面と接する樹脂空隙部端縁を有し、前記凹部は、前記主面と接する凹部端縁を有し、前記樹脂空隙部端縁および前記凹部端縁は、互いに一致する、付記１１に記載の半導体モジュール。
付記１３．
　前記樹脂空隙部に充填された樹脂充填部をさらに備える、付記１１または１２に記載の半導体モジュール。
付記１４．
　前記樹脂空隙部は、前記樹脂主面から前記凹部に向かうにつれて断面積が小さくなるテーパー状である、付記１１ないし１３のいずれかに記載の半導体モジュール。
付記１５．
　各々が前記半導体素子に電気的に接続された入力端子、出力端子および制御端子をさらに備えており、
　前記封止樹脂は、前記樹脂主面と前記樹脂裏面との双方に繋がる樹脂側面を有し、
　前記入力端子および前記出力端子は、前記樹脂側面から突き出ており、
　前記入力端子および前記出力端子は、前記厚さ方向の一方側に向く入力側接合面および出力側接合面をそれぞれ有し、
　前記制御端子は、前記導電基板の前記主面上に配置され、かつ、前記厚さ方向に沿って延びる、付記１に記載の半導体モジュール。
付記１６．
　前記開口は、前記厚さ方向に延びる貫通孔である、付記１ないし３および１０ないし１５のいずれかに記載の半導体モジュール。
付記１７．
　前記開口は、前記厚さ方向に見て前記導通部材の外周縁から凹む切り欠かき形状である、付記１ないし３および１０ないし１５のいずれかに記載の半導体モジュール。
付記１８．
　支持基板を準備する工程と、
　前記支持基板の厚さ方向において互いに離間した主面および裏面を有する導電基板を、前記裏面が前記支持基板に対向するように当該支持基板に接合する工程と、
　スイッチング機能を有する半導体素子を前記主面に電気的に接合する工程と、
　前記半導体素子によってスイッチングされる主回路電流の経路を構成する導通部材を、前記主面から前記厚さ方向に離間し、かつ前記厚さ方向に見て前記主面と重なるように前記導電基板に接合する工程と、
　前記導通部材に設けられた開口を通じて、押さえ部材により前記導電基板を押さえる工程と、
　前記支持基板の少なくとも一部と、前記導電基板の少なくとも一部と、前記半導体素子とを覆う封止樹脂を形成する工程と、
を備える、半導体モジュールの製造方法。
付記１９．
　前記押さえ部材により前記導電基板を押さえることによって前記主面に凹部が形成される、付記１８に記載の半導体モジュールの製造方法。
付記２０．
　支持基板と、
　各々が前記支持基板の厚さ方向において互いに離間した主面および裏面を有し、前記裏面が前記支持基板に対向するように当該支持基板に接合された第１導電部および第２導電部と、
　前記第１導電部の前記主面に電気的に接合され、スイッチング機能を有する少なくとも１つの第１半導体素子と、
　前記第２導電部の前記主面に電気的に接合され、スイッチング機能を有する少なくとも１つの第２半導体素子と、
　前記第１および第２半導体素子によってスイッチングされる主回路電流の経路を構成し、前記第１導電部および前記第２導電部それぞれの前記主面から前記厚さ方向に離間し、かつ前記厚さ方向に見て前記主面と重なるように配置された導通部材と、
　樹脂主面および前記樹脂主面とは反対側の樹脂裏面を有し、前記支持基板の少なくとも一部と、前記第１導電部の少なくとも一部と、前記第２導電部の少なくとも一部と、前記第１、第２半導体素子とを覆う封止樹脂と、を備え、
　前記導通部材は、前記厚さ方向に見て、当該導通部材が部分的に切除された少なくとも１つの空隙部を有し、
　前記空隙部は、前記厚さ方向に見て、前記第１導電部または前記第２導電部の前記主面と重なり、かつ前記第１および第２半導体素子と重ならない位置にある、半導体モジュール。
付記２１．
　第１入力端子および第２入力端子をさらに備えており、
　前記第１導電部および前記第２導電部は、前記厚さ方向に直交する第１方向において互いに離間配置されており、
　前記第１入力端子は、前記第１半導体素子に対して前記第１方向一方側に位置し、かつ前記第１導電部に繋がっており、
　前記第２入力端子は、前記第１半導体素子に対して前記第１方向一方側に位置し、かつ前記第２半導体素子に接続されており、
　前記導電部材は、前記第１半導体素子と前記第２導電部とに接続された第１導通部材と、前記第２半導体素子と前記第２入力端子とに接続された第２導通部材と、を含み、
　前記空隙部は、前記第２導通部材に設けられ、かつ前記厚さ方向に見て前記第１導電部の前記主面と重なる、付記２０に記載の半導体モジュール。
付記２２．
　第３入力端子をさらに備えており、
　前記少なくとも１つの第１半導体素子は、前記厚さ方向および前記第１方向の双方に直交する第２方向に互いに離間配置された複数の第１半導体素子を含み、
　前記少なくとも１つの第２半導体素子は、前記第２方向に互いに離間配置された複数の第２半導体素子を含み、
　前記第３入力端子は、前記複数の第１半導体素子に対して前記第１方向一方側に位置し、かつ前記複数の第２半導体素子に接続されており、
　前記第２方向において、前記第１入力端子は、前記第２入力端子および前記第３入力端子の間に配置されており、
　前記第２導通部材は、前記第２入力端子に接続され且つ前記第１方向に延びる第１配線部と、前記第３入力端子に接続され且つ前記第１方向に延びる第２配線部と、前記第１配線部および前記第２配線部の双方に繋がり、前記第２方向に延びており、かつ前記複数の第２半導体素子それぞれに接続される第３配線部と、を含み、
　前記少なくとも１つの空隙部は、第１空隙部および第２空隙部を含み、前記第１空隙部は、前記第１配線部における前記第１方向一方側寄りに設けられており、前記第２空隙部は、前記第２配線部における前記第１方向一方側寄りに設けられている、付記２１に記載の半導体モジュール。
付記２３．
　前記第２導通部材は、前記第１配線部および前記第２配線部の双方に繋がり、かつ前記厚さ方向に見て前記複数の第１半導体素子と重なる第４配線部を含む、付記２２に記載の半導体モジュール。
付記２４．
　前記第１入力端子、前記第２入力端子および前記第３入力端子は、前記第２方向に見て互いに重なる、付記２２または２３に記載の半導体モジュール。
付記２５．
　前記支持基板は、前記厚さ方向に見て矩形状をなしており、
　前記第１および第２空隙部は、前記厚さ方向に見て、前記支持基板の２つの角部の近傍にそれぞれ設けられる、付記２２ないし２４のいずれかに記載の半導体モジュール。
付記２６．
　前記導通部材は、金属製の板材により構成される、付記２０に記載の半導体モジュール。
付記２７．
　前記空隙部と重なる前記主面には、前記厚さ方向に見て前記空隙部と重なり且つ前記厚さ方向に凹む凹部が形成されている、付記２０または２６に記載の半導体モジュール。
付記２８．
　前記封止樹脂には、前記樹脂主面から前記凹部に通じる樹脂空隙部が形成されている、付記２７に記載の半導体モジュール。
付記２９．
　前記樹脂空隙部は、前記主面と接する樹脂空隙部端縁を有し、前記凹部は、前記主面と接する凹部端縁を有し、前記樹脂空隙部端縁および前記凹部端縁は、互いに一致する、付記２８に記載の半導体モジュール。
付記３０．
　前記樹脂空隙部に充填された樹脂充填部をさらに備える、付記２８または２９に記載の半導体モジュール。
付記３１．
　前記樹脂空隙部は、前記樹脂主面から前記凹部に向かうにつれて断面積が小さくなるテーパー状である、付記２８ないし３０のいずれかに記載の半導体モジュール。
付記３２．
　前記空隙部は、前記厚さ方向に延びる貫通孔である、付記２０、２１、および２６ないし３１のいずれかに記載の半導体モジュール。
付記３３．
　前記空隙部は、前記厚さ方向に見て前記導通部材の外周縁から凹状に切り欠かれた形状である、付記２０、２１、および２６ないし３１のいずれかに記載の半導体モジュール。
Ａ１，Ａ１１，Ａ１２，Ａ２：半導体モジュール
１０：半導体素子
１０Ａ：第１半導体素子　　　１０Ｂ：第２半導体素子
１０１：素子主面　　　１０２：素子裏面
１１：第１主面電極（ゲート電極）
１２：第２主面電極（ソース電極）
１３：第３主面電極　　　１４：第４主面電極
１５：裏面電極（ドレイン電極）　　　１６：第５主面電極
１７１，１７２，１７３，１７４：角
１８１，１８２，１８３，１８４：角
１９１：第１辺　　　１９２：第２辺
１９３：第３辺　　　１９４：第４辺
２：導電基板　　　２Ａ：第１導電部
２Ｂ：第２導電部　　　２０１：主面
２０１ａ：凹部　　　２０１ｂ：凹部端縁
２０２：裏面　　　２１：基材
２２：主面接合層　　　２３：裏面接合層
３：支持基板　　　３０１：支持面
３０２：底面　　　３１：絶縁層
３２：第１金属層　　　３２Ａ：第１部
３２Ｂ：第２部　　　３２１：第１接合層
３３：第２金属層　　　４１：第１入力端子
４１１：入力側接合面　　　４１２：入力側側面
４１３：先端面　　　４１４：側方面
４２：第２入力端子　　　４２１：入力側接合面
４２２：入力側側面　　　４２３：先端面
４２４：側方面　　　４３：第３入力端子
４３１：入力側接合面　　　４３２：入力側側面
４３３：先端面　　　４３４：側方面
４４：出力端子　　　４４１：出力側接合面
４４２：出力側側面　　　４４３：先端面
４４４：側方面　　　４５：制御端子
４５１：ホルダ　　　４５２：金属ピン
４５９：導電性接合材
４６Ａ，４６Ｂ，４６Ｃ，４６Ｄ，４６Ｅ：第１制御端子
４７Ａ，４７Ｂ，４７Ｃ，４７Ｄ：第２制御端子
５：制御端子支持体　　　５１：絶縁層
５２：第１金属層　　　５２１：第１部
５２２：第２部　　　５２３：第３部
５２４：第４部　　　５２５：第５部
５３：第２金属層　　　５９：接合材
６：導通部材　　　６０１：第１部
６１：第１導通部材　　　６１ｈ：開口
６２：第２導通部材　　　６２Ａ：第１部
６２Ｂ：第２部　　　６２１：第１配線部
６２２：第２配線部　　　６２３：第３配線部
６２３ａ：凹状領域　　　６２３ｈ：開口
６２４：第４配線部　　　６２５：第１帯状部
６２５ａ：凸状領域　　　６２５ｈ：開口
６２６：第２帯状部　　　６２７：第１端縁
６２８：第２端縁　　　６３：開口
６９：導電性接合材　　　７１：第１導電性接合材
７１１：第１基層　　　７１２：第１層
７１３：第２層　　　７２：第２導電性接合材
７２１：第２基層　　　７２２：第３層
７２３：第４層　　　７３１：ワイヤ
７３１ａ：第１ワイヤ　　　７３１ｂ：第２ワイヤ
７３２，７３３，７３４，７３５：ワイヤ
８：封止樹脂　　　８１：樹脂主面
８２：樹脂裏面　　　８３１，８３２：樹脂側面
８３２ａ：凹部　　　８３３，８３４：樹脂側面
８５１：第１突出部　　　８５１ａ：第１突出端面
８５１ｂ：凹部　　　８５１ｃ：内壁面
８５２：第２突出部　　　８６：樹脂空隙部
８６１：樹脂空隙部端縁　　　８７：樹脂部
８８：樹脂充填部　　　９１：金型　　　９１１：押さえピン

Claims (19)

  1. 　支持基板と、
    　前記支持基板の厚さ方向において互いに離間した主面および裏面を有し、前記裏面が前記支持基板に対向するように当該支持基板に接合された導電基板と、
    　前記主面に電気的に接合され、スイッチング機能を有する少なくとも１つの半導体素子と、
    　前記半導体素子によってスイッチングされる主回路電流の経路を構成し、かつ前記厚さ方向に見て前記主面と重なるように配置された導通部材と、
    　前記厚さ方向において互いに離間した樹脂主面および樹脂裏面を有し、前記支持基板の少なくとも一部と、前記導電基板の少なくとも一部と、前記半導体素子とを覆う封止樹脂と、を備え、
    　前記導通部材には、前記厚さ方向に見て、前記導電基板の前記主面と重なり且つ前記半導体素子と重ならない少なくとも１つの開口が形成されている、半導体モジュール。
  2. 　前記導電基板は、前記厚さ方向に対して直交する第１方向に互いに離間配置された第１導電部および第２導電部を含み、
    　前記少なくとも１つの半導体素子は、前記第１導電部に電気的に接合された第１半導体素子と、前記第２導電部に電気的に接合された第２半導体素子と、を含む、請求項１に記載の半導体モジュール。
  3. 　前記第１半導体素子に対して前記第１方向一方側に位置し、前記第１導電部に繋がる第１入力端子と、
    　前記第１半導体素子に対して前記第１方向一方側に位置し、前記第２半導体素子に接続される第２入力端子と、をさらに備え、
    　前記導電部材は、前記第１半導体素子と前記第２導電部とに接続された第１導通部材と、前記第２半導体素子と前記第２入力端子とに接続された第２導通部材と、を含み、
    　前記開口は、前記第２導通部材に設けられ、かつ前記厚さ方向に見て前記第１導電部の主面と重なる、請求項２に記載の半導体モジュール。
  4. 　第３入力端子をさらに備えており、
    　前記少なくとも１つの第１半導体素子は、前記厚さ方向および前記第１方向の双方に直交する第２方向に互いに離間配置された複数の第１半導体素子を含み、
    　前記少なくとも１つの第２半導体素子は、前記第２方向に互いに間隔配置された複数の第２半導体素子を含み、
    　前記第３入力端子は、前記複数の第１半導体素子に対して前記第１方向一方側に位置し、かつ前記複数の第２半導体素子に接続され、
    　前記第２方向において、前記第１入力端子は、前記第２入力端子および前記第３入力端子の間に配置されており、
    　前記第２導通部材は、第１配線部、第２配線部および第３配線部を含み、前記第１配線部は、前記第２入力端子に接続され、かつ前記第１方向に延びており、前記第２配線部は、前記第３入力端子に接続され、かつ前記第１方向に延びており、前記第３配線部は、前記第１配線部および前記第２配線部の双方に繋がり、前記第２方向に延びており、かつ前記複数の第２半導体素子に接続され、
    　前記少なくとも１つの開口は、第１開口および第２開口を含み、前記第１開口は、前記第１配線部の前記第１方向一方側寄りに設けられており、前記第２開口は、前記第２配線部の前記第１方向一方側寄りに設けられている、請求項３に記載の半導体モジュール。
  5. 　前記第２導通部材は、前記第１配線部および前記第２配線部の双方に繋がり、かつ前記厚さ方向に見て前記複数の第１半導体素子と重なる第４配線部を含む、請求項４に記載の半導体モジュール。
  6. 　前記第１入力端子、前記第２入力端子および前記第３入力端子は、前記第２方向に見て互いに重なる、請求項４または５に記載の半導体モジュール。
  7. 　前記第２導電部に繋がる出力端子と、前記複数の第１半導体素子を制御する第１制御端子と、前記複数の第２半導体素子を制御する第２制御端子とをさらに備え、
    　前記封止樹脂は、前記樹脂主面と前記樹脂裏面との双方に繋がる樹脂側面を有し、
    　前記第１入力端子、前記第２入力端子および前記第３入力端子は、それぞれ、前記樹脂側面から突き出ており、かつ前記厚さ方向の一方側に向く入力側接合面を有し、
    　前記出力端子は、前記樹脂側面から突き出ており、前記厚さ方向の一方側に向く出力側接合面を有し、
    　前記第１制御端子は、前記第１導電部の主面上に配置され、かつ、前記厚さ方向に沿って延びており、
    　前記第２制御端子は、前記第２導電部の主面上に配置され、かつ、前記厚さ方向に沿って延びる、請求項４ないし６のいずれかに記載の半導体モジュール。
  8. 　前記支持基板は、前記厚さ方向に見て矩形状をなしており、
    　前記第１および第２開口は、前記厚さ方向に見て、前記支持基板の２つの角部の近傍にそれぞれ設けられる、請求項４ないし７のいずれかに記載の半導体モジュール。
  9. 　前記導通部材は、金属製の板材により構成される、請求項１または２に記載の半導体モジュール。
  10. 　前記導電基板の前記主面には、前記厚さ方向に見て前記開口と重なり、かつ前記厚さ方向に凹む凹部が形成されている、請求項１に記載の半導体モジュール。
  11. 　前記封止樹脂には、前記樹脂主面から前記凹部に通じる樹脂空隙部が形成されている、請求項１０に記載の半導体モジュール。
  12. 　前記樹脂空隙部は、前記主面と接する樹脂空隙部端縁を有し、前記凹部は、前記主面と接する凹部端縁を有し、前記樹脂空隙部端縁および前記凹部端縁は、互いに一致する、請求項１１に記載の半導体モジュール。
  13. 　前記樹脂空隙部に充填された樹脂充填部をさらに備える、請求項１１または１２に記載の半導体モジュール。
  14. 　前記樹脂空隙部は、前記樹脂主面から前記凹部に向かうにつれて断面積が小さくなるテーパー状である、請求項１１ないし１３のいずれかに記載の半導体モジュール。
  15. 　各々が前記半導体素子に電気的に接続された入力端子、出力端子および制御端子をさらに備えており、
    　前記封止樹脂は、前記樹脂主面と前記樹脂裏面との双方に繋がる樹脂側面を有し、
    　前記入力端子および前記出力端子は、前記樹脂側面から突き出ており、
    　前記入力端子は、前記厚さ方向の一方側に向く入力側接合面を有し、
    　前記出力端子は、前記厚さ方向の一方側に向く出力側接合面を有し、
    　前記制御端子は、前記導電基板の前記主面上に配置され、かつ、前記厚さ方向に沿って延びる、請求項１に記載の半導体モジュール。
  16. 　前記開口は、前記厚さ方向に延びる貫通孔である、請求項１ないし３、および９ないし１５のいずれかに記載の半導体モジュール。
  17. 　前記開口は、前記厚さ方向に見て、前記導通部材の外周縁から凹状に切り欠かれた形状である、請求項１ないし２、および９ないし１５のいずれかに記載の半導体モジュール。
  18. 　支持基板を準備する工程と、
    　前記支持基板の厚さ方向において互いに離間した主面および裏面を有する導電基板を、前記裏面が前記支持基板に対向するように当該支持基板に接合する工程と、
    　スイッチング機能を有する半導体素子を、前記主面に電気的に接合する工程と、
    　前記半導体素子によってスイッチングされる主回路電流の経路を構成する導通部材を、前記厚さ方向に見て前記主面と重なるように前記導電基板に接合する工程と、
    　前記導通部材に設けられた開口を通じて、押さえ部材により前記導電基板を押さえる工程と、
    　前記支持基板の少なくとも一部と、前記導電基板の少なくとも一部と、前記半導体素子とを覆う封止樹脂を形成する工程と、
    を備える、半導体モジュールの製造方法。
  19. 　前記押さえ部材により前記導電基板を押さえることによって前記主面に凹部が形成される、請求項１８に記載の半導体モジュールの製造方法。
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