WO2022138068A1 - 半導体パッケージおよびこれを用いた電子装置 - Google Patents

半導体パッケージおよびこれを用いた電子装置 Download PDF

Info

Publication number
WO2022138068A1
WO2022138068A1 PCT/JP2021/044454 JP2021044454W WO2022138068A1 WO 2022138068 A1 WO2022138068 A1 WO 2022138068A1 JP 2021044454 W JP2021044454 W JP 2021044454W WO 2022138068 A1 WO2022138068 A1 WO 2022138068A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
semiconductor package
cross
semiconductor element
sealing resin
Prior art date
Application number
PCT/JP2021/044454
Other languages
English (en)
French (fr)
Inventor
昇 長瀬
一平 川本
敏博 藤田
敦 齋藤
秀樹 株根
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Priority to CN202180086569.2A priority Critical patent/CN116783701A/zh
Publication of WO2022138068A1 publication Critical patent/WO2022138068A1/ja
Priority to US18/334,625 priority patent/US20230326817A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H01L23/08—Containers; Seals characterised by the material of the container or its electrical properties the material being an electrical insulator, e.g. glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed

Definitions

  • the present disclosure relates to a semiconductor package in which a semiconductor element is sealed and an electronic device using the same.
  • a semiconductor element is mounted on a lead frame, a heat-dissipating member having high thermal conductivity is connected to the upper surface of the semiconductor element opposite to the lead frame, and the semiconductor element is covered with a sealing resin to dissipate heat from the upper surface.
  • Possible semiconductor packages are known (eg, Patent Document 1).
  • the heat radiating member connected to the upper surface of the semiconductor element is exposed from the sealing resin, and the heat radiating member is connected to an external cooler to efficiently dissipate heat from the upper surface. It is a structure that can be done well.
  • This semiconductor package is applied to, for example, an in-vehicle application mounted on a vehicle such as an automobile.
  • the thermal conductivity of the heat dissipation gel or the like is between them. It is necessary to arrange a material having a high degree of heat and an insulating property with a thickness of a predetermined value or more.
  • the thickness of the insulating material placed between the heat radiating member and the cooler is large, the insulating property can be ensured, but the heat radiating property deteriorates. Further, in this semiconductor package, since a part of the heat radiation member is exposed from the sealing resin, even if the thickness of the insulating material is more than a predetermined value, conductive foreign matter such as a metal piece or moisture adheres to it. If this happens, a short circuit may occur.
  • the present disclosure is a semiconductor package having a top heat dissipation structure in which a heat dissipation member is connected to the upper surface of a semiconductor element and is resin-sealed to ensure both insulation and heat dissipation on the upper surface while being miniaturized.
  • the present invention relates to an electronic device using.
  • a semiconductor package comprises a lead frame having a plurality of semiconductor elements, a mounting portion on which one or more semiconductor elements are mounted, and a connected portion independent of the mounting portion.
  • the electric power is different, and the thermal conductivity of at least the surface layer portion of the sealing resin covering the cross-linking member is 2.2 W / m ⁇ K or more.
  • one surface of one or a plurality of semiconductor elements is mounted on the mounting portion, the cross-linking member is connected to the other surface of the semiconductor device, and the cross-linking member is covered with an electrically insulating sealing resin.
  • It is a semiconductor package with a top heat dissipation structure.
  • the surface layer portion of the sealing resin that covers the crosslinked member has a thermal conductivity of 2.2 W / m ⁇ K or more.
  • the cross-linking member is covered with an electrically insulating sealing resin and is not exposed to the outside, so that the cross-linking member, which is a heat dissipation part, and the outside are insulated from each other, and the surface layer portion covering the cross-linking member is secured.
  • the thermal conductivity of the above is 2.2 W / m ⁇ K or more, heat dissipation is also ensured. Further, since at least one of the plurality of semiconductor elements has a different element size or power consumption during driving from the other semiconductor elements, the amount of heat generated between the semiconductor elements becomes non-uniform, and the effective region of heat diffusion in the semiconductor package Therefore, the heat dissipation characteristics are improved. Therefore, even when the size is reduced, the semiconductor package can ensure both insulation and heat dissipation on the upper surface.
  • the semiconductor package includes a semiconductor element having a rectangular plate shape, a lead frame having a mounting portion on which the semiconductor element is mounted, and a connected portion independent of the mounting portion, and a mounting portion among the semiconductor elements.
  • a bridging member connected to the other surface on the opposite side to the one connected to the semiconductor element and electrically connecting the semiconductor element and the connected portion, and a part of the lead frame, the semiconductor element, and the bridging member.
  • the cross-linking member is wider than the semiconductor element and is arranged to cover at least two adjacent corners of the semiconductor element.
  • the thermal conductivity of at least the surface layer portion covering the cross-linking member is 2.2 W / m ⁇ K or more.
  • one surface of the semiconductor element is mounted on the mounting portion, a bridging member wider than the semiconductor element is connected to the other surface of the semiconductor element, and the bridging member is covered with an electrically insulating sealing resin.
  • It is a semiconductor package with a broken top heat dissipation structure.
  • the surface layer portion of the sealing resin that covers the crosslinked member has a thermal conductivity of 2.2 W / m ⁇ K or more.
  • the cross-linking member is covered with an electrically insulating sealing resin and is not exposed to the outside, the heat insulating part between the cross-linking member which is a heat dissipation part and the outside is ensured, and the surface layer portion covering the cross-linking member is secured.
  • the thermal conductivity of the above is 2.2 W / m ⁇ K or more, heat dissipation is also ensured.
  • the sealing resin ensures the insulating property between the crosslinked member and the outside, the crosslinked member can be made wider than the semiconductor element, and the effective area for heat dissipation can be increased. Therefore, even when the size is reduced, the semiconductor package can ensure both insulation and heat dissipation on the upper surface.
  • the electronic device includes a plurality of semiconductor elements having different element sizes or power consumption during driving, a mounting portion on which one or more semiconductor elements are mounted, and a connected portion independent of the mounting portion.
  • a lead frame having a 2.
  • a part of the lead frame, a plurality of semiconductor elements, and a sealing resin having electrical insulation while covering a plurality of semiconductor elements and a cross-linking member are provided, and the thermal conductivity of the surface layer portion of the sealing resin covering at least the cross-linking member is 2.
  • the cross-linked member connected to the semiconductor element is covered with the sealing resin, and the thermal conductivity of the surface layer portion of the sealing resin, which is the portion covering the cross-linked member, is 2.2 W / m ⁇ K or more.
  • This is an electronic device in which a semiconductor package having a top heat dissipation structure is connected to a heat dissipation member via a heat dissipation layer.
  • the cross-linking member has electrical insulation and is covered with a surface layer having a thermal conductivity of a predetermined value or higher and is not exposed to the outside. Therefore, even if the semiconductor package is miniaturized, the insulation on the upper surface is provided. It is a structure that can ensure both property and heat dissipation.
  • the thickness of the heat radiating layer arranged in the gap between the semiconductor package and the heat radiating member can be reduced, and the thermal resistance can be reduced, as compared with the conventional case.
  • the heat dissipation characteristics are improved.
  • the reliability of this electronic device is also improved because the insulation between the upper surface of the semiconductor package and other members is ensured.
  • FIG. 1 It is a top layout view which shows the semiconductor package of 1st Embodiment. It is sectional drawing which shows the cross section between II and II in FIG. It is sectional drawing which shows the cross section between III and III in FIG. It is sectional drawing which shows an example of the electronic device which used the semiconductor package of 1st Embodiment. It is a figure which shows an example of the drive timing and the current value of two semiconductor elements.
  • the semiconductor package of FIG. 1 it is explanatory drawing for demonstrating the improvement of heat conduction and heat dissipation from one semiconductor element side to the other semiconductor element side.
  • FIG. 1 it is explanatory drawing for demonstrating the improvement of heat conduction and heat dissipation from one semiconductor element side to the other semiconductor element side.
  • FIG. 1 it is explanatory drawing for demonstrating the improvement of heat conduction and heat dissipation from one semiconductor element side to the other semiconductor element side.
  • the semiconductor package of the comparative example It is sectional drawing which shows an example of the electronic device which used the
  • FIG. 10 It is sectional drawing which shows the cross section between XVIII and XVIII in FIG. It is a top layout view which shows the semiconductor package of 6th Embodiment. It is a top layout view which shows the semiconductor package of 7th Embodiment. It is a top layout drawing which shows a part of the semiconductor package of 8th Embodiment. It is a top layout view which shows the modification of the semiconductor package of 8th Embodiment. It is a top layout view which shows the semiconductor package of 9th Embodiment. It is an arrow view which shows the semiconductor package seen from the XXIV direction in FIG. 24. It is a top layout view which shows the semiconductor package of the tenth embodiment. It is sectional drawing which shows the other example of the electronic apparatus which mounted the semiconductor package which concerns on embodiment.
  • the semiconductor package P1 of the first embodiment will be described with reference to FIGS. 1 to 3.
  • the semiconductor package P1 is suitable for being mounted on a vehicle such as an automobile and used for driving control of various in-vehicle parts, but of course, it can also be used for other purposes.
  • the outer shell of the sealing resin 6 described later is represented by a two-dot chain line
  • the portion of the outer shell of the internal configuration covered by the sealing resin 6 covered by the cross-linking member 5 described later is represented by a broken line
  • the other portion is represented by a solid line.
  • Each is shown.
  • the cross section is not shown in FIG. 1 for easy viewing, the second electrode 12 of the semiconductor element 1 described later is hatched.
  • the third electrode 13 and the wire 4 described later, which are located in different cross sections, are shown by broken lines.
  • the direction along the left-right direction on the paper surface is the "x direction”
  • the direction perpendicular to the x direction on the paper surface is the "y direction”
  • the xy plane is the normal direction with respect to.
  • the directions of x, y, and z in the drawings after FIG. 2 correspond to the directions of x, y, and z in FIG. 1, respectively.
  • viewing the semiconductor package P1 from the z direction may be referred to as "top view”.
  • the semiconductor package P1 of the present embodiment includes two semiconductor elements 1, a lead frame 2 having a mounting portion 21 and a connected portion 22, a wire 4, and two cross-linking members 5. A sealing resin 6 for covering these is provided.
  • the semiconductor package P1 has a 2in1 structure in which two semiconductor elements 1 are covered with a sealing resin 6. Further, in the semiconductor package P1, for example, as shown in FIGS. 1 and 2, the lead frame 2 is located inside the outer shell of the sealing resin 6, and the surface of the lead frame 2 opposite to the surface on the semiconductor element 1 side is sealed. It is a QFN structure exposed from the stop resin 6. QFN is an abbreviation for Quad Flat Non-leaded package.
  • the semiconductor package P1 has two semiconductor elements 1 mounted on mounting portions 21 of the lead frame 2 arranged independently of each other, and these elements have an electrically independent circuit configuration.
  • the semiconductor element 1 for example, a power MOSFET, an IGBT, an RC-IGBT in which an IGBT and a diode are integrated, or the like can be adopted.
  • MOSFET is an abbreviation for Metal-Oxide-Semiconductor Field Effect Transistor.
  • IGBT is an abbreviation for Insulated-Gate Bipolar Transistor.
  • the semiconductor element 1 is composed of, for example, Si (silicon) or SiC (silicon carbide) as a main component, and is manufactured by a known semiconductor process. In this specification, the case where the semiconductor element 1 is a power MOSFET will be described as a typical example.
  • the semiconductor element 1 has a rectangular plate shape with the y direction as the longitudinal direction, has a first electrode 11 on one surface 1a on the mounting portion 21, and is on the opposite side of the one surface 1a.
  • the surface 1b has a second electrode 12 and a third electrode 13.
  • the first electrode 11 is a drain electrode
  • the second electrode 12 is a source electrode
  • the third electrode 13 is a gate electrode.
  • the semiconductor element 1 is mounted on the mounting portion 21 of the lead frame 2 via, for example, a bonding material 3 made of a conductive bonding material such as solder.
  • one of the two semiconductor elements 1 located on the left side in the x direction is the “first semiconductor element 1A”, and the one located on the right side in the x direction is the “second semiconductor element”. They may be collectively referred to as “1B” and these are collectively referred to as “semiconductor elements 1A and 1B", respectively.
  • the surface of the outer surface of the sealing resin 6 that covers the cross-linking member 5 and is located above the cross-linking member 5 in the z direction is the opposite of the "top surface 6a" and the top surface 6a.
  • the side surface is referred to as “lower surface 6b", and the surface connecting the upper surface 6a and the lower surface 6b is referred to as "side surface 6c".
  • the semiconductor elements 1A and 1B are mounted on different mounting portions 21 of the lead frame 2, respectively, and the first electrode 11 and the mounting portion 21 are electrically connected to each other.
  • the cross-linked member 5 is connected to the second electrode 12, and the connected portion 22 and the connected portion 22 of the lead frame 2 arranged apart from the mounting portion 21 are electrically connected via the cross-linked member 5. It is connected to the.
  • the third electrode 13 is exposed from the cross-linking member 5, and the wire 4 is connected to the third electrode 13. As shown in FIG.
  • the semiconductor elements 1A and 1B are arranged so that one third electrode 13 is located on the upper side in the y direction and the other third electrode 13 is located on the lower side in the y direction, that is, a point object. It is said that the arrangement is.
  • the semiconductor elements 1A and 1B have a configuration in which the amount of heat generated when the semiconductor package P1 is driven is different, that is, a temperature gradient of a predetermined value or more is generated between the elements.
  • the semiconductor elements 1A and 1B are not driven at the same time, or the element sizes are different, or the power consumption during driving is different, so that the semiconductor elements 1A and 1B do not generate the same amount of heat at the same time during driving. This is to improve heat dissipation by efficiently transferring heat between the semiconductor elements 1A and 1B via the sealing resin 6. The details will be described later.
  • the lead frame 2 is made of a metal material such as Cu (copper), Fe (iron) or an alloy thereof, and has a mounting portion 21 on which a semiconductor element is mounted and a connected portion 22 arranged apart from the mounting portion 21. And a plurality of terminal portions 23 protruding from the mounting portion 21 or the connected portion 22.
  • the lead frame 2 further has a second terminal portion 24 independent of the mounting portion 21 and the connected portion 22 with the terminal portion 23 as the first terminal portion 23.
  • the mounting portion 21, the connected portion 22, and the second terminal portion 24 are connected by a tie bar or the like (not shown) until the sealing resin 6 is molded, but after the sealing resin 6 is molded, the lead frame 2 is connected. By cutting and removing this connecting portion, it is finally separated.
  • the lead frame 2 includes two mounting portions 21 and two connected portions 22, which are arranged at a distance from each other and have an independent configuration from each other.
  • the mounting unit 21 is a portion on which the semiconductor element 1 is mounted. As shown in FIG. 1, for example, the mounting portion 21 includes a plurality of first terminal portions 23 that project toward the adjacent side of the outer shells of the sealing resin 6 when viewed from above. In the present embodiment, the first terminal portion 23 of the mounting portion 21 is a drain terminal and is exposed to the outside on the lower surface 6b and the side surface 6c of the sealing resin 6. In this embodiment, one semiconductor element 1 is mounted on each of the two mounting units 21.
  • the one on which the first semiconductor element 1A is mounted is the “first mounting unit 21”
  • the one on which the second semiconductor element 1B is mounted is the “second mounting unit”. It may be referred to as "part 21”.
  • the connected portion 22 is a member paired with the mounting portion 21, and includes a plurality of first terminal portions 23 like the mounting portion 21.
  • the connected portion 22 is paired with, for example, an adjacent mounting portion 21 in the y direction.
  • the connected portion 22 is arranged at a distance from the mounting portion 21, and one end of the cross-linking member 5 is connected to the connected portion 22.
  • the connected portion 22 is electrically connected to the second electrode 12 of the semiconductor element 1 mounted on the paired mounting portion 21 via the cross-linking member 5.
  • the first terminal portion 23 of the connected portion 22 is a source terminal and is exposed to the outside on the lower surface 6b and the side surface 6c of the sealing resin 6.
  • the first terminal portion 23 is a plurality of terminals provided on the mounting portion 21 or the connected portion 22.
  • the first terminal portions 23 are arranged in parallel with each other, for example, with a gap between them.
  • the second terminal portion 24 is, for example, a member that is arranged at a position different from that of the mounting portion 21 and the connected portion 22 and is electrically connected to the third electrode 13 of the semiconductor element 1 via the wire 4.
  • the second terminal portion 24 is a gate terminal in the present embodiment, and is exposed to the outside on the lower surface 6b and the side surface 6c of the sealing resin 6. As shown in FIG. 2, for example, the second terminal portion 24 is partially exposed from the sealing resin 6 and is connected to an external circuit board or the like.
  • the first mounting portion 21 and the connected portion 22 paired thereto, and the second mounting portion 21 and the connected portion 22 paired thereto are arranged in parallel in the x direction, and the lead frame 2 is arranged in parallel.
  • the arrangement is such that the arrangement faces in the opposite direction in the y direction, that is, the arrangement is point-symmetrical. That is, the semiconductor package P1 has an alternating arrangement in which the arrangement of the source terminal and the drain terminal in the circuit portion on the left side in the x direction in the y direction and the arrangement of the source terminal and the drain terminal in the circuit portion on the right side in the x direction in the y direction are reversed. It has become.
  • the joining material 3 is made of an arbitrary conductive joining material such as solder, and electrically connects each component of the semiconductor package P1.
  • the wire 4 is made of a conductive material such as Au (gold).
  • the wire 4 is connected to the third electrode 13 and the second terminal portion 24 of the semiconductor element 1 by wire bonding, for example, and these are electrically connected.
  • the cross-linking member 5 for example, a member whose main component is an arbitrary conductive material such as a metal material such as Cu, Fe or an alloy thereof can be adopted.
  • the cross-linking member 5 is a connecting member that cross-links the semiconductor element 1 and a part of the lead frame 2 and electrically connects them, and may also be referred to as a “clip”. As shown in FIGS. 1 and 3, for example, the cross-linking member 5 has a width wider than the width of the semiconductor element 1 in the x direction, and is bonded to the second electrode 12 via the bonding material 3.
  • the cross-linking member 5 is arranged so as to cover all the other regions of the other surface 1b of the semiconductor element 1 except the predetermined region including the third electrode 13 in a top view, for example.
  • the cross-linking member 5 covers two corners of the other surface 1b of the semiconductor element 1 on the opposite side of the third electrode 13, and is arranged so that heat during driving of the semiconductor element 1 can be easily diffused to the outside. It has become.
  • the cross-linked member 5 is in a state where all parts other than the connecting parts with the semiconductor element 1 and the lead frame 2 are covered with the sealing resin 6 and are not exposed to the outside. That is, as shown in FIG.
  • the surface on the side of the semiconductor element 1 and the connected portion 22 is the connecting surface 5a
  • the surface on the opposite side is the opposite surface 5b
  • the opposite surfaces 5b are all sealing resins. It is covered with 6 and is insulated from the outside by the sealing resin 6.
  • the cross-linked member 5 has a mounting surface on which the semiconductor element 1 is mounted among the mounting portions 21, and the height in the normal direction with respect to the mounting surface is set as the height, and the height is the largest as compared with other members. ing.
  • the cross-linking member 5 is arranged closest to the upper surface 6a among the members covered with the sealing resin 6.
  • the thickness of the surface layer portion 61, which is a portion of the sealing resin 6 that covers the cross-linking member 5 can be minimized, and heat dissipation from the cross-linking member 5 to the outside is advantageous.
  • the sealing resin 6 has an electrically insulating resin material such as an epoxy resin and a filler having a higher thermal conductivity than the resin material.
  • the filler for example, inorganic particles such as alumina can be adopted.
  • the sealing resin 6 is formed by, for example, a method such as injection molding using a mold.
  • the sealing resin 6 covers the semiconductor element 1, a part of the lead frame 2, the joining material 3, the wire 4, and the cross-linking member 5.
  • the upper surface 6a and the lower surface 6b are flat surfaces along the xy plane. On the upper surface 6a of the sealing resin 6, other members of the semiconductor package P1 are not exposed, and the electrical insulation property on the upper surface 6a is ensured.
  • the sealing resin 6 is configured to have electrical insulation and thermal conductivity equal to or higher than a predetermined value by adjusting the content of the filler and the material. As shown in FIGS. 2 and 3, for example, the sealing resin 6 has a thermal conductivity of 2.2 W / W / It is configured to be m ⁇ K or higher. In the present embodiment, the sealing resin 6 has a thermal conductivity of 2.2 W / m ⁇ K or more in all regions including the surface layer portion 61. Details of the thermal conductivity of the sealing resin 6 and the thickness of the surface layer portion 61 will be described later.
  • the above is the basic configuration of the semiconductor package P1 of this embodiment. Since the semiconductor package P1 has a temperature gradient between the two semiconductor elements 1 when driven, the heat dissipation in the package is improved by heat diffusion from the semiconductor element 1 on the high temperature side to the semiconductor element 1 on the low temperature side. is doing.
  • FIG. 6 similarly to FIG. 1, the outer shell of the sealing resin 6 is represented by a two-dot chain line, the portion of the outer shell of the internal configuration covered by the sealing resin 6 is represented by a broken line, and the other portion is represented by a broken line. Each is shown by a solid line. Further, although the cross section is not shown in FIG. 6, the first semiconductor element 1A is hatched and the diffusion of heat is shown by a white arrow.
  • the electronic device D1 includes a circuit board 10, a semiconductor package P1, a heat dissipation layer 20, and a heat dissipation member 30.
  • the semiconductor package P1 is mounted on the circuit board 10 via a bonding material 40 made of solder or the like, and wiring (not shown) of the circuit board 10 and terminals exposed on the lower surface 6b of the lead frame 2 are formed. It is connected and can be electrically exchanged with the semiconductor element 1.
  • the circuit board 10 is, for example, a printed circuit board, and wirings and pads (not shown) made of a conductive material are formed on a board having electrical insulation.
  • the heat dissipation layer 20 is, for example, a heat dissipation gel having electrical insulation and thermal conductivity equal to or higher than a predetermined value.
  • the heat radiating layer 20 is arranged so as to fill the gaps on the upper surface 6a of the semiconductor package P1 facing the heat radiating member 30, and thermally connects the semiconductor package P1 and the heat radiating member 30. Since the cross-linking member 5 of the semiconductor package P1 is covered with the sealing resin 6, the heat-dissipating layer 20 is thinner in the z-direction than the comparative example described later in which the cross-linking member 5 is exposed to the outside.
  • the heat radiating member 30 is made of, for example, a metal material having high thermal conductivity, and has radiating fins.
  • the heat radiating member 30 is, for example, a housing for an external load such as a motor driven by the operation of the semiconductor element 1.
  • the heat radiating member 30 is thermally coupled to the semiconductor package P1 via the heat radiating layer 20, and serves to release the heat of the semiconductor package P1 to the outside.
  • the heat radiating member 30 has a recess that covers the semiconductor package P1 and is mounted on the circuit board 10 outside the recess.
  • the electronic device D1 is controlled so that the two semiconductor elements 1 of the semiconductor package P1 are not driven at the same time, so that the heat of the semiconductor element 1 is dissipated by the heat dissipation layer 20 while efficiently diffusing the heat in the package. And it is discharged to the outside through the heat radiating member 30.
  • the first semiconductor element 1A (MOS1) and the second semiconductor element 1B (MOS2) are controlled so as to be driven by an energization pattern in which the energization timing and the current value are different.
  • the heat generation amount of the first semiconductor element 1A is larger than that of the second semiconductor element 1B, and a temperature gradient is generated between the semiconductor elements 1A and 1B.
  • the temperature of the first semiconductor element 1A is higher than that of the second semiconductor element 1B, and heat is diffused from the first semiconductor element 1A side to the second semiconductor element 1B side. ..
  • the heat conductivity of the sealing resin 6 is 2.2 W / m ⁇ K or more, heat conduction between the semiconductor elements 1A and 1B and heat diffusion in the semiconductor package P1 are performed more efficiently. ..
  • the drive patterns of the two semiconductor elements 1 are not limited to the example shown in FIG. 5, and only the energization timing may be different, only the current value may be different, or the current value may be different. The magnitude relationship may be reversed. Further, when the element sizes of the two semiconductor elements 1 are different, even if the operation pattern is the same, the smaller the element size, the more heat is concentrated, and the degree of temperature rise in the vicinity of the semiconductor element 1 is different, so that the temperature rises from the high temperature side to the low temperature. Heat diffusion to the side occurs.
  • the semiconductor package P1 mounted on the circuit board 10 since the semiconductor package P1 mounted on the circuit board 10 has a QFN structure, the area used by the semiconductor package P1 in the circuit board 10 is small, and the circuit board 10 can be used efficiently.
  • the electronic device D1 has a large bonding area between the circuit board 10 and the semiconductor package P1, and the distance between the circuit board 10 and the semiconductor package P1 is smaller than that of a package structure having terminals protruding to the outside such as QFP. Therefore, the electronic device D1 can also obtain the effect of efficiently dissipating the heat of the circuit board 10 to the heat radiating member 30 via the semiconductor package P1.
  • QFP is an abbreviation for Quad Flat Package.
  • the circuit board 10 when a large current is generated in the circuit board 10, the circuit board 10 also generates heat, and when electronic components are mounted on both sides of the circuit board 10 for the purpose of miniaturization or the like, the heat generation becomes more remarkable.
  • the semiconductor package P1 having improved heat dissipation is mounted on the circuit board 10
  • the circuit board 10 is thermally connected to the heat dissipation member 30 having a higher thermal conductivity than itself even through the semiconductor package P1. It becomes. Therefore, the circuit board 10 can release heat to the heat radiating member 30 via the semiconductor package P1, and the contact area with the heat radiating member 30 is substantially increased. Therefore, the electronic device D1 also has the effect of improving the heat dissipation of the circuit board 10 by the semiconductor package P1.
  • the electronic device D1 is not limited to the above configuration, and may have a structure in which the semiconductor package P1 is directly fixed to the heat radiation member 30, but in this case, the circuit board 10 and the semiconductor package P1 are thermally separated. Will be done. Therefore, from the viewpoint of improving the heat dissipation of the circuit board 10, the electronic device D1 preferably has a configuration in which the semiconductor package P1 is mounted on the circuit board 10.
  • FIG. 7 is a cross-sectional view showing the semiconductor package Pce of the comparative example, and corresponds to the cross-sectional view of FIG.
  • FIG. 8 is a diagram showing an example of the electronic device Dce using the semiconductor package Pce of the comparative example, and corresponds to the cross-sectional view of FIG.
  • the semiconductor package Pce of the comparative example is different from the semiconductor package P1 in that the cross-linking member 5 is exposed from the sealing resin 7 and the thermal conductivity of the sealing resin 7 may be 2.2 W / m ⁇ K or less. do.
  • the thermal conductivity of the sealing resin 7 may be 2.2 W / m ⁇ K or less. do.
  • the cross-linking member 5 is exposed to the outside from the 1 surface 7a. ..
  • the semiconductor package Pce is mounted on the circuit board 10 via the bonding material 40, and the heat dissipation layer 20 and the heat radiation are radiated on the semiconductor package Pce.
  • the members 30 are laminated.
  • the heat radiating layer 20 needs to have a thickness of a predetermined value or more in the z direction from the viewpoint of ensuring the insulating property between the semiconductor package Pce and the heat radiating member 30.
  • the heat radiating layer 20 is mainly composed of a soft insulating material such as heat radiating gel, it is possible to prevent hard foreign substances such as metal debris from invading and external moisture from adhering or invading. Have difficulty. For example, when a thread-like conductive foreign substance invades the heat radiating layer 20 and comes into contact with the exposed cross-linking member 5, it comes into contact with the heat radiating member 30, the side surface 7c of the semiconductor package Pce, the circuit board 10, etc. A short circuit between the two cross-linking members 5 may cause insulation failure. This is also the case when moisture adheres to the semiconductor package Pce.
  • the heat radiating member 30 is a housing for an external load such as a motor
  • the semiconductor package Pce and the heat radiating layer 20 are located in the vicinity of the constantly movable member, and the electronic device Dce is insulated by foreign matter contamination. Defects are likely to occur.
  • the thickness of the heat radiating layer 20 must be a predetermined value or more in order to secure heat dissipation without reducing the exposed area of the cross-linking member 5 and also to secure insulation.
  • the cross-linking member 5 since the cross-linking member 5 is covered with the sealing resin 6 having electrical insulation and is not exposed to the outside, the insulation between the cross-linking member 5 and the outside can be ensured. Therefore, in the electronic device D1 using the semiconductor package P1, since the cross-linking member 5 is protected by the sealing resin 6, even if foreign matter or moisture adheres to or invades the heat radiation layer 20, insulation defects due to these are caused. It never happens. Since the cross-linking member 5 is secured from the outside by the sealing resin 6, the area of the cross-linking member 5 can be increased from the viewpoint of improving the heat dissipation of the semiconductor element 1.
  • the heat radiating layer 20 does not need to be thickened in order to secure the insulating property, and its thickness is made thinner than that of the comparative example. Therefore, the thermal resistance between the semiconductor package P1 and the heat radiating member 30 becomes small, and the heat radiating property of the semiconductor package P1 is improved as compared with the comparative example.
  • the electronic device D1 using the semiconductor package P1 has a structure capable of ensuring both insulating properties and heat dissipation.
  • FIG. 9 shows the calculation results of the heat dissipation characteristics of the semiconductor package P1 and the semiconductor package Pce of the comparative example (hereinafter referred to as “comparative example”) by simulation.
  • the horizontal axis represents the thickness of the gel [mm]
  • the vertical axis represents the thermal resistance [° C./W].
  • the temperature of the upper surface of the gel was fixed.
  • the gel is, for example, a heat-dissipating gel having an electrical insulating property, and is used as the heat-dissipating layer 20.
  • the comparative example has a structure in which a semiconductor package having a double-sided heat dissipation structure is insulated with gel. That is, in the comparative example, an electrically insulating heat-dissipating gel having a thermal conductivity of 3 W is provided on the exposed cross-linking member 5.
  • the thermal resistance in FIG. 9 indicates the thermal resistance in the surface layer portion 61 and the gel. That is, the thermal resistance of the semiconductor package P1 in FIG. 9 indicates the thermal resistance of the surface layer portion 61 located on the cross-linking member 5 in the sealing resin 6.
  • the thermal resistance of the semiconductor package P1 indicates the thermal resistance between the surface layer portion 61 and the gel.
  • the graph shown by the diamond-shaped ( ⁇ ) points is a graph showing the heat dissipation characteristics of the comparative example.
  • the graph shown by the points of the triangle ( ⁇ ) shows the semiconductor package P1 when the thermal conductivity of the sealing resin 6 is 3 W and the thickness of the surface layer portion 61 in the z direction (hereinafter, simply referred to as “thickness”) is 0.5 mm. It is a graph which shows the heat dissipation characteristic of.
  • the graph shown by the round ( ⁇ ) points is a graph showing the heat dissipation characteristics of the semiconductor package P1 when the thermal conductivity of the sealing resin 6 is 2.2 W and the thickness of the surface layer portion 61 is 0.6 mm.
  • the graph shown by the points of the square ( ⁇ ) is a graph showing the heat dissipation characteristics of the semiconductor package P1 when the thermal conductivity of the sealing resin 6 is 1 W and the thickness of the surface layer portion 61 is 0.5 mm.
  • the semiconductor package P1 shown in FIG. 9 has a configuration in which no gel is provided. Therefore, the thermal resistance of the semiconductor package P1 is a value at a gel thickness of 0 mm. Further, as a preferable example, the semiconductor package P1 has a thermal conductivity of 2.2 W or more of the sealing resin 6.
  • the thermal resistance of the semiconductor package P1 is smaller than about 8 ° C./W, as shown in the graph of the round and triangular points in FIG. Therefore, it can be seen that the semiconductor package P1 can obtain a thermal resistance equal to or lower than that of the comparative example by setting the thermal conductivity of the sealing resin 6 to 2.2 W or more. That is, in the semiconductor package P1, by setting the thermal conductivity of the sealing resin 6 to 2.2 W or more, heat dissipation equal to or higher than that of the comparative example can be obtained.
  • the thermal conductivity of the sealing resin 6 is 2.2 W or more, and the thickness of the surface layer portion 61 is 0.6 mm or less, so that the heat dissipation property is equal to or higher than that of the comparative example. can get.
  • the cross-linking member 5 is connected to each of the two semiconductor elements 1, the cross-linking member 5 has electrical insulation, and the sealing resin 6 has a thermal conductivity of 2.2 W / m ⁇ K or more. It is a semiconductor package P1 having a top heat dissipation structure covered with. In this semiconductor package P1, since the cross-linking member 5 is covered with the electrically insulating sealing resin 6 and is not exposed to the outside, the electric insulating property on the upper surface 6a is ensured.
  • the thermal conductivity of the surface layer portion 61 covering at least the cross-linking member 5 of the sealing resin 6 is 2.2 W / m ⁇ K or more, the increase in thermal resistance in the surface layer portion 61 is suppressed, and the sealing resin 6 is used. Heat conduction from the cross-linking member 5 to the outside is efficiently performed. Further, since the sealing resin 6 secures the insulating property between the outside and the cross-linking member 5, the area of the cross-linking member 5 can be increased with respect to the semiconductor element 1, and the heat dissipation property is also secured.
  • the semiconductor package P1 has a non-uniform amount of heat generated during driving because the two semiconductor elements 1 are not turned on at the same time, the energization pattern, the current value is different, or the element size is different. Therefore, a temperature gradient is generated between the two semiconductor elements 1, and the effective region of heat diffusion in the semiconductor package P1 is increased, so that heat diffusion in the package is efficiently performed.
  • the semiconductor package P1 of the present embodiment has a structure capable of ensuring both insulation and heat dissipation on the upper surface 6a even when the size is reduced. Further, since the electrical insulation property on the upper surface 6a is ensured, the effect that it can be applied to a power supply voltage (for example, 24V to 48V or 60V or less) of 12V battery or more used for in-vehicle use can be obtained.
  • a power supply voltage for example, 24V to 48V or 60V or less
  • FIG. 10 similarly to FIG. 1, the outer shell of the sealing resin 6 is represented by a two-dot chain line, and the outer shell of the portion of the internal configuration covered with the sealing resin 6 covered by the cross-linking member 5 is represented by a broken line. The outlines of other parts of the composition are shown by solid lines. Further, although the cross section is not shown in FIG. 10, the second electrode 12 of the semiconductor element 1 is hatched for easy viewing. This also applies to FIGS. 14 and 16 described later.
  • two independent mounting portions 21 are connected via a cross-linking member 5 connected to the first semiconductor element 1A, and the two semiconductor elements 1 are connected. It differs from the first embodiment in that it is configured to be connected in series. In this embodiment, this difference will be mainly described.
  • the lead frame 2 has a first mounting unit 21 on which the first semiconductor element 1A is mounted, a second mounting unit 21 on which the second semiconductor element 1B is mounted, and a second mounting unit 21. It is composed of a connected portion 22 paired with the above.
  • the second mounting portion 21 includes an element mounting portion 211 on which the second semiconductor element 1B is mounted, and an extending portion 212 extending to the left side in the x direction from the element mounting portion 211.
  • the second mounting portion 21 is arranged at a distance from the first mounting portion 21 and the connected portion 22, the element mounting portion 211 is paired with the connected portion 22, and the extending portion 212 is the first. It is paired with the mounting unit 21 of.
  • the cross-linking member 5 connected to the first semiconductor element 1A is connected to the extending portion 212.
  • the semiconductor package P2 constitutes a circuit in which the semiconductor elements 1A and 1B are connected in series via the lead frame 2, for example, as shown in FIG. Further, in the semiconductor package P2, heat conduction between the two semiconductor elements 1 also occurs via the lead frame 2 and the cross-linking member 5 in addition to the sealing resin 6, so that the package P2 is a package as compared with the first embodiment. The heat diffusivity inside is improved.
  • the semiconductor package P2 has the circuit configuration shown in FIG. 11 in this embodiment.
  • “D1”, “S1”, and “G1” in FIG. 11 correspond to terminals connected to the first electrode 11, the second electrode 12, and the third electrode 13 of the first semiconductor element 1A, respectively.
  • “D2”, “S2”, and “G2” in FIG. 11 correspond to terminals connected to the first electrode 11, the second electrode 12, and the third electrode 13 of the first semiconductor element 1B, respectively.
  • the semiconductor package P2 constitutes a half-bridge circuit in which the first semiconductor element 1A and the second semiconductor element 1B are connected in series, and the terminal portion 23 of the second mounting portion 21 corresponding to these connection portions serves as an output terminal. is doing.
  • the terminal portion 23 (D1) of the first mounting portion 21 is connected to an external power source (not shown), and the terminal portion 23 (S2) of the connected portion 22 is connected to the reference potential (GND). ..
  • the first semiconductor element 1A is on the high side, and the second semiconductor element 1B is on the low side.
  • the semiconductor elements 1A and 1B are all N-channel transistors, the first electrode 11 on one surface 1a is the drain electrode, and the second electrode 12 and the third electrode 13 on the other surface 1b are source electrodes, respectively. , It is a gate electrode.
  • the terminal portion 23 of the first mounting portion 21 is the D1 terminal, the power supply terminal, and the terminal portion 24 connected to the third electrode 13 of the first semiconductor element 1A is the G1 terminal and the terminal portion 23 protruding from the extension portion 212. Is the S1 terminal.
  • the terminal portion 23 of the element mounting portion 211 is a D2 terminal and an output terminal
  • the terminal portion 24 connected to the third electrode 13 of the first semiconductor element 1B is a G2 terminal
  • the terminal portion 23 of the connected portion 22 is an S2 terminal. It has become.
  • the circuit configuration of the semiconductor package P2 is, for example, the minimum configuration unit of a drive circuit or a half-bridge circuit of a three-phase brushless motor.
  • the semiconductor package P2 has a circuit configuration in which the semiconductor elements 1A and 1B are not energized at the same time, whereby a temperature gradient between the semiconductor elements 1A and 1B is generated during driving.
  • the first semiconductor element 1A on the high side supplies a power supply current.
  • the low-side second semiconductor element 1B a reflux current is generated after the current is cut off from the first semiconductor element 1A.
  • the Duty is set to 50% or more, and the energization period of the first semiconductor element 1A is longer than that of the second semiconductor element 1B.
  • the semiconductor elements 1A and 1B are not turned on at the same time, the heat generation becomes non-uniform, and a temperature gradient between the elements occurs.
  • the second electrode 12 which is the source electrode of the first semiconductor element 1A and the first electrode 11 which is the drain electrode of the second semiconductor element 1B pass through the bridging member 5, the extending portion 212, and the element mounting portion 211. It is connected. Since the cross-linking member 5 and the lead frame 2 are made of a metal material having a higher thermal conductivity than the sealing resin 6, the two semiconductor elements 1 are thermally coupled via the metal. Therefore, the semiconductor package P2 has a configuration in which heat conduction is performed between the two semiconductor elements 1 and heat is diffused by the sealing resin 6 having a heat conductivity of a predetermined value or higher, and the heat dissipation characteristics are improved.
  • the same effect as that of the first embodiment can be obtained. Further, since the semiconductor elements 1A and 1B are thermally coupled via the cross-linking member 5 and the extending portion 212, the degree of heat conduction between the semiconductor elements 1A and 1B becomes larger, and the heat diffusion in the package becomes more efficient. Become a target. Therefore, the semiconductor package P2 has further improved heat dissipation as compared with the first embodiment.
  • the semiconductor package P3 of the present embodiment is different from the first embodiment in that the configuration of the lead frame 2 and the orientation of the second semiconductor element 1B are changed, for example, as shown in FIG. In this embodiment, this difference will be mainly described.
  • the lead frame 2 has one mounting portion 21, two connected portions 22, and a plurality of second terminal portions 24.
  • the mounting unit 21 is mounted with two semiconductor elements 1 arranged in parallel with the arrangement directions of the second electrode 12 and the third electrode 13 aligned.
  • the two connected portions 22 are arranged, for example, at positions in the mounting portion 21 corresponding to the region in which the semiconductor element 1 is mounted, while being separated from each other.
  • the semiconductor elements 1A and 1B have a first electrode 11 which is a drain electrode on one surface 1a, and the one surface 1a is bonded to the mounting portion 21.
  • different cross-linking members 5 are connected to the second electrode 12 which is a source electrode, and are connected to different connected portions 22 respectively.
  • the semiconductor elements 1A and 1B have a wire 4 connected to a third electrode 13 which is a gate electrode, and are connected to different second terminal portions 24. That is, the first terminal portion 23 of the mounting portion 21 is the drain terminal (D1, D2), the output terminal, the first terminal portion 23 of the connected portion 22 is the source terminal (S1, S2), and the second terminal portion 24. Is the gate terminal (G1, G2).
  • the semiconductor package P3 constitutes a half-bridge circuit in which the mounting portion 21 which is the connection portion of the semiconductor elements 1A and 1B serves as an output terminal.
  • the first semiconductor element 1A is a P-channel type high-side transistor
  • the second semiconductor element 1B is an N-channel type low-side transistor.
  • the S1 terminal of the first semiconductor element 1A is a power supply terminal
  • the S2 terminal of the second semiconductor element 1B is a GND terminal.
  • the semiconductor package P3 has a configuration in which the semiconductor elements 1A and 1B are not turned on at the same time, and the calorific value of the semiconductor elements 1A and 1B at the time of driving becomes non-uniform. Further, since the semiconductor elements 1A and 1B are mounted on the same mounting unit 21, they are thermally coupled via the mounting unit 21, and the heat diffusion between the elements is smooth.
  • the same effects as those of the first embodiment and the second embodiment can be obtained. Further, since the semiconductor elements 1A and 1B are thermally coupled by the mounting portion 21 having a larger area than the cross-linking member 5, the effect of further improving the heat dissipation can be obtained as compared with the second embodiment.
  • the semiconductor package P4 of the fourth embodiment will be described with reference to FIGS. 14 and 15.
  • the semiconductor package P4 of the present embodiment is different from the first embodiment in that the configurations of the lead frame 2 and the cross-linking member 5 are changed, for example, as shown in FIG. In this embodiment, this difference will be mainly described.
  • the lead frame 2 includes two mounting portions 21, one connected portion 22, and a plurality of second terminal portions 24.
  • the two mounting portions 21 are arranged so as to be symmetrical with each other at a distance from each other.
  • One connected portion 22 has a substantially rectangular shape with the arrangement direction of the two mounting portions 21 as the longitudinal direction, and is arranged in parallel with the two mounting portions 21.
  • the semiconductor elements 1A and 1B are arranged in parallel with the arrangement directions of the electrodes 12 and 13 (source, gate) aligned, but the first electrodes 11 (drains) on the one side 1a side are different from each other. It is joined to the mounting portion 21.
  • the semiconductor elements 1A and 1B have a common cross-linking member 5 connected to the second electrode 12 on the other surface 1b, respectively, and are connected in series via the cross-linking member 5.
  • the cross-linking member 5 has a substantially U-shape when viewed from above, and is connected to each of the semiconductor elements 1A and 1B and the connected portion 22.
  • the cross-linking member 5 is connected to one connected portion 22 at two places.
  • the semiconductor package P4 constitutes a half-bridge circuit in which the connected portion 22 to which the cross-linking member 5 which is the connection portion of the semiconductor elements 1A and 1B is connected serves as an output terminal.
  • the first semiconductor element 1A is an N-channel type high-side transistor
  • the second semiconductor element 1B is a P-channel type low-side transistor.
  • the D1 terminal of the first semiconductor element 1A is a power supply terminal
  • the D2 terminal of the second semiconductor element 1B is a GND terminal.
  • the semiconductor package P4 has a configuration in which the semiconductor elements 1A and 1B are not turned on at the same time, and the calorific value of the semiconductor elements 1A and 1B at the time of driving becomes non-uniform. Further, the semiconductor elements 1A and 1B are connected to a common cross-linking member 5 and are thermally coupled via the cross-linking member 5, so that heat diffusion between the elements is smooth.
  • the same effects as those of the first embodiment and the second embodiment can be obtained. Further, since the cross-linking member 5 has a large area and the semiconductor elements 1A and 1B are thermally coupled, the effect of further improving the heat dissipation property can be obtained as compared with the second embodiment.
  • FIG. 16 the outer shell of the portion of the lead frame 2 covered with the sealing resin 6 covered with the cross-linking member 5 is shown by a broken line, and the outer shell of the other portion of the lead frame 2 is shown by a solid line, and the cross section is shown.
  • the electrodes 12 and 13 of the semiconductor element 1 are hatched.
  • the outer shell of the sealing resin 6, the outer shell of the semiconductor element 1, and the outer shell of the electrodes 12 and 13 are shown by a two-dot chain line. This also applies to FIGS. 19 and 20 described later.
  • the semiconductor package P5 of this embodiment is different from the first embodiment in that the configuration of the lead frame 2 and the junction electrode between the semiconductor element 1 and the mounting portion 21 are changed. In this embodiment, this difference will be mainly described.
  • the lead frame 2 is independent of the two mounting portions 21, one connected portion 22, the mounting portion 21, and the connected portion 22, and is the third electrode 13 (gate) of the semiconductor element 1. It has two second element mounting portions 213 to which the is connected.
  • the semiconductor elements 1A and 1B have electrodes 12 and 13 (source, gate) formed on one surface 1a on the mounting portion 21 side, and a first electrode 11 (drain) formed on the other surface 1b.
  • the semiconductor elements 1A and 1B are attached to a mounting portion 21 having a different second electrode 12 on one surface 1a, a second element mounting portion 213 having a different third electrode 13, and a bonding material 3. It is joined.
  • different cross-linking members 5 are bonded to the first electrode 11 on the other surface 1b by the bonding material 3.
  • the bonding electrodes of the mounting portion 21 and the cross-linking member 5 are opposite to those of the first to fourth embodiments.
  • the semiconductor package P5 is the same. It is a "face down” that is arranged in reverse.
  • the first mounting portion 21 is a first element mounting portion 211 on which the second electrode 12 of the first semiconductor element 1A is mounted, and an extension extending from the element mounting portion 211 to the right side in the x direction. It is a configuration having a setting portion 212.
  • the extension portion 212 is connected to the cross-linking member 5 connected to the second semiconductor element 1B.
  • the cross-linking member 5 is joined to the first electrode 11 of the semiconductor element 1 as shown in FIGS. 17 and 18, and has a larger area than the semiconductor element 1 in the top view. It covers the entire area of the semiconductor element 1.
  • the semiconductor elements 1A and 1B are all N-channel type transistors. Therefore, although the semiconductor package P5 has a face-down structure, it constitutes the same half-bridge circuit (see FIG. 11) as in the second embodiment, and the semiconductor elements 1A and 1B are not turned on at the same time.
  • the second element mounting portion 213 is a gate terminal (G1, G2)
  • the first mounting portion 21 is a source terminal (S1) of the first semiconductor element 1A and a drain terminal of the second semiconductor element 1B. (D2), it is an output terminal.
  • the connected portion 22 is a drain terminal (D1) and a power supply terminal of the first semiconductor element 1A
  • the second mounting portion 21 is a source terminal (S2) of the second semiconductor element 1B.
  • the same effects as those of the first embodiment and the second embodiment can be obtained. Further, since the cross-linking member 5 covers the entire area of the semiconductor element 1, the effective area of heat dissipation on the upper surface 6a is wider than that of each of the above embodiments, and the effect of further improving the heat dissipation characteristics on the upper surface 6a can be obtained.
  • the semiconductor package P6 of the present embodiment is described in the first embodiment in that the configurations of the lead frame 2 and the cross-linking member 5 and the junction electrode between the semiconductor element 1 and the mounting portion 21 are changed. It differs from the form. In this embodiment, this difference will be mainly described.
  • the lead frame 2 has two mounting portions 21 (element mounting portions 211), one connected portion 22, and two second element mounting portions 213.
  • the mounting portion 21, the connected portion 22, and the second element mounting portion 213 are arranged symmetrically in the x direction.
  • the semiconductor elements 1A and 1B have electrodes 12 and 13 (source and gate) formed on one surface 1a and a first electrode 11 (drain) formed on the other surface 1b.
  • the semiconductor elements 1A and 1B have a common cross-linking member 5 connected to the first electrode 11 and are electrically connected to the connected portion 22 via the cross-linking member 5.
  • the cross-linking member 5 has a substantially U-shape when viewed from above, and is connected to the connected portion 22 at two places.
  • the cross-linking member 5 covers the entire area of the two semiconductor elements 1.
  • the semiconductor package P6 has a face-down structure, it constitutes the same half-bridge circuit (see FIG. 13) as in the third embodiment, and the semiconductor elements 1A and 1B are not turned on at the same time.
  • the first semiconductor element 1A is a P-channel type high-side transistor
  • the second semiconductor element 1B is an N-channel type low-side transistor.
  • the second element mounting portion 213 is a gate terminal (G1, G2)
  • the first mounting portion 21 is a source terminal (S1) and a power supply terminal of the first semiconductor element 1A
  • the second mounting portion 21 Is the source terminal (S2) of the second semiconductor element 1B.
  • the connected portion 22 that is the connection portion of the semiconductor elements 1A and 1B is a drain terminal (D1, D2) and an output terminal of the semiconductor elements 1A and 1B
  • the S2 terminal is a GND terminal.
  • the same effects as those of the first embodiment and the second embodiment can be obtained. Further, since the cross-linked member 5 has a larger area than that of the fifth embodiment, the effective area for heat dissipation on the upper surface 6a becomes wider, and the effect of further improving the heat dissipation characteristics on the upper surface 6a can be obtained.
  • the semiconductor package P7 of the present embodiment is different from the first embodiment in that, for example, as shown in FIG. 20, the configuration of the lead frame 2 and the junction electrode between the semiconductor element 1 and the mounting portion 21 are changed. In this embodiment, this difference will be mainly described.
  • the lead frame 2 includes one mounting portion 21, two connected portions 22, and two second element mounting portions 213.
  • the mounting portion 21 includes an element mounting portion 211 to which the second electrode 12 of the first semiconductor element 1A is bonded and an element mounting portion 211 to which the second electrode 12 of the first semiconductor element 1B is bonded. It has a connected structure. That is, the semiconductor elements 1A and 1B are connected in series via the mounting portion 21 and are thermally coupled.
  • the lead frame 2 is arranged such that, for example, the mounting portion 21, the connected portion 22, and the second element mounting portion 213 are symmetrical in the x direction.
  • the semiconductor package P7 has a face-down structure, it constitutes the same half-bridge circuit (see FIG. 15) as in the fourth embodiment, and the semiconductor elements 1A and 1B are not turned on at the same time.
  • the first semiconductor element 1A is an N-channel type high-side transistor
  • the second semiconductor element 1B is a P-channel type low-side transistor
  • the second element mounting portion 213 is a gate terminal (G1, G2)
  • the first mounting portion 21 which is a connection portion of the semiconductor elements 1A and 1B is a source terminal (S1, S2) of the semiconductor elements 1A and 1B.
  • the connected portion 22 connected to the first semiconductor element 1A is a drain terminal (D1) and a power supply terminal
  • the connected portion 22 connected to the second semiconductor element 1B is a drain terminal (D2).
  • the same effects as those of the first embodiment and the second embodiment can be obtained. Further, since the cross-linking member 5 covers the entire area of the semiconductor element 1, the effective area for heat dissipation on the upper surface 6a is wider than that in the first to fourth embodiments, and the effect of further improving the heat dissipation characteristics on the upper surface 6a is also obtained. Will be.
  • FIG. 21 shows a part of the semiconductor package P8 near the dummy terminal 25, which will be described later, and similarly to FIG. 1, the outer shell of the sealing resin 6 is a two-dot chain line, and the cross-linking member 5 of the first semiconductor element 1A is shown.
  • the outer shell of the portion covered with and the outer shell of the second electrode 12 are shown by broken lines, respectively. Further, although the cross section is not shown in FIG. 21, the second electrode 12 is hatched. This also applies to FIG. 22, which will be described later.
  • the semiconductor package P8 of the present embodiment has the same as the first embodiment in that the lead frame 2 includes a dummy terminal 25 arranged at a corner of the sealing resin 6 in a top view. It's different. In this embodiment, this difference will be mainly described.
  • the lead frame 2 further has dummy terminals 25 at or near the corners of the sealing resin 6.
  • the dummy terminal 25 is a member that enables reinforcement by joining the sealing resin 6 at the corners when the semiconductor package P8 is mounted on the circuit board 10 or the like, and functions as a reinforcing terminal that reduces the influence of stress on the corners. Is.
  • the heat dissipation layer 20 has a thermal conductivity of 1 W / m ⁇ K or more from the viewpoint of balance with the thermal conductivity of the sealing resin 6. Is preferable.
  • the heat-dissipating layer 20 (for example, the heat-dissipating gel) has a thermal conductivity of a predetermined value or more by adjusting the content of the filler, but the heat-dissipating layer 20 becomes hard due to such adjustment. Then, the displacement caused by the difference in thermal expansion between the heat radiating member 30 and the circuit board 10 is transmitted to the joint portion between the semiconductor package and the circuit board 10 and causes cracks or the like, which may reduce the reliability.
  • the semiconductor package P8 has a configuration in which dummy terminals 25 are arranged at or near the corners of the sealing resin 6 where stress is likely to be concentrated, and the dummy terminals 25 are exposed to the outside on the lower surface 6b and the side surface 6c.
  • the dummy terminal 25 can be bonded to the circuit board 10 or the like to improve the bonding strength with the circuit board 10 or the like, and the above stress effect can be reduced.
  • the dummy terminal 25 may be connected to the mounting portion 21 or the connected portion 22 (not shown), as shown in FIG. 22, for example.
  • the dummy terminal 25 may be bonded to the circuit board 10 or the like to which the semiconductor package P8 is bonded, and may have a potential independent of other parts of the lead frame 2 or may have the same potential.
  • the shape, size, and the like of the dummy terminal 25 are not limited to the examples of FIGS. 21 and 22, and may be changed as appropriate.
  • the same effect as that of the first embodiment can be obtained. Further, by providing the dummy terminal 25, when the semiconductor package P8 is mounted on another member, the stress generated in the semiconductor package P8 due to the difference in thermal expansion is reduced, and the effect of improving the reliability is obtained. Be done.
  • the dummy terminal 25 can be similarly applied to each embodiment in the present specification.
  • the outer shell of the sealing resin 6 is represented by a two-dot chain line
  • the outer shell of the portion of the internal configuration of the sealing resin 6 covered by the cross-linking member 5 is represented by a broken line
  • the outer shell of other portions is represented by a broken line.
  • Each is shown by a solid line.
  • the cross section is not shown in FIG. 23, the second electrode 12 of the semiconductor element 1 is hatched.
  • the cross section is not shown in FIG. 24 for easy viewing, the first terminal portion 23 exposed from the sealing resin 6 and the extension portion 52 described later are hatched.
  • the semiconductor package P9 of the present embodiment has an element joining portion 51 in which the cross-linking member 5 is joined to the semiconductor element 1 and an element joining portion 51 extending outward from the element joining portion 51 in a top view. It differs from the first embodiment in that it has the extended portion 52. In this embodiment, this difference will be mainly described.
  • the cross-linking member 5 includes an element joining portion 51 and a plurality of extending portions 52.
  • a plurality of extending portions 52 are exposed from the sealing resin 6 on the side surface 6c.
  • the extension portion 52 is provided to prevent the cross-linking member 5 from collapsing when the cross-linking member 5 is mounted on the semiconductor element 1. Specifically, as the cross-linking member 5 has a larger area than the semiconductor element 1, the proportion of the cross-linking member 5 other than the joint portion with the semiconductor element 1 increases, and the center of gravity shifts. Then, the cross-linking member 5 may lose its balance and collapse when mounted on the semiconductor element 1.
  • the cross-linking member 5 is provided with an extension portion 52, and is a part of the frame member to which the plurality of cross-linking members 5 are connected until the sealing resin 6 is molded.
  • the lead frame 2 also constitutes a frame plate material in which a plurality of lead frames 2 are connected in the same manner. That is, the semiconductor package P9 is manufactured by mounting the semiconductor element 1 on the frame plate material, mounting the frame member having a plurality of cross-linking members 5, molding the sealing resin 6, and then dicing the resin into individual pieces. To.
  • the crosslinked member 5 is fixed to the frame member by the extending portion 52 until the sealing resin 6 is molded, and the frame member is mounted on a plurality of semiconductor elements, so that the balance can be maintained. It has become. Further, since the extending portion 52 of the crosslinked member 5 is cut together with the lead frame 2 at the time of individualization, as shown in FIG. 24, the crosslinked member 5 is extended on the side surface 6c along the thickness direction of the sealing resin 6. The setting portion 52 is exposed to the outside.
  • the same effect as that of the first embodiment can be obtained. Further, by having the cross-linking member 5 having the extending portion 52, a plurality of semiconductor packages P9 can be manufactured at one time, and even if the area of the cross-linking member 5 is larger than that of the semiconductor element 1, the cross-linking member 5 can be formed. An effect that can be stably mounted on the semiconductor element 1 can be obtained. Further, since a plurality of semiconductor packages P9 can be stably manufactured at one time, the effect of reducing the manufacturing cost can be obtained.
  • the outer shell of the sealing resin 6 is represented by a two-dot chain line
  • the outer shell of the portion of the internal configuration of the sealing resin 6 covered by the cross-linking member 5 is represented by a broken line
  • the outer shell of other portions is represented by a broken line.
  • Each is shown by a solid line.
  • the cross section is not shown in FIG. 23, the second electrode 12 of the semiconductor element 1 is hatched.
  • the semiconductor package P10 of the present embodiment is different from the first embodiment in that one semiconductor element 1 is sealed in the sealing resin 6 and the configuration of the lead frame 2 is changed accordingly. In this embodiment, this difference will be mainly described.
  • the semiconductor package P10 corresponds to the left half in the x direction of the first embodiment.
  • the semiconductor package P10 has a configuration having only the first semiconductor element 1A, but has a top surface heat dissipation structure in which a cross-linking member 5 wider than itself is connected to the semiconductor element 1. Therefore, the effective area for heat dissipation on the upper surface 6a of the sealing resin 6 is larger than before, and the heat dissipation characteristics are improved.
  • the cross-linking member 5 wider than the semiconductor element 1 is arranged and the cross-linking member 5 is not exposed on the upper surface 6a, insulation on the upper surface 6a is performed even when the size is reduced.
  • the semiconductor package P10 is capable of ensuring both properties and heat dissipation.
  • a semiconductor package having a so-called 2in1 structure has been described as a representative example, but the present invention is not limited to this, and the semiconductor element 1 contained in the encapsulating resin 6 is not limited to this. It may have a Nin1 structure (N ⁇ 3) having a number of 3 or more. When the number of semiconductor elements 1 is large, the volume or area where heat diffusion is possible in the sealing resin 6 increases accordingly, so that heat dissipation can be ensured even with a Nin1 structure.
  • the electronic device is not limited to the electronic device D1 shown in FIG.
  • the electronic device D2 shown in FIG. 26 in addition to the semiconductor package, other electronic components 50 may be simultaneously mounted on the circuit board 10, and these members may be arranged so as to be covered with the heat dissipation member 30.
  • the height of the semiconductor packages P1 to P10 in the z direction is made larger than the height of the other electronic components 50.
  • the thickness of the heat radiating layer 20 can be easily controlled, the thickness of the heat radiating layer 20 can be reduced, or contact with other electronic components 50 can be achieved. This is because it is not necessary to change the shape of the heat radiating member 30 in order to avoid it.
  • an electronic device in which a plurality of semiconductor packages P1 to P10 are mounted on the circuit board 10 may be configured, and the number and arrangement of the semiconductor packages mounted on the circuit board 10 may be appropriately changed.

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

半導体パッケージであって、複数の半導体素子（１）と、１つまたは複数の半導体素子が搭載される実装部（２１）と、実装部から独立した被接続部（２２）とを有するリードフレーム（２）と、半導体素子のうち実装部に接続される一面（１ａ）とは反対側の他面（１ｂ）、および被接続部に接続され、半導体素子と被接続部とを電気的に接続する架橋部材（５）と、リードフレームの一部、複数の前記半導体素子および前記架橋部材を覆うと共に、電気絶縁性を有する封止樹脂（６）と、を備える。複数の半導体素子のうち少なくとも１つの半導体素子は、他の半導体素子とは素子サイズまたは駆動時の消費電力が異なっており、封止樹脂のうち少なくとも架橋部材を覆う表層部（６１）の熱伝導率が２．２Ｗ／ｍ・Ｋ以上である。

Description

半導体パッケージおよびこれを用いた電子装置 関連出願への相互参照
　本出願は、２０２０年１２月２３日に出願された日本特許出願番号２０２０－２１３６８６号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、半導体素子が封止されてなる半導体パッケージおよびこれを用いた電子装置に関する。
　従来、半導体素子がリードフレーム上に搭載され、半導体素子のうちリードフレームとは反対側の上面に高い熱伝導率の放熱部材が接続され、半導体素子が封止樹脂に覆われた、上面から放熱可能な半導体パッケージが知られている（例えば特許文献１）。特許文献１に記載の半導体パッケージは、半導体素子の上面に接続された放熱部材が封止樹脂から露出しており、放熱部材が外部の冷却器に接続されることで、上面からの放熱を効率良く行うことが可能な構成となっている。この半導体パッケージは、例えば、自動車等の車両に搭載される車載用途に適用される。
特開２０１５－１３８８４３号公報
　この種の半導体パッケージは、外部に露出する放熱部材に冷却器を接続する場合には、放熱部材と冷却器との間における絶縁性を確保するため、これらの間に放熱ゲル等の熱伝導率が高く、かつ絶縁性のある材料を所定以上の厚みで配置する必要がある。
　しかし、放熱部材と冷却器との間に配置する絶縁性材料の厚みが大きいと、絶縁性を確保できるものの、放熱性が低下してしまう。また、この半導体パッケージは、放熱部材の一部が封止樹脂から露出しているため、絶縁性材料の厚みが所定以上であっても、金属片などの導電性のある異物や水分等が付着した場合には短絡が発生するおそれがある。
　また、近年、この種の半導体パッケージが採用される車載用途では、電子装置およびこれに用いられる半導体パッケージの小型化が求められている。半導体パッケージの小型化をする場合には、これに伴って放熱の面積も減少し、放熱性が低下してしまうため、小型化と放熱性確保との両立が要求される。
　本開示は、半導体素子の上面に放熱部材が接続され、樹脂封止されてなり、小型化されつつも、上面での絶縁性確保と放熱性確保とを両立する上面放熱構造の半導体パッケージおよびこれを用いた電子装置に関する。
　本開示の１つの観点によれば、半導体パッケージは、複数の半導体素子と、１つまたは複数の半導体素子が搭載される実装部と、実装部から独立した被接続部とを有するリードフレームと、半導体素子のうち実装部に接続される一面とは反対側の他面、および被接続部に接続され、半導体素子と被接続部とを電気的に接続する架橋部材と、リードフレームの一部、複数の半導体素子および架橋部材を覆うと共に、電気絶縁性を有する封止樹脂と、を備え、複数の半導体素子のうち少なくとも１つの半導体素子は、他の半導体素子とは素子サイズまたは駆動時の消費電力が異なっており、封止樹脂のうち少なくとも架橋部材を覆う表層部の熱伝導率が２．２Ｗ／ｍ・Ｋ以上である。
　これによれば、１つまたは複数の半導体素子の一面が実装部に搭載され、半導体素子の他面に架橋部材が接続されると共に、架橋部材が電気絶縁性を有する封止樹脂に覆われた上面放熱構造の半導体パッケージとなる。そして、封止樹脂のうち架橋部材を覆う部分である表層部は、その熱伝導率が２．２Ｗ／ｍ・Ｋ以上である。この半導体パッケージは、架橋部材が電気絶縁性の封止樹脂に覆われ、外部に露出していないため、放熱部位である架橋部材と外部との絶縁性が確保されると共に、これを覆う表層部の熱伝導率が２．２Ｗ／ｍ・Ｋ以上であるため、放熱性も確保されている。また、複数の半導体素子の少なくとも１つが他の半導体素子とは素子サイズまたは駆動時の消費電力が異なることで、半導体素子間の発熱量が不均一ととなり、半導体パッケージ内における熱拡散の有効領域が増加するため、放熱特性が向上する。よって、小型化された場合であっても、上面における絶縁性確保および放熱性確保を両立することが可能な半導体パッケージとなる。
　別の観点によれば、半導体パッケージは、矩形板状の半導体素子と、半導体素子が搭載される実装部と、実装部から独立した被接続部とを有するリードフレームと、半導体素子のうち実装部に接続される一面とは反対側の他面、および被接続部に接続され、半導体素子と被接続部とを電気的に接続する架橋部材と、リードフレームの一部、半導体素子および架橋部材を覆うと共に、電気絶縁性を有する封止樹脂と、を備え、架橋部材は、半導体素子よりも幅が広く、半導体素子の角部のうち少なくとも隣接する２つの角部を覆う配置とされており、封止樹脂のうち少なくとも架橋部材を覆う表層部の熱伝導率が２．２Ｗ／ｍ・Ｋ以上である。
　これによれば、半導体素子の一面が実装部に搭載され、半導体素子の他面に当該半導体素子よりも幅広の架橋部材が接続されると共に、架橋部材が電気絶縁性を有する封止樹脂に覆われた上面放熱構造の半導体パッケージとなる。そして、封止樹脂のうち架橋部材を覆う部分である表層部は、その熱伝導率が２．２Ｗ／ｍ・Ｋ以上である。この半導体パッケージは、架橋部材が電気絶縁性の封止樹脂に覆われ、外部に露出していないため、放熱部位である架橋部材と外部との絶縁性が確保されると共に、これを覆う表層部の熱伝導率が２．２Ｗ／ｍ・Ｋ以上であるため、放熱性も確保されている。また、封止樹脂により架橋部材と外部との絶縁性を確保しているため、架橋部材を半導体素子よりも幅広とし、放熱の有効面積を大きくすることができる。よって、小型化された場合であっても、上面における絶縁性確保および放熱性確保を両立することが可能な半導体パッケージとなる。
　本開示の１つの観点による電子装置は、素子サイズまたは駆動時の消費電力が異なる複数の半導体素子と、１つまたは複数の半導体素子が搭載される実装部と、実装部から独立した被接続部とを有するリードフレームと、半導体素子のうち実装部に接続される一面とは反対側の他面、および被接続部に接続され、半導体素子と被接続部とを電気的に接続する架橋部材と、リードフレームの一部、複数の半導体素子および架橋部材を覆うと共に、電気絶縁性を有する封止樹脂と、を備え、封止樹脂のうち少なくとも架橋部材を覆う表層部の熱伝導率が２．２Ｗ／ｍ・Ｋ以上である、半導体パッケージと、半導体パッケージが搭載される回路基板と、半導体パッケージを挟んで回路基板とは反対側に配置され、外部に熱を拡散する放熱部材と、封止樹脂のうち架橋部材を覆う側の面であって、放熱部材と向き合う上面に配置され、放熱部材に当接する放熱層と、を備える。
　これによれば、半導体素子に接続された架橋部材が封止樹脂により覆われ、封止樹脂のうち架橋部材を覆う部分である表層部の熱伝導率が２．２Ｗ／ｍ・Ｋ以上である、上面放熱構造の半導体パッケージを、放熱層を介して放熱部材に接続した電子装置となる。半導体パッケージは、架橋部材が電気絶縁性を有し、かつ所定以上の熱伝導率である表層部に覆われ、外部に露出してないため、小型化された場合であっても、上面における絶縁性確保および放熱性確保が両立可能な構造である。また、この半導体パッケージを用いて構成された電子装置は、半導体パッケージと放熱部材との隙間に配置される放熱層の厚みが薄くされ、熱抵抗が小さくされることが可能であり、従来よりも放熱特性が向上する。また、この電子装置は、半導体パッケージの上面と他の部材との絶縁性が確保されているため、信頼性も向上する。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態の半導体パッケージを示す上面レイアウト図である。 図１中のII-II間の断面を示す断面図である。 図１中のIII-III間の断面を示す断面図である。 第１実施形態の半導体パッケージを用いた電子装置の一例を示す断面図である。 ２つの半導体素子の駆動タイミングおよび電流値の一例を示す図である。 図１の半導体パッケージにおいて、一方の半導体素子側から他方の半導体素子側への熱伝導および放熱性向上を説明するための説明図である。 比較例の半導体パッケージを示す断面図である。 比較例の半導体パッケージを用いた電子装置の一例を示す断面図である。 半導体パッケージの放熱特性を示すグラフである。 第２実施形態の半導体パッケージを示す上面レイアウト図である。 第２実施形態の半導体パッケージの回路構成を示す図である。 第３実施形態の半導体パッケージを示す上面レイアウト図である。 第３実施形態の半導体パッケージの回路構成を示す図である。 第４実施形態の半導体パッケージを示す上面レイアウト図である。 第４実施形態の半導体パッケージの回路構成を示す図である。 第５実施形態の半導体パッケージを示す上面レイアウト図である。 図１６中のXVII-XVII間の断面を示す断面図である。 図１６中のXVIII-XVIII間の断面を示す断面図である。 第６実施形態の半導体パッケージを示す上面レイアウト図である。 第７実施形態の半導体パッケージを示す上面レイアウト図である。 第８実施形態の半導体パッケージの一部を示す上面レイアウト図である。 第８実施形態の半導体パッケージの変形例を示す上面レイアウト図である。 第９実施形態の半導体パッケージを示す上面レイアウト図である。 図２４中のXXIV方向から見た半導体パッケージを示す矢視図である。 第１０実施形態の半導体パッケージを示す上面レイアウト図である。 実施形態に係る半導体パッケージを搭載した電子装置の他の一例を示す断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態の半導体パッケージＰ１について、図１～図３を参照して説明する。半導体パッケージＰ１は、例えば、自動車等の車両に搭載され、各種車載部品の駆動制御に用いられると好適であるが、勿論、他の用途にも採用されうる。
　図１では、後述する封止樹脂６の外郭を二点鎖線で、封止樹脂６に覆われる内部構成の外郭のうち後述する架橋部材５に覆われる部分を破線で、その他の部分を実線で、それぞれ示している。また、図１では、見易くするため、断面を示すものではないが、後述する半導体素子１の第２電極１２にハッチングを施している。図２では、半導体素子１の搭載状態を分かり易くするため、別断面に位置する後述の第３電極１３およびワイヤ４を破線で示している。
　以下、説明の便宜上、図１に示すように、紙面上の左右方向に沿った方向を「ｘ方向」と、同紙面上においてｘ方向に対して垂直な方向を「ｙ方向」と、ｘｙ平面に対する法線方向を「ｚ方向」と、それぞれ称する。図２以降の図におけるｘ、ｙ、ｚの各方向は、それぞれ図１中のｘ、ｙ、ｚの各方向に対応するものである。また、図１に示すように、半導体パッケージＰ１をｚ方向から見ることを「上面視」と称することがある。
　〔半導体パッケージ〕
　本実施形態の半導体パッケージＰ１は、例えば図１に示すように、２つの半導体素子１と、実装部２１および被接続部２２を有するリードフレーム２と、ワイヤ４と、２つの架橋部材５と、これらを覆う封止樹脂６とを備える。半導体パッケージＰ１は、２つの半導体素子１が封止樹脂６に覆われた２ｉｎ１構造である。また、半導体パッケージＰ１は、例えば図１や図２に示すように、リードフレーム２が封止樹脂６の外郭内側に位置し、リードフレーム２のうち半導体素子１側の面とは反対面が封止樹脂６から露出したＱＦＮ構造である。ＱＦＮは、Quad Flat Non-leaded packageの略称である。半導体パッケージＰ１は、２つの半導体素子１がそれぞれリードフレーム２のうち互いに独立して配置された実装部２１に搭載され、これらの素子が電気的に独立した回路構成となっている。
　半導体素子１としては、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴやＩＧＢＴとダイオードとを一体化したＲＣ－ＩＧＢＴ等が採用されうる。ＭＯＳＦＥＴは、Metal-Oxide-Semiconductor Field Effect Transistorの略称である。ＩＧＢＴは、Insulated‐Gate Bipolar Transistorの略称である。半導体素子１は、例えば、Ｓｉ（シリコン）やＳｉＣ（炭化珪素）を主成分として構成され、公知の半導体プロセスにより製造される。なお、本明細書では、半導体素子１がパワーＭＯＳＦＥＴである場合を代表例として説明する。
　例えば、半導体素子１は、図２に示すように、ｙ方向を長手方向とする矩形板状とされ、実装部２１側の一面１ａに第１電極１１を有し、一面１ａの反対側の他面１ｂに第２電極１２および第３電極１３を有してなる。半導体素子１は、第１電極１１がドレイン電極、第２電極１２がソース電極、第３電極１３がゲート電極となっている。半導体素子１は、例えば、はんだ等の導電性接合材料によりなる接合材３を介して、リードフレーム２のうち実装部２１に搭載されている。
　以下、説明の便宜上、図１に示すように、２つの半導体素子１のうちｘ方向左側に位置するものを「第１半導体素子１Ａ」と、ｘ方向右側に位置するものを「第２半導体素子１Ｂ」と、これらを総称して「半導体素子１Ａ、１Ｂ」と、それぞれ称することがある。また、同様に、図２に示すように、封止樹脂６の外表面のうち架橋部材５を覆い、架橋部材５よりもｚ方向上側に位置する面を「上面６ａ」と、上面６ａの反対側の面を「下面６ｂ」と、上面６ａと下面６ｂとを繋ぐ面を「側面６ｃ」と、それぞれ称する。
　半導体素子１Ａ、１Ｂは、それぞれ、リードフレーム２のうち異なる実装部２１に搭載され、第１電極１１と実装部２１とが電気的に接続されている。半導体素子１Ａ、１Ｂは、それぞれ、第２電極１２に架橋部材５が接続されると共に、架橋部材５を介してリードフレーム２のうち実装部２１から離れて配置された被接続部２２と電気的に接続されている。半導体素子１Ａ、１Ｂは、第３電極１３が架橋部材５から露出すると共に、第３電極１３にワイヤ４が接続されている。半導体素子１Ａ、１Ｂは、例えば図１に示すように、上面視にて、一方の第３電極１３がｙ方向上側、他方の第３電極１３がｙ方向下側に位置する配置、すなわち点対象の配置とされている。
　半導体素子１Ａ、１Ｂは、半導体パッケージＰ１の駆動時における発熱量が異なる、すなわち素子間に所定以上の温度勾配が生じる構成とされる。半導体素子１Ａ、１Ｂは、例えば、同時に駆動しない、あるいは素子サイズが異なる、あるいは駆動時の消費電力が異なることにより、駆動時において同時に同じ発熱量にならない状態とされる。これは、封止樹脂６を介した半導体素子１Ａ、１Ｂ間の熱移動を効率的に行うことにより、放熱性を向上させるためである。この詳細については、後述する。
　リードフレーム２は、例えば、Ｃｕ（銅）、Ｆｅ（鉄）やその合金等の金属材料によりなり、半導体素子が搭載される実装部２１と、実装部２１から離れて配置される被接続部２２と、実装部２１または被接続部２２から突出する複数の端子部２３とを有する。リードフレーム２は、さらに、端子部２３を第１の端子部２３として、実装部２１および被接続部２２から独立した第２の端子部２４を有する。リードフレーム２は、例えば、封止樹脂６の成型までは、実装部２１、被接続部２２および第２の端子部２４が図示しないタイバー等により連結されているが、封止樹脂６の成形後にこの連結部分が切断除去されることで最終的に分離した状態とされている。リードフレーム２は、本実施形態では、２つの実装部２１と、２つの被接続部２２とを備え、これらが互いに距離を隔てて配置され、互いに独立した構成となっている。
　実装部２１は、半導体素子１が搭載される部位である。実装部２１は、例えば図１に示すように、上面視にて、封止樹脂６の外郭をなす辺のうち近接する辺に向かって突出する複数の第１の端子部２３を備える。実装部２１の第１の端子部２３は、本実施形態では、ドレイン端子となっており、封止樹脂６の下面６ｂおよび側面６ｃにおいて外部に露出している。２つの実装部２１は、本実施形態では、それぞれ半導体素子１が１つずつ搭載されている。
　以下、説明の便宜上、２つの実装部２１のうち第１半導体素子１Ａが搭載されるものを「第１の実装部２１」と、第２半導体素子１Ｂが搭載されるものを「第２の実装部２１」と称することがある。
　被接続部２２は、実装部２１と対をなす部材であり、実装部２１と同様に複数の第１の端子部２３を備える。被接続部２２は、例えば、ｙ方向において隣接する実装部２１と対をなしている。被接続部２２は、実装部２１とは距離を隔てて配置され、架橋部材５の一端が接続されている。被接続部２２は、対をなす実装部２１上に搭載された半導体素子１の第２電極１２と架橋部材５を介して電気的に接続されている。被接続部２２の第１の端子部２３は、本実施形態では、ソース端子となっており、封止樹脂６の下面６ｂおよび側面６ｃにおいて外部に露出している。
　第１の端子部２３は、例えば図１に示すように、実装部２１または被接続部２２に複数設けられる端子である。第１の端子部２３は、例えば、互いに隙間を隔てて平行配置される。
　第２の端子部２４は、例えば、実装部２１および被接続部２２とは異なる位置に配置され、ワイヤ４を介して半導体素子１の第３電極１３に電気的に接続される部材である。第２の端子部２４は、本実施形態では、ゲート端子となっており、封止樹脂６の下面６ｂおよび側面６ｃにおいて外部に露出している。第２の端子部２４は、例えば図２に示すように、一部が封止樹脂６から露出しており、外部の回路基板等に接続される。
　リードフレーム２は、第１の実装部２１およびこれと対をなす被接続部２２と、第２の実装部２１およびこれと対をなす被接続部２２とが、ｘ方向において平行配置され、かつｙ方向において逆方向を向く配置、すなわち点対称の配置とされている。つまり、半導体パッケージＰ１は、ｘ方向左側の回路部におけるソース端子およびドレイン端子のｙ方向における配置と、ｘ方向右側の回路部におけるソース端子およびドレイン端子のｙ方向における配置とが逆である交互配置となっている。
　接合材３は、例えば、はんだ等の任意の導電性接合材料により構成され、半導体パッケージＰ１の各構成要素を電気的に接続する。
　ワイヤ４は、例えば、Ａｕ（金）等の導電性材料により構成される。ワイヤ４は、例えば、ワイヤボンディングにより半導体素子１の第３電極１３および第２端子部２４に接続され、これらを電気的に接続している。
　架橋部材５としては、例えば、Ｃｕ、Ｆｅやその合金等の金属材料といった任意の導電性材料を主成分としたものが採用されうる。架橋部材５は、半導体素子１とリードフレーム２の一部とを架橋し、これらを電気的に接続する接続部材であり、「クリップ」とも称されうる。架橋部材５は、例えば図１や図３に示すように、半導体素子１のｘ方向における幅よりも広い幅とされ、第２電極１２に接合材３を介して接合されている。
　架橋部材５は、例えば、上面視にて、半導体素子１の他面１ｂのうち第３電極１３を含む所定領域を除く他の領域をすべて覆うように配置される。言い換えると、架橋部材５は、半導体素子１の他面１ｂのうち第３電極１３とは反対側の２つの角部を覆っており、半導体素子１の駆動時の熱を外部に拡散しやすい配置となっている。架橋部材５は、半導体素子１およびリードフレーム２との接続部分以外の部分が、すべて封止樹脂６により覆われており、外部に露出しない状態となっている。すなわち、架橋部材５は、図２に示すように、半導体素子１および被接続部２２側の面を接続面５ａとし、その反対側の面を反対面５ｂとして、反対面５ｂがすべて封止樹脂６に覆われており、封止樹脂６により外部と絶縁されている。
　架橋部材５は、実装部２１のうち半導体素子１が搭載される面を実装面とし、実装面に対する法線方向における寸法を高さとして、高さが他の部材に比べて最も大きい配置とされている。言い換えると、架橋部材５は、封止樹脂６に覆われる部材の中で最も上面６ａに近い配置となっている。これにより、封止樹脂６のうち架橋部材５を覆う部分である表層部６１の厚みを最小限とすることができ、架橋部材５から外部への放熱が有利となる。
　封止樹脂６は、例えば、エポキシ樹脂等といった電気絶縁性の樹脂材料と、当該樹脂材料よりも熱伝導率が大きいフィラーとを有してなる。フィラーとしては、例えば、アルミナ等の無機物粒子が採用されうる。封止樹脂６は、例えば、金型を用いた射出成型等の方法により形成される。封止樹脂６は、半導体素子１、リードフレーム２の一部、接合材３、ワイヤ４および架橋部材５を覆っている。封止樹脂６は、例えば、上面６ａおよび下面６ｂがｘｙ平面に沿った平坦面とされる。封止樹脂６の上面６ａにおいては、半導体パッケージＰ１の他の部材が露出しない状態となっており、上面６ａにおける電気絶縁性が確保されている。
　封止樹脂６は、フィラーの含有量や材料の調整により、電気絶縁性と所定以上の熱伝導率とを有する構成とされる。封止樹脂６は、例えば図２や図３に示すように、少なくとも架橋部材５の表面のうち最もｚ方向上側に位置する面を覆う部分、すなわち表層部６１の熱伝導率が２．２Ｗ／ｍ・Ｋ以上となるように構成されている。封止樹脂６は、本実施形態では、表層部６１を含むすべての領域において熱伝導率が２．２Ｗ／ｍ・Ｋ以上である。なお、封止樹脂６の熱伝導率および表層部６１の厚み等の詳細については、後述する。
　以上が、本実施形態の半導体パッケージＰ１の基本的な構成である。半導体パッケージＰ１は、駆動時において、２つの半導体素子１間に温度勾配が生じるため、高温側の半導体素子１から低温側の半導体素子１への熱拡散によりパッケージ内における放熱性が従来よりも向上している。
　〔電子装置〕
　次に、半導体パッケージＰ１を用いた電子装置Ｄ１の一例について、図４～図６を参照して説明する。
　図６では、図１と同様に、封止樹脂６の外郭を二点鎖線で、封止樹脂６に覆われる内部構成の外郭のうち架橋部材５に覆われる部分を破線で、その他の部分を実線で、それぞれ示している。また、図６では、断面を示すものではないが、第１半導体素子１Ａにハッチングを施すと共に、熱の拡散を白抜き矢印で示している。
　電子装置Ｄ１は、例えば図４に示すように、回路基板１０と、半導体パッケージＰ１と、放熱層２０と、放熱部材３０とを備える。電子装置Ｄ１は、半導体パッケージＰ１がはんだ等によりなる接合材４０を介して回路基板１０に搭載されており、回路基板１０の図示しない配線とリードフレーム２のうち下面６ｂに露出した各端子とが接続され、半導体素子１との電気的なやり取りが可能となっている。
　回路基板１０は、例えば、プリント基板であり、電気絶縁性を有する基板に、導電性材料からなる図示しない配線やパッドが形成されている。
　放熱層２０は、例えば、電気絶縁性および所定以上の熱伝導率を有する放熱ゲルである。放熱層２０は、半導体パッケージＰ１のうち放熱部材３０と向き合う上面６ａにおいて、これらの隙間を充填するように配置されており、半導体パッケージＰ１と放熱部材３０とを熱的に接続している。放熱層２０は、半導体パッケージＰ１の架橋部材５が封止樹脂６により覆われているため、架橋部材５が外部に露出した後述の比較例に比べて、ｚ方向における厚みが薄くされる。
　放熱部材３０は、例えば、熱伝導率が高い金属材料等によりなり、放熱フィンを有する部材である。放熱部材３０は、例えば、半導体素子１の作動によって駆動するモータ等の外部負荷の筐体とされる。放熱部材３０は、放熱層２０を介して半導体パッケージＰ１と熱結合しており、半導体パッケージＰ１の熱を外部に逃がす役割を果たす。放熱部材３０は、例えば、図４に示すように、半導体パッケージＰ１を覆う凹部を備え、凹部の外側において回路基板１０に搭載される。
　以上が、電子装置Ｄ１の基本的な構成の一例である。電子装置Ｄ１は、例えば、半導体パッケージＰ１の２つの半導体素子１が同時に駆動しないように制御されることで、パッケージ内での熱拡散を効率的に行いつつ、半導体素子１の熱を放熱層２０および放熱部材３０を介して外部に放出する。
　例えば図５に示すように、第１半導体素子１Ａ（ＭＯＳ１）および第２半導体素子１Ｂ（ＭＯＳ２）は、通電のタイミングおよび電流値が異なる通電パターンで駆動するように制御される。例えば図５に示す駆動パターンの場合には、第１半導体素子１Ａのほうが、第２半導体素子１Ｂよりも発熱量が大きくなり、半導体素子１Ａ、１Ｂ間に温度勾配が生じる。
　このとき、半導体パッケージＰ１は、例えば図６に示すように、第１半導体素子１Ａが第２半導体素子１Ｂよりも高温となり、第１半導体素子１Ａ側から第２半導体素子１Ｂ側に熱が拡散する。本実施形態では、封止樹脂６の熱伝導率が２．２Ｗ／ｍ・Ｋ以上であるため、半導体素子１Ａ、１Ｂ間の熱伝導や半導体パッケージＰ１内の熱拡散がより効率的に行われる。
　なお、２つの半導体素子１の駆動パターンは、図５に示す例に限定されるものではなく、通電タイミングのみが異なっていてもよいし、電流値のみが異なっていてもよいし、電流値の大小関係が逆であってもよい。また、２つの半導体素子１の素子サイズが異なる場合には、同じ動作パターンであったとしても素子サイズが小さいほうが熱集中し、半導体素子１近傍の温度上昇度合いに差異が生じ、高温側から低温側への熱拡散が生じる。
　上記のいずれの場合であっても、半導体パッケージＰ１は、２つの半導体素子１の間に温度差が生じ、低温側の半導体素子１の領域に熱を拡散させることで、熱拡散の有効面積が増加するため、放熱性が向上する。その結果、半導体パッケージＰ１の上面６ａにおいて表層部６１以外の部分にも半導体素子１の熱が拡散され、実質的に放熱層２０を介した放熱部材３０への放熱効率も向上するため、放熱性が向上した電子装置Ｄ１となる。
　また、電子装置Ｄ１は、回路基板１０に搭載される半導体パッケージＰ１がＱＦＮ構造であるため、回路基板１０における半導体パッケージＰ１の使用面積が小さく、回路基板１０を効率的に使用できる構成である。
　加えて、電子装置Ｄ１は、回路基板１０と半導体パッケージＰ１との接合面積が大きく、かつＱＦＰ等の外部に突出した端子を有するパッケージ構造よりも回路基板１０と半導体パッケージＰ１の距離が小さい。そのため、電子装置Ｄ１は、半導体パッケージＰ１を介して回路基板１０の熱を放熱部材３０に効率的に逃がす効果も得られる。なお、ＱＦＰは、Quad Flat Packageの略称である。
　例えば、回路基板１０において大電流が生じる場合には、回路基板１０も発熱し、小型化等の目的で回路基板１０の両面に電子部品が搭載されると、その発熱がより顕著になる。放熱性が向上した半導体パッケージＰ１が回路基板１０に搭載されると、回路基板１０は、半導体パッケージＰ１を介しても、熱伝導率が自身よりも大きい放熱部材３０に熱的に接続されることとなる。そのため、回路基板１０は、半導体パッケージＰ１経由で熱を放熱部材３０に逃がすことができ、実質的に、放熱部材３０との接触面積が増加する。よって、電子装置Ｄ１は、半導体パッケージＰ１により回路基板１０の放熱性が向上する効果も得られる。
　なお、電子装置Ｄ１は、上記した構成に限られず、半導体パッケージＰ１が放熱部材３０に直接固定される構造であってもよいが、この場合、回路基板１０と半導体パッケージＰ１とが熱的に分離される。そのため、電子装置Ｄ１は、回路基板１０の放熱性も向上させる観点からは、半導体パッケージＰ１が回路基板１０に搭載される構成が好ましい。
　ここで、半導体パッケージＰ１の上面６ａにおける絶縁性確保およびその効果について、図７、図８に示す比較例と対比して説明する。
　まず、比較例の半導体パッケージＰｃｅおよびこれを用いた電子装置Ｄｃｅについて説明する。
　図７は、比較例の半導体パッケージＰｃｅを示す断面図であって、図２の断面図に相当するものである。図８は、比較例の半導体パッケージＰｃｅを用いた電子装置Ｄｃｅの一例を示す図であり、図４の断面図に相当するものである。
　比較例の半導体パッケージＰｃｅは、架橋部材５が封止樹脂７から露出する点および封止樹脂７の熱伝導率が２．２Ｗ／ｍ・Ｋ以下であってもよい点が半導体パッケージＰ１と相違する。半導体パッケージＰｃｅは、図７に示すように、封止樹脂７のうちｚ方向上側の面を一面７ａとし、その反対面を７ｂとしたとき、架橋部材５が一面７ａから外部に露出している。
　半導体パッケージＰｃｅを用いた比較例の電子装置Ｄｃｅは、例えば図８に示すように、回路基板１０上に接合材４０を介して半導体パッケージＰｃｅが搭載され、半導体パッケージＰｃｅ上に放熱層２０および放熱部材３０が積層されてなる。半導体パッケージＰｃｅは、架橋部材５が一面７ａにおいて封止樹脂７から露出しているため、半導体素子１の第２電極１２との絶縁が確保されていない。そのため、放熱層２０は、半導体パッケージＰｃｅと放熱部材３０との間における絶縁性確保の観点から、ｚ方向における厚みを所定以上にされる必要がある。
　また、放熱層２０は、放熱ゲルのように柔らかい絶縁性材料を主成分とするものが用いられるため、金属破片のような硬い異物が侵入することや外部の水分の付着あるいは侵入を防ぐことが困難である。例えば、糸状の導電性のある異物が放熱層２０に侵入し、露出した架橋部材５に接触すると、放熱部材３０のほか、半導体パッケージＰｃｅの側面７ｃや回路基板１０等と接触して他部材あるいは２つの架橋部材５間で短絡し、絶縁不良の原因となりうる。これは、水分が半導体パッケージＰｃｅに付着した場合も同様である。特に、放熱部材３０がモータ等の外部負荷の筐体等である場合には、半導体パッケージＰｃｅおよび放熱層２０が常時可動する部材の近傍に位置することとなり、電子装置Ｄｃｅは、異物混入による絶縁不良が生じやすくなる。
　さらに、近年、半導体パッケージの分野では、車載用途において、１２Ｖバッテリーから６０Ｖ以下（例えば４８Ｖ）の高電圧バッテリーに対応させることで、能力を向上させることが検討されている。例えば２４Ｖ～４８Ｖといった具合に電源電圧が高くなった場合には、電子装置Ｄｃｅにおける絶縁不良の可能性も高くなってしまう。
　そこで、絶縁不良を抑制するために、架橋部材５の露出面積を小さくすることも考えられるが、それでは放熱性が低下してしまう。また、放熱層２０として、放熱ゲルよりも硬いシート状の放熱シートを採用することも考えられるが、この場合、異物侵入やこれに起因する絶縁不良については抑制できるものの、水分付着やこれに起因する絶縁不良については抑制することができない。
　よって、比較例の電子装置Ｄｃｅは、架橋部材５の露出面積を減らさずに放熱性を確保しつつ、絶縁性についても確保するためには、放熱層２０の厚みを所定以上にしなければならない。しかし、放熱層２０の厚みが大きくなるほど絶縁性確保については有利になるが、放熱層２０の熱抵抗が大きくなるため、半導体パッケージＰｃｅの放熱性については不利になってしまう。そのため、比較例の半導体パッケージＰｃｅおよびこれを用いた電子装置Ｄｃｅでは、放熱性確保と絶縁性確保との両立が困難である。
　一方、本実施形態の半導体パッケージＰ１は、架橋部材５が電気絶縁性を有する封止樹脂６に覆われ、外部に露出していないため、架橋部材５と外部との絶縁性を確保できる。そのため、半導体パッケージＰ１を用いた電子装置Ｄ１は、封止樹脂６によって架橋部材５が保護されているため、放熱層２０に異物や水分が付着・侵入したとしても、これらに起因する絶縁不良が生じることはない。そして、架橋部材５は、封止樹脂６により外部との絶縁性が確保されているため、半導体素子１の放熱性向上の観点から、その面積が大きくすることができる。
　また、放熱層２０は、絶縁性確保のために厚くされる必要がなく、比較例よりもその厚みを薄くされる。そのため、半導体パッケージＰ１と放熱部材３０との間の熱抵抗が小さくなり、半導体パッケージＰ１の放熱性は、比較例よりも向上する。
　よって、半導体パッケージＰ１を用いた電子装置Ｄ１は、絶縁性の確保および放熱性の確保を両立することができる構造となっている。
　〔封止樹脂の熱伝導率〕
　次に、封止樹脂６の熱伝導率について、図９を参照して説明する。
　図９は、シミュレーションにより、半導体パッケージＰ１と比較例の半導体パッケージＰｃｅ（以下「比較例」という）との放熱特性の算出結果である。図９は、横軸にゲルの厚み［ｍｍ］をとり、縦軸に熱抵抗［℃／Ｗ］をとっている。このシミュレーションでは、ゲル上面の温度を固定した状態で行った。ゲルは、例えば、電気絶縁性を有した放熱ゲルであり、放熱層２０として用いられる。
　比較例は、両面放熱構造の半導体パッケージをゲルで絶縁した構造を有する。つまり、比較例は、露出した架橋部材５上に熱伝導率３Ｗの電気絶縁性の放熱ゲルが設けられたものである。
　また、図９での熱抵抗は、表層部６１やゲルにおける熱抵抗を示している。つまり、図９における半導体パッケージＰ１の熱抵抗は、封止樹脂６のうち架橋部材５上に位置する表層部６１の熱抵抗を示している。また、表層部６１上にゲル（放熱層）が設けられている場合、半導体パッケージＰ１の熱抵抗は、表層部６１とゲルの熱抵抗を示している。
　菱形（◇）のポイントで示すグラフは、比較例の放熱特性を示すグラフである。三角形（△）のポイントで示すグラフは、封止樹脂６の熱伝導率が３Ｗで、表層部６１のｚ方向における厚み（以下、単に「厚み」という）が０．５ｍｍの場合の半導体パッケージＰ１の放熱特性を示すグラフである。丸形（○）のポイントで示すグラフは、封止樹脂６の熱伝導率が２．２Ｗで、表層部６１の厚みが０．６ｍｍの場合の半導体パッケージＰ１の放熱特性を示すグラフである。四角（□）のポイントで示すグラフは、封止樹脂６の熱伝導率が１Ｗで、表層部６１の厚みが０．５ｍｍの場合の半導体パッケージＰ１の放熱特性を示すグラフである。
　図９に示す半導体パッケージＰ１は、ゲルが設けられていない構成である。このため、半導体パッケージＰ１の熱抵抗は、ゲル厚０ｍｍにおける値となる。また、半導体パッケージＰ１は、好ましい例として、封止樹脂６の熱伝導率を２．２Ｗ以上としている。
　よって、半導体パッケージＰ１の熱抵抗は、図９における丸形及び三角のポイントのグラフに示すように、８℃／Ｗ程度よりも小さいことがわかる。従って、半導体パッケージＰ１は、封止樹脂６の熱伝導率を２．２Ｗ以上とすることで、比較例と同程度、もしくは、それ以下の熱抵抗を得られることがわかる。つまり、半導体パッケージＰ１は、封止樹脂６の熱伝導率を２．２Ｗ以上とすることで、比較例と同程度、もしくは、それ以上の放熱性が得られる。さらに、半導体パッケージＰ１は、封止樹脂６の熱伝導率を２．２Ｗ以上、表層部６１の厚みを０．６ｍｍ以下とすることで、比較例と同程度、もしくは、それ以上の放熱性が得られる。
　本実施形態によれば、２つの半導体素子１それぞれに架橋部材５が接続され、架橋部材５が電気絶縁性を有し、熱伝導率が２．２Ｗ／ｍ・Ｋ以上である封止樹脂６で覆われた上面放熱構造の半導体パッケージＰ１となる。この半導体パッケージＰ１は、架橋部材５が電気絶縁性の封止樹脂６で覆われ、外部に露出していないため、上面６ａにおける電気絶縁性が確保される。
　また、封止樹脂６のうち少なくとも架橋部材５を覆う表層部６１の熱伝導率を２．２Ｗ／ｍ・Ｋ以上とすることで、表層部６１における熱抵抗の増大を抑え、封止樹脂６を介した架橋部材５から外部への熱伝導が効率的に行われる。さらに、封止樹脂６により外部と架橋部材５との絶縁性を確保しているため、架橋部材５の面積を半導体素子１に対して大きくすることができ、放熱性も確保される。
　加えて、半導体パッケージＰ１は、２つの半導体素子１が同時にオン状態にならない、あるいは通電パターン、電流値が異なる、または素子サイズが異なる等により、駆動時の発熱量が不均一となっている。そのため、２つの半導体素子１間での温度勾配が生じ、半導体パッケージＰ１内における熱拡散の有効領域が増加することで、パッケージ内での熱拡散が効率的に行われる。
　よって、本実施形態の半導体パッケージＰ１は、小型化された場合であっても、上面６ａにおける絶縁性確保および放熱性確保を両立することができる構造である。また、上面６ａにおける電気絶縁性が確保されているため、例えば車載用途で用いられる１２Ｖバッテリー以上の電源電圧（例えば２４Ｖ～４８Ｖ、あるいは６０Ｖ以下）にも適用可能となるとの効果も得られる。
　（第２実施形態）
　第２実施形態の半導体パッケージＰ２について、図１０、図１１を参照して説明する。
　図１０では、図１と同様に、封止樹脂６の外郭を二点鎖線で、封止樹脂６に覆われた内部構成のうち架橋部材５に覆われた部分の外郭を破線で、当該内部構成の他の部位の外郭を実線で、それぞれ示している。また、図１０では、断面を示すものではないが、見易くするため、半導体素子１の第２電極１２にハッチングを施している。なお、これは、後述する図１４、図１６においても同様である。
　本実施形態の半導体パッケージＰ２は、例えば図１０に示すように、互いに独立した２つの実装部２１が第１半導体素子１Ａに接続された架橋部材５を介して接続され、２つの半導体素子１が直列接続された構成である点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　リードフレーム２は、本実施形態では、第１半導体素子１Ａが搭載される第１の実装部２１と、第２半導体素子１Ｂが搭載される第２の実装部２１と、第２の実装部２１と対をなす被接続部２２とによりなる。
　第２の実装部２１は、第２半導体素子１Ｂが搭載される素子搭載部２１１と、素子搭載部２１１からｘ方向左側に延設された延設部２１２とを有してなる。第２の実装部２１は、第１の実装部２１および被接続部２２から距離を隔てて配置されると共に、素子搭載部２１１が被接続部２２と対をなし、延設部２１２が第１の実装部２１と対をなしている。第２の実装部２１は、第１半導体素子１Ａに接続された架橋部材５が延設部２１２に接続されている。
　これにより、半導体パッケージＰ２は、例えば図１１に示すように、半導体素子１Ａ、１Ｂがリードフレーム２を介して直列接続された回路を構成している。また、半導体パッケージＰ２は、２つの半導体素子１間における熱伝導が、封止樹脂６に加えて、リードフレーム２および架橋部材５を介しても生じるため、上記第１実施形態に比べて、パッケージ内での熱拡散性が向上している。
　半導体パッケージＰ２は、本実施形態では、図１１に示す回路構成となっている。図１１における「Ｄ１」、「Ｓ１」、「Ｇ１」は、それぞれ、第１半導体素子１Ａの第１電極１１、第２電極１２、第３電極１３に接続された端子に相当する。図１１における「Ｄ２」、「Ｓ２」、「Ｇ２」は、それぞれ、第１半導体素子１Ｂの第１電極１１、第２電極１２、第３電極１３に接続された端子に相当する。
　なお、上記したＤ１、Ｄ２、Ｓ１、Ｓ２、Ｇ１、Ｇ２と各端子との対応関係については、後述する図１３、図１５においても同様である。
　半導体パッケージＰ２は、第１半導体素子１Ａと第２半導体素子１Ｂとが直列接続され、これらの結線部分に相当する第２の実装部２１の端子部２３が出力端子となる、ハーフブリッジ回路を構成している。半導体パッケージＰ２は、例えば、第１の実装部２１の端子部２３（Ｄ１）が図示しない外部電源に接続され、被接続部２２の端子部２３（Ｓ２）が基準電位（ＧＮＤ）に接続される。第１半導体素子１Ａがハイサイド、第２半導体素子１Ｂがローサイドである。半導体素子１Ａ、１Ｂは、本実施形態では、いずれもＮチャネル型のトランジスタとされ、一面１ａの第１電極１１がドレイン電極、他面１ｂの第２電極１２、第３電極１３がそれぞれソース電極、ゲート電極となっている。
　つまり、第１の実装部２１の端子部２３がＤ１端子、電源端子、第１半導体素子１Ａの第３電極１３に接続された端子部２４がＧ１端子、延設部２１２から突出する端子部２３がＳ１端子となっている。また、素子搭載部２１１の端子部２３がＤ２端子、出力端子、第１半導体素子１Ｂの第３電極１３に接続された端子部２４がＧ２端子、被接続部２２の端子部２３がＳ２端子となっている。
　半導体パッケージＰ２の回路構成は、例えば、３相ブラシレスモータの駆動回路やハーフブリッジ回路の最小構成単位となる。半導体パッケージＰ２は、半導体素子１Ａ、１Ｂが同時に通電されない回路構成とされ、これにより駆動時に半導体素子１Ａ、１Ｂ間の温度勾配が生じる。
　具体的には、半導体パッケージＰ２により３相ブラシレスモータを駆動する場合、ハイサイドの第１半導体素子１Ａは、電源電流を供給する。ローサイドの第２半導体素子１Ｂは、第１半導体素子１Ａの電流遮断後に還流電流が生じる。この場合、例えば、Ｄｕｔｙが５０％以上とされ、第１半導体素子１Ａの通電期間は、第２半導体素子１Ｂよりも長くされる。
　また、第１半導体素子１Ａの電流を遮断した際には、スイッチングによる損失（発熱）が短時間で発生する。損失は、半導体素子１のオン抵抗と通電電流とにより決まる。一方、第２半導体素子１Ｂは、還流電流が生じ、ボディダイオードによる損失が発生する。一般的にダイオードのＶｆにより損失は大きくなるが、すぐに同期整流によりオン抵抗による損失となるため、損失が低下する。そして、再び第１半導体素子１Ａがオン状態になる前にはダイオード還流に切り替わる。このように、半導体素子１Ａ、１Ｂは、本実施形態では、同時にオン状態となることはなく、発熱が不均一となって素子間の温度勾配が生じる。
　ここで、第１半導体素子１Ａのソース電極である第２電極１２と第２半導体素子１Ｂのドレイン電極である第１電極１１は、架橋部材５、延設部２１２および素子搭載部２１１を介して接続されている。架橋部材５およびリードフレーム２が封止樹脂６よりも熱伝導率が大きい金属材料で構成されるため、２つの半導体素子１は、金属を介して熱結合することとなる。そのため、半導体パッケージＰ２は、２つの半導体素子１間にて熱伝導がされつつ、熱伝導率が所定以上の封止樹脂６により熱拡散がされる構成となり、放熱特性が向上する。
　本実施形態によれば、上記第１実施形態と同様の効果が得られる。また、半導体素子１Ａ、１Ｂが架橋部材５および延設部２１２を介して熱結合しているため、半導体素子１Ａ、１Ｂ間の熱伝導の度合いがより大きくなり、パッケージ内における熱拡散がより効率的となる。そのため、半導体パッケージＰ２は、上記第１実施形態よりもさらに放熱性が向上する。
　（第３実施形態）
　第３実施形態の半導体パッケージＰ３について、図１２、図１３を参照して説明する。
　本実施形態の半導体パッケージＰ３は、例えば図１２に示すように、リードフレーム２の構成および第２半導体素子１Ｂの向きが変更されている点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　リードフレーム２は、本実施形態では、１つの実装部２１と、２つの被接続部２２と、複数の第２の端子部２４とを有している。実装部２１は、本実施形態では、第２電極１２および第３電極１３の配列方向を揃えて平行配置された２つの半導体素子１が搭載されている。２つの被接続部２２は、例えば、互いに距離を隔てつつ、実装部２１のうち半導体素子１が搭載される領域に対応する位置にそれぞれ配置されている。
　半導体素子１Ａ、１Ｂは、一面１ａにドレイン電極である第１電極１１を有し、一面１ａが実装部２１に接合されている。半導体素子１Ａ、１Ｂは、ソース電極である第２電極１２に異なる架橋部材５が接続され、それぞれ異なる被接続部２２に接続されている。半導体素子１Ａ、１Ｂは、ゲート電極である第３電極１３にワイヤ４が接続され、それぞれ異なる第２の端子部２４に接続されている。つまり、実装部２１の第１の端子部２３がドレイン端子（Ｄ１、Ｄ２）、出力端子、被接続部２２の第１の端子部２３がソース端子（Ｓ１、Ｓ２）、第２の端子部２４がゲート端子（Ｇ１、Ｇ２）となる。
　半導体パッケージＰ３は、例えば図１３に示すように、半導体素子１Ａ、１Ｂの結線部分である実装部２１が出力端子となるハーフブリッジ回路を構成している。本実施形態では、第１半導体素子１ＡがＰチャネル型のハイサイドトランジスタ、第２半導体素子１ＢがＮチャネル型のローサイドトランジスタとなっている。第１半導体素子１ＡのＳ１端子が電源端子、第２半導体素子１ＢのＳ２端子がＧＮＤ端子である。
　半導体パッケージＰ３は、上記第２実施形態と同様に、半導体素子１Ａ、１Ｂが同時にオン状態とならない構成となっており、駆動時における半導体素子１Ａ、１Ｂの発熱量が不均一となる。また、半導体素子１Ａ、１Ｂは、同一の実装部２１に搭載されているため、実装部２１を介して熱結合されており、素子間の熱拡散がスムーズである。
　本実施形態によれば、上記第１実施形態および上記第２実施形態と同様の効果が得られる。また、半導体素子１Ａ、１Ｂが架橋部材５よりも大きな面積の実装部２１により熱結合しているため、上記第２実施形態よりもさらに放熱性が向上する効果が得られる。
　（第４実施形態）
　第４実施形態の半導体パッケージＰ４について、図１４、図１５を参照して説明する。
　本実施形態の半導体パッケージＰ４は、例えば図１４に示すように、リードフレーム２および架橋部材５の構成が変更されている点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　リードフレーム２は、本実施形態では、２つの実装部２１と、１つの被接続部２２と、複数の第２の端子部２４とを有してなる。２つの実装部２１は、例えば図１４に示すように、互いに距離を隔てつつ、左右対称となるように配置されている。１つの被接続部２２は、２つの実装部２１の配列方向を長手方向とする略長方形状とされ、２つの実装部２１と平行配置されている。
　半導体素子１Ａ、１Ｂは、上記第３実施形態と同様に、電極１２、１３（ソース、ゲート）の配列方向を揃えて平行配置されつつ、それぞれ一面１ａ側の第１電極１１（ドレイン）が異なる実装部２１に接合されている。半導体素子１Ａ、１Ｂは、それぞれ他面１ｂの第２電極１２に共通の架橋部材５が接続されており、架橋部材５を介して直列接続されている。
　架橋部材５は、本実施形態では、上面視にて、略Ｕ字形状となっており、半導体素子１Ａ、１Ｂおよび被接続部２２それぞれに接続されている。架橋部材５は、１つの被接続部２２と２ヵ所で接続されている。
　半導体パッケージＰ４は、例えば図１５に示すように、半導体素子１Ａ、１Ｂの結線部分である架橋部材５が接続された被接続部２２が出力端子となるハーフブリッジ回路を構成している。本実施形態では、第１半導体素子１ＡがＮチャネル型のハイサイドトランジスタ、第２半導体素子１ＢがＰチャネル型のローサイドトランジスタとなっている。第１半導体素子１ＡのＤ１端子が電源端子、第２半導体素子１ＢのＤ２端子がＧＮＤ端子である。
　半導体パッケージＰ４は、上記第２実施形態と同様に、半導体素子１Ａ、１Ｂが同時にオン状態とならない構成となっており、駆動時における半導体素子１Ａ、１Ｂの発熱量が不均一となる。また、半導体素子１Ａ、１Ｂは、共通の架橋部材５が接続され、架橋部材５を介して熱結合されており、素子間の熱拡散がスムーズである。
　本実施形態によれば、上記第１実施形態および上記第２実施形態と同様の効果が得られる。また、架橋部材５が大面積化され、半導体素子１Ａ、１Ｂを熱結合しているため、上記第２実施形態よりもさらに放熱性が向上する効果が得られる。
　（第５実施形態）
　第５実施形態の半導体パッケージＰ５について、図１６～図１８を参照して説明する。
　図１６では、封止樹脂６に覆われたリードフレーム２のうち架橋部材５に覆われた部分の外郭を破線で、リードフレーム２の他の部分の外郭を実線でそれぞれ示すと共に、断面を示すものではないが、半導体素子１の電極１２、１３にハッチングを施している。また、図１６では、封止樹脂６の外郭、並びに半導体素子１の外郭および電極１２、１３の外郭を二点鎖線で示している。なお、これは、後述する図１９、図２０においても同様である。
　本実施形態の半導体パッケージＰ５は、リードフレーム２の構成および半導体素子１と実装部２１との接合電極が変更されている点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　リードフレーム２は、本実施形態では、２つの実装部２１と、１つの被接続部２２と、実装部２１、被接続部２２から独立しており、半導体素子１の第３電極１３（ゲート）が接続される２つの第２の素子搭載部２１３とを有してなる。
　半導体素子１Ａ、１Ｂは、本実施形態では、実装部２１側の一面１ａに電極１２、１３（ソース、ゲート）が形成され、他面１ｂに第１電極１１（ドレイン）が形成されている。半導体素子１Ａ、１Ｂは、例えば図１７に示すように、それぞれ、一面１ａの第２電極１２が異なる実装部２１に、第３電極１３が異なる第２の素子搭載部２１３に、接合材３により接合されている。半導体素子１Ａ、１Ｂは、それぞれ他面１ｂの第１電極１１に異なる架橋部材５が接合材３により接合されている。言い換えると、半導体素子１Ａ、１Ｂは、実装部２１および架橋部材５との接合電極が、上記第１ないし第４実施形態とは逆になっている。
　つまり、半導体素子１のドレイン電極が実装部２１に搭載され、ソース電極がドレイン電極よりも封止樹脂６の上面６ａ側となるパッケージ構造を「フェイスアップ」としたとき、半導体パッケージＰ５は、その逆配置となる「フェイスダウン」となっている。
　第１の実装部２１は、本実施形態では、第１半導体素子１Ａの第２電極１２が搭載される第１の素子搭載部２１１と、素子搭載部２１１からｘ方向右側に延設された延設部２１２とを有した構成である。延設部２１２は、第２半導体素子１Ｂに接続された架橋部材５が接続されている。これにより、半導体素子１Ａ、１Ｂは、第１の実装部２１および架橋部材５を介して直列接続されると共に、これらの部材により熱結合している。
　架橋部材５は、本実施形態では、例えば図１７や図１８に示すように、半導体素子１の第１電極１１に接合されると共に、上面視にて、半導体素子１よりも大面積とされ、半導体素子１の全域を覆っている。
　半導体素子１Ａ、１Ｂは、本実施形態では、いずれもＮチャネル型のトランジスタである。そのため、半導体パッケージＰ５は、フェイスダウンの構造ではあるが、上記第２実施形態と同じハーフブリッジ回路（図１１を参照）を構成しており、半導体素子１Ａ、１Ｂが同時にオン状態とはならない。本実施形態では、第２の素子搭載部２１３がゲート端子（Ｇ１、Ｇ２）であり、第１の実装部２１が第１半導体素子１Ａのソース端子（Ｓ１）および第２半導体素子１Ｂのドレイン端子（Ｄ２）、出力端子である。被接続部２２が第１半導体素子１Ａのドレイン端子（Ｄ１）、電源端子であり、第２の実装部２１が第２半導体素子１Ｂのソース端子（Ｓ２）である。
　本実施形態によれば、上記第１実施形態および上記第２実施形態と同様の効果が得られる。また、架橋部材５が半導体素子１の全域を覆っているため、上面６ａにおける放熱の有効面積が上記各実施形態よりも広くなり、上面６ａにおける放熱特性がより向上する効果も得られる。
　（第６実施形態）
　第６実施形態の半導体パッケージＰ６について、図１９を参照して説明する。
　本実施形態の半導体パッケージＰ６は、例えば図１９に示すように、リードフレーム２および架橋部材５の構成、および半導体素子１と実装部２１との接合電極が変更されている点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　リードフレーム２は、本実施形態では、２つの実装部２１（素子搭載部２１１）と、１つの被接続部２２と、２つの第２の素子搭載部２１３とを有する。リードフレーム２は、例えば図１９に示すように、実装部２１、被接続部２２および第２の素子搭載部２１３がｘ方向において左右対称の配置となっている。
　半導体素子１Ａ、１Ｂは、上記第５実施形態と同様に、一面１ａに電極１２、１３（ソース、ゲート）が、他面１ｂに第１電極１１（ドレイン）が形成されている。半導体素子１Ａ、１Ｂは、本実施形態では、第１電極１１に共通の架橋部材５が接続され、架橋部材５を介して被接続部２２に電気的に接続されている。
　架橋部材５は、本実施形態では、上面視にて、略Ｕ字形状とされ、被接続部２２と２カ所で接続されている。架橋部材５は、２つの半導体素子１の全域を覆っている。
　半導体パッケージＰ６は、フェイスダウンの構造ではあるが、上記第３実施形態と同じハーフブリッジ回路（図１３を参照）を構成しており、半導体素子１Ａ、１Ｂが同時にオン状態とはならない。
　なお、本実施形態では、第１半導体素子１ＡがＰチャネル型のハイサイドトランジスタ、第２半導体素子１ＢがＮチャネル型のローサイドトランジスタである。また、第２の素子搭載部２１３がゲート端子（Ｇ１、Ｇ２）であり、第１の実装部２１が第１半導体素子１Ａのソース端子（Ｓ１）および電源端子であり、第２の実装部２１が第２半導体素子１Ｂのソース端子（Ｓ２）である。半導体素子１Ａ、１Ｂの結線部分となる被接続部２２が半導体素子１Ａ、１Ｂのドレイン端子（Ｄ１、Ｄ２）、出力端子であり、Ｓ２端子がＧＮＤ端子である。
　本実施形態によれば、上記第１実施形態および上記第２実施形態と同様の効果が得られる。また、架橋部材５が上記第５実施形態よりもさらに大面積化しているため、上面６ａにおける放熱の有効面積がより広くなり、上面６ａにおける放熱特性がさらに向上する効果も得られる。
　（第７実施形態）
　第７実施形態の半導体パッケージＰ７について、図２０を参照して説明する。
　本実施形態の半導体パッケージＰ７は、例えば図２０に示すように、リードフレーム２の構成および半導体素子１と実装部２１との接合電極が変更された点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　リードフレーム２は、本実施形態では、１つの実装部２１と、２つの被接続部２２と、２つの第２の素子搭載部２１３とを有してなる。実装部２１は、本実施形態では、第１半導体素子１Ａの第２電極１２が接合される素子搭載部２１１と、第１半導体素子１Ｂの第２電極１２が接合される素子搭載部２１１とが連結された構成となっている。つまり、半導体素子１Ａ、１Ｂは、実装部２１を介して直列接続されると共に、熱結合している。リードフレーム２は、例えば、実装部２１、被接続部２２および第２の素子搭載部２１３がｘ方向において左右対称となる配置とされている。
　半導体パッケージＰ７は、フェイスダウンの構造ではあるが、上記第４実施形態と同じハーフブリッジ回路（図１５を参照）を構成しており、半導体素子１Ａ、１Ｂが同時にオン状態とはならない。
　なお、本実施形態では、第１半導体素子１ＡがＮチャネル型のハイサイドトランジスタ、第２半導体素子１ＢがＰチャネル型のローサイドトランジスタである。また、第２の素子搭載部２１３がゲート端子（Ｇ１、Ｇ２）であり、半導体素子１Ａ、１Ｂの結線部分となる第１の実装部２１が半導体素子１Ａ、１Ｂのソース端子（Ｓ１、Ｓ２）および出力端子である。第１半導体素子１Ａに接続された被接続部２２がドレイン端子（Ｄ１）および電源端子であり、第２半導体素子１Ｂに接続された被接続部２２がドレイン端子（Ｄ２）である。
　本実施形態によれば、上記第１実施形態および上記第２実施形態と同様の効果が得られる。また、架橋部材５が半導体素子１の全域を覆っているため、上面６ａにおける放熱の有効面積が上記第１ないし第４実施形態よりも広くなり、上面６ａにおける放熱特性がより向上する効果も得られる。
　（第８実施形態）
　第８実施形態の半導体パッケージＰ８について、図２１を参照して説明する。
　図２１では、半導体パッケージＰ８のうち後述するダミー端子２５近傍の一部を示すと共に、図１と同様に、封止樹脂６の外郭を二点鎖線で、第１半導体素子１Ａのうち架橋部材５で覆われた部分の外郭および第２電極１２の外郭を破線で、それぞれ示している。また、図２１では、断面を示すものではないが、第２電極１２にハッチングを施している。なお、これは、後述する図２２についても同様である。
　本実施形態の半導体パッケージＰ８は、例えば図２１に示すように、上面視にて、リードフレーム２が封止樹脂６の角部に配置されるダミー端子２５を備える点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　リードフレーム２は、本実施形態では、封止樹脂６の角部もしくはその近傍それぞれにダミー端子２５をさらに有する。ダミー端子２５は、半導体パッケージＰ８を回路基板１０等に搭載したときに、封止樹脂６の角部での接合による補強を可能とし、角部にかかる応力影響を低減する補強端子として機能する部材である。
　具体的には、例えば図４の電子装置Ｄ１を構成する場合、放熱層２０は、封止樹脂６の熱伝導率とのバランスの観点から、熱伝導率が１Ｗ／ｍ・Ｋ以上とされることが好ましい。この場合、放熱層２０（例えば放熱ゲル）は、フィラーの含有量を増やす等の調整により、熱伝導率が所定以上とされるが、このような調整により硬くなってしまう。すると、放熱部材３０と回路基板１０との熱膨張差に起因する変位が、半導体パッケージと回路基板１０との接合部分に伝わってクラック等の原因となり、信頼性が低下しうる。特に、回路基板１０上に複数の半導体パッケージを搭載し、共通の放熱部材３０が放熱層２０を介して複数の半導体パッケージに接続される場合、回路基板１０上の配置によっては、半導体パッケージに伝わる変位が大きくなってしまう。
　そこで、半導体パッケージＰ８は、応力が集中しやすい封止樹脂６の角部もしくはその近傍にダミー端子２５が配置され、ダミー端子２５が下面６ｂおよび側面６ｃにおいて外部に露出する構成となっている。これにより、ダミー端子２５を回路基板１０等に接合させ、回路基板１０等との接合強度を向上させることが可能となり、上記の応力影響を低減することができる。
　なお、ダミー端子２５は、例えば図２２に示すように、実装部２１、あるいは図示しない被接続部２２に接続された構成であってもよい。ダミー端子２５は、半導体パッケージＰ８が接合される回路基板１０等と接合できればよく、リードフレーム２の他の部位と独立した電位であってもよいし、同一の電位であってもよい。ダミー端子２５の形状、サイズ等については、図２１、２２の例に限定されるものではなく、適宜変更されうる。
　本実施形態によれば、上記第１実施形態と同様の効果が得られる。また、ダミー端子２５を備えることで、半導体パッケージＰ８は、他の部材に搭載されたときに、熱膨張差に起因して半導体パッケージＰ８に生じる応力を低減し、信頼性が向上する効果が得られる。
　なお、ダミー端子２５は、本明細書における各実施形態についても同様に適用されうる。
　（第９実施形態）
　第９実施形態の半導体パッケージＰ９について、図２３、図２４を参照して説明する。
　図２３では、図１と同様に、封止樹脂６の外郭を二点鎖線で、封止樹脂６の内部構成のうち架橋部材５に覆われる部分の外郭を破線で、他の部位の外郭を実線で、それぞれ示している。また、図２３では、断面を示すものではないが、半導体素子１の第２電極１２にハッチングを施している。図２４では、見易くするため、断面を示すものではないが、封止樹脂６から露出する第１の端子部２３および後述する延設部５２にハッチングを施している。
　本実施形態の半導体パッケージＰ９は、例えば図２３に示すように、上面視にて、架橋部材５が半導体素子１に接合される素子接合部５１と、素子接合部５１から外部に向かって延設された延設部５２とを有する点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　架橋部材５は、本実施形態では、素子接合部５１と、複数の延設部５２とを備える。架橋部材５は、例えば図２４に示すように、複数の延設部５２が側面６ｃにおいて封止樹脂６から露出している。
　延設部５２は、半導体素子１に架橋部材５を実装する際に、架橋部材５が倒れることを防止するために設けられている。具体的には、架橋部材５が半導体素子１よりも大面積化するほど、架橋部材５のうち半導体素子１との接合部分以外の割合が増加し、重心がずれてしまう。すると、架橋部材５は、半導体素子１への実装時に、バランスを崩して倒れてしまうおそれがある。
　そこで、本実施形態では、架橋部材５は、延設部５２を設け、封止樹脂６の成型までは、複数の架橋部材５が連結されたフレーム部材の一部としている。一方、リードフレーム２についても同様に複数のリードフレーム２が連結されたフレーム板材を構成している。つまり、半導体パッケージＰ９は、フレーム板材に半導体素子１を搭載した後に、複数の架橋部材５を有するフレーム部材を実装し、封止樹脂６を成型後にダイシングカットにより個片化されることで製造される。架橋部材５は、封止樹脂６の成型までは延設部５２によりフレーム部材に固定されており、フレーム部材が複数の半導体素子に実装されることになるため、バランスを保つことができる構成となっている。また、架橋部材５は、個片化の際に、延設部５２がリードフレーム２と共に切断されるため、図２４に示すように、封止樹脂６の厚み方向に沿った側面６ｃにて延設部５２が外部に露出した状態となる。
　本実施形態によれば、上記第１実施形態と同様の効果が得られる。また、架橋部材５に延設部５２を有する構成とすることで、一度に複数の半導体パッケージＰ９を製造でき、かつ半導体素子１よりも架橋部材５の面積を大きくしても、架橋部材５を安定して半導体素子１に搭載可能となる効果が得られる。また、一度に複数の半導体パッケージＰ９を安定して製造できるため、製造コストが低減する効果も得られる。
　（第１０実施形態）
　第１０実施形態の半導体パッケージＰ１０について、図２５を参照して説明する。
　図２５では、図１と同様に、封止樹脂６の外郭を二点鎖線で、封止樹脂６の内部構成のうち架橋部材５に覆われる部分の外郭を破線で、他の部位の外郭を実線で、それぞれ示している。また、図２３では、断面を示すものではないが、半導体素子１の第２電極１２にハッチングを施している。
　本実施形態の半導体パッケージＰ１０は、１つの半導体素子１が封止樹脂６に封止され、これに伴ってリードフレーム２の構成が変更されている点で上記第１実施形態と相違する。本実施形態では、この相違点について主に説明する。
　半導体パッケージＰ１０は、例えば図２５に示すように、上記第１実施形態のｘ方向における左半分に相当する。半導体パッケージＰ１０は、第１半導体素子１Ａのみを有する構成であるが、半導体素子１に自身よりも幅広の架橋部材５が接続された上面放熱構造となっている。そのため、封止樹脂６の上面６ａにおける放熱の有効面積が従来よりも大きく、放熱特性が向上する。
　本実施形態によれば、半導体素子１よりも幅広の架橋部材５が配置され、かつ上面６ａにおいて架橋部材５が露出していないため、小型化された場合であっても、上面６ａでの絶縁性確保および放熱性確保を両立することができる半導体パッケージＰ１０となる。
　（他の実施形態）
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらの一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　（１）例えば、上記第１ないし第９実施形態では、いわゆる２ｉｎ１構造の半導体パッケージを代表例として説明したが、これに限定されるものではなく、封止樹脂６に内包される半導体素子１の数が３以上のＮｉｎ１構造（Ｎ≧３）であってもよい。半導体素子１の数が多い場合、その分だけ封止樹脂６において熱拡散が可能な容積あるいは面積が大きくなるため、Ｎｉｎ１構造であっても放熱性を確保できる。
　（２）上記各実施形態の半導体パッケージを用いて電子装置を構成する場合、図４に示す電子装置Ｄ１に限定されるものではない。例えば、図２６に示す電子装置Ｄ２のように、回路基板１０には、半導体パッケージのほか、他の電子部品５０も同時に搭載され、これらの部材が放熱部材３０に覆われた配置とされうる。このとき、半導体パッケージＰ１～Ｐ１０のｚ方向における高さが、他の電子部品５０の高さよりも大きくされることが好ましい。半導体パッケージＰ１～Ｐ１０の高さが放熱部材３０に覆われる部材で最も高い場合、放熱層２０の厚みが管理しやすく、放熱層２０の厚みを薄くしたり、他の電子部品５０との接触を回避したりするために、放熱部材３０の形状を変更する必要もないためである。
　また、回路基板１０に複数の半導体パッケージＰ１～Ｐ１０が搭載した電子装置を構成してもよく、回路基板１０上の半導体パッケージの搭載数や配置等については適宜変更されうる。

Claims (18)

  1. 　半導体パッケージであって、
    　複数の半導体素子（１）と、
    　１つまたは複数の前記半導体素子が搭載される実装部（２１）と、前記実装部から独立した被接続部（２２）とを有するリードフレーム（２）と、
    　前記半導体素子のうち前記実装部に接続される一面（１ａ）とは反対側の他面（１ｂ）、および前記被接続部に接続され、前記半導体素子と前記被接続部とを電気的に接続する架橋部材（５）と、
    　前記リードフレームの一部、複数の前記半導体素子および前記架橋部材を覆うと共に、電気絶縁性を有する封止樹脂（６）と、を備え、
    　複数の前記半導体素子のうち少なくとも１つの前記半導体素子は、他の前記半導体素子とは素子サイズまたは駆動時の消費電力が異なっており、
    　前記封止樹脂のうち少なくとも前記架橋部材を覆う表層部（６１）の熱伝導率が２．２Ｗ／ｍ・Ｋ以上である、半導体パッケージ。
  2. 　複数の前記半導体素子は、前記実装部および前記架橋部材の少なくとも一方を介して電気的に接続されている、請求項１に記載の半導体パッケージ。
  3. 　前記封止樹脂は、２つの前記半導体素子を覆っており、
    　２つの前記半導体素子は、トランジスタであって、前記実装部または前記架橋部材を介して直列接続され、ハーフブリッジ回路を構成している、請求項１または２に記載の半導体パッケージ。
  4. 　前記リードフレームは、独立した２つの前記実装部を有し、
    　２つの前記半導体素子は、ドレイン電極（１１）を前記一面に、ソース電極（１２）およびゲート電極（１３）を前記他面に、それぞれ有すると共に、互いに異なる前記実装部に搭載され、
    　２つの前記半導体素子のうちハイサイドトランジスタは、Ｎチャネル型であり、
    　２つの前記半導体素子のうちローサイドトランジスタは、Ｎチャネル型である、請求項３に記載の半導体パッケージ。
  5. 　２つの前記半導体素子は、ドレイン電極（１１）を前記一面に、ソース電極（１２）およびゲート電極（１３）を前記他面に、それぞれ有すると共に、１つの前記実装部に搭載され、
    　２つの前記半導体素子のうちハイサイドトランジスタは、Ｐチャネル型であり、
    　２つの前記半導体素子のうちローサイドトランジスタは、Ｎチャネル型である、請求項３に記載の半導体パッケージ。
  6. 　前記リードフレームは、独立した２つの前記実装部を有し、
    　２つの前記半導体素子は、ドレイン電極（１１）を前記一面に、ソース電極（１２）およびゲート電極（１３）を前記他面に、それぞれ有し、互いに異なる前記実装部に搭載されると共に、共通の前記架橋部材が接続されており、
    　２つの前記半導体素子のうちハイサイドトランジスタは、Ｎチャネル型であり、
    　２つの前記半導体素子のうちローサイドトランジスタは、Ｐチャネル型である、請求項３に記載の半導体パッケージ。
  7. 　前記リードフレームは、独立した２つの前記実装部を有し、
    　２つの前記半導体素子は、ソース電極（１２）およびゲート電極（１３）を前記一面に、ドレイン電極（１１）を前記他面に、それぞれ有すると共に、互いに異なる前記実装部に搭載され、
    　２つの前記半導体素子のうちハイサイドトランジスタは、Ｎチャネル型であり、
    　２つの前記半導体素子のうちローサイドトランジスタは、Ｎチャネル型である、請求項３に記載の半導体パッケージ。
  8. 　前記リードフレームは、独立した２つの前記実装部を有し、
    　２つの前記半導体素子は、ソース電極（１２）およびゲート電極（１３）を前記一面に、ドレイン電極（１１）を前記他面に、それぞれ有し、互いに異なる前記実装部に搭載されると共に、共通の前記架橋部材が接続されており、
    　２つの前記半導体素子のうちハイサイドトランジスタは、Ｐチャネル型であり、
    　２つの前記半導体素子のうちローサイドトランジスタは、Ｎチャネル型である、請求項３に記載の半導体パッケージ。
  9. 　２つの前記半導体素子は、ソース電極（１１）およびゲート電極（１２）を前記一面に、ドレイン電極（１３）を前記他面に、それぞれ有すると共に、１つの前記実装部に搭載され、
    　２つの前記半導体素子のうちハイサイドトランジスタは、Ｎチャネル型であり、
    　２つの前記半導体素子のうちローサイドトランジスタは、Ｐチャネル型である、請求項３に記載の半導体パッケージ。
  10. 　前記半導体素子は、矩形板状であり、
    　前記架橋部材は、前記半導体素子よりも幅が広く、前記半導体素子の角部のうち少なくとも隣接する２つの前記角部を覆う配置とされている、請求項１ないし９のいずれか１つに記載の半導体パッケージ。
  11. 　半導体パッケージであって、
    　矩形板状の半導体素子（１）と、
    　前記半導体素子が搭載される実装部（２１）と、前記実装部から独立した被接続部（２２）とを有するリードフレーム（２）と、
    　前記半導体素子のうち前記実装部に接続される一面（１ａ）とは反対側の他面（１ｂ）、および前記被接続部に接続され、前記半導体素子と前記被接続部とを電気的に接続する架橋部材（５）と、
    　前記リードフレームの一部、前記半導体素子および前記架橋部材を覆うと共に、電気絶縁性を有する封止樹脂（６）と、を備え、
    　前記架橋部材は、前記半導体素子よりも幅が広く、前記半導体素子の角部のうち少なくとも隣接する２つの前記角部を覆う配置とされており、
    　前記封止樹脂のうち少なくとも前記架橋部材を覆う表層部（６１）の熱伝導率が２．２Ｗ／ｍ・Ｋ以上である、半導体パッケージ。
  12. 　前記封止樹脂の外表面のうち前記実装部の厚み方向に沿った面を側面（６ｃ）として、前記架橋部材は、一部が前記側面において外部に露出している、請求項１ないし１１のいずれか１つに記載の半導体パッケージ。
  13. 　前記半導体素子は、６０Ｖ以下の外部電源に接続され、６０Ｖ以下の電圧で駆動する、請求項１ないし１２のいずれか１つに記載の半導体パッケージ。
  14. 　前記実装部のうち前記半導体素子が搭載される面を実装面とし、前記実装面に対する法線方向における前記実装面との距離を高さとして、前記架橋部材は、前記封止樹脂に覆われる部材の中で最も前記高さが大きい、請求項１ないし１４のいずれか１つに記載の半導体パッケージ。
  15. 　素子サイズまたは駆動時の消費電力が異なる複数の半導体素子（１）と、１つまたは複数の前記半導体素子が搭載される実装部（２１）と、前記実装部から独立した被接続部（２２）とを有するリードフレーム（２）と、前記半導体素子のうち前記実装部に接続される一面（１ａ）とは反対側の他面（１ｂ）、および前記被接続部に接続され、前記半導体素子と前記被接続部とを電気的に接続する架橋部材（５）と、前記リードフレームの一部、複数の前記半導体素子および前記架橋部材を覆うと共に、電気絶縁性を有する封止樹脂（６）と、を備え、前記封止樹脂のうち少なくとも前記架橋部材を覆う表層部（６１）の熱伝導率が２．２Ｗ／ｍ・Ｋ以上である、半導体パッケージ（Ｐ１～Ｐ９）と、
    　前記半導体パッケージが搭載される回路基板（１０）と、
    　前記半導体パッケージを挟んで前記回路基板とは反対側に配置され、外部に熱を拡散する放熱部材（３０）と、
    　前記封止樹脂のうち前記架橋部材を覆う側の面であって、前記放熱部材と向き合う上面（６ａ）に配置され、前記半導体パッケージと前記放熱部材との隙間を充填する放熱層（２０）と、を備える、電子装置。
  16. 　前記回路基板には、複数の前記半導体パッケージが搭載されており、
    　前記放熱部材は、複数の前記半導体パッケージを覆う配置となっている、請求項１５に記載の電子装置。
  17. 　前記半導体パッケージは、前記回路基板に搭載された複数の電子部品の１つであって、前記上面の前記回路基板に対する高さが複数の前記電子部品の中で最も大きい、請求項１５または１６に記載の電子装置。
  18. 　前記半導体パッケージは、前記上面とは反対側の下面（６ｂ）が前記回路基板と接合され、
    　前記放熱部材は、前記回路基板よりも熱伝導率が大きい、請求項１５ないし１７のいずれか１つに記載の電子装置。
PCT/JP2021/044454 2020-12-23 2021-12-03 半導体パッケージおよびこれを用いた電子装置 WO2022138068A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202180086569.2A CN116783701A (zh) 2020-12-23 2021-12-03 半导体封装体以及使用该半导体封装体的电子装置
US18/334,625 US20230326817A1 (en) 2020-12-23 2023-06-14 Semiconductor package and electronic device having the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020213686A JP7331827B2 (ja) 2020-12-23 2020-12-23 半導体パッケージおよびこれを用いた電子装置
JP2020-213686 2020-12-23

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/334,625 Continuation US20230326817A1 (en) 2020-12-23 2023-06-14 Semiconductor package and electronic device having the same

Publications (1)

Publication Number Publication Date
WO2022138068A1 true WO2022138068A1 (ja) 2022-06-30

Family

ID=82159548

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/044454 WO2022138068A1 (ja) 2020-12-23 2021-12-03 半導体パッケージおよびこれを用いた電子装置

Country Status (4)

Country Link
US (1) US20230326817A1 (ja)
JP (1) JP7331827B2 (ja)
CN (1) CN116783701A (ja)
WO (1) WO2022138068A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024037592A (ja) * 2022-09-07 2024-03-19 株式会社デンソー 半導体パッケージ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897335A (ja) * 1994-09-29 1996-04-12 Toshiba Corp 半導体封止用樹脂組成物およびそれを用いた半導体パッケージ
JP2009295763A (ja) * 2008-06-05 2009-12-17 Fujitsu Ltd 半導体実装装置及び電子機器
JP2015095619A (ja) * 2013-11-14 2015-05-18 株式会社デンソー モールドパッケージ
JP2015135895A (ja) * 2014-01-17 2015-07-27 パナソニックＩｐマネジメント株式会社 半導体モジュール
JP2020047696A (ja) * 2018-09-18 2020-03-26 日立化成株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897335A (ja) * 1994-09-29 1996-04-12 Toshiba Corp 半導体封止用樹脂組成物およびそれを用いた半導体パッケージ
JP2009295763A (ja) * 2008-06-05 2009-12-17 Fujitsu Ltd 半導体実装装置及び電子機器
JP2015095619A (ja) * 2013-11-14 2015-05-18 株式会社デンソー モールドパッケージ
JP2015135895A (ja) * 2014-01-17 2015-07-27 パナソニックＩｐマネジメント株式会社 半導体モジュール
JP2020047696A (ja) * 2018-09-18 2020-03-26 日立化成株式会社 半導体装置

Also Published As

Publication number Publication date
JP7331827B2 (ja) 2023-08-23
JP2022099720A (ja) 2022-07-05
CN116783701A (zh) 2023-09-19
US20230326817A1 (en) 2023-10-12

Similar Documents

Publication Publication Date Title
US9351423B2 (en) Semiconductor device and semiconductor device connection structure
JP3516789B2 (ja) 半導体パワーモジュール
JP4192396B2 (ja) 半導体スイッチングモジュ−ル及びそれを用いた半導体装置
US10204849B2 (en) Semiconductor device
US8247891B2 (en) Chip package structure including heat dissipation device and an insulation sheet
US10056309B2 (en) Electronic device
WO2021005916A1 (ja) 半導体装置及び電子装置
US20070075419A1 (en) Semiconductor device having metallic lead and electronic device having lead frame
JP4254527B2 (ja) 半導体装置
JP2018200953A (ja) 電子装置
US20230326817A1 (en) Semiconductor package and electronic device having the same
US11990393B2 (en) Semiconductor device including resin with a filler for encapsulating bridge member connected to a substrate
JP2009170947A (ja) 半導体装置
JP2002050722A (ja) 半導体パッケージおよびその応用装置
JP2007288044A (ja) 半導体装置
WO2024053420A1 (ja) 半導体パッケージ
JP2005328015A (ja) 半導体装置
JP2004048084A (ja) 半導体パワーモジュール
WO2023199808A1 (ja) 半導体装置
WO2021261056A1 (ja) パワーモジュール
WO2022255053A1 (ja) 半導体装置
US20230420323A1 (en) Semiconductor module, and manufacturing method for semiconductor module
WO2023218943A1 (ja) 半導体装置
JP2023134143A (ja) 半導体モジュール、半導体装置、及び車両
JP2022045170A (ja) 半導体装置および半導体モジュール

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21910220

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202180086569.2

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21910220

Country of ref document: EP

Kind code of ref document: A1