JP2006041555A5 - - Google Patents

Claims (34)

1. パッド、
   第１の活性領域に形成され、第１の電圧ノードに結合される第１のソース領域と第１の制御ゲートと第１のドレインコンタクトを介して前記パッドに結合される第１のドレイン領域とを有し、前記第１の制御ゲートに与えられる内部信号に従って前記パッドを駆動する第１の出力トランジスタ、
   前記第１の活性領域と対向して配置される第２の活性領域に形成され、第２の電圧ノードに結合される第２のソース領域と第２の制御ゲートと第２のドレインコンタクトを介して前記パッドに結合される第２のドレイン領域とを有し、前記第２の制御ゲートに与えられる内部信号に従って前記出力ノードを駆動する第２の出力トランジスタ
   前記パッドに結合される一端を有する第１の終端抵抗素子、および
   第３の活性領域に形成され、第３の電圧ノードに結合される第３のソース領域と第３の制御ゲートと前記第１の終端抵抗素子の他端に第３のドレインコンタクトを介して結合される第３のドレイン領域とを有し、前記第３の制御ゲートに与えられる終端動作活性化信号に従って選択的に導通状態とされる第１の終端トランジスタ、
   前記パッドに結合される一端を有する第２の終端抵抗素子、および
   第４の活性領域に形成され、第４の電圧ノードに結合される第４のソース領域と第４の制御ゲートと前記第２の終端抵抗素子の他端に第４のドレインコンタクトを介して結合される第４のドレイン領域とを有し、前記第４の制御ゲートに与えられる終端動作活性化信号に従って選択的に導通状態とされる第２の終端トランジスタを備え、
   前記第１および第２の活性領域の配設領域と前記第３および第４の活性領域の配設領域との間の領域に前記パッドが配置される、半導体装置。
2. 前記第１の活性領域および前記第３の活性領域は、第１導電型の活性領域であり、
   前記第２の活性領域および前記第４の活性領域は、前記第１の導電型と異なる第２の導電型の活性領域である、請求項１に記載の半導体装置。
3. 互いに対向する第１および第２の端辺を有するパッド、
   前記パッドと第１の電圧ノードとの間に接続され、前記第１および第２の端辺の間に位
   置する仮想的な直線に関して前記第１の端辺側の領域に配置され、内部信号に従って前記パッドを駆動するＰチャネル出力トランジスタ、
   前記パッドと第２の電圧ノードとの間に接続されかつ前記仮想的な直線に関して前記第２の端辺側の領域に配置され、内部信号に従って前記パッドを駆動するＮチャネル出力トランジスタ、
   前記仮想的な直線に対して前記第１の端辺側の領域に配置され、かつ前記パッドと前記第１の電圧ノードとの間に直列に接続される第１の終端抵抗素子およびＰチャネル終端トランジスタを含むＰ側終端回路、および
   前記仮想的な直線に対して前記第２の端辺側の領域に配置され、かつ前記パッドと前記第２の電圧ノードとの間に直列に接続される第２の終端抵抗素子およびＮチャネル終端トランジスタを含むＮ側終端回路を備える、半導体装置。
4. 前記Ｐチャネル出力トランジスタは、互いに並列に接続される複数のＰチャネル出力単位トランジスタを備え、
   前記Ｎチャネル出力トランジスタは、互いに並列に接続される複数のＮチャネル出力単位トランジスタを備え、
   前記Ｐチャネル終端トランジスタは、互いに並列に接続される複数のＰチャネル終端単位トランジスタを備え、
   前記Ｎチャネル終端トランジスタは、互いに並列に接続される複数のＮチャネル終端単位トランジスタを備える、請求項３記載の半導体装置。
5. メモリ回路、
   パッド、
   前記パッドと第１の電圧ノードとの間に接続されるＰチャネル出力トランジスタと前記パッドと第２の電圧ノードとの間に接続されるＮチャネル出力トランジスタとを含み、前記メモリ回路から読出されたデータに従って前記パッドを駆動する出力回路、および
   前記パッドに接続され、前記パッドと前記第１の電圧ノードとの間に直列に接続される第１の終端抵抗素子およびＰチャネル終端トランジスタと、前記パッドと前記第２の電圧ノードとの間に直列に接続される第２の終端抵抗素子およびＮチャネル終端トランジスタとを含む終端回路を備え、前記Ｐチャネル出力トランジスタと前記第１の終端抵抗素子と前記Ｐチャネル終端トランジスタとは、前記パッドを横切る仮想的な直線により二分割される領域のうちの第１の領域に配置され、かつ前記Ｎチャネル出力トランジスタと前記第２の終端抵抗素子とＮチャネル終端トランジスタとは、前記パッドを横切る前記仮想的な直線により二分割される領域のうちの第２の領域に配置される、半導体装置。
6. 前記Ｐチャネル出力トランジスタは、互いに並列に接続される複数のＰチャネル出力単位トランジスタを備え、
   前記Ｎチャネル出力トランジスタは、互いに並列に接続される複数のＮチャネル出力単位トランジスタを備え、
   前記Ｐチャネル終端トランジスタは、互いに並列に接続される複数のＰチャネル終端単位トランジスタを備え、
   前記Ｎチャネル終端トランジスタは、互いに並列に接続される複数のＮチャネル終端トランジスタを備える、請求項５記載の半導体装置。
7. 表面を有する半導体チップと、前記半導体チップに設けられるメモリ回路とを含む半導体集積回路装置であって、
   前記半導体チップの表面に設けられるボンディングパッド、
   前記半導体チップ表面に規定されかつ第１のＮチャネル型トランジスタを含む第１の領域、および
   前記半導体チップ表面に、前記半導体チップ表面に仮想的に設けられる直線が前記第１
   の領域との間に配置されるように規定された第２の領域を備え、前記第２の領域は、前記第１のＮチャネル型トランジスタに接続される第１のＰチャネル型トランジスタを含み、前記ボンディングパッドに転送される出力信号は、前記第１のＰチャネル型トランジスタおよび前記第１のＮチャネル型トランジスタを含む出力回路により前記メモリ回路の出力信号に従って生成され、
   前記ボンディングパッドに結合され、第１の抵抗素子と、前記第１の領域に設けられかつ前記第１の抵抗素子に直列に接続される第２のＮチャネル型トランジスタと、第２の抵抗素子と、前記第２の領域に形成されかつ前記第２の抵抗素子と直列に結合される第２のＰチャネル型トランジスタとを含む終端回路を備え、前記終端回路は前記第２のＮチャネル型トランジスタおよび前記第２のＰチャネル型トランジスタを活性化することにより活性化される、半導体集積回路装置。
8. 前記第１の抵抗素子は前記第１の領域に設けられ、かつ前記第２の抵抗素子は前記第２の領域に設けられる、請求項７記載の半導体集積回路装置。
9. 前記ボンディングパッドは、前記半導体チップの表面を所定サイズ占有する表面を有し、
   前記直線は、前記ボンディングパッドの表面に配置される部分を有する、請求項８記載の半導体集積回路装置。
10. 前記第２のＮチャネル型トランジスタは、前記第１の抵抗素子に結合される第１の半導体領域と、複数の第２の半導体領域と、前記第１の半導体領域と前記複数の第２の半導体領域との間に配置される制御ゲート領域とを有し、前記第１の半導体領域、前記複数の第２の半導体領域および前記制御ゲート領域は、前記第１の領域内にあり、前記第２のＰチャネル型トランジスタは、前記第２の抵抗素子に結合される第３の半導体領域と、複数の第４の半導体領域と、前記第３の半導体領域と前記複数の第４の半導体領域との間に配置される制御ゲート領域とを有し、前記第３の半導体領域、前記複数の第４の半導体領域および前記制御ゲート領域は前記第２の領域内にある、請求項８記載の半導体集積回路装置。
11. 前記半導体回路装置形成領域チップ表面上に配置され、前記ボンディングパッドに結合される配線層をさらに備え、前記第１の抵抗素子は、前記第１の半導体領域に結合される第１のノードを有し、前記第２の抵抗素子は、前記第３の半導体領域に結合される第１のノードと前記配線層に結合される第２のノードを有する、請求項１０記載の半導体集積回路装置。
12. 前記第１のＮチャネル型トランジスタは前記配線層に結合される第１の半導体領域と、制御ゲート領域と、第１の電圧が供給される第２の半導体領域とを有し、前記第１のＰチャネル型トランジスタは、前記配線層に結合される第１の半導体領域と、制御ゲート領域と、第２の電圧が供給される第２の半導体領域とを有し、前記第１のＮチャネル型トランジスタの前記第１および第２の半導体領域と前記第１のＮチャネル型トランジスタの制御ゲート領域とは、前記第１の領域にあり、前記第１のＰチャネル型トランジスタの前記第１および第２の半導体領域および前記第１のＰチャネル型トランジスタの制御ゲート領域は、前記第２の領域にある、請求項１１記載の半導体集積回路装置。
13. 前記第１のＮチャネル型トランジスタの第２の半導体領域は、複数の第２の半導体領域を含み、前記第１のＮチャネル型トランジスタは、その制御ゲート領域が、該第１の半導体領域と前記複数の第２の半導体領域の間に配置され、前記第１のＰチャネル型トランジスタの第２の半導体領域は、複数の第２の半導体領域を含み、前記第１のＰチャネル型トランジスタは、その制御ゲート領域が、該第１の半導体領域とこれらの第２の半導体領域
    の間に配置される、請求項１２記載の半導体集積回路装置。
14. 前記第１のＮチャネル型トランジスタは、前記ボンディングパッドに結合される第１の半導体領域と、制御ゲート領域と、第１の電圧が供給される第２の半導体領域とを有し、前記第１のＰチャネル型トランジスタは、前記ボンディングパッドに結合される第１の半導体領域と、制御ゲート領域と、第２の電圧が供給される第２の半導体領域とを有し、
    前記第１のＮチャネル型トランジスタの前記第１および第２の半導体領域と前記第１のＮチャネル型トランジスタの制御ゲート領域とは、前記第１の領域にあり、
    前記第１のＰチャネル型トランジスタの前記第１および第２の半導体領域と前記第１のＰチャネル型トランジスタの制御ゲート領域とは、前記第２の領域にある、請求項１０記載の半導体集積回路装置。
15. 前記第１のＮチャネル型トランジスタの第２の半導体領域は複数の第２の半導体領域を含み、前記第１のＮチャネル型トランジスタの制御ゲート領域は該第１の半導体領域と前記複数の第２の半導体領域の間に配置され、
    前記第１のＰチャネル型トランジスタの第２の半導体領域は、複数の第２の半導体領域を含み、前記第１のＰチャネル型トランジスタの制御ゲート領域は、該第１の半導体領域とこれらの複数の第２の半導体領域の間に配置される、請求項１４記載の半導体集積回路装置。
16. パッド、
    前記パッドに接続され、内部信号に従って前記パッドを駆動する第１の出力トランジスタ、
    前記パッドに接続される一端を有する第１の抵抗素子、および
    前記第１の抵抗素子の他方端と第１の電源ノードとの間に接続され、動作モード指示信号に従って選択的に導通状態とされる第１の終端トランジスタを備え、前記第１の終端トランジスタの制御電極とドレインコンタクトとの間の距離は、前記第１の出力トランジスタの制御電極とドレインコンタクトとの間の距離よりも短い、半導体装置。
17. 動作時、前記内部信号に対応する信号に従って前記第１の出力トランジスタと相補的に前記パッドを駆動する第２の出力トランジスタをさらに備え、前記第１の終端トランジスタの前記制御電極と前記ドレインコンタクトと間の距離は、前記第２の出力トランジスタの制御電極とドレインコンタクトとの間の距離よりも短い、請求項１６記載の半導体装置。
18. 前記パッドに接続される一方端を有する第２の抵抗素子と、
    前記第２の抵抗素子の他方端と第２の電源ノードとの間に接続され、前記動作モード指示信号に従って選択的に導通状態とされる第２の終端トランジスタとをさらに備え、前記第２の終端トランジスタの制御電極とドレインコンタクトとの間の距離は、前記第１の出力トランジスタの制御電極とドレインコンタクトとの間の距離よりも短い、請求項１６記載の半導体装置。
19. 動作時、前記内部信号に対応する信号に従って前記第１の出力トランジスタと相補的に前記パッドを駆動する第２の出力トランジスタと、
    前記パッドに接続される一端を有する第２の抵抗素子と、
    前記第２の抵抗素子の他方端と第２の電源ノードとの間に接続され、前記動作モード指示信号に従って選択的に導通状態とされる第２の終端トランジスタとをさらに備え、前記第２の終端トランジスタの制御電極とドレインコンタクトとの間の距離は、前記第１および第２の出力トランジスタの制御電極とドレインコンタクトとの間の距離よりも短い、請求項１６記載の半導体装置。
20. 前記第１の終端トランジスタの前記制御電極と前記ドレインコンタクトの間の距離は最小設計寸法に設定される、請求項１６記載の半導体装置。
21. パッド、
    前記パッドに接続され、内部信号に従って前記パッドを駆動する第１の出力トランジスタ、
    第１の端部と第２の端部とを有する終端抵抗、
    前記パッドと前記終端抵抗の第１の端部とを接続する配線、および、
    前記終端抵抗の第２の端部と電源ノードとの間に接続され、終端動作活性化信号に従って導通する第１の終端トランジスタを備え、
    第１の終端トランジスタの制御電極とドレインコンタクトとの間の距離は、前記第１の出力トランジスタの制御電極とドレインコンタクトとの間の距離より短い、半導体装置。
22. 内部信号に従い前記パッドを駆動し、そのドレインおよびドレインコンタクトを前記第１の出力トランジスタのものと共有する第２の出力トランジスタ、および、
    前記終端抵抗の第２の端部と前記電源ノードとの間に接続され、終端動作活性化信号に従って導通し、そのドレインおよびドレインコンタクトを前記第１の終端トランジスタのものと共有する第２の終端トランジスタを、さらに備え、
    第１の終端トランジスタの制御電極とドレインコンタクトとの間の距離及び第２の終端トランジスタの制御電極とドレインコンタクトとの間の距離の各々は、
    第１の出力トランジスタの制御電極とドレインコンタクトとの間の距離及び第２の出力トランジスタの制御電極とドレインコンタクトとの間の距離の双方よりも短い、請求項２１記載の半導体装置。
23. メモリ回路、
    パッド、
    前記パッドに接続される入力回路、
    前記パッドに接続された第１のＰチャネル出力トランジスタと前記パッドに接続された第１のＮチャネル出力トランジスタとを含み、前記メモリ回路からの読出されたデータに従って前記パッドを駆動する出力回路、および
    前記パッドに対して設けられ、終端抵抗と前記終端抵抗を介して前記パッドに接続され終端回路活性化信号に従って導通する終端スイッチングトランジスタとを含む終端回路を備え、
    前記終端スイッチングトランジスタは、前記第１のＰチャネル出力トランジスタのゲートとドレインコンタクトとの間の距離よりもゲートとドレインコンタクトとの間の距離が短い第１のＰチャネルトランジスタと、前記第１のＮチャネル出力トランジスタのゲートとドレインコンタクトとの間の距離よりもゲートとドレインコンタクトとの間の距離が短い第１のＮチャネルトランジスタとを含む、半導体装置。
24. 前記終端回路活性化信号を発生する終端制御回路をさらに備える、請求項２３記載の半導体装置。
25. 装置外部から与えられる制御信号に応答して、前記メモリ回路の動作制御を行う主制御回路をさらに備え、前記終端制御回路は前記主制御回路に応動する、請求項２４記載の半導体装置。
26. パッド、
    第１の電圧ノードと前記パッドとの間に接続され、内部信号に従って前記パッドを駆動する第１のＰチャネル出力トランジスタ、
    第２の電圧ノードと前記パッドとの間に接続され、内部信号に従って前記パッドを駆動する第１のＮチャネル出力トランジスタ、
    一端が前記パッドに接続される第１の終端抵抗素子、
    前記第１の終端抵抗素子の他方端と前記第１の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が前記第１のＰチャネル出力トランジスタのゲートとドレインコンタクトとの間の距離よりも短い第１のＰチャネルトランジスタ、
    一端が前記パッドに接続される第２の終端抵抗素子、および
    前記第２の終端抵抗素子の他方端と前記第２の電圧ノードとの間に接続され、かつゲートとドレインコンタクトとの間の距離が前記第１のＮチャネル出力トランジスタのゲートとドレインコンタクトとの間の距離よりも短い第１のＮチャネルトランジスタを備える、半導体装置。
27. 第１の電源電圧を前記第１の電圧ノードに供給する第１の電源端子と、
    前記第２の電圧ノードに第２の電源電圧を供給する第２の電源端子とをさらに備える、請求項２６記載の半導体装置。
28. 前記パッドに接続される入力回路と、
    前記入力回路から入力されるデータを記憶するメモリ回路とをさらに備え、
    前記内部信号は前記メモリ回路から読出されたデータを含む、請求項２６記載の半導体
    装置。
29. メモリ回路、
    前記メモリ回路から読出されたデータを出力するパッド、
    その領域上に配置される第１のコンタクトを介して第１の電源に結合される第１の不純物領域と、その領域上に配置される第２のコンタクトを介して前記パッドに結合される第２の不純物領域と、前記第１および第２の不純物領域の間に配置され前記メモリ回路から読出されたデータに応じた内部信号を受ける第１のゲート電極とを有する第１のＮチャネルトランジスタ、
    その領域上に配置される第３のコンタクトを介して第２の電源に結合される第３の不純物領域と、その領域上に配置される第４のコンタクトを介して前記パッドに結合される第４の不純物領域と、前記第３および第４の不純物領域の間に配置され、前記メモリ回路から読出されたデータに応じた内部信号を受ける第２のゲート電極とを有する第１のＰチャネルトランジスタ、
    一端が前記パッドに接続される第１の終端抵抗素子、
    一端が前記パッドに接続される第２の終端抵抗素子、
    その領域上に配置される第５のコンタクトを介して前記第１の電源に結合される第５の不純物領域と、その領域上に配置される第６のコンタクトを介して前記第１の終端抵抗素子の他方端に結合される第６の不純物領域と、前記第５および第６の不純物領域の間に配置されかつ終端動作活性化信号を受ける第３のゲート電極とを有し、前記第６のコンタクトと前記第３のゲート電極との間の距離が前記第２のコンタクトと前記第１のゲート電極との間の距離よりも短い第２のＮチャネルトランジスタ、および
    その領域上に配置される第７のコンタクトを介して前記第２の電源に結合される第７の不純物領域と、その領域上に配置される第８のコンタクトを介して前記第２の終端抵抗素子の他方端に結合される第８の不純物領域と、前記第７および第８の不純物領域の間に配置されかつ終端動作活性化信号を受ける第４のゲート電極とを有し、前記第８のコンタクトと前記第４のゲート電極との間の距離が前記第４のコンタクトと前記第２のゲート電極との間の距離よりも短い第２のＰチャネルトランジスタを備える、半導体装置。
30. さらに、その領域上に配置される第９のコンタクトを介して前記第１の電源に接続される第９の不純物領域と、前記第６の不純物領域と、前記第９および第６の不純物領域の間に配置されかつ終端動作活性化信号を受ける第５のゲート電極とを有し、前記第６のコンタクトと前記第５のゲート電極との間の距離が前記第２のコンタクトと前記第１のゲート電極との間の距離よりも短い第３のＮチャネルトランジスタ、および
    その領域上に配置される第１０のコンタクトを介して前記第２の電源に接続される第１０の不純物領域と、前記第８の不純物領域と、前記第１０および第８の不純物領域の間に配置されかつ終端動作活性化信号を受ける第６のゲート電極とを有し、前記第８のコンタクトと前記第６のゲート電極との間の距離が前記第４のコンタクトと前記第２のゲート電極との間の距離よりも短い第３のＰチャネルトランジスタを備える、請求項２９記載の半導体装置。
31. 前記第３のゲート電極、第４のゲート電極、第５のゲート電極、および第６のゲート電極に供給される終端動作活性化信号を発生する終端制御回路をさらに備える、請求項３０記載の半導体装置。
32. 装置外部から与えられる制御信号に応答して、前記メモリ回路の動作制御を行う主制御回路をさらに備え、前記終端制御回路は前記主制御回路に応動する、請求項３１記載の半導体装置。
33. メモリ回路、
    前記メモリ回路から読出されたデータを出力するパッド、
    その領域上に配置される第１のコンタクトを介して第１の電源に接続される第１の不純物領域と、その領域上に配置される第２のコンタクトを介して前記パッドに結合される第２の不純物領域と、前記第１および第２の不純物領域の間で配置されかつ前記メモリ回路から読出されたデータに対応する内部信号を受ける第１のゲート電極とを有する第１のＮチャネルトランジスタ、
    一端が前記パッドに接続される終端抵抗素子、および
    その領域上に配置される第３のコンタクトを介して第２の電源に結合される第３の不純物領域と、その領域上に配置される第４のコンタクトを介して前記終端抵抗素子の他方端に結合される第４の不純物領域と、前記第３および第４の不純物領域の間に配置されかつ終端動作活性化信号を受ける第２のゲート電極とを有し、前記第４のコンタクトと前記第２のゲート電極との間の距離が前記第２のコンタクトと前記第１のゲート電極との間の距離よりも短い第１のＰチャネルトランジスタを備える、半導体装置。
34. さらに、その領域上に配置される第５のコンタクトを介して前記第２の電源に結合される第５の不純物領域と、前記第４の不純物領域と、前記第５および第４の不純物領域の間に配置されかつ終端動作活性化信号を受ける第３のゲート電極とを有し、前記第４のコンタクトと前記第３のゲート電極との間の距離が前記第２のコンタクトと前記第１のゲート電極との間の距離よりも短い第２のＰチャネルトランジスタを備える、請求項３３記載の半導体装置。