JPWO2019220259A5 - 記憶装置 - Google Patents

Claims (5)

1. メモリセルアレイと、
   周辺回路と、を有し、
   前記メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、
   ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有し、
   前記ｍ×ｎ個のメモリセルは、行列状に配置され、
   前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
   前記メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有し、
   前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
   前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
   前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
   前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
   前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
   前記第１トランジスタおよび前記第２トランジスタは、ｎチャネル型トランジスタであり、
   前記第１トランジスタおよび前記第２トランジスタは、チャネル形成領域に金属酸化物を有し、
   前記周辺回路は、第１回路と、第２回路と、コントローラと、を有し、
   前記第１回路は、前記第１配線および前記第２配線と電気的に接続され、
   前記第１回路は、前記メモリセルにデータを書き込む機能、および、前記メモリセルからデータを読み出す機能を有し、
   前記第２回路は、前記第３配線および前記第４配線と電気的に接続され、
   前記第２回路は、前記第３配線および前記第４配線を駆動する機能を有し、
   前記コントローラは、前記第１回路および前記第２回路を制御する機能を有し、
   前記第１回路は、前記第１配線および前記第２配線に、第一電位または第二電位を供給し、
   前記第２回路は、前記第４配線に、前記第一電位または前記第二電位を供給し、
   前記第２回路は、前記第３配線に、前記第一電位または第三電位を供給する、記憶装置。
2. メモリセルアレイと、
   周辺回路と、を有し、
   前記メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、
   ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有し、
   前記ｍ×ｎ個のメモリセルは、行列状に配置され、
   前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
   前記メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有し、
   前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
   前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
   前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
   前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
   前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
   前記第１トランジスタおよび前記第２トランジスタは、ｎチャネル型トランジスタであり、
   前記第１トランジスタおよび前記第２トランジスタは、チャネル形成領域に金属酸化物を有し、
   前記周辺回路は、第１回路と、第２回路と、コントローラと、を有し、
   前記第１回路は、前記第１配線および前記第２配線と電気的に接続され、
   前記第１回路は、前記メモリセルにデータを書き込む機能、および、前記メモリセルからデータを読み出す機能を有し、
   前記第２回路は、前記第３配線および前記第４配線と電気的に接続され、
   前記第２回路は、前記第３配線および前記第４配線を駆動する機能を有し、
   前記コントローラは、前記第１回路および前記第２回路を制御する機能を有し、
   前記コントローラは、シリアル・ペリフェラル・インタフェースの機能を有し、
   前記第１回路は、前記第１配線および前記第２配線に、第一電位または第二電位を供給し、
   前記第２回路は、前記第４配線に、前記第一電位または前記第二電位を供給し、
   前記第２回路は、前記第３配線に、前記第一電位または第三電位を供給する、記憶装置。
3. メモリセルアレイと、
   周辺回路と、を有し、
   前記メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、
   ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有し、
   前記ｍ×ｎ個のメモリセルは、行列状に配置され、
   前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
   前記メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有し、
   前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
   前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
   前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
   前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
   前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
   前記第１トランジスタおよび前記第２トランジスタは、ｎチャネル型トランジスタであり、
   前記第１トランジスタおよび前記第２トランジスタは、チャネル形成領域に金属酸化物を有し、
   前記周辺回路は、第１回路と、第２回路と、コントローラと、ページバッファと、を有し、
   前記第１回路は、前記第１配線および前記第２配線と電気的に接続され、
   前記ページバッファは、データを一時的に記憶する機能を有し、
   前記コントローラは、前記ページバッファにデータを書き込む機能、および、前記ページバッファからデータを読み出す機能を有し、
   前記第１回路は、前記ページバッファから読み出したデータを、前記メモリセルに書き込む機能、および、前記メモリセルから読み出したデータを、前記ページバッファに書き込む機能を有し、
   前記第２回路は、前記第３配線および前記第４配線と電気的に接続され、
   前記第２回路は、前記第３配線および前記第４配線を駆動する機能を有し、
   前記コントローラは、前記第１回路および前記第２回路を制御する機能を有し、
   前記コントローラは、シリアル・ペリフェラル・インタフェースの機能を有し、
   前記第１回路は、前記第１配線および前記第２配線に、第一電位または第二電位を供給し、
   前記第２回路は、前記第４配線に、前記第一電位または前記第二電位を供給し、
   前記第２回路は、前記第３配線に、前記第一電位または第三電位を供給する、記憶装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記メモリセルのそれぞれは、容量素子を有し、
   前記容量素子の一方の電極は、前記第２トランジスタのゲートと電気的に接続され、
   前記容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される、記憶装置。
5. 請求項１乃至請求項４のいずれか一項において、
   前記第１回路および前記第２回路は、半導体基板に形成されたトランジスタを有し、
   前記第１トランジスタおよび前記第２トランジスタは、前記半導体基板の上方に積層して形成される、記憶装置。