CN111354404B - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备存储单元阵列、被输入数据的焊盘、连接于焊盘的ODT电路、驱动ODT电路的ODT驱动器、及向ODT驱动器供给使能信号和电阻值控制信号的控制电路。焊盘配置于存储单元阵列与半导体存储装置的第1端边之间，ODT电路配置于焊盘与第1端边之间，ODT驱动器配置于ODT电路与第1端边之间。在ODT驱动器与第1端边之间，配置有传递电阻值控制信号的ODT控制信号线、和传递使能信号的ODT使能信号线。

Description

半导体存储装置
关联申请
本申请享有以日本专利申请2018-239994号(申请日:2018年12月21日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式涉及半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND闪存。
发明内容
本实施方式提供一种能够抑制芯片面积的增加的半导体存储装置。
本实施方式的半导体存储装置具备：存储单元阵列，多个存储单元排列而成；焊盘，被输入向所述存储单元阵列写入的数据；终端电路，连接于所述焊盘；驱动电路，基于使能信号而被选择启用状态或禁用状态，在通过所述使能信号而被设为所述启用状态时，基于电阻值控制信号驱动所述终端电路以成为预定的电阻值；及所述控制电路，向所述驱动电路供给所述使能信号和所述电阻值控制信号。所述半导体存储装置具有在第1方向上延伸的第1端边及第2端边、和在与所述第1方向正交的第2方向上延伸的第3端边及第4端边，在所述第2方向上，所述焊盘配置于所述存储单元阵列与所述第1端边之间，在所述第2方向上，所述终端电路配置于所述焊盘与所述第1端边之间，在所述第2方向上，所述驱动电路配置于所述终端电路与所述第1端边之间，在所述第2方向上的所述驱动电路与所述第1端边之间，配置有在所述第1方向上延伸并传递所述电阻值控制信号的电阻值控制信号线、和传递所述使能信号的使能信号线。
附图说明
图1是示出本发明的实施方式涉及的存储装置的构成例的框图。
图2是示出本发明的实施方式的非易失性存储器的构成例的框图。
图3是示意性地示出输入输出端子及输入输出电路的连接的电路图。
图4是芯片上的非易失性存储器的概略布局图。
图5是比较例的非易失性存储器中的焊盘部的布局图。
图6是第1实施方式涉及的焊盘部的布局图。
图7是I/O部的布局图。
图8是沿着图7的A-A′线的剖视图。
图9是第2实施方式涉及的焊盘部的布局图。
图10是第3实施方式涉及的焊盘部的布局图。
具体实施方式
以下，参照附图对实施方式进行说明。
(第1实施方式)
(1.构成)
(1-1.存储系统的构成)
图1是示出本发明的实施方式涉及的存储系统的构成例的框图。本实施方式的存储系统具备存储器控制器1和作为半导体存储装置的非易失性存储器2。存储系统能够与主机连接。主机例如是个人计算机、便携式终端等电子设备。
非易失性存储器2是非易失性地存储数据的存储器，例如，具备NAND存储器(NAND闪存)。非易失性存储器2例如是具有每个存储单元能够存储3bit的存储单元的NAND存储器、即3bit/Cell(TLC:Triple Level Cell：三阶存储单元)的NAND存储器。此外，非易失性存储器2也可以是1bit/Cell、2bit/Cell、或4bit/Cell的NAND存储器。
存储器控制器1按照来自主机的写入请求来控制数据向非易失性存储器2的写入。另外，存储器控制器1按照来自主机的读出请求来控制数据从非易失性存储器2的读出。在存储器控制器1与非易失性存储器2之间，收发芯片使能信号(chip enable signal)/CE、就绪忙(ready busy)信号/RB、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP、作为数据的信号DQ<7:0>、数据选通信号DQS、/DQS各信号。
例如，非易失性存储器2和存储器控制器1各自作为半导体芯片(以下，也仅称为“芯片”)而形成。
芯片使能信号/CE是用于启用非易失性存储器2的信号。就绪忙信号/RB是用于表示非易失性存储器2是处于就绪状态(受理来自外部的命令的状态)、还是处于忙状态(不受理来自外部的命令的状态)的信号。指令锁存使能信号CLE是表示信号DQ<7:0>为指令的信号。地址锁存使能信号ALE是表示信号DQ<7:0>为地址的信号。写使能信号/WE是用于将接收到的信号向非易失性存储器2取入的信号，在由存储器控制器1每次接收到指令、地址、及数据时被设为有效(assert)。在信号/WE为“L(Low)”电平的期间指示非易失性存储器2取入信号DQ<7:0>。
读使能信号RE、/RE是用于存储器控制器1从非易失性存储器2读出数据的信号。例如，用于控制在输出信号DQ<7:0>时的非易失性存储器2的动作定时。写保护信号/WP是用于指示非易失性存储器2禁止数据写入及擦去的信号。信号DQ<7:0>是在非易失性存储器2与存储器控制器1之间收发的数据的实体，包括指令、地址、及数据。数据选通信号DQS、/DQS是用于控制信号DQ<7:0>的输入输出的定时的信号。
存储器控制器1具备RAM(Random Access Memory：随机存取存储器)11、处理器12、主机接口13、ECC(Error Check and Correct：差错校验和纠正)电路14及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14及存储器接口15互相用内部总线16连接。
主机接口13将从主机接收到的请求、用户数据(写入数据)等向内部总线16输出。另外，主机接口13将从非易失性存储器2读出的用户数据、来自处理器12的响应等向主机发送。
存储器接口15基于处理器12的指示，控制将用户数据等向非易失性存储器2写入的处理及从非易失性存储器2读出的处理。
处理器12统括地控制存储器控制器1。处理器12例如是CPU(Central ProcessingUnit：中央处理单元)、MPU(Micro Processing Unit：微处理单元)等。处理器12，在从主机经由主机接口13接受了请求的情况下，进行按照该请求的控制。例如，处理器12按照来自主机的请求，向存储器接口15指示用户数据及奇偶向非易失性存储器2的写入。另外，处理器12按照来自主机的请求，向存储器接口15指示用户数据及奇偶从非易失性存储器2的读出。
处理器12针对蓄积于RAM11的用户数据，决定非易失性存储器2上的保存区域(存储区域)。用户数据经由内部总线16被保存于RAM11。处理器12对作为写入单位的页单位的数据(页数据)实施存储区域的决定。在本说明书中，将在非易失性存储器2的1页所保存的用户数据定义为单元数据。单元数据一般而言被进行编码而作为编码字被保存于非易失性存储器2。在本实施方式中，编码不是必需的。存储器控制器1也可以不进行编码地，将单元数据保存于非易失性存储器2，但在图1中，作为一个构成例而示出了进行编码的构成。在存储器控制器1不进行编码的情况下，页数据与单元数据一致。另外，可以基于1个单元数据来生成1个编码字，也可以基于单元数据被分割而得到的分割数据来生成1个编码字。另外，也可以使用多个单元数据来生成1个编码字。
处理器12按每个单元数据来决定写入目的地的非易失性存储器2的存储区域。对非易失性存储器2的存储区域分配了物理地址。处理器12使用物理地址来管理单元数据的写入目的地的存储区域。处理器12指定所决定的存储区域(物理地址)并向存储器接口15指示将用户数据向非易失性存储器2写入。处理器12管理用户数据的逻辑地址(主机所管理的逻辑地址)与物理地址的对应。处理器12，在接受到来自主机的包含逻辑地址的读出请求的情况下，确定与逻辑地址对应的物理地址，指定物理地址并向存储器接口15指示用户数据的读出。
ECC电路14对保存于RAM11的用户数据进行编码，生成编码字。另外，ECC电路14对从非易失性存储器2读出的编码字进行解码。
RAM11在将从主机接收到的用户数据向非易失性存储器2存储之前暂时对其进行保存，在将从非易失性存储器2读出的数据直到向主机发送之前暂时对其进行保存。RAM11例如是SRAM(Static Random Access Memory：静态随机存取存储器)、DRAM(DynamicRandom Access Memory：动态随机存取存储器)等通用存储器。
在图1中，示出了存储器控制器1分别具备ECC电路14和存储器接口15的构成例。然而，ECC电路14也可以内置于存储器接口15。另外，ECC电路14也可以内置于非易失性存储器2。
在从主机接收到写入请求的情况下，存储系统如以下那样进行动作。处理器12使成为写入对象的数据暂时存储于RAM11。处理器12读出保存于RAM11的数据，将该数据向ECC电路14输入。ECC电路14对输入的数据进行编码，将编码字向存储器接口15输入。存储器接口15将输入的编码字向非易失性存储器2写入。
在从主机接收到读出请求的情况下，存储系统如以下那样进行动作。存储器接口15将从非易失性存储器2读出的编码字向ECC电路14输入。ECC电路14对输入的编码字进行解码，将被解码了的数据保存于RAM11。处理器12将保存于RAM11的数据经由主机接口13向主机发送。
(1-2.非易失性存储器的构成)
图2是示出本实施方式的非易失性存储器的构成例的框图。非易失性存储器2具备存储单元阵列21、输入输出电路22、逻辑控制电路24、寄存器26、序列发生器(sequencer)27、电压生成电路28、行解码器30、感测放大器31、输入输出用焊盘群32、逻辑控制用焊盘群34、及电源输入用端子群35。
存储单元阵列21包括与字线及位线建立了关联的多个非易失性存储单元(未图示)。
输入输出电路22在与存储器控制器1之间收发信号DQ<7:0>及数据选通信号DQS、/DQS。输入输出电路22将信号DQ<7:0>内的指令及地址向寄存器26传送。另外，输入输出电路22在与感测放大器31之间收发写入数据及读出数据。
逻辑控制电路24从存储器控制器1接收芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、及写保护信号/WP。另外，逻辑控制电路24将就绪忙信号/RB向存储器控制器1传送，将非易失性存储器2的状态向外部通知。
电压生成电路28基于来自序列发生器27的指示，生成数据的写入、读出及擦去等动作所需的电压。
行解码器30从寄存器26接受地址内的块地址及行地址，基于该块地址选择对应的块，并且基于该行地址选择对应的字线。
在读出数据时，感测放大器31对从存储单元向位线读出的读出数据进行感测，将感测到的读出数据向输入输出电路22传送。在写入数据时，感测放大器31将经由位线写入的写入数据向存储单元传送。
输入输出用焊盘群32为了在与存储器控制器1之间进行包含数据的各信号的收发而具备与信号DQ<7:0>及数据选通信号DQS、/DQS对应的多个端子(焊盘)。
逻辑控制用焊盘群34为了在与存储器控制器1之间进行各信号的收发而具备与芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE及写保护信号/WP对应的多个端子(焊盘)。
电源输入用端子群35为了从外部向非易失性存储器2供给各种动作电源而具备输入电源电压Vcc、VccQ、Vpp和接地电压Vss的多个端子。电源电压Vcc是作为动作电源而一般从外部提供的电路电源电压，输入例如3.3V左右的电压。电源电压VccQ输入例如1.2V的电压。电源电压VccQ在存储器控制器1与非易失性存储器2之间收发信号时使用。电源电压Vpp是比电源电压Vcc高的电源电压，输入例如12V的电压。在向存储单元阵列21写入数据、擦去数据时，需要20V左右高的电压。此时，与在电压生成电路28的升压电路对约3.3V的电源电压Vcc进行升压相比，对约12V的电源电压Vpp进行升压能够以高速且低消耗电力生成所希望的电压。另一方面，例如，在无法供给高电压的环境中使用非易失性存储器2的情况下，也可以不向电源电压Vpp供给电压。即使在不供给电源电压Vpp的情况下，若供给电源电压Vcc，则非易失性存储器2也能够执行各种动作。即，电源电压Vcc是向非易失性存储器2标准地供给的电源，电源电压Vpp是例如根据使用环境而追加地·任意地供给的电源。
(1-3.ODT电路的构成)
图3是示意性地示出输入输出端子及输入输出电路的连接的电路图。如图3所示，在输入输出电路22中，按对应的每个端子(焊盘)，具备由ODT(on die termination：片内终结)电路60、ODT驱动器62及输入接收器64构成的输入电路、和由输出驱动器65构成的输出电路。
输入接收器64例如作为缓冲器发挥功能，将来自存储器控制器1的输入信号变换为例如在非易失性存储器2内用于处理的合适的电压水平，并向包含存储单元阵列21的、非易失性存储器2内的其他电路传送。
输出驱动器65例如作为缓冲器发挥功能，将从存储单元阵列21传送来的信号变换为合适的电压水平，并向存储器控制器1输出。此外，输出驱动器65也称为OCD(off chipdriver：片外驱动调校)，例如在输入电源电压VccQ的端子与输入接地电压Vss的端子之间，将p沟道MOS晶体管与n沟道MOS晶体管串联配置而构成。
ODT电路60作为终端电路发挥功能。ODT电路60设置于输入输出用焊盘群32的各焊盘33与输入接收器64之间。ODT电路60包括作为第1电阻值调节电路发挥功能的p侧ODT电路67a、和作为第2电阻值调节电路发挥功能的n侧ODT电路67b。p侧ODT电路67a由p沟道MOS晶体管61a和可变电阻元件63a构成。n侧ODT电路67b由n沟道MOS晶体管61b和可变电阻元件63b构成。此外，以可变电阻元件63a、63b为首的电阻、电容器、二极管能够使用MOS晶体管来实现。
ODT驱动器62作为驱动电路发挥功能。ODT驱动器62将对ODT电路60的通(启用状态)·断(禁用(disable)状态)进行切换的使能信号、和用于指示终端电阻值的电阻值控制信号向ODT电路60输入。ODT驱动器62由作为第1驱动电路发挥功能的p侧驱动器66a、和作为第2驱动电路发挥功能的n侧驱动器66b构成。
在ODT电路60的p侧ODT电路67a连接有ODT驱动器62的p侧驱动器66a。p侧ODT电路67a按照从p侧驱动器66a输入的使能信号进行动作。另外，在ODT电路60的n侧ODT电路67b连接有ODT驱动器62的n侧驱动器66b。n侧ODT电路67b按照从n侧驱动器66b输入的使能信号进行动作。
关于p沟道MOS晶体管61a，从p侧驱动器66a向栅极输入使能信号，向源极施加电源电压VccQ，漏极连接于可变电阻元件63a的一端。p沟道MOS晶体管61a作为用于将施加有电源电压VccQ的电压线(电源电压线)与可变电阻元件63a连接的第1开关部发挥功能。
可变电阻元件63a的另一端连接于将焊盘33与输入接收器64连接的配线、及可变电阻元件63b的一端。作为第1电阻值调整部发挥功能的可变电阻元件63a的电阻值按照从p侧驱动器66a输入的电阻值控制信号而设定。另外，作为第2电阻值调整部发挥功能的可变电阻元件63b的电阻值按照从n侧驱动器66b输入的电阻值控制信号而设定。此外，在使用MOS晶体管来实现可变电阻元件63a、63b的情况下，例如，将多个MOS晶体管并联连接而构成电阻值调整部。通过按照电阻值控制信号从上述多个MOS晶体管中将预定的晶体管选择性地切换为导通，来调整电阻值。
关于n沟道MOS晶体管61b，从n侧驱动器66b向栅极输入使能信号，漏极连接于可变电阻元件63b的另一端，向源极施加接地电压Vss。n沟道MOS晶体管61b作为用于将施加有接地电压Vss的电压线(接地电压线)与可变电阻元件63b连接的第2开关部发挥功能。
与各焊盘相对应地设置的ODT驱动器62连接于译码器68。在译码器68，从序列发生器27连接有ODT电阻值设定信号线71和程序微调(process triming)信号线72。译码器68基于从ODT电阻值设定信号线71和程序微调信号线72输入的信号，生成作为电阻值控制信号的ODT控制信号。在各驱动器62，连接有向对应的ODT电路60传递ODT控制信号的控制信号线74。另外，在各驱动器62，连接有传递对对应的ODT电路60的通·断进行切换的使能信号的ODT使能信号线73。此外，序列发生器27和译码器68作为控制电路发挥功能。
(2.布局)
(2-1.芯片上的焊盘布局)
图4是芯片上的非易失性存储器的概略布局图。即，图4是从Z方向观察到的、非易失性存储器的XY平面上的概略布局图。
如图4所示，本实施方式的非易失性存储器2在具有大致矩形形状的芯片上，在Y方向(第2方向)上较大地区划为2个区域(存储器电路100、周边电路200)。另外，在周边电路200设置有焊盘部300。2个区域(存储器电路100、周边电路200)在各自的Y方向上的位置处，遍及X方向(第1方向)上的大致整个区域地设置。此外，在以下的说明中，关于非易失性存储器2的各构成要素在芯片上所占的区域，有时将该区域的X方向的长度表示为“宽度”，将Y方向的长度表示为“高度”。另外，将该区域的Z方向的长度表示为“深度”。
在芯片的高度方向上方侧(Y方向的一端侧、第2端边侧)配置的存储器电路100内，主要配置有存储单元阵列21、行解码器30及感测放大器31。
在芯片的高度方向下方侧(Y方向的另一端侧、第1端边侧)配置的周边电路200内，除了焊盘部300以外，还配置有输入输出电路22(其中，除去I/O部301所含的构成要素)、寄存器26、序列发生器27、电压生成电路28、逻辑控制电路24等。
在芯片的高度方向下方侧(Y方向的另一端侧、第1端边侧)的端部配置的焊盘部300内，多个I/O部301沿着芯片端部一维地以预定的间隔排列而形成。在各I/O部301，输入输出用焊盘群32及逻辑控制用焊盘群34所含的焊盘各配置有一个。另外，在各I/O部301，也配置有与各焊盘相对应的ODT电路60、ODT驱动器62、输出驱动器65。
(2-2.焊盘部的布局)
在说明本实施方式的焊盘部300的布局时，首先，使用图5对比较例的焊盘部300的布局进行说明。图5是比较例的非易失性存储器中的焊盘部的布局图。在焊盘部300配置有多个I/O部301和译码器68。另外，配置有对设置于I/O部301的ODT电路60从序列发生器27传递控制信号的、ODT电阻值设定信号线71、程序微调信号线72、ODT使能信号线73。
I/O部301a～301j沿着高度方向(Y方向)上的芯片端部的一边在宽度方向(X方向)上以预定的间隔排列。在大致矩形的I/O部301a～301j的各自中，对应的焊盘(在图5中未图示)配置于中央部。例如，在I/O部301a配置有用于输入信号DQ<0>的焊盘，在I/O部301h配置有用于输入信号DQ<7>的焊盘。另外，在I/O部301i配置有用于输入数据选通信号DQS的焊盘，在I/O部301h配置有用于输入数据选通信号/DQS的焊盘。
ODT电路60在I/O部301a～301j中配置于高度方向(Y方向)的芯片端部侧。例如，如图5所示，在大致矩形的I/O部301中，在芯片端部侧的二个角部，配置有p侧ODT电路67a和n侧ODT电路67b。
ODT驱动器62在各I/O部301a～301j中配置于高度方向(Y方向)的芯片上方侧的一边的中央附近。因而，为了将ODT驱动器62与ODT电路60(p侧ODT电路67a及n侧ODT电路67b)连接而在焊盘的宽度方向(X方向)的两侧配置有信号线。另外，以接近各I/O部301a～301j的ODT驱动器62的方式配置有译码器68。如图5所示，译码器68以与各ODT驱动器62相对应的方式设置与ODT驱动器62的个数相同的个数。
在译码器68的高度方向(Y方向)的芯片上方侧，配置有ODT电阻值设定信号线71、程序微调信号线72、ODT使能信号线73。
在如以上那样布局的比较例的焊盘部300中，I/O部301a～301j的宽度(X方向的长度)为将焊盘的宽度(X方向的长度)与将ODT驱动器62和ODT电路60连接的信号线的配置区域的宽度(X方向的长度)相加而得到的尺寸。另外，I/O部301a～301j的高度(Y方向的长度)为将ODT驱动器62的高度(Y方向的长度)、焊盘的高度(Y方向的长度)及ODT电路60的高度(Y方向的长度)相加而得到的尺寸。而且，焊盘部300的高度(Y方向的长度)为将I/O部301a～301j的高度(Y方向的长度)、译码器68的高度(Y方向的长度)及信号线71～73的配置区域的高度(Y方向的长度)相加而得到的尺寸。
接着，使用图6对本实施方式中的焊盘部300的布局进行说明。图6是第1实施方式涉及的焊盘部的布局图。在本实施方式的焊盘部300配置的要素与比较例的非易失性存储器的焊盘部是同样的。即，配置有多个I/O部301和译码器68，另外，配置有从序列发生器27传递控制信号的、ODT电阻值设定信号线71、程序微调信号线72、ODT使能信号线73。
另外，在各I/O部301a～301j的高度方向上端侧(Y方向的另一端侧)的一边的中央附近，配置有对应的焊盘(在图6中未图示)。而且，在芯片端部侧的二个角部，配置有p侧ODT电路67a和n侧ODT电路67b。
ODT驱动器62在各I/O部301a～301j中，配置于芯片的高度方向下方侧(Y方向的另一端侧或芯片端部侧)的一边的中央附近。因此，ODT驱动器62与ODT电路60(p侧ODT电路67a及n侧ODT电路67b)相邻配置。
另外，在I/O部301a～301j的高度方向下方侧(Y方向的另一端侧或芯片端部侧)，配置有ODT使能信号线73、用于从译码器68向各ODT驱动器62输入ODT控制信号的ODT控制信号线74。而且，在配置有这些信号线73、74的区域中，在宽度方向(X方向)上不与I/O部301a～301j重叠的区域，配置有译码器68。在译码器68的高度方向上方侧(Y方向的一端侧)、即I/O部301j的右侧的区域，配置有从设置于周边电路200的序列发生器27传递控制信号的、ODT电阻值设定信号线71、程序微调信号线72、ODT使能信号线73。
即，在焊盘部300，在芯片端部侧(Y方向的另一端侧)配置有信号线73、74及译码器68，在它们的高度方向上方侧(Y方向的一端侧)配置有I/O部301a～301j及信号线71～73。将译码器68在I/O部301a～301j中共用化，配置于在宽度方向(X方向)上不与I/O部301a～301j重叠的位置，因此，与图5所示的比较例的焊盘部300相比，能够削减焊盘部300的高度(Y方向的长度)。
接着，使用图7对I/O部301及向I/O部301输入的信号线71～73的配置例进行说明。图7是I/O部的布局图。在图7中，将配置有用于输入信号DQ<0>的焊盘33a的I/O部301a作为一例而示出，其他I/O部301也为同样的构成。
在大致矩形区域的I/O部301a的宽度方向(X方向)的中央附近，沿着高度方向上方侧(Y方向的一端侧)的端部的一边配置有焊盘33a。另外，在焊盘33a的宽度方向(X方向)的两侧，配置有输出驱动器65。在输出驱动器65例如通过在输入电源电压VccQ的端子与输入接地电压Vss的端子之间将p沟道MOS晶体管和n沟道MOS晶体管串联配置而构成的情况下，例如，将p沟道MOS晶体管配置于焊盘33a的宽度方向右侧(X方向的一端侧)，将n沟道MOS晶体管配置于焊盘33a的宽度方向左侧(X方向的另一端侧)。
在焊盘33a的高度方向下方侧(Y方向的另一端侧)，配置有ODT电路60。具体而言，p侧ODT电路67a配置于宽度方向右侧(X方向的一端侧)，n侧ODT电路67b配置于宽度方向左侧(X方向的另一端侧)。
在p侧ODT电路67a的高度方向下方侧(Y方向的另一端侧)，配置有构成ODT驱动器62的p侧驱动器66a。另外，在n侧ODT电路67b的高度方向下方侧(Y方向的另一端侧)，配置有构成ODT驱动器62的n侧驱动器66b。
在图5所示的比较例的焊盘部300中，ODT电路60和ODT驱动器62分别配置于I/O部301a的高度方向上方侧(Y方向的一端侧)的端边附近和高度方向下方侧(Y方向的另一端侧)的端边附近，因此，为了从ODT驱动器62向ODT电路60输入控制信号而在焊盘33a的宽度方向(X方向)的两侧配置有信号线。与此相对，在本实施方式中，ODT电路60和ODT驱动器62均与I/O部301a的高度方向下方侧(Y方向的另一端侧)的端边接近地配置，因此，能够缩短用于从ODT驱动器62向ODT电路60传递控制信号的信号线。因此，能够削减配线延迟，因此能够缩短ODT电路60的建立(set up)时间。
另外，通过将ODT电路60与ODT驱动器62接近地配置，能够削减用于补偿配线延迟的缓冲器的尺寸，因此，能够削减ODT驱动器62的面积。而且，使p侧ODT电路67a和n侧ODT电路67b同时通·断的定时控制的精度提高，因此，能够抑制毛刺(glitch)的产生。另外，由于不需要焊盘33a的宽度方向(X方向)的两侧的向高度方向(Y方向)的信号线的配置，因此，能够缩窄I/O部301a的宽度(X方向的长度)。
沿着ODT驱动器62的高度方向下方侧(Y方向的另一端侧)、即高度方向下方侧(Y方向的另一端侧)的芯片端部的一边，设置有配线区域36。在配线区域36，除了ODT使能信号线73、ODT控制信号线74以外，还配置有传递电源电压Vpp、接地电压Vss的信号线。配线区域36在深度方向(Z方向)上具有多个配线层，这些信号线被分配给多个配线层中的任一方。
使用图8对配线区域36的截面构造进行说明。图8是沿着图7的A-A′线的剖视图。另外，图8的例子示出了设置有4层的配线层的情况。
如图8所示，在半导体基板上，夹着绝缘层而形成有4层配线层。绝缘层例如使用硅氧化膜而形成。一般而言，配线层越处于下层则电阻越高。因此，需要高速地传递的信号线被分配到上层。
在4层配线层中的、最下层及从下起第二层的配线层，分配了ODT控制信号线74。另外，在最下层及从下起第二层的配线层的一部分，也被分配了传递接地电压Vss的信号线。在从下起第三层的配线层，分配了传递接地电压Vss的信号线。该配线层传递接地电压Vss，并且也具有将最上层的配线层与ODT控制信号线74屏蔽的作用。
在最上层的配线层，分配了传递电源电压Vpp、接地电压Vss的信号线和ODT使能信号线73。尤其是，ODT使能信号线73传递对ODT电路60的通·断进行控制的信号(使能信号)，因此，需要高速地传递。因此，通过配置于最上层的配线层，能够缩短ODT电路60的建立时间。此外，最上层的传递接地电压Vss的信号线和上数第二层的配线层由接触配线连接。另外，上数第二层的配线层和半导体基板由被分配到最下层及从下起第二层的配线层的传递接地电压Vss的信号线、及连接这些配线层的接触配线层连接。即，构成为，若从外部向最上层的信号线输入接地电压Vss，则半导体基板的电压也能够控制成Vss。
如以上那样，配线区域36具有多层配线层，因此，能够在传递电源电压Vpp、接地电压Vss的信号线的下层配置ODT控制信号线74。因此，能够抑制配线区域36的面积增大。
如以上那样，根据本实施方式，在焊盘部300的各I/O部301中，ODT电路60与ODT驱动器62在芯片端部侧接近地配置。另外，构成为在多个I/O部301间共享1个译码器68。而且，沿着ODT驱动器62的高度方向下方侧(Y方向的另一端侧)、即高度方向下方侧(Y方向的另一端侧)的芯片端部的一边设置配线区域36，在该配线区域36在深度方向(Z方向)上形成多个配线层，将ODT控制信号线74形成于传递电源电压Vpp、接地电压Vss的信号线的下层。因此，能够削减焊盘部300的面积，能够抑制芯片面积的增加。
另外，通过将ODT电路60与ODT驱动器62接近地配置，能够削减配线延迟，能够缩短建立时间。另外，由于使p侧ODT电路67a与n侧ODT电路67b同时通·断的定时控制的精度提高，因此，能够抑制毛刺的产生。
(第2实施方式)
接着，对本发明的第2实施方式涉及的半导体存储装置进行说明。关于本实施方式的半导体存储装置，构成I/O部301的ODT电路60和ODT驱动器62的布局与上述的第1实施方式的半导体存储装置不同。由于本实施方式的半导体存储装置的构成、I/O部301以外的布局与上述的第1实施方式的半导体存储装置是同样的，所以省略说明，以下，仅对与第1实施方式不同的点进行说明。
图9是第2实施方式涉及的焊盘部的布局图。在芯片的高度方向下方侧(Y方向的另一端侧)的端部配置的焊盘部300内，多个I/O部301沿着芯片端部在宽度方向(X方向)上以预定的间隔排列而形成。在各I/O部301a～301j的高度方向上方端侧(Y方向的一端侧)的一边的中央附近，配置有对应的焊盘。而且，在芯片端部侧(Y方向的另一端侧)的二个角部，配置有p侧ODT电路67a和n侧ODT电路67b。
各I/O部301的ODT电路60在互相相邻的I/O部301之间，以p侧ODT电路67a和n侧ODT电路67b的左右的配置相反的方式配置。具体而言，从宽度方向左侧(X方向的另一端侧)起数第奇数个I/O部301a、…301i，在高度方向(Y方向)上在芯片端部侧的左角部配置有n侧ODT电路67b，在高度方向(Y方向)上在芯片端部侧的右角部配置有p侧ODT电路67a。另外，在从宽度方向左侧(X方向的另一端侧)起数第偶数个I/O部301b、…、301h、301j，在高度方向(Y方向)上在芯片端部侧的左角部配置有p侧ODT电路67a，在高度方向(Y方向)上在芯片端部侧的右角部配置有n侧ODT电路67b。
即，在相邻的I/O部301彼此中，以构成接近地配置的ODT电路60的MOS晶体管为同一类型的方式配置有p侧ODT电路67a和n侧ODT电路67b。
另外，ODT驱动器62在各I/O部301a～301j中配置于芯片的高度方向芯片下方侧(Y方向的另一端侧或芯片端部侧)的一边。不过，宽度方向(X方向)的位置配置于相邻的I/O部301的大致中央附近。而且，在接近地配置的ODT电路60为p侧ODT电路67a的情况下，配置p侧驱动器66a作为ODT驱动器62。在接近地配置的ODT电路60为n侧ODT电路67b的情况下，配置n侧驱动器66b作为ODT驱动器62。即，配置成在相邻的I/O部301彼此中共享ODT驱动器62。
如以上那样，根据本实施方式，在相邻的I/O部301中，将进行同一控制的p侧ODT电路67a们、或n侧ODT电路67b接近地配置。并且，在接近配置的2个p侧ODT电路67a、或n侧ODT电路67b们中对一个ODT驱动器62共享化。因此，能够进一步削减焊盘部300的面积。
(第3实施方式)
接着，对本发明的第3实施方式涉及的半导体存储装置进行说明。关于本实施方式的半导体存储装置，在ODT使能信号线73的中途设置了延迟电路69这一点与上述的第1实施方式的半导体存储装置不同。由于本实施方式的半导体存储装置的构成、延迟电路69以外的I/O部301的布局与上述的第1实施方式的半导体存储装置是同样的，所以省略说明，以下，仅对与第1实施方式不同的点进行说明。
图10是第3实施方式涉及的焊盘部的布局图。在配置于配线区域36的、ODT使能信号线73，串联配置有多个延迟电路69。各个延迟电路69例如由2段的变换器构成，使ODT使能(使能信号)的传递延迟预定时间。各延迟电路69设置于从ODT使能信号线73向各I/O部301的ODT驱动器62的信号线分支点之前。
通过像这样在ODT使能信号线73的中途设置延迟电路69，能够针对各I/O部301的ODT电路60，在不同的定时切换通·断。因此，能够防止由于多个ODT电路60一齐切换为通而流动大电流，能够削减峰值电流。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其他各种各样的方式实施，在不脱离发明的要旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围和要旨，并且包含于权利要求书记载的发明和与其均等的范围。

Claims (13)

1.一种半导体存储装置，具备：
存储单元阵列，多个存储单元排列而成；
焊盘，被输入向所述存储单元阵列写入的数据；
终端电路，连接于所述焊盘；
驱动电路，基于使能信号而被选择启用状态或禁用状态，在通过所述使能信号而被设为所述启用状态时，基于电阻值控制信号驱动所述终端电路以成为预定的电阻值；及
控制电路，向所述驱动电路供给所述使能信号和所述电阻值控制信号，
所述半导体存储装置具有在第1方向上延伸的第1端边及第2端边、和在与所述第1方向正交的第2方向上延伸的第3端边及第4端边，
在所述第2方向上，所述焊盘配置于所述存储单元阵列与所述第1端边之间，
在所述第2方向上，所述终端电路配置于所述焊盘与所述第1端边之间，
在所述第2方向上，所述驱动电路配置于所述终端电路与所述第1端边之间，
在所述第2方向上的所述驱动电路与所述第1端边之间，配置有在所述第1方向上延伸并传递所述电阻值控制信号的电阻值控制信号线、和传递所述使能信号的使能信号线。
2.根据权利要求1所述的半导体存储装置，
还具有低压侧电源线，
所述电阻值控制信号线配置于所述低压侧电源线的下层。
3.根据权利要求2所述的半导体存储装置，
所述控制电路包括发送所述电阻值控制信号的译码器，
沿着所述第1方向配置多个所述焊盘，
所述译码器配置于所述多个焊盘的所述第1方向上的侧部，
在从所述第2方向观察时，所述译码器与所述多个焊盘中的任一个均不重叠。
4.根据权利要求3所述的半导体存储装置，
与所述多个焊盘分别对应地配置多个所述终端电路，
所述多个终端电路各自包括在对应的所述焊盘的所述第1方向上的两端分别配置的第1电阻值调节电路和第2电阻值调节电路，
所述第1电阻值调节电路包括连接于对应的所述焊盘的第1电阻值调整部、和将所述第1电阻值调整部与高压侧电源线电连接的第1开关部，
所述第2电阻值调节电路包括连接于对应的所述焊盘的第2电阻值调整部、和将所述第2电阻值调整部与所述低压侧电源线电连接的第2开关部。
5.根据权利要求4所述的半导体存储装置，
配置多个所述驱动电路，
所述多个驱动电路各自包括：
驱动对应的所述第1电阻值调整电路的第1驱动电路；和
驱动对应的所述第2电阻值调整电路的第2驱动电路，
所述多个驱动电路各自在所述第2方向上配置于对应的所述终端电路与所述第1端边之间。
6.根据权利要求4所述的半导体存储装置，
关于在所述第1方向上相邻的2个所述焊盘，
在所述第1方向上依次配置：
与一方的所述焊盘对应的所述第1电阻值调节电路、
与所述一方的所述焊盘对应的所述第2电阻值调节电路、
与另一方的所述焊盘对应的所述第2电阻值调节电路、及
与所述另一方的所述焊盘对应的所述第1电阻值调节电路。
7.根据权利要求6所述的半导体存储装置，
所述驱动电路包括：
多个第1驱动电路；和
多个第2驱动电路，
所述多个第1驱动电路各自构成为驱动在所述第1方向上相邻的2个所述第1电阻值调节电路，
所述多个第2驱动电路各自构成为驱动在所述第1方向上相邻的2个所述第2电阻值调节电路。
8.根据权利要求5所述的半导体存储装置，
所述多个第1电阻值调节电路各自包括具有第1半导体型的多个第1晶体管，
所述多个第2电阻值调节电路各自包括具有与所述第1半导体型不同的第2半导体型的多个第2晶体管，
所述多个第1驱动电路各自在所述启用状态下，使对应的所述第1电阻值调节电路的所述多个第1晶体管的至少一部分导通，
所述多个第2驱动电路各自在所述启用状态下，使对应的所述第2电阻值调节电路的所述多个第2晶体管的至少一部分导通。
9.根据权利要求7所述的半导体存储装置，
所述多个第1电阻值调节电路各自包括具有第1半导体型的多个第1晶体管，
所述多个第2电阻值调节电路各自包括具有与所述第1半导体型不同的第2半导体型的多个第2晶体管，
所述多个第1驱动电路各自在所述启用状态下，使对应的所述第1电阻值调节电路的所述多个第1晶体管的至少一部分导通，
所述多个第2驱动电路各自在所述启用状态下，使对应的所述第2电阻值调节电路的所述多个第2晶体管的至少一部分导通。
10.根据权利要求4所述的半导体存储装置，
还具有构成为使所述使能信号延迟的延迟电路，
所述延迟电路配置于所述使能信号线与一个所述终端电路连接的第1连接点和所述使能信号线与另一个所述终端电路连接的第2连接点之间。
11.根据权利要求4所述的半导体存储装置，
从所述控制电路到一个所述终端电路的信号传递路径包括：
所述使能信号线；和
构成为使所述使能信号延迟的延迟电路。
12.一种半导体存储装置，具备：
存储单元阵列，多个存储单元排列而成；
焊盘，被输入向所述存储单元阵列写入的数据；
终端电路，连接于所述焊盘；
驱动电路，基于使能信号而被选择启用状态或禁用状态，在通过所述使能信号而被设为所述启用状态时，基于电阻值控制信号驱动所述终端电路以成为预定的电阻值；及
控制电路，向所述驱动电路供给所述使能信号和所述电阻值控制信号，
所述半导体存储装置具有在第1方向上延伸的第1端边及第2端边、和在与所述第1方向正交的第2方向上延伸的第3端边及第4端边，
在所述第2方向上，所述焊盘配置于所述存储单元阵列与所述第1端边之间，
在所述第2方向上，所述终端电路配置于所述焊盘与所述第1端边之间，
在所述第2方向上，所述驱动电路配置于所述终端电路与所述第1端边之间。
13.一种半导体存储装置，具备：
存储单元阵列，多个存储单元排列而成；
焊盘，被输入向所述存储单元阵列写入的数据；
终端电路，连接于所述焊盘；
驱动电路，基于使能信号而被选择启用状态或禁用状态，在通过所述使能信号而被设为所述启用状态时，基于电阻值控制信号驱动所述终端电路以成为预定的电阻值；及
控制电路，向所述驱动电路供给所述使能信号和所述电阻值控制信号，
所述半导体存储装置具有在第1方向上延伸的第1端边及第2端边、和在与所述第1方向正交的第2方向上延伸的第3端边及第4端边，
在所述第2方向上，多个所述焊盘在所述存储单元阵列与所述第1端边之间沿着所述第1方向配置，
在所述第2方向上，多个所述终端电路在所述焊盘与所述第1端边之间沿着所述第1方向配置，
在所述第2方向上，多个所述驱动电路在所述终端电路与所述第1端边之间沿着所述第1方向配置，
在所述第2方向上的所述驱动电路与所述第1端边之间，配置有在所述第1方向上延伸并传递所述电阻值控制信号的电阻值控制信号线、和传递所述使能信号的使能信号线，
所述控制电路包括向多个所述驱动电路发送所述电阻值控制信号的译码器。
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