WO2019220259A1 - 記憶装置、半導体装置、および電子機器 - Google Patents

記憶装置、半導体装置、および電子機器 Download PDF

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WO2019220259A1
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insulator
oxide
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石津貴彦
古谷一馬
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株式会社半導体エネルギー研究所
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Definitions

  • One embodiment of the present invention relates to a storage device.
  • the present invention relates to a memory device that can function by utilizing semiconductor characteristics.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a chip including the integrated circuit, an electronic component in which the chip is housed in a package, and an electronic device including the integrated circuit are examples of the semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a transistor including an oxide semiconductor is a thin film transistor and can be stacked.
  • a first circuit can be formed using a Si transistor formed over a single crystal silicon substrate, and a second circuit using an OS transistor can be stacked thereover.
  • the OS transistor has a characteristic that leakage current in an off state (also referred to as off-state current) is extremely small.
  • Patent Document 1 discloses a semiconductor device having a plurality of memory cells using OS transistors on a semiconductor substrate on which peripheral circuits such as a drive circuit and a control circuit are formed, and a DRAM (Dynamic Random Access Memory) memory cell.
  • OS transistors an example in which an OS transistor is applied is disclosed.
  • a chip area can be reduced by forming a peripheral circuit using Si transistors formed on a single crystal silicon substrate and stacking memory cells using OS transistors thereon.
  • Patent Document 2 a semiconductor device having a plurality of memory cells using an OS transistor and a transistor (for example, Si transistor) other than the OS transistor, and a two-transistor one-capacitance element (capacitance element may be omitted)
  • an OS transistor is applied to a gain cell type memory cell configured as described above.
  • the gain cell type memory cell can operate as a memory by amplifying the accumulated charge with the nearest transistor even when the capacitance of the capacitor is small.
  • an OS transistor having a feature of extremely small off-state current for a gain cell type memory cell charge accumulated for a long time can be held.
  • NOSRAM registered trademark, Nonvolatile Oxide Random Access Memory
  • a semiconductor device having a memory cell, NOSRAM, and a semiconductor device having a peripheral circuit and a plurality of memory cells are hereinafter referred to as a memory device or a memory.
  • oxide semiconductors for example, not only single-component metal oxides such as indium oxide and zinc oxide but also multi-component metal oxides are known.
  • In—Ga—Zn oxide also referred to as IGZO
  • IGZO In—Ga—Zn oxide
  • Non-patent Documents 1 to 3 Non-patent Documents 1 to 3). reference).
  • Non-Patent Document 1 and Non-Patent Document 2 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure. Furthermore, Non-Patent Document 4 and Non-Patent Document 5 show that even an oxide semiconductor having lower crystallinity than the CAAC structure and the nc structure has a minute crystal.
  • Non-Patent Document 6 reports that an off-state current of a transistor using an oxide semiconductor is very small, and Non-Patent Document 7 and Non-Patent Document 8 describe an LSI and an LSI that utilize the property of an extremely small off-state current. A display has been reported.
  • Patent Document 2 when a memory cell is configured using an OS transistor and a transistor other than the OS transistor, for example, a Si transistor formed on a single crystal silicon substrate and a stacked layer above the Si transistor are provided.
  • a memory cell is configured using the OS transistor, a peripheral circuit cannot be configured on the single crystal silicon substrate located below the memory cell as in Patent Document 1. More precisely, in order to configure a peripheral circuit on a single crystal silicon substrate located below the memory cell, it is necessary to provide a region for configuring the peripheral circuit between the memory cell.
  • Patent Document 1 in order to provide a stacked memory cell using an OS transistor on a semiconductor substrate on which a peripheral circuit is formed, it is necessary to use only an OS transistor as the transistor constituting the memory cell. It was. Since the OS transistor is an n-channel transistor, it is necessary to apply a potential lower than the potential applied to the bit line to the word line when the gain cell type memory cell disclosed in Patent Document 2 is configured only by the n-channel transistor. there were. For example, when the lowest potential among the potentials applied to the bit line is GND, it is necessary to apply a potential lower than GND, that is, a negative potential to the word line.
  • a memory device including a gain cell memory cell includes a memory device in which a memory cell using an OS transistor is stacked over a semiconductor substrate over which a peripheral circuit is formed, and a negative potential need not be applied.
  • Another object of one embodiment of the present invention is to provide a memory device which includes a gain cell memory cell, has a small chip area, and does not need to be applied with a negative potential.
  • Another object of one embodiment of the present invention is to provide an electronic device including a memory cell that includes a gain cell memory cell, has a small chip area, and does not require application of a negative potential.
  • one embodiment of the present invention is not necessarily required to solve all of the above problems, and may be any form that can solve at least one problem. Further, the description of the above problem does not disturb the existence of other problems. Issues other than these will become apparent from the description of the specification, claims, drawings, etc., and other issues may be extracted from the description of the specification, claims, drawings, etc. Is possible.
  • One embodiment of the present invention is a memory device including a memory cell array and a peripheral circuit.
  • the memory cell array includes m ⁇ n (m, n is an integer of 1 or more) memory cells, n first wirings, n second wirings, m third wirings, and m number of wirings. And a fourth wiring.
  • the m ⁇ n memory cells are arranged in a matrix, and each of the memory cells is electrically connected to the first to fourth wirings, and each of the memory cells includes a first transistor and a second transistor.
  • One of the source and the drain of the first transistor is electrically connected to the first wiring, the other of the source and the drain is electrically connected to the gate of the second transistor, and the gate of the first transistor is connected to the third wiring.
  • the peripheral circuit includes a first circuit, a second circuit, and a controller.
  • the first circuit is electrically connected to the first wiring and the second wiring, and has a function of writing data in the memory cell, and a memory It has a function of reading data from a cell.
  • the second circuit is electrically connected to the third wiring and the fourth wiring, and has a function of driving the third wiring and the fourth wiring.
  • the controller has a function of controlling the first circuit and the second circuit. .
  • the present invention is a memory device including a memory cell array and a peripheral circuit.
  • the memory cell array includes m ⁇ n (m, n is an integer of 1 or more) memory cells, n first wirings, n second wirings, m third wirings, and m number of wirings. And a fourth wiring.
  • the m ⁇ n memory cells are arranged in a matrix, and each of the memory cells is electrically connected to the first to fourth wirings, and each of the memory cells includes a first transistor and a second transistor.
  • One of the source and the drain of the first transistor is electrically connected to the first wiring, the other of the source and the drain is electrically connected to the gate of the second transistor, and the gate of the first transistor is connected to the third wiring.
  • the peripheral circuit includes a first circuit, a second circuit, and a controller.
  • the first circuit is electrically connected to the first wiring and the second wiring, and has a function of writing data in the memory cell, and a memory It has a function of reading data from a cell.
  • the second circuit is electrically connected to the third wiring and the fourth wiring, and has a function of driving the third wiring and the fourth wiring.
  • the controller has a function of controlling the first circuit and the second circuit. However, it has a function of a serial peripheral interface.
  • the present invention is a memory device including a memory cell array and a peripheral circuit.
  • the memory cell array includes m ⁇ n (m, n is an integer of 1 or more) memory cells, n first wirings, n second wirings, m third wirings, and m number of wirings. And a fourth wiring.
  • the m ⁇ n memory cells are arranged in a matrix, and each of the memory cells is electrically connected to the first to fourth wirings, and each of the memory cells includes a first transistor and a second transistor.
  • One of the source and the drain of the first transistor is electrically connected to the first wiring, the other of the source and the drain is electrically connected to the gate of the second transistor, and the gate of the first transistor is connected to the third wiring.
  • the peripheral circuit includes a first circuit, a second circuit, a controller, and a page buffer.
  • the first circuit is electrically connected to the first wiring and the second wiring, and the page buffer temporarily stores data.
  • the controller has a function of writing data to the page buffer and a function of reading data from the page buffer.
  • the first circuit has a function of writing data read from the page buffer to the memory cell and a function of writing data read from the memory cell to the page buffer.
  • the second circuit is electrically connected to the third wiring and the fourth wiring, and has a function of driving the third wiring and the fourth wiring.
  • the controller has a function of controlling the first circuit and the second circuit. However, it has a function of a serial peripheral interface.
  • each of the memory cells includes a capacitor, and one electrode of the capacitor is electrically connected to the gate of the second transistor, and the other electrode of the capacitor has a predetermined potential. It is electrically connected to the supplied wiring.
  • the first circuit supplies the first potential or the second potential to the first wiring and the second wiring.
  • the second circuit supplies the first potential or the second potential to the fourth wiring, and supplies the first potential or the third potential to the third wiring.
  • each of the first circuit and the second circuit includes a transistor formed over a semiconductor substrate, and the first transistor and the second transistor are stacked over the semiconductor substrate.
  • a memory device including a gain cell type memory cell in which a memory cell using an OS transistor is stacked over a semiconductor substrate over which a peripheral circuit is formed, and a negative potential need not be applied.
  • a memory device which includes a gain cell memory cell has a small chip area, and does not require application of a negative potential can be provided.
  • an electronic device including a memory cell that includes a gain cell memory cell has a small chip area, and does not require application of a negative potential can be provided.
  • FIG. 1 is a schematic perspective view illustrating a configuration example of a storage device.
  • FIG. 2 is a schematic diagram showing the relationship between Vgs and Ids of a transistor.
  • FIG. 3 is a block diagram illustrating a configuration example of the storage device.
  • 4A is a diagram illustrating a memory cell array
  • FIGS. 4B and 4C are circuit diagrams illustrating a configuration example of a memory cell.
  • FIGS. 5A, 5B, 5C, 5D, 5E, and 5F are circuit diagrams illustrating configuration examples of memory cells.
  • FIG. 6 is a diagram for explaining a circuit constituting the bit line driver circuit.
  • FIG. 7 is a timing chart for explaining an operation example of the memory cell.
  • FIG. 1 is a schematic perspective view illustrating a configuration example of a storage device.
  • FIG. 2 is a schematic diagram showing the relationship between Vgs and Ids of a transistor.
  • FIG. 3 is a block diagram illustrating a configuration example of the storage
  • FIG. 8 is a block diagram illustrating a configuration example of the storage device.
  • FIG. 9 is a cross-sectional view illustrating a configuration example of a semiconductor device.
  • 10A, 10B, and 10C are cross-sectional views illustrating structural examples of transistors.
  • FIG. 11A is a top view illustrating a structural example of a transistor, and FIGS. 11B and 11C are cross-sectional views illustrating structural examples of the transistor.
  • 12A is a top view illustrating a structural example of a transistor, and FIGS. 12B and 12C are cross-sectional views illustrating structural examples of the transistor.
  • FIG. 13A is a top view illustrating a structural example of a transistor, and FIGS. 13B and 13C are cross-sectional views illustrating structural examples of the transistor.
  • FIG. 13A is a top view illustrating a structural example of a transistor, and FIGS. 13B and 13C are cross-sectional views illustrating structural examples of the transistor.
  • FIG. 13A is
  • FIG. 14A is a top view illustrating a structural example of a transistor
  • FIGS. 14B and 14C are cross-sectional views illustrating structural examples of the transistor.
  • FIG. 15A is a top view illustrating a structural example of a transistor
  • FIGS. 15B and 15C are cross-sectional views illustrating structural examples of the transistor.
  • FIG. 16A is a top view illustrating a structural example of a transistor
  • FIG. 16B is a perspective view illustrating a structural example of a transistor.
  • 17A and 17B are cross-sectional views illustrating structural examples of transistors.
  • FIG. 18 is a diagram for explaining a product image.
  • 19A, 19B, 19C, 19D, 19E, and 19E are diagrams each illustrating a configuration example of an electronic device.
  • 20A and 20B are diagrams each illustrating a configuration example of an electronic device.
  • 21A, 21B, and 21C are diagrams illustrating configuration examples of electronic devices.
  • 22A and 22B
  • the terms “film” and “layer” can be interchanged with each other.
  • the term “conductive layer” may be changed to the term “conductive film”.
  • the term “insulating film” may be changed to the term “insulating layer” in some cases.
  • a gate electrode over a gate insulating layer does not exclude the case where another component is included between the gate insulating layer and the gate electrode.
  • “electrically connected” includes a case of being connected via “thing having some electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “thing having some electric action” includes a switching element such as a transistor, a resistance element, an inductor, a capacitance element, and other elements having various functions, as well as electrodes and wirings.
  • the “voltage” often indicates a potential difference between a certain potential and a reference potential (for example, a ground potential).
  • a reference potential for example, a ground potential
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel formation region is provided between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode), and the source and drain are connected to each other through the channel formation region.
  • a current can flow between the two.
  • a channel formation region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors having different polarities are employed or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • off-state current refers to drain current when a transistor is off (also referred to as a non-conduction state or a cutoff state).
  • the off state is a state where the gate voltage Vgs relative to the source is lower than the threshold voltage Vth in the n-channel transistor, and the gate voltage Vgs relative to the source in the p-channel transistor is the threshold unless otherwise specified.
  • the off-state current of an n-channel transistor may be the drain current when the gate voltage Vgs relative to the source is lower than the threshold voltage Vth.
  • the drain may be read as the source. That is, the off-state current may refer to a source current when the transistor is in an off state. Moreover, it may be called a leakage current in the same meaning as an off-current. In this specification and the like, off-state current sometimes refers to current that flows between a source and a drain when a transistor is off.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors), and the like.
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case where a metal oxide has at least one of an amplifying function, a rectifying function, and a switching function, the metal oxide can be referred to as a metal oxide semiconductor. That is, a transistor including a metal oxide in a channel formation region can be referred to as an “oxide semiconductor transistor” or an “OS transistor”. Similarly, the “transistor including an oxide semiconductor” described above is a transistor including a metal oxide in a channel formation region.
  • a metal oxide containing nitrogen may also be referred to as a metal oxide.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride. Details of the metal oxide will be described later.
  • a memory device is a memory device that can function by utilizing semiconductor characteristics, and is also referred to as a memory.
  • a memory device according to one embodiment of the present invention has a structure in which memory cells each formed using an OS transistor are stacked over a semiconductor substrate over which a peripheral circuit is formed.
  • FIG. 1 is a schematic perspective view illustrating a configuration example of a storage device 100 according to an embodiment of the present invention.
  • the memory device 100 includes a layer 101 and a layer 201, and has a structure in which the layer 201 is stacked over the layer 101.
  • Each of the layers 101 and 201 is provided with a circuit that can function by utilizing semiconductor characteristics, the layer 101 is provided with a peripheral circuit 110, and the layer 201 has a memory cell array (Memory Cell Array) 210. Is provided. Note that in the drawings described in this specification and the like, main signal flows are indicated by arrows or lines, and a power supply line and the like may be omitted.
  • the peripheral circuit 110 includes a row decoder 121, a word line driver circuit 122, a column decoder 131, a bit line driver circuit 132, an output circuit 140, and a control logic circuit 160. Note that the peripheral circuit 110 functions as a drive circuit and a control circuit for the memory cell array 210.
  • the peripheral circuit 110 is configured using transistors formed on the semiconductor substrate SUB.
  • the semiconductor substrate SUB is not particularly limited as long as the channel region of the transistor can be formed.
  • a single crystal silicon substrate, a single crystal germanium substrate, a compound semiconductor substrate (SiC substrate, GaN substrate, or the like), an SOI (Silicon on Insulator) substrate, or the like can be used.
  • the SOI substrate was formed by injecting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and eliminate defects generated in the surface layer.
  • a SIMOX (Separation by Implanted Oxygen) substrate a smart cut method that cleaves a semiconductor substrate using heat treatment of microvoids formed by hydrogen ion implantation, an ELTRAN method (registered trademark: Epitaxial Layer Transfer), etc.
  • a formed SOI substrate may be used.
  • a transistor formed using a single crystal substrate includes a single crystal semiconductor in a channel formation region.
  • a transistor formed over a single crystal silicon substrate is referred to as a Si transistor.
  • the peripheral circuit 110 configured using Si transistors can operate at high speed.
  • the memory cell array 210 includes a plurality of memory cells 211, and the memory cells 211 are configured using OS transistors. Since the OS transistor is a thin film transistor, the memory cell array 210 can be stacked over the semiconductor substrate SUB.
  • the OS transistor since the band gap of the oxide semiconductor is 2.5 eV or more, preferably 3.0 eV or more, the OS transistor has a small leakage current due to thermal excitation and a very small off-state current.
  • off-state current refers to current that flows between a source and a drain when a transistor is in an off state.
  • the metal oxide used for the channel formation region of the OS transistor is preferably an oxide semiconductor containing at least one of indium (In) and zinc (Zn).
  • an oxide semiconductor an In-M-Zn oxide (the element M is typically Al, Ga, Y, or Sn) is typical.
  • An oxide semiconductor can be i-type (intrinsic) or substantially i-type by reducing impurities such as moisture and hydrogen which serve as an electron donor (donor) and oxygen vacancies.
  • Such an oxide semiconductor can be referred to as a highly purified oxide semiconductor. Note that details of the OS transistor will be described in Embodiment 4.
  • the memory cell 211 has a function of storing data by accumulating and holding charges.
  • the memory cell 211 may have a function of storing binary (high level or low level) data, or may have a function of storing data of four or more values. Alternatively, it may have a function of storing analog data.
  • an OS transistor is preferable as a transistor used for the memory cell 211 because an off-state current is extremely small.
  • the off-current per channel width of the OS transistor can be 100 zA / ⁇ m or less, or 10 zA / ⁇ m or less, or 1 zA / ⁇ m or less, or 10 yA / ⁇ m or less.
  • the off-state current of the OS transistor hardly increases even at a high temperature, the data stored in the memory cell 211 is not easily lost even at a high temperature due to heat generation of the peripheral circuit 110.
  • the reliability of the memory device 100 can be improved.
  • FIG. 2 shows the relationship between Vgs and Ids of the OS transistor.
  • FIG. 2 is a schematic diagram showing the relationship between the gate voltage Vgs relative to the source and the current Ids flowing between the source and drain when a constant voltage is applied between the source and drain of the OS transistor.
  • the threshold voltage of the OS transistor shifts to minus as the temperature rises, and the current flowing between the source and the drain (also referred to as on-current) increases when the transistor is on. It has the property to do. That is, the memory cell 211 can operate at high speed at high temperatures.
  • the memory cells 211 are arranged in a matrix (also referred to as a matrix), and each memory cell 211 is connected to a wiring WL and a wiring BL.
  • the memory cell 211 is selected by a potential applied to the wiring WL, and data is written to the selected memory cell 211 through the wiring BL.
  • the memory cell 211 is selected by a potential applied to the wiring WL, and data is read from the selected memory cell 211 through the wiring BL.
  • the wiring WL functions as a word line of the memory cell 211
  • the wiring BL functions as a bit line of the memory cell 211.
  • the wiring WL is composed of a word line wwl and a word line rwl
  • the wiring BL is composed of a bit line wbl and a bit line rbl (see FIG. 3).
  • FIG. 3 is a block diagram illustrating a configuration example of the storage device 100.
  • the storage device 100 includes a peripheral circuit 110 and a memory cell array 210.
  • the peripheral circuit 110 includes a row decoder 121, a word line driver circuit 122, a column decoder 131, a bit line driver circuit 132, an output circuit 140, and a control logic circuit 160.
  • the memory cell array 210 includes a memory cell 211, a word line wwl, a word line rwl, a bit line wbl, and a bit line rbl.
  • a potential Vss, a potential Vdd, a potential Vdh, and a reference potential Vref are input to the memory device 100.
  • the potential Vdh is a high power supply potential of the word line wwl.
  • a clock signal CLK, a chip enable signal CE, a global write enable signal GW, a byte write enable signal BW, an address signal ADDR, and a data signal WDATA are input to the storage device 100, and the storage device 100 outputs a data signal RDATA.
  • these signals are digital signals expressed at a high level or a low level (may be expressed as High or Low, H or L, 1 or 0, etc.).
  • the byte write enable signal BW, the address signal ADDR, the data signal WDATA, and the data signal RDATA are signals having a plurality of bits.
  • a byte write enable signal BW when a byte write enable signal BW has 4 bits with respect to a signal having a plurality of bits, it is expressed as a byte write enable signal BW [3: 0]. This means that the byte write enable signal has BW [0] to BW [3]. When one bit needs to be specified, for example, it is expressed as a byte write enable signal BW [0]. Further, when expressed as a byte write enable signal BW, it indicates an arbitrary bit.
  • the byte write enable signal BW can be 4 bits, and the data signal WDATA and the data signal RDATA can be 32 bits. That is, the byte write enable signal BW, the data signal WDATA, and the data signal RDATA are expressed as a byte write enable signal BW [3: 0], a data signal WDATA [31: 0], and a data signal RDATA [31: 0], respectively. Is done.
  • each circuit, each signal, and each potential described above can be appropriately discarded as necessary.
  • other circuits, other signals, or other potentials may be added.
  • the control logic circuit 160 processes the chip enable signal CE and the global write enable signal GW to generate control signals for the row decoder 121 and the column decoder 131. For example, when the chip enable signal CE is high level and the global write enable signal GW is low level, the row decoder 121 and the column decoder 131 perform a read operation, the chip enable signal CE is high level, and the global write enable signal GW is high level. In this case, the row decoder 121 and the column decoder 131 perform a write operation. When the chip enable signal CE is at a low level, the row decoder 121 and the column decoder 131 are in a standby state regardless of the high level and low level of the global write enable signal GW. It can be an action.
  • the signal processed by the control logic circuit 160 is not limited to this, and other signals may be input as necessary.
  • the control logic circuit 160 processes the byte write enable signal BW [3: 0] to control the write operation. Specifically, when the byte write enable signal BW [0] is at a high level, the row decoder 121 and the column decoder 131 perform a write operation of the data signal WDATA [7: 0]. Similarly, when the byte write enable signal BW [1] is high level, the write operation of the data signal WDATA [15: 8], and when the byte write enable signal BW [2] is high level, the data signal WDATA [23:16]. ], And when the byte write enable signal BW [3] is at a high level, the data signal WDATA [31:24] is written.
  • the address signal ADDR is input to the row decoder 121 and the column decoder 131.
  • the row decoder 121 decodes the address signal ADDR and generates a control signal for the word line driver circuit 122.
  • the word line driver circuit 122 has a function of driving the word line wwl and the word line rwl.
  • the word line driver circuit 122 selects the word line wwl or the word line rwl of the access target row based on the control signal of the row decoder 121.
  • a predecoder 123 may be provided.
  • the predecoder 123 has a function of decoding the address signal ADDR and determining a block to be accessed.
  • the column decoder 131 and the bit line driver circuit 132 have a function of writing data input by the data signal WDATA into the memory cell array 210, a function of reading data from the memory cell array 210, and a function of amplifying the read data and outputting it to the output circuit 140. Etc.
  • the output circuit 140 outputs data read from the memory cell array 210 by the column decoder 131 and the bit line driver circuit 132 as a data signal RDATA.
  • the bit line driver circuit 132 includes a precharge circuit 133, a sense amplifier circuit 134, an output MUX (multiplexer) circuit 135, and a write driver circuit 136.
  • the precharge circuit 133, the sense amplifier circuit 134, the output MUX circuit 135, and the write driver circuit 136 will be described later.
  • FIG. 4A illustrates a configuration example of the memory cell array 210.
  • the memory cell array 210 includes m (n is an integer of 1 or more) in a column and n (n is an integer of 1 or more) in a row, and a total of m ⁇ n memory cells 211.
  • the memory cells 211 are arranged in a matrix. Is arranged.
  • the address of the memory cell 211 is also shown, and [1,1], [i, 1], [m, 1], [1, j], [i, j], [m , J], [1, n], [i, n], and [m, n] (i is an integer from 1 to m and j is an integer from 1 to n) are the addresses of the memory cells 211.
  • the memory cell 211 written as [i, j] is the memory cell 211 in the i-th row and j-th column.
  • the memory cell array 210 includes n bit lines wbl (wbl (1) to wbl (n)), n bit lines rbl (rbl (1) to rbl (n)), m word lines wwl ( wwl (1) to wwl (m)) and m word lines rwl (rwl (1) to rwl (m)).
  • Each memory cell 211 is connected to a bit line wbl, a bit line rbl, a word line wwl, and a word line rwl. As shown in FIG. 4A, the memory cell 211 whose address is [i, j] is electrically connected to the word line driver circuit 122 through the word line wwl (i) and the word line rwl (i). The bit line driver circuit 132 is electrically connected via the bit line wbl (j) and the bit line rbl (j).
  • FIG. 4B is a circuit diagram illustrating a configuration example of the memory cell 211.
  • the memory cell 211 includes a transistor M11 and a transistor M12.
  • One of the source and the drain of the transistor M11 is electrically connected to the gate of the transistor M12, the other of the source and the drain of the transistor M11 is connected to the bit line wbl, and the gate of the transistor M11 is connected to the word line wwl.
  • the One of the source and the drain of the transistor M12 is connected to the bit line rbl, and the other of the source and the drain of the transistor M12 is connected to the word line rwl.
  • the gate of the transistor M12 is referred to as a node N11.
  • the memory cell 211 may include a capacitor C11.
  • An example of a structure in the case where the memory cell 211 includes the capacitor C11 is illustrated in FIG.
  • a first terminal of the capacitor C11 is electrically connected to the node N11, and a second terminal of the capacitor C11 is connected to the wiring CAL.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor C11.
  • the bit line wbl functions as a write bit line
  • the bit line rbl functions as a read bit line
  • the word line wwl functions as a write word line
  • the word line rwl functions as a read word line.
  • the transistor M11 functions as a switch that makes the node N11 and the bit line wbl conductive or nonconductive.
  • Data is written by applying a high-level potential to the word line wwl to turn on the transistor M11 and electrically connecting the node N11 and the bit line wbl. Specifically, when the transistor M11 is conductive, a potential corresponding to data to be written to the bit line wbl is applied, and the potential is written to the node N11. After that, a low-level potential is applied to the word line wwl to turn off the transistor M11, thereby holding the potential of the node N11.
  • Data is read by applying a predetermined potential to the bit line rbl, and then setting the bit line rbl in an electrically floating (floating) state and applying a low-level potential to the word line rwl.
  • a predetermined potential to the bit line rbl and then bringing the bit line rbl into a floating state is expressed as precharging the bit line rbl.
  • the transistor M12 has a potential difference between the source and the drain, and the current flowing between the source and the drain of the transistor M12 is held at the node N11. It depends on the potential. Therefore, by reading the potential change of the bit line rbl when the bit line rbl is in the floating state, the potential held at the node N11 can be read.
  • the row where the memory cell 211 for writing data is arranged is selected by the word line wwl to which the high level potential is applied, and the low level potential is applied to the row where the memory cell 211 for reading the data is arranged. Is selected by the word line rwl. Conversely, a row in which the memory cell 211 where data is not written is arranged applies a low level potential to the word line wwl, and a row where the memory cell 211 where data is not read out is arranged in the word line rwl. By applying the same potential as the potential to be precharged to the line rbl, deselection can be made.
  • the transistor M11 and the transistor M12 a transistor having a metal oxide in a channel formation region (OS transistor) can be used.
  • OS transistor a transistor having a metal oxide in a channel formation region
  • indium an element M (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum
  • a metal oxide having any one of zinc or one selected from cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like can be used.
  • a metal oxide composed of indium, gallium, and zinc is preferable.
  • the OS transistor Since the OS transistor has an extremely small off-state current, the potential written to the node N11 can be held for a long time by using the OS transistor as the transistor M11. That is, data written in the memory cell 211 can be held for a long time.
  • the transistor used for the transistor M12 is not particularly limited. Although an OS transistor, a Si transistor, or another transistor may be used as the transistor M12, the use of the OS transistor as the transistor M12 and the transistor M11 allows the memory cell array 210 to be stacked over the peripheral circuit 110. ,preferable.
  • the memory cell 211 can have a structure without the capacitor C11.
  • the potential written to the node N11 is held by the gate capacitance of the transistor M12 and the like.
  • the memory cell 211 is a gain cell type memory cell constituted by two transistors or two transistors and one capacitor.
  • the gain cell type memory cell can operate as a memory by amplifying the accumulated charge with the nearest transistor even when the capacity for accumulating the charge is small.
  • the memory cell 211 is the above-described NOSRAM.
  • FIG. 5A is a circuit diagram illustrating a configuration example of the memory cell 212.
  • the memory cell 212 includes a transistor M13 and a transistor M14.
  • Transistors M13 and M14 have a front gate and a back gate.
  • One of the source and the drain of the transistor M13 is electrically connected to the front gate and the back gate of the transistor M14, and the other of the source and the drain of the transistor M13 is connected to the bit line wbl, and the front gate and the back gate of the transistor M13. Is connected to the word line wwl.
  • One of the source and the drain of the transistor M14 is connected to the bit line rbl, and the other of the source and the drain of the transistor M14 is connected to the word line rwl.
  • the front gate and the back gate of the transistor M14 are referred to as a node N12.
  • the transistors M13 and M14 have a back gate, so that the on-state current can be increased. That is, the memory cell 212 can operate at high speed.
  • FIG. 5B is a circuit diagram illustrating a configuration example of the memory cell 213.
  • the memory cell 213 includes a transistor M13 and a transistor M14.
  • One of the source and drain of the transistor M13 is electrically connected to the front gate of the transistor M14, the other of the source and drain of the transistor M13 is connected to the bit line wbl, and the front gate of the transistor M13 is connected to the word line wwl. Connected.
  • One of the source and the drain of the transistor M14 is connected to the bit line rbl, and the other of the source and the drain of the transistor M14 is connected to the word line rwl.
  • the back gates of the transistors M13 and M14 are connected to the wiring VBG.
  • the wiring VBG functions as a wiring for applying a predetermined potential to the back gates of the transistors M13 and M14.
  • the front gate of the transistor M14 is referred to as a node N13.
  • the threshold voltages of the transistors M13 and M14 can be increased or decreased. Specifically, by increasing the potential applied to the back gates of the transistors M13 and M14, the threshold voltage shifts to minus, and by lowering the potential applied to the back gates of the transistors M13 and M14. The threshold voltage shifts to positive. By shifting the threshold voltage to minus, the on-state current of the transistor can be increased and the memory cell 213 can operate at high speed. By shifting the threshold voltage to plus, the off-state current of the transistor can be reduced, and the memory cell 213 can hold data for a long time.
  • the back gate of the transistor M13 and the transistor M14 is connected to the wiring VBG in the memory cell 213 illustrated in FIG. 5B; however, the back gate of the transistor M13 and the back gate of the transistor M14 are different. It may be connected to wiring.
  • the back gate of the transistor M13 is connected to the wiring VBG1
  • the back gate of the transistor M14 is connected to the wiring VBG2
  • the potential applied to the wiring VBG1 is lowered to reduce the off-state current of the transistor M13.
  • the on-state current of the transistor M14 can be increased.
  • the transistor M13 and the transistor M14 can be transistors according to their respective purposes.
  • FIG. 5C is a circuit diagram illustrating a configuration example of the memory cell 214.
  • the memory cell 214 includes a transistor M13 and a transistor M14, and is connected to the word line rwlb in addition to the bit line wbl, the bit line rbl, the word line wwl, the word line rwl, and the wiring VBG.
  • One of the source and drain of the transistor M13 is electrically connected to the front gate of the transistor M14, the other of the source and drain of the transistor M13 is connected to the bit line wbl, and the front gate of the transistor M13 is connected to the word line wwl. Connected.
  • One of the source and the drain of the transistor M14 is connected to the bit line rbl, and the other of the source and the drain of the transistor M14 is connected to the word line rwl.
  • the back gate of the transistor M14 is connected to the word line rwlb, and the back gate of the transistor M13 is connected to the wiring VBG.
  • the wiring VBG functions as a wiring for applying a predetermined potential to the back gate of the transistor M13, and the front gate of the transistor M14 is referred to as a node N14.
  • the description of the memory cell 213 is used for the wiring VBG.
  • the transistor M13 may be replaced with a transistor having no back gate.
  • the word line rwlb is driven by the word line driver circuit 122 in the same manner as the word line wwl and the word line rwl.
  • the word line driver circuit 122 can increase the on-current of the transistor M14 during the read operation by increasing the potential applied to the word line rwlb of the read target row. Conversely, by applying a low potential to the word line rwlb other than the read target row, the off-state current of the transistor M14 that is not performing the read operation can be reduced.
  • the memory cell 212, the memory cell 213, and the memory cell 214 may each include a capacitor C12, a capacitor C13, and a capacitor C14.
  • FIG. 5D illustrates a configuration example in the case where the memory cell 212 includes the capacitor C12
  • FIG. 5E illustrates a configuration example in the case where the memory cell 213 includes the capacitor C13
  • the memory cell 214 includes the capacitor
  • a structural example in the case of including the element C14 is shown in FIG. Note that the description of the memory cell 211 is cited because it is similar to the configuration example in the case where the memory cell 211 includes the capacitor C11.
  • bit line driver circuit 132 is provided with a circuit 137 shown in FIG. 6 for each column.
  • the circuit 137 includes transistors M21 to M26, a sense amplifier circuit 31, an AND circuit 32, an analog switch 33, and an analog switch 34.
  • the circuit 137 follows the signal SEN [3: 0], the signal SEP [3: 0], the signal PRE, the signal RSEL [3: 0], the signal WSEL, the signal GRSEL [3: 0], and the signal GWSEL [15: 0]. ,Operate.
  • One circuit 137 receives any 1-bit signal among 4-bit signals SEN [3: 0]. The same applies to other signals having a plurality of bits (SEP [3: 0] and the like).
  • the bit line driver circuit 132 writes data DIN [31: 0] to the memory cell array 210 and reads data DOUT [31: 0] from the memory cell array 210.
  • One circuit 137 writes any one bit of the 32-bit data DIN [31: 0] to the memory cell array 210, and any one bit of the 32-bit data DOUT [31: 0]. It has a function of reading data from the memory cell array 210.
  • the data DIN [31: 0] and the data DOUT [31: 0] are internal signals and correspond to the data signal WDATA and the data signal RDATA, respectively.
  • the transistor M21 constitutes a precharge circuit 133.
  • the bit line rbl is precharged to the potential Vdd by the transistor M21.
  • the signal PRE is a precharge signal, and the conduction state of the transistor M21 is controlled by the signal PRE.
  • the sense amplifier circuit 31 constitutes a sense amplifier circuit 134.
  • the sense amplifier circuit 31 determines the high level or the low level of the data input to the bit line rbl during the read operation.
  • the sense amplifier circuit 31 functions as a latch circuit that temporarily holds the data DIN input from the write driver circuit 136 during a write operation.
  • the sense amplifier circuit 31 shown in FIG. 6 is a latch type sense amplifier.
  • the sense amplifier circuit 31 has two inverter circuits, and an input node of one inverter circuit is connected to an output node of the other inverter circuit.
  • the input node of one inverter circuit is a node NS and the output node is a node NSB
  • complementary data is held at the node NS and the node NSB.
  • Signal SEN and signal SEP are sense amplifier enable signals for activating sense amplifier circuit 31, and reference potential Vref is a read determination potential.
  • the sense amplifier circuit 31 determines, based on the reference potential Vref, whether the potential of the node NSB at the time of activation is high level or low level.
  • the AND circuit 32 controls the conduction state between the node NS and the bit line wbl.
  • the analog switch 33 controls the conduction state between the node NSB and the bit line rbl, and the analog switch 34 controls the conduction state between the node NS and a wiring that supplies the reference potential Vref.
  • the signal WSEL is a write selection signal and controls the AND circuit 32.
  • Signals RSEL [3: 0] are read selection signals and control the analog switch 33 and the analog switch 34.
  • Output MUX circuit >> The transistor M22 and the transistor M23 constitute an output MUX circuit 135. Signals GRSEL [3: 0] are global read selection signals and control the output MUX circuit 135.
  • the output MUX circuit 135 has a function of selecting 32 bit lines rbl from which data is read out of 128 bit lines rbl.
  • the output MUX circuit 135 functions as a 128-input 32-output multiplexer.
  • the output MUX circuit 135 reads the data DOUT [31: 0] from the sense amplifier circuit 134 and outputs it to the output circuit 140.
  • the transistors M24 to M26 form a write driver circuit 136.
  • the signal GWSEL [15: 0] is a global write selection signal and controls the write driver circuit 136.
  • the write driver circuit 136 has a function of writing data DIN [31: 0] to the sense amplifier circuit 134.
  • the write driver circuit 136 has a function of selecting a column to which data DIN [31: 0] is written.
  • the write driver circuit 136 performs data writing in byte units, half word units, or one word units in accordance with the signal GWSEL [15: 0].
  • the circuit 137 is electrically connected to data DIN [k] (k is an integer of 0 to 31) every four columns.
  • the circuit 137 is electrically connected to the data DOUT [k] every four columns.
  • FIG. 7 is a timing chart illustrating an operation example of the memory cell 211.
  • FIG. 7 illustrates the potential relationship between the word line wwl, the word line rwl, the bit line wbl, and the bit line rbl in the write operation and the read operation of the memory cell 211.
  • the word line rwlb to which the memory cell 214 is connected will be described later.
  • a period Twrite is a period for performing a write operation
  • a period Tread is a period for performing a read operation.
  • the high level of the word line rwl, the bit line wbl, and the bit line rbl is the potential Vdd
  • the low level is the potential Vss.
  • the high level of the word line wwl is the potential Vdh
  • the low level of the word line wwl is the potential Vss.
  • the potential Vdd is applied to the bit line rbl and the word line rwl.
  • the bit line rbl is precharged with the potential Vdd.
  • the potential Vss is applied to the word line rwl in the row in which the memory cell 211 from which data is read is arranged in a state where the bit line rbl is in a floating state
  • the transistor M12 is turned on. The conduction state is established, and the potential of the bit line rbl begins to drop.
  • the sense amplifier circuit 31 determines that the bit line rbl is at a low level.
  • the sense amplifier circuit 31 determines that the bit line rbl is at a high level.
  • the potential Vss is applied to the bit line wbl and the word line wwl.
  • the high level of the word line rwlb can be set to the potential Vdh, and the low level of the word line rwlb can be set to the potential Vss.
  • the potential Vss is applied to the word line rwlb
  • the potential Vdh is applied to the word line rwlb in the row where the memory cell 214 for reading data is arranged.
  • the on-state current of the transistor M14 included in the memory cell 214 from which data is read can be increased.
  • the potential Vss is applied to the word line rwlb, the off-state current of the transistor M14 can be reduced.
  • the memory device 100 includes a gain cell type memory cell including an n-channel transistor, and the word line wwl, the word line rwl, the bit line wbl, and the bit line rbl have three kinds of potentials Vss.
  • the high level or the low level is expressed by the potential Vdd and the potential Vdh. That is, a potential lower than the low-level potential Vss applied to the bit line wbl and the bit line rbl is unnecessary, and the memory device 100 can be operated with a small number of power supplies. The cost of the electronic device on which the storage device 100 is mounted can be reduced.
  • the memory cell array 210 can be stacked over the peripheral circuit 110. Therefore, the chip area of the storage device 100 can be reduced.
  • the serial peripheral interface is one of serial interfaces used for communication between semiconductor devices that input and output digital signals, and has a feature that the number of terminals required for signal input and output can be reduced. For example, it is used for communication between a CPU (Central Processing Unit) and a storage device.
  • CPU Central Processing Unit
  • FIG. 8 is a block diagram illustrating a configuration example of the storage device 105.
  • the storage device 105 includes a peripheral circuit 115 and a memory cell array 210.
  • the peripheral circuit 115 is configured using Si transistors
  • the memory cell array 210 includes a plurality of memory cells 211
  • the memory cells 211 include OS transistors. It is configured using.
  • the peripheral circuit 115 includes a row decoder 121, a word line driver circuit 122, a column decoder 131, a bit line driver circuit 132, a page buffer 138, a potential generation circuit 150, an SPI controller 161, and a status register 168.
  • the memory cell array 210 includes a memory cell 211, a word line wwl, a word line rwl, a bit line wbl, and a bit line rbl.
  • the memory cell array 210, the row decoder 121, the word line driver circuit 122, the column decoder 131, and the bit line driver circuit 132 are the same as those in the above embodiment, and thus description thereof is omitted.
  • the memory device 105 receives the potential Vss and the potential Vdh. Further, the clock signal SCLK, the chip select signal CS, the data input signal SI, the data output signal SO, the hold signal HOLD, and the write protection signal WP are input to the storage device 105.
  • the potential generation circuit 150 includes a regulator 151, a regulator 152, and a power switch 153. From the potential Vss and the potential Vdh input to the memory device 105, the regulator 151 generates the potential Vdd, the regulator 152 generates the reference potential Vref, and the power switch 153 can control the output of the potential Vdh.
  • the potential generation circuit 150 has a function of supplying the potential Vdh, the potential Vdd, and the potential Vss to the peripheral circuit 115.
  • the potential Vdh can be 3.3 V
  • the potential Vdd can be 1.2 V
  • the potential Vss can be 0 V (GND).
  • the potential generation circuit 150 may have a function of generating and supplying a potential to be applied to the back gate.
  • the SPI controller 161 includes a serial / parallel converter 162, an instruction decoder circuit 163, a page address generation circuit 164, a command generation circuit 165, a byte address generation circuit 166, and a parallel / serial converter 167.
  • the SPI controller 161 processes a signal input to the storage device 105 and outputs a chip enable signal CE and a global write enable signal GW to the row decoder 121 and the column decoder 131.
  • the row decoder 121 and the column decoder 131 perform a read operation
  • the chip enable signal CE is high level
  • the global write enable signal GW is high level.
  • the row decoder 121 and the column decoder 131 perform a write operation.
  • the chip enable signal CE is at a low level
  • the row decoder 121 and the column decoder 131 are in a standby state regardless of the high level and low level of the global write enable signal GW. It can be an action.
  • the SPI controller 161 processes a signal input to the storage device 105 and outputs a write data signal WDATA to the page buffer 138.
  • the page buffer 138 outputs the read data signal RDATA read from the memory cell array 210 to the SPI controller 161.
  • the page address generation circuit 164 outputs a row address signal RADR to the row decoder 121, and the byte address generation circuit 166 outputs a column address signal CADR to the column decoder 131.
  • the memory cell 211 to be read or written is determined by the row address signal RADR and the column address signal CADR.
  • the page buffer 138 has a function of temporarily storing data signals to be read or written, and the status register 168 is a memory that stores the operation mode of the SPI controller 161.
  • the capacity that can be stored in the page buffer 138 is 256 bytes (2048 bits), and the memory cell array 210 includes 2048 memory cells 211 in one row and 1024 memory cells 211 in one column, so that the storage device 105 has a capacity of 256 Kbytes. It can be a device.
  • the write protection signal WP is a signal for preventing writing to the status register 168
  • the hold signal HOLD is a signal for temporarily stopping the operation of the storage device 105.
  • the signals processed by the SPI controller 161 are not limited to those described above, and other signals may be input or output as necessary.
  • the semiconductor device illustrated in FIG. 9 includes a transistor 300, a transistor 500, and a capacitor 600.
  • 10A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 10B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 10C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor having a metal oxide in a channel formation region (OS transistor). Since the transistor 500 has a low off-state current, stored data can be held for a long time by using the transistor 500 for a semiconductor device. Alternatively, the capacity for accumulating charges can be reduced.
  • OS transistor metal oxide in a channel formation region
  • the semiconductor device described in this embodiment includes a transistor 300, a transistor 500, and a capacitor 600 as illustrated in FIG.
  • the transistor 500 is provided above the transistor 300
  • the capacitor 600 is provided above the transistor 300 and the transistor 500.
  • the transistor 300 includes a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 311, a low resistance region 314a which functions as a source region or a drain region, and a low resistance region 314b. Have.
  • the upper surface of the semiconductor region 313 and the side surface in the channel width direction are covered with a conductor 316 with an insulator 315 interposed therebetween.
  • a conductor 316 with an insulator 315 interposed therebetween.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the region in which the channel of the semiconductor region 313 is formed, the region in the vicinity thereof, the low resistance region 314a that serves as the source region or the drain region, the low resistance region 314b, and the like preferably include a semiconductor such as a silicon-based semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 314a and the low-resistance region 314b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material used for the semiconductor region 313. Containing elements.
  • the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • Vth of the transistor can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Furthermore, in order to achieve both conductivity and embedding properties, it is preferable to use a metal material such as tungsten or aluminum laminated on the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • transistor 300 illustrated in FIGS. 9A and 9B is an example and is not limited to the structure thereof, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
  • the insulator 322 may function as a planarization film for planarizing a step generated by the transistor 300 or the like provided thereunder.
  • the top surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like in order to improve planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 is preferably formed using a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311 or the transistor 300 to a region where the transistor 500 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 500 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the amount of desorption of hydrogen can be analyzed using, for example, a temperature desorption gas analysis method (TDS: Thermal Desorption Spectroscopy).
  • TDS Thermal Desorption Spectroscopy
  • the amount of hydrogen desorbed from the insulator 324 is calculated by converting the amount of desorption converted to hydrogen atoms per area of the insulator 324 in the range of the surface temperature of the film from 50 ° C. to 500 ° C. in TDS analysis. 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably equal to or less than 0.7 times, more preferably equal to or less than 0.6 times that of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with the capacitor 600 or the conductor 328 connected to the transistor 500, the conductor 330, and the like.
  • the conductor 328 and the conductor 330 function as plugs or wirings.
  • a conductor having a function as a plug or a wiring may be given the same reference numeral by collecting a plurality of structures.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stacked layer.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are sequentially stacked.
  • the insulator 350, the insulator 352, and the insulator 354 are each provided with a conductor 356.
  • the conductor 356 functions as a plug connected to the transistor 300 or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as in the case of the insulator 324.
  • the conductor 356 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 350 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are sequentially stacked.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 360 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 366 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked.
  • a conductor 376 is formed in the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 370.
  • the conductor 376 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 374 and the conductor 376.
  • the insulator 380, the insulator 382, and the insulator 384 are sequentially stacked.
  • a conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 functions as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 380.
  • the conductor 386 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 380 having a barrier property against hydrogen.
  • the wiring layer including the conductor 356, the wiring layer including the conductor 366, the wiring layer including the conductor 376, and the wiring layer including the conductor 386 have been described.
  • the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer including the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • the insulator 510, the insulator 512, the insulator 514, and the insulator 516 are sequentially stacked.
  • Any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 is preferably formed using a substance having a barrier property against oxygen or hydrogen.
  • the insulator 510 and the insulator 514 are formed using a film having a barrier property such that hydrogen or an impurity does not diffuse from a region where the substrate 311 or the transistor 300 is provided to a region where the transistor 500 is provided. Is preferred. Therefore, a material similar to that of the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 500 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the insulator 510 and the insulator 514 are preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause variation in electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the insulator 512 and the insulator 516 can be formed using a material similar to that of the insulator 320.
  • a material having a relatively low dielectric constant as an interlayer film parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518 and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516. Note that the conductor 518 functions as a plug or a wiring connected to the capacitor 600 or the transistor 300.
  • the conductor 518 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 510 and the conductor 518 in a region in contact with the insulator 514 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes an insulator 520 provided over the insulator 516, an insulator 522 provided over the insulator 520, and the insulator 522.
  • the insulator 524 disposed above, the oxide 530a disposed on the insulator 524, the oxide 530b disposed on the oxide 530a, and the oxide 530b are disposed apart from each other.
  • An electric conductor 542a, an electric conductor 542b, an insulator 580 which is disposed over the electric conductor 542a and the electric conductor 542b and has an opening formed so as to overlap between the electric conductor 542a and the electric conductor 542b; Conductor 560, oxide 530b, conductor 542a, conductor 542b, insulator 580, insulator 550 disposed between conductor 560, oxide 530b, conductor 5 With 2a, conductor 542b, and an insulator 580, an insulator 550, and a oxide 530c disposed between.
  • an insulator 544 is preferably provided between the oxide 530a, the oxide 530b, the conductor 542a, the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550 and a conductor provided so as to be embedded inside the conductor 560a. 560b.
  • an insulator 574 is preferably provided over the insulator 580, the conductor 560, and the insulator 550.
  • oxide 530a the oxide 530b, and the oxide 530c may be collectively referred to as an oxide 530.
  • the conductor 542a and the conductor 542b may be collectively referred to as a conductor 542.
  • the transistor 500 a structure in which three layers of the oxide 530a, the oxide 530b, and the oxide 530c are stacked in the vicinity of the region where the channel is formed is described; however, the present invention is not limited thereto. It is not a thing. For example, a single layer of the oxide 530b, a two-layer structure of the oxide 530b and the oxide 530a, a two-layer structure of the oxide 530b and the oxide 530c, or a stacked structure of four or more layers may be provided.
  • the conductor 560 is illustrated as a two-layer structure; however, the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a stacked structure including three or more layers.
  • the transistor 500 illustrated in FIGS. 9A, 9B, 10A, and 10B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of the conductor 560, the conductor 542a, and the conductor 542b is selected in a self-aligned manner with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be disposed in a self-aligned manner between the source electrode and the drain electrode. Therefore, the conductor 560 can be formed without providing a margin for alignment, so that the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of the semiconductor device can be achieved.
  • the conductor 560 is formed in a self-aligned manner in a region between the conductors 542a and 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Accordingly, parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Thus, the switching speed of the transistor 500 can be improved and high frequency characteristics can be obtained.
  • the insulator 550 functions as a gate insulating film.
  • the insulator 524 in contact with the oxide 530 is preferably an insulator containing more oxygen than that in the stoichiometric composition. That is, it is preferable that an excess oxygen region be formed in the insulator 524.
  • an insulator containing excess oxygen in contact with the oxide 530 oxygen vacancies in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide from which oxygen is desorbed by heating means that the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 in TDS analysis.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
  • the insulator 522 preferably has a function of suppressing diffusion of oxygen (for example, oxygen atoms and oxygen molecules) (the oxygen is difficult to transmit).
  • the insulator 522 has a function of suppressing diffusion of oxygen and impurities, so that the oxygen included in the oxide 530 does not diffuse to the insulator 520 side and is preferable.
  • the insulator 522 is so-called high such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST). It is preferable to use an insulator including a -k material in a single layer or a stacked layer. As transistor miniaturization and higher integration progress, problems such as leakage current may occur due to a thinner gate insulating film. By using a high-k material for the insulator functioning as a gate insulating film, the gate potential during transistor operation can be reduced while maintaining the physical film thickness.
  • an insulator including one or both of oxides of aluminum and hafnium which is an insulating material having a function of suppressing diffusion of impurities and oxygen (the oxygen hardly transmits), may be used.
  • the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses release of oxygen from the oxide 530 and entry of impurities such as hydrogen from the periphery of the transistor 500 to the oxide 530. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 520 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • an insulator of a high-k material with silicon oxide or silicon oxynitride, an insulator 520 with a stacked structure that is thermally stable and has a high relative dielectric constant can be obtained.
  • the insulator 520, the insulator 522, and the insulator 524 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient.
  • the oxide 530 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium) It is preferable to use a metal oxide such as one or a plurality selected from hafnium, tantalum, tungsten, or magnesium. Further, as the oxide 530, an In—Ga oxide or an In—Zn oxide may be used.
  • a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more is preferably used as the metal oxide functioning as a channel formation region in the oxide 530. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a large band gap.
  • the oxide 530 includes the oxide 530a below the oxide 530b, diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b can be suppressed.
  • the oxide 530c over the oxide 530b, diffusion of impurities from the structure formed above the oxide 530c to the oxide 530b can be suppressed.
  • the oxide 530 preferably has a stacked structure of oxides having different atomic ratios of metal atoms.
  • the atomic ratio of the element M in the constituent element is larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the energy at the lower end of the conduction band of the oxide 530a and the oxide 530c is preferably higher than the energy at the lower end of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c is preferably smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band in the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously joined.
  • the density of defect states in the mixed layer formed at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c is preferably low.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element (main component) in addition to oxygen, so that a mixed layer with a low density of defect states is formed.
  • the oxide 530b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 530a and the oxide 530c.
  • the main path of carriers is the oxide 530b.
  • the oxide 530a and the oxide 530c have the above structure, the density of defect states at the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be reduced. Therefore, the influence on carrier conduction due to interface scattering is reduced, and the transistor 500 can obtain a high on-state current.
  • a conductor 542 (a conductor 542a and a conductor 542b) functioning as a source electrode and a drain electrode is provided.
  • the conductor 542 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, It is preferable to use a metal element selected from lanthanum, an alloy containing the above metal element as a component, or an alloy combining the above metal elements.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, or the like is used. It is preferable. Also, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize. A conductive material or a material that maintains conductivity even when oxygen is absorbed is preferable.
  • a region 543 (a region 543a and a region 543b) may be formed as a low resistance region at and near the interface between the oxide 530 and the conductor 542. is there.
  • the region 543a functions as one of a source region and a drain region
  • the region 543b functions as the other of the source region and the drain region.
  • a channel formation region is formed in a region between the region 543a and the region 543b.
  • the oxygen concentration in the region 543 may be reduced in some cases.
  • a metal compound layer including the metal contained in the conductor 542 and the component of the oxide 530 may be formed in the region 543 in some cases. In such a case, the carrier density in the region 543 increases, and the region 543 becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductor 542 and suppresses oxidation of the conductor 542. At this time, the insulator 544 may be provided so as to cover a side surface of the oxide 530 and to be in contact with the insulator 524.
  • a metal oxide containing one or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like is used. it can.
  • the insulator 544 is preferably formed using aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing one or both of aluminum and hafnium.
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in a heat treatment in a later step.
  • the insulator 544 is not an essential component in the case where the conductor 542 is a material having oxidation resistance or the conductivity is not significantly lowered even when oxygen is absorbed. What is necessary is just to design suitably according to the transistor characteristic to request
  • the insulator 550 functions as a gate insulating film.
  • the insulator 550 is preferably provided in contact with the inside (upper surface and side surfaces) of the oxide 530c.
  • the insulator 550 is preferably formed using an insulator from which oxygen is released by heating.
  • the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19 atoms /
  • the oxide film has a thickness of cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or more and 700 ° C. or less.
  • silicon oxide having excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and voids Silicon oxide can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • An insulator from which oxygen is released by heating is provided as the insulator 550 so as to be in contact with the top surface of the oxide 530c, so that oxygen can be effectively supplied from the insulator 550 to the channel formation region of the oxide 530b through the oxide 530c. Can be supplied. Further, similarly to the insulator 524, the concentration of impurities such as water or hydrogen in the insulator 550 is preferably reduced. The thickness of the insulator 550 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • a metal oxide may be provided between the insulator 550 and the conductor 560 in order to efficiently supply excess oxygen included in the insulator 550 to the oxide 530.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed. Further, oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the conductor 560 functioning as a gate electrode is illustrated as a two-layer structure in FIGS. 10A and 10B, but may have a single-layer structure or a stacked structure including three or more layers.
  • the conductor 560a has a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, and the like) and a copper atom. It is preferable to use a material. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) is preferably used. When the conductor 560a has a function of suppressing the diffusion of oxygen, the conductivity of the conductor 560b can be suppressed from being oxidized by oxygen contained in the insulator 550 and thus reduced. For example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used as the conductive material having a function of suppressing oxygen diffusion.
  • the conductor 560b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 560b also functions as a wiring, and thus a conductor having high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a stacked structure, for example, a stacked structure of titanium, titanium nitride, and the above conductive material.
  • the insulator 580 is provided over the conductor 542 with the insulator 544 provided therebetween.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having holes are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. Note that the concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the opening of the insulator 580 is formed so as to overlap with a region between the conductors 542a and 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the conductor 560 can have a shape with a high aspect ratio.
  • the conductor 560 since the conductor 560 is provided so as to be embedded in the opening of the insulator 580, the conductor 560 can be formed without collapsing during the process even when the conductor 560 has a high aspect ratio. Can do.
  • the insulator 574 is preferably provided in contact with the upper surface of the insulator 580, the upper surface of the conductor 560, and the upper surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Accordingly, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used as the insulator 574. Can do.
  • aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm. Therefore, aluminum oxide formed by a sputtering method can serve as an oxygen supply source and function as a barrier film for impurities such as hydrogen.
  • an insulator 581 functioning as an interlayer film is preferably provided over the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductors 540a and 540b are provided in openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductors 540a and 540b are provided to face each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same structure as a conductor 546 and a conductor 548 described later.
  • An insulator 582 is provided over the insulator 581.
  • the insulator 582 is preferably formed using a substance having a barrier property against oxygen or hydrogen. Therefore, the insulator 582 can be formed using a material similar to that of the insulator 514.
  • the insulator 582 is preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause variation in electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • An insulator 586 is provided over the insulator 582.
  • the insulator 586 can be formed using a material similar to that of the insulator 320.
  • a material having a relatively low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546, the conductor 548, and the like. Is embedded.
  • the conductor 546 and the conductor 548 function as plugs or wirings connected to the capacitor 600, the transistor 500, or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided over the conductor 546 and the conductor 548.
  • the conductor 612 functions as a plug connected to the transistor 500 or a wiring.
  • the conductor 610 functions as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing any of the above elements as a component (Tantalum nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film) or the like can be used.
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have single-layer structures; however, the structure is not limited thereto, and a stacked structure of two or more layers may be used.
  • a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • a conductor 620 is provided so as to overlap with the conductor 610 with the insulator 630 interposed therebetween.
  • the conductor 620 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which is a low resistance metal material, may be used.
  • An insulator 650 is provided over the conductor 620 and the insulator 630.
  • the insulator 650 can be provided using a material similar to that of the insulator 320.
  • the insulator 650 may function as a planarization film that covers the concave and convex shapes below the insulator 650.
  • a transistor including an oxide semiconductor variation in electrical characteristics can be suppressed and reliability can be improved.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • miniaturization or high integration can be achieved in a semiconductor device including a transistor including an oxide semiconductor.
  • transistor 500 of the semiconductor device described in this embodiment is not limited to the above structure.
  • structural examples that can be used for the transistor 500 will be described.
  • FIG. 11A is a top view of the transistor 510A.
  • FIG. 11B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 11C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 11A, some elements are omitted for clarity.
  • the transistor 510A the insulator 511 functioning as an interlayer film, the insulator 512, the insulator 514, the insulator 516, the insulator 580, the insulator 582, and the insulator A body 584 is shown.
  • a conductor 546 (a conductor 546a and a conductor 546b) that is electrically connected to the transistor 510A and functions as a contact plug is illustrated.
  • the transistor 510A includes a conductor 560 functioning as a gate electrode (conductors 560a and 560b), an insulator 550 functioning as a gate insulating film, and an oxide 530 (oxide 530a) having a region where a channel is formed. , An oxide 530b, and an oxide 530c), a conductor 542a functioning as one of a source and a drain, a conductor 542b functioning as the other of a source and a drain, and an insulator 574.
  • the oxide 530c, the insulator 550, and the conductor 560 are provided in an opening provided in the insulator 580 with an insulator 574 interposed therebetween.
  • the oxide 530c, the insulator 550, and the conductor 560 are disposed between the conductor 542a and the conductor 542b.
  • the insulator 511 and the insulator 512 function as an interlayer film.
  • An insulator such as TiO 3 (BST) can be used in a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 511 preferably functions as a barrier film which prevents impurities such as water or hydrogen from entering the transistor 510A from the substrate side. Therefore, the insulator 511 is preferably formed using an insulating material having a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, and a copper atom (the impurity is difficult to transmit). Alternatively, it is preferable to use an insulating material having a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the oxygen is difficult to transmit). For example, aluminum oxide, silicon nitride, or the like may be used as the insulator 511. With this structure, diffusion of impurities such as hydrogen and water from the substrate side to the transistor 510A side than the insulator 511 can be suppressed.
  • the insulator 512 preferably has a lower dielectric constant than the insulator 511.
  • parasitic capacitance generated between the wirings can be reduced.
  • the conductor 560 may function as a gate electrode.
  • the insulator 514 and the insulator 516 function as interlayer films similarly to the insulator 511 or the insulator 512.
  • the insulator 514 preferably functions as a barrier film which prevents impurities such as water or hydrogen from entering the transistor 510A from the substrate side. With this structure, diffusion of impurities such as hydrogen and water from the substrate side to the transistor 510A side than the insulator 514 can be suppressed.
  • the insulator 516 preferably has a lower dielectric constant than the insulator 514. By using a material having a low dielectric constant as the interlayer film, parasitic capacitance generated between the wirings can be reduced.
  • the insulator 522 preferably has a barrier property. Since the insulator 522 has a barrier property, the insulator 522 functions as a layer that suppresses entry of impurities such as hydrogen from the peripheral portion of the transistor 510A to the transistor 510A.
  • the insulator 522 includes, for example, aluminum oxide, hafnium oxide, aluminum and an oxide containing hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (
  • An insulator including a so-called high-k material such as Ba, Sr) TiO 3 (BST) is preferably used in a single layer or a stacked layer.
  • a high-k material such as Ba, Sr) TiO 3 (BST) is preferably used in a single layer or a stacked layer.
  • the insulator 521 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulator 521 having a stacked structure with high thermal stability and high relative dielectric constant can be obtained.
  • the oxide 530 having a region functioning as a channel formation region includes an oxide 530a, an oxide 530b over the oxide 530a, and an oxide 530c over the oxide 530b.
  • an oxide 530a below the oxide 530b, diffusion of impurities from the structure formed below the oxide 530a to the oxide 530b can be suppressed.
  • the oxide 530c over the oxide 530b, diffusion of impurities from the structure formed above the oxide 530c to the oxide 530b can be suppressed.
  • the oxide 530 an oxide semiconductor which is a kind of the metal oxide described above can be used.
  • the oxide 530c is preferably provided in the opening provided in the insulator 580 with the insulator 574 interposed therebetween.
  • the insulator 574 has barrier properties, diffusion of impurities from the insulator 580 into the oxide 530 can be suppressed.
  • One of the conductors 542 functions as a source electrode and the other functions as a drain electrode.
  • a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing the metal as a main component can be used.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and has high oxidation resistance.
  • a stacked structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film are preferably stacked.
  • a titanium film and an aluminum film may be stacked.
  • a two-layer structure in which an aluminum film is stacked on a tungsten film a two-layer structure in which a copper film is stacked on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is stacked on a titanium film, and a tungsten film
  • a two-layer structure in which copper films are stacked may be used.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • a barrier layer may be provided over the conductor 542.
  • the barrier layer is preferably formed using a substance having a barrier property against oxygen or hydrogen. With this structure, the conductor 542 can be prevented from being oxidized when the insulator 574 is formed.
  • a metal oxide for example, a metal oxide can be used.
  • an insulating film having a barrier property against oxygen and hydrogen such as aluminum oxide, hafnium oxide, and gallium oxide, is preferably used.
  • silicon nitride formed by a CVD method may be used.
  • the material selection range of the conductor 542 can be widened.
  • the conductor 542 can be formed using a material that has low oxidation resistance but high conductivity, such as tungsten or aluminum.
  • a conductor that can be easily formed or processed can be used.
  • the insulator 550 functions as a gate insulating film.
  • the insulator 550 is preferably provided in the opening provided in the insulator 580 with the oxide 530c and the insulator 574 interposed therebetween.
  • the insulator 550 may have a stacked structure.
  • the insulator that functions as a gate insulating film has a stacked structure of a high-k material and a thermally stable material, so that the gate potential during transistor operation can be reduced while maintaining the physical film thickness. It becomes.
  • the conductor 560 functioning as a gate electrode includes a conductor 560a and a conductor 560b over the conductor 560a.
  • a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms is preferably used.
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules is preferably used.
  • the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities and oxygen.
  • the conductor 560a has a function of suppressing diffusion of oxygen
  • the material selectivity of the conductor 560b can be improved. That is, by including the conductor 560a, oxidation of the conductor 560b can be suppressed and reduction in conductivity can be prevented.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used.
  • the conductor 560a an oxide semiconductor that can be used as the oxide 530 can be used. In that case, by forming the conductor 560b by a sputtering method, the electrical resistance value of the conductor 560a can be reduced to obtain a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • a conductor having high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • An insulator 574 is provided between the insulator 580 and the transistor 510A.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen is preferably used.
  • aluminum oxide or hafnium oxide is preferably used.
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • the conductor 560 can be prevented from being oxidized by excess oxygen which the insulator 580 has.
  • the insulator 580, the insulator 582, and the insulator 584 function as an interlayer film.
  • the insulator 582 preferably functions as a barrier insulating film which prevents impurities such as water or hydrogen from entering the transistor 510A from the outside, like the insulator 514.
  • the insulator 580 and the insulator 584 preferably have a dielectric constant lower than that of the insulator 582 as in the case of the insulator 516.
  • parasitic capacitance generated between the wirings can be reduced.
  • the transistor 510A may be electrically connected to another structure through a plug or a wiring such as the insulator 580, the insulator 582, and the conductor 546 embedded in the insulator 584.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material can be used as a single layer or a stacked layer.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • the conductor 546 for example, by using a stacked structure of tantalum nitride, which is a conductor having a barrier property against hydrogen and oxygen, and tungsten having high conductivity, conductivity as a wiring is maintained. The diffusion of impurities from the outside can be suppressed.
  • a semiconductor device including a transistor including an oxide semiconductor with high on-state current can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with low off-state current can be provided.
  • FIG. 12A is a top view of the transistor 510B.
  • FIG. 12B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 12C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 12A, some elements are omitted for clarity.
  • the transistor 510B is a modification of the transistor 510A. Therefore, in order to prevent repetition of description, points different from the transistor 510A are mainly described.
  • the transistor 510B includes a region where the conductor 542 (the conductor 542a and the conductor 542b) overlaps with the oxide 530c, the insulator 550, and the conductor 560. With such a structure, a transistor with high on-state current can be provided. In addition, a transistor with high controllability can be provided.
  • the conductor 560 functioning as a gate electrode includes a conductor 560a and a conductor 560b over the conductor 560a.
  • a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms is preferably used.
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules is preferably used.
  • the conductor 560a has a function of suppressing diffusion of oxygen
  • the material selectivity of the conductor 560b can be improved. That is, by including the conductor 560a, oxidation of the conductor 560b can be suppressed and reduction in conductivity can be prevented.
  • the insulator 574 is preferably provided so as to cover the top surface and the side surface of the conductor 560, the side surface of the insulator 550, and the side surface of the oxide 530c.
  • the insulator 574 is preferably formed using an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • aluminum oxide or hafnium oxide is preferably used.
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • oxidation of the conductor 560 can be suppressed. Further, with the insulator 574, diffusion of water and impurities such as hydrogen included in the insulator 580 into the transistor 510B can be suppressed.
  • an insulator 576 having a barrier property may be provided between the conductor 546 and the insulator 580.
  • the insulator 576 it is possible to suppress the oxygen of the insulator 580 from reacting with the conductor 546 and oxidizing the conductor 546.
  • the selection range of a material for a conductor used for a plug or a wiring can be widened.
  • a low power consumption semiconductor device can be provided by using a metal material that absorbs oxygen and has high conductivity for the conductor 546.
  • a material having high conductivity while having low oxidation resistance such as tungsten or aluminum can be used.
  • a conductor that can be easily formed or processed can be used.
  • FIG. 13A is a top view of the transistor 510C.
  • FIG. 13B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 13C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 13A, some elements are omitted for clarity.
  • the transistor 510C is a modification of the transistor 510A. Therefore, in order to prevent repetition of description, points different from the transistor 510A are mainly described.
  • the conductor 547a is disposed between the conductor 542a and the oxide 530b
  • the conductor 547b is disposed between the conductor 542b and the oxide 530b.
  • the conductor 542a extends beyond the upper surface of the conductor 547a (conductor 547b) and the side surface on the conductor 560 side, and has a region in contact with the upper surface of the oxide 530b.
  • the conductor 547 a conductor that can be used for the conductor 542 may be used.
  • the thickness of the conductor 547 is preferably greater than that of the conductor 542 at least.
  • the transistor 510C illustrated in FIG. 13 has the above structure; thus, the conductor 542 can be closer to the conductor 560 than the transistor 510A. Alternatively, the conductor 560 can overlap the end portion of the conductor 542a and the end portion of the conductor 542b. Thus, the substantial channel length of the transistor 510C can be shortened, and the on-state current and frequency characteristics can be improved.
  • the conductor 547a (conductor 547b) is preferably provided so as to overlap with the conductor 542a (conductor 542b). With such a structure, in etching for forming an opening in which the conductor 546a (conductor 546b) is embedded, the conductor 547a (conductor 547b) functions as a stopper, and the oxide 530b is over-etched. Can be prevented.
  • the transistor 510C illustrated in FIG. 13 may have a structure in which the insulator 545 is provided in contact with the insulator 544.
  • the insulator 544 preferably functions as a barrier insulating film which suppresses entry of impurities such as water or hydrogen and excess oxygen into the transistor 510C from the insulator 580 side.
  • an insulator that can be used for the insulator 544 can be used.
  • a nitride insulator such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride, or silicon nitride oxide may be used.
  • FIG. 14A is a top view of the transistor 510D.
  • FIG. 14B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 14C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 14A, some elements are omitted for clarity.
  • a transistor 510D is a modification of the transistor. Therefore, in order to prevent the description from being repeated, differences from the above transistor will be mainly described.
  • the insulator 550 is provided over the oxide 530c, and the metal oxide 552 is provided over the insulator 550.
  • the conductor 560 is provided over the metal oxide 552 and the insulator 570 is provided over the conductor 560.
  • the insulator 571 is provided over the insulator 570.
  • the metal oxide 552 preferably has a function of suppressing oxygen diffusion.
  • the metal oxide 552 that suppresses diffusion of oxygen between the insulator 550 and the conductor 560 diffusion of oxygen into the conductor 560 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 530 can be suppressed. Further, oxidation of the conductor 560 due to oxygen can be suppressed.
  • the metal oxide 552 may function as part of the gate.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the metal oxide 552.
  • the electric resistance value of the metal oxide 552 can be reduced to form a conductive layer. This can be called an OC electrode.
  • the metal oxide 552 may function as a part of the gate insulating film. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulator 550, the metal oxide 552 is preferably a metal oxide that is a high-k material with a high relative dielectric constant. By setting it as the said laminated structure, it can be set as the laminated structure stable with respect to a heat
  • EOT equivalent oxide thickness
  • the metal oxide 552 is illustrated as a single layer; however, a stacked structure including two or more layers may be employed. For example, a metal oxide that functions as part of the gate electrode and a metal oxide that functions as part of the gate insulating film may be stacked.
  • the on-state current of the transistor 510D can be improved without weakening the influence of the electric field from the conductor 560.
  • the distance between the conductor 560 and the oxide 530 is maintained by the physical thickness of the insulator 550 and the metal oxide 552, so that the conductor 560 Leakage current with the oxide 530 can be suppressed. Therefore, by providing a stacked structure of the insulator 550 and the metal oxide 552, the physical distance between the conductor 560 and the oxide 530 and the electric field strength applied from the conductor 560 to the oxide 530 can be reduced. It can be easily adjusted as appropriate.
  • the metal oxide 552 can be used as the metal oxide 552 by reducing the resistance of an oxide semiconductor that can be used for the oxide 530.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like can be used.
  • hafnium oxide an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulating layer containing one or both of aluminum and hafnium.
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in a heat treatment in a later step.
  • the metal oxide 552 is not an essential component. What is necessary is just to design suitably according to the transistor characteristic to request
  • the insulator 570 may be formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen For example, aluminum oxide or hafnium oxide is preferably used.
  • impurities such as water or hydrogen from above the insulator 570 can be prevented from entering the oxide 530 through the conductor 560 and the insulator 550.
  • the insulator 571 functions as a hard mask.
  • the side surface of the conductor 560 is substantially vertical.
  • the angle formed between the side surface of the conductor 560 and the substrate surface is 75 ° to 100 °, Preferably, it can be set to 80 degrees or more and 95 degrees or less.
  • the insulator 571 may also have a function as a barrier layer by using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. In that case, the insulator 570 is not necessarily provided.
  • insulator 571 By using the insulator 571 as a hard mask, a part of the insulator 570, the conductor 560, the metal oxide 552, the insulator 550, and the oxide 530c is selectively removed, so that these side surfaces are substantially matched. In addition, a part of the surface of the oxide 530b can be exposed.
  • the transistor 510D includes a region 531a and a region 531b in part of the exposed oxide 530b surface.
  • One of the region 531a and the region 531b functions as a source region, and the other functions as a drain region.
  • the formation of the region 531a and the region 531b is performed by introducing an impurity element such as phosphorus or boron into the exposed oxide 530b surface by using, for example, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or a plasma treatment. This can be achieved.
  • an impurity element such as phosphorus or boron
  • an ion implantation method an ion doping method
  • a plasma immersion ion implantation method or a plasma treatment.
  • the “impurity element” in this embodiment and the like refers to an element other than the main component elements.
  • a metal film is formed after part of the surface of the oxide 530b is exposed, and then heat treatment is performed, whereby elements contained in the metal film are diffused into the oxide 530b, so that the regions 531a and 531b are formed.
  • the region 531a and the region 531b may be referred to as “impurity region” or “low resistance region”.
  • the region 531a and the region 531b can be formed in a self-aligning manner.
  • the region 531a and / or the region 531b and the conductor 560 do not overlap with each other, and parasitic capacitance can be reduced.
  • no offset region is formed between the channel formation region and the source / drain region (the region 531a or the region 531b).
  • an offset region may be provided between the channel formation region and the source / drain region in order to further reduce the off-state current.
  • the offset region is a region having a high electrical resistivity and is a region where the impurity element is not introduced.
  • the offset region can be formed by introducing the impurity element described above after the insulator 575 is formed.
  • the insulator 575 functions as a mask similarly to the insulator 571 and the like. Therefore, the impurity element is not introduced into the region overlapping with the insulator 575 of the oxide 530b, and the electrical resistivity of the region can be kept high.
  • the transistor 510D includes the insulator 575 on the side surfaces of the insulator 570, the conductor 560, the metal oxide 552, the insulator 550, and the oxide 530c.
  • the insulator 575 is preferably an insulator having a low relative dielectric constant.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having voids, or resin Preferably there is.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having a hole for the insulator 575 because an excess oxygen region can be easily formed in the insulator 575 in a later step.
  • Silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulator 575 preferably has a function of diffusing oxygen.
  • the transistor 510D includes the insulator 574 over the insulator 575 and the oxide 530.
  • the insulator 574 is preferably formed by a sputtering method. By using a sputtering method, an insulator with few impurities such as water or hydrogen can be formed. For example, aluminum oxide may be used as the insulator 574.
  • an oxide film formed by a sputtering method may extract hydrogen from a deposition target structure. Therefore, the insulator 574 absorbs hydrogen and water from the oxide 530 and the insulator 575, whereby the hydrogen concentration in the oxide 530 and the insulator 575 can be reduced.
  • FIG. 15A is a top view of the transistor 510E.
  • FIG. 15B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 15C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 15A, some elements are omitted for clarity.
  • the transistor 510E is a modified example of the transistor. Therefore, in order to prevent the description from being repeated, differences from the above transistor will be mainly described.
  • the conductor 542 is not provided, and a region 531a and a region 531b are included in part of the exposed surface of the oxide 530b.
  • One of the region 531a and the region 531b functions as a source region, and the other functions as a drain region.
  • An insulator 573 is provided between the oxide 530b and the insulator 574.
  • a region 531 (a region 531a and a region 531b) illustrated in FIG. 15 is a region where the following element is added to the oxide 530b.
  • the region 531 can be formed by using, for example, a dummy gate.
  • a dummy gate may be provided over the oxide 530b, and the dummy gate may be used as a mask, and an element for reducing the resistance of the oxide 530b may be added.
  • the element is added to a region where the oxide 530 does not overlap with the dummy gate, so that the region 531 is formed.
  • an ion implantation method in which an ionized source gas is added by mass separation an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, or the like can be used.
  • boron or phosphorus is given as an element for reducing the resistance of the oxide 530.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, rare gas, or the like may be used.
  • the rare gas include helium, neon, argon, krypton, and xenon. What is necessary is just to measure the density
  • boron and phosphorus are preferable because an amorphous silicon or low-temperature polysilicon production line apparatus can be used. Existing equipment can be diverted, and capital investment can be suppressed.
  • an insulating film to be the insulator 573 and an insulating film to be the insulator 574 may be formed over the oxide 530b and the dummy gate.
  • CMP treatment is performed on the insulating film to be the insulator 580, whereby one of the insulating films to be the insulator 580 is obtained.
  • the part is removed and the dummy gate is exposed.
  • part of the insulator 573 in contact with the dummy gate may be removed. Therefore, the insulator 574 and the insulator 573 are exposed on the side surface of the opening provided in the insulator 580, and a part of the region 531 provided in the oxide 530b is exposed on the bottom surface of the opening. To do.
  • an oxide film to be the oxide 530c, an insulating film to be the insulator 550, and a conductive film to be the conductor 560 are sequentially formed in the opening, CMP treatment or the like is performed until the insulator 580 is exposed.
  • the transistor illustrated in FIG. 15 can be formed by removing part of the oxide film to be the oxide 530c, the insulating film to be the insulator 550, and the conductive film to be the conductor 560.
  • the insulator 573 and the insulator 574 are not essential components. What is necessary is just to design suitably according to the transistor characteristic to request
  • the transistor illustrated in FIGS. 15A and 15B can use an existing device and can be reduced in cost because the conductor 542 is not provided.
  • FIG. 16A is a top view of the transistor
  • FIG. 16B is a perspective view of the transistor.
  • a cross-sectional view taken along X1-X2 in FIG. 16A is shown in FIG. 17A
  • a cross-sectional view taken along Y1-Y2 is shown in FIG.
  • the transistors illustrated in FIGS. 16A and 16B and FIGS. 17A and 17B each include an oxide semiconductor S, an insulator FGI that functions as a gate insulating film, and a conductor that functions as a front gate. FGE and a conductor WE having a function as a wiring are included.
  • the conductor PE has a function as a plug for connecting the conductor WE and the oxide S or the conductor FGE.
  • the oxide semiconductor S includes three layers of oxides S1, S2, and S3 is shown.
  • CAAC c-axis aligned crystal
  • CAC Cloud-aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in part of a material and an insulating function in part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is a carrier. This function prevents electrons from flowing.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • the CAC-OS or the CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor for example, a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), or a pseudo-amorphous oxide semiconductor (a-liquid oxide semiconductor) is used.
  • OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the oxide semiconductor used for the semiconductor of the transistor a thin film with high crystallinity is preferably used.
  • the stability or reliability of the transistor can be improved.
  • the thin film include a single crystal oxide semiconductor thin film and a polycrystalline oxide semiconductor thin film.
  • a high temperature or laser heating step is required in order to form a single crystal oxide semiconductor thin film or a polycrystalline oxide semiconductor thin film on a substrate. Therefore, the cost of the manufacturing process increases and the throughput also decreases.
  • Non-Patent Document 1 Non-Patent Document 1
  • Non-Patent Document 2 An In—Ga—Zn oxide (referred to as CAAC-IGZO) having a CAAC structure was discovered in 2009.
  • CAAC-IGZO In—Ga—Zn oxide
  • a transistor using CAAC-IGZO has excellent electrical characteristics and reliability.
  • nc-IGZO In 2013, an In—Ga—Zn oxide having an nc structure (referred to as nc-IGZO) was discovered (see Non-Patent Document 3). Here, it is reported that nc-IGZO has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm or more and 3 nm or less), and regularity is not observed in crystal orientation between different regions. Yes.
  • Non-Patent Document 4 and Non-Patent Document 5 show the transition of the average crystal size by irradiation of electron beams with respect to the thin films of the above-mentioned CAAC-IGZO, nc-IGZO, and IGZO having low crystallinity.
  • a complete amorphous structure could not be confirmed in IGZO.
  • CAAC-IGZO thin film and the nc-IGZO thin film have higher stability against electron beam irradiation than the low crystalline IGZO thin film. Therefore, a CAAC-IGZO thin film or an nc-IGZO thin film is preferably used as a semiconductor of the transistor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and have a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. This is probably because of this.
  • the CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • the CAAC-OS is an oxide semiconductor with high crystallinity.
  • CAAC-OS cannot confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
  • the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the oxide semiconductor including a CAAC-OS are stable. Therefore, an oxide semiconductor including a CAAC-OS is resistant to heat and has high reliability.
  • the CAAC-OS is stable even at a high temperature (so-called thermal budget) in the manufacturing process. Therefore, when a CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be increased.
  • the nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and different properties.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • the oxide semiconductor for a transistor, a transistor with high field-effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • Non-Patent Document 6 shows that the off-current per 1 ⁇ m channel width of a transistor is on the order of yA / ⁇ m (10 ⁇ 24 A / ⁇ m).
  • yA / ⁇ m 10 ⁇ 24 A / ⁇ m
  • Non-Patent Document 8 an application of a transistor using an oxide semiconductor to a display device using a characteristic that leakage current of the transistor is low has been reported (see Non-Patent Document 8).
  • the displayed image is switched several tens of times per second.
  • the number of switching of images per second is called a refresh rate.
  • the refresh rate may be referred to as a drive frequency.
  • Such high-speed screen switching that is difficult for human eyes to perceive is considered as a cause of eye fatigue.
  • power consumption of the display device can be reduced by driving at a reduced refresh rate.
  • Such a driving method is called idling stop (IDS) driving.
  • IDS idling stop
  • an oxide semiconductor with low carrier density is preferably used.
  • the impurity concentration in the oxide semiconductor may be reduced and the defect state density may be reduced.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low density of defect states, and thus may have a low density of trap states.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap state density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor (SIMS)) is 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated in some cases. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less in SIMS. Preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • an oxygen vacancy may be formed in some cases.
  • electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the discovery of the CAAC structure and the nc structure contributes to improvement in electrical characteristics and reliability of a transistor including an oxide semiconductor having a CAAC structure or an nc structure, and a reduction in manufacturing process cost and throughput.
  • research on application of the transistor to a display device and an LSI utilizing the characteristic that the leakage current of the transistor is low is underway.
  • FIG. 18 shows a product image that can be used for the memory device according to one embodiment of the present invention.
  • a region 701 illustrated in FIG. 18 represents a high temperature characteristic (High T operation)
  • a region 702 represents a high frequency characteristic (High f operation)
  • a region 703 represents a low off characteristic (Ioff)
  • a region 704 represents a region 701.
  • an area 702 and an area 703 overlap each other.
  • the region 701 can be roughly filled by applying carbide or nitride such as silicon carbide or gallium nitride as a channel formation region of the transistor.
  • carbide or nitride such as silicon carbide or gallium nitride
  • the region 702 can be roughly filled by applying silicide such as single crystal silicon or crystalline silicon as a channel formation region of the transistor.
  • the region 703 can be roughly filled by using an oxide semiconductor or a metal oxide as a channel formation region of the transistor.
  • the storage device according to one embodiment of the present invention can be preferably used for, for example, a product in the range indicated in the region 704.
  • the transistor included in the memory device includes a crystalline OS in a channel formation region.
  • the channel formation region includes the crystalline OS
  • a memory device and an electronic device that satisfy high temperature characteristics, high frequency characteristics, and low off characteristics can be provided.
  • examples of the product in the range illustrated in the region 704 include an electronic device having a CPU with low power consumption and high performance, an in-vehicle electronic device that requires high reliability in a high temperature environment, and the like. More specifically, FIGS. 19A to 19E, FIGS. 20A and 20B, FIGS. 21A to 21C, and FIGS. 22A and 22B each illustrate one embodiment of the present invention. 1 shows an example of an electronic device equipped with a storage device according to the above.
  • a memory device can be used for various electronic devices.
  • the memory device according to one embodiment of the present invention can be used as a memory built in an electronic device.
  • examples of an electronic device that can use the storage device according to one embodiment of the present invention include an information terminal, a game machine, an appliance, a mobile object, a parallel computer, a system including a server, and the like.
  • FIG. 19A illustrates an information terminal 5500 as an electronic device that can use a memory device according to one embodiment of the present invention.
  • the information terminal 5500 is a mobile phone (smart phone).
  • the information terminal 5500 includes a housing 5510 and a display portion 5511, and a touch panel is provided in the display portion 5511 and a button is provided in the housing 5510 as an input interface.
  • a desktop information terminal 5300 is illustrated in FIG. 19B as an electronic device that can use the memory device according to one embodiment of the present invention.
  • the desktop information terminal 5300 includes an information terminal main body 5301, a display 5302, and a keyboard 5303.
  • FIGS. 19A and 19B a smartphone and a desktop information terminal are illustrated as examples. However, as other information terminals, for example, a PDA (Personal Digital Assistant), a notebook information terminal, a workstation, etc. In addition, a storage device according to one embodiment of the present invention may be used.
  • a PDA Personal Digital Assistant
  • FIG. 19C illustrates a portable game machine 5200 as an electronic device that can use the memory device of one embodiment of the present invention.
  • a portable game machine 5200 includes a housing 5201, a display portion 5202, a button 5203, and the like.
  • a portable game machine is illustrated as an example; however, as other game machines, for example, home-use game machines, arcade games installed in entertainment facilities (game centers, amusement parks, etc.)
  • the storage device according to one embodiment of the present invention may be used for a batting practice pitching machine installed in a machine or a sports facility.
  • an electronic refrigerator-freezer 5800 is illustrated in FIG. 19D as an electronic device that can use the memory device of one embodiment of the present invention.
  • An electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator compartment door 5802, a refrigerator compartment door 5803, and the like.
  • an electric refrigerator-freezer is illustrated as an example, but as other electrical appliances, for example, a vacuum cleaner, a microwave oven, a microwave oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner are used.
  • the storage device according to one embodiment of the present invention may be used for an air conditioning / heating appliance, a washing machine, a dryer, an audiovisual device, a digital camera, a digital video camera, and the like.
  • FIG. 19E1 an automobile 5700 is illustrated in FIG. 19E1 as an electronic device that can use the memory device of one embodiment of the present invention.
  • FIG. 19E2 is a view showing the periphery of the windshield in the interior of the automobile.
  • FIG. 19E2 illustrates a display panel 5704 attached to a pillar in addition to the display panel 5701, the display panel 5702, and the display panel 5703 attached to the dashboard.
  • the display panels 5701 to 5703 can provide various information by displaying settings such as a speedometer, a tachometer, a travel distance, a fuel gauge, a gear state, and an air conditioner.
  • display items, layout, and the like displayed on the display panel can be changed as appropriate according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the field of view (dead angle) blocked by the pillar can be complemented. That is, by displaying an image from an imaging device provided outside the automobile 5700, the blind spot can be compensated for and safety can be improved. Further, by displaying an image that complements an invisible part, it is possible to confirm safety more naturally and without a sense of incongruity.
  • the display panel 5704 can also be used as a lighting device.
  • FIG. 19 (E1) and FIG. 19 (E2) the display panel attached to the periphery of the automobile and the windshield of the automobile is illustrated as an example, but other moving bodies include, for example, a train, a monorail, a ship, and a flying body.
  • a storage device according to one embodiment of the present invention may be used for a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket, or the like.
  • FIGS. 20A and 20B an information terminal 7000 is illustrated in FIGS. 20A and 20B as an electronic device that can use the memory device according to one embodiment of the present invention.
  • the information terminal 7000 includes a housing 7010, a monitor unit 7012, a keyboard 7013, a port 7015, and the like.
  • a keyboard 7013 and a port 7015 are provided in the housing 7010.
  • the port 7015 includes, for example, a USB port, a LAN port, a HDMI (High-Definition Multimedia Interface; HDMI is a registered trademark) port, and the like.
  • FIG. 20A illustrates a state where the monitor unit 7012 is open
  • FIG. 20B illustrates a state where the monitor unit 7012 is closed.
  • the maximum angle that the monitor unit 7012 opens is about 135 ° (see FIG. 20A).
  • the housing 7010 is provided with a cover 7011 that can be opened and closed (see FIG. 20B).
  • a storage device 100 according to one embodiment of the present invention is incorporated in the housing 7010, and the storage device 100 is detachable.
  • a device for cooling the storage device 100 or a device for radiating heat may be provided inside the housing 7010. Since the cover 7011 can be opened and the storage device 100 can be attached and detached, the expandability of the information terminal 7000 is high.
  • By incorporating a plurality of storage devices 100 into the information terminal 7000 it is possible to perform advanced graphic processing, scientific and technological calculation, artificial intelligence calculation, and the like.
  • FIG. 21A a large parallel computer 5400 is illustrated in FIG. 21A as an electronic device that can use the memory device according to one embodiment of the present invention.
  • the parallel computer 5400 has a plurality of rack mount computers 5420 in a rack 5410.
  • FIG. 21B is a schematic perspective view illustrating a configuration example of the computer 5420.
  • the computer 5420 includes a motherboard 5430, and the motherboard 5430 includes a plurality of slots 5431.
  • a PC card 5421 is inserted into the slot 5431.
  • the PC card 5421 includes a connection terminal 5423, a connection terminal 5424, and a connection terminal 5425, and each is connected to the motherboard 5430.
  • FIG. 21C is a schematic perspective view illustrating a configuration example of the PC card 5421.
  • the PC card 5421 includes a board 5422, and includes a connection terminal 5423, a connection terminal 5424, a connection terminal 5425, a chip 5426, a chip 5427, and the like over the board 5422.
  • the chip 5426, the chip 5427, and the like a memory device, a CPU, a GPU (Graphics Processing Unit), an FPGA (Field Programmable Gate Array), and the like according to one embodiment of the present invention are mounted.
  • the chip 5426, the chip 5427, and the like have a plurality of terminals (not shown) for inputting and outputting signals. By inserting the terminals into sockets (not shown) included in the PC card 5421, the chip 5426 and the chip 5427 are connected to the PC card 5421. Electrical connection may be performed, or electrical connection may be performed by, for example, performing reflow soldering on the wiring provided in the PC card 5421.
  • connection terminal 5423, the connection terminal 5424, and the connection terminal 5425 can be used as an interface for supplying power to the PC card 5421, inputting and outputting signals, and the like, for example.
  • USB Universal Serial Bus
  • SATA Serial ATA
  • SCSI Serial Computer System Interface
  • HDMI registered trademark
  • the PC card 5421 has a connection terminal 5428 on the board 5422.
  • the connection terminal 5428 has a shape that can be inserted into the slot 5431 of the motherboard 5430, and the connection terminal 5428 functions as an interface for connecting the PC card 5421 and the motherboard 5430.
  • PCI Express also referred to as PCIe; PCI Express and PCIe are registered trademarks
  • the parallel computer 5400 can perform, for example, large-scale calculations necessary for large-scale scientific and technical calculations, artificial intelligence learning, and inference.
  • FIG. 22A illustrates a system including a server 5100 as an electronic device that can use the memory device of one embodiment of the present invention.
  • FIG. 22A schematically illustrates a state where communication 5110 is performed between the server 5100, the information terminal 5500, and the desktop information terminal 5300.
  • a user can access the server 5100 from the information terminal 5500, the desktop information terminal 5300, or the like.
  • a user can receive a service provided by the administrator of the server 5100 through communication 5110 via the Internet.
  • Such services include, for example, e-mail, SNS (Social Networking Service), online software, cloud storage, navigation system, translation system, Internet games, online shopping, financial transactions such as stocks, exchanges, bonds, public facilities, commercial facilities, Reservation systems for accommodation facilities and hospitals, and viewing of Internet programs, lectures and lectures.
  • SNS Social Networking Service
  • the user accesses the server 5100 through the communication 5110. Then, the calculation or calculation can be performed on the server 5100.
  • artificial intelligence can be used in a service provided on the server 5100.
  • the system may be able to provide guidance on an ad hoc basis according to road congestion, train operation information, and the like.
  • the system may be able to properly translate unique phrases such as dialects and slang.
  • the system may be able to determine a user's symptom, degree of injury, etc., and introduce an appropriate hospital or clinic.
  • FIG. 22A shows a state where communication 5110 is performed between the server 5100, the information terminal 5500, and the desktop information terminal 5300.
  • FIG. Communication 5110 may be performed between the server 5100 and an electronic device other than the information terminal.
  • IoT Internet of Things
  • FIG. 22B schematically illustrates a state in which communication 5110 is performed between the server 5100 and an electronic device (an electric refrigerator-freezer 5800, a portable game machine 5200, an automobile 5700, a television device 5600) as an example. ing.
  • each electronic device may use artificial intelligence.
  • Operations necessary for learning and inference of artificial intelligence can be performed on the server 5100.
  • data necessary for the calculation is transmitted from one of the electronic devices to the server 5100 through the communication 5110, the artificial intelligence is calculated on the server 5100, and the output data is transmitted from the server 5100 to the electronic device through the communication 5110. Sent to one of them.
  • the electronic device can use the data output by the calculation of artificial intelligence.
  • the electronic device illustrated in FIG. 22B is an example, and the communication 5110 may be performed between the server 5100 and an electronic device not illustrated in FIG.
  • the memory device according to one embodiment of the present invention can be used for various electronic devices.
  • a memory device according to one embodiment of the present invention can be operated with a small number of power supplies, and the cost of an electronic device using the memory device can be reduced.
  • the memory device according to one embodiment of the present invention has a small chip area and can reduce the size of an electronic device. Alternatively, more storage devices can be mounted on the electronic device.
  • the memory device according to one embodiment of the present invention is less likely to lose data even in a high-temperature environment and can operate at high speed. With the use of the memory device according to one embodiment of the present invention, a highly reliable electronic device that operates reliably even in a high-temperature environment can be provided.

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Abstract

要約書 ｎチャネル型トランジスタで構成されたゲインセル型のメモリセルを有し、ビット線に印加される電 位より低い電位を必要としない、記憶装置を提供する。 記憶装置が有するメモリセルは行列状 （マトリクス状） に配置され、 それぞれのメモリセルは、 書き 込みワード線、 書き込みビット線、 読み出しワード線、 読み出しビット線と接続される。 書き込みワ ード線は、 行列状に配置されたメモリセルの、 行または列の一方向と平行に配置され、 書き込みビッ ト線は、 行または列の他方向と平行に配置される。 読み出しワード線は、 行列状に配置されたメモリ セルの、 行または列の一方向と平行に配置され、 読み出しビット線は、 行または列の他方向と平行に 配置される。

Description

記憶装置、半導体装置、および電子機器
本発明の一形態は、記憶装置に関する。特に、半導体特性を利用することで機能しうる記憶装置に関する。
また、本発明の一形態は、半導体装置に関する。本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品、集積回路を備えた電子機器は、半導体装置の一例である。
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
トランジスタに適用可能な半導体として、酸化物半導体が、近年注目されている。酸化物半導体を用いたトランジスタ（酸化物半導体トランジスタ、ＯＳトランジスタともいう）は、薄膜トランジスタであり、積層して設けることができる。例えば、単結晶シリコン基板に形成されたＳｉトランジスタを用いて第１の回路を構成し、その上方にＯＳトランジスタを用いた第２の回路を、積層して設けることができる。また、ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流ともいう）が非常に小さいという特徴を有する。
特許文献１には、駆動回路や制御回路などの周辺回路を形成した半導体基板上に、ＯＳトランジスタを用いた複数のメモリセルを有する半導体装置、および、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセルにＯＳトランジスタを適用した例が、開示されている。例えば、単結晶シリコン基板に形成されたＳｉトランジスタを用いて周辺回路を構成し、その上方にＯＳトランジスタを用いたメモリセルを積層して設けることで、チップ面積を削減することができる。
特許文献２には、ＯＳトランジスタと、ＯＳトランジスタ以外のトランジスタ（例えば、Ｓｉトランジスタ）を用いた複数のメモリセルを有する半導体装置、および、２トランジスタ１容量素子（容量素子は省略してもよい）で構成されたゲインセル型のメモリセルにＯＳトランジスタを適用した例が、開示されている。ゲインセル型のメモリセルは、容量素子の容量が小さい場合でも、蓄積した電荷を直近のトランジスタで増幅することで、メモリとしての動作を行うことができる。ゲインセル型のメモリセルに、オフ電流が非常に小さい特徴を有するＯＳトランジスタを用いることで、長時間にわたって蓄積した電荷を保持することができる。
なお、本明細書等では、ＯＳトランジスタを用いたゲインセル型のメモリセルによって構成される半導体装置を、「ＮＯＳＲＡＭ（登録商標、Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）」と呼ぶ。また、メモリセルを有する半導体装置、ＮＯＳＲＡＭ、および、周辺回路と複数のメモリセルを有する半導体装置を、以後、記憶装置またはメモリと呼ぶ。
一方、酸化物半導体に関して、例えば、酸化インジウム、酸化亜鉛など、一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯともいう）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照）。
非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いて、トランジスタを作製する技術が開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
非特許文献６では、酸化物半導体を用いたトランジスタの、オフ電流が非常に小さいことが報告され、非特許文献７および非特許文献８では、オフ電流が非常に小さい性質を利用した、ＬＳＩおよびディスプレイが報告されている。
特開２０１２−２５６８２０号公報 特開２０１２−２５６４００号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
特許文献２に示されるように、ＯＳトランジスタと、ＯＳトランジスタ以外のトランジスタを用いてメモリセルを構成した場合、例えば、単結晶シリコン基板に形成されたＳｉトランジスタと、その上方に積層して設けられたＯＳトランジスタを用いてメモリセルを構成した場合、特許文献１のように、メモリセルの下方に位置する単結晶シリコン基板に周辺回路を構成することができなかった。より正確には、メモリセルの下方に位置する単結晶シリコン基板に周辺回路を構成するには、メモリセルとメモリセルの間に、周辺回路を構成するための領域を設ける必要があった。
もしくは、特許文献１のように、周辺回路を形成した半導体基板上に、ＯＳトランジスタを用いたメモリセルを積層して設けるには、メモリセルを構成するトランジスタを、ＯＳトランジスタのみとする必要があった。ＯＳトランジスタはｎチャネル型トランジスタであるため、特許文献２に示されるゲインセル型のメモリセルをｎチャネル型トランジスタのみで構成すると、ビット線に印加される電位より低い電位をワード線に印加する必要があった。例えば、ビット線に印加される電位のうち、一番低い電位をＧＮＤとした場合、ワード線にはＧＮＤよりも低い電位、すなわち、負電位を印加する必要があった。
本発明の一形態は、ゲインセル型のメモリセルを有する記憶装置において、周辺回路を形成した半導体基板上にＯＳトランジスタを用いたメモリセルを積層し、負電位を印加する必要がない、記憶装置を提供することを課題の一つとする。または、本発明の一形態は、ゲインセル型のメモリセルを有し、チップ面積が小さく、負電位を印加する必要がない、記憶装置を提供することを課題の一つとする。または、本発明の一形態は、ゲインセル型のメモリセルを有し、チップ面積が小さく、負電位を印加する必要がない記憶装置を有する、電子機器を提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、メモリセルアレイと、周辺回路とを有する記憶装置である。メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線とを有する。ｍ×ｎ個のメモリセルは、行列状に配置され、メモリセルのそれぞれは、第１乃至第４配線と電気的に接続され、メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有する。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、ソースまたはドレインの他方は、第２トランジスタのゲートと電気的に接続され、第１トランジスタのゲートは、第３配線と電気的に接続される。第２トランジスタのソースまたはドレインの一方は、第２配線と電気的に接続され、ソースまたはドレインの他方は、第４配線と電気的に接続される。第１トランジスタおよび第２トランジスタは、ｎチャネル型トランジスタであり、第１トランジスタおよび第２トランジスタは、チャネル形成領域に金属酸化物を有する。周辺回路は、第１回路と、第２回路と、コントローラとを有し、第１回路は、第１配線および第２配線と電気的に接続され、メモリセルにデータを書き込む機能、および、メモリセルからデータを読み出す機能を有する。第２回路は、第３配線および第４配線と電気的に接続され、第３配線および第４配線を駆動する機能を有し、コントローラは、第１回路および第２回路を制御する機能を有する。
また、本発明の一形態は、メモリセルアレイと、周辺回路とを有する記憶装置である。メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線とを有する。ｍ×ｎ個のメモリセルは、行列状に配置され、メモリセルのそれぞれは、第１乃至第４配線と電気的に接続され、メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有する。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、ソースまたはドレインの他方は、第２トランジスタのゲートと電気的に接続され、第１トランジスタのゲートは、第３配線と電気的に接続される。第２トランジスタのソースまたはドレインの一方は、第２配線と電気的に接続され、ソースまたはドレインの他方は、第４配線と電気的に接続される。第１トランジスタおよび第２トランジスタは、ｎチャネル型トランジスタであり、第１トランジスタおよび第２トランジスタは、チャネル形成領域に金属酸化物を有する。周辺回路は、第１回路と、第２回路と、コントローラとを有し、第１回路は、第１配線および第２配線と電気的に接続され、メモリセルにデータを書き込む機能、および、メモリセルからデータを読み出す機能を有する。第２回路は、第３配線および第４配線と電気的に接続され、第３配線および第４配線を駆動する機能を有し、コントローラは、第１回路および第２回路を制御する機能を有し、シリアル・ペリフェラル・インタフェースの機能を有する。
また、本発明の一形態は、メモリセルアレイと、周辺回路とを有する記憶装置である。メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線とを有する。ｍ×ｎ個のメモリセルは、行列状に配置され、メモリセルのそれぞれは、第１乃至第４配線と電気的に接続され、メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有する。第１トランジスタのソースまたはドレインの一方は、第１配線と電気的に接続され、ソースまたはドレインの他方は、第２トランジスタのゲートと電気的に接続され、第１トランジスタのゲートは、第３配線と電気的に接続される。第２トランジスタのソースまたはドレインの一方は、第２配線と電気的に接続され、ソースまたはドレインの他方は、第４配線と電気的に接続される。第１トランジスタおよび第２トランジスタは、ｎチャネル型トランジスタであり、第１トランジスタおよび第２トランジスタは、チャネル形成領域に金属酸化物を有する。周辺回路は、第１回路と、第２回路と、コントローラと、ページバッファとを有し、第１回路は、第１配線および第２配線と電気的に接続され、ページバッファは、データを一時的に記憶する機能を有し、コントローラは、ページバッファにデータを書き込む機能、および、ページバッファからデータを読み出す機能を有する。第１回路は、ページバッファから読み出したデータを、メモリセルに書き込む機能、および、メモリセルから読み出したデータを、ページバッファに書き込む機能を有する。第２回路は、第３配線および第４配線と電気的に接続され、第３配線および第４配線を駆動する機能を有し、コントローラは、第１回路および第２回路を制御する機能を有し、シリアル・ペリフェラル・インタフェースの機能を有する。
また、上記形態において、メモリセルのそれぞれは、容量素子を有し、容量素子の一方の電極は、第２トランジスタのゲートと電気的に接続され、容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される。
また、上記形態において、第１回路は、第１配線および第２配線に、第一電位または第二電位を供給する。第２回路は、第４配線に、第一電位または第二電位を供給し、第３配線に、第一電位または第三電位を供給する。
また、上記形態において、第１回路および第２回路は、半導体基板に形成されたトランジスタを有し、第１トランジスタおよび第２トランジスタは、半導体基板の上方に積層して形成される。
本発明の一形態により、ゲインセル型のメモリセルを有する記憶装置において、周辺回路を形成した半導体基板上にＯＳトランジスタを用いたメモリセルを積層し、負電位を印加する必要がない、記憶装置を提供することができる。または、本発明の一形態により、ゲインセル型のメモリセルを有し、チップ面積が小さく、負電位を印加する必要がない、記憶装置を提供することができる。または、本発明の一形態により、ゲインセル型のメモリセルを有し、チップ面積が小さく、負電位を印加する必要がない記憶装置を有する、電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
図１は記憶装置の構成例を示す斜視概略図である。 図２はトランジスタのＶｇｓとＩｄｓの関係を示す模式図である。 図３は記憶装置の構成例を示すブロック図である。 図４（Ａ）はメモリセルアレイを説明する図であり、図４（Ｂ）、（Ｃ）はメモリセルの構成例を示す回路図である。 図５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）はメモリセルの構成例を示す回路図である。 図６はビット線ドライバ回路を構成する回路を説明する図である。 図７はメモリセルの動作例を説明するタイミングチャートである。 図８は記憶装置の構成例を示すブロック図である。 図９は半導体装置の構成例を示す断面図である。 図１０（Ａ）、（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図１１（Ａ）はトランジスタの構造例を示す上面図であり、図１１（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図１２（Ａ）はトランジスタの構造例を示す上面図であり、図１２（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図１３（Ａ）はトランジスタの構造例を示す上面図であり、図１３（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図１４（Ａ）はトランジスタの構造例を示す上面図であり、図１４（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図１５（Ａ）はトランジスタの構造例を示す上面図であり、図１５（Ｂ）、（Ｃ）はトランジスタの構造例を示す断面図である。 図１６（Ａ）はトランジスタの構造例を示す上面図であり、図１６（Ｂ）はトランジスタの構造例を示す斜視図である。 図１７（Ａ）、（Ｂ）はトランジスタの構造例を示す断面図である。 図１８は製品イメージを説明する図である。 図１９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ１）、（Ｅ２）は電子機器の構成例を示す図である。 図２０（Ａ）、（Ｂ）は電子機器の構成例を示す図である。 図２１（Ａ）、（Ｂ）、（Ｃ）は電子機器の構成例を示す図である。 図２２（Ａ）、（Ｂ）は電子機器の構成例を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等において、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。また、オフ電流と同じ意味で、リーク電流という場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分類される。
例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジスタ」、「ＯＳトランジスタ」と呼ぶことができる。同様に、上述した、「酸化物半導体を用いたトランジスタ」も、チャネル形成領域に金属酸化物を有するトランジスタである。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と呼称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
（実施の形態１）
本実施の形態では、本発明の一形態に係わる記憶装置の構成例について説明する。本発明の一形態に係わる記憶装置は、半導体特性を利用することで機能しうる記憶装置であり、メモリとも呼ばれている。また、本発明の一形態に係わる記憶装置は、周辺回路を形成した半導体基板上に、ＯＳトランジスタを用いて構成されたメモリセルが、積層して設けられた構造を有する。
＜記憶装置の斜視概略図＞
図１は、本発明の一形態に係わる記憶装置１００の構成例を示す斜視概略図である。
記憶装置１００は、層１０１および層２０１を有し、層１０１の上方に層２０１が積層して設けられた構造を有する。層１０１および層２０１には、それぞれ、半導体特性を利用することで機能しうる回路が設けられており、層１０１には周辺回路１１０が設けられ、層２０１にはメモリセルアレイ（Ｍｅｍｏｒｙ　Ｃｅｌｌ　Ａｒｒａｙ）２１０が設けられている。なお、本明細書等で説明する図面においては、主な信号の流れを矢印または線で示しており、電源線等は省略する場合がある。
周辺回路１１０は、ローデコーダ１２１、ワード線ドライバ回路１２２、カラムデコーダ１３１、ビット線ドライバ回路１３２、出力回路１４０、および、コントロールロジック回路１６０を有する。なお、周辺回路１１０は、メモリセルアレイ２１０の駆動回路および制御回路としての機能を有する。
周辺回路１１０は、半導体基板ＳＵＢに形成したトランジスタを用いて構成されている。半導体基板ＳＵＢは、トランジスタのチャネル領域を形成することが可能であれば、特に限定されない。例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板など）、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。
また、ＳＯＩ基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成したトランジスタは、チャネル形成領域に単結晶半導体を有する。
本実施の形態では、半導体基板ＳＵＢに単結晶シリコン基板を用いた場合について説明する。また、単結晶シリコン基板に形成されたトランジスタを、Ｓｉトランジスタと呼ぶ。Ｓｉトランジスタを用いて構成された周辺回路１１０は、高速な動作が可能である。
メモリセルアレイ２１０は、複数のメモリセル２１１を有し、メモリセル２１１はＯＳトランジスタを用いて構成されている。ＯＳトランジスタは薄膜トランジスタであるため、メモリセルアレイ２１０は、半導体基板ＳＵＢ上に積層して設けることができる。
ここで、酸化物半導体のバンドギャップは２．５ｅＶ以上、好ましくは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、オフ電流が非常に小さい。なお、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流をいう。
ＯＳトランジスタのチャネル形成領域に用いられる金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分、水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性）、または実質的にｉ型にすることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。なお、ＯＳトランジスタの詳細については、実施の形態４で説明する。
メモリセル２１１は、電荷を蓄積し保持することで、データを記憶する機能を有する。メモリセル２１１は、２値（ハイレベルまたはローレベル）のデータを記憶する機能を有していてもよいし、４値以上のデータを記憶する機能を有していてもよい。または、アナログデータを記憶する機能を有していてもよい。
ＯＳトランジスタは、オフ電流が非常に小さいため、メモリセル２１１に用いるトランジスタとして好適である。ＯＳトランジスタは、例えば、チャネル幅１μｍあたりのオフ電流を、１００ｚＡ／μｍ以下、または１０ｚＡ／μｍ以下、または１ｚＡ／μｍ以下、または１０ｙＡ／μｍ以下とすることができる。ＯＳトランジスタをメモリセル２１１に用いることにより、メモリセル２１１に記憶したデータを長時間に渡って保持することができる。
ＯＳトランジスタは、高温下でもオフ電流が増加しにくいため、周辺回路１１０の発熱による高温下においても、メモリセル２１１に記憶したデータの消失が生じにくい。ＯＳトランジスタを用いることで、記憶装置１００の信頼性を高めることができる。
また、図２に、ＯＳトランジスタのＶｇｓとＩｄｓとの関係を示す。図２は、ＯＳトランジスタのソースとドレインとの間に一定の電圧を印加した場合、ソースに対するゲートの電圧Ｖｇｓと、ソースとドレインとの間に流れる電流Ｉｄｓとの関係を示す模式図である。
図２に示すように、ＯＳトランジスタは、高温になるほどしきい値電圧がマイナスにシフトし、トランジスタがオン状態にあるときの、ソースとドレインとの間に流れる電流（オン電流ともいう）が増加する性質を有する。すなわち、メモリセル２１１は、高温下で高速動作を行うことができる。
図１に示すように、メモリセルアレイ２１０において、メモリセル２１１は行列状（マトリクス状ともいう）に配置され、各メモリセル２１１は、配線ＷＬおよび配線ＢＬと接続されている。メモリセル２１１は、配線ＷＬに印加される電位によって選択され、配線ＢＬを介して、選択されたメモリセル２１１にデータが書き込まれる。または、メモリセル２１１は、配線ＷＬに印加される電位によって選択され、配線ＢＬを介して、選択されたメモリセル２１１からデータが読み出される。
すなわち、配線ＷＬはメモリセル２１１のワード線としての機能を有し、配線ＢＬはメモリセル２１１のビット線としての機能を有する。なお、図１には示されていないが、配線ＷＬは、ワード線ｗｗｌおよびワード線ｒｗｌから構成され、配線ＢＬは、ビット線ｗｂｌおよびビット線ｒｂｌから構成される（図３参照）。
＜記憶装置のブロック図＞
図３は、記憶装置１００の構成例を示すブロック図である。
記憶装置１００は、周辺回路１１０、およびメモリセルアレイ２１０を有する。周辺回路１１０は、ローデコーダ１２１、ワード線ドライバ回路１２２、カラムデコーダ１３１、ビット線ドライバ回路１３２、出力回路１４０、および、コントロールロジック回路１６０を有する。メモリセルアレイ２１０は、メモリセル２１１、ワード線ｗｗｌ、ワード線ｒｗｌ、ビット線ｗｂｌ、およびビット線ｒｂｌを有する。
記憶装置１００には、電位Ｖｓｓ、電位Ｖｄｄ、電位Ｖｄｈ、およびレファレンス電位Ｖｒｅｆが入力される。電位Ｖｄｈは、ワード線ｗｗｌの高電源電位である。
記憶装置１００には、クロック信号ＣＬＫ、チップイネーブル信号ＣＥ、グローバル書き込みイネーブル信号ＧＷ、バイト書き込みイネーブル信号ＢＷ、アドレス信号ＡＤＤＲ、およびデータ信号ＷＤＡＴＡが入力され、記憶装置１００は、データ信号ＲＤＡＴＡを出力する。なお、これらの信号は、ハイレベルまたはローレベル（ＨｉｇｈまたはＬｏｗ、ＨまたはＬ、１または０等で表される場合がある）で表されるデジタル信号である。
ここで、バイト書き込みイネーブル信号ＢＷ、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡ、およびデータ信号ＲＤＡＴＡは、複数ビットを有する信号である。
本明細書等では、複数ビットを有する信号に対して、例えば、バイト書き込みイネーブル信号ＢＷが４ビットを有する場合、バイト書き込みイネーブル信号ＢＷ［３：０］と表記する。これは、バイト書き込みイネーブル信号がＢＷ［０］乃至ＢＷ［３］を有することを意味し、１つのビットを特定する必要がある場合、例えば、バイト書き込みイネーブル信号ＢＷ［０］と表記する。また、バイト書き込みイネーブル信号ＢＷと表記した場合、任意のビットを指している。
例えば、バイト書き込みイネーブル信号ＢＷを４ビット、データ信号ＷＤＡＴＡおよびデータ信号ＲＤＡＴＡを３２ビットとすることができる。すなわち、バイト書き込みイネーブル信号ＢＷ、データ信号ＷＤＡＴＡ、およびデータ信号ＲＤＡＴＡは、それぞれ、バイト書き込みイネーブル信号ＢＷ［３：０］、データ信号ＷＤＡＴＡ［３１：０］、データ信号ＲＤＡＴＡ［３１：０］と表記される。
なお、記憶装置１００において、上述の各回路、各信号、および各電位は、必要に応じて適宜取捨することができる。あるいは、他の回路、他の信号、または他の電位を追加してもよい。
コントロールロジック回路１６０は、チップイネーブル信号ＣＥ、グローバル書き込みイネーブル信号ＧＷを処理して、ローデコーダ１２１、カラムデコーダ１３１の制御信号を生成する。例えば、チップイネーブル信号ＣＥがハイレベル、グローバル書き込みイネーブル信号ＧＷがローレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は読み出し動作を行い、チップイネーブル信号ＣＥがハイレベル、グローバル書き込みイネーブル信号ＧＷがハイレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は書き込み動作を行い、チップイネーブル信号ＣＥがローレベルの場合、グローバル書き込みイネーブル信号ＧＷのハイレベル、ローレベルにかかわらず、ローデコーダ１２１およびカラムデコーダ１３１はスタンバイ動作とすることができる。コントロールロジック回路１６０が処理する信号は、これに限定されるものではなく、必要に応じて他の信号を入力してもよい。
また、コントロールロジック回路１６０は、バイト書き込みイネーブル信号ＢＷ［３：０］を処理して、書き込み動作を制御する。具体的には、バイト書き込みイネーブル信号ＢＷ［０］がハイレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は、データ信号ＷＤＡＴＡ［７：０］の書き込み動作を行う。同様に、バイト書き込みイネーブル信号ＢＷ［１］がハイレベルの場合、データ信号ＷＤＡＴＡ［１５：８］の書き込み動作、バイト書き込みイネーブル信号ＢＷ［２］がハイレベルの場合、データ信号ＷＤＡＴＡ［２３：１６］の書き込み動作、バイト書き込みイネーブル信号ＢＷ［３］がハイレベルの場合、データ信号ＷＤＡＴＡ［３１：２４］の書き込み動作を行う。
ローデコーダ１２１およびカラムデコーダ１３１には、上述した、コントロールロジック回路１６０が生成する制御信号に加えて、アドレス信号ＡＤＤＲが入力される。
ローデコーダ１２１は、アドレス信号ＡＤＤＲをデコードし、ワード線ドライバ回路１２２の制御信号を生成する。ワード線ドライバ回路１２２は、ワード線ｗｗｌ、ワード線ｒｗｌを駆動する機能を有する。ワード線ドライバ回路１２２は、ローデコーダ１２１の制御信号に基づき、アクセス対象行のワード線ｗｗｌまたはワード線ｒｗｌを選択する。
また、メモリセルアレイ２１０が、複数のブロックに分割されている場合、プレデコーダ１２３を設けてもよい。プレデコーダ１２３は、アドレス信号ＡＤＤＲをデコードして、アクセスされるブロックを決定する機能を有する。
カラムデコーダ１３１およびビット線ドライバ回路１３２は、データ信号ＷＤＡＴＡにより入力されたデータをメモリセルアレイ２１０に書き込む機能、メモリセルアレイ２１０からデータを読み出す機能、読み出したデータを増幅し、出力回路１４０に出力する機能等を有する。
出力回路１４０は、カラムデコーダ１３１およびビット線ドライバ回路１３２によって、メモリセルアレイ２１０から読み出されたデータを、データ信号ＲＤＡＴＡとして出力する。
なお、図３の例では、ビット線ドライバ回路１３２は、プリチャージ回路１３３、センスアンプ回路１３４、出力ＭＵＸ（マルチプレクサ）回路１３５、および書き込みドライバ回路１３６を有する。なお、プリチャージ回路１３３、センスアンプ回路１３４、出力ＭＵＸ回路１３５、および書き込みドライバ回路１３６については、後述する。
＜メモリセルアレイ＞
図４（Ａ）に、メモリセルアレイ２１０の構成例を示す。メモリセルアレイ２１０は、一列にｍ（ｍは１以上の整数）個、一行にｎ（ｎは１以上の整数）個、合計ｍ×ｎ個のメモリセル２１１を有し、メモリセル２１１は行列状に配置されている。
図４（Ａ）では、メモリセル２１１のアドレスも表記しており、［１，１］、［ｉ，１］、［ｍ，１］、［１，ｊ］、［ｉ，ｊ］、［ｍ，ｊ］、［１，ｎ］、［ｉ，ｎ］、［ｍ，ｎ］（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、メモリセル２１１のアドレスである。例えば、［ｉ，ｊ］と表記されたメモリセル２１１は、ｉ行ｊ列目のメモリセル２１１である。
また、メモリセルアレイ２１０は、ｎ本のビット線ｗｂｌ（ｗｂｌ（１）乃至ｗｂｌ（ｎ））、ｎ本のビット線ｒｂｌ（ｒｂｌ（１）乃至ｒｂｌ（ｎ））、ｍ本のワード線ｗｗｌ（ｗｗｌ（１）乃至ｗｗｌ（ｍ））、および、ｍ本のワード線ｒｗｌ（ｒｗｌ（１）乃至ｒｗｌ（ｍ））を有する。
個々のメモリセル２１１は、ビット線ｗｂｌ、ビット線ｒｂｌ、ワード線ｗｗｌ、およびワード線ｒｗｌと接続されている。図４（Ａ）に示すように、アドレスが［ｉ，ｊ］のメモリセル２１１は、ワード線ｗｗｌ（ｉ）およびワード線ｒｗｌ（ｉ）を介してワード線ドライバ回路１２２と電気的に接続され、ビット線ｗｂｌ（ｊ）およびビット線ｒｂｌ（ｊ）を介してビット線ドライバ回路１３２と電気的に接続されている。
＜メモリセル＞
図４（Ｂ）は、メモリセル２１１の構成例を示す回路図である。
メモリセル２１１は、トランジスタＭ１１と、トランジスタＭ１２とを有する。トランジスタＭ１１のソースまたはドレインの一方は、トランジスタＭ１２のゲートと電気的に接続され、トランジスタＭ１１のソースまたはドレインの他方は、ビット線ｗｂｌと接続され、トランジスタＭ１１のゲートは、ワード線ｗｗｌと接続される。また、トランジスタＭ１２のソースまたはドレインの一方は、ビット線ｒｂｌと接続され、トランジスタＭ１２のソースまたはドレインの他方は、ワード線ｒｗｌと接続される。ここで、トランジスタＭ１２のゲートをノードＮ１１と呼称する。
また、メモリセル２１１は、容量素子Ｃ１１を有していてもよい。メモリセル２１１が、容量素子Ｃ１１を有する場合の構成例を、図４（Ｃ）に示す。容量素子Ｃ１１の第１端子は、ノードＮ１１と電気的に接続され、容量素子Ｃ１１の第２端子は、配線ＣＡＬと接続される。配線ＣＡＬは、容量素子Ｃ１１の第２端子に所定の電位を印加するための配線として機能する。
ビット線ｗｂｌは書き込みビット線として機能し、ビット線ｒｂｌは読み出しビット線として機能し、ワード線ｗｗｌは書き込みワード線として機能し、ワード線ｒｗｌは読み出しワード線として機能する。トランジスタＭ１１は、ノードＮ１１とビット線ｗｂｌとを、導通または非導通とするスイッチとしての機能を有する。
データの書き込みは、ワード線ｗｗｌにハイレベルの電位を印加してトランジスタＭ１１を導通状態とし、ノードＮ１１とビット線ｗｂｌとを電気的に接続することによって行われる。具体的には、トランジスタＭ１１が導通状態のとき、ビット線ｗｂｌに書き込むデータに対応する電位を印加し、ノードＮ１１に該電位を書き込む。その後、ワード線ｗｗｌにローレベルの電位を印加し、トランジスタＭ１１を非導通状態とすることによって、ノードＮ１１の電位を保持する。
データの読み出しは、ビット線ｒｂｌに所定の電位を印加し、その後、ビット線ｒｂｌを電気的に浮遊（フローティング）状態とし、かつワード線ｒｗｌにローレベルの電位を印加することによって行われる。以後、ビット線ｒｂｌに所定の電位を印加し、その後、ビット線ｒｂｌをフローティング状態とすることを、ビット線ｒｂｌをプリチャージする、と表現する。
例えば、ビット線ｒｂｌに電位Ｖｄｄをプリチャージすることで、トランジスタＭ１２はソースとドレインとの間に電位差を有し、トランジスタＭ１２のソースとドレインとの間に流れる電流は、ノードＮ１１に保持されている電位によって決まる。そのため、ビット線ｒｂｌがフローティング状態のときの、ビット線ｒｂｌの電位変化を読み出すことによって、ノードＮ１１に保持されている電位を読み出すことができる。
また、データを書き込むメモリセル２１１が配置されている行は、ハイレベルの電位を印加するワード線ｗｗｌによって選択され、データを読み出すメモリセル２１１が配置されている行は、ローレベルの電位を印加するワード線ｒｗｌによって選択される。逆に、データを書き込まないメモリセル２１１が配置されている行は、ワード線ｗｗｌにローレベルの電位を印加し、データを読み出さないメモリセル２１１が配置されている行は、ワード線ｒｗｌにビット線ｒｂｌにプリチャージする電位と同じ電位を印加することで、非選択とすることができる。
ここで、トランジスタＭ１１およびトランジスタＭ１２には、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）を用いることができる。例えば、トランジスタＭ１１およびトランジスタＭ１２のチャネル形成領域に、インジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）、亜鉛のいずれか一つを有する金属酸化物を用いることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物であることが好ましい。
ＯＳトランジスタはオフ電流が非常に小さいため、トランジスタＭ１１にＯＳトランジスタを用いることで、ノードＮ１１に書き込んだ電位を長時間保持することができる。つまり、メモリセル２１１に書き込んだデータを長時間保持することができる。
トランジスタＭ１２に用いるトランジスタは、特に限定されない。トランジスタＭ１２にＯＳトランジスタ、Ｓｉトランジスタ、またはその他のトランジスタを用いてもよいが、トランジスタＭ１２およびトランジスタＭ１１にＯＳトランジスタを用いることで、メモリセルアレイ２１０は、周辺回路１１０に積層して設けることができるため、好ましい。
また、ＯＳトランジスタはオフ電流が非常に小さいため、メモリセル２１１は、容量素子Ｃ１１を有さない構成とすることができる。メモリセル２１１が容量素子Ｃ１１を有さない場合、ノードＮ１１に書き込まれた電位は、トランジスタＭ１２のゲート容量等によって保持される。
メモリセル２１１は、２トランジスタ、または、２トランジスタ１容量素子で構成されるゲインセル型のメモリセルである。ゲインセル型のメモリセルは、電荷を蓄積する容量が小さい場合でも、蓄積した電荷を直近のトランジスタで増幅することで、メモリとしての動作を行うことができる。メモリセル２１１は、上述したＮＯＳＲＡＭである。
また、メモリセル２１１は、バックゲートを有するトランジスタＭ１３およびトランジスタＭ１４を用いて構成してもよい。図５（Ａ）は、メモリセル２１２の構成例を示す回路図である。メモリセル２１２は、トランジスタＭ１３と、トランジスタＭ１４とを有する。トランジスタＭ１３およびトランジスタＭ１４は、フロントゲートおよびバックゲートを有する。
トランジスタＭ１３のソースまたはドレインの一方は、トランジスタＭ１４のフロントゲートおよびバックゲートと電気的に接続され、トランジスタＭ１３のソースまたはドレインの他方は、ビット線ｗｂｌと接続され、トランジスタＭ１３のフロントゲートおよびバックゲートは、ワード線ｗｗｌと接続される。また、トランジスタＭ１４のソースまたはドレインの一方は、ビット線ｒｂｌと接続され、トランジスタＭ１４のソースまたはドレインの他方は、ワード線ｒｗｌと接続される。ここで、トランジスタＭ１４のフロントゲートおよびバックゲートをノードＮ１２と呼称する。
トランジスタＭ１３およびトランジスタＭ１４は、バックゲートを有することで、オン電流を増加することができる。すなわち、メモリセル２１２は、高速動作を行うことができる。
図５（Ｂ）は、メモリセル２１３の構成例を示す回路図である。メモリセル２１３は、トランジスタＭ１３と、トランジスタＭ１４とを有する。
トランジスタＭ１３のソースまたはドレインの一方は、トランジスタＭ１４のフロントゲートと電気的に接続され、トランジスタＭ１３のソースまたはドレインの他方は、ビット線ｗｂｌと接続され、トランジスタＭ１３のフロントゲートは、ワード線ｗｗｌと接続される。また、トランジスタＭ１４のソースまたはドレインの一方は、ビット線ｒｂｌと接続され、トランジスタＭ１４のソースまたはドレインの他方は、ワード線ｒｗｌと接続される。トランジスタＭ１３およびトランジスタＭ１４のバックゲートは、配線ＶＢＧと接続される。配線ＶＢＧは、トランジスタＭ１３およびトランジスタＭ１４のバックゲートに、所定の電位を印加するための配線として機能する。ここで、トランジスタＭ１４のフロントゲートをノードＮ１３と呼称する。
トランジスタＭ１３およびトランジスタＭ１４のバックゲートに、配線ＶＢＧを介して所定の電位を印加することで、トランジスタＭ１３およびトランジスタＭ１４のしきい値電圧を増減することができる。具体的には、トランジスタＭ１３およびトランジスタＭ１４のバックゲートに印加する電位を高くすることで、しきい値電圧はマイナスにシフトし、トランジスタＭ１３およびトランジスタＭ１４のバックゲートに印加する電位を低くすることで、しきい値電圧はプラスにシフトする。しきい値電圧をマイナスにシフトすることで、トランジスタのオン電流を増加することができ、メモリセル２１３は、高速動作を行うことができる。しきい値電圧をプラスにシフトすることで、トランジスタのオフ電流を低減することができ、メモリセル２１３は、データを長時間保持することができる。
なお、図５（Ｂ）に示すメモリセル２１３では、トランジスタＭ１３およびトランジスタＭ１４のバックゲートが配線ＶＢＧと接続される構成としたが、トランジスタＭ１３のバックゲートと、トランジスタＭ１４のバックゲートとは、異なる配線に接続されてもよい。例えば、トランジスタＭ１３のバックゲートは配線ＶＢＧ１と接続され、トランジスタＭ１４のバックゲートは配線ＶＢＧ２と接続される構成とし、配線ＶＢＧ１に印加する電位を低くすることでトランジスタＭ１３のオフ電流を低減し、配線ＶＢＧ２に印加する電位を高くすることでトランジスタＭ１４のオン電流を増加することができる。トランジスタＭ１３およびトランジスタＭ１４を、それぞれの目的に合わせたトランジスタとすることができる。
図５（Ｃ）は、メモリセル２１４の構成例を示す回路図である。メモリセル２１４は、トランジスタＭ１３と、トランジスタＭ１４とを有し、ビット線ｗｂｌ、ビット線ｒｂｌ、ワード線ｗｗｌ、ワード線ｒｗｌ、および配線ＶＢＧに加えて、ワード線ｒｗｌｂと接続される。
トランジスタＭ１３のソースまたはドレインの一方は、トランジスタＭ１４のフロントゲートと電気的に接続され、トランジスタＭ１３のソースまたはドレインの他方は、ビット線ｗｂｌと接続され、トランジスタＭ１３のフロントゲートは、ワード線ｗｗｌと接続される。また、トランジスタＭ１４のソースまたはドレインの一方は、ビット線ｒｂｌと接続され、トランジスタＭ１４のソースまたはドレインの他方は、ワード線ｒｗｌと接続される。トランジスタＭ１４のバックゲートは、ワード線ｒｗｌｂと接続され、トランジスタＭ１３のバックゲートは、配線ＶＢＧと接続される。配線ＶＢＧは、トランジスタＭ１３のバックゲートに、所定の電位を印加するための配線として機能し、トランジスタＭ１４のフロントゲートをノードＮ１４と呼称する。
配線ＶＢＧについては、メモリセル２１３の説明を援用する。また、トランジスタＭ１３は、バックゲートを有さないトランジスタと置き換えてもよい。
ワード線ｒｗｌｂは、ワード線ｗｗｌおよびワード線ｒｗｌと同様、ワード線ドライバ回路１２２によって駆動される。ワード線ドライバ回路１２２は、読み出し対象行のワード線ｒｗｌｂに印加する電位を高くすることで、読み出し動作時にトランジスタＭ１４のオン電流を増加することができる。逆に、読み出し対象行以外のワード線ｒｗｌｂには低い電位を印加することで、読み出し動作を行っていないトランジスタＭ１４のオフ電流を低減することができる。
また、メモリセル２１２、メモリセル２１３、およびメモリセル２１４は、それぞれ、容量素子Ｃ１２、容量素子Ｃ１３、および容量素子Ｃ１４を有していてもよい。メモリセル２１２が、容量素子Ｃ１２を有する場合の構成例を図５（Ｄ）に、メモリセル２１３が、容量素子Ｃ１３を有する場合の構成例を図５（Ｅ）に、メモリセル２１４が、容量素子Ｃ１４を有する場合の構成例を図５（Ｆ）に示す。なお、メモリセル２１１が、容量素子Ｃ１１を有する場合の構成例と同様のため、メモリセル２１１の説明を援用する。
＜ビット線ドライバ回路の構成例＞
ビット線ドライバ回路１３２には、列ごとに、図６に示す回路１３７が設けられている。図６は、回路１３７の構成例を示す回路図である。なお、本実施例では、メモリセルアレイ２１０は、一行に１２８個のメモリセル２１１を有するものとする（ｎ＝１２８）。
回路１３７は、トランジスタＭ２１乃至トランジスタＭ２６、センスアンプ回路３１、ＡＮＤ回路３２、アナログスイッチ３３、およびアナログスイッチ３４を有する。
回路１３７は、信号ＳＥＮ［３：０］、信号ＳＥＰ［３：０］、信号ＰＲＥ、信号ＲＳＥＬ［３：０］、信号ＷＳＥＬ、信号ＧＲＳＥＬ［３：０］、信号ＧＷＳＥＬ［１５：０］に従い、動作する。なお、１つの回路１３７には、４ビットの信号ＳＥＮ［３：０］のうち、何れか１ビットの信号が入力される。複数のビットを有する他の信号（ＳＥＰ［３：０］等）についても同様である。
ビット線ドライバ回路１３２によって、データＤＩＮ［３１：０］がメモリセルアレイ２１０に書き込まれ、データＤＯＵＴ［３１：０］がメモリセルアレイ２１０から読み出される。１つの回路１３７は、３２ビットのデータＤＩＮ［３１：０］のうち、何れか１ビットのデータをメモリセルアレイ２１０に書き込み、３２ビットのデータＤＯＵＴ［３１：０］のうち、何れか１ビットのデータをメモリセルアレイ２１０から読み出す機能を有する。
なお、データＤＩＮ［３１：０］およびデータＤＯＵＴ［３１：０］は内部信号であり、それぞれ、データ信号ＷＤＡＴＡおよびデータ信号ＲＤＡＴＡに対応する。
＜＜プリチャージ回路＞＞
トランジスタＭ２１は、プリチャージ回路１３３を構成する。トランジスタＭ２１によって、ビット線ｒｂｌは、電位Ｖｄｄにプリチャージされる。信号ＰＲＥはプリチャージ信号であり、信号ＰＲＥによって、トランジスタＭ２１の導通状態が制御される。
＜＜センスアンプ回路＞＞
センスアンプ回路３１は、センスアンプ回路１３４を構成する。センスアンプ回路３１は、読み出し動作時には、ビット線ｒｂｌに入力されたデータのハイレベルまたはローレベルを判定する。また、センスアンプ回路３１は、書き込み動作時には、書き込みドライバ回路１３６から入力されたデータＤＩＮを一時的に保持するラッチ回路として機能する。
図６に示すセンスアンプ回路３１は、ラッチ型センスアンプである。センスアンプ回路３１は、２個のインバータ回路を有し、一方のインバータ回路の入力ノードが他方のインバータ回路の出力ノードと接続される。一方のインバータ回路の入力ノードをノードＮＳ、出力ノードをノードＮＳＢとすると、ノードＮＳおよびノードＮＳＢにおいて相補データが保持される。
信号ＳＥＮおよび信号ＳＥＰは、センスアンプ回路３１を活性化するためのセンスアンプイネーブル信号であり、レファレンス電位Ｖｒｅｆは、読み出し判定電位である。センスアンプ回路３１は、レファレンス電位Ｖｒｅｆを基準に、活性化された時点のノードＮＳＢの電位が、ハイレベルであるか、ローレベルであるかを判定する。
ＡＮＤ回路３２は、ノードＮＳと、ビット線ｗｂｌとの導通状態を制御する。また、アナログスイッチ３３は、ノードＮＳＢと、ビット線ｒｂｌとの導通状態を制御し、アナログスイッチ３４は、ノードＮＳと、レファレンス電位Ｖｒｅｆを供給する配線との導通状態を制御する。
信号ＷＳＥＬは、書き込み選択信号であり、ＡＮＤ回路３２を制御する。信号ＲＳＥＬ［３：０］は、読み出し選択信号であり、アナログスイッチ３３およびアナログスイッチ３４を制御する。
＜＜出力ＭＵＸ回路＞＞
トランジスタＭ２２およびトランジスタＭ２３は、出力ＭＵＸ回路１３５を構成する。信号ＧＲＳＥＬ［３：０］は、グローバル読み出し選択信号であり、出力ＭＵＸ回路１３５を制御する。出力ＭＵＸ回路１３５は、１２８本のビット線ｒｂｌから、データを読み出す３２本のビット線ｒｂｌを選択する機能を有する。出力ＭＵＸ回路１３５は、１２８入力３２出力のマルチプレクサとして機能する。
出力ＭＵＸ回路１３５は、センスアンプ回路１３４から、データＤＯＵＴ［３１：０］を読み出し、出力回路１４０に出力する。
＜＜書き込みドライバ回路＞＞
トランジスタＭ２４乃至トランジスタＭ２６は、書き込みドライバ回路１３６を構成する。信号ＧＷＳＥＬ［１５：０］は、グローバル書き込み選択信号であり、書き込みドライバ回路１３６を制御する。書き込みドライバ回路１３６は、データＤＩＮ［３１：０］をセンスアンプ回路１３４に書き込む機能を有する。
書き込みドライバ回路１３６は、データＤＩＮ［３１：０］を書き込む列を選択する機能を有する。書き込みドライバ回路１３６は、信号ＧＷＳＥＬ［１５：０］に従い、バイト単位、ハーフワード単位、または、１ワード単位のデータ書き込みを行う。
回路１３７は、４列ごとに、データＤＩＮ［ｋ］（ｋは０以上３１以下の整数）と電気的に接続される。また、回路１３７は、４列ごとに、データＤＯＵＴ［ｋ］と電気的に接続される。
＜メモリセルの動作例＞
図７は、メモリセル２１１の動作例を説明するタイミングチャートである。図７では、メモリセル２１１の書き込み動作および読み出し動作における、ワード線ｗｗｌ、ワード線ｒｗｌ、ビット線ｗｂｌ、およびビット線ｒｂｌの電位関係について説明する。また、メモリセル２１４が接続されるワード線ｒｗｌｂについても、後ほど説明する。
図７において、期間Ｔｗｒｉｔｅは、書き込み動作を行う期間であり、期間Ｔｒｅａｄは、読み出し動作を行う期間である。また、ワード線ｒｗｌ、ビット線ｗｂｌ、およびビット線ｒｂｌのハイレベルは電位Ｖｄｄであり、ローレベルは電位Ｖｓｓである。ワード線ｗｗｌのハイレベルは電位Ｖｄｈであり、ワード線ｗｗｌのローレベルは電位Ｖｓｓである。
＜＜書き込み動作＞＞
期間Ｔｗｒｉｔｅにおいて、ビット線ｗｂｌには、書き込むデータに対応する電位Ｖｄａｔａが印加される。ビット線ｗｂｌに書き込むデータに対応する電位Ｖｄａｔａが印加された状態で、データを書き込むメモリセル２１１が配置されている行のワード線ｗｗｌに電位Ｖｄｈが印加されると、トランジスタＭ１１が導通状態となり、書き込むデータに対応する電位ＶｄａｔａがノードＮ１１に書き込まれる。
また、期間Ｔｗｒｉｔｅにおいて、ビット線ｒｂｌおよびワード線ｒｗｌには、電位Ｖｄｄが印加される。
＜＜読み出し動作＞＞
期間Ｔｒｅａｄにおいて、ビット線ｒｂｌには、電位Ｖｄｄがプリチャージされている。ビット線ｒｂｌがフローティングの状態で、データを読み出すメモリセル２１１が配置されている行のワード線ｒｗｌに電位Ｖｓｓが印加されると、ノードＮ１１に書き込まれたデータがハイレベルの場合、トランジスタＭ１２が導通状態となり、ビット線ｒｂｌの電位が下がり始める。
ビット線ｒｂｌの電位がΔＶ１下がり、レファレンス電位Ｖｒｅｆより低くなると、センスアンプ回路３１は、ビット線ｒｂｌはローレベルであると判定する。
また、ビット線ｒｂｌがフローティングの状態で、データを読み出すメモリセル２１１が配置されている行のワード線ｒｗｌに電位Ｖｓｓが印加されても、ノードＮ１１に書き込まれたデータがローレベルの場合、トランジスタＭ１２が導通状態とならないため、ビット線ｒｂｌの電位は変化しない。この場合、センスアンプ回路３１は、ビット線ｒｂｌはハイレベルであると判定する。
期間Ｔｒｅａｄにおいて、ビット線ｗｂｌおよびワード線ｗｗｌには、電位Ｖｓｓが印加される。
また、メモリセル２１４が接続されるワード線ｒｗｌｂについて、例えば、ワード線ｒｗｌｂのハイレベルを電位Ｖｄｈ、ワード線ｒｗｌｂのローレベルを電位Ｖｓｓとすることができる。
期間Ｔｗｒｉｔｅにおいて、ワード線ｒｗｌｂには電位Ｖｓｓが印加され、期間Ｔｒｅａｄにおいて、データを読み出すメモリセル２１４が配置されている行のワード線ｒｗｌｂには電位Ｖｄｈが印加される。
ワード線ｒｗｌｂに、電位Ｖｄｈが印加されることで、データを読み出すメモリセル２１４が有するトランジスタＭ１４のオン電流を増加することができる。また、ワード線ｒｗｌｂに、電位Ｖｓｓが印加されることで、トランジスタＭ１４のオフ電流を低減することができる。
上述のように、記憶装置１００は、ｎチャネル型トランジスタで構成されたゲインセル型のメモリセルを有し、ワード線ｗｗｌ、ワード線ｒｗｌ、ビット線ｗｂｌ、およびビット線ｒｂｌは、３種類の電位Ｖｓｓ、電位Ｖｄｄ、および電位Ｖｄｈによって、ハイレベルまたはローレベルが表される。すなわち、ビット線ｗｂｌおよびビット線ｒｂｌに印加されるローレベルの電位Ｖｓｓより低い電位が不要であり、少ない電源数で記憶装置１００を動作させることができる。記憶装置１００を搭載する電子機器のコストを低減できる。
また、メモリセル２１１を構成するトランジスタを、すべてＯＳトランジスタとすることで、メモリセルアレイ２１０は、周辺回路１１０に積層して設けることができる。そのため、記憶装置１００のチップ面積を小さくすることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明した記憶装置が、シリアル・ペリフェラル・インタフェース（ＳＰＩ：Ｓｅｒｉａｌ　Ｐｅｒｉｐｈｅｒａｌ　Ｉｎｔｅｒｆａｃｅ）を有する例について説明する。シリアル・ペリフェラル・インタフェースは、デジタル信号を入出力する半導体装置間の通信に使われるシリアルインタフェースの一つであり、信号の入出力に要する端子数を少なくできるという特徴を有する。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）と記憶装置との通信に使われる。
＜記憶装置のブロック図＞
図８は、記憶装置１０５の構成例を示すブロック図である。記憶装置１０５は、周辺回路１１５およびメモリセルアレイ２１０を有する。上記実施の形態で説明した記憶装置１００と同様、記憶装置１０５において、周辺回路１１５はＳｉトランジスタを用いて構成され、メモリセルアレイ２１０は複数のメモリセル２１１を有し、メモリセル２１１はＯＳトランジスタを用いて構成されている。
周辺回路１１５は、ローデコーダ１２１、ワード線ドライバ回路１２２、カラムデコーダ１３１、ビット線ドライバ回路１３２、ページバッファ１３８、電位生成回路１５０、ＳＰＩコントローラ１６１、および、ステータスレジスタ１６８を有する。また、メモリセルアレイ２１０は、メモリセル２１１、ワード線ｗｗｌ、ワード線ｒｗｌ、ビット線ｗｂｌ、および、ビット線ｒｂｌを有する。
なお、メモリセルアレイ２１０、ローデコーダ１２１、ワード線ドライバ回路１２２、カラムデコーダ１３１、および、ビット線ドライバ回路１３２については、上記実施の形態と同様のため説明を省略する。
記憶装置１０５には、電位Ｖｓｓおよび電位Ｖｄｈが入力される。また、記憶装置１０５には、クロック信号ＳＣＬＫ、チップセレクト信号ＣＳ、データ入力信号ＳＩ、データ出力信号ＳＯ、ホールド信号ＨＯＬＤ、および、書き込み保護信号ＷＰが入力される。
電位生成回路１５０は、レギュレータ１５１、レギュレータ１５２、および、パワースイッチ１５３を有する。記憶装置１０５に入力された電位Ｖｓｓおよび電位Ｖｄｈから、レギュレータ１５１は電位Ｖｄｄを生成し、レギュレータ１５２はレファレンス電位Ｖｒｅｆを生成し、また、パワースイッチ１５３は電位Ｖｄｈの出力を制御することができる。
電位生成回路１５０は、周辺回路１１５に、電位Ｖｄｈ、電位Ｖｄｄ、および、電位Ｖｓｓを供給する機能を有する。例えば、電位Ｖｄｈを３．３Ｖ、電位Ｖｄｄを１．２Ｖ、電位Ｖｓｓを０Ｖ（ＧＮＤ）とすることができる。
また、メモリセル２１１が、バックゲートを有するトランジスタを用いて構成される場合、電位生成回路１５０は、バックゲートに印加する電位を生成し、供給する機能を有していてもよい。
ＳＰＩコントローラ１６１は、シリアル・パラレルコンバータ１６２、命令デコーダ回路１６３、ページアドレス生成回路１６４、コマンド生成回路１６５、バイトアドレス生成回路１６６、および、パラレル・シリアルコンバータ１６７を有する。
ＳＰＩコントローラ１６１は、記憶装置１０５に入力された信号を処理し、チップイネーブル信号ＣＥおよびグローバル書き込みイネーブル信号ＧＷを、ローデコーダ１２１およびカラムデコーダ１３１に出力する。
例えば、チップイネーブル信号ＣＥがハイレベル、グローバル書き込みイネーブル信号ＧＷがローレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は読み出し動作を行い、チップイネーブル信号ＣＥがハイレベル、グローバル書き込みイネーブル信号ＧＷがハイレベルの場合、ローデコーダ１２１およびカラムデコーダ１３１は書き込み動作を行い、チップイネーブル信号ＣＥがローレベルの場合、グローバル書き込みイネーブル信号ＧＷのハイレベル、ローレベルにかかわらず、ローデコーダ１２１およびカラムデコーダ１３１はスタンバイ動作とすることができる。
ＳＰＩコントローラ１６１は、記憶装置１０５に入力された信号を処理し、書き込みデータ信号ＷＤＡＴＡをページバッファ１３８に出力する。ページバッファ１３８は、メモリセルアレイ２１０から読み出した、読み出しデータ信号ＲＤＡＴＡをＳＰＩコントローラ１６１に出力する。
また、ページアドレス生成回路１６４は、ローアドレス信号ＲＡＤＲをローデコーダ１２１に出力し、バイトアドレス生成回路１６６は、カラムアドレス信号ＣＡＤＲをカラムデコーダ１３１に出力する。ローアドレス信号ＲＡＤＲおよびカラムアドレス信号ＣＡＤＲによって、読み出しまたは書き込みを行うメモリセル２１１が決定される。
ページバッファ１３８は、読み出しまたは書き込みを行うデータ信号を、一時的に記憶する機能を有し、ステータスレジスタ１６８は、ＳＰＩコントローラ１６１の動作モードを記憶するメモリである。
例えば、ページバッファ１３８が記憶できる容量を２５６Ｂｙｔｅ（２０４８ｂｉｔ）とし、メモリセルアレイ２１０は、一行に２０４８個、一列に１０２４個のメモリセル２１１を有することで、記憶装置１０５を、２５６ＫＢｙｔｅの容量を有する記憶装置とすることができる。
また、書き込み保護信号ＷＰは、ステータスレジスタ１６８への書き込みを防止する信号であり、ホールド信号ＨＯＬＤは、記憶装置１０５の動作を一時停止するための信号である。
なお、ＳＰＩコントローラ１６１が処理する信号は、上記したものに限定されることなく、必要に応じて他の信号を入力、または出力してもよい。
本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した周辺回路１１０に適用可能なＳｉトランジスタ、およびメモリセル２１１に適用可能なＯＳトランジスタの構成例について説明する。なお、本実施の形態では、ＳｉトランジスタおよびＯＳトランジスタを合わせて、半導体装置と呼ぶ。
＜半導体装置の構成例＞
図９に示す半導体装置は、トランジスタ３００と、トランジスタ５００、および容量素子６００を有している。図１０（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図１０（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図１０（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。もしくは、電荷を蓄積する容量を小さくすることができる。
本実施の形態で説明する半導体装置は、図９に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、およびトランジスタ５００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図１０（Ｃ）に示すように、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層して用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図９において、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図９において、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図９において、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図９において、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８等が埋め込まれている。なお、導電体５１８は、容量素子６００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１０（Ａ）、（Ｂ）に示すように、トランジスタ５００は、絶縁体５１６の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に、互いに離して配置された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の中に配置された導電体５６０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体５５０と、の間に配置された酸化物５３０ｃと、を有する。
また、図１０（Ａ）、（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１０（Ａ）、（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１０（Ａ）、（Ｂ）に示すように、絶縁体５８０、導電体５６０、および絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃをまとめて酸化物５３０という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまとめて導電体５４２という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図９、図１０（Ａ）（Ｂ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合（セルフアライメント）的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
絶縁体５５０は、ゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、絶縁体５２０、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
また、図１０（Ａ）に示すように、酸化物５３０の、導電体５４２との界面とその近傍には、低抵抗領域として、領域５４３（領域５４３ａ、および領域５４３ｂ）が形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２を設けることで、領域５４３の酸素濃度が低減する場合がある。また、領域５４３に導電体５４２に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３のキャリア密度が増加し、領域５４３は、低抵抗領域となる。
絶縁体５４４は、導電体５４２を覆うように設けられ、導電体５４２の酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２が耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面および側面）に接して配置することが好ましい。絶縁体５５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分析（ＴＤＳ分析）にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
ゲート電極として機能する導電体５６０は、図１０（Ａ）、（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａおよび導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６および導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
導電体５４６、および導電体５４８は、容量素子６００、トランジスタ５００、またはトランジスタ３００と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図９では、導電体６１２、および導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、および絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
＜トランジスタの構造例＞
なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。
＜トランジスタの構造例１＞
図１１（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ａの構造例を説明する。図１１（Ａ）はトランジスタ５１０Ａの上面図である。図１１（Ｂ）は、図１１（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１１（Ｃ）は、図１１（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１１（Ａ）、（Ｂ）および（Ｃ）では、トランジスタ５１０Ａと、層間膜として機能する絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１６、絶縁体５８０、絶縁体５８２、および絶縁体５８４を示している。また、トランジスタ５１０Ａと電気的に接続し、コンタクトプラグとして機能する導電体５４６（導電体５４６ａ、および導電体５４６ｂ）を示している。
トランジスタ５１０Ａは、ゲート電極として機能する導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、ゲート絶縁膜として機能する絶縁体５５０と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電体５４２ａと、ソースまたはドレインの他方として機能する導電体５４２ｂと、絶縁体５７４とを有する。
また、図１１に示すトランジスタ５１０Ａでは、酸化物５３０ｃ、絶縁体５５０、および導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、および導電体５６０は、導電体５４２ａ、および導電体５４２ｂとの間に配置される。
絶縁体５１１、および絶縁体５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁体５１１は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。
例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
トランジスタ５１０Ａにおいて、導電体５６０は、ゲート電極として機能する場合がある。
絶縁体５１４、および絶縁体５１６は、絶縁体５１１または絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
例えば、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２１を得ることができる。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上述した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介して設けられることが好ましい。絶縁体５７４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電体５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電体５４２ａと、導電体５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１１では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５７４を成膜する際に、導電体５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体５４２の材料選択の幅を広げることができる。例えば、導電体５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁体５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、積層構造としてもよい。ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
ゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一つまたは、すべての拡散を抑制する機能とする。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５８０と、トランジスタ５１０Ａとの間に絶縁体５７４を配置する。絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５８０、絶縁体５８２、および絶縁体５８４は、層間膜として機能する。
絶縁体５８２は、絶縁体５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁体５８０、および絶縁体５８４は、絶縁体５１６と同様に、絶縁体５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５１０Ａは、絶縁体５８０、絶縁体５８２、および絶縁体５８４に埋め込まれた導電体５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電体５４６の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
導電体５４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜トランジスタの構造例２＞
図１２（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｂの構造例を説明する。図１２（Ａ）はトランジスタ５１０Ｂの上面図である。図１２（Ｂ）は、図１２（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１２（Ｃ）は、図１２（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
トランジスタ５１０Ｂは、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と、酸化物５３０ｃ、絶縁体５５０、および導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
ゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一つ）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電体５６０の上面および側面、絶縁体５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁体５７４を設けることが好ましい。なお、絶縁体５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物がトランジスタ５１０Ｂへ拡散することを抑制することができる。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁体５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
＜トランジスタの構造例３＞
図１３（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｃの構造例を説明する。図１３（Ａ）はトランジスタ５１０Ｃの上面図である。図１３（Ｂ）は、図１３（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１３（Ｃ）は、図１３（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｃはトランジスタ５１０Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
図１３に示すトランジスタ５１０Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面および導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７は、導電体５４２に用いることができる導電体を用いればよい。さらに、導電体５４７の膜厚は、少なくとも導電体５４２より厚いことが好ましい。
図１３に示すトランジスタ５１０Ｃは、上記のような構成を有することにより、トランジスタ５１０Ａよりも、導電体５４２を導電体５６０に近づけることができる。または、導電体５４２ａの端部および導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５１０Ｃの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４６ａ（導電体５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図１３に示すトランジスタ５１０Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成にしてもよい。絶縁体５４４としては、水または水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５１０Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
＜トランジスタの構造例４＞
図１４（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｄの構造例を説明する。図１４（Ａ）はトランジスタ５１０Ｄの上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１４（Ａ）乃至（Ｃ）では、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
なお、金属酸化物５５２は、ゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ電極と呼ぶことができる。
また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
トランジスタ５１０Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁膜の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５１０Ｄのオン電流の向上を図ることができる。または、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、および金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、および導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、金属酸化物５５２として、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水または水素などの不純物が、導電体５６０および絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
なお、絶縁体５７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
また、トランジスタ５１０Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａおよび領域５３１ｂを形成することもできる。
酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
絶縁体５７１および／または導電体５６０をマスクとして用いることで、領域５３１ａおよび領域５３１ｂを自己整合的に形成することができる。よって、領域５３１ａおよび／または領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａまたは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３１ｂを自己整合的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
また、トランジスタ５１０Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、および酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
また、トランジスタ５１０Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５７４を有する。絶縁体５７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５７４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５７４が酸化物５３０および絶縁体５７５から水素および水を吸収することで、酸化物５３０および絶縁体５７５の水素濃度を低減することができる。
＜トランジスタの構造例５＞
図１５（Ａ）乃至図１５（Ｃ）を用いてトランジスタ５１０Ｅの構造例を説明する。図１５（Ａ）はトランジスタ５１０Ｅの上面図である。図１５（Ｂ）は、図１５（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図１５（Ｃ）は、図１５（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１５（Ａ）乃至図１５（Ｃ）では、導電体５４２を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５７４の間に、絶縁体５７３を有する。
図１５に示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３０ｂに下記の元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、および絶縁体５７４となる絶縁膜を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶縁体５５０とが重畳する領域を設けることができる。
具体的には、絶縁体５７４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５７４、および絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜の一部を除去することで、図１５に示すトランジスタを形成することができる。
なお、絶縁体５７３、および絶縁体５７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
図１５に示すトランジスタは、既存の装置を転用することができ、さらに、導電体５４２を設けないため、コストの低減を図ることができる。
＜トランジスタの構造例６＞
また、図９及び図１０（Ａ）、（Ｂ）では、ゲートとして機能する導電体５６０が、絶縁体５８０の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構造例を、図１６、図１７に示す。
図１６（Ａ）はトランジスタの上面図であり、図１６（Ｂ）はトランジスタの斜視図である。また、図１６（Ａ）におけるＸ１−Ｘ２の断面図を図１７（Ａ）に示し、Ｙ１−Ｙ２の断面図を図１７（Ｂ）に示す。
図１６（Ａ）（Ｂ）、図１７（Ａ）（Ｂ）に示すトランジスタは、酸化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＦＧＩと、フロントゲートとしての機能を有する導電体ＦＧＥと、配線としての機能を有する導電体ＷＥと、を有する。また、導電体ＰＥは、導電体ＷＥと、酸化物Ｓ、又は導電体ＦＧＥと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物の構成について説明する。
＜金属酸化物の構成＞
本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
トランジスタの半導体に用いる酸化物半導体として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜が挙げられる。しかしながら、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ）が発見された（非特許文献３参照）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
非特許文献４および非特許文献５では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一形態の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、上記酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さい。具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献７参照）。
また、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（ＳＩＭＳ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい。例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する酸化物半導体を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明した記憶装置を用いることができる製品イメージ、および電子機器の一例について説明する。
＜製品イメージ＞
まず、本発明の一形態に係わる記憶装置に用いることができる製品イメージを図１８に示す。図１８に示す領域７０１は高い温度特性（Ｈｉｇｈ　Ｔ　ｏｐｅｒａｔｅ）を表し、領域７０２は高い周波数特性（Ｈｉｇｈ　ｆ　ｏｐｅｒａｔｅ）を表し、領域７０３は低いオフ特性（Ｉｏｆｆ）を表し、領域７０４は、領域７０１、領域７０２、及び領域７０３が重なった領域を表す。
なお、領域７０１を満たそうとする場合、トランジスタのチャネル形成領域として、炭化シリコン、または窒化ガリウムなどの炭化物または窒化物を適用することで、概略満たすことができる。また、領域７０２を満たそうとする場合、トランジスタのチャネル形成領域として、単結晶シリコン、または結晶性シリコンなどの珪化物を適用することで、概略満たすことができる。また、領域７０３を満たそうとする場合、トランジスタのチャネル形成領域として、酸化物半導体、または金属酸化物を用いることで、概略満たすことができる。
本発明の一形態に係わる記憶装置は、例えば、領域７０４に示す範囲の製品に好適に用いることができる。
従来までの製品においては、領域７０１、領域７０２、及び領域７０３を全て満たすことが困難であった。しかしながら、本発明の一形態に係わる記憶装置が有するトランジスタは、チャネル形成領域に結晶性ＯＳを有する。チャネル形成領域に結晶性ＯＳを有する場合、高い温度特性と、高い周波数特性と、低いオフ特性とを満たす記憶装置、および電子機器を提供することができる。
なお、領域７０４に示す範囲の製品としては、例えば、低消費電力且つ高性能なＣＰＵなどを有する電子機器、高温環境下での高い信頼性が求められる車載用の電子機器などが挙げられる。より具体的には、図１９（Ａ）乃至（Ｅ２）、図２０（Ａ）（Ｂ）、図２１（Ａ）乃至（Ｃ）、図２２（Ａ）（Ｂ）に、本発明の一形態に係わる記憶装置を搭載した電子機器の一例を示す。
＜電子機器＞
本発明の一形態に係わる記憶装置は、様々な電子機器に用いることができる。特に、本発明の一形態に係わる記憶装置は、電子機器に内蔵されるメモリとして用いることができる。以下、本発明の一形態に係わる記憶装置を用いることができる電子機器として、情報端末、ゲーム機、電化製品、移動体、並列計算機、サーバを含むシステム等を例に挙げ、説明する。
例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、情報端末５５００を、図１９（Ａ）に図示する。情報端末５５００は、携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１とを有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、デスクトップ型情報端末５３００を、図１９（Ｂ）に図示する。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３とを有する。
図１９（Ａ）および図１９（Ｂ）では、スマートフォンおよびデスクトップ型情報端末を例として図示したが、それ以外の情報端末として、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどに、本発明の一形態に係わる記憶装置を用いてもよい。
例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、携帯ゲーム機５２００を、図１９（Ｃ）に図示する。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
図１９（Ｃ）では、携帯ゲーム機を例として図示したが、それ以外のゲーム機として、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどに、本発明の一形態に係わる記憶装置を用いてもよい。
例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、電気冷凍冷蔵庫５８００を、図１９（Ｄ）に図示する。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
図１９（Ｄ）では、電気冷凍冷蔵庫を例として図示したが、それ以外の電化製品として、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器、デジタルカメラ、デジタルビデオカメラなどに、本発明の一形態に係わる記憶装置を用いてもよい。
例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、自動車５７００を、図１９（Ｅ１）に図示する。また、図１９（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図１９（Ｅ２）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることができる。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることもできる。
表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない）からの画像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する画像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
図１９（Ｅ１）および図１９（Ｅ２）では、自動車および自動車のフロントガラス周辺に取り付けられた表示パネルを例として図示したが、それ以外の移動体として、例えば、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）などに、本発明の一形態に係わる記憶装置を用いてもよい。
例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、情報端末７０００を、図２０（Ａ）および図２０（Ｂ）に図示する。情報端末７０００は、筐体７０１０、モニタ部７０１２、キーボード７０１３、ポート７０１５等を有する。
キーボード７０１３およびポート７０１５は、筐体７０１０に設けられている。また、ポート７０１５として、例えば、ＵＳＢポート、ＬＡＮポート、ＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ；ＨＤＭＩは登録商標）ポート等を有している。
筐体７０１０に取り付けられているモニタ部７０１２は、開閉可能である。図２０（Ａ）に、モニタ部７０１２が開いている状態を図示し、図２０（Ｂ）に、モニタ部７０１２が閉じている状態を図示する。例えば、モニタ部７０１２が開く最大の角度は１３５°程度である（図２０（Ａ）参照）。
筐体７０１０には、開閉可能なカバー７０１１が設けられている（図２０（Ｂ）参照）。筐体７０１０の内部には、本発明の一形態に係わる記憶装置１００が組み込まれており、記憶装置１００は着脱可能である。筐体７０１０の内部に、記憶装置１００を冷却する装置、または放熱する装置を設けてもよい。カバー７０１１を開けて、記憶装置１００を着脱できるため、情報端末７０００の拡張性は高い。情報端末７０００に複数の記憶装置１００を組み込むことで、高度なグラフィック処理、科学技術計算、人工知能の演算等を行うことができる。
例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、大型の並列計算機５４００を、図２１（Ａ）に図示する。並列計算機５４００は、ラック５４１０内に、ラックマウント型の計算機５４２０を複数有している。
図２１（Ｂ）は、計算機５４２０の構成例を示す斜視概略図である。計算機５４２０は、マザーボード５４３０を有し、マザーボード５４３０は、複数のスロット５４３１を有する。スロット５４３１には、ＰＣカード５４２１が挿されている。ＰＣカード５４２１は、接続端子５４２３、接続端子５４２４、接続端子５４２５を有し、それぞれ、マザーボード５４３０に接続されている。
図２１（Ｃ）は、ＰＣカード５４２１の構成例を示す斜視概略図である。ＰＣカード５４２１は、ボード５４２２を有し、ボード５４２２上に、接続端子５４２３、接続端子５４２４、接続端子５４２５、チップ５４２６、チップ５４２７等を有する。
チップ５４２６、チップ５４２７等として、本発明の一形態に係わる記憶装置、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等が搭載されている。チップ５４２６、チップ５４２７等は、信号の入出力を行う複数の端子（図示しない）を有しており、当該端子をＰＣカード５４２１が備えるソケット（図示しない）に差し込むことで、ＰＣカード５４２１との電気的な接続を行ってもよいし、当該端子をＰＣカード５４２１が備える配線に、例えば、リフロー方式のはんだ付けを行うことで、電気的な接続を行ってもよい。
接続端子５４２３、接続端子５４２４、接続端子５４２５は、例えば、ＰＣカード５４２１に対する電力供給、信号入出力などを行うためのインターフェースとすることができる。接続端子５４２３、接続端子５４２４、接続端子５４２５の規格として、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）、また映像信号を出力する場合はＨＤＭＩ（登録商標）等が挙げられる。
また、ＰＣカード５４２１は、ボード５４２２上に、接続端子５４２８を有する。接続端子５４２８は、マザーボード５４３０のスロット５４３１に挿すことができる形状であり、接続端子５４２８は、ＰＣカード５４２１とマザーボード５４３０とを接続するためのインターフェースとして機能する。接続端子５４２８の規格として、例えば、ＰＣＩ　Ｅｘｐｒｅｓｓ（ＰＣＩｅともいう；ＰＣＩ　ＥｘｐｒｅｓｓおよびＰＣＩｅは、登録商標）が挙げられる。
並列計算機５４００は、例えば、大規模な科学技術計算、人工知能の学習および推論に必要な大規模な演算を行うことができる。
例えば、本発明の一形態に係わる記憶装置を用いることができる電子機器として、サーバ５１００を含むシステムを、図２２（Ａ）に図示する。図２２（Ａ）は、サーバ５１００と、情報端末５５００およびデスクトップ型情報端末５３００との間で、通信５１１０を行う様子を模式的に示している。
ユーザは、情報端末５５００、デスクトップ型情報端末５３００等から、サーバ５１００にアクセスすることができる。そして、インターネットを介した通信５１１０によって、ユーザは、サーバ５１００の管理者が提供するサービスを受けることができる。当該サービスとして、例えば、電子メール、ＳＮＳ（Ｓｏｃｉａｌ　Ｎｅｔｗｏｒｋｉｎｇ　Ｓｅｒｖｉｃｅ）、オンラインソフトウェア、クラウドストレージ、ナビゲーションシステム、翻訳システム、インターネットゲーム、オンラインショッピング、株・為替・債権などの金融取引、公共施設・商業施設・宿泊施設・病院などの予約システム、インターネット番組・講演・講義などの視聴等が挙げられる。
また、科学技術計算、人工知能の学習および推論に必要な演算等、ユーザの手元にある情報端末５５００またはデスクトップ型情報端末５３００では処理能力が足りない場合、ユーザは、通信５１１０によってサーバ５１００にアクセスし、サーバ５１００上で当該計算または演算を行うことができる。
例えば、サーバ５１００上で提供されるサービスにおいて、人工知能を利用することができる。例えば、ナビゲーションシステムに人工知能を導入することで、当該システムは、道路の混雑状況、電車の運行情報などに応じて臨機応変に案内できる場合がある。例えば、翻訳システムに人工知能を導入することで、当該システムは、方言・スラングなど独特の言い回しを適切に翻訳できる場合がある。例えば、病院などの予約システムに人工知能を利用することで、当該システムは、ユーザの症状・怪我の度合いなどを判断し、適切な病院・診察所等を紹介できる場合がある。
図２２（Ａ）では、サーバ５１００と、情報端末５５００およびデスクトップ型情報端末５３００との間で、通信５１１０を行う様子を示しているが、サーバ５１００と、情報端末以外の電子機器との間で、通信５１１０を行ってもよい。例えば、電子機器をインターネットに接続したＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）の形態であってもよい。
図２２（Ｂ）は、一例として、サーバ５１００と、電子機器（電気冷凍冷蔵庫５８００、携帯ゲーム機５２００、自動車５７００、テレビジョン装置５６００）との間で、通信５１１０を行う様子を模式的に示している。
図２２（Ｂ）において、それぞれの電子機器は人工知能を利用してもよい。人工知能の学習および推論に必要な演算等を、サーバ５１００上で行うことができる。例えば、演算に必要なデータが、通信５１１０によって、電子機器の一つからサーバ５１００に送信され、サーバ５１００上で人工知能の演算が行われ、出力データが、通信５１１０によって、サーバ５１００から電子機器の一つに送信される。これにより、当該電子機器は、人工知能の演算によって出力されたデータを利用することができる。
なお、図２２（Ｂ）に示す電子機器は一例であり、サーバ５１００と、図２２（Ｂ）に示されていない電子機器との間で、通信５１１０を行ってもよい。
上述のように、本発明の一形態に係わる記憶装置は、様々な電子機器に用いることができる。本発明の一形態に係わる記憶装置は、少ない電源数で動作させることができ、当該記憶装置を用いた電子機器のコストを低減することができる。また、本発明の一形態に係わる記憶装置は、チップ面積が小さく、電子機器を小型化することができる。もしくは、より多くの記憶装置を、電子機器に搭載することができる。また、本発明の一形態に係わる記憶装置は、温度の高い環境においても、データの消失が生じにくく、高速動作を行うことができる。本発明の一形態に係わる記憶装置を用いることで、温度の高い環境においても確実に動作する、信頼性の高い電子機器を提供することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
Ｃ１１：容量素子　、　Ｃ１２：容量素子　、　Ｃ１３：容量素子　、　Ｃ１４：容量素子　、　Ｍ１１：トランジスタ　、　Ｍ１２：トランジスタ　、　Ｍ１３：トランジスタ　、　Ｍ１４：トランジスタ　、　Ｍ２１：トランジスタ　、　Ｍ２２：トランジスタ　、　Ｍ２３：トランジスタ　、　Ｍ２４：トランジスタ　、　Ｍ２６：トランジスタ　、　Ｎ１１：ノード　、　Ｎ１２：ノード　、　Ｎ１３：ノード　、　Ｎ１４：ノード　、　Ｓ１：酸化物　、　３１：センスアンプ回路　、　３２：ＡＮＤ回路　、　３３：アナログスイッチ　、　３４：アナログスイッチ　、　１００：記憶装置　、　１０１：層　、　１０５：記憶装置　、　１１０：周辺回路　、　１１５：周辺回路　、　１２１：ローデコーダ　、　１２２：ワード線ドライバ回路　、　１２３：プレデコーダ　、　１３１：カラムデコーダ　、　１３２：ビット線ドライバ回路　、　１３３：プリチャージ回路　、　１３４：センスアンプ回路　、　１３５：出力ＭＵＸ回路　、　１３６：ドライバ回路　、　１３７：回路　、　１３８：ページバッファ　、　１４０：出力回路　、　１５０：電位生成回路　、　１５１：レギュレータ　、　１５２：レギュレータ　、　１５３：パワースイッチ　、　１６０：コントロールロジック回路　、　１６１：ＳＰＩコントローラ　、　１６２：シリアル・パラレルコンバータ　、　１６３：命令デコーダ回路　、　１６４：ページアドレス生成回路　、　１６５：コマンド生成回路　、　１６６：バイトアドレス生成回路　、　１６７：パラレル・シリアルコンバータ　、　１６８：ステータスレジスタ　、　２０１：層　、　２１０：メモリセルアレイ　、　２１１：メモリセル　、　２１２：メモリセル　、　２１３：メモリセル　、　２１４：メモリセル　、　３００：トランジスタ　、　３１１：基板　、　３１３：半導体領域　、　３１４ａ：低抵抗領域　、　３１４ｂ：低抵抗領域　、　３１５：絶縁体　、　３１６：導電体　、　３２０：絶縁体　、　３２２：絶縁体　、　３２４：絶縁体　、　３２６：絶縁体　、　３２８：導電体　、　３３０：導電体　、　３５０：絶縁体　、　３５２：絶縁体　、　３５４：絶縁体　、　３５６：導電体　、　３６０：絶縁体　、　３６２：絶縁体　、　３６４：絶縁体　、　３６６：導電体　、　３７０：絶縁体　、　３７２：絶縁体　、　３７４：絶縁体　、　３７６：導電体　、　３８０：絶縁体　、　３８２：絶縁体　、　３８４：絶縁体　、　３８６：導電体　、　５００：トランジスタ　、　５１０：絶縁体　、　５１０Ａ：トランジスタ　、　５１０Ｂ：トランジスタ　、　５１０Ｃ：トランジスタ　、　５１０Ｄ：トランジスタ　、　５１０Ｅ：トランジスタ　、　５１１：絶縁体　、　５１２：絶縁体　、　５１４：絶縁体　、　５１６：絶縁体　、　５１８：導電体　、　５２０：絶縁体　、　５２１：絶縁体　、　５２２：絶縁体　、　５２４：絶縁体　、　５３０：酸化物　、　５３０ａ：酸化物　、　５３０ｂ：酸化物　、　５３０ｃ：酸化物　、　５３１：領域　、　５３１ａ：領域　、　５３１ｂ：領域　、　５４０ａ：導電体　、　５４０ｂ：導電体　、　５４２：導電体　、　５４２ａ：導電体　、　５４２ｂ：導電体　、　５４３：領域　、　５４３ａ：領域　、　５４３ｂ：領域　、　５４４：絶縁体　、　５４５：絶縁体　、　５４６：導電体　、　５４６ａ：導電体　、　５４６ｂ：導電体　、　５４７：導電体　、　５４７ａ：導電体　、　５４７ｂ：導電体　、　５４８：導電体　、　５５０：絶縁体　、　５５２：金属酸化物　、　５６０：導電体　、　５６０ａ：導電体　、　５６０ｂ：導電体　、　５７０：絶縁体　、　５７１：絶縁体　、　５７３：絶縁体　、　５７４：絶縁体　、　５７５：絶縁体　、　５７６：絶縁体　、　５７６ａ：絶縁体　、　５７６ｂ：絶縁体　、　５８０：絶縁体　、　５８１：絶縁体　、　５８２：絶縁体　、　５８４：絶縁体　、　５８６：絶縁体　、　６００：容量素子　、　６１０：導電体　、　６１２：導電体　、　６２０：導電体　、　６３０：絶縁体　、　６５０：絶縁体　、　７０１：領域　、　７０２：領域　、　７０３：領域　、　７０４：領域　、　５１００：サーバ　、　５１１０：通信　、　５２００：携帯ゲーム機　、　５２０１：筐体　、　５２０２：表示部　、　５２０３：ボタン　、　５３００：デスクトップ型情報端末　、　５３０１：本体　、　５３０２：ディスプレイ　、　５３０３：キーボード　、　５４００：並列計算機　、　５４１０：ラック　、　５４２０：計算機　、　５４２１：ＰＣカード　、　５４２２：ボード　、　５４２３：接続端子　、　５４２４：接続端子　、　５４２５：接続端子　、　５４２６：チップ　、　５４２７：チップ　、　５４２８：接続端子　、　５４３０：マザーボード　、　５４３１：スロット　、　５５００：情報端末　、　５５１０：筐体　、　５５１１：表示部　、　５６００：テレビジョン装置　、　５７００：自動車　、　５７０１：表示パネル　、　５７０２：表示パネル　、　５７０３：表示パネル　、　５７０４：表示パネル　、　５８００：電気冷凍冷蔵庫　、　５８０１：筐体　、　５８０２：冷蔵室用扉　、　５８０３：冷凍室用扉　、　７０００：情報端末　、　７０１０：筐体　、　７０１１：カバー　、　７０１２：モニタ部　、　７０１３：キーボード　、　７０１５：ポート

Claims (14)

  1. 　第１乃至第４配線と、
    　第１および第２トランジスタと、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
    　前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
    　前記第１トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
  2. 　第１乃至第４配線と、
    　第１および第２トランジスタと、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
    　前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
    　前記第１および第２トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
  3. 　請求項１または請求項２において、
    　前記半導体装置は、容量素子を有し、
    　前記容量素子の一方の電極は、前記第２トランジスタのゲートと電気的に接続され、
    　前記容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される、半導体装置。
  4. 　第１乃至第５配線と、
    　第１および第２トランジスタと、を有し、
    　前記第２トランジスタは、フロントゲートおよびバックゲートを有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのフロントゲートと電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
    　前記第２トランジスタのバックゲートは、前記第５配線と電気的に接続され、
    　前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
    　前記第１および第２トランジスタは、チャネル形成領域に金属酸化物を有する、半導体装置。
  5. 　ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、
    　ｎ本の第１配線と、
    　ｎ本の第２配線と、
    　ｍ本の第３配線と、
    　ｍ本の第４配線と、を有し、
    　前記ｍ×ｎ個のメモリセルは、行列状に配置され、
    　前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
    　前記メモリセルのそれぞれは、第１および第２トランジスタを有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
    　前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
    　前記第１トランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
  6. 　ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、
    　ｎ本の第１配線と、
    　ｎ本の第２配線と、
    　ｍ本の第３配線と、
    　ｍ本の第４配線と、を有し、
    　前記ｍ×ｎ個のメモリセルは、行列状に配置され、
    　前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
    　前記メモリセルのそれぞれは、第１および第２トランジスタを有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
    　前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
    　前記第１および第２トランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
  7. 　請求項５または請求項６において、
    　前記メモリセルのそれぞれは、容量素子を有し、
    　前記容量素子の一方の電極は、前記第２トランジスタのゲートと電気的に接続され、
    　前記容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される、記憶装置。
  8. 　ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、
    　ｎ本の第１配線と、
    　ｎ本の第２配線と、
    　ｍ本の第３配線と、
    　ｍ本の第４配線と、
    　ｍ本の第５配線と、を有し、
    　前記ｍ×ｎ個のメモリセルは、行列状に配置され、
    　前記メモリセルのそれぞれは、第１乃至第５配線と電気的に接続され、
    　前記メモリセルのそれぞれは、第１および第２トランジスタを有し、
    　前記第２トランジスタは、フロントゲートおよびバックゲートを有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのフロントゲートと電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
    　前記第２トランジスタのバックゲートは、前記第５配線と電気的に接続され、
    　前記第１および第２トランジスタは、ｎチャネル型トランジスタであり、
    　前記第１および第２トランジスタは、チャネル形成領域に金属酸化物を有する、記憶装置。
  9. 　メモリセルアレイと、
    　周辺回路と、を有し、
    　前記メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有し、
    　前記ｍ×ｎ個のメモリセルは、行列状に配置され、
    　前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
    　前記メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
    　前記第１トランジスタおよび前記第２トランジスタは、ｎチャネル型トランジスタであり、
    　前記第１トランジスタおよび前記第２トランジスタは、チャネル形成領域に金属酸化物を有し、
    　前記周辺回路は、第１回路と、第２回路と、コントローラと、を有し、
    　前記第１回路は、前記第１配線および前記第２配線と電気的に接続され、
    　前記第１回路は、前記メモリセルにデータを書き込む機能、および、前記メモリセルからデータを読み出す機能を有し、
    　前記第２回路は、前記第３配線および前記第４配線と電気的に接続され、
    　前記第２回路は、前記第３配線および前記第４配線を駆動する機能を有し、
    　前記コントローラは、前記第１回路および前記第２回路を制御する機能を有する、記憶装置。
  10. 　メモリセルアレイと、
    　周辺回路と、を有し、
    　前記メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有し、
    　前記ｍ×ｎ個のメモリセルは、行列状に配置され、
    　前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
    　前記メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
    　前記第１トランジスタおよび前記第２トランジスタは、ｎチャネル型トランジスタであり、
    　前記第１トランジスタおよび前記第２トランジスタは、チャネル形成領域に金属酸化物を有し、
    　前記周辺回路は、第１回路と、第２回路と、コントローラと、を有し、
    　前記第１回路は、前記第１配線および前記第２配線と電気的に接続され、
    　前記第１回路は、前記メモリセルにデータを書き込む機能、および、前記メモリセルからデータを読み出す機能を有し、
    　前記第２回路は、前記第３配線および前記第４配線と電気的に接続され、
    　前記第２回路は、前記第３配線および前記第４配線を駆動する機能を有し、
    　前記コントローラは、前記第１回路および前記第２回路を制御する機能を有し、
    　前記コントローラは、シリアル・ペリフェラル・インタフェースの機能を有する、記憶装置。
  11. 　メモリセルアレイと、
    　周辺回路と、を有し、
    　前記メモリセルアレイは、ｍ×ｎ個（ｍ、ｎは１以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、ｍ本の第３配線と、ｍ本の第４配線と、を有し、
    　前記ｍ×ｎ個のメモリセルは、行列状に配置され、
    　前記メモリセルのそれぞれは、前記第１乃至第４配線と電気的に接続され、
    　前記メモリセルのそれぞれは、第１トランジスタおよび第２トランジスタを有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記第１配線と電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのゲートと電気的に接続され、
    　前記第１トランジスタのゲートは、前記第３配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第２配線と電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの他方は、前記第４配線と電気的に接続され、
    　前記第１トランジスタおよび前記第２トランジスタは、ｎチャネル型トランジスタであり、
    　前記第１トランジスタおよび前記第２トランジスタは、チャネル形成領域に金属酸化物を有し、
    　前記周辺回路は、第１回路と、第２回路と、コントローラと、ページバッファと、を有し、
    　前記第１回路は、前記第１配線および前記第２配線と電気的に接続され、
    　前記ページバッファは、データを一時的に記憶する機能を有し、
    　前記コントローラは、前記ページバッファにデータを書き込む機能、および、前記ページバッファからデータを読み出す機能を有し、
    　前記第１回路は、前記ページバッファから読み出したデータを、前記メモリセルに書き込む機能、および、前記メモリセルから読み出したデータを、前記ページバッファに書き込む機能を有し、
    　前記第２回路は、前記第３配線および前記第４配線と電気的に接続され、
    　前記第２回路は、前記第３配線および前記第４配線を駆動する機能を有し、
    　前記コントローラは、前記第１回路および前記第２回路を制御する機能を有し、
    　前記コントローラは、シリアル・ペリフェラル・インタフェースの機能を有する、記憶装置。
  12. 　請求項９乃至請求項１１のいずれか一項において、
    　前記メモリセルのそれぞれは、容量素子を有し、
    　前記容量素子の一方の電極は、前記第２トランジスタのゲートと電気的に接続され、
    　前記容量素子の他方の電極は、所定の電位が供給される配線と電気的に接続される、記憶装置。
  13. 　請求項９乃至請求項１２のいずれか一項において、
    　前記第１回路は、前記第１配線および前記第２配線に、第一電位または第二電位を供給し、
    　前記第２回路は、前記第４配線に、前記第一電位または前記第二電位を供給し、
    　前記第２回路は、前記第３配線に、前記第一電位または第三電位を供給する、記憶装置。
  14. 　請求項９乃至請求項１３のいずれか一項において、
    　前記第１回路および前記第２回路は、半導体基板に形成されたトランジスタを有し、
    　前記第１トランジスタおよび前記第２トランジスタは、前記半導体基板の上方に積層して形成される、記憶装置。
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