JP2002043519A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数個のＭＯＳ ＦＥＴが必要であり、かつ
各々のＭＯＳ ＦＥＴに要求される特性（例えば、最大
ドレイン電流定格）が異なる場合、一つのパッケージ内
に複数個のＭＯＳ ＦＥＴを有し、かつ複数個ある ＭＯ
Ｓ ＦＥＴの特性をそれぞれ異なる仕様に容易にカスタ
マイズできる半導体集積回路を提供する。 【解決手段】 複数のＭＯＳ ＦＥＴ基本セル１４ａ〜
１４ｈを自由に並列接続できる構造とし、一つのパッケ
ージ内に複数個の特性の異なる仕様のＭＯＳ ＦＥＴ群
を構成するようにした。
各々のＭＯＳ ＦＥＴに要求される特性（例えば、最大
ドレイン電流定格）が異なる場合、一つのパッケージ内
に複数個のＭＯＳ ＦＥＴを有し、かつ複数個ある ＭＯ
Ｓ ＦＥＴの特性をそれぞれ異なる仕様に容易にカスタ
マイズできる半導体集積回路を提供する。 【解決手段】 複数のＭＯＳ ＦＥＴ基本セル１４ａ〜
１４ｈを自由に並列接続できる構造とし、一つのパッケ
ージ内に複数個の特性の異なる仕様のＭＯＳ ＦＥＴ群
を構成するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に基本セルをアレイ状に配列した基本セル領域
をチップ内に有する半導体集積回路及びその製造方法に
関する。
関し、特に基本セルをアレイ状に配列した基本セル領域
をチップ内に有する半導体集積回路及びその製造方法に
関する。
【０００２】
【従来の技術】従来の半導体集積回路は、最大ドレイン
電流定格など所望の特性を得るために、ｎチャネル又は
ｐチャネルＭＯＳ ＦＥＴ基本セルのサイズを変更して
いた。複数のＭＯＳ ＦＥＴ基本セルを一つの半導体回
路のなかに納めた物もあるが、複数個あるＭＯＳ ＦＥ
Ｔ基本セルの特性は全て同一であった。また、所定の機
能を持つ基本セルの接続に関連する従来技術としては例
えば、特開平１１−８３７１号公報、特開平６−１６３
８６０号公報等がある。
電流定格など所望の特性を得るために、ｎチャネル又は
ｐチャネルＭＯＳ ＦＥＴ基本セルのサイズを変更して
いた。複数のＭＯＳ ＦＥＴ基本セルを一つの半導体回
路のなかに納めた物もあるが、複数個あるＭＯＳ ＦＥ
Ｔ基本セルの特性は全て同一であった。また、所定の機
能を持つ基本セルの接続に関連する従来技術としては例
えば、特開平１１−８３７１号公報、特開平６−１６３
８６０号公報等がある。
【０００３】
【発明が解決しようとする課題】上記従来技術は、例え
ばある回路装置においてＭＯＳ ＦＥＴ ＩＣの特性の一
つである最大ドレイン電流定格に対し、所望する最大ド
レイン電流の値が複数あるような場合、それぞれの要求
にあった最大ドレイン電流定格をもつＭＯＳ ＦＥＴ Ｉ
Ｃを個別に必要数準備するか、所望する最大ドレイン電
流定格の内、最も大きい定格にあわせて多チャンネルを
一つのパッケージに納めたＭＯＳ ＦＥＴ ＩＣを選定す
るか、もしくは、所望する最大ドレイン電流にあったＭ
ＯＳ ＦＥＴ ＩＣを専用に再設計する必要があった。前
者の場合、部品の実装占有面積が大きくなるという問題
があり、次者の場合、所望する定格に対し過剰な定格と
なりコスト過多になるという問題があり、後者の場合、
専用設計となるため、開発及び製作期間が長くなりコス
トも増大するという問題があった。
ばある回路装置においてＭＯＳ ＦＥＴ ＩＣの特性の一
つである最大ドレイン電流定格に対し、所望する最大ド
レイン電流の値が複数あるような場合、それぞれの要求
にあった最大ドレイン電流定格をもつＭＯＳ ＦＥＴ Ｉ
Ｃを個別に必要数準備するか、所望する最大ドレイン電
流定格の内、最も大きい定格にあわせて多チャンネルを
一つのパッケージに納めたＭＯＳ ＦＥＴ ＩＣを選定す
るか、もしくは、所望する最大ドレイン電流にあったＭ
ＯＳ ＦＥＴ ＩＣを専用に再設計する必要があった。前
者の場合、部品の実装占有面積が大きくなるという問題
があり、次者の場合、所望する定格に対し過剰な定格と
なりコスト過多になるという問題があり、後者の場合、
専用設計となるため、開発及び製作期間が長くなりコス
トも増大するという問題があった。
【０００４】本発明は、ユーザーが使用するアプリケー
ションにおいて、複数個のＭＯＳＦＥＴが必要であり、
かつ各々のＭＯＳ ＦＥＴに要求される特性（例えば、
最大ドレイン電流定格）が異なる場合、一つのパッケー
ジ内に複数個のＭＯＳ ＦＥＴを有し、かつ複数個ある
ＭＯＳ ＦＥＴの特性（例えば、最大ドレイン電流）を
それぞれ異なる仕様に容易にカスタマイズできる半導体
集積回路を提供することを目的とし、さらに部品点数の
削減による部品占有面積の低減、所望する定格の最適化
によるコストの低減、かつ完全な専用設計に対し、開発
及び製作期間を短縮し得る半導体集積回路及びその製造
方法を提供することを目的とする。
ションにおいて、複数個のＭＯＳＦＥＴが必要であり、
かつ各々のＭＯＳ ＦＥＴに要求される特性（例えば、
最大ドレイン電流定格）が異なる場合、一つのパッケー
ジ内に複数個のＭＯＳ ＦＥＴを有し、かつ複数個ある
ＭＯＳ ＦＥＴの特性（例えば、最大ドレイン電流）を
それぞれ異なる仕様に容易にカスタマイズできる半導体
集積回路を提供することを目的とし、さらに部品点数の
削減による部品占有面積の低減、所望する定格の最適化
によるコストの低減、かつ完全な専用設計に対し、開発
及び製作期間を短縮し得る半導体集積回路及びその製造
方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路は、半導体チップ上に配列
された素子単位群にｎチャネル又はｐチャネルＭＯＳ
ＦＥＴ基本セルを各々完全に絶縁した状態で配置し、前
記ＭＯＳ ＦＥＴ基本セルにはそれぞれソース、ゲー
ト、ドレインに相当する電極に金属配線可能なコンタク
トを設け、それぞれのコンタクトを金属配線で並列接続
し得る構造とすることで、例えば、ＭＯＳＦＥＴ基本セ
ルの最大ドレイン電流のｎ倍の最大ドレイン電流を得よ
うとする場合、ｎ個のＭＯＳ ＦＥＴ基本セルのソー
ス、ゲート、ドレインのコンタクトをそれぞれ金属配線
で並列接続することで、容易にＭＯＳ ＦＥＴ基本セル
のｎ倍の最大ドレイン電流の素子（デバイス）を得るこ
とができる。また、例えば、一つのパッケージの中に、
２個、３個、４個…ｎ個のようにＭＯＳ ＦＥＴ基本セ
ルの並列接続数を変えたＭＯＳ ＦＥＴ基本セル群（デ
バイス）を複数個設置することで、それぞれのＭＯＳ
ＦＥＴ基本セル群（デバイス）の最大ドレイン電流定格
をそれぞれ２倍、３倍、４倍、…、ｎ倍のようにＭＯＳ
ＦＥＴ基本セル単体の最大ドレイン電流のｎ倍の定格
を自由に得ることができる。
に、本発明の半導体集積回路は、半導体チップ上に配列
された素子単位群にｎチャネル又はｐチャネルＭＯＳ
ＦＥＴ基本セルを各々完全に絶縁した状態で配置し、前
記ＭＯＳ ＦＥＴ基本セルにはそれぞれソース、ゲー
ト、ドレインに相当する電極に金属配線可能なコンタク
トを設け、それぞれのコンタクトを金属配線で並列接続
し得る構造とすることで、例えば、ＭＯＳＦＥＴ基本セ
ルの最大ドレイン電流のｎ倍の最大ドレイン電流を得よ
うとする場合、ｎ個のＭＯＳ ＦＥＴ基本セルのソー
ス、ゲート、ドレインのコンタクトをそれぞれ金属配線
で並列接続することで、容易にＭＯＳ ＦＥＴ基本セル
のｎ倍の最大ドレイン電流の素子（デバイス）を得るこ
とができる。また、例えば、一つのパッケージの中に、
２個、３個、４個…ｎ個のようにＭＯＳ ＦＥＴ基本セ
ルの並列接続数を変えたＭＯＳ ＦＥＴ基本セル群（デ
バイス）を複数個設置することで、それぞれのＭＯＳ
ＦＥＴ基本セル群（デバイス）の最大ドレイン電流定格
をそれぞれ２倍、３倍、４倍、…、ｎ倍のようにＭＯＳ
ＦＥＴ基本セル単体の最大ドレイン電流のｎ倍の定格
を自由に得ることができる。
【０００６】前記手段を用いることにより、ユーザーが
使用するアプリケーションにおいて、複数個のＭＯＳ
ＦＥＴが必要であり、かつ各々のＭＯＳ ＦＥＴに要求
される特性（例えば、最大ドレイン電流定格）が異なる
場合においても、一つもしくは最適なパッケージ数でユ
ーザーが要求する複数個のＭＯＳ ＦＥＴ群（デバイ
ス）を確保することができ、かつ複数個あるＭＯＳ Ｆ
ＥＴ群（デバイス）の各々の特性（例えば、最大ドレイ
ン電流）をそれぞれ最適な仕様に容易にカスタマイズ可
能となり、さらに部品点数の削減による部品占有面積の
低減、所望する定格の最適化によるコストの低減が可能
な半導体集積回路を提供できる。
使用するアプリケーションにおいて、複数個のＭＯＳ
ＦＥＴが必要であり、かつ各々のＭＯＳ ＦＥＴに要求
される特性（例えば、最大ドレイン電流定格）が異なる
場合においても、一つもしくは最適なパッケージ数でユ
ーザーが要求する複数個のＭＯＳ ＦＥＴ群（デバイ
ス）を確保することができ、かつ複数個あるＭＯＳ Ｆ
ＥＴ群（デバイス）の各々の特性（例えば、最大ドレイ
ン電流）をそれぞれ最適な仕様に容易にカスタマイズ可
能となり、さらに部品点数の削減による部品占有面積の
低減、所望する定格の最適化によるコストの低減が可能
な半導体集積回路を提供できる。
【０００７】すなわち、本発明による半導体集積回路
は、ＭＯＳ ＦＥＴ基本セルを複数個並列接続して構成
されたデバイスを備え、ＭＯＳ ＦＥＴ基本セルの並列
接続数に比例する異なる電流定格を有する複数のデバイ
スが１チップ上に設けられていることを特徴とする。
は、ＭＯＳ ＦＥＴ基本セルを複数個並列接続して構成
されたデバイスを備え、ＭＯＳ ＦＥＴ基本セルの並列
接続数に比例する異なる電流定格を有する複数のデバイ
スが１チップ上に設けられていることを特徴とする。
【０００８】具体的には、ＭＯＳ ＦＥＴ基本セル群は
互いに絶縁されている構成であり、ＭＯＳ ＦＥＴ基本
セルは、ソース、ゲート、ドレインに相当する端子に金
属配線が可能なコンタクトを有し、ＭＯＳ ＦＥＴ基本
セル群に設けられたソース群、ゲート群、ドレイン群を
各々ｎ個並列接続するようにそれぞれのコンタクト間を
金属配線することで、エンドユーザーが要求する特性
（例えば、ドレイン電流）をＭＯＳ ＦＥＴ基本セルの
特性のｎ倍の形で得ることが可能になっている。
互いに絶縁されている構成であり、ＭＯＳ ＦＥＴ基本
セルは、ソース、ゲート、ドレインに相当する端子に金
属配線が可能なコンタクトを有し、ＭＯＳ ＦＥＴ基本
セル群に設けられたソース群、ゲート群、ドレイン群を
各々ｎ個並列接続するようにそれぞれのコンタクト間を
金属配線することで、エンドユーザーが要求する特性
（例えば、ドレイン電流）をＭＯＳ ＦＥＴ基本セルの
特性のｎ倍の形で得ることが可能になっている。
【０００９】前記半導体集積回路の、ＭＯＳ ＦＥＴ基
本セルを複数個並列接続して構成されたデバイスは、並
列に接続されたＭＯＳ ＦＥＴ基本セルのうちの１個の
みが所定の保護機能（例えば、過電流保護、過電圧保
護、過熱保護）を有するように構成することができる。
本セルを複数個並列接続して構成されたデバイスは、並
列に接続されたＭＯＳ ＦＥＴ基本セルのうちの１個の
みが所定の保護機能（例えば、過電流保護、過電圧保
護、過熱保護）を有するように構成することができる。
【００１０】また、前記半導体集積回路の、ＭＯＳ Ｆ
ＥＴ基本セルを複数個並列接続して構成された前記デバ
イスは、並列に接続されたＭＯＳ ＦＥＴ基本セルのう
ちの１個のみが所定の診断機能（例えば、過電流検出、
負荷オープン検出、負荷ショート検出、負荷レアショー
ト検出）を有するように構成することができる。
ＥＴ基本セルを複数個並列接続して構成された前記デバ
イスは、並列に接続されたＭＯＳ ＦＥＴ基本セルのう
ちの１個のみが所定の診断機能（例えば、過電流検出、
負荷オープン検出、負荷ショート検出、負荷レアショー
ト検出）を有するように構成することができる。
【００１１】前記半導体集積回路は、複数個のＭＯＳ
ＦＥＴ基本セルが配置された素子単位群層と、ＭＯＳ
ＦＥＴ基本セルのソース、ゲート、ドレインに各々設け
られたコンタクト間を配線するための前記素子単位群層
と絶縁された配線層とを含み、前記配線層は上部にコン
タクトと（例えば大電流経路のような）前記コンタクト
に配線可能な主要な電流経路とを有し、素子単位群層に
設けられたソース、ゲート、ドレインのコンタクトの一
部が配線層の上部に設けられたコンタクトと（例えば接
続孔等の電気的に導通可能な接続手法により）該配線層
を貫通して接続されているように構成することができ
る。
ＦＥＴ基本セルが配置された素子単位群層と、ＭＯＳ
ＦＥＴ基本セルのソース、ゲート、ドレインに各々設け
られたコンタクト間を配線するための前記素子単位群層
と絶縁された配線層とを含み、前記配線層は上部にコン
タクトと（例えば大電流経路のような）前記コンタクト
に配線可能な主要な電流経路とを有し、素子単位群層に
設けられたソース、ゲート、ドレインのコンタクトの一
部が配線層の上部に設けられたコンタクトと（例えば接
続孔等の電気的に導通可能な接続手法により）該配線層
を貫通して接続されているように構成することができ
る。
【００１２】本発明による半導体装置は、複数個のＭＯ
Ｓ ＦＥＴ基本セルが配置され、各ＭＯＳ ＦＥＴ基本セ
ルのソース、ゲート、ドレインに各々電気的に接続可能
なコンタクトが設けられた半導体集積回路と、半導体集
積回路を実装する配線基板とを含み、配線基板は半導体
集積回路のコンタクトと該配線基板上に設けられた外部
と接続可能なコンタクトとの間を電気的に接続すること
を特徴とする。
Ｓ ＦＥＴ基本セルが配置され、各ＭＯＳ ＦＥＴ基本セ
ルのソース、ゲート、ドレインに各々電気的に接続可能
なコンタクトが設けられた半導体集積回路と、半導体集
積回路を実装する配線基板とを含み、配線基板は半導体
集積回路のコンタクトと該配線基板上に設けられた外部
と接続可能なコンタクトとの間を電気的に接続すること
を特徴とする。
【００１３】本発明による、同じ最大ドレイン電流定格
を有するＭＯＳ ＦＥＴ基本セルが複数個配列されたチ
ップ上に電流定格の異なる複数の電流ドライバを構成す
る方法は、ＭＯＳ ＦＥＴ基本セルをｎ個並列接続する
ことにより１個のＭＯＳ ＦＥＴ基本セルの最大ドレイ
ン電流定格のｎ倍の電流定格を有する電流ドライバを構
成することを特徴とする。
を有するＭＯＳ ＦＥＴ基本セルが複数個配列されたチ
ップ上に電流定格の異なる複数の電流ドライバを構成す
る方法は、ＭＯＳ ＦＥＴ基本セルをｎ個並列接続する
ことにより１個のＭＯＳ ＦＥＴ基本セルの最大ドレイ
ン電流定格のｎ倍の電流定格を有する電流ドライバを構
成することを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。以下の図において、理解を容易に
するため、同じ要素部分には同一の符号を付して説明す
る。図１は、本発明による半導体集積回路の一例を示す
説明図である。半導体集積回路１１は、半導体単結晶の
基板から成る半導体チップ１２と、半導体集積回路１１
の内部と外部とを接続する端子１３ａ，１３ｂ，１３
ｃ，…から構成されている。半導体チップ１２上には、
ｎチャネル又はｐチャネルＭＯＳＦＥＴ基本セル１４
ａ，１４ｂ，１４ｃ，…が複数個配列されている。な
お、本実施の形態においては、ＭＯＳ ＦＥＴ基本セル
１４ａ，１４ｂ，１４ｃ，…はｎチャネルであるとして
以下説明する。半導体チップ１２上に複数個配列された
ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…
は、互いに半導体チップ１２のアイソレーション領域に
よって電気的に分離絶縁されている。また、ＭＯＳ Ｆ
ＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…は、ソース、
ゲート、ドレインに相当する端子にそれぞれ電気的に導
通である金属配線１５ａ，１５ｂ，１５ｃ，…が接続可
能な接点であるドレイン用コンタクト１６ａ〜１６ｈ、
ゲート用コンタクト１７ａ〜１７ｈ、ソース用コンタク
ト１８ａ〜１８ｈが設けられた構成となっている。金属
配線１５ａ，１５ｂ，１５ｃ，…は、ＭＯＳ ＦＥＴ基
本セル１４ａ，１４ｂ，１４ｃ，…に各々設けられたド
レイン用コンタクト１６ａ〜１６ｈ、ゲート用コンタク
ト１７ａ〜１７ｈ、ソース用コンタクト１８ａ〜１８
ｈ、及び端子１３ａ，１３ｂ，１３ｃ，…間を配線し、
電気的に接続することが可能な構成となっている。
施の形態を説明する。以下の図において、理解を容易に
するため、同じ要素部分には同一の符号を付して説明す
る。図１は、本発明による半導体集積回路の一例を示す
説明図である。半導体集積回路１１は、半導体単結晶の
基板から成る半導体チップ１２と、半導体集積回路１１
の内部と外部とを接続する端子１３ａ，１３ｂ，１３
ｃ，…から構成されている。半導体チップ１２上には、
ｎチャネル又はｐチャネルＭＯＳＦＥＴ基本セル１４
ａ，１４ｂ，１４ｃ，…が複数個配列されている。な
お、本実施の形態においては、ＭＯＳ ＦＥＴ基本セル
１４ａ，１４ｂ，１４ｃ，…はｎチャネルであるとして
以下説明する。半導体チップ１２上に複数個配列された
ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…
は、互いに半導体チップ１２のアイソレーション領域に
よって電気的に分離絶縁されている。また、ＭＯＳ Ｆ
ＥＴ基本セル１４ａ，１４ｂ，１４ｃ，…は、ソース、
ゲート、ドレインに相当する端子にそれぞれ電気的に導
通である金属配線１５ａ，１５ｂ，１５ｃ，…が接続可
能な接点であるドレイン用コンタクト１６ａ〜１６ｈ、
ゲート用コンタクト１７ａ〜１７ｈ、ソース用コンタク
ト１８ａ〜１８ｈが設けられた構成となっている。金属
配線１５ａ，１５ｂ，１５ｃ，…は、ＭＯＳ ＦＥＴ基
本セル１４ａ，１４ｂ，１４ｃ，…に各々設けられたド
レイン用コンタクト１６ａ〜１６ｈ、ゲート用コンタク
ト１７ａ〜１７ｈ、ソース用コンタクト１８ａ〜１８
ｈ、及び端子１３ａ，１３ｂ，１３ｃ，…間を配線し、
電気的に接続することが可能な構成となっている。
【００１５】次に、図１に示した半導体集積回路１１の
使用例について説明する。予め定められた条件により所
定の演算処理を行い、所定の制御信号２４，２５，２６
を各々独立したタイミング、周期で出力できるＣＰＵ２
３、及びＭＯＳ ＦＥＴのドレイン電流で動作するイン
ダクタンス成分とインピーダンス成分を持つコイル負荷
２０，２１，２２を半導体集積回路１１に接続する。制
御信号２４，２５，２６は半導体制御回路装置１１の端
子１３ａ，１３ｂ，１３ｃを介し、ＭＯＳ ＦＥＴ基本
セル１４ａ，１４ｂ，１４ｃ，…のゲートへ供給され
る。なお、コイル負荷２０，２１，２２は各々特性が異
なるものとし、本実施の形態においてはインピーダンス
成分がコイル負荷２０が最も小さく、コイル負荷２２が
最も大きく、コイル負荷２１はその中間程度と仮定す
る。電源１９は、コイル負荷２０，２１，２２に電力を
供給する電源である。
使用例について説明する。予め定められた条件により所
定の演算処理を行い、所定の制御信号２４，２５，２６
を各々独立したタイミング、周期で出力できるＣＰＵ２
３、及びＭＯＳ ＦＥＴのドレイン電流で動作するイン
ダクタンス成分とインピーダンス成分を持つコイル負荷
２０，２１，２２を半導体集積回路１１に接続する。制
御信号２４，２５，２６は半導体制御回路装置１１の端
子１３ａ，１３ｂ，１３ｃを介し、ＭＯＳ ＦＥＴ基本
セル１４ａ，１４ｂ，１４ｃ，…のゲートへ供給され
る。なお、コイル負荷２０，２１，２２は各々特性が異
なるものとし、本実施の形態においてはインピーダンス
成分がコイル負荷２０が最も小さく、コイル負荷２２が
最も大きく、コイル負荷２１はその中間程度と仮定す
る。電源１９は、コイル負荷２０，２１，２２に電力を
供給する電源である。
【００１６】ＭＯＳ ＦＥＴ基本セル１４ａ，１４ｂ，
１４ｃ，…の特性の一つに最大ドレイン電流がある。一
般にＭＯＳ ＦＥＴを用いてある所定のインピーダンス
成分を持つ負荷に電流を流す場合、オームの法則より、
負荷に流れる最大電流は“電源電圧÷負荷のインピーダ
ンス”と求められる。負荷に流れる最大電流＝ＭＯＳＦ
ＥＴに求められる最大ドレイン電流となり、負荷に流れ
る最大電流の値から、それ以上の電流が流せるＭＯＳ
ＦＥＴを選定する必要がある。いま、ＭＯＳＦＥＴ基本
セル１４ａ，１４ｂ，１４ｃ，…の最大ドレイン電流を
ＩＤ２７とし、コイル負荷２０，２１，２２に流れる最
大電流をそれぞれ、コイル負荷２０はドレイン電流ＩＤ
２７の３倍以下、コイル負荷２１はドレイン電流ＩＤの
２倍以下、コイル負荷２２はドレイン電流ＩＤ２７の１
倍以下とすると、以下の方法で解決することができる。
１４ｃ，…の特性の一つに最大ドレイン電流がある。一
般にＭＯＳ ＦＥＴを用いてある所定のインピーダンス
成分を持つ負荷に電流を流す場合、オームの法則より、
負荷に流れる最大電流は“電源電圧÷負荷のインピーダ
ンス”と求められる。負荷に流れる最大電流＝ＭＯＳＦ
ＥＴに求められる最大ドレイン電流となり、負荷に流れ
る最大電流の値から、それ以上の電流が流せるＭＯＳ
ＦＥＴを選定する必要がある。いま、ＭＯＳＦＥＴ基本
セル１４ａ，１４ｂ，１４ｃ，…の最大ドレイン電流を
ＩＤ２７とし、コイル負荷２０，２１，２２に流れる最
大電流をそれぞれ、コイル負荷２０はドレイン電流ＩＤ
２７の３倍以下、コイル負荷２１はドレイン電流ＩＤの
２倍以下、コイル負荷２２はドレイン電流ＩＤ２７の１
倍以下とすると、以下の方法で解決することができる。
【００１７】本実施の形態では、一つの半導体集積回路
１１の中に８個のＭＯＳ ＦＥＴ基本セル１４ａ〜１４
ｈが配列されている。まず、負荷２０を駆動し得る回路
を考える。負荷２０はＭＯＳ ＦＥＴ基本セル１４ａ〜
１４ｈのドレイン電流ＩＤに対し、最大で３倍のドレイ
ン電流が流れる。そこで、ＭＯＳ ＦＥＴ基本セル１４
ａ〜１４ｃのそれぞれのドレイン用コンタクト１６ａ〜
１６ｃまでを金属配線１５ａで並列に接続し、かつ、端
子１３ｄへ接続する。端子１３ｄはコイル負荷２０の一
方に接続され、もう一方は電源１９に接続される。同様
にＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのそれぞれの
ソース用コンタクト１８ａ〜１８ｃまでを金属配線１５
ｇで並列に接続し、かつ、端子１３ｇへ接続する。前記
端子１３ｇはＧＮＤに接続する。また、同様に前記ＭＯ
Ｓ ＦＥＴ基本セル１４ａ〜１４ｃのそれぞれのゲート
用コンタクト１７ａ〜１７ｃまでを金属配線１５ｄで並
列に接続し、かつ、端子１３ａへ接続する。端子１３ａ
はＣＰＵ２３と接続する。
１１の中に８個のＭＯＳ ＦＥＴ基本セル１４ａ〜１４
ｈが配列されている。まず、負荷２０を駆動し得る回路
を考える。負荷２０はＭＯＳ ＦＥＴ基本セル１４ａ〜
１４ｈのドレイン電流ＩＤに対し、最大で３倍のドレイ
ン電流が流れる。そこで、ＭＯＳ ＦＥＴ基本セル１４
ａ〜１４ｃのそれぞれのドレイン用コンタクト１６ａ〜
１６ｃまでを金属配線１５ａで並列に接続し、かつ、端
子１３ｄへ接続する。端子１３ｄはコイル負荷２０の一
方に接続され、もう一方は電源１９に接続される。同様
にＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのそれぞれの
ソース用コンタクト１８ａ〜１８ｃまでを金属配線１５
ｇで並列に接続し、かつ、端子１３ｇへ接続する。前記
端子１３ｇはＧＮＤに接続する。また、同様に前記ＭＯ
Ｓ ＦＥＴ基本セル１４ａ〜１４ｃのそれぞれのゲート
用コンタクト１７ａ〜１７ｃまでを金属配線１５ｄで並
列に接続し、かつ、端子１３ａへ接続する。端子１３ａ
はＣＰＵ２３と接続する。
【００１８】ＣＰＵ２３からある任意の周期の制御信号
２４が送られると、端子１３ａ、金属配線１５ｄを介
し、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのゲート１
７ａ〜１７ｃに印加される。その結果、ＭＯＳ ＦＥＴ
基本セル１４ａ〜１４ｃのゲート１７ａ〜１７ｃがＯＮ
し、各ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃにドレイ
ン電流ＩＤ２７ａ，２７ｂ，２７ｃが流れる。その結
果、コイル負荷２０には、ドレイン電流ＩＤの３倍のド
レイン電流２８が流れる。そのＩＤの３倍のドレイン電
流２８は金属配線１５ｇ、端子１３ｇを介し、ＧＮＤへ
流れる。
２４が送られると、端子１３ａ、金属配線１５ｄを介
し、ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃのゲート１
７ａ〜１７ｃに印加される。その結果、ＭＯＳ ＦＥＴ
基本セル１４ａ〜１４ｃのゲート１７ａ〜１７ｃがＯＮ
し、各ＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｃにドレイ
ン電流ＩＤ２７ａ，２７ｂ，２７ｃが流れる。その結
果、コイル負荷２０には、ドレイン電流ＩＤの３倍のド
レイン電流２８が流れる。そのＩＤの３倍のドレイン電
流２８は金属配線１５ｇ、端子１３ｇを介し、ＧＮＤへ
流れる。
【００１９】同様に、負荷２１を駆動し得る回路を考え
る。負荷２１には、ＭＯＳ ＦＥＴ基本セル１４ａ〜１
４ｈのドレイン電流ＩＤ２７ａ〜２７ｈに対し、最大で
２倍のドレイン電流が流れる。そこで、本実施の形態で
は、ＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのそれぞれ
のドレイン用コンタクト１６ｄ，１６ｅを金属配線１５
ｂで並列に接続し、かつ、端子１３ｅへ接続する。端子
１３ｅはコイル負荷２１の一方に接続され、もう一方は
電源１９に接続される。同様にＭＯＳ ＦＥＴ基本セル
１４ｄ，１４ｅのそれぞれのソース用コンタクト１８
ｄ，１８ｅを金属配線１５ｇで並列に接続し、かつ、端
子１３ｇへ接続する。端子１３ｇはＧＮＤに接続する。
また、同様にＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅの
それぞれのゲート用コンタクト１７ｄ，１７ｅを金属配
線１５ｅで並列に接続し、かつ、端子１３ｂへ接続す
る。端子１３ｂはＣＰＵ２３と接続する。
る。負荷２１には、ＭＯＳ ＦＥＴ基本セル１４ａ〜１
４ｈのドレイン電流ＩＤ２７ａ〜２７ｈに対し、最大で
２倍のドレイン電流が流れる。そこで、本実施の形態で
は、ＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのそれぞれ
のドレイン用コンタクト１６ｄ，１６ｅを金属配線１５
ｂで並列に接続し、かつ、端子１３ｅへ接続する。端子
１３ｅはコイル負荷２１の一方に接続され、もう一方は
電源１９に接続される。同様にＭＯＳ ＦＥＴ基本セル
１４ｄ，１４ｅのそれぞれのソース用コンタクト１８
ｄ，１８ｅを金属配線１５ｇで並列に接続し、かつ、端
子１３ｇへ接続する。端子１３ｇはＧＮＤに接続する。
また、同様にＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅの
それぞれのゲート用コンタクト１７ｄ，１７ｅを金属配
線１５ｅで並列に接続し、かつ、端子１３ｂへ接続す
る。端子１３ｂはＣＰＵ２３と接続する。
【００２０】ＣＰＵ２３からある任意の周期の制御信号
２５が送られると、端子１３ｂ、金属配線１５ｅを介
し、ＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのゲート１
７ｄ，１７ｅに印加される。その結果、ＭＯＳ ＦＥＴ
基本セル１４ｄ，１４ｅのゲート１７ｄ，１７ｅがＯＮ
し、おのおのＭＯＳ ＦＥＴ基本セル１４ｄから１４ｅ
にドレイン電流２７ｄ，２７ｅが流れる。その結果、コ
イル負荷２１には、ドレイン電流ＩＤの２倍のドレイン
電流２９が流れる。このＩＤの２倍のドレイン電流２９
は金属配線１５ｇ、端子１３ｇを介し、ＧＮＤへ流れ
る。
２５が送られると、端子１３ｂ、金属配線１５ｅを介
し、ＭＯＳ ＦＥＴ基本セル１４ｄ，１４ｅのゲート１
７ｄ，１７ｅに印加される。その結果、ＭＯＳ ＦＥＴ
基本セル１４ｄ，１４ｅのゲート１７ｄ，１７ｅがＯＮ
し、おのおのＭＯＳ ＦＥＴ基本セル１４ｄから１４ｅ
にドレイン電流２７ｄ，２７ｅが流れる。その結果、コ
イル負荷２１には、ドレイン電流ＩＤの２倍のドレイン
電流２９が流れる。このＩＤの２倍のドレイン電流２９
は金属配線１５ｇ、端子１３ｇを介し、ＧＮＤへ流れ
る。
【００２１】また、同様に、負荷２２を駆動し得る回路
を考える。負荷２２はＭＯＳ ＦＥＴ基本セル１４ｆの
ドレイン電流ＩＤ２７ｆに対し、最大で１倍のドレイン
電流が流れる。そこで、本実施の形態では、ＭＯＳ Ｆ
ＥＴ基本セル１４ｆのドレイン用コンタクト１６ｆを金
属配線１５ｃで接続し、かつ、端子１３ｆへ接続する。
端子１３ｆはコイル負荷２２の一方に接続され、もう一
方は電源１９に接続される。同様にＭＯＳ ＦＥＴ基本
セル１４ｆのソース用コンタクト１８ｆを金属配線１５
ｇで接続し、端子１３ｇへ接続する。端子１３ｇはＧＮ
Ｄに接続する。また、同様にＭＯＳ ＦＥＴ基本セル１
４ｆのゲート用コンタクト１７ｆを金属配線１５ｆで接
続し、端子１３ｃへ接続する。端子１３ｃはＣＰＵ２３
と接続する。
を考える。負荷２２はＭＯＳ ＦＥＴ基本セル１４ｆの
ドレイン電流ＩＤ２７ｆに対し、最大で１倍のドレイン
電流が流れる。そこで、本実施の形態では、ＭＯＳ Ｆ
ＥＴ基本セル１４ｆのドレイン用コンタクト１６ｆを金
属配線１５ｃで接続し、かつ、端子１３ｆへ接続する。
端子１３ｆはコイル負荷２２の一方に接続され、もう一
方は電源１９に接続される。同様にＭＯＳ ＦＥＴ基本
セル１４ｆのソース用コンタクト１８ｆを金属配線１５
ｇで接続し、端子１３ｇへ接続する。端子１３ｇはＧＮ
Ｄに接続する。また、同様にＭＯＳ ＦＥＴ基本セル１
４ｆのゲート用コンタクト１７ｆを金属配線１５ｆで接
続し、端子１３ｃへ接続する。端子１３ｃはＣＰＵ２３
と接続する。
【００２２】ＣＰＵ２３からある任意の周期の制御信号
２６が送られると、端子１３ｃ、金属配線１５ｆを介
し、ＭＯＳ ＦＥＴ基本セル１４ｆのゲート１７ｆに印
加される。その結果、ＭＯＳ ＦＥＴ基本セル１４ｆの
ゲート１７ｆがＯＮし、ＭＯＳＦＥＴ基本セル１４ｆに
ドレイン電流２７ｆが流れる。その結果、コイル負荷２
１には、ドレイン電流ＩＤの１倍のドレイン電流２７ｆ
が流れる。ドレイン電流２７ｆは金属配線１５ｇ、端子
１３ｇを介し、ＧＮＤへ流れる。
２６が送られると、端子１３ｃ、金属配線１５ｆを介
し、ＭＯＳ ＦＥＴ基本セル１４ｆのゲート１７ｆに印
加される。その結果、ＭＯＳ ＦＥＴ基本セル１４ｆの
ゲート１７ｆがＯＮし、ＭＯＳＦＥＴ基本セル１４ｆに
ドレイン電流２７ｆが流れる。その結果、コイル負荷２
１には、ドレイン電流ＩＤの１倍のドレイン電流２７ｆ
が流れる。ドレイン電流２７ｆは金属配線１５ｇ、端子
１３ｇを介し、ＧＮＤへ流れる。
【００２３】以上の方法により、一つの半導体集積回路
１１で、異なる定格の複数の負荷２０，２１，２２をそ
れぞれ最適な定格のＭＯＳ ＦＥＴで駆動することがで
きる。また、予めＭＯＳ ＦＥＴ基本のセルの配列まで
の基本マスクを準備しておき、金属配線のマスクのみ要
求の仕様のものを作成することで、コストの低減、製作
期間の短縮が可能になる効果がある。
１１で、異なる定格の複数の負荷２０，２１，２２をそ
れぞれ最適な定格のＭＯＳ ＦＥＴで駆動することがで
きる。また、予めＭＯＳ ＦＥＴ基本のセルの配列まで
の基本マスクを準備しておき、金属配線のマスクのみ要
求の仕様のものを作成することで、コストの低減、製作
期間の短縮が可能になる効果がある。
【００２４】本実施の形態では、半導体集積回路１１の
中に８個のＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈを設
け、６個のみ使用したため、２個あまっている。実際に
本半導体集積回路を使用する場合、ＭＯＳ ＦＥＴ基本
セルの配列数が異なるパターンの半導体集積回路を数種
類準備しておき、ユーザーが使用するうえで最適な物を
選択可能にしておくことで、無駄を最小とした半導体集
積回路を提供できることはいうまでもない。また、本実
施の形態においては、ＭＯＳ ＦＥＴ基本セル１４ａ〜
１４ｈをｎチャネルとし、負荷２０，２１，２２の下流
を制御する形態で説明したが、ＭＯＳ ＦＥＴ基本セル
をｐチャネルとし、負荷の上流を制御する形態において
も適用できるのは明白である。
中に８個のＭＯＳ ＦＥＴ基本セル１４ａ〜１４ｈを設
け、６個のみ使用したため、２個あまっている。実際に
本半導体集積回路を使用する場合、ＭＯＳ ＦＥＴ基本
セルの配列数が異なるパターンの半導体集積回路を数種
類準備しておき、ユーザーが使用するうえで最適な物を
選択可能にしておくことで、無駄を最小とした半導体集
積回路を提供できることはいうまでもない。また、本実
施の形態においては、ＭＯＳ ＦＥＴ基本セル１４ａ〜
１４ｈをｎチャネルとし、負荷２０，２１，２２の下流
を制御する形態で説明したが、ＭＯＳ ＦＥＴ基本セル
をｐチャネルとし、負荷の上流を制御する形態において
も適用できるのは明白である。
【００２５】本発明の第２の実施の形態を図２により説
明する。本実施の形態における半導体集積回路３１は、
第１の実施の形態の半導体集積回路１１に対し、所定の
ドレイン電流が流れたとき出力を制限もしくは止める過
電流保護、ＭＯＳ ＦＥＴのジャンクション温度が所定
の温度以上になったとき出力を制限もしくは止める過熱
保護機能などの保護機能を有する保護機能付きＭＯＳ
ＦＥＴ基本セル３０ａ，３０ｂ，３０ｃを複数個有する
構成である。
明する。本実施の形態における半導体集積回路３１は、
第１の実施の形態の半導体集積回路１１に対し、所定の
ドレイン電流が流れたとき出力を制限もしくは止める過
電流保護、ＭＯＳ ＦＥＴのジャンクション温度が所定
の温度以上になったとき出力を制限もしくは止める過熱
保護機能などの保護機能を有する保護機能付きＭＯＳ
ＦＥＴ基本セル３０ａ，３０ｂ，３０ｃを複数個有する
構成である。
【００２６】第１の実施の形態では、なんらかの理由に
より、コイル負荷２０，２１，２２のいずれかがショー
トし過電流が流れたり、ＭＯＳ ＦＥＴ基本セルのジャ
ンクション温度が異常に上昇したり、電源１９が逆接さ
れたり、といった不測の事態が生じたとき、前記半導体
集積回路１１や負荷２０，２１，２２に耐え得る以上の
負荷が印加され最悪の場合には破損する恐れがある。以
上のような事態を回避するため、従来のＭＯＳ ＦＥＴ
ＩＣでは過電流保護、過電圧保護、過熱保護などの保護
機能を設けることが一般的に知られている。
より、コイル負荷２０，２１，２２のいずれかがショー
トし過電流が流れたり、ＭＯＳ ＦＥＴ基本セルのジャ
ンクション温度が異常に上昇したり、電源１９が逆接さ
れたり、といった不測の事態が生じたとき、前記半導体
集積回路１１や負荷２０，２１，２２に耐え得る以上の
負荷が印加され最悪の場合には破損する恐れがある。以
上のような事態を回避するため、従来のＭＯＳ ＦＥＴ
ＩＣでは過電流保護、過電圧保護、過熱保護などの保護
機能を設けることが一般的に知られている。
【００２７】本発明では、ＭＯＳ ＦＥＴ基本セルをｎ
個並列接続し、一つのＭＯＳ ＦＥＴ基本セル群とみな
している。したがって、半導体集積回路３１上に配列さ
れる全てのＭＯＳ ＦＥＴ基本セルに保護機能を設ける
必要はなく、ｎ個並列接続されたＭＯＳ ＦＥＴ基本セ
ルの内、１個のＭＯＳ ＦＥＴ基本セルにのみ前述の過
電流保護、過電圧保護、過熱保護機能を持たせることで
十分に保護機能が動作するので、チップサイズの小型化
やコストの低減の効果がある。図示の例では、例えば３
個のＭＯＳ ＦＥＴ基本セル３０ａ，１４ｂ，１４ｃを
並列接続したデバイスでは、その内の１個のＭＯＳ Ｆ
ＥＴ基本セル３０ａにのみ保護機能を持たせている。ま
た、２個のＭＯＳ ＦＥＴ基本セル３０ｂ，１４ｅを並
列接続したデバイスでは、その内の１個のＭＯＳ ＦＥ
Ｔ基本セル３０ｂにのみ保護機能を持たせている。
個並列接続し、一つのＭＯＳ ＦＥＴ基本セル群とみな
している。したがって、半導体集積回路３１上に配列さ
れる全てのＭＯＳ ＦＥＴ基本セルに保護機能を設ける
必要はなく、ｎ個並列接続されたＭＯＳ ＦＥＴ基本セ
ルの内、１個のＭＯＳ ＦＥＴ基本セルにのみ前述の過
電流保護、過電圧保護、過熱保護機能を持たせることで
十分に保護機能が動作するので、チップサイズの小型化
やコストの低減の効果がある。図示の例では、例えば３
個のＭＯＳ ＦＥＴ基本セル３０ａ，１４ｂ，１４ｃを
並列接続したデバイスでは、その内の１個のＭＯＳ Ｆ
ＥＴ基本セル３０ａにのみ保護機能を持たせている。ま
た、２個のＭＯＳ ＦＥＴ基本セル３０ｂ，１４ｅを並
列接続したデバイスでは、その内の１個のＭＯＳ ＦＥ
Ｔ基本セル３０ｂにのみ保護機能を持たせている。
【００２８】なお、本実施の形態においては、ＭＯＳ
ＦＥＴ基本セル１４ａ〜１４ｈをｎチャネルとし、負荷
２０，２１，２２の下流を制御する形態で説明したが、
ＭＯＳ ＦＥＴ基本セルをｐチャネルとし、負荷の上流
を制御する形態においても適用できるのは明白である。
ＦＥＴ基本セル１４ａ〜１４ｈをｎチャネルとし、負荷
２０，２１，２２の下流を制御する形態で説明したが、
ＭＯＳ ＦＥＴ基本セルをｐチャネルとし、負荷の上流
を制御する形態においても適用できるのは明白である。
【００２９】本発明の第３の実施の形態を図３により説
明する。本実施の形態における半導体集積回路３４は、
第１の実施の形態の半導体集積回路１１に対し、所定以
上のドレイン電流が流れたときに過電流を検出し信号を
出力する、ＭＯＳ ＦＥＴのジャンクション温度が所定
以上の温度になったときに過熱を検出し信号を出力す
る、負荷がオープンになったときにオープンを検出し信
号を出力するなどの診断出力信号３３ａ，３３ｂ，３３
ｃを出力する診断機能を有する診断機能付きＭＯＳ Ｆ
ＥＴ基本セル３２ａ，３２ｂ，３２ｃを複数個有する構
成である。
明する。本実施の形態における半導体集積回路３４は、
第１の実施の形態の半導体集積回路１１に対し、所定以
上のドレイン電流が流れたときに過電流を検出し信号を
出力する、ＭＯＳ ＦＥＴのジャンクション温度が所定
以上の温度になったときに過熱を検出し信号を出力す
る、負荷がオープンになったときにオープンを検出し信
号を出力するなどの診断出力信号３３ａ，３３ｂ，３３
ｃを出力する診断機能を有する診断機能付きＭＯＳ Ｆ
ＥＴ基本セル３２ａ，３２ｂ，３２ｃを複数個有する構
成である。
【００３０】第２の実施の形態では、なんらかの理由に
より、負荷２０，２１，２２のいずれかがショートし過
電流が流れたり、ＭＯＳ ＦＥＴ基本セルのジャンクシ
ョン温度が異常に上昇したり、負荷がオープンになった
りといった不測の事態が生じたとき、ＣＰＵ２３になん
ら情報が伝達されず適切な処理が行われないため、ユー
ザーの使用システムにおいて予想しえない現象が生じ、
悪影響を及ぼす恐れがある。以上のような事態を回避す
るため、従来のＭＯＳ ＦＥＴ ＩＣでは過電流検出、過
熱検出、負荷オープン検出などの診断機能を設けること
が一般的に知られている。本発明では、ＭＯＳ ＦＥＴ
基本セルをｎ個並列接続し、一つのＭＯＳ ＦＥＴ基本
セル群とみなしている。したがって、半導体集積回路１
２上に配列される全てのＭＯＳ ＦＥＴ基本セルに診断
機能を設ける必要はなく、ｎ個並列接続されたＭＯＳ
ＦＥＴ基本セルの内、１個のＭＯＳ ＦＥＴ基本セルに
のみ前述の過電流検出、過熱検出、負荷オープン検出な
どの診断機能を持たせることで、十分診断できるので、
チップサイズの小型化やコストの低減の効果がある。図
示の例では、例えば３個のＭＯＳ ＦＥＴ基本セル３２
ａ，１４ｂ，１４ｃを並列接続したデバイスでは、その
内の１個のＭＯＳ ＦＥＴ基本セル３２ａにのみ保護機
能を持たせている。また、２個のＭＯＳ ＦＥＴ基本セ
ル３２ｂ，１４ｅを並列接続したデバイスでは、その内
の１個のＭＯＳ ＦＥＴ基本セル３２ｂにのみ保護機能
を持たせている。
より、負荷２０，２１，２２のいずれかがショートし過
電流が流れたり、ＭＯＳ ＦＥＴ基本セルのジャンクシ
ョン温度が異常に上昇したり、負荷がオープンになった
りといった不測の事態が生じたとき、ＣＰＵ２３になん
ら情報が伝達されず適切な処理が行われないため、ユー
ザーの使用システムにおいて予想しえない現象が生じ、
悪影響を及ぼす恐れがある。以上のような事態を回避す
るため、従来のＭＯＳ ＦＥＴ ＩＣでは過電流検出、過
熱検出、負荷オープン検出などの診断機能を設けること
が一般的に知られている。本発明では、ＭＯＳ ＦＥＴ
基本セルをｎ個並列接続し、一つのＭＯＳ ＦＥＴ基本
セル群とみなしている。したがって、半導体集積回路１
２上に配列される全てのＭＯＳ ＦＥＴ基本セルに診断
機能を設ける必要はなく、ｎ個並列接続されたＭＯＳ
ＦＥＴ基本セルの内、１個のＭＯＳ ＦＥＴ基本セルに
のみ前述の過電流検出、過熱検出、負荷オープン検出な
どの診断機能を持たせることで、十分診断できるので、
チップサイズの小型化やコストの低減の効果がある。図
示の例では、例えば３個のＭＯＳ ＦＥＴ基本セル３２
ａ，１４ｂ，１４ｃを並列接続したデバイスでは、その
内の１個のＭＯＳ ＦＥＴ基本セル３２ａにのみ保護機
能を持たせている。また、２個のＭＯＳ ＦＥＴ基本セ
ル３２ｂ，１４ｅを並列接続したデバイスでは、その内
の１個のＭＯＳ ＦＥＴ基本セル３２ｂにのみ保護機能
を持たせている。
【００３１】なお、本実施の形態においては、ＭＯＳ
ＦＥＴ基本セル１４ａ〜１４ｈをｎチャネルとし、負荷
２０，２１，２２の下流を制御する形態で説明したが、
ＭＯＳ ＦＥＴ基本セルをＰ−ＣＨとし、負荷の上流を
制御する形態においても適用できるのは明白である。
ＦＥＴ基本セル１４ａ〜１４ｈをｎチャネルとし、負荷
２０，２１，２２の下流を制御する形態で説明したが、
ＭＯＳ ＦＥＴ基本セルをＰ−ＣＨとし、負荷の上流を
制御する形態においても適用できるのは明白である。
【００３２】本発明の第４の実施の形態を図４により説
明する。ソース用コンタクト４２、ドレイン用コンタク
ト４３、ゲート用コンタクト４４が設けられたＭＯＳ
ＦＥＴ基本セル４１が複数個配列されている素子単位群
層４７と、大電流を流すため太めのライン幅で構成され
ている大電流用金属配線４６ａ，４６ｂ、制御信号用電
流を流すための制御信号用金属配線４６ｃで構成されて
いる配線層４８がある。
明する。ソース用コンタクト４２、ドレイン用コンタク
ト４３、ゲート用コンタクト４４が設けられたＭＯＳ
ＦＥＴ基本セル４１が複数個配列されている素子単位群
層４７と、大電流を流すため太めのライン幅で構成され
ている大電流用金属配線４６ａ，４６ｂ、制御信号用電
流を流すための制御信号用金属配線４６ｃで構成されて
いる配線層４８がある。
【００３３】配線層４８は素子単位群層４７の上方に位
置し、素子単位群層４７に配列されているＭＯＳ ＦＥ
Ｔ基本セル４１のソース、ドレイン、ゲートの各々のコ
ンタクト４２，４３，４４は接続孔４５を介し、配線層
４８上に配列されている配線層ソース用コンタクト４７
ａ、配線層ドレイン用コンタクト４７ｂ、配線層ゲート
用コンタクト４７ｃで構成されている配線層４８と電気
的に接続される。配線層ソース用コンタクト４７ａ、配
線層ドレイン用コンタクト４７ｂ、配線層ゲート用コン
タクト４７ｃは金属配線４９で大電流用金属配線４６
ａ，４６ｂに電気的に接続できる。
置し、素子単位群層４７に配列されているＭＯＳ ＦＥ
Ｔ基本セル４１のソース、ドレイン、ゲートの各々のコ
ンタクト４２，４３，４４は接続孔４５を介し、配線層
４８上に配列されている配線層ソース用コンタクト４７
ａ、配線層ドレイン用コンタクト４７ｂ、配線層ゲート
用コンタクト４７ｃで構成されている配線層４８と電気
的に接続される。配線層ソース用コンタクト４７ａ、配
線層ドレイン用コンタクト４７ｂ、配線層ゲート用コン
タクト４７ｃは金属配線４９で大電流用金属配線４６
ａ，４６ｂに電気的に接続できる。
【００３４】前述の実施の形態１，２，３において、Ｍ
ＯＳ ＦＥＴ基本セルをｎ個並列接続し、ｎ倍のドレイ
ン電流を流す場合、電源に接続されたソース側の金属配
線と、負荷に接続されたドレイン側の金属配線に大電流
が流れる。通常、大電流を流すためには、金属配線を太
いパターンにして導体のインピーダンスを下げる必要が
ある。このような処置を実施しないと、金属配線に異常
発熱が生じ、最悪断線する恐れがある。本実施の形態に
おいては、金属配線層４８にあらかじめ、大電流を流し
得る太い金属配線のパターンを持つ大電流用金属配線４
６ａ，４６ｂを設けておき、配線層４８上に露出してい
る配線層ソース用コンタクト４７ａ、配線層ドレイン用
コンタクト４７ｂをそれぞれ必要に応じて前記大電流用
金属配線４６ａ，４６ｂに簡単に金属配線４９で接続で
きる構造としておくことで、配線層４８が作りやすくな
り、製作期間の短縮、コストの低減の効果がある。
ＯＳ ＦＥＴ基本セルをｎ個並列接続し、ｎ倍のドレイ
ン電流を流す場合、電源に接続されたソース側の金属配
線と、負荷に接続されたドレイン側の金属配線に大電流
が流れる。通常、大電流を流すためには、金属配線を太
いパターンにして導体のインピーダンスを下げる必要が
ある。このような処置を実施しないと、金属配線に異常
発熱が生じ、最悪断線する恐れがある。本実施の形態に
おいては、金属配線層４８にあらかじめ、大電流を流し
得る太い金属配線のパターンを持つ大電流用金属配線４
６ａ，４６ｂを設けておき、配線層４８上に露出してい
る配線層ソース用コンタクト４７ａ、配線層ドレイン用
コンタクト４７ｂをそれぞれ必要に応じて前記大電流用
金属配線４６ａ，４６ｂに簡単に金属配線４９で接続で
きる構造としておくことで、配線層４８が作りやすくな
り、製作期間の短縮、コストの低減の効果がある。
【００３５】本発明の第５の実施の形態を図５により説
明する。ＭＯＳ ＦＥＴ基本セル５１が複数個配列され
た半導体集積回路５２は、各々のＭＯＳ ＦＥＴ基本セ
ルのソース、ドレイン、ゲート端子から外部と接続可能
な各々のソース用外部接続コンタクト５３、ドレイン用
外部接続コンタクト５４、ゲート用外部接続コンタクト
５５が設けられたベアチップの構造となっている。中間
配線基板５６は半導体集積回路５２を実装し電気的な接
続が可能であり、かつ中間配線基板５６自体にも外部と
接続可能なコンタクト５７を有する構造となっている。
中間配線板５６にて所望の仕様に配線し、半導体集積回
路５２を実装後、例えば、金線ボンディング５８等の電
気的な接続をすることで容易に求める仕様を得ることが
できる。通常、前記半導体集積回路５２部、及び金線ボ
ンディング５８等の電気的接続部は保護のために、樹脂
材等非導通材５９でコーティングする。
明する。ＭＯＳ ＦＥＴ基本セル５１が複数個配列され
た半導体集積回路５２は、各々のＭＯＳ ＦＥＴ基本セ
ルのソース、ドレイン、ゲート端子から外部と接続可能
な各々のソース用外部接続コンタクト５３、ドレイン用
外部接続コンタクト５４、ゲート用外部接続コンタクト
５５が設けられたベアチップの構造となっている。中間
配線基板５６は半導体集積回路５２を実装し電気的な接
続が可能であり、かつ中間配線基板５６自体にも外部と
接続可能なコンタクト５７を有する構造となっている。
中間配線板５６にて所望の仕様に配線し、半導体集積回
路５２を実装後、例えば、金線ボンディング５８等の電
気的な接続をすることで容易に求める仕様を得ることが
できる。通常、前記半導体集積回路５２部、及び金線ボ
ンディング５８等の電気的接続部は保護のために、樹脂
材等非導通材５９でコーティングする。
【００３６】本実施の形態によれば、ユーザーは中間配
線基板５６を設計製作し、半導体集積回路製造メーカー
から半導体集積回路５２を購入後、中間配線基板５６に
実装するだけで、容易に求める仕様を得ることができ、
かつユーザーサイドの変更が容易になる。本実施の形態
では、半導体集積回路５２と中間配線基板５６の電気的
な接続方法の一例として金線ボンディング５８を用いた
が、ボールバンプ等のＣＣＢの接合技術を用いても実施
可能であることは言うまでもない。
線基板５６を設計製作し、半導体集積回路製造メーカー
から半導体集積回路５２を購入後、中間配線基板５６に
実装するだけで、容易に求める仕様を得ることができ、
かつユーザーサイドの変更が容易になる。本実施の形態
では、半導体集積回路５２と中間配線基板５６の電気的
な接続方法の一例として金線ボンディング５８を用いた
が、ボールバンプ等のＣＣＢの接合技術を用いても実施
可能であることは言うまでもない。
【００３７】次に、複数のコイル負荷をパワーＭＯＳ
ＦＥＴで駆動制御するシステムを従来技術で実現する場
合と、本発明によって実現する場合とを比較して説明す
る。ここで想定するのは、駆動電流が１Ａ必要なコイル
負荷６４とコイル負荷６５、駆動電流が２Ａ必要なコイ
ル負荷６６、駆動電流が３Ａ必要なコイル負荷６７を駆
動する駆動制御システムである。図６は、従来の技術を
用いた場合の構成図であり、図７は本発明による構成図
である。
ＦＥＴで駆動制御するシステムを従来技術で実現する場
合と、本発明によって実現する場合とを比較して説明す
る。ここで想定するのは、駆動電流が１Ａ必要なコイル
負荷６４とコイル負荷６５、駆動電流が２Ａ必要なコイ
ル負荷６６、駆動電流が３Ａ必要なコイル負荷６７を駆
動する駆動制御システムである。図６は、従来の技術を
用いた場合の構成図であり、図７は本発明による構成図
である。
【００３８】従来技術によると、この駆動制御システム
は図６に図示するように、コイル負荷６４及びコイル負
荷６５を駆動するドレイン電流定格が１ＡのパワーＭＯ
ＳＦＥＴが２ｃｈ入っているＩＣ６１、コイル負荷６６
を駆動するドレイン電流定格が２ＡのパワーＭＯＳ Ｆ
ＥＴ６２、コイル負荷６７を駆動するドレイン電流定格
が３ＡのパワーＭＯＳ ＦＥＴ６３、上記パワーＭＯＳ
ＦＥＴのＯＮ／ＯＦＦを御御する制御信号６８ａ〜６８
ｄを出力するＣＰＵ２３によって構成される。
は図６に図示するように、コイル負荷６４及びコイル負
荷６５を駆動するドレイン電流定格が１ＡのパワーＭＯ
ＳＦＥＴが２ｃｈ入っているＩＣ６１、コイル負荷６６
を駆動するドレイン電流定格が２ＡのパワーＭＯＳ Ｆ
ＥＴ６２、コイル負荷６７を駆動するドレイン電流定格
が３ＡのパワーＭＯＳ ＦＥＴ６３、上記パワーＭＯＳ
ＦＥＴのＯＮ／ＯＦＦを御御する制御信号６８ａ〜６８
ｄを出力するＣＰＵ２３によって構成される。
【００３９】パワーＭＯＳ ＦＥＴに異なる複数のドレ
イン電流定格が要求された場合、各コイル負荷を駆動す
るのに最適なドレイン電流定格をもつパワーＭＯＳ Ｆ
ＥＴを選定し適用する必要がある。しかし、従来技術で
は一般に、異なるドレイン電流定格のパワーＭＯＳ Ｆ
ＥＴが一つのパッケージで構成されることはないので、
各々のコイル負荷に最適なドレイン電流定格を持つパワ
ーＭＯＳ ＦＥＴを各々のコイル負荷に割り当てる必要
があり、複数個のパワーＭＯＳ ＦＥＴが必要になる。
その結果、実装効率の低下、素子数の増加によるコスト
アップ等の問題が生じる。もちろん、要求される複数の
異なるドレイン電流定格の中で、最も高いドレイン電流
定格に合わせて１種類のパワーＭＯＳ ＦＥＴで構成す
る方法も考えられるが、この場合、本来必要なドレイン
電流定格に対し、過剰なスペックとなる箇所が発生し、
コストアップ要因となる。
イン電流定格が要求された場合、各コイル負荷を駆動す
るのに最適なドレイン電流定格をもつパワーＭＯＳ Ｆ
ＥＴを選定し適用する必要がある。しかし、従来技術で
は一般に、異なるドレイン電流定格のパワーＭＯＳ Ｆ
ＥＴが一つのパッケージで構成されることはないので、
各々のコイル負荷に最適なドレイン電流定格を持つパワ
ーＭＯＳ ＦＥＴを各々のコイル負荷に割り当てる必要
があり、複数個のパワーＭＯＳ ＦＥＴが必要になる。
その結果、実装効率の低下、素子数の増加によるコスト
アップ等の問題が生じる。もちろん、要求される複数の
異なるドレイン電流定格の中で、最も高いドレイン電流
定格に合わせて１種類のパワーＭＯＳ ＦＥＴで構成す
る方法も考えられるが、この場合、本来必要なドレイン
電流定格に対し、過剰なスペックとなる箇所が発生し、
コストアップ要因となる。
【００４０】図７は、複数のコイル負荷をパワーＭＯＳ
ＦＥＴで駆動制御するシステムに本発明を適用した場
合の構成の一例を示す図である。この駆動制御システム
は、ドレイン電流定格が１ＡであるＭＯＳ ＦＥＴ基本
セル７１ａ〜７１ｈを８ケ内蔵した半導体集積回路ｌ
ｌ、上記ＭＯＳ ＦＥＴ基本セル７１ａ〜７１ｈのＯＮ
／ＯＦＦを制御する制御信号６８ａ〜６８ｄを出力する
ＣＰＵ２３によって構成される。
ＦＥＴで駆動制御するシステムに本発明を適用した場
合の構成の一例を示す図である。この駆動制御システム
は、ドレイン電流定格が１ＡであるＭＯＳ ＦＥＴ基本
セル７１ａ〜７１ｈを８ケ内蔵した半導体集積回路ｌ
ｌ、上記ＭＯＳ ＦＥＴ基本セル７１ａ〜７１ｈのＯＮ
／ＯＦＦを制御する制御信号６８ａ〜６８ｄを出力する
ＣＰＵ２３によって構成される。
【００４１】この例では、駆動電流が１Ａ必要なコイル
負荷６４及びコイル負荷６５を駆動するため、ドレイン
電流定格が１ＡであるＭＯＳ ＦＥＴ基本セル７１ａ及
びＭＯＳ ＦＥＴ基本セル７１ｂを使用している。同様
に、駆動電流が２Ａ必要なコイル負荷６６を駆動するた
め、ＭＯＳ ＦＥＴ基本セル７１ｄと７１ｅを２ヶ並列
接続し、ドレイン電流定格を２Ａとして適用している。
さらに、駆動電流が３Ａ必要なコイル負荷６７を駆動す
るため、ＭＯＳ ＦＥＴ基本セル７１ｆ〜７１ｈを３ヶ
並列接続し、ドレイン電流定格を３Ａとして適用してい
る。この結果、一つの半導体集積回路１１のみで複数の
異なる駆動電流をもつコイル負荷を駆動可能となり、図
６のような従来技術を用いた方法に対し、実装効率の向
上、素子数削減によるコスト低減の効果を得られること
が明らかである。
負荷６４及びコイル負荷６５を駆動するため、ドレイン
電流定格が１ＡであるＭＯＳ ＦＥＴ基本セル７１ａ及
びＭＯＳ ＦＥＴ基本セル７１ｂを使用している。同様
に、駆動電流が２Ａ必要なコイル負荷６６を駆動するた
め、ＭＯＳ ＦＥＴ基本セル７１ｄと７１ｅを２ヶ並列
接続し、ドレイン電流定格を２Ａとして適用している。
さらに、駆動電流が３Ａ必要なコイル負荷６７を駆動す
るため、ＭＯＳ ＦＥＴ基本セル７１ｆ〜７１ｈを３ヶ
並列接続し、ドレイン電流定格を３Ａとして適用してい
る。この結果、一つの半導体集積回路１１のみで複数の
異なる駆動電流をもつコイル負荷を駆動可能となり、図
６のような従来技術を用いた方法に対し、実装効率の向
上、素子数削減によるコスト低減の効果を得られること
が明らかである。
【００４２】
【発明の効果】本発明によれば、特にＭＯＳ ＦＥＴを
用いた半導体集積回路において、一つのパッケージで異
なる仕様をもつ複数のＭＯＳ ＦＥＴを低コストでかつ
短い期間で製造できる。
用いた半導体集積回路において、一つのパッケージで異
なる仕様をもつ複数のＭＯＳ ＦＥＴを低コストでかつ
短い期間で製造できる。
【図１】本発明による半導体集積回路の一例を示す構成
図。
図。
【図２】本発明による半導体集積回路の他の例を示す構
成図。
成図。
【図３】本発明による半導体集積回路の他の例を示す構
成図。
成図。
【図４】本発明による半導体集積回路の製造方法の一例
を示す図。
を示す図。
【図５】本発明による半導体集積回路の製造方法の他の
例を示す図。
例を示す図。
【図６】従来技術による複数負荷駆動制御システムの構
成図。
成図。
【図７】本発明による複数負荷駆動制御システムの一例
の構成図。
の構成図。
１１…半導体集積回路、１２…半導体チップ、１３ａ〜
１３ｇ…端子、１４ａ〜１４ｈ…ＭＯＳ ＦＥＴ基本セ
ル、１５ａ〜１５ｇ…金属配線、１６ａ〜１６ｈ…ドレ
イン用コンタクト、１７ａ〜１７ｈ…ゲート用コンタク
ト、１８ａ〜１８ｈ…ソース用コンタクト、１９…電
源、２０〜２２…コイル負荷、２３…ＣＰＵ、２４〜２
６…制御信号、２７ａ〜２７ｆ…ドレイン電流ＩＤ、２
８…ドレイン電流３ＩＤ、２９…ドレイン電流２ＩＤ、
３０ａ〜３０ｃ…保護機能付きＭＯＳ ＦＥＴ基本セ
ル、３１…半導体集積回路、３２ａ〜３２ｃ…診断機能
付きＭＯＳ ＦＥＴ基本セル、３３ａ〜３３ｃ…診断出
力信号、３４…半導体集積回路、４１…ＭＯＳ ＦＥＴ
基本セル、４２…ソース用コンタクト、４３…ドレイン
用コンタクト、４４…ゲート用コンタクト、４５…接続
孔、４６ａ，４６ｂ…大電流用金属配線、４６ｃ…制御
信号用金属配線、４７…素子単位群層、４７ａ…配線層
ソース用コンタクト、４７ｂ…配線層ドレイン用コンタ
クト、４７ｃ…配線層ゲート用コンタクト、４８…配線
層、４９…金属配線、５１…ＭＯＳ ＦＥＴ基本セル、
５２…半導体集積回路、５３…ソース用外部接続コンタ
クト、５４…ドレイン用外部接続コンタクト、５５…ゲ
ート用外部接続コンタクト、５６…中間配線基板、５７
…コンタクト、５８…金線ボンディング、５９…非導通
材、６１…ＩＣ、６２，６３…パワーＭＯＳ ＦＥＴ、
６４〜６７…コイル負荷、６８ａ〜６８ｄ…制御信号、
７１ａ〜７１ｈ…ＭＯＳ ＦＥＴ基本セル
１３ｇ…端子、１４ａ〜１４ｈ…ＭＯＳ ＦＥＴ基本セ
ル、１５ａ〜１５ｇ…金属配線、１６ａ〜１６ｈ…ドレ
イン用コンタクト、１７ａ〜１７ｈ…ゲート用コンタク
ト、１８ａ〜１８ｈ…ソース用コンタクト、１９…電
源、２０〜２２…コイル負荷、２３…ＣＰＵ、２４〜２
６…制御信号、２７ａ〜２７ｆ…ドレイン電流ＩＤ、２
８…ドレイン電流３ＩＤ、２９…ドレイン電流２ＩＤ、
３０ａ〜３０ｃ…保護機能付きＭＯＳ ＦＥＴ基本セ
ル、３１…半導体集積回路、３２ａ〜３２ｃ…診断機能
付きＭＯＳ ＦＥＴ基本セル、３３ａ〜３３ｃ…診断出
力信号、３４…半導体集積回路、４１…ＭＯＳ ＦＥＴ
基本セル、４２…ソース用コンタクト、４３…ドレイン
用コンタクト、４４…ゲート用コンタクト、４５…接続
孔、４６ａ，４６ｂ…大電流用金属配線、４６ｃ…制御
信号用金属配線、４７…素子単位群層、４７ａ…配線層
ソース用コンタクト、４７ｂ…配線層ドレイン用コンタ
クト、４７ｃ…配線層ゲート用コンタクト、４８…配線
層、４９…金属配線、５１…ＭＯＳ ＦＥＴ基本セル、
５２…半導体集積回路、５３…ソース用外部接続コンタ
クト、５４…ドレイン用外部接続コンタクト、５５…ゲ
ート用外部接続コンタクト、５６…中間配線基板、５７
…コンタクト、５８…金線ボンディング、５９…非導通
材、６１…ＩＣ、６２，６３…パワーＭＯＳ ＦＥＴ、
６４〜６７…コイル負荷、６８ａ〜６８ｄ…制御信号、
７１ａ〜７１ｈ…ＭＯＳ ＦＥＴ基本セル
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV06 AZ04 AZ07 BH07 BH14 BH15 BH16 BH20 CA02 EZ20 5F048 AA01 AA02 AA09 AB02 AB10 AC01 BF00 BF16 CC08
Claims (6)
- 【請求項１】 ＭＯＳ ＦＥＴ基本セルを複数個並列接
続して構成されたデバイスを備え、前記ＭＯＳ ＦＥＴ
基本セルの並列接続数に比例する異なる電流定格を有す
る複数のデバイスが１チップ上に設けられていることを
特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、ＭＯＳ ＦＥＴ基本セルを複数個並列接続して構成
された前記デバイスは、並列に接続されたＭＯＳ ＦＥ
Ｔ基本セルのうちの１個のみが所定の保護機能を有する
ことを特徴とする半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、ＭＯＳ ＦＥＴ基本セルを複数個並列接続して構成
された前記デバイスは、並列に接続されたＭＯＳ ＦＥ
Ｔ基本セルのうちの１個のみが所定の診断機能を有する
ことを特徴とする半導体集積回路。 - 【請求項４】 請求項１，２又は３のいずれかに記載の
半導体集積回路において、複数個のＭＯＳ ＦＥＴ基本
セルが配置された素子単位群層と、前記ＭＯＳ ＦＥＴ
基本セルのソース、ゲート、ドレインに各々設けられた
コンタクト間を配線するための前記素子単位群層と絶縁
された配線層とを含み、前記配線層は上部にコンタクト
と前記コンタクトに配線可能な主要な電流経路とを有
し、前記素子単位群層に設けられたソース、ゲート、ド
レインのコンタクトの一部が前記配線層の上部に設けら
れたコンタクトと該配線層を貫通して接続されているこ
とを特徴とする半導体集積回路。 - 【請求項５】 複数個のＭＯＳ ＦＥＴ基本セルが配置
され、各ＭＯＳ ＦＥＴ基本セルのソース、ゲート、ド
レインに各々電気的に接続可能なコンタクトが設けられ
た半導体集積回路と、 前記半導体集積回路を実装する配線基板とを含み、 前記配線基板は前記半導体集積回路のコンタクトと該配
線基板上に設けられた外部と接続可能なコンタクトとの
間を電気的に接続することを特徴とする半導体装置。 - 【請求項６】 同じ最大ドレイン電流定格を有するＭＯ
Ｓ ＦＥＴ基本セルが複数個配列されたチップ上に電流
定格の異なる複数の電流ドライバを構成する方法であっ
て、 前記ＭＯＳ ＦＥＴ基本セルをｎ個並列接続することに
より１個のＭＯＳ ＦＥＴ基本セルの最大ドレイン電流
定格のｎ倍の電流定格を有する電流ドライバを構成する
ことを特徴とする方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000222848A JP3597762B2 (ja) | 2000-07-24 | 2000-07-24 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000222848A JP3597762B2 (ja) | 2000-07-24 | 2000-07-24 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043519A true JP2002043519A (ja) | 2002-02-08 |
| JP3597762B2 JP3597762B2 (ja) | 2004-12-08 |
Family
ID=18717039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000222848A Expired - Fee Related JP3597762B2 (ja) | 2000-07-24 | 2000-07-24 | 半導体集積回路及びその製造方法 |
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|---|---|
| JP (1) | JP3597762B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005525701A (ja) * | 2002-05-10 | 2005-08-25 | ゼネラル セミコンダクター，インク． | 金属酸化物半導体ゲート型デバイスの表面構成 |
| CN105088154A (zh) * | 2010-06-25 | 2015-11-25 | 佳能安内华股份有限公司 | 溅射设备、膜沉积方法和控制装置 |
-
2000
- 2000-07-24 JP JP2000222848A patent/JP3597762B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005525701A (ja) * | 2002-05-10 | 2005-08-25 | ゼネラル セミコンダクター，インク． | 金属酸化物半導体ゲート型デバイスの表面構成 |
| JP4938236B2 (ja) * | 2002-05-10 | 2012-05-23 | ゼネラル セミコンダクター，インク． | Ｍｏｓゲートデバイス |
| CN105088154A (zh) * | 2010-06-25 | 2015-11-25 | 佳能安内华股份有限公司 | 溅射设备、膜沉积方法和控制装置 |
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| JP3597762B2 (ja) | 2004-12-08 |
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