JP2005525701A - 金属酸化物半導体ゲート型デバイスの表面構成 - Google Patents

金属酸化物半導体ゲート型デバイスの表面構成 Download PDF

Info

Publication number
JP2005525701A
JP2005525701A JP2004504285A JP2004504285A JP2005525701A JP 2005525701 A JP2005525701 A JP 2005525701A JP 2004504285 A JP2004504285 A JP 2004504285A JP 2004504285 A JP2004504285 A JP 2004504285A JP 2005525701 A JP2005525701 A JP 2005525701A
Authority
JP
Japan
Prior art keywords
gate
tiles
oxide semiconductor
metal oxide
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004504285A
Other languages
English (en)
Other versions
JP4938236B2 (ja
Inventor
ブランチャード、リチャード、エー．
Original Assignee
ゼネラル セミコンダクター，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/142,600 external-priority patent/US6710414B2/en
Priority claimed from US10/142,622 external-priority patent/US6861337B2/en
Application filed by ゼネラル セミコンダクター，インク． filed Critical ゼネラル セミコンダクター，インク．
Publication of JP2005525701A publication Critical patent/JP2005525701A/ja
Application granted granted Critical
Publication of JP4938236B2 publication Critical patent/JP4938236B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

デバイスサイズをｘ軸及びｙ軸の両方において任意に変更できる金属酸化物半導体ゲート型デバイスのための表面構成を提供する。実際のデバイスサイズは、金属層及びパッドマスク、又はコンタクト、金属層及びパッドマスクによって設定又は「プログラミング」される。これにより、時間とコストの両方が削減される。例として、等しいタイル（１３）の７×９のアレイ（１１）を示している。

Description

本発明は、金属酸化物半導体ゲート型デバイス及びその製造方法に関する。
金属酸化物半導体ゲート型デバイス（MOS-gated devices：以下、ＭＯＳゲート型デバイスという。）を製造するにあたり、多くの様々な表面構成（surface geometries）が開発されている。これらの表面構成又は「レイアウト」には、櫛形構造の他、ＨＥＸＦＥＴ（商標）パワーＭＯＳＦＥＴを始めとする周知の六角形の構成を含む繰り返し構造又は「セル」構造等がある。これらの様々な表面構成は、オン抵抗や起伏（ruggedness）等のデバイス特性を最適化するように開発されている。所定の構成と電圧について、デバイスのオン抵抗は、デバイスのアクティブ領域の面積に反比例する。既存の表面構成を用いて、所望のオン抵抗を有する新たなデバイスを設計するためには、既存のデバイスのオン抵抗とアクティブ領域の面積を乗算した積を求めるだけでよい。この情報に基づき、新しいデバイスのアクティブ領域を決定し、パッド及び終端のためのオーバーヘッドを追加することによって、所望のオン抵抗を有するデバイスを製造できる。
しかしながら、金属酸化物半導体ゲート型デバイスについて、それぞれ異なる各オン抵抗値又はそれぞれ異なる各サイズ毎に新たなマスクの組を作成する従来の手法は、各デバイスのオン抵抗及びアクティブ領域のサイズが異なる素子毎に多数のマスクの組を作成する必要が生じるという点で好ましくない。更に、これらの各デバイスは、顧客に出荷する前に、それぞれ個別に性能を評価する必要がある。また、従来のデバイスでは、特定の最終用途に対応するために、ゲートとソースパッドを容易に移動させることはできない。
したがって、この分野では、単一のマスクのセットのみを作成し、同じマスクのセットを用いてサイズが異なる及びオン抵抗が異なるＭＯＳゲート型デバイスを製造することができる製造方法の実現が望まれている。また、この分野では、ファミリ内の個々のデバイスの性能を個別に評価することなく、デバイスのファミリの性能を評価できるＭＯＳゲート型デバイスの製造方法の実現が望まれている。更に、この分野では、特定の最終用途に対応するために、リエンジニアリングの努力を実質的に必要としないでゲートとソースパッドとをデバイス内で容易に移動させることができるＭＯＳゲート型デバイスのための表面設計の実現が望まれいている。これらの及びこの他の要望は、ここに開示する製造方法及びデバイスによって満たされる。
金属酸化物半導体ゲート型デバイスのためのモジュール式の表面構成及びこれらの表面構成を用いて金属酸化物半導体ゲート型デバイスを製造する製造方法を開示する。これらのモジュール式の表面構成により、デバイスサイズをｘ軸とｙ軸の両方に沿って任意に変更することができる。
ここに開示するデバイス及び製造方法の幾つかの実施例では、実際のデバイスサイズは、コンタクト、金属層及びパッドマスクによって設定又は「プログラミング」され、他の実施例でデバイスサイズは、単に金属層とパッドマスクによってプログラミングされる。この手法により、新たなデバイスを製造する場合、必要となるのは、新たなコンタクト、金属層及びパッドマスク又は新たな金属層及びパッドマスクのみであるため、時間とコストの両方を削減できる。更に、これらのデバイスにおいて用いられるウェハは、コンタクト又は金属マスクを作成する前に、事前に作成し、所定の保存場所に保存することができ、したがって、デバイスの詳細が明らかとなる前に、製造工程のかなりの部分を実行することができる。したがって、新たなデバイスを製造するのに必要となる時間を大幅に短縮することができる。
また、この手法を用いることにより、それぞれの特定のデバイスの性能を評価することなく、デバイスのファミリの性能を評価することができる。更に、新たなパッケージ又は新たな用途のために、ソース及びゲート接続パッドの位置を容易に移動させることができる。したがって、本発明により、新たなデバイス毎に新たなマスクのセットを製造する必要があった従来の手法に対して、利便性が高い代替的な手法が提供される。
本発明の側面として、本発明は、金属酸化物半導体ゲート型デバイスを製造するための製造方法を提供する。この製造方法では、それぞれが少なくとも１つのソース領域と少なくとも１つのボディ領域とを有する複数の個別のタイルを準備する。各タイル上には、多くの場合、複数のゲートコンタクト領域が配設されている。複数のタイルは、金属酸化物半導体ゲート型デバイスを構成するアレイに組み立てられる。全てのタイルの寸法は、実質的に等しいことが好ましい。また、タイルは、長方形又は正方形であることが好ましい。例えば、一続きの個別の金属帯であるゲート金属層は、アレイの少なくとも一部の上に配置され、アレイ内のゲートコンタクト領域に電気的に接続される。ソース及びボディ金属層は、アレイの少なくとも一部の上に配置され、アレイ内のソース及びボディ領域に電気的に接続される。また、タイル上には、デバイスの外側の周辺を形成し、多くの場合、外側の周辺タイルのゲートコンタクト領域とソースと及びボディ領域との両方に電気的に接続されるように設けられる終端金属層を配設してもよい。
本発明の他の側面として、本発明に係る金属酸化物半導体ゲート型デバイスは、それぞれがソース領域、ボディ領域及びゲートコンタクト領域を有する個別のタイルのアレイを備える。このデバイスは、アレイ内の少なくとも２つのタイルのソース及びボディ領域に電気的に接続されたソース及びボディ金属層と、アレイ内の少なくとも２つのタイルのゲートコンタクト領域に電気的に接続されたゲート金属層とを備える。好ましくは、アレイ内の各タイルは、４つのゲートコンタクト領域を備え、これらのうちの少なくとも２つは、それぞれアレイの内部に設けられたタイル用のゲート金属層に接続される。タイルは、多くの場合、アレイにおいて、隣接しているタイル間にギャップが存在するように配置され、ソース及びボディ金属層は、好ましくは、このギャップに亘って延びる。ゲート金属層、ソース及びボディ金属層は、多くの場合、それらの間に物理的なギャップ又は間隙を維持することによって互いに電気的に絶縁される。アレイ内のタイルは、トレンチ構造及びプレーナ構造のいずれを有していてもよい。
本発明の更なる側面として、本発明に係る金属酸化物半導体ゲート型デバイスは、個別のタイルのアレイを備える。このアレイは、アレイの外周に沿って配置された第１の複数のタイルと、アレイの内部に配置された第２の複数のタイルとを含む。第１及び第２の複数のタイルは、それぞれソース領域、ボディ領域及びゲートコンタクト領域を備える。このデバイスは、更に、第２の複数のタイルのソース領域、ボディ領域及びゲートコンタクト領域とに電気的に接続されたソース及びボディ金属層と、第１の複数のタイルの少なくとも１つのソース領域、少なくとも１つのボディ領域及び少なくとも１つのゲートコンタクト領域とに電気的に接続された終端金属層とを備える。
この製造方法及びデバイスのこれらの及びこの他の側面の詳細を以下に示す。
以下、ｘ軸とｙ軸の両方に沿って、所定の増分でデバイスのサイズを変更できる金属酸化物半導体ゲート型デバイス（MOS-gated device：以下、ＭＯＳゲート型デバイスという。）のためのモジュールのレイアウト構成を開示する。また、これらのレイアウト構成を用いて、単一のマスクの組を用いて、サイズとオン抵抗を変更できるＭＯＳゲート型デバイスの製造方法（すなわち、この製造方法では、新たな各デバイスを製造するために、単に新たなコンタクト、金属層及びパッドマスク、又は新たな金属層及びパッドマスクのみを作成すればよい）を開示する。ここに開示する製造方法では、実質的に等しい複数のタイルを平行に配列することにより、所望のサイズとオン抵抗を有するデバイスを構成するためのアレイを作成する。
以下の説明に用いる図面では、同様の要素には同様の参照符号を付している。
本発明に基づく包括的なデバイスレイアウトを図１に示す。ここでは、同じタイル１３の７×９のアレイ１１が示されている。最終的なデバイスでは、罫書き線１７に沿って外側の周辺タイル１５が切り落とされるので（図１０に示す別の具体例における７×９アレイの罫書き線７４も同様）実際のデバイスは、６×８のタイルのアレイから構成される。したがって、実際に完成したデバイスの外側の各周辺タイルは、内側のタイルの半分に相当する。基本タイルのサイズは、タイルの外側の周辺がデバイスの終端を形成し、罫書き線を跨ぎ、横方向及び縦方向に隣接する４つのダイ及びコーナにおいて隣接する４個の更なるダイのエッジ終端（図示せず）を形成するように選択される。各タイルは、好ましくは正方形又は長方形の形状を有し、いずれのタイルも好ましくは同じ寸法を有する。また、それぞれのタイルの長さと幅は、等しいことが望ましい（すなわち、タイルは、正方形であることが望ましい）。
図２〜図３は、ここに開示する手法を実現するために用いることができる２つの典型的な種類のタイルを示している。図２に示すタイル２１ａでは、タイルの内部におけるソース及びボディ領域３１ａの構成は、線１１−１１に沿った断面及び軸３４に沿った断面に関して同じである（すなわち、図２のタイルは、対称性を有している）。図１１は、トレンチＭＯＳゲート型デバイスのこの断面を示している。
一方、図３に示すタイル２１ｂのソース及びボディ領域３１ｂの構成は、対称性を有していない。詳しくは、図３に示すタイルでは、線１２−１２に沿った断面（図１２は、トレンチＭＯＳゲート型デバイスのこの断面を示している。）におけるタイルの内部のソース及びボディ領域３１ｂの構成と、図３の軸３６に沿った断面（この後の断面は、図２の線１１−１１に沿ったタイル２１ａの断面と同じである。）におけるタイルの内部のソース及びボディ領域３１ｂの構成とは異なる。
図２では、内部のソース及びボディ領域の形状を正方形として示しているが、この形状は、長方形であってもよく、多角形（例えば、六角形の又は八角形）であってもよく、円形であってもよく、又は直線及び／又は曲線の組合せによって定義される如何なる形状であってもよい。同様に、図３では、内部のソース及びボディ領域を長方形として示しているが、この形状も多くの可能性から選択することができる。また、図２及び図３に示す外側のソース及びボディ領域（領域３３ａ、３３ｂ）の形状は、１つの辺が開いた正方形として示しているが、この形状も多くの可能性から選択することができる。１つの可能な選択肢として、図２及び図３における、３個の外側に突出するゲート領域の部分（領域３５ａ及び３５ｂ）を取り除き、残されたゲート領域がゲートコンタクトパッド３７ａ、３７ｂの間に直線の辺を有するようにしてもよい。
図４〜図６は、ここに説明するデバイス内のタイルアレイ４３ａ、４３ｂ、４３ｃの内部で電気的にアクティブな４個のタイル４１ａ〜ｄのコーナを接続するために用いることができる３つの特定の金属層の設計を示している。もちろん、他の様々な内部の金属層パターンが可能であることは、当業者にとって明らかである。アレイ内の各タイルは、ゲートコンタクトパッド４５として機能する少なくとも１つの露出されたポリシリコン領域を備えている（ポリシリコンの残りの部分は、通常、誘電体層でわれている）。
図に示す特定のアレイにおいては、各タイルは、各軸に沿ったギャップ４６又は堀（moat）を介して区切られている。
アレイ内のタイルにおけるゲートコンタクトパッドの少なくとも一部は、アレイ内の他のタイルの１つ以上のゲートコンタクトパッドに直接又は間接的に電気的に接続される。図４に示すアレイにおいては、第１のタイル４１ａ及び第２のタイル４１ｂ上のゲートコンタクトパッドは、「ドッグボーン（dog-bone）」型のゲート金属層４７ａによって互いに電気的に接続されており、第３のタイル４１ｃと第４のタイル４１ｄ上のゲートコンタクトパッドも同様に電気的に接続されている。図５に示すアレイにおいては、第１のタイル４１ａ及び第２のタイル４１ｂ上のゲートコンタクトパッドは、縦方向に伸びているゲート金属層４７ｂによって互いに電気的に接続されており、第３のタイル４１ｃと第４のタイル４１ｄ上のゲートコンタクトパッドも同様に電気的に接続されている。図６でに示すアレイにおいては、第１のタイル４１ａ、第２のタイル４１ｂ、第３のタイル４１ｃ、第４のタイル４１ｄの上のゲートコンタクトパッドは、Ｈ字状のゲート金属層４７ｃによって互いに電気的に接続されている。
図４〜図６に示す内部金属層の具体例のそれぞれにおいて、ゲート金属層４７ａ〜ｃは、ソース及びボディ金属層５１から電気的に分離されている。好ましくは、この分離は、２つの金属層が実質的に同一平面になるよう、２つの金属層の間にスペース又は堀５３を残すことによって実現される。これは、製造見地から、多くの場合このような構成が最も費用対効果に優れているからである。また、他の実施例として、スタック構成によって２つの金属層を別々の層として設け、これらの金属層が互いに電気的に絶縁されるように、これらの金属層間に誘電体を挟み込んでもよい。このような実施例では、例えば、ゲートコンタクトパッドは、第１の薄い金属層に接触し、ソース及びボディ領域は、第２の、いくらか厚い金属層に接触するようにしてもよい。
図７〜図９ダイの外側のコーナにおける４個の同じタイルに亘る可能な金属層形成法の特定の実施例を示している。もちろん、他の様々な金属層形成法も可能であることは、当業者にとって明らかである。図７に示すアレイ６１ａにおいては、終端金属層７０ａは、外側のタイル６５、６６、６７に亘って延び、それらのタイル６５、６６、６７のソース及びボディ領域とゲートコンタクトパッドを電気的に接続している。ソース及びボディ金属層７１ａは、内部のタイル６８の一部に亘って延びている。ゲート金属層３６ａは、ゲートコンタクトパッド６９ａを含む内部のタイル６８に亘って延びている。
図８のアレイ６１ｂは、図７のアレイ６１ａと略々同様の構成を有しているが、アレイ６１ｂでは、終端金属層７０ｂと、ソース及びボディ金属層７１ｂとがより近接し、且つ内部のタイル６８のゲートコンタクトパッド７２が電気的に分離されている点が異なっている。図９のアレイ６１ｃは、主に、終端金属層７０ｃと、ソース及びボディ金属層の６９ｃとの形状が図８に示すアレイ６１ｂと異なっている。ここでも、内部のタイル６８のゲートコンタクトパッド７２は、電気的に分離されている。
図１〜図９に示す種類のアレイを作成するために有用なタイルの設計に関する主要な特徴と考慮すべき点は、以下の通りである。
１．タイルのサイズは、好ましくは、各タイル縁の長さと幅がタイルの各辺に存在している罫書き線の幅とデバイスのエッジ終端の幅に必要である寸法を有するように選択する（これに代えて、タイル縁の長さと幅は、タイルの各辺に存在している罫書き線とデバイスのエッジ終端の寸法に整数を乗算した値を有するように選択してもよい）。
２．ソース及びボディ金属層における抵抗を最小化するために、この層は、好ましくは、全てのソース及びボディコンタクトに連続し、好ましくは、可能な最大の幅を有するように作成する。
３．各タイルのためのゲートコンタクトは、好ましくは、金属化されたときに、ゲートの全体において許容可能な低い抵抗を実現するために十分なコンタクトを有する。
４．周縁におけるタイルのゲートコンタクトとソース及びボディ領域は、好ましくは、金属によって共に接続された際に許容可能なエッジ終端を提供する。
５．ソースパッド又はパッドは、好ましくは、「アクティブ領域上のボンディング（bonding over the active area）」として知られている技術を用いて、１又は複数のタイル又はタイル部分の上に配設される。この組立技術を用いて、１つ以上のワイヤ接続（wire bonds）がソース、ボディ及びゲート領域の直接上の領域において、ソース及びボディ金属層に接続される。アクティブ領域上のボンディングを用いることにより、チップ面積を増大させることができ、ソース及びボディ領域がある場合、効率を高めることができ、及び本発明のコンテキストにおいては、専用の「ソースボンディングパッド」セルを設ける必要がなくなる。
ゲートパッドは、好ましくは、そのタイルのソース及びボディ領域に接触させないことによって、如何なるタイル又はタイルの組の上に形成してもよい。
図１０は、図１に示す縦型ＤＭＯＳデバイスの詳細なレイアウトを示している。図１０に示す特定のアレイ７１は、７×９アレイのタイル７３を示しているが、縦型ＤＭＯＳを作成するにために用いるアレイは、如何なるサイズを有していてもよい。なお、図１０に示す７×９アレイでは、周縁の各タイルの１／２は、隣接するデバイスに含まれるので、実際に有効なサイズは、６×８のタイルのみである。ここに示す特定のアレイにおいては、ゲートパッド７５は、デバイスの下部内央に位置し、ソースパッド７７は、デバイスの中央に位置する。各軸に沿ったタイルの数を奇数にするか偶数にするかの選択は、１つのソース及びボディパッド（又は複数のパッド）、１つのゲートパッド（又は複数のパッド）及びデバイスの対称性に影響する。
ここに説明するタイルにより、個々に接続ワイヤを接続できる複数のソースパッド及び／又はゲートパッドを用いることができる。この特徴により、ソース及びボディ金属層又はゲートコンタクトにおける直列抵抗を大きく増加させることなく、比較的大きなデバイスを作成できる。
ここまで、同じ長さと幅を有するタイルについて説明した。しかしながら、本発明に基づくデバイス及び方法では、長さと幅が異なるタイルを用いてもよい。但し、最適なレイアウト効率を実現するためには、タイル幅と長さが等しくない場合は、タイルの最も長い寸法は、最も短い寸法の整数倍であることが望ましい。
図２及び図３に示すタイルは、プレーナ技術と同様に、トレンチ技術を用いても作成することができる。トレンチ技術を用いる場合、ゲートコンタクト３７ａ、３７ｂが形成される多結晶シリコンの領域のみがウェハ表面の上に形成される。
図１１及び図１２は、トレンチＤＭＯＳ構造を有する図２及び図３に示す種類のタイルの詳細を示している。図１１は、図２のセルの線１１−１１に沿った断面を示している。この断面は、図２に示す軸３４に沿った断面に等しく（すなわち、タイルは、対称を有する）及び図３の軸３６に沿った断面にも等しい。図１２は、図３の線１２−１２に沿った断面を示しており、この断面は、軸３６に沿った断面とは異なる（すなわち、タイルは、非対称である）。軸３６に沿った断面は、図１１に示す断面に等しい。
図１１と図１２に示すように、このデバイスは、ｎ＋基板９１とエピタキシャル層９３とを備える。エピタキシャル層９３には、一連のトレンチ９５が形成されている。各トレンチは、ドーピングされたポリシリコン９７で満たされ、ゲート酸化物９９の層を含んでいる。各トレンチは、ソース１０３、浅いｐ型拡散領域１０４及び深いｐ＋拡散領域１０５を含む二重拡散されたソース及びボディ領域１０１によって接続されている。ソース及びボディ金属層１０７は、ソース及びボディ領域１０１に接触する上面に存在している。
表１に示すように、ダイのサイズは、個々のタイルの列と行の数及びゲートパッドとしての用いられる単一のタイルによって決定できる。幾つかのダイサイズは、その縦横比のため、製造的な観点から好ましくない場合もある。この実施例では、縦横比が、３：１より大きいデバイスは、製造が容易ではない。表１に示したサイズ以外のダイサイズ及び表１に示したサイズより大きいダイサイズも実現することができる。個々のアレイ（各アレイは、ゲートパッドとして１つのタイルを有する。）のサイズには、特定の上限はないが、ダイサイズが大きくなり過ぎると、製造上の問題が生じる虞はある。１つのゲートパッドを有する個々のアレイのための最も小さい実用的なサイズは、単一のゲートパッドアレイのためのアクティブアレイの数によって決定される。個々のアレイサイズが２×３タイル未満である場合、使用できるアクティブタイルがなくなる。個々のアレイサイズが２×３の場合、ソース及びボディタイル領域とゲートパッドタイル領域の比率は、１：１となり、これは、多くの用途において、小さ過ぎ、非実用的である。
Figure 2005525701
先に説明したタイルを用いて製造されるデバイスでは、新たな各デバイス毎にコンタクトマスクと、金属マスクと、パッドマスクとを作成する必要がある。サブアレイにおいて、所定の間隔で専用のゲートパッドタイルを設けることによって新たな各デバイス毎の個別のコンタクトマスクのための必要性を排除することができる。サブアレイにおける専用のゲートパッドタイルの位置は、ダイ毎に１以上のゲートパッドを提供できるように選択してもよい。幾つかの実施例では、これらの専用のゲートパッドタイルは、アクティブタイルとしての同じポリシリコン層構成を有し、ボディドーパントを有するが、ソースドーパントは有さず、ボディ領域は、電気的に接続されていない。
他の実施例では、専用のゲートパッドタイルは、連続したポリシリコン層構成を有し、外側の周辺だけがアクティブタイルの構成に一致する。ボディドーパントは、ポリシリコンの下に連続的に存在し、電気的にフローティングしていてもよく、又はソース及びボディ端子に電気的に接続されていてもよい。タイルの電気的な性能に影響を与えることなく、又はデバイスのオン抵抗を大きく増加させることなく、ゲートへの電気的な接触を得るために他の様々なポリシリコン構成及びドーパント位置を用いることができる。
ゲートパッドタイルは、横方向及び縦方向の両方において、偶数のタイルに配設してもよく、これらの間の奇数のタイルに配設してもよい。各軸に沿ったゲートパッドタイルの間で奇数のタイルを選択した場合、対称性が高まる。各方向におけるゲートパッドタイル間のアクティブタイルの数により同じダイのための許容ダイサイズが定まる。例えば、図１３に示すデバイス１１１では、ゲートパッドタイル１１３ａの間に、横方向には、５個のアクティブタイル１１５ａがあり、縦方向には、７個のアクティブタイルがある。サブアレイ１１７ａの全体では、６個の行と８個の列がある。
それぞれが１つのゲートパッドタイルを有する様々なサブアレイを用いてデバイスを設計できる。図１３〜図１５には、５×７サブアレイについて３つの可能なサブアレイ構成１１７ａ、１１７ｂ、１１７ｃによって得ることができる３つの代表的なダイサイズを示している。すなわち、図１３は、サブアレイ１１７ａの３×３の構成を含むデバイスを示している。一方、図１４は、サブアレイ１１７ｂの１×２の構成１２１を示し、図１５は、サブアレイ１１７ｃの２ｘ３の構成１２１を示している。図１５に示すサブアレイによって構成される他の幾つかの可能なデバイスを表２に示す。
Figure 2005525701
サイズが異なるＭＯＳゲート型デバイスを製造するための製造工程の後半で構成できるタイルのアレイを用いる場合、必要な降伏電圧を得るために、タイル設計に関して幾つかの一定の要求がある。これらの要求によってもたらされるタイルレイアウトのためのガイドラインを以下に示す。
１．各タイルのソース及びボディ領域は、他の全てのタイルのソース及びボディ領域から分離する必要がある。
２．各タイルのゲートは、他の全てのタイルのゲートから分離する必要がある。
３．単一の金属化されたタイルは、タイル及び終端が適切に金属化された場合、必要な降伏電圧に耐える能力を有する必要がある。
４．如何なる数のタイルも、タイル及び終端が適切に金属化された場合、必要な降伏電圧に耐える能力を有する必要がある。
５．ソース拡散領域とボディ拡散領域の組合わせは、罫書き線及びエッジ終端の外側の周辺を形成するタイルのゲート領域に電気的に接続された場合、必要な降伏電圧に耐える能力を有する必要がある。
これらのガイドラインを個々のタイル設計に適用することにより、必要な降伏電圧を得ることができる。以下、特定の技術を用いて製造されていたデバイスについて説明する。
図２〜図３に示すようなゲート構造を用いて製造されたプレーナ形ＭＯＳゲート型デバイスは、終端構造を必要とする。上述のように、各タイル構成は、デバイスオン抵抗を最小にするとともに、５つのガイドラインの要求を満たす必要がある。デバイスのオン抵抗は、抵抗率が最も低い半導体物質を用いて、最も大きい降伏電圧を得ることによって最小化される。タイル終端構造と製造工程の両方を最適化する必要がある。
図１６〜図１９に示す終端構造１３１ａ〜ｄは、低電圧、プレーナ形ＭＯＤゲート型デバイスに用いることができる。各構造は、誘電性体層１３５内にカプセル化され、ソース１３７とボディ１３９の領域の上に配置されたポリシリコンゲート１３３を含む。ここに示す特定のデバイスでは、ボディ領域は、浅い拡散領域１４１と、深い拡散領域１４３とから構成される。金属層１４５は、デバイスの表面に延び、拡散領域へのコンタクトを提供する。周辺に隣接するゲート領域は、周辺接合がアクティブでない場合、電気的にフローティングしていてもよいが、周辺接合がアクティブである場合、ゲートに電気的に接続されている必要がある。
図１６〜図１９に示す具体例は、限定的なものではなく、用いることができる終端技術を例示的に示しているにすぎない。アクティブな接合を有する終端構造を用いることにより、タイル領域を僅かに増加させるだけで、デバイスを流れる電流を増加させことができる。このようなアクティブな終端構造は、降伏電圧に耐えることに加えてデバイスを流れる電流のフローに貢献するが、パッシブな終端構造は、降伏電圧に耐えるだけである。
図１１〜図１２に示すトレンチＭＯＳゲート型デバイスも、必要な降伏電圧を得るための多くの異なるタイルレイアウトと、製造工程とを有する。図２０〜図２３は、これにより得られる終端構造１５１ａ〜ｄの具体例を示している。これらの図に示すように、各構造は、デバイスのエピタキシャル層１５５内に形成された一連のトレンチ１５３を備えている。各トレンチは、ドーピングされたポリシリコン１５７で満たされ、ゲート酸化物１５９の層を含んでいる。各トレンチは、二重拡散されたソース及びボディ領域１６１によって接続され、これらのソース及びボディ領域１６１は、例えば、浅いｐ型拡散領域１６３と深いｐ＋拡散領域１６５を含んでいてもよい。ｎ＋にドーピングされたソース領域１６７は、トレンチの上部に配置され、金属層１６９に電気的にも接続されている。特定のオン抵抗を最適化するために各タイルの周囲では、これらの終端構造の変化例やこの他の終端構造を用いてもよい。プレーナ形終端構造と同様に、周辺に隣接するゲート領域は、周辺接合がアクティブでない場合、電気的にフローティングしていてもよいが、周辺接合がアクティブである場合、ゲートに電気的に接続されている必要がある。
以上、本発明の特定の具体例を例示的に説明したが、ここに開示された具体例を様々に変形若しくは変更することができ、これらの変形若しくは変更は、本発明の思想及び意図された範囲から逸脱することなく、添付の請求の範囲に包含される。更に、これらの実施例は、請求の範囲に含まれる本発明の変形例及び変更例を制限するものではなく、可能な変更例を単に例示的に示したものにすぎない。
同じタイルの７×９のアレイを用いて構成されるＭＯＳゲート型縦型ＤＭＯＳデバイスを概略的に示す図である。 ｘ軸とｙ軸に沿ったソース及びボディレイアウトが等しいタイルを概略的に示す図である。このレイアウトは、プレーナ形及びトレンチ形ＭＯＳＦＥＴＳの両方に用いることができる。トレンチＭＯＳＦＥＴは、トレンチ内にゲートポリシリコンを含み、各コーナのポリシリコン領域のみがウェハの表面の上に位置する。 ｘ軸とｙ軸に沿ったソース及びボディレイアウトが異なるタイルを概略的に示す図である。このレイアウトは、プレーナ形及びトレンチ形ＭＯＳＦＥＴＳの両方に用いることができる。トレンチＭＯＳＦＥＴは、トレンチ内にゲートポリシリコンを含み、各コーナのポリシリコン領域のみがウェハの表面の上に位置する。 タイルアレイ又はチップ内の内部の金属層を概略的に示す図である。 タイルアレイ又はチップ内の内部の金属層を概略的に示す図である。 タイルアレイ又はチップ内の内部の金属層を概略的に示す図である。 タイルアレイ又はチップ内の外部の金属層を概略的に示す図である。 タイルアレイ又はチップ内の外部の金属層を概略的に示す図である。 タイルアレイ又はチップ内の外部の金属層を概略的に示す図である。 ＭＯＳゲート型縦型ＤＭＯＳ又はトレンチＤＭＯＳデバイスのレイアウトを示す図である。 図２の線１１−１１に沿った断面図である。 図３の線１２−１２に沿った断面図である。 それぞれが１つのパッドタイルを有する、６タイル×８タイルの３×３構成を示す図である。 罫書き線の近傍にゲートパッドタイルを有するタイルの１×２アレイを示す図である。 ゲートコンタクトに用いられるゲートパッドタイルを有するタイルの３×３アレイを示す図である。 ゲートの下に均一な厚さを有する酸化物層を備え、周辺がドーピングされていないゲートフィールドを示す概要図である。 ゲートの外周縁の下により厚い酸化物層を備え、周辺がドーピングされていないゲートフィールドを示す概要図である。 ゲートの外側にアクティブ接合を有さない拡散接合終端を示す概要図である。 周辺の一部又は全ての接合が非アクティブである拡散接合終端を示す概要図である。 周辺トレンチが終端として機能するトレンチ終端構造を示す概要図である。 フィールドプレートとして機能する 周辺トレンチからのポリシリコンを有するトレンチ終端構造を示す概要図である。 周辺トレンチの外に逆電圧に耐えるパッシブ接合を有するトレンチ終端構造を示す概要図である。 周辺トレンチの外に逆電圧に耐えるアクティブ接合を有するトレンチ終端構造を示す概要図である。

Claims (39)

  1. それぞれが少なくとも１つのソース領域と少なくとも１つのボディ領域とを有する複数の個別のタイルを準備する工程と、
    上記タイルをアレイとして組み立て、金属酸化物半導体ゲート型デバイスを形成する工程とを有する金属酸化物半導体ゲート型デバイスの製造方法。
  2. 上記複数のタイルは、実質的に等しいことを特徴とする請求項１記載の金属酸化物半導体ゲート型デバイスの製造方法。
  3. 上記複数のタイルのそれぞれは、実質的に長方形であることを特徴とする請求項１記載の金属酸化物半導体ゲート型デバイスの製造方法。
  4. 上記複数のタイルのそれぞれは、実質的に正方形であることを特徴とする請求項１記載の金属酸化物半導体ゲート型デバイスの製造方法。
  5. 上記各タイル上には、複数のゲートコンタクト領域が配設されていることを特徴とする請求項１記載の金属酸化物半導体ゲート型デバイスの製造方法。
  6. 上記各タイルは、実質的に長方形であり、該各タイルの各コーナ上には、ゲートコンタクト領域が配設されていることを特徴とする請求項５記載の金属酸化物半導体ゲート型デバイスの製造方法。
  7. 上記各タイルは、実質的に正方形であり、該各タイルの各コーナ上には、ゲートコンタクト領域が配設されていることを特徴とする請求項５記載の金属酸化物半導体ゲート型デバイスの製造方法。
  8. 上記各タイルは、複数のソース及びボディ領域を備え、該複数のソース及びボディ領域は、サブアレイに配設されることを特徴とする請求項１記載の金属酸化物半導体ゲート型デバイスの製造方法。
  9. 上記アレイは、ゲート金属層を更に備えることを特徴とする請求項１記載の金属酸化物半導体ゲート型デバイスの製造方法。
  10. 上記アレイは、ソース及びボディ金属層を更に備えることを特徴とする請求項１記載の金属酸化物半導体ゲート型デバイスの製造方法。
  11. 上記アレイは、ゲート金属層と、ソース及びボディ金属層とを更に備え、上記ゲート金属層と、ソース及びボディ金属層とは、互いに電気的に絶縁されていることを特徴とする請求項１記載の金属酸化物半導体ゲート型デバイスの製造方法。
  12. 上記複数のタイルの少なくとも幾つかは、少なくとも１つのトレンチが配設されたエピタキシャル層を備え、該少なくとも１つのトレンチ内には、ドーピングされたポリシリコンの部分が埋め込まれていることを特徴とする請求項１記載の金属酸化物半導体ゲート型デバイスの製造方法。
  13. 上記複数のタイルの少なくとも１つは、ゲート構造を備えることを特徴とする請求項１記載の金属酸化物半導体ゲート型デバイスの製造方法。
  14. 上記ゲート構造の部分は、電気的にフローティングされていることを特徴とする請求項１３記載の金属酸化物半導体ゲート型デバイスの製造方法。
  15. それぞれがソース領域、ボディ領域及びゲートコンタクト領域を有する個別のタイルのアレイと、
    上記アレイ内の少なくとも２つのタイルのソース及びボディ領域に電気的に接続されたソース及びボディ金属層と、
    上記アレイ内の少なくとも２つのタイルのゲートコンタクト領域に電気的に接続されたゲート金属層とを備える金属酸化物半導体ゲート型デバイス。
  16. 上記アレイ内の各タイルは、４個のゲートコンタクト領域を備え、上記ゲート金属層は、該アレイの周辺のタイルに隣接しない全てのタイルの２つのゲートコンタクトに電気的に接続されていることを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  17. 上記ゲート金属層は、上記アレイ内のタイルの２つのゲートコンタクト領域に電気的に接続されていることを特徴とする請求項１６記載の金属酸化物半導体ゲート型デバイス。
  18. 上記アレイ内の上記複数のタイルのそれぞれは、該アレイ内の他のタイルからギャップによって分離されており、上記ソース及びボディ金属層は、該ギャップに亘って延びていることを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  19. 上記ゲート金属層は、複数の個別の金属帯を含むことを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  20. 上記複数の個別の金属帯のそれぞれは、上記ソース及びボディ金属層に取り囲まれ、且つ上記ソース及びボディ金属層から離間していることを特徴とする請求項１９記載の金属酸化物半導体ゲート型デバイス。
  21. ソースパッドを更に備える請求項１５記載の金属酸化物半導体ゲート型デバイス。
  22. ゲートパッドを更に備える請求項１５記載の金属酸化物半導体ゲート型デバイス。
  23. 上記複数のタイルは、実質的に等しいことを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  24. 上記複数のタイルのそれぞれは、実質的に長方形であることを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  25. 上記複数のタイルのそれぞれは、実質的に正方形であることを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  26. 上記各タイルは、実質的に長方形であり、該各タイルの各コーナ上には、ゲートコンタクト領域が配設されていることを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  27. 上記各タイルは、実質的に正方形であり、該各タイルの各コーナ上には、ゲートコンタクト領域が配設されていることを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  28. 上記アレイは、ゲート金属層と、ソース及びボディ金属層とを更に備え、上記ゲート金属層と、ソース及びボディ金属層とは、互いに電気的に絶縁されていることを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  29. 上記複数のタイルの少なくとも幾つかは、少なくとも１つのトレンチが配設されたエピタキシャル層を備え、該少なくとも１つのトレンチ内には、ドーピングされたポリシリコンの部分が埋め込まれていることを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  30. 上記複数のタイルの少なくとも１つは、ゲート構造を備えることを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  31. 上記ゲート構造の部分は、電気的にフローティングされていることを特徴とする請求項１５記載の金属酸化物半導体ゲート型デバイス。
  32. 個別のタイルのアレイであって、該アレイの外周に沿って配置され、ソース領域、ボディ領域及びゲートコンタクト領域とを有する第１の複数のタイルと、該アレイの内部に配置され、ソース領域、ボディ領域及びゲートコンタクト領域とを有する第２の複数のタイルとを含むアレイと、
    上記第２の複数のタイルのソース領域、ボディ領域及びゲートコンタクト領域とに電気的に接続されたソース及びボディ金属層と、
    上記第１の複数のタイルの少なくとも１つのソース領域、少なくとも１つのボディ領域及び少なくとも１つのゲートコンタクト領域とに電気的に接続された終端金属層とを備える金属酸化物半導体ゲート型デバイス。
  33. 上記第１の複数の各タイルの各ソース領域、各ボディ領域及び少なくとも１つのゲートコンタクトに電気的に接続されていることを特徴とする請求項３２記載の金属酸化物半導体ゲート型デバイス。
  34. 上記第２の複数のタイルのうちの少なくとも２つのタイルのゲートコンタクト領域に電気的に接続されているゲート金属層を更に備える請求項３２記載の金属酸化物半導体ゲート型デバイス。
  35. 上記アレイは、少なくとも４個のタイルを備えることを特徴とする請求項３２記載の金属酸化物半導体ゲート型デバイス。
  36. 上記アレイは、少なくとも６個のタイルを備えることを特徴とする請求項３２記載の金属酸化物半導体ゲート型デバイス。
  37. 上記アレイは、少なくとも８個のタイルを備えることを特徴とする請求項３２記載の金属酸化物半導体ゲート型デバイス。
  38. ゲートパッドを更に備える請求項３２記載の金属酸化物半導体ゲート型デバイス。
  39. ソース及びボディパッドを更に備える請求項３２記載の金属酸化物半導体ゲート型デバイス。
JP2004504285A 2002-05-10 2003-05-09 Ｍｏｓゲートデバイス Expired - Fee Related JP4938236B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US10/142,600 US6710414B2 (en) 2002-05-10 2002-05-10 Surface geometry for a MOS-gated device that allows the manufacture of dice having different sizes
US10/142,622 US6861337B2 (en) 2002-05-10 2002-05-10 Method for using a surface geometry for a MOS-gated device in the manufacture of dice having different sizes
US10/142,622 2002-05-10
US10/142,600 2002-05-10
PCT/US2003/014626 WO2003096406A1 (en) 2002-05-10 2003-05-09 A surface geometry for mos-gated device

Publications (2)

Publication Number Publication Date
JP2005525701A true JP2005525701A (ja) 2005-08-25
JP4938236B2 JP4938236B2 (ja) 2012-05-23

Family

ID=29423049

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004504285A Expired - Fee Related JP4938236B2 (ja) 2002-05-10 2003-05-09 Ｍｏｓゲートデバイス

Country Status (6)

Country Link
EP (1) EP1504467A1 (ja)
JP (1) JP4938236B2 (ja)
CN (2) CN100530568C (ja)
AU (1) AU2003241408A1 (ja)
TW (1) TWI268549B (ja)
WO (1) WO2003096406A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014033223A (ja) * 2013-10-15 2014-02-20 Fuji Electric Co Ltd 炭化珪素半導体装置およびその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004048278B3 (de) * 2004-10-05 2006-06-01 X-Fab Semiconductor Foundries Ag Simulations- und/oder Layoutverfahren für Leistungstransistoren, die für unterschiedliche Leistungen ausgelegt sind
EP2308096A1 (en) * 2008-07-28 2011-04-13 Nxp B.V. Integrated circuit and method for manufacturing an integrated circuit
JP5742627B2 (ja) * 2011-09-26 2015-07-01 住友電気工業株式会社 半導体装置および半導体装置の製造方法
CN111640742B (zh) * 2015-07-01 2021-04-20 新唐科技日本株式会社 半导体装置
US11031343B2 (en) 2019-06-21 2021-06-08 International Business Machines Corporation Fins for enhanced die communication
EP3863065A1 (en) 2020-02-04 2021-08-11 Infineon Technologies Austria AG Semiconductor die and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10214971A (ja) * 1996-11-28 1998-08-11 Matsushita Electric Ind Co Ltd 半導体装置，その設計方法及び半導体集積回路装置
JP2001352063A (ja) * 2000-06-09 2001-12-21 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2002043519A (ja) * 2000-07-24 2002-02-08 Hitachi Ltd 半導体集積回路及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5016080A (en) * 1988-10-07 1991-05-14 Exar Corporation Programmable die size continuous array
US5499124A (en) * 1990-12-31 1996-03-12 Vu; Duy-Phach Polysilicon transistors formed on an insulation layer which is adjacent to a liquid crystal material
GB9106720D0 (en) * 1991-03-28 1991-05-15 Secr Defence Large area liquid crystal displays
AU2546897A (en) * 1996-03-25 1997-10-17 Rainbow Displays, Inc. Tiled, flat-panel displays with color-correction capability

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10214971A (ja) * 1996-11-28 1998-08-11 Matsushita Electric Ind Co Ltd 半導体装置，その設計方法及び半導体集積回路装置
JP2001352063A (ja) * 2000-06-09 2001-12-21 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2002043519A (ja) * 2000-07-24 2002-02-08 Hitachi Ltd 半導体集積回路及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014033223A (ja) * 2013-10-15 2014-02-20 Fuji Electric Co Ltd 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN100530568C (zh) 2009-08-19
CN1653602A (zh) 2005-08-10
AU2003241408A1 (en) 2003-11-11
WO2003096406A1 (en) 2003-11-20
JP4938236B2 (ja) 2012-05-23
TWI268549B (en) 2006-12-11
EP1504467A1 (en) 2005-02-09
CN101697349A (zh) 2010-04-21
TW200403730A (en) 2004-03-01

Similar Documents

Publication Publication Date Title
JP5214288B2 (ja) 高電圧垂直トランジスタで集積された検知トランジスタ
JP3136885B2 (ja) パワーｍｏｓｆｅｔ
JP5562363B2 (ja) トランジスタ
JP5700863B2 (ja) チェッカーボード型高電圧垂直トランジスタレイアウト
US7936013B2 (en) Charge balance techniques for power devices
JP2013080984A (ja) 高電圧垂直トランジスタのためのセグメントピラーレイアウト
US20040183128A1 (en) Semiconductor device
US6414365B1 (en) Thin-layer silicon-on-insulator (SOI) high-voltage device structure
JP4938236B2 (ja) Ｍｏｓゲートデバイス
CN111180339B (zh) Ldmos器件的制作方法、ldmos器件
US6861337B2 (en) Method for using a surface geometry for a MOS-gated device in the manufacture of dice having different sizes
US6710414B2 (en) Surface geometry for a MOS-gated device that allows the manufacture of dice having different sizes
US11978793B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2020129573A (ja) 半導体装置およびその製造方法
CN117276183A (zh) 半导体器件及其制作方法
CN115881819A (zh) 晶体管器件和用于产生晶体管器件的方法
JP2009158545A (ja) 横型ｍｏｓ半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060407

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100427

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100727

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100803

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100827

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100907

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100927

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101014

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110913

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120223

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees